JPS6268317A - 高電圧スイツチング回路 - Google Patents
高電圧スイツチング回路Info
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- JPS6268317A JPS6268317A JP20653785A JP20653785A JPS6268317A JP S6268317 A JPS6268317 A JP S6268317A JP 20653785 A JP20653785 A JP 20653785A JP 20653785 A JP20653785 A JP 20653785A JP S6268317 A JPS6268317 A JP S6268317A
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- JP
- Japan
- Prior art keywords
- power supply
- thyristor
- switching element
- signal
- high voltage
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- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、高電圧スイッチング回路に係り、特にフラッ
トパネルディスプレイ（ＥＬ’、ＦＤＰ。
トパネルディスプレイ（ＥＬ’、ＦＤＰ。
ＶＦＤ等）等の駆動に好適なスイッチング回路に関する
。
。
例えば、フラットパネルディスプレイでは、直列接続さ
れた２個のスイッチング素子の中間点を発光素子に接続
してなるもの複数個を用意し、各スイッチング素子をえ
らびオンオフ駆動することで、特定゛の表示を行ってい
る。この時、高電圧（パネルの種類により異なる〜４０
０ｖ程度）を発光素子に印加したり、発光素子に蓄えら
れた電荷を放電することにより発光させる。
れた２個のスイッチング素子の中間点を発光素子に接続
してなるもの複数個を用意し、各スイッチング素子をえ
らびオンオフ駆動することで、特定゛の表示を行ってい
る。この時、高電圧（パネルの種類により異なる〜４０
０ｖ程度）を発光素子に印加したり、発光素子に蓄えら
れた電荷を放電することにより発光させる。
このため、これら制御を行なうために高電圧のスイッチ
ング回路が要求され、従来例として特開昭５８−２２１
５１７などがある。しかしこれら従来方式は、電源側ス
イッチング素子゛のオン・オフ制御のためのエネルギを
高電圧の電源より供給するため駆動電力が大きくなる。
ング回路が要求され、従来例として特開昭５８−２２１
５１７などがある。しかしこれら従来方式は、電源側ス
イッチング素子゛のオン・オフ制御のためのエネルギを
高電圧の電源より供給するため駆動電力が大きくなる。
又、フラットパネルディスプレイではこれらスイッチン
グ回路が多数チャンネル接続され、そのスイッチング素
子のオン・オフの選択タイミングが同時に行われる。こ
の制御は、各々のチャンネルごとに行われるためその駆
動エネルギはチャンネル数を増す程大きくなる。
グ回路が多数チャンネル接続され、そのスイッチング素
子のオン・オフの選択タイミングが同時に行われる。こ
の制御は、各々のチャンネルごとに行われるためその駆
動エネルギはチャンネル数を増す程大きくなる。
このため半導体集積化の防げとなっている。
本発明の目的は、駆動電力が少なくて、オン・オフ制御
が可能であり、かつ半導体集積化の容易な高電圧スイッ
チング回路を提供することにある。
が可能であり、かつ半導体集積化の容易な高電圧スイッ
チング回路を提供することにある。
フラットパネルディスプレイ等の制御では、複数の高電
圧スイッチを同時にオン・オフ制御を行っている。特に
高電圧スイッチのうち、電源側のスイッチング素子にお
いては、複数個接続されたスイッチング素子が全て同時
にオフされる制御法が一般的な制御法となっている。
圧スイッチを同時にオン・オフ制御を行っている。特に
高電圧スイッチのうち、電源側のスイッチング素子にお
いては、複数個接続されたスイッチング素子が全て同時
にオフされる制御法が一般的な制御法となっている。
そこで本発明では各チャンネルの電源側のスイッチング
素子として自己保持機能を有する半導体素子を用い、こ
のスイッチング素子のオフ手段として１本スイッチング
素子と電源との間に、オン・オフ制御可能なスイッチを
設けている。このスイッチを複数チャンネルについて共
通化して用い、このスイッチをオフすることにより、本
スイッチに接続された全ての電源側スイッチング素子に
流れる電流を零とする。
素子として自己保持機能を有する半導体素子を用い、こ
のスイッチング素子のオフ手段として１本スイッチング
素子と電源との間に、オン・オフ制御可能なスイッチを
設けている。このスイッチを複数チャンネルについて共
通化して用い、このスイッチをオフすることにより、本
スイッチに接続された全ての電源側スイッチング素子に
流れる電流を零とする。
以下、本発明の一実施例を第１図及び第２図により説明
する。
する。
第１図の回路において、電源側スイッチング素子（サイ
リスタ）２ａ （他チャンネルでは２ｂ）に直列に接続
されるスイッチング素子としてＮＭＯ３１４ａ （１
４ｂ）を用いている。又、サイリスタオフ駆動用のスイ
ッチング素子としてサイリスタ１１を用いている。
リスタ）２ａ （他チャンネルでは２ｂ）に直列に接続
されるスイッチング素子としてＮＭＯ３１４ａ （１
４ｂ）を用いている。又、サイリスタオフ駆動用のスイ
ッチング素子としてサイリスタ１１を用いている。
サイリスタ１１のアノードは高圧電源ＨＶへ接続されて
いる。また、Ｎゲート端子はＮＭＯＳトランジスタ１２
を介して接地され、Ｐゲート端子はＮＰＮ トランジス
タ１３を介して接地されている。電源側スイッチング素
子２ａ （２ｂ）のＰゲート端子はダイオード１６ ａ
（１６ｂ ） 、 ＮＭＯＳトランジスタ１５ ａ
（１５ｂ）を介して低圧制御型源ＬＶへ接続されてい
る。Ｒｔ、ａ、 ＣＬａは発生素子を等価回路的に示し
たものである。サイリスタは、各チャンネルを構成する
スイッチング素子２ａ（２ｂ）等に対し共通して設けら
れている１図では２チャンネル分しか示されていないが
、実際には複数のチャンネルが存在している。
いる。また、Ｎゲート端子はＮＭＯＳトランジスタ１２
を介して接地され、Ｐゲート端子はＮＰＮ トランジス
タ１３を介して接地されている。電源側スイッチング素
子２ａ （２ｂ）のＰゲート端子はダイオード１６ ａ
（１６ｂ ） 、 ＮＭＯＳトランジスタ１５ ａ
（１５ｂ）を介して低圧制御型源ＬＶへ接続されてい
る。Ｒｔ、ａ、 ＣＬａは発生素子を等価回路的に示し
たものである。サイリスタは、各チャンネルを構成する
スイッチング素子２ａ（２ｂ）等に対し共通して設けら
れている１図では２チャンネル分しか示されていないが
、実際には複数のチャンネルが存在している。
本実施例の回路に第２図の信号を与えた際の動作を以下
説明する。
説明する。
第１図の、ＮＭＯＳトランジスタに、ＮＰＮトランジス
タ１３の入力端子Ｓｏｎ及びＳ。、１に前述の複数チャ
ンネルの出力電圧切り換えのタイミングを制御する信号
に同期し第２図のごとく制御信号を与える（出力電圧を
全チャンネル“Ｌ”とする時刻ではＳＯｎを“Ｌ”、
５ｏｒｔ を“Ｈ”とし、出力電圧として“Ｈ”ｏｒ″
Ｌ Ｉ＋を選択する時刻ではＳｏｎをＩ′Ｈ，Ｓ ｏ、
を“Ｌ ｔｅとする信号）。
タ１３の入力端子Ｓｏｎ及びＳ。、１に前述の複数チャ
ンネルの出力電圧切り換えのタイミングを制御する信号
に同期し第２図のごとく制御信号を与える（出力電圧を
全チャンネル“Ｌ”とする時刻ではＳＯｎを“Ｌ”、
５ｏｒｔ を“Ｈ”とし、出力電圧として“Ｈ”ｏｒ″
Ｌ Ｉ＋を選択する時刻ではＳｏｎをＩ′Ｈ，Ｓ ｏ、
を“Ｌ ｔｅとする信号）。
又、各チャンネルにおけるＮＭＯ８）−ランジスタ１５
ａ、１５ｂ、１４ａ、１４ｂの制御端子５Ｌｏｎ、 ５
Ｌｏｎ＊ には以下の信号を与える。
ａ、１５ｂ、１４ａ、１４ｂの制御端子５Ｌｏｎ、 ５
Ｌｏｎ＊ には以下の信号を与える。
■出力電圧を全チャンネル“Ｌ ＰＩとする時刻では。
５Ｌｏｎ・・・・・・ＬＬ”、 ５ｌｏｚｚ・・・・・
・“Ｈ”。
・“Ｈ”。
■出力電圧を”Ｌ″ｏｒ″ＨＪｌに選択する時刻では、
５ｉｏｎには、出力電圧で得ようとするモードと同様モ
ード、 ５ｉｏ１１は、逆モードの信号。
５ｉｏｎには、出力電圧で得ようとするモードと同様モ
ード、 ５ｉｏ１１は、逆モードの信号。
以降の説明では、第２図に示す５ｘｏｎの信号として５
Ｌｏｎ’ ｅ Ｓｉｏ＊ｔ’ として５ｉｏｎｚ’
を入力とした場合を例に説明する。
Ｌｏｎ’ ｅ Ｓｉｏ＊ｔ’ として５ｉｏｎｚ’
を入力とした場合を例に説明する。
時刻ｔ１において入力端子Ｓｏｎ、５１ｏｌｌに“Ｈ”
レベルを与えるとＮＭｏ５トランジスタ１２゜１５ａが
オン駆動される。ＮＭＯＳトランジスタ１２がオン駆動
されると、サイリスタ１１のＮゲート端子よりゲート電
流が引き抜かれ、これによってサイリスタ１１はオン駆
動される。又、時刻ｔｌの直前までＮＭＯＳトランジス
タ１４ａがオン駆動されていたことよりサイリスタ２ａ
のカソード電位は、接地電位となっている。そこでＮＭ
ＯＳトランジスタ１５ａがオン駆動されたことより制御
電源ＬＶ４ＮＭＯ８トランジスタ１５ａ→ダイオード１
６ａ→サイリスタ２ａのＰゲート端子→サイリ−スタ２
ａのカソード→負荷（発光素子）→接地の系で電流が流
れ、これによってサイリスタ２ａはオン駆動される。す
なわちサイリスタ１１゜サイリスタ２ａがオン駆動され
ることにより、高圧電源ＨＶ→サイリスタ１１→サイリ
スタ２ａ→負荷（発光素子）−接地の系で電流が流れ、
負荷容量を充電する。
レベルを与えるとＮＭｏ５トランジスタ１２゜１５ａが
オン駆動される。ＮＭＯＳトランジスタ１２がオン駆動
されると、サイリスタ１１のＮゲート端子よりゲート電
流が引き抜かれ、これによってサイリスタ１１はオン駆
動される。又、時刻ｔｌの直前までＮＭＯＳトランジス
タ１４ａがオン駆動されていたことよりサイリスタ２ａ
のカソード電位は、接地電位となっている。そこでＮＭ
ＯＳトランジスタ１５ａがオン駆動されたことより制御
電源ＬＶ４ＮＭＯ８トランジスタ１５ａ→ダイオード１
６ａ→サイリスタ２ａのＰゲート端子→サイリ−スタ２
ａのカソード→負荷（発光素子）→接地の系で電流が流
れ、これによってサイリスタ２ａはオン駆動される。す
なわちサイリスタ１１゜サイリスタ２ａがオン駆動され
ることにより、高圧電源ＨＶ→サイリスタ１１→サイリ
スタ２ａ→負荷（発光素子）−接地の系で電流が流れ、
負荷容量を充電する。
本電流が流れるとサイリスタ２ａのカソード電位が上昇
し、この電位が制御電源ＬＶの電位を越えると制御電源
ＬＶ側からサイリスタ２ａへの駆動電流が流れなくなる
もののサイリスタ２ａの自己保持機能によりサイリスタ
２ａはオン状態を維持する。このとき負荷には負荷容量
ＣＬａと負荷抵抗Ｒｔ、ａで決定される次式の電流ｉ
ＬＯＡＤが流れる。
し、この電位が制御電源ＬＶの電位を越えると制御電源
ＬＶ側からサイリスタ２ａへの駆動電流が流れなくなる
もののサイリスタ２ａの自己保持機能によりサイリスタ
２ａはオン状態を維持する。このとき負荷には負荷容量
ＣＬａと負荷抵抗Ｒｔ、ａで決定される次式の電流ｉ
ＬＯＡＤが流れる。
Ｌ ａ
ただし、ＶＨ・・・高圧電源ＨＶの電圧Ｖ ｐ １ｓ・
・・サイリスタ１１のオン電圧降下ＶＦ２・・・サイリ
スタ２のオン電圧降下すなわち、負荷容量の充電が行わ
れるにつれｉ ＬＯＡＤは減少する。この電流がサイリ
スタの自己保持するに必要な最小電流（保持電流）以下
となるまで流れ、保持電流以下となるとサイリスタ２ａ
及びサイリスタ１１はオフする。サイリスタのオフした
後も、負荷容量を放電する経路が生ずる時刻ｔ２までは
、両サイリスタの接続中間点、すなわち出力端子は“Ｈ
”レベルを保持する。
・・サイリスタ１１のオン電圧降下ＶＦ２・・・サイリ
スタ２のオン電圧降下すなわち、負荷容量の充電が行わ
れるにつれｉ ＬＯＡＤは減少する。この電流がサイリ
スタの自己保持するに必要な最小電流（保持電流）以下
となるまで流れ、保持電流以下となるとサイリスタ２ａ
及びサイリスタ１１はオフする。サイリスタのオフした
後も、負荷容量を放電する経路が生ずる時刻ｔ２までは
、両サイリスタの接続中間点、すなわち出力端子は“Ｈ
”レベルを保持する。
次に時刻ｔ２に於いてＮＰＮトランジスタ１３及びＮＭ
Ｏ８）−ランジスタ１４ａがオン駆動される。
Ｏ８）−ランジスタ１４ａがオン駆動される。
このときサイリスタ１１，２ａが十分なオフ状態となっ
ていればＮＭＯ８）−ランジスタ１４ａがオンすること
により出力端子の電圧は“Ｌ”レベルとなる。しかし、
サイリスタ１１，２ａがオフ状態への遷移中（ターンオ
フ期間）であればサイリスタ１１．２ａが再びオン状態
に移行し、 ＮＭＯＳトランジスタ１４ａを介して大電
流が流れ、電源短絡となる可能性がある。そこで、本回
路ではＮＰＮ トランジスタ１３をオンすることにより
サイリスタ１１のＰゲート端子よりゲート電流を引き抜
き強制オフし、サイリスタ１１の再オンを防止している
。従って出力端子の電圧は、ＮＭＯＳトランジスタ１４
ａがオン状態となっている時刻ｔ３までＩｔ Ｌ Ｉ＋
レベルを保持する。
ていればＮＭＯ８）−ランジスタ１４ａがオンすること
により出力端子の電圧は“Ｌ”レベルとなる。しかし、
サイリスタ１１，２ａがオフ状態への遷移中（ターンオ
フ期間）であればサイリスタ１１．２ａが再びオン状態
に移行し、 ＮＭＯＳトランジスタ１４ａを介して大電
流が流れ、電源短絡となる可能性がある。そこで、本回
路ではＮＰＮ トランジスタ１３をオンすることにより
サイリスタ１１のＰゲート端子よりゲート電流を引き抜
き強制オフし、サイリスタ１１の再オンを防止している
。従って出力端子の電圧は、ＮＭＯＳトランジスタ１４
ａがオン状態となっている時刻ｔ３までＩｔ Ｌ Ｉ＋
レベルを保持する。
次に時刻ｔ８で再び出力端子の電圧の切り換えとなる。
但し、今回は出力端子の電圧として＃ Ｌ Ｉ＋レベル
を選択するためＳ Ｌｏｎ’に５Ｌ”ｒ ５ｉｏｔｚ’
に１１ ＨＩＩを入力している。このため前述のととく
ＮＭＯＳトランジスタ１２がオン駆動されサイリスタ１
１はオン駆動されるが、ＮＭｏ５トランジスタ１５ａは
オフであるためサイリスタ２ａはオフ状態を維持し、又
ＮＭＯＳトランジスタ１４ａがオン状態となっている。
を選択するためＳ Ｌｏｎ’に５Ｌ”ｒ ５ｉｏｔｚ’
に１１ ＨＩＩを入力している。このため前述のととく
ＮＭＯＳトランジスタ１２がオン駆動されサイリスタ１
１はオン駆動されるが、ＮＭｏ５トランジスタ１５ａは
オフであるためサイリスタ２ａはオフ状態を維持し、又
ＮＭＯＳトランジスタ１４ａがオン状態となっている。
このため出力端子の電圧には＃ Ｌ ｊ＋レベルが選択
される。
される。
次に時刻ｔ４では再びサイリスタ１１がオフ駆動され出
力端子の電圧として“Ｌ ＩＩレベルを選択する。
力端子の電圧として“Ｌ ＩＩレベルを選択する。
以上の説明は出力チャンネルとして１チヤンネルについ
て説明を行っているが、ｍ数チャンネルとなってもＳ
ｉｏｎ ＋ Ｓ １ｏｚｎ を選択しようとする出力に
合わせ個別に入力することにより各々のチャンネルを制
御できる。
て説明を行っているが、ｍ数チャンネルとなってもＳ
ｉｏｎ ＋ Ｓ １ｏｚｎ を選択しようとする出力に
合わせ個別に入力することにより各々のチャンネルを制
御できる。
本実施例によれば、高電圧部のスイッチング素子の駆動
電流の大半を低圧電源より供給し、高圧電源より供給す
るサイリスタ１１のオン駆動電流については複数チャン
ネルに１ケとすることができる。このため全体としての
駆動電力を低くすることができるため半導体集積化の際
の発生損失を低減できる。
電流の大半を低圧電源より供給し、高圧電源より供給す
るサイリスタ１１のオン駆動電流については複数チャン
ネルに１ケとすることができる。このため全体としての
駆動電力を低くすることができるため半導体集積化の際
の発生損失を低減できる。
又、本実施例中のＳｏｎ及び５ｉ６ｎの信号については
、“Ｈ”レベルをオン期間中与えているが本信号により
駆動される素子はサイリスタであり、自己保持機能を有
するため、本信号をパルス化することによりさらに駆動
電力の低減を図ることのできるのはいうまでもない。
、“Ｈ”レベルをオン期間中与えているが本信号により
駆動される素子はサイリスタであり、自己保持機能を有
するため、本信号をパルス化することによりさらに駆動
電力の低減を図ることのできるのはいうまでもない。
又、本実施例では、・負荷として容量性負荷としいるが
、抵抗性負荷でも、動作上問題はない。
、抵抗性負荷でも、動作上問題はない。
別の実施例として第３図に示す様に高圧電源ＨＶにスイ
ッチング素子２０を接続し、スイッチング素子にアノー
ドを接続したダイオード２１をスイッチング素子１１に
制御されるチャンネル数だけ挿入し、このダイオード２
１のカソードより各チャンネルのサイリスタ２のＮゲー
ト端子へ接続する方法が考えられる０本回路中のスイッ
チング素子２０は前述のスイッチング素子１１と逆モー
ドの動作を行う様に制御する０本実施例において第１図
の回路と同様の動作を行った場合、前述の実施例（第１
図の回路）では、各チャンネルに接続されたサイリスタ
（例えばサイリスタ２）のオフは１通電電流を零とする
ことにより自然オフしていた。このためターンオフタイ
ムが長くなっていたが、第３図の回路では、本モードに
おいてスイッチング素子２ｏをオンすることによりサイ
リスタ２ａのＮゲート端子に電流を流し込むことにより
、サイリスタ２ａの等価ＰＮＰトランジスタのベース部
の蓄積キャリア消滅をはやめサイリスタ２ａのターンオ
フタイムを短くすることができるため１本回路では動作
周波数を高くできるという効果がある。
ッチング素子２０を接続し、スイッチング素子にアノー
ドを接続したダイオード２１をスイッチング素子１１に
制御されるチャンネル数だけ挿入し、このダイオード２
１のカソードより各チャンネルのサイリスタ２のＮゲー
ト端子へ接続する方法が考えられる０本回路中のスイッ
チング素子２０は前述のスイッチング素子１１と逆モー
ドの動作を行う様に制御する０本実施例において第１図
の回路と同様の動作を行った場合、前述の実施例（第１
図の回路）では、各チャンネルに接続されたサイリスタ
（例えばサイリスタ２）のオフは１通電電流を零とする
ことにより自然オフしていた。このためターンオフタイ
ムが長くなっていたが、第３図の回路では、本モードに
おいてスイッチング素子２ｏをオンすることによりサイ
リスタ２ａのＮゲート端子に電流を流し込むことにより
、サイリスタ２ａの等価ＰＮＰトランジスタのベース部
の蓄積キャリア消滅をはやめサイリスタ２ａのターンオ
フタイムを短くすることができるため１本回路では動作
周波数を高くできるという効果がある。
以上説明した様に、本発明によれば、駆動電流が少なく
て、オン・オフが可能であり、しかも、半導体集積化の
容易な高電圧スイッチング回路が得られる。
て、オン・オフが可能であり、しかも、半導体集積化の
容易な高電圧スイッチング回路が得られる。
第１図は本発明の一実施例を示す高電圧スイッチング回
路の回路接続図、第２図は第１図の高電圧スイッチング
回路の動作タイミングチャート、第３図は本発明の他の
実施例を示す高電圧スイッチング回路の回路接続図であ
る。 ２ ａ 、 ２ ｂ 、 １１−サイリスタ、１２．
１４ａ。 １４ｂ、１５ａ、１５ｂ−ＮＭＯＳトランジスタ、１６
ａ、１６ｂ・・・ダイオード、Ｒｔ、ａ・・・負荷の抵
抗成分、Ｃｔ、ａ・・・負荷の容量成分。
路の回路接続図、第２図は第１図の高電圧スイッチング
回路の動作タイミングチャート、第３図は本発明の他の
実施例を示す高電圧スイッチング回路の回路接続図であ
る。 ２ ａ 、 ２ ｂ 、 １１−サイリスタ、１２．
１４ａ。 １４ｂ、１５ａ、１５ｂ−ＮＭＯＳトランジスタ、１６
ａ、１６ｂ・・・ダイオード、Ｒｔ、ａ・・・負荷の抵
抗成分、Ｃｔ、ａ・・・負荷の容量成分。
Claims (1)
- １、２ケのスイッチング素子を直列接続してなるものを
複数組、電源に接続し、これら各直列接続組のスイッチ
ング素子中点と電源の一端との間に負荷を接続し、直列
接続スイッチング素子を交互に導通することにより負荷
に電流を供給する高電圧スイッチング回路に於いて、各
直列スイッチング素子の電源側スイッチング素子として
自己保持機能を有するスイッチング素子を用い、各電源
側スイッチング素子と電源の間にオン・オフ制御可能な
スイッチを設け、本スイッチをオフすることにより各電
源側スイッチング素子を同時にオフすることができるこ
とを特徴とする高電圧スイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20653785A JPS6268317A (ja) | 1985-09-20 | 1985-09-20 | 高電圧スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20653785A JPS6268317A (ja) | 1985-09-20 | 1985-09-20 | 高電圧スイツチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6268317A true JPS6268317A (ja) | 1987-03-28 |
Family
ID=16525009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20653785A Pending JPS6268317A (ja) | 1985-09-20 | 1985-09-20 | 高電圧スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6268317A (ja) |
-
1985
- 1985-09-20 JP JP20653785A patent/JPS6268317A/ja active Pending
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