JP2703669B2

JP2703669B2 - 容量性負荷駆動回路

Info

Publication number: JP2703669B2
Application number: JP3085766A
Authority: JP
Inventors: 光彦奥津
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-03-27
Filing date: 1991-03-27
Publication date: 1998-01-26
Anticipated expiration: 2013-01-26
Also published as: JPH04296895A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、容量性駆動回路に係
り、特にＥＬ表示装置等の容量性負荷の高電圧駆動に好
適な駆動回路に関する。

【０００２】

【従来の技術】ＥＬパネル、圧電素子等の容量性負荷
は、一般に比較的高電圧による駆動が必要であり、その
駆動回路としては、負荷に充電電流を供給するソース側
スイッチング素子と、一旦充電された負荷から放電電流
を引き抜くシンク側スイッチング素子とを具備したプッ
シュプル型出力回路が必要とされる。

【０００３】ところで、この様な高電圧駆動を行うプッ
シュプル回路のソース側スイッチング素子のオン駆動に
おいては、高電位側にあるソース側スイッチング素子を
低電圧系信号により制御する必要があるため、一般にレ
ベルシフト回路を設け、これにソース側スイッチング素
子をオンするためのバイアス電流を供給するようになっ
ている。

【０００４】そして、このバイアス電流のオン／オフに
より、ソース側スイッチング素子のオン／オフを制御す
ることになるが、レベルシフト回路には高電圧が印加さ
れるため、前記バイアス電流による発生損失は比較的大
きなものとなり、特に複数の出力を集積化、モノリシッ
クＩＣ化する場合の大きな障害となる。

【０００５】そこで、この問題を解消した駆動回路例と
して、特開平２−８２２９３号公報に記載の駆動回路が
あるが、これは、低電圧電源をフローティングとして、
ソース側出力スイッチング素子及びシンク側出力スイッ
チング素子共にそのフローティング低電圧電源によって
オン駆動を行う方式とし、これにより従来のレベルシフ
ト回路を不要としているもので、また、同時に出力スイ
ッチング素子にサイリスタを用い、負荷電流駆動能力の
向上を図っているものであり、以下、この従来技術につ
いて、図２により説明する。

【０００６】図２において、この駆動回路は、出力端子
３にカソードを接続したダイオード８と、電源端子１に
アノードを、そしてダイオード８のアノードにカソード
をそれぞれ接続したサイリスタ７と、出力端子３にアノ
ードを、電源端子２にカソードをそれぞれ接続したサイ
リスタ９とで出力部が構成されている。

【０００７】サイリスタ９のカソードゲートはバッファ
回路６内のＰＭＯＳトランジスタ６２のドレインに接続
され、ＰＭＯＳトランジスタ６２のソースは電源端子１
に接続されている。また、サイリスタ７のアノードゲー
トはバッファ回路６内のＮＭＯＳトランジスタ６１のド
レインに接続され、ＮＭＯＳトランジスタ６１のソース
は電源端子２に接続されている。そして、入力端子４の
入力信号に応じて、バッファ回路６及び出力部を制御す
るためのロジック回路５が電源端子１と２との間に設け
られている。

【０００８】出力端子３にはＥＬパネルなどの容量性負
荷１０が接続され、電源端子１と２との間には低電圧電
源Ｖｂが接続されている。この低電圧電源Ｖｂは、トラ
ンス等により絶縁されたフローティング電源で、電源端
子１を、電源端子２に対して常に５Ｖ程度の電位に保持
する働きをする。

【０００９】電源端子１は、外部スイッチング素子Ｓ１
を介して正の高圧電源Ｖｈｐに、そして外部スイッチン
グ素子Ｓ２を介して接地電位にそれぞれ接続されてお
り、他方、電源端子２は、外部スイッチング素子Ｓ３を
介して接地電位に、そして外部スイッチング素子Ｓ４を
介して負の高圧電源Ｖｈｎにそれぞれ接続されている。
なお、入力端子４に入力される制御信号は、ホトカプラ
等のアイソレータを用いて入力される。

【００１０】次に、この従来技術の動作について説明す
る。まず、容量性負荷１０を正の高電圧Ｖｈｐに充電す
る場合は、外部スイッチング素子Ｓ１をオン、外部スイ
ッチング素子Ｓ２、Ｓ３、Ｓ４をオフした状態でサイリ
スタ７をオンする。サイリスタ７は、バッファ回路６内
のＮＭＯＳトランジスタ６１をオンに制御し、アノード
ゲートからゲート駆動電流を引き抜くことによりオンす
ることができる。そして、このゲート駆動電流は低電圧
電源Ｖｂから供給され、電源端子１と２との間の閉ルー
プで流れるため、その消費電力は小さく抑えることがで
きる。

【００１１】容量性負荷１０の充電電流は、電源端子１
〜サイリスタ７〜ダイオード８〜容量性負荷１０の経路
で流れる。なお、このモードで容量性負荷１０の充電を
行わない場合、すなわちサイリスタ７がオフの場合は、
出力端子３に対して電源端子１及び２が共に正の高電位
にあるから、サイリスタ９は、順方向耐圧に加えて、逆
方向の耐圧も必要である。

【００１２】このあと、正の高電圧Ｖｈｐに充電された
容量性負荷１０を放電する場合は、外部スイッチング素
子Ｓ１、Ｓ２、Ｓ４をオフ、外部スイッチング素子Ｓ３
をオンとしてサイリスタ９をオンする。この結果、容量
性負荷１０の放電電流は、サイリスタ９を介して電源端
子２へ流れる。サイリスタ９は、バッファ回路６内のＰ
ＭＯＳトランジスタ６２をオンに制御し、カソードゲー
トにゲート駆動電流を供給することによりオンされる
が、このゲート駆動電流も、やはり低電圧電源Ｖｂによ
り供給され、電源端子１と２との間の閉ループで流れる
ため、消費電力は少なくて済む。

【００１３】次に、負の高電圧Ｖｈｎで容量性負荷１０
を充電する場合は、外部スイッチング素子Ｓ１、Ｓ２、
Ｓ３をオフ、外部スイッチング素子Ｓ４をオンにして電
源端子２に負の高電圧Ｖｈｎを印加し、サイリスタ９を
オンさせる。サイリスタ９がオンすると容量性負荷１０
より電源端子２へ向かって充電電流が流れ、容量性負荷
１０は負の高電圧Ｖｈｎに充電される。この場合も、サ
イリスタ９のゲート駆動電流は上記同様低電圧電源Ｖｂ
からＰＭＯＳトランジスタ６２を介して供給され、電源
端子１と２との間の閉ループで流れる。

【００１４】なお、このモードで容量性負荷１０の充電
を行わない場合、すなわちサイリスタ９がオフの場合に
は、出力端子３に対して電源端子１及び２が共に負の高
電位にある。従って、このときソース側スイッチング素
子を構成するサイリスタ７及びダイオード８は逆方向耐
圧が必要となるが、サイリスタ７のアノードゲートは低
圧素子（ＮＭＯＳトランジスタ６１）を介して電源端子
２へ接続されており、従って、サイリスタ７自体に逆耐
圧を持たせることが出来ない。

【００１５】これは、ｐE(アノード)−ｎB(アノードゲ
ート)−ｐB(カソードゲート)−ｎE (カソード)の４層構
造から成るサイリスタにおいて、順方向耐圧はｎB−ｐB
接合で、逆方向耐圧はｎB−ｐE接合で、それぞれ持たせ
ることになるが、この回路では、ｎB 層が低圧素子（Ｎ
ＭＯＳトランジスタ６１）を介して、最終的には、結局
ｐE 側に接続されてしまう回路構成となっているためで
あり、このため、ダイオード８が設けられているのであ
る。

【００１６】次に、負の高電圧Ｖｈｎに充電された容量
性負荷１０を放電する場合は、外部スイッチング素子Ｓ
１、Ｓ３、Ｓ４をオフ、外部スイッチング素子Ｓ２をオ
ンとし、電源端子１を０Ｖにバイアスしてサイリスタ７
をオンにする。サイリスタ７は前記同様ＮＭＯＳトラン
ジスタ６１をオンに制御することにより、アノードゲー
トからゲート駆動電流を引き抜きオンすることができ
る。このゲート駆動電流も前記同様電源端子１と２との
間の閉ループで流れる。

【００１７】以上の様にして、この図２に示す従来回路
では、電源端子１、２のいずれか一方をフローティング
状態とすることにより、容量性負荷１０の正、負の高電
圧駆動が可能となるため、電源ラインをフローティング
として駆動されるＥＬパネル走査線駆動回路として好適
である。

【００１８】ところで、周知のように、ＥＬパネルは、
順次選択的に高電圧が印加される走査側電極と、これに
同期して発光・非発光データに応じて比較的低い電圧が
印加されるデータ側電極とが互いに交差して設けられ、
両電極間にＥＬ層を形成したものである。

【００１９】そして、このとき、走査側電極とデータ側
電極とに挾まれた部分が１個の画素となっており、従っ
て、等価的に容量性負荷である。また、その発光開始電
圧は２００Ｖ程度と高電圧である。

【００２０】さらに、ＥＬパネルは分極効果を有するた
め、交流駆動する必要がある。何故なら、ＥＬ画素は、
それを一旦或る電圧と或る極性で充電、発光した後、そ
れの放電を行っても、ＥＬ画素内部には先に印加した電
圧極性を打ち消す方向に分極が発生し、再度同極性の電
圧印加により充電、発光させた場合、発光輝度が低下し
てしまうからである。

【００２１】そこで、通常、一旦発光させたＥＬ画素を
再度発光する場合は、前回と逆極性の電圧印加を必要と
する。なお、この様なＥＬパネルの駆動方法を述べた例
としては、シャープ技法、１９８７年第３８号「ＴＦ−
ＥＬディスプレイの双方向性ｐｕｓｈ−ｐｕｌｌ対称駆
動方式」等の文献がある。

【００２２】以上のことを考慮して、図２の駆動回路を
多数チャンネル集積化し、上記ＥＬパネルの走査側電極
の駆動に適用した例を図３に示す。なお、各電源端子へ
の電位付与手段は省略して示してある。

【００２３】図３から明らかなように、この場合には、
電源端子１及び２を共通端子として図２に示す回路の出
力部が多数チャンネル設けられ、各チャンネルにおける
出力端子３１、３２、…等は各々ＥＬパネルの走査側電
極に接続している。

【００２４】また、Ｃ１、Ｃ２、…等はデータ側電極を
示し、走査側電極３１、３２、…とデータ側電極Ｃ１、
Ｃ２、…との交点にＥＬ画素３１１、３１２、…、３２
１、３２２、…が形成されている。

【００２５】各チャンネルにおけるソース側スイッチン
グ素子を構成するサイリスタ７１、７２、…は、そのア
ノードが電源端子１に共通に接続され、カソードはダイ
オード８１、８２、…を介して出力端子３１、３２、…
に各々接続されている。

【００２６】また、シンク側スイッチング素子であるサ
イリスタ９１、９２、…は、そのカソードが電源端子２
に共通に接続され、アノードは出力端子３１、３２、…
に各々接続されている。

【００２７】そして、サイリスタ７１、７２、…の各ア
ノードゲート及びサイリスタ９１、９２、…の各カソー
ドゲートは、電源端子１と２との間に設けられたバッフ
ァ回路６に接続されており、具体的には、図２に示され
る様なＮＭＯＳトランジスタ６１及びＰＭＯＳトランジ
スタ６２相当の素子が各ゲート毎に設けられているもの
である。

【００２８】さらに、入力端子４の入力信号に応じてバ
ッファ回路６及び出力部を制御するためのロジック回路
５が、電源端子１と２との間に設けられている。なお、
電源端子１と２との間には、図２の場合と同様に、フロ
ーティング低圧電源Ｖｂが接続され、電源端子１及び２
には正、負の高電圧及び接地電位が切り換え印加される
ようになっている。

【００２９】次に、この回路の動作について説明する。
まず、走査側電極の出力端子３１を選択し正の高電圧Ｖ
ｈｐを印加して画素の充電、発光を行う場合は、電源端
子１を正の高電圧Ｖｈｐにバイアスし、電源端子２をフ
ローティングとしてサイリスタ７１をオンする。電源端
子１を正の高電圧Ｖｈｐにバイアスする手段は、図２の
場合と同様、外部スイッチング素子によるものとし、ま
たサイリスタ７１のオンについても、図２の場合同様の
手段によるものとする。

【００３０】以下電源端子１、２への電位付与、及びサ
イリスタ７１、７２、…、サイリスタ９１、９２、…の
オン駆動、についての具体的手段については、図２の場
合と同様のものとして説明は省略する。

【００３１】サイリスタ７１のオンにより、走査側電極
３１上の画素は正の高電圧Ｖｈｐに充電される。このと
きデータ側電極Ｃ１が０Ｖ、Ｃ２が電圧Ｖｄにバイアス
されているものとすると、画素３１１の両端電圧はＶｈ
ｐ、画素３１２の両端電圧はＶｈｐ−Ｖｄとなる。

【００３２】そこで、ＥＬ画素の発光開始電圧をＶｔと
し、Ｖｈｐ＞Ｖｔで、且つＶｈｐ−Ｖｄ＜Ｖｔの関係に
あるものとすると、画素３１１の両端電圧Ｖｈｐは発光
開始電圧Ｖｔを超え発光することになる。一方、画素３
１２の両端電圧は発光開始電圧に達せず非発光となる。

【００３３】この様にデータ側電極に印加される比較的
低い電圧Ｖｄにより選択走査側電極（上記の場合走査側
電極３１）上の画素の発光・非発光を決めることができ
る。なお、このバイアス電圧Ｖｄとしては、５０Ｖ程度
の電圧が用いられている。

【００３４】上記正の高電圧Ｖｈｐによる画素の充電、
発光（あるいは非発光）を行った後は、次の駆動タイミ
ングに備え画素の放電を行う。これは、走査側電極３１
上の画素の放電は、電源端子１をフローティング（オー
プン）とし、電源端子２を接地電位にバイアスしてサイ
リスタ９１をオンすればよい。

【００３５】以上で走査側電極３１の駆動が終了し、次
の走査側電極３２の選択、駆動に移行する。走査側電極
３２においては、負の高電圧Ｖｈｎによる駆動が行われ
る。ここでＶｈｎは、｜Ｖｈｎ｜＜Ｖｔで、且つ｜Ｖｈ
ｎ｜＋Ｖｄ＞Ｖｔの関係にあるものとする。

【００３６】走査側電極３２に負の高電圧Ｖｈｎを送出
するには、電源端子１をフローティングとし、電源端子
２を負の高電圧Ｖｈｎにバイアスしてサイリスタ９２を
オンすればよい。このサイリスタ９２のオンにより走査
側電極３２上の画素は負の高電圧Ｖｈｎに充電される。

【００３７】このときデータ側電極Ｃ１が０Ｖ、Ｃ２が
電圧Ｖｄにバイアスされているものとすると、画素３２
１の両端電圧は｜Ｖｈｎ｜となり、発光開始電圧に達せ
ず非発光となる。一方、画素３２２の両端電圧は｜Ｖｈ
ｎ｜＋Ｖｄとなり、発光開始電圧を超え発光する。

【００３８】上記負の高電圧Ｖｈｎによる画素の充電、
発光（あるいは非発光）を行った後は、次の駆動タイミ
ングに備え画素の放電を行う。この走査側電極３２上の
画素の放電は、電源端子２をフローティング（オープ
ン）とし、電源端子１を接地電位にバイアスしてサイリ
スタ７２をオンすればよい。

【００３９】以上で走査側電極３２の駆動が終了し、次
の走査側電極の選択、駆動に移行するが、そこでは最初
の走査側電極３１と同様正の高電圧Ｖｈｐによる駆動が
行われる。この様に隣接した走査側電極を電圧極性を反
転しながら線順次に選択駆動を行い、全走査側電極につ
いて選択駆動が終了すると再び最初の走査側電極３１の
選択に戻るが今度は前回とは逆の負の高電圧Ｖｈｎによ
る駆動から開始されることになる。

【００４０】従って、或る１本の走査側電極についてみ
ると、毎回電圧極性を反転して駆動が行われていること
になり、交流駆動が与えられることになる。

【００４１】

【発明が解決しようとする課題】上記従来技術では、そ
れをＥＬパネルの駆動に適用した場合、ある走査側電極
を選択し、これを対応出力チャンネルのソース側スイッ
チング素子（サイリスタ７１、７２、…及びダイオード
８１、８２、…）により正の高電圧に充電、発光（ある
いは非発光）を行った後は、同じ出力チャンネルにおけ
るシンク側スイッチング素子（サイリスタ９１、９２、
…）により選択走査電極上の画素の放電を行い、次の走
査電極の選択に移行するようになっている。

【００４２】そして、次の走査電極では、負の高電圧に
よる駆動が対応出力チャンネルのシンク側スイッチング
素子により行われるが、このときには、先程放電動作に
供されたシンク側スイッチング素子は非選択にされ、オ
フ状態になっていなければならない。

【００４３】また、次いで負の高電圧で充電、発光（あ
るいは非発光）を行った後は、今度は同じ出力チャンネ
ルにおけるソース側スイッチング素子により選択走査電
極上の画素の放電を行い、さらに次の走査電極の選択に
移行する。この次の走査電極では正の高電圧による駆動
が対応出力チャンネルのソース側スイッチング素子によ
り行われるが、このとき先程放電動作に供されたソース
側スイッチング素子は非選択にされ、やはりオフ状態に
なっていなければならない。

【００４４】以上の様に、従来の駆動回路では、選択走
査電極の放電動作を行った出力スイッチング素子が次の
走査電極の選択、高電圧印加駆動（以下、書き込み駆動
とも記す）までにオフしている必要がある。

【００４５】ところで、一般にバイポーラ半導体スイッ
チング素子においては、ベース電流（又はゲート電流）
を取り去っても、キャリヤ蓄積効果により、オン状態に
あったスイッチング素子が完全にオフ状態になるまでに
はある有限な時間（以下オフ時間と称することにする）
を要する。

【００４６】上記従来技術では、出力スイッチング素子
として、サイリスタを用いているため、選択走査電極の
放電から次の走査電極の書き込み駆動までの時間が放電
動作を行ったサイリスタのオフ時間よりも短い場合、該
サイリスタは次の走査電極の書き込み駆動時において誤
動作（誤オン）することになる。

【００４７】また、出力スイッチング素子としてトラン
ジスタを用いた場合はサイリスタの様に誤オンすること
はないが、このときには、完全にオフ状態となるまでの
間非選択走査電極上の画素を充電してしまう。しかし
て、この様にして一旦充電された非選択走査電極上の画
素は、その走査電極が選択されるまで放電されることは
なく、該走査電極に接続する出力スイッチング素子に
は、他の選択走査電極書き込み駆動時に印加される高電
圧に、さらに上記画素充電電圧が重畳して印加されるこ
とになる。

【００４８】サイリスタの誤オンによる完全な充電が行
われてしまった場合は、該非選択走査電極に接続する出
力スイッチング素子には通常の書き込み電圧のほぼ倍の
電圧が印加されることとなり、素子破壊に至る虞れを生
じる。

【００４９】ここで、前記ＥＬパネルの駆動に関する文
献によれば、４００本或いは４８０本の走査電極数のパ
ネルをフレーム周波数６０Ｈzで駆動した場合には、一
走査線当たりの駆動時間は４０μs以下となる。そこ
で、仮にこれを４０μsとし、書き込み電圧の印加時間
（高電圧が印加されている時間）を３０μs程度とすれ
ば、放電完了から次の走査電極の書き込み駆動までの時
間は１０μs程度となる。

【００５０】しかして、通常、バイポーラ半導体スイッ
チング素子のオフ時間は、条件にもよるが数μs〜数十
μsあり、上記従来回路例でも上記１０μsを満足するレ
ベルで実用に供されている。

【００５１】しかしながら、今後ＥＬパネルの高精細
化、大型化が進むにつれ、走査電極数が増加するにつ
れ、一走査線当たりの駆動時間はますます短くなり、上
記駆動回路のオフ時間に対する要求も厳しいものとな
る。

【００５２】本発明の目的は、従来同様の負荷電流駆動
能力、及び低消費電力を達成しながら出力スイッチング
素子のオフ時間に関する上記問題を解消し、ＥＬパネル
等容量性負荷駆動の高速化を可能とする駆動回路及びそ
れを使ったＥＬ表示装置を提供することにある。

【００５３】

【課題を解決するための手段】上記目的は、フローティ
ング低圧電源により駆動され、負荷に正、負の高電圧を
送出して充電動作を行う出力スイッチング素子と、それ
とは別に、各出力端子毎に負荷に充電された電荷の放電
用素子を設け、これによって負荷の放電動作を行うこと
により達成される。

【００５４】なお、各出力端子に一方の端子が接続され
た上記負荷放電用素子の他方の端子は、負荷放電用端子
に共通に接続され、この負荷放電用端子は外部スイッチ
ング素子を介して放電電位（例えば接地電位）にバイア
スされるものとする。また、負荷放電用素子は、定常時
（オフ時）に単方向または双方向に高耐圧を有するもの
とする。

【００５５】

【作用】ＥＬパネルなどの容量性負荷の駆動において、
選択走査電極に対応した出力チャンネルのソース側スイ
ッチング素子(またはシンク側スイッチング素子)による
画素の充電、発光（または非発光）動作後の放電を、上
記負荷放電用素子にて行うことにより、上記出力チャン
ネルのシンク側スイッチング素子（またはソース側スイ
ッチング素子）が放電に供されることが無くなり、その
オフ時間が問題とされた、或る放電動作から次の選択走
査電極の書き込み駆動までの時間間隔を短縮することが
でき、スイッチング素子の動作遅れを補償して、容量性
負荷をさらに高速駆動することができる。

【００５６】

【実施例】以下、本発明による容量性負荷駆動回路につ
いて、図示の実施例により詳細に説明する。図１は、本
発明の第１の実施例で、本発明による容量性負荷駆動回
路をＥＬパネルの走査側電極の駆動に適用した場合の一
実施例を示したものであり、図において、駆動回路の各
出力端子３１、３２、…は各々ＥＬパネルの走査側電極
に接続されている。

【００５７】上記したように、Ｃ１、Ｃ２、…はＥＬパ
ネルのデータ側電極を示し、走査側電極３１、３２、…
とデータ側電極Ｃ１、Ｃ２、…との交点にＥＬ画素３１
１、３１２、…、３２１、３２２、…が形成されてい
る。

【００５８】駆動回路の各出力チャンネルでのソース側
スイッチング素子を構成するサイリスタ７１、７２、…
は、そのアノードが電源端子１に共通接続され、カソー
ドはダイオード８１、８２、…を介して出力端子３１、
３２、…に各々接続されている。

【００５９】また、シンク側スイッチング素子を構成す
るサイリスタ９１、９２、…は、そのカソードを電源端
子２に共通接続し、アノードを出力端子３１、３２、…
に各々接続している。

【００６０】さらに、サイリスタ７１、７２、…の各ア
ノードゲート及びサイリスタ９１、９２、…の各カソー
ドゲートは、電源端子１と２との間に設けられたバッフ
ァ回路６に接続されている。なお、このバッファ回路６
は、具体的には図２の従来例に示される様なＮＭＯＳト
ランジスタ６１及びＰＭＯＳトランジスタ６２相当が各
ゲート毎に設けられているものとする。

【００６１】次に、入力端子４の入力信号に応じてバッ
ファ回路６及び出力スイッチング素子を制御する為のロ
ジック回路５が電源端子１と２との間に設けられてい
る。

【００６２】また、各アノードが端子１１に共通に接続
され、カソードは各出力端子３１、３２、…に接続され
たダイオード１３１、１３２、…と、各カソードが端子
１２に共通接続され、アノードが各出力端子３１、３
２、…に接続されたダイオード１４１、１４２、…とが
設けられている。

【００６３】次に、これらの端子１１、１２は、それぞ
れ外部スイッチング素子Ｓ２、Ｓ３を介して接地電位に
接続され、さらに、電源端子１は外部スイッチング素子
Ｓ１を介して正の高圧電源Ｖｈｐに、電源端子２は外部
スイッチング素子Ｓ４を介して負の高圧電源Ｖｈｎに、
それぞれ接続されている。そして、これらの電源端子１
と２との間にはフローティング低圧電源Ｖｂが接続され
ている。

【００６４】次に、この実施例の動作について説明す
る。まず、走査側電極３１を選択し、これを正の高電圧
Ｖｈｐによる書き込み駆動する場合には、外部スイッチ
ング素子Ｓ１をオン、外部スイッチング素子Ｓ２、Ｓ
３、Ｓ４をオフにすると共に、電源端子１を正の高電圧
Ｖｈｐにバイアスしてサイリスタ７１をオンする。サイ
リスタ７１のオンについては、図２の従来例と同様の方
法で行なわれるので、その説明は省略する。なお、他の
サイリスタについても、図２と同様であり、従って、オ
ン駆動についての説明は省略する。

【００６５】サイリスタ７１のオンにより選択走査側電
極３１上の画素３１１、３１２、…が正の高電圧Ｖｈｐ
に充電される。このときダイオード１４１を介して端子
１２が正の高電圧Ｖｈｐにバイアスされるが、このバイ
アス電圧は、他の出力端子に接続したダイオード１４
２、…の逆耐圧によりブロックされるので、非選択走査
側電極に充電電圧が漏洩することはなく、同様に、端子
１１側についてもダイオード１３１によりブロックされ
るので、非選択走査側電極に充電電圧が漏洩することは
ない。

【００６６】続いて選択走査側電極３１上の画素３１
１、３１２、…の放電を行う場合、外部スイッチング素
子Ｓ１、Ｓ２、Ｓ４をオフ、外部スイッチング素子Ｓ３
をオンにする。この外部スイッチング素子Ｓ３のオンに
より、走査側電極３１はダイオード１４１と外部スイッ
チング素子Ｓ３を介して接地電位に放電される。

【００６７】次いで走査側電極３２の選択に移行する
が、今度は負の高電圧Ｖｈｎによる書き込み駆動が行わ
れる。この場合、外部スイッチング素子Ｓ１、Ｓ２、Ｓ
３をオフ、外部スイッチング素子Ｓ４をオンとして電源
端子２を負の高電圧Ｖｈｎにバイアスし、サイリスタ９
２をオンとする。このサイリスタ９２のオンにより走査
側電極３２上の画素３２１、３２２、…は負の高電圧Ｖ
ｈｎに充電される。

【００６８】このとき、ダイオード１３２を介して端子
１１が負の高電圧Ｖｈｎにバイアスされるが、他の出力
端子に接続したダイオード１３１、…の逆耐圧により電
圧がブロックされるので、非選択走査側電極に充電電圧
が漏洩することはなく、同様に、端子１２側について
も、ダイオード１４２により電圧はブロックされ、非選
択走査側電極に充電電圧が漏洩することはない。

【００６９】この様に、先程走査側電極３１の放電に供
された素子（ダイオード１４１）には、次の走査側電極
３２の書き込み駆動時に電圧は印加されず、従って、こ
の実施例によれば、ダイオード１４１に関するオフ時間
の問題は生じない。

【００７０】続いて選択走査側電極３２上の画素３２
１、３２２、…の放電を行う場合、外部スイッチング素
子Ｓ１、Ｓ３、Ｓ４をオフ、外部スイッチング素子Ｓ２
をオンとする。そして、この外部スイッチング素子Ｓ２
のオンにより、走査側電極３２はダイオード１３２を介
して接地電位に放電される。

【００７１】引き続いて次の走査側電極の選択に移行す
るが、ここでも、走査側電極３１同様、まず正の高電圧
Ｖｈｐによる書き込み駆動が行われる。この場合、走査
側電極３１の場合と同様、端子１２は正の高電圧Ｖｈｐ
にバイアスされるが、他の出力端子に接続したダイオー
ド１４１、１４２、…の逆耐圧により電圧がブロックさ
れるので、非選択走査側電極に充電電圧が漏洩すること
はなく、また端子１１側についても走査側電極３１にお
けるダイオード１３１相当の選択走査側電極と端子１１
間のダイオードによって電圧がブロックされるため、非
選択走査側電極に充電電圧が漏洩することはない。

【００７２】従って、この場合においても、先程走査側
電極３２の放電に供された素子（ダイオード１３２）に
は、次の走査側電極の書き込み電圧は印加されず、やは
りオフ時間の問題は生じない。

【００７３】以上の如く一走査電極毎に印加電圧を反転
しながら全走査電極について書き込み駆動を行った後
は、再び最初の走査側電極３１の選択に戻るが、今度は
前回とは逆極性の電圧による書き込み駆動となる。すな
わち、まず、負の高電圧Ｖｈｎによる書き込み駆動が行
われるわけであるが、これは先程の走査側電極３２にお
ける負の高電圧Ｖｈｎによる書き込み駆動と同様であ
り、サイリスタ９１による充電動作後、放電はダイオー
ド１３１によるのである。

【００７４】次いで走査側電極３２が正の高電圧Ｖｈｐ
によって書き込み駆動されるが、これも先程の走査側電
極３１における正の高電圧Ｖｈｐによる書き込み駆動と
同様であり、サイリスタ７２による充電動作後、放電は
ダイオード１４２による。

【００７５】今回の駆動においても前回同様、放電を行
ったダイオードには次の走査電極における書き込み駆動
時に電圧が印加されることはなく、オフ時間の問題は生
じない。

【００７６】なお、以降同様の駆動の繰返しとなるの
で、説明は省略する。

【００７７】以上の如く、この実施例によれば、選択走
査電極上の画素の放電を行った素子に次の走査電極書き
込み時の電圧が印加されることがなくなり、駆動回路素
子のオフ時間の問題は解消されるので、この容量性負荷
駆動回路をＥＬパネル走査電極駆動に適用することによ
り、選択走査電極の放電から次の選択走査電極の書き込
み駆動までの時間を短縮することができ、走査電極駆動
を高速化したＥＬ表示装置を容易に得ることができる。

【００７８】また、この実施例によれば、出力スイッチ
ング素子にサイリスタを用い、そのオン駆動電流をフロ
ーティング低圧電源Ｖｂの閉ループで供給しているた
め、従来技術と同等の負荷電流駆動能力及び低消費電力
の容量性負荷駆動回路を容易に実現することができる。

【００７９】図４は、本発明の第２の実施例で、この実
施例は、図１の実施例におけるソース側及びシンク側出
力スイッチング素子を双方向性の出力スイッチング素子
に置き換えた上で、それをＥＬパネル走査電極の駆動に
適用した一実施例を示したものであり、ＥＬパネルの構
成は図１の実施例と同じであるから説明は省略する。

【００８０】図４において、ＳＷ１、ＳＷ２、…が双方
向性出力スイッチング素子で、その主端子の一方の端子
は電源端子２に共通に接続され、他方の端子はＥＬパネ
ル走査電極に接続した出力端子３１、３２、…に各々接
続されている。

【００８１】これらの双方向性出力スイッチング素子Ｓ
Ｗ１、ＳＷ２、…は、各々がｐE、ｎB、ｐB、ｎEの各層
からなるサイリスタＳＣＲ１及びＳＣＲ２を逆並列接続
した構成となっており、サイリスタＳＣＲ１のｐE層側
が出力端子側に、サイリスタＳＣＲ２のｐE層側は電源
端子２側に接続されており、且つこれらのサイリスタＳ
ＣＲ１とＳＣＲ２の各ｎB層は共通となっている。

【００８２】なお、この構造は、ｎ形シリコン単結晶領
域ｎBに選択的に不純物を拡散してサイリスタＳＣＲ１
及びＳＣＲ２の各ｐ形領域ｐE、ｐBを形成しさらにｐ形
領域ｐB部にｎ形領域ｎEを形成してサイリスタＳＣＲ１
のｐE層とサイリスタＳＣＲ２のｎE層とを配線接続し、
サイリスタＳＣＲ１のｎE層とサイリスタＳＣＲ２のｐE
層とを配線接続することにより得られる。

【００８３】各双方向性出力スイッチング素子ＳＷ１、
ＳＷ２、…を構成するサイリスタＳＣＲ１のｐB層に
は、バッファ回路６内ＰＭＯＳトランジスタＭ１１、Ｍ
１２、…のドレインが各々接続され、ＰＭＯＳトランジ
スタＭ１１、Ｍ１２、…のソースは電源端子１に共通接
続されている。

【００８４】また、入力端子４の入力信号に応じてバッ
ファ回路６及び双方向性出力スイッチング素子を制御す
るためのロジック回路５が電源端子１と電源端子２との
間に設けられており、さらに、各アノードを端子１１に
共通接続し、カソードを各出力端子に接続したダイオー
ド１３１、１３２、…と、各カソードを端子１２に共通
接続し、アノードを各出力端子に接続したダイオード１
４１、１４２、…とが設けられ、そして、端子１１、１
２はそれぞれ外部スイッチング素子Ｓ２、Ｓ３を介して
接地電位に接続されている。

【００８５】そして、電源端子１と２との間にはフロー
ティング低圧電源Ｖｂが接続されるが、さらに、電源端
子２には、外部スイッチング素子Ｓ１を介して正の高圧
電源Ｖｈｐが接続されると共に、外部スイッチング素子
Ｓ４を介して負の高圧電源Ｖｈｎが接続されている。

【００８６】次に、この実施例の動作について説明す
る。まず走査側電極３１を選択し、正の高電圧Ｖｈｐに
よる書き込み駆動を行う場合、外部スイッチング素子Ｓ
１をオン、外部スイッチング素子Ｓ２、Ｓ３、Ｓ４をオ
フにし、電源端子２を正の高電圧Ｖｈｐにバイアスして
双方向性出力スイッチング素子ＳＷ１をオンする。この
双方向性出力スイッチング素子ＳＷ１のオンはバッファ
回路６内ＰＭＯＳトランジスタＭ１１をオンにし、サイ
リスタＳＣＲ１のｐB−ｎE間にゲート電流を流すことに
より為される。

【００８７】こうしてサイリスタＳＣＲ１のｐB−ｎE間
にゲート電流が流れると、ｎ形エミッタ層ｎEからｎ形
ベース層ｎBに伝導電子の注入が起こる。ｎ形ベース層
ｎBはサイリスタＳＣＲ１及びＳＣＲ２とに共通となっ
ているため、この伝導電子の注入は両サイリスタのター
ンオンのトリガとなり得る。

【００８８】よって、図４における電源端子２と出力端
子３１、３２、…との電位関係に応じて各双方向性出力
スイッチング素子ＳＷ１、ＳＷ２、…内のサイリスタＳ
ＣＲ１又はＳＣＲ２のいずれかがオンすることになる。

【００８９】ここでは、電源端子２側が正の高電圧Ｖｈ
ｐにバイアスされ、出力端子３１に対して高電位にある
から、双方向性出力スイッチング素子ＳＷ１内のサイリ
スタＳＣＲ２の方がオンし、これによって走査側電極３
１上の画素３１１、３１２、…が正の高電圧Ｖｈｐに充
電される。

【００９０】このとき、図１の実施例のときと同様、端
子１２は、ダイオード１４１により正の高電圧Ｖｈｐに
バイアスされるが、このバイアス電圧は、他の出力端子
に接続したダイオード１４２、…の逆耐圧によりブロッ
クされるので、非選択走査電極に充電電圧が漏洩するこ
とはなく、同様に、端子１１側についてもダイオード１
３１により電圧がブロックされるので、非選択走査電極
に充電電圧が漏洩することはない。

【００９１】続いて、選択走査側電極３１上の画素３１
１、３１２、…の放電を行う場合には、図１の実施例と
同様に外部スイッチング素子Ｓ１、Ｓ２、Ｓ４をオフ、
外部スイッチング素子Ｓ３をオンにして、ダイオード１
４１により放電を行う。

【００９２】次いで負の高電圧Ｖｈｎによる走査側電極
３２の書き込み駆動に移行する。この場合、外部スイッ
チング素子Ｓ１、Ｓ２、Ｓ３をオフ、外部スイッチング
素子Ｓ４をオンとして電源端子２を負の高電圧Ｖｈｎに
バイアスし、双方向性出力スイッチング素子ＳＷ２をオ
ンする。双方向性出力スイッチング素子ＳＷ２のオン
は、バッファ回路６内ＰＭＯＳトランジスタＭ１２をオ
ンとし上記双方向性出力スイッチング素子ＳＷ１の場合
同様双方向性出力スイッチング素子ＳＷ２内のサイリス
タＳＣＲ１のｐB−ｎE間にゲート電流を流すことにより
為される。

【００９３】この場合、電源端子２が出力端子３２に対
して低電位にあるから、双方向性出力スイッチング素子
ＳＷ２内のサイリスタＳＣＲ２側がオンすることにな
り、この結果、走査側電極３２上の画素３２１、３２
２、…が負の高電圧Ｖｈｎに充電される。そして、この
ときも、図１の実施例と同様、端子１１がダイオード１
３２を介して負の高電圧Ｖｈｎにバイアスされるが、他
の出力端子に接続したダイオード１３１、…の逆耐圧に
よりブロックされるので、非選択走査電極に充電電圧が
漏洩することはなく、同様に、端子１２側についても、
ダイオード１４２により電圧がブロックされ、非選択走
査電極に充電電圧が漏洩することはない。

【００９４】続いて選択走査側電極３２上の画素３２
１、３２２、…の放電を行う場合は、これも図１の実施
例と同様、外部スイッチング素子Ｓ１、Ｓ３、Ｓ４をオ
フ、外部スイッチング素子Ｓ２をオンとしてダイオード
１３２により放電を行う。

【００９５】以上、双方向性出力スイッチング素子ＳＷ
１、ＳＷ２、…による正、負の書き込み駆動を行なう場
合の動作につき説明したが、以降の全走査電極について
は、これを交互に繰返し選択駆動して行くことになる
が、これは、双方向性出力スイッチング素子ＳＷ１、Ｓ
Ｗ２、…を用いたこと以外は図１の実施例と同じである
から、説明は省略する。

【００９６】この実施例によれば、上記本発明の第１の
実施例と同様、各走査電極上の画素の放電を行うダイオ
ードには、次の選択走査電極の書き込み駆動時の電圧は
印加されず、従って、この図４の実施例によっても、本
発明の第１の実施例同様の効果を有する。

【００９７】さらに、この実施例では、出力スイッチン
グ素子として同一素子領域上に形成可能な双方向性出力
スイッチング素子を用いているから、ソース側及びシン
ク側スイッチング素子を別々に構成する場合に比して、
各スイッチング素子の分離領域が不要になるので、素子
寸法の低減が可能になり、モノリシックＩＣ化に際して
有利な駆動回路を容易に得ることができる。

【００９８】次に、出力スイッチング素子として、図４
の実施例と同じく、双方向性出力スイッチング素子ＳＷ
１、ＳＷ２、…を用いた本発明の実施例について、更に
説明する。しかして、以下の実施例においても、図１の
実施例で示したソース側及びシンク側スイッチング素子
（サイリスタ７１、７２、…、９１、９２、…）に置き
換えて実施が可能なことは、勿論、言うまでもないこと
である。すなわち、ここで、以下の実施例というのは、
後述するように、図５又は図６で説明する実施例のこと
であり、従って、ここでは、図５と図６の実施例におけ
る双方向出力スイッチング素子ＳＷ１、ＳＷ２、……
を、図１の実施例で示したソース側及びシンク側スイッ
チング素子（サイリスタ７１、７２、…、９１、９２、
…）に置き換えた実施例について説明しているものであ
る。

【００９９】図５は、本発明の第３の実施例を示したも
ので、この実施例は、上記図１、図４の実施例におい
て、１出力端子あたり２個設けられていた負荷放電用ダ
イオードを１個の双方向性出力スイッチング素子に置き
換えたものである。

【０１００】そこで、この実施例では、まず、双方向性
出力スイッチング素子ＳＷ１、ＳＷ２、…の主端子の一
端が電源端子２に共通接続され、他端はＥＬパネル走査
電極に接続した出力端子３１、３２、…に各々接続され
るようになっている。

【０１０１】これらの双方向性出力スイッチング素子Ｓ
Ｗ１、ＳＷ２、…の構造は、上記図４で説明した素子と
同じであり、各双方向性出力スイッチング素子ＳＷ１、
ＳＷ２、…には、バッファ回路６内ＰＭＯＳトランジス
タＭ１１、Ｍ１２、…のドレインが各々接続されてい
る。そして、これらのＰＭＯＳトランジスタＭ１１、Ｍ
１２、…のソースは電源端子１に共通に接続されてい
る。

【０１０２】次に、ＳＤ１、ＳＤ２、…も、同じく双方
向性出力スイッチング素子で、これらの双方向性出力ス
イッチング素子ＳＤ１、ＳＤ２、…は、それぞれの主端
子の一端が端子１５に共通に接続され、もう一端は出力
端子３１、３２、…に各々接続されている。

【０１０３】そして、これらの双方向性出力スイッチン
グ素子ＳＤ１、ＳＤ２、…は、図示のように、双方向性
出力スイッチング素子ＳＷ１、ＳＷ２、…と同様の構造
をもち、出力端子側にｐE層が接続されたサイリスタ１
と、端子１５側にｐE層が接続されたサイリスタ２とを
逆並列接続して構成されている。そして、各双方向性出
力スイッチング素子ＳＤ１、ＳＤ２、…内のサイリスタ
１側のpB層にはバッファ回路６内ＰＭＯＳトランジスタ
Ｍ２１、Ｍ２２、…のドレインが各々接続され、ＰＭＯ
ＳトランジスタＭ２１、Ｍ２２、…のソースは電源端子
１に共通接続している。

【０１０４】また、入力端子４の入力信号に応じてバッ
ファ回路６及び双方向性出力スイッチング素子ＳＷ１、
ＳＷ２、…、ＳＤ１、ＳＤ２、…を制御する為のロジッ
ク回路５が電源端子１と電源端子２との間に設けられて
いる。そして、これら電源端子１と電源端子２との間に
はフローティング低圧電源Ｖｂが接続され、さらに電源
端子２は、外部スイッチング素子Ｓ１を介して正の高圧
電源Ｖｈｐに、外部スイッチング素子Ｓ４を介して負の
高圧電源Ｖｈｎに、外部スイッチング素子Ｓ２（Ｓ３）
を介して接地電位に、また外部スイッチング素子Ｓ５を
介して端子１５に、それぞれ接続されている。なお、Ｅ
Ｌパネル側の構成については、既に説明してあるので省
略する。

【０１０５】次に、この図５の実施例特有の動作、及び
効果について説明する。まず、走査電極３１を選択し、
正の高圧電源Ｖｈｐによる書き込み駆動を行う場合は、
上記他の実施例と同様、外部スイッチング素子Ｓ１をオ
ン、外部スイッチング素子Ｓ２（Ｓ３）、Ｓ４、及びＳ
５をオフとし、電源端子２を正の高圧電源Ｖｈｐにバイ
アスして双方向性出力スイッチング素子ＳＷ１をオンす
る。双方向性出力スイッチング素子ＳＷ１のオンはバッ
ファ回路６内のＰＭＯＳトランジスタＭ１１によってゲ
ート電流を供給して行われ、その詳細は既に説明してい
るので省略する。

【０１０６】こうして双方向性出力スイッチング素子Ｓ
Ｗ１のオンにより、選択走査電極３１上の画素３１１、
３１２、…が正の高電圧Ｖｈｐに充電されるが、続いて
これを放電するときは、外部スイッチング素子Ｓ１、Ｓ
４をオフ、外部スイッチング素子Ｓ２（Ｓ３）、及びＳ
５をオンにし、端子１５及び電源端子２を接地電位にバ
イアスすることにより、双方向性出力スイッチング素子
ＳＤ１をオンする。このときの双方向性出力スイッチン
グ素子ＳＤ１のオンは、バッファ回路６内のＰＭＯＳト
ランジスタＭ２１をオンし双方向性出力スイッチング素
子ＳＤ１内サイリスタＳＣＲ１のｐB−ｎE間にゲート電
流を流すことによりもたらされる。

【０１０７】このゲート電流は外部スイッチング素子Ｓ
５を介して電源端子１と電源端子２との間の閉ループで
流れるが、このゲート電流による双方向性出力スイッチ
ング素子ＳＤ１のオンについては先の実施例で述べた双
方向性出力スイッチング素子のオンと同様で、ここで
は、電源端子２に対して出力端子３１側が高電位の状態
で放電を開始することになるから、双方向性出力スイッ
チング素子ＳＤ１内のサイリスタＳＣＲ１側がオンする
ことになる。

【０１０８】そして、これにより選択走査電極３１上の
画素３１１、３１２、…は双方向性出力スイッチング素
子ＳＤ１〜端子１５〜外部スイッチング素子Ｓ５〜外部
スイッチング素子Ｓ２（Ｓ３）を介して接地電位に放電
される。

【０１０９】次に走査電極３２を負の高圧電源Ｖｈｎに
より書き込み駆動する場合は、外部スイッチング素子Ｓ
１、Ｓ２（Ｓ３）及びＳ５をオフ、外部スイッチング素
子Ｓ４をオンとし、電源端子２を負の高圧電源Ｖｈｎに
バイアスして双方向性出力スイッチング素子ＳＷ２をオ
ンする。

【０１１０】双方向性出力スイッチング素子ＳＷ２のオ
ンは、上記同様、バッファ回路６内のＰＭＯＳトランジ
スタＭ１２からゲート電流を供給することにより行わ
れ、この双方向性出力スイッチング素子ＳＷ２のオンに
より選択走査電極３２上の画素３２１、３２２、…が負
の高電圧Ｖｈｎに充電されることになる。

【０１１１】そして、このときは、選択出力端子３２に
おける双方向性出力スイッチング素子ＳＤ２が双方向の
耐圧を有し、電圧をブロックするため、先程画素の放電
を行った双方向性出力スイッチング素子ＳＤ１に負の高
電圧Ｖｈｎが印加されてしまうことはない。

【０１１２】続いてこれを放電するときは、外部スイッ
チング素子Ｓ１、Ｓ４をオフ、外部スイッチング素子Ｓ
２（Ｓ３）、及びＳ５をオンとし、端子１５及び電源端
子２を接地電位にバイアスして双方向性出力スイッチン
グ素子ＳＤ２をオンする。双方向性出力スイッチング素
子ＳＤ２のオンはバッファ回路６内のＰＭＯＳトランジ
スタＭ２２をオンし双方向性出力スイッチング素子ＳＤ
２内サイリスタＳＣＲ１のｐB−ｎE間にゲート電流を流
すことによりもたらされる。なお、このゲート電流も、
外部スイッチング素子Ｓ５を介して電源端子１と電源端
子２との間の閉ループで流れる。

【０１１３】このときの、ゲート電流による双方向性出
力スイッチング素子ＳＤ２のオンについても先の実施例
で述べた双方向性出力スイッチング素子のオンと同様
で、ここでは電源端子２に対して出力端子３２側が低電
位の状態で放電を開始することになるから、双方向性出
力スイッチング素子ＳＤ２内のサイリスタＳＣＲ２側が
オンし、外部スイッチング素子Ｓ２（Ｓ３）〜外部スイ
ッチング素子Ｓ５〜端子１５〜双方向性出力スイッチン
グ素子ＳＤ２の経路で、選択走査電極３２上の画素３２
１、３２２、…の放電が行われる。

【０１１４】以降の走査電極については上記正、負の高
電圧による書き込み駆動が交互に行われて行くことにな
るが、このとき、書き込み駆動時の正、負の高電圧は、
常に選択出力端子における放電用双方向性出力スイッチ
ング素子ＳＤ１、ＳＤ２、…によりブロックされるの
で、先の選択走査電極の放電を行った双方向性出力スイ
ッチング素子ＳＤ１、ＳＤ２、…には電圧が印加され
ず、従って、この実施例でも、放電を行った双方向性出
力スイッチング素子のオフ時間の問題はない。

【０１１５】この実施例によれば図１、図４の実施例と
同様の効果が得られるのに加えて、さらに、２個の高耐
圧ダイオードに代えて１個の双方向性出力スイッチング
素子で対応したので、放電用の端子を１本化でき、モノ
リシックＩＣ化の上でのチップ寸法の低減、及び周辺回
路の簡略化を可能にした駆動回路、及びこれを用いたＥ
Ｌ表示装置を容易に得ることができる。

【０１１６】次に、図６により本発明の第４の実施例に
ついて説明する。

【０１１７】この図６の実施例は、図５の実施例におけ
る放電用双方向性出力スイッチング素子ＳＤ１、ＳＤ
２、…をＮＰＮトランジスタＮＤ１、ＮＤ２、…に置き
換えたものであり、各ＮＰＮトランジスタＮＤ１、ＮＤ
２、…はそれぞれｎC、ｐB、ｎEの各層より構成されて
おり、各ｎE層は端子１５に共通接続され、各ｎC層は各
々出力端子３１、３２、…に接続され、また各ｐB層は
バッファ回路６内ＰＭＯＳトランジスタＭ２１、Ｍ２
２、…のドレインに各々接続されている。

【０１１８】一方、端子１５は外部スイッチング素子Ｓ
５を介して電源端子２に接続されるが、さらに外部スイ
ッチング素子Ｓ２（Ｓ３）を介して接地電位にも接続さ
れるようになっている。なお、この外部スイッチング素
子Ｓ２（Ｓ３）は、図５の実施例と同様に電源端子２側
に設けても構わない。

【０１１９】以上の構成の他は、図５の実施例と同様の
構成なので、説明は省略し、次に、この実施例の動作に
ついて説明する。

【０１２０】まず走査電極３１が、双方向性出力スイッ
チング素子ＳＷ１により正の高電圧Ｖｈｐに書き込み駆
動された後、これをＮＰＮトランジスタＮＤ１により放
電する場合を考える。この場合、外部スイッチング素子
Ｓ１、Ｓ４をオフ、外部スイッチング素子Ｓ２（Ｓ
３）、Ｓ５をオンとし、端子１５及び電源端子２を接地
電位にバイアスしてＮＰＮトランジスタＮＤ１をオンと
する。

【０１２１】このＮＰＮトランジスタＮＤ１のオンは、
バッファ回路６内ＰＭＯＳトランジスタＭ２１をオンと
してＮＰＮトランジスタＮＤ１のｐB−ｎE間にベース電
流を流すことにより、もたらされ、さらに、このときの
ベース電流は外部スイッチング素子Ｓ５を介して電源端
子１と電源端子２との間の閉ループで流れる。

【０１２２】こうしてＮＰＮトランジスタＮＤ１のオン
により、選択走査電極３１上の画素３１１、３１２、…
はＮＰＮトランジスタＮＤ１〜端子１５〜外部スイッチ
ング素子Ｓ２（Ｓ３）の経路で接地電位に放電される。

【０１２３】次いで走査電極３２が双方向性出力スイッ
チング素子ＳＷ２により負の高電圧Ｖｈｎに書き込み駆
動された後、これをＮＰＮトランジスタＮＤ２により放
電する場合を考えると、この場合も上記同様、外部スイ
ッチング素子Ｓ１、Ｓ４をオフ、外部スイッチング素子
Ｓ２（Ｓ３）、Ｓ５をオンとし、端子１５及び電源端子
２を接地電位にバイアスしてＮＰＮトランジスタＮＤ２
をオンとする。

【０１２４】このＮＰＮトランジスタＮＤ２のオンは、
バッファ回路６内のＰＭＯＳトランジスタＭ２２をオン
にして、ＮＰＮトランジスタＮＤ２のｐB−ｎE間にベー
ス電流を流すことによりもたらされるが、この場合に
は、放電の開始に際して、端子１５側が出力端子３２側
に対して高電位となるから、放電電流はＮＰＮトランジ
スタＮＤ２のｎEからｎCの向きに流れる。これはｎC側
からｎEへ伝導電子の注入が起こっていることによると
考えられる。

【０１２５】こうして先程とは逆方向に、外部スイッチ
ング素子Ｓ２（Ｓ３）〜端子１５〜ＮＰＮトランジスタ
ＮＤ２の経路で選択走査電極３２上の画素３２１、３２
２、…を接地電位に放電するのである。

【０１２６】以降の走査電極については、上記正、負の
高電圧による書き込み駆動、放電が交互に行われて行く
ことになるが、書き込み駆動時の正、負の高電圧は、図
５の場合と同様に常に選択出力端子における放電用ＮＰ
ＮトランジスタＮＤ１、ＮＤ２、…がブロックすること
となり、先の選択走査電極の放電を行ったＮＰＮトラン
ジスタＮＤ１、ＮＤ２、…には電圧が印加されず、従っ
て、この実施例においても、放電を行ったＮＰＮトラン
ジスタのオフ時間の問題は生じない。

【０１２７】この実施例によれば、図１、図４、それに
図５の実施例と同様の効果を得ることができるが、しか
し、放電用素子をトランジスタとしたことにより、放電
動作時の電流駆動能力は図１、図４、図５の実施例の場
合に比べ低下する。しかしながら、反面、放電用素子の
構造が簡素化されるので、モノリシックＩＣ化上は有利
となる。

【０１２８】さらに、図７は、本発明の第５の実施例を
示したもので、この実施例は、図５の実施例における放
電用双方向性出力スイッチング素子ＳＤ１、ＳＤ２、…
を、ＰＮＰトランジスタＰＤ１、ＰＤ２、…に置き換え
たものである。

【０１２９】図７から明らかなように、これらのＰＮＰ
トランジスタＰＤ１、ＰＤ２、…は各々ｐC、ｎB、ｐE
の各層より構成されており、各ｐE層は端子１７に共通
接続され、各ｐC層は各々出力端子３１、３２、…に接
続されている。また各ｎB層は端子１６に共通接続され
ており、端子１６は外部スイッチング素子Ｓ５を介して
電源端子２に接続されていると共に、外部スイッチング
素子Ｓ３を介して接地電位にも接続されるようになって
いる。

【０１３０】さらに、端子１７は抵抗Ｒを介して電源端
子１に、また外部スイッチング素子Ｓ２を介して接地電
位に接続されている。なお、以上の他は図５の実施例と
同様の構成なので、説明は省略し、以下、動作について
説明する。

【０１３１】まず走査電極３１が双方向性出力スイッチ
ング素子ＳＷ１により正の高電圧Ｖｈｐに書き込み駆動
された後、これをＰＮＰトランジスタＰＤ１により放電
する場合を考える。この場合は、外部スイッチング素子
Ｓ１、Ｓ２、Ｓ４、Ｓ５をオフ、外部スイッチング素子
Ｓ３をオンにし、端子１６を接地電位にバイアスすれば
よい。このときＰＮＰトランジスタＰＤ１内のｐC−ｎB
間ダイオードがオンし選択走査電極３１上の画素３１
１、３１２、…を端子１６に向かって放電する。

【０１３２】他の方法として、外部スイッチング素子Ｓ
１、Ｓ３、Ｓ４をオフ、外部スイッチング素子Ｓ２、Ｓ
５をオンにし、端子１７を接地電位にバイアスしてＰＮ
ＰトランジスタＰＤ１により放電するように構成するこ
とも可能である。

【０１３３】このときには、抵抗Ｒ、外部スイッチング
素子Ｓ５を介して各ＰＮＰトランジスタＰＤ１、ＰＤ
２、…のｐE−ｎB間にベース電流が流れ、これによって
ＰＮＰトランジスタＰＤ１のｐC層からｐE層に向かって
伝導正孔の注入が起こり、このＰＮＰトランジスタＰＤ
１は、そのｐC層からｐE層へ向かって放電電流を流す。
従って、選択走査電極３１上の画素３１１、３１２、…
はＰＮＰトランジスタＰＤ１〜端子１７〜外部スイッチ
ング素子Ｓ２の経路で放電されることになる。

【０１３４】次いで走査電極３２が、双方向性出力スイ
ッチング素子ＳＷ２により負の高電圧Ｖｈｎに書き込み
駆動された後、これをＰＮＰトランジスタＰＤ２により
放電する場合を考える。この場合には、外部スイッチン
グ素子Ｓ１、Ｓ３、Ｓ４をオフ、外部スイッチング素子
Ｓ２、Ｓ５をオンにし、端子１７を接地電位にバイアス
してＰＮＰトランジスタＰＤ２をオンする。

【０１３５】ＰＮＰトランジスタＰＤ２は抵抗Ｒ、外部
スイッチング素子Ｓ５を介してフローティング低圧電源
Ｖｂから供給されるベース電流によってオンする。この
ベース電流は各ＰＮＰトランジスタＰＤ１、ＰＤ２、…
のｐE−ｎB間に流れる。

【０１３６】このＰＮＰトランジスタＰＤ２のオンによ
り、選択走査電極３２上の画素３２１、３２２、…は外
部スイッチング素子Ｓ２〜端子１７〜ＰＮＰトランジス
タＰＤ２の経路で接地電位に放電される。

【０１３７】以降の走査電極については上記正、負の高
電圧による書き込み駆動、放電が交互に行われて行くこ
とになるが、書き込み駆動時の正、負の高電圧は、図５
の場合と同様に、常に選択出力端子における放電用ＰＮ
ＰトランジスタＰＤ１、ＰＤ２、…がブロックすること
となり、先の選択走査電極の放電を行ったＰＮＰトラン
ジスタＰＤ１、ＰＤ２、…には電圧が印加されず、よっ
て放電を行ったＰＮＰトランジスタのオフ時間の問題は
生じない。

【０１３８】従って、この実施例によっても、図６の実
施例と同様の効果を得ることができる。

【０１３９】

【発明の効果】本発明によれば、選択的に負荷を正、負
の高電圧に充電する出力スイッチング素子とは別に各出
力端子毎に放電用の素子を設けたので、出力スイッチン
グ素子によって負荷の放電を行わずに済み、負荷放電か
ら次の選択負荷の充電、駆動までのタイミングにおける
出力スイッチング素子のオフ時間の問題を解消すること
ができ、高速度の負荷駆動が可能な容量性負荷駆動回路
を容易に得ることができる。

【０１４０】また、出力スイッチング素子はフローティ
ング低圧電源で制御され、また出力スイッチング素子と
してサイリスタを用いることができるから、従来同様の
低消費電力及び負荷電流駆動能力を有する容量性負荷駆
動回路を得ることができる。

【０１４１】更に、本発明による容量性負荷駆動回路を
ＥＬ表示装置の走査線駆動に適用することにより、低消
費電力で電流駆動能力が高く、また走査線駆動周期の高
速化を可能としたＥＬ表示装置を容易に得ることができ
る。

【図面の簡単な説明】

【図１】本発明による容量性負荷駆動回路の第１の実施
例を示す回路図である。

【図２】駆動回路の従来例を示す回路である。

【図３】従来の駆動回路によるＥＬ表示装置の一例を示
す回路図である。

【図４】本発明による容量性負荷駆動回路の第２の実施
例を示す回路図である。

【図５】本発明による容量性負荷駆動回路の第３の実施
例を示す回路図である。

【図６】本発明による容量性負荷駆動回路の第４の実施
例を示す回路図である。

【図７】本発明による容量性負荷駆動回路の第５の実施
例を示す回路図である。

【符号の説明】

１第１の電源端子２第２の電源端子４入力端子５ロジック回路６バッファ回路７、７１、７２ソース側サイリスタ９、９１、９２シンク側サイリスタ１０容量性負荷１３１、１３２、１４１、１４２ダイオード３１、３２出力端子又は走査側電極６１、６２、Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２ＭＯＳ
トランジスタ３１１、３１２、３２１、３２２ＥＬ画素Ｃ１、Ｃ２データ側電極ＳＷ１、ＳＷ２、ＳＤ１、ＳＤ２双方向性スイッチン
グ素子ＮＤ１、ＮＤ２ＮＰＮトランジスタＰＤ１、ＰＤ２ＰＮＰトランジスタＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５外部スイッチング素子Ｖｂフローティング低圧電源Ｖｈｐ正の高圧電源Ｖｈｎ負の高圧電源

Claims

(57)【特許請求の範囲】

【請求項１】複数の出力端子毎にソース側出力スイッ
チング素子とシンク側出力スイッチング素子とを備え、
上記出力端子に接続されている容量性負荷を正方向と負
方向に充電駆動する容量性負荷駆動回路において、共通
電位点と上記出力端子との間に接続されたスイッチング
素子と半導体素子からなる第１と第２の直列回路を設
け、上記ソース側出力スイッチング素子により上記容量
性負荷に与えられた電荷を上記第１の直列回路により放
電させ、上記シンク側出力スイッチング素子により上記
容量性負荷に与えられた電荷を上記第２の直列回路によ
り放電させるように構成したことを特徴とする容量性負
荷駆動回路。
【請求項２】請求項１の発明において、上記第１及び
第２の半導体素子がダイオードであることを特徴とする
容量性負荷駆動回路。
【請求項３】一方が負荷駆動用電源に接続されたとき
他方はフローティング状態をとり常に所定の電位差に保
持される第１及び第２の電源端子と、負荷放電時に放電
電位に接続される第３及び第４の電源端子と、入力端子
と、容量性負荷を接続する出力端子と、上記第１の電源
端子と出力端子との間に接続され負荷に電流を供給する
第１のゲート端子付き出力スイッチング素子と、第２の
電源端子と出力端子との間に接続され負荷から電流を引
き抜く第２のゲート端子付き出力スイッチング素子と、
上記第１の電源端子と第２の電源端子との間に接続され
上記第１及び第２の出力スイッチング素子の各ゲート端
子にオン駆動信号を供給するバッファ部と、上記第１の
電源端子と第２の電源端子との間に接続され上記入力端
子の信号に応じて上記バッファ部を制御する制御部と、
上記第３の電源端子と上記出力端子との間に接続され上
記第３の電源端子から上記出力端子へ向かう方向を通電
方向とする第１の半導体素子と、上記第４の電源端子と
上記出力端子との間に接続され上記出力端子から上記第
４の電源端子に向かう方向を通電方向とする第２の半導
体素子とから構成されていることを特徴とする容量性負
荷駆動回路。
【請求項４】請求項３の発明において、上記負荷駆動
用電源は正及び負の高圧電源であることを特徴とする容
量性負荷駆動回路。
【請求項５】請求項３の発明において、上記放電電位
は接地電位であることを特徴とする容量性負荷駆動回
路。
【請求項６】請求項３の発明において、上記第１及び
第２の電源端子間の所定の電位差は上記制御部が動作す
るのに十分な大きさであることを特徴とする容量性負荷
駆動回路。
【請求項７】請求項３の発明において、上記第１のゲ
ート端子付き出力スイッチング素子は、アノードが上記
第１の電源端子に接続され、カソードが通電方向を同一
とするダイオードを介して出力端子に接続されたサイリ
スタであることを特徴とする容量性負荷駆動回路。
【請求項８】請求項３の発明において、上記第２のゲ
ート端子付き出力スイッチング素子はサイリスタである
ことを特徴とする容量性負荷駆動回路。
【請求項９】第１の電源端子と、負荷駆動用電源に切
り換え接続され常に上記第１の電源端子と所定の電位差
に保持される第２の電源端子と、負荷放電時に放電電位
に接続される第３及び第４の電源端子と、容量性負荷を
接続する出力端子と、入力端子と、上記出力端子と第２
の電源端子との間に接続されたゲート端子付き双方向出
力スイッチング素子と、上記第１の電源端子と第２の電
源端子との間に接続され上記双方向出力スイッチング素
子のゲート端子にオン駆動信号を供給するバッファ部
と、上記第１の電源端子と第２の電源端子との間に接続
され上記入力端子の信号に応じて上記バッファ部を制御
する制御部と、上記第３の電源端子と出力端子との間に
接続され第３の電源端子から出力端子へ向かう向きを通
電方向とする第１の半導体素子と、上記第４の電源端子
と出力端子との間に接続され出力端子から第４の電源端
子に向かう向きを通電方向とする第２の半導体素子とか
ら構成されていることを特徴とする容量性負荷駆動回
路。
【請求項１０】第１の電源端子と、負荷駆動用電源に
切り換え接続され常に第１の電源端子と所定の電位差に
保持される第２の電源端子と、負荷放電時に放電電位に
接続され且つ上記第２の電源端子への電流経路を形成す
る第３の電源端子と、容量性負荷を接続する出力端子
と、入力端子と、上記出力端子と第２の電源端子との間
に接続された第１のゲート端子付き双方向出力スイッチ
ング素子と、上記第３の電源端子と出力端子との間に接
続された第２のゲート端子付き双方向出力スイッチング
素子と、上記第１の電源端子と第２の電源端子との間に
接続され上記第１及び第２の双方向出力スイッチング素
子の各ゲート端子に各々オン駆動信号を供給するバッフ
ァ部と、上記第１の電源端子と第２の電源端子との間に
接続され上記入力端子の信号に応じて上記バッファ部を
制御する制御部とから構成されていることを特徴とする
容量性負荷駆動回路。
【請求項１１】請求項１０の発明において、上記第２
のゲート端子付き双方向出力スイッチング素子は、ｎE
層、ｐB層、ｎC層の３層からなるＮＰＮトランジスタか
らなり、そのｐB層をゲート端子として構成したことを
特徴とする容量性負荷駆動回路。
【請求項１２】一方が負荷駆動用電源に接続されたと
き他方はフローティング状態をとり常に所定の電位差に
保持される第１及び第２の電源端子と、負荷放電時に放
電電位に接続され且つ上記第２の電源端子への電流経路
を形成する第３の電源端子と、入力端子と、容量性負荷
を接続する出力端子と、上記第１の電源端子と出力端子
との間に接続され負荷に電流を供給する第１のゲート端
子付き出力スイッチング素子と、上記第２の電源端子と
出力端子との間に接続され負荷から電流を引き抜く第２
のゲート端子付き出力スイッチング素子と、上記第３の
電源端子と出力端子との間に接続されたゲート端子付き
双方向出力スイッチング素子と、上記第１の電源端子と
第２の電源端子との間に接続され上記第１及び第２の出
力スイッチング素子の各ゲート端子及び双方向出力スイ
ッチング素子のゲート端子に各々オン駆動信号を供給す
るバッファ部と、上記第１の電源端子と第２の電源端子
との間に接続され上記入力端子の信号に応じて上記バッ
ファ部を制御する制御部とから構成されていることを特
徴とする容量性負荷駆動回路。
【請求項１３】第１の電源端子と、負荷駆動用電源に
切り換え接続され常に第１の電源端子と所定の電位差に
保持される第２の電源端子と、負荷放電時に放電電位に
接続され且つ上記第２の電源端子への電流経路を形成す
る第３の電源端子と、上記第１の電源端子と電流制限手
段を介して接続され負荷放電時に放電電位に接続される
第４の電源端子と、容量性負荷を接続する出力端子と、
入力端子と、上記出力端子と第２の電源端子との間に接
続されたゲート端子付き双方向出力スイッチング素子
と、上記第４の電源端子にエミッタが、上記出力端子に
コレクタが、そして上記第３の電源端子にベースがそれ
ぞれ接続されたＰＮＰトランジスタと、上記第１の電源
端子と第２の電源端子との間に接続され上記双方向出力
スイッチング素子のゲート端子にオン駆動信号を供給す
るバッファ部と、上記第１の電源端子と第２の電源端子
との間に接続され上記入力端子の信号に応じて上記バッ
ファ部を制御する制御部とから構成されていることを特
徴とする容量性負荷駆動回路。
【請求項１４】請求項１３の発明において、上記電流
制限手段は抵抗であることを特徴とする容量性負荷駆動
回路。