JPH0697375A - 電力用半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】インテリジェントパワーＩＣをハイサイドスイ
ッチとして使用する際、電力用トランジスタがオフ状態
の時に外部負荷の接地電位が変動してもそのオフ状態を
維持でき、誘導負荷を駆動する場合に電力用トランジス
タの出力の負電圧側が制限されないようにし、出力のダ
イナミックレンジを大きくとる。 【構成】電力用のトランジスタ20と、電力用トランジス
タとは複数の素子分離領域８ａ、８ｂにより素子分離さ
れてモノリシックに集積化された制御用半導体素子群
と、素子分離領域の少なくとも１つは電力用トランジス
タの出力電極６に電気的に接続されていることを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力用半導体装置に係
り、特に電力用トランジスタおよびその制御用半導体素
子群がモノリシックに集積化されたインテリジェントパ
ワーＩＣに関する。

【０００２】

【従来の技術】図１２は、従来のインテリジェントパワ
ーＩＣの断面構造の一例を示す。

【０００３】このＩＣの半導体基板１上に、出力用半導
体素子として、電力用のＮチャネル型のＭＯＳ ＦＥＴ
10が用いられており、この電力用トランジスタ10の制御
用素子として、ＤＭＯＳトランジスタ20、ＣＭＯＳトラ
ンジスタ30、ＮＰＮトランジスタ40が形成されている。
上記電力用トランジスタ10のドレイン領域と制御用半導
体素子の島領域（21、31、41）とは、Ｐ型の素子分離領
域８によって電気的に分離されており、このＰ型分離領
域８には、上記制御用素子を用いた制御回路の基準電位
として接地電位ＧＮＤ１が供給される。

【０００４】なお、11は電力用トランジスタ10のドレイ
ン端子（電源端子）、13は電力用トランジスタ10のソー
ス端子（出力端子）、Ｄは制御回路部15の接地電位ＧＮ
Ｄ１となっているＰ型分離領域８とＤＭＯＳトランジス
タ20用のＮ型島領域21との間に存在する寄生ダイオード
である。

【０００５】また、ＤＭＯＳトランジスタ20用のＮ型の
島領域21の底部にはＮ+ 埋め込み層22が形成されてお
り、このＤＭＯＳトランジスタ20は、Ｎ+ ドレイン領域
23、Ｐ型ボディ領域24、Ｎ+ ソース領域25、ゲート電極
26、ソース電極27、ドレイン電極28を有する。

【０００６】30P および30N はＣＭＯＳトランジスタ30
のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで
ある。ＣＭＯＳトランジスタ30用のＮ型の島領域31の底
部にはＮ+ 埋め込み層32が形成されており、ＰＭＯＳト
ランジスタ30P は、Ｐ+ ソース領域33P 、Ｐ+ ドレイン
領域34P 、ゲート電極35P 、ソース電極36P 、ドレイン
電極37P を有する。

【０００７】38はＮＭＯＳトランジスタ30N が形成され
るＰウェルであり、このＮＭＯＳトランジスタ30N は、
Ｎ+ ドレイン領域33N 、Ｎ+ ソース領域34N 、ゲート電
極35N 、ドレイン電極36N 、ソース電極37N を有する。

【０００８】ＮＰＮトランジスタ40用のＮ型の島領域41
の底部にはＮ+ 埋め込み層42が形成されており、このＮ
ＰＮトランジスタ40は、Ｎ+ コレクタ領域43、Ｐベース
領域44、Ｎ+ エミッタ領域45、コレクタ電極46、ベース
電極47、エミッタ電極48を有する。図１３は、図１２の
パワーＩＣをハイサイドスイッチとして使用する場合の
回路接続の一例を示す。

【０００９】このパワーＩＣにおいて、電力用トランジ
スタ10は、ドレインがドレイン端子11に接続され、ソー
スが出力端子13に接続されている。ドレイン端子11に
は、外部から電源電圧ＶDDが印加され、出力端子13は外
部負荷14を介して接地電位ＧＮＤ２に接続される。制御
回路部15は、制御入力回路16、昇圧回路17、ゲート駆動
用ＤＭＯＳトランジスタ20を含み、基準電位として接地
端子12からＧＮＤ１が供給される。

【００１０】制御入力回路16は、制御入力信号ＩＮを受
けて昇圧回路17、ゲート駆動用ＤＭＯＳトランジスタ20
を制御する。昇圧回路16は、制御入力回路16の出力信号
を受けて昇圧し、電力用トランジスタ10のゲートに供給
する。ゲート駆動用ＤＭＯＳトランジスタ20は、電力用
トランジスタ10のゲートと接地端子12との間に接続さ
れ、そのゲートに制御入力回路16の出力信号が入力す
る。図１４は、図１３の回路の動作例を示す電圧波形図
である。

【００１１】制御入力回路15がゲート駆動用ＤＭＯＳト
ランジスタ20をオフ状態に制御し、昇圧回路17から電源
電圧ＶDDより１０Ｖ程度高く昇圧された駆動電圧を電力
用トランジスタ10のゲートに供給すると、電力用トラン
ジスタ10はオン状態になり、外部負荷14を駆動する。こ
の電力用トランジスタ10がオン状態の期間は、電力用ト
ランジスタ10のソース電圧（出力電圧ＯＵＴ）は電源電
圧ＶDDである。

【００１２】これに対して、昇圧回路16が駆動電圧の出
力を停止し、制御入力回路16がゲート駆動用ＤＭＯＳト
ランジスタ20をオン状態に制御すると、電力用トランジ
スタ10は、ゲート電圧が接地電位ＧＮＤ１になり、オフ
状態になる。

【００１３】ところで、図１２に示したパワーＩＣにお
いては、制御回路部15の接地電位ＧＮＤ１と大電流が流
れる外部負荷14の接地電位ＧＮＤ２との間の電位差が生
じた場合には、入力信号に無関係に電力用トランジスタ
10がオン状態になるという誤動作が生じ易い。

【００１４】つまり、通常は、接地電位ＧＮＤ２の配線
には大電流が流れるので、接地電位ＧＮＤ２が不安定に
なり、電力用トランジスタ10がオフ状態の時にＧＮＤ２
＜ＧＮＤ１−Ｖth（Ｖthは電力用トランジスタ10の閾値
電圧）となると、電力用トランジスタ10のゲート・ソー
ス間に閾値電圧Ｖth以上の電圧が印加されるので、電力
用トランジスタ10は、オフ状態が維持できず、オン状態
となってしまう。

【００１５】また、外部負荷14が誘導負荷である場合、
電力用トランジスタ10がオフ状態になると、誘導負荷14
に発生する逆起電圧により出力電圧ＯＵＴが負電圧にな
るが、この負電圧は、接地電位ＧＮＤ１よりも、電力用
トランジスタ10の閾値電圧Ｖthと寄生ダイオードＤの順
方向電圧降下Ｖdfだけ低い電圧に制限される。つまり、
誘導負荷14に発生する逆起電圧が寄生ダイオードＤによ
り制限されるので、パワーＩＣの出力のダイナミックレ
ンジが小さいという問題がある。また、誘導負荷14に発
生する逆起電圧が制限されるので、誘導負荷14のエネル
ギーの放出に要する時間が長く、動作の高速化が困難で
あった。

【００１６】このような不具合を避けるために、図１５
に示すように、ゲート駆動用ＤＭＯＳトランジスタ20の
ソースと接地端子12との間に順方向の向きに第１のダイ
オードD1を挿入し、上記ゲート駆動用ＤＭＯＳトランジ
スタ20のソースと出力端子13との間に順方向の向きに第
２のダイオードD2を挿入する回路構成が考えられる。

【００１７】図１５のパワーＩＣによれば、ゲート駆動
用ＤＭＯＳトランジスタ20のソース電位がＧＮＤ１より
も第１のダイオードD1の順方向電圧降下分だけ高くな
り、誘導負荷14のエネルギーを第２のダイオードD2を介
して放出するので、回路的に簡易な構成により高速化が
可能になる。しかし、電源電圧ＶDDが低い場合などに
は、第１のダイオードD1の順方向電圧降下分が無視でき
なくなり、回路動作が不安定になる。

【００１８】また、前記したような不具合を避けるため
に、前記ゲート駆動用ＤＭＯＳトランジスタ20を電力用
トランジスタ10のゲート・ソース間に挿入する回路構成
が考えられる。

【００１９】しかし、図１２に示したような構造のまま
で上記したように回路を構成すると、図１２中に示した
ような寄生ダイオードＤにより、ゲート駆動用ＤＭＯＳ
トランジスタ20のドレイン電圧は、ＧＮＤ１−０．７Ｖ
程度にクランプされてしまうので、前記したように電力
用トランジスタ10が誤動作するという不具合が生じる。

【００２０】

【発明が解決しようとする課題】上記したように従来の
インテリジェントパワーＩＣは、ハイサイドスイッチと
して使用する際、電力用トランジスタがオフ状態の時に
外部負荷の接地電位が変動すると電力用トランジスタの
オフ状態が維持できなくなるという問題があった。

【００２１】本発明は上記の問題点を解決すべくなされ
たもので、ハイサイドスイッチとして使用する際、電力
用トランジスタがオフ状態の時に外部負荷の接地電位が
変動しても電力用トランジスタのオフ状態を維持でき、
外部負荷が誘導負荷である場合に電力用トランジスタの
出力の負電圧側が制限されなくなり、出力のダイナミッ
クレンジを大きくし得る電力用半導体装置を提供するこ
とを目的とする。

【００２２】

【課題を解決するための手段】本発明の電力用半導体装
置は、電力用のトランジスタと、この電力用トランジス
タとは複数の素子分離領域により素子分離されて同一半
導体チップ上にモノリシックに集積化され、上記電力用
トランジスタを制御するための制御用半導体素子群と、
上記素子分離領域の少なくとも１つは前記電力用トラン
ジスタの出力電極と電気的に接続されていることを特徴
とする。

【００２３】また、本発明の電力用半導体装置は、第１
電極に外部から電源電圧が印加される電力用のトランジ
スタと、この電力用トランジスタの第２電極である出力
電極に接続され、外部負荷が接続される出力端子と、入
力信号を制御する制御入力回路と、この制御入力回路の
出力信号を受けて昇圧し、前記電力用トランジスタの第
３電極である制御電極に供給する昇圧回路と、前記制御
入力回路の出力信号が入力するレベルシフト回路と、前
記電力用トランジスタの制御電極・出力電極間に接続さ
れ、上記レベルシフト回路の出力によりスイッチ制御さ
れるゲート駆動回路とを具備し、上記電力用トランジス
タと上記各回路の半導体素子とは素子分離領域により素
子分離されてモノリシックに集積化され、前記ゲート駆
動回路用の素子分離領域は前記電力用トランジスタの出
力電極と電気的に接続されていることを特徴とする。

【００２４】

【作用】電力用トランジスタがオフ状態の時に、外部負
荷の接地電位が変動して低くなっても、ゲート駆動用ト
ランジスタはオン状態を維持するので、電力用トランジ
スタのオフ状態が維持される。

【００２５】また、外部負荷が誘導負荷である場合、電
力用トランジスタがオフ状態になった時に誘導負荷に発
生する逆起電圧により出力電圧が負電圧になる。この場
合、負電圧を制限する寄生ダイオードが存在しないの
で、パワーＩＣの出力のダイナミックレンジが大きいと
いう利点がある。

【００２６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るインテ
リジェントパワーＩＣの使用状態を示す回路図である。

【００２７】このパワーＩＣにおいて、出力用半導体素
子として、電力用のＮチャネル型のＭＯＳ ＦＥＴ10が
用いられており、制御用半導体素子として、ＤＭＯＳト
ランジスタ20、ＣＭＯＳトランジスタ、ＮＰＮトランジ
スタが複数組形成されている。

【００２８】11はこの電力用トランジスタ10のドレイン
に接続され、外部から電源電圧ＶDDが印加されるドレイ
ン端子、12は外部から接地電位ＧＮＤ１が供給される接
地端子、13は上記電力用トランジスタ10のソースに接続
され、外部負荷14に接続される出力端子である。誘導負
荷14は、上記出力端子13と接地電位ＧＮＤ２との間に接
続される。

【００２９】制御回路部15a において、16は入力信号を
制御する制御入力回路、17はこの制御入力回路16の出力
信号を受けて昇圧し、前記電力用トランジスタ10のゲー
トに供給する昇圧回路である。18は前記制御入力回路16
の出力信号が入力するレベルシフト回路である。19は電
力用トランジスタ10のゲート・ソース間に接続され、上
記レベルシフト回路18の出力によりスイッチ制御される
ゲート駆動回路であり、本例では、上記レベルシフト回
路18の出力がゲートに供給されるゲート駆動用のＤＭＯ
Ｓトランジスタ20からなる。

【００３０】前記レベルシフト回路18の一例は、ソース
がＧＮＤ１ノードに接続され、ゲートに制御入力回路16
の出力信号が供給されるＮＭＯＳトランジスタ183 と、
ＶDDノードと上記ＮＭＯＳトランジスタ83のドレインと
の間にエミッタ・コレクタ間が接続され、ベース・コレ
クタ相互が接続された第１のＰＮＰトランジスタ181
と、この第１のＰＮＰトランジスタ181 に対してエミッ
タ同士、ベース同士が接続（カレントミラー接続）され
た第２のＰＮＰトランジスタ182 と、この第２のＰＮＰ
トランジスタ182 のコレクタに接続された負荷抵抗（レ
ベルシフト電圧発生用抵抗）184 とからなる。そして、
上記抵抗184 の両端が対応して前記ゲート駆動用トラン
ジスタ20のゲート・ソースに接続されている。図２は、
図１のパワーＩＣの断面構造の一例を示す断面図であ
る。

【００３１】１はＮ+ 型の第１半導体層、２は第１半導
体層の表面の一部に形成されたＮ-型の第２半導体層、
３は第２半導体層の表面の一部に拡散形成されたＰ型の
第３半導体層、４は第３半導体層の表面の一部に形成さ
れたＮ+ 型の第４半導体層である。上記（第１半導体層
１、第２半導体層２）、第３半導体層３および第４半導
体層４は、電力用ＮＭＯＳトランジスタ10のドレイン領
域、ボディ領域およびソース領域に対応している。上記
第１半導体層１の裏面には第１電極（ドレイン電極）５
が形成され、このドレイン電極５にドレイン端子11が接
続されている。また、前記ソース領域４に接触してソー
ス電極６が形成され、このソース電極６にソース端子
（出力端子）13が接続されている。また、前記ドレイン
領域・ソース領域間の基板表面上に絶縁ゲート膜（図示
せず）を介してゲート電極７が形成されている。

【００３２】８ａは第１半導体層１の表面の一部に形成
されたＰ型の第１の素子分離領域であり、その内側の島
領域（21、31、41）には、電力用ＭＯＳトランジスタ10
の制御用半導体素子として、ＤＭＯＳトランジスタ20、
ＣＭＯＳトランジスタ30、ＮＰＮトランジスタ40が形成
されている。

【００３３】上記第１の素子分離領域８ａは金属配線９
を介して前記電力用ＮＭＯＳトランジスタ10のソース電
極６に電気的に接続されており、上記第１の素子分離領
域８ａと上記ソース領域６とは同電位に設定される。

【００３４】即ち、第１の素子分離領域８ａの内側の島
領域（21、31、41）における制御用素子の少なくとも一
部が用いられてなるゲート駆動回路19は、基準電位とし
て前記ソース端子12の電位が供給される。

【００３５】一方、８ｂは前記第１半導体層１の表面の
一部に形成されたＰ型の第２の素子分離領域であり、そ
の内側の島領域には、その他の制御用半導体素子とし
て、ＤＭＯＳトランジスタ20、ＣＭＯＳトランジスタ3
0、ＮＰＮトランジスタ40が形成されている。このよう
に、第２の素子分離領域８ｂによって、その内側の島領
域と前記電力用トランジスタ10のドレイン領域（１、
２）とは電気的に分離されている。この第２の素子分離
領域８ｂは接地端子12に接続されており、外部から接地
電位ＧＮＤ１が供給される。即ち、第２の素子分離領域
８ｂの内側の島領域における制御用素子からなる回路に
は、基準電位として接地電位ＧＮＤ１が供給される。次
に、上記実施例のパワーＩＣの外部負荷として誘導負荷
が接続された場合の回路動作例を説明する。

【００３６】入力電圧ＩＮが制御入力回路16に入力する
ことにより、電源電圧ＶDDより高く昇圧された出力駆動
電圧が昇圧回路17から電力用トランジスタ10のゲートに
供給され、電力用トランジスタ10はオン状態になり、外
部負荷14を駆動する。この電力用トランジスタ10がオン
状態の期間は、電力用トランジスタ10のソース電圧（出
力電圧ＯＵＴ）は電源電圧ＶDDである。

【００３７】これに対して、昇圧回路16が駆動電圧の出
力を停止し、制御入力回路16がゲート駆動用ＤＭＯＳト
ランジスタ20をオン状態に制御すると、電力用トランジ
スタ10は、ゲート電圧が接地電位ＧＮＤ２になり、オフ
状態になる。この時、誘導負荷14に発生する逆起電圧
（負電圧）は、ゲート駆動用ＤＭＯＳトランジスタ20を
経て電力用トランジスタ10のゲートに印加される。従っ
て、電力用トランジスタ10のソース電圧の負電圧側は制
限されないので、パワーＩＣの出力のダイナミックレン
ジが大きく得られる。

【００３８】即ち、上記実施例のパワーＩＣによれば、
電力用トランジスタ10のゲート駆動回路19を囲む素子分
離領域８ａと電力用トランジスタ10のソース領域４とは
同電位に設定されるので、電力用トランジスタ10のゲー
ト駆動回路19は、常に電力用トランジスタ10のソース電
位を基準として動作する。

【００３９】従って、上記パワーＩＣをハイサイドスイ
ッチとして使用する際、寄生ダイオードＤは動作せず、
電力用トランジスタ10がオフ状態の時に、外部負荷14の
接地電位ＧＮＤ２が変動して低くなっても、ゲート駆動
用トランジスタ20はオン状態を維持するので、電力用ト
ランジスタ10のオフ状態が維持され、電力用トランジス
タ10の誤動作が生じ難くなる。図３は、図１に示したパ
ワーＩＣの変形例を示す回路図である。このパワーＩＣ
は、図１に示したパワーＩＣと比べて、ゲート駆動回路
19a が異なり、その他は同じであるので図１中と同一符
号を付している。

【００４０】上記ゲート駆動回路19a は、前記昇圧回路
17の出力ノードと電力用トランジスタ10のゲートとの間
に挿入された抵抗Ｒ1 と、上記電力用トランジスタ20の
ゲート・ソース間に接続され、互いに直列に接続された
抵抗Ｒ2 およびゲート駆動用のＮＭＯＳトランジスタ20
からなり、このＮＭＯＳトランジスタ20のゲートには前
記レベルシフト回路18の出力が供給される。なお、Ｄは
ＧＮＤ１のノードと昇圧回路16の出力ノードとの間に存
在する寄生ダイオードである。図４は、図３のパワーＩ
Ｃの外部負荷として誘導負荷が接続された場合の回路動
作例を示す電圧波形図である。

【００４１】図３に示したパワーＩＣによれば、抵抗Ｒ
1 およびＲ2 の分圧比を調整することにより、誘導負荷
14に発生する逆起電圧に対するクランプレベルＶｎを任
意に設定できるので、パワーＩＣの自己破壊を防止する
ことが可能になる。

【００４２】即ち、ゲート駆動用のＮＭＯＳトランジス
タ20がオン状態の時に抵抗Ｒ1 およびＲ2 に流れる電流
をＩG 、ゲート駆動用のＮＭＯＳトランジスタ20のオン
抵抗をｒon、電力用トランジスタ20のゲート閾値電圧を
Ｖth、電力用トランジスタ２０がオフ状態の時のゲート
・ソース間電圧をＶＧＳ、ゲート電圧をＶG 、寄生ダイ
オードＤの順方向電圧効果をＶfdで表わすと、 ＶGS＝（Ｒ2 ＋ｒon）ＩG ＝Ｖth ＶG ＝−（Ｖfd＋Ｒ1 ・ＩG ） である。ここで、Ｒ2 》ｒon とすれば、 ＩG ＝Ｖth／Ｒ2 であり、クランプ電圧Ｖｎは Ｖｎ＝ＶG ＝−｛Ｖfd＋（Ｒ1 ・Ｖth／Ｒ2 ）｝ となる。図５は、図２に示したパワーＩＣの断面構造の
変形例を示す断面図である。

【００４３】このパワーＩＣは、図２に示したパワーＩ
Ｃと比べて、電力用トランジスタ10のドレイン電極が基
板の表面側に形成されている点が異なり、その他は同じ
であるので図２中と同一符号を付している。

【００４４】即ち、Ｐ型の半導体基板51の表面の一部に
Ｎ+ 型の第１の半導体層１が形成されており、この第１
の半導体層１に電力用トランジスタ10およびその制御用
半導体素子が形成されている。そして、第１の半導体層
１の表面の一部に電力用トランジスタ10のドレイン電極
引き出し領域（Ｎ+ 型領域）52が形成されている。な
お、前記Ｐ型基板51は、第１実施例の素子分離領域８ｂ
を兼ねている。

【００４５】図２および図５に示した構造では、電力用
トランジスタ10のボディ領域３と制御用半導体素子用の
第１の分離分離領域８ａとは、分離されて形成され、か
つ、金属配線９を介して接続されている。

【００４６】従って、第１の素子分離領域８ａと電力用
トランジスタ10のドレイン領域２との間のＰＮ接合の電
気的耐圧を、電力用トランジスタ10のボディ領域３・ド
レイン領域２間のＰＮ接合の耐圧より高く設定しておく
ことにより、ドレイン領域２に高電圧のサージが印加さ
れた場合には電力用トランジスタ10が先にブレイクダウ
ンしてサージ電流が外部負荷（図１中の14）側に逃げる
ので、第１の素子分離領域８ａへの電流の流れ込みを抑
制することができる。

【００４７】もし、電力用トランジスタ10のボディ領域
３・ドレイン領域２間のＰＮ接合の耐圧より高い高電圧
のサージが印加されない場合には、電力用トランジスタ
10のボディ領域３と第１の分離分離領域８ａとを接触さ
せた構造を採用してもよい。図６は、図２に示したパワ
ーＩＣの断面構造の変形例を示す断面図である。

【００４８】このパワーＩＣは、図２に示したパワーＩ
Ｃと比べて、電力用トランジスタ10のボディ領域３と第
１の分離分離領域８ａとを接触させている点が異なり、
その他は同じであるので図２中と同一符号を付してい
る。図７は、図５に示したパワーＩＣの断面構造の変形
例を示す断面図である。

【００４９】このパワーＩＣは、図５に示したパワーＩ
Ｃと比べて、電力用トランジスタ10のボディ領域３と第
１の分離分離領域８ａとを接触させている点が異なり、
その他は同じであるので図５中と同一符号を付してい
る。

【００５０】なお、上記各実施例では、電力用トランジ
スタ10がＭＯＳである場合を示したが、電力用トランジ
スタ10がＩＧＢＴやＮＰＮトランジスタなどである場合
にも本発明を適用することが可能である。図８は、本発
明の第２実施例に係るパワーＩＣの断面構造の一例を示
す断面図である。

【００５１】このパワーＩＣは、図２に示したパワーＩ
Ｃと比べて、電力用トランジスタ10がＩＧＢＴ（絶縁ゲ
ート型バイポーラトランジスタ）80に置換されている点
が異なり、その他は同じであるので図２中と同一符号を
付している。

【００５２】上記ＩＧＢＴ80は、Ｐ+ 型半導体基板（コ
レクタ領域）81と、基板裏面に形成されたコレクタ電極
82と、Ｎ型ドリフト領域83と、Ｐ型ベース領域84と、Ｎ
+ 型エミッタ領域85と、ゲート電極86とを有し、87はコ
レクタ端子、88はエミッタ端子（出力端子）、89はゲー
ト端子である。図９は、図８のパワーＩＣの変形例を示
す断面図である。

【００５３】このパワーＩＣは、図８に示したパワーＩ
Ｃと比べて、基板表面側にコレクタ電極90が形成されて
いる点が異なり、その他は同じであるので図８中と同一
符号を付している。図中、91および92はＮ型ドリフト領
域、93はＮ型ドリフト領域92の表面の一部に形成された
Ｎ+ 型のコレクタ領域、94はコレクタ端子、95はＰボデ
ィ領域、96はエミッタ領域、97はゲート電極、98はエミ
ッタ端子、99はゲート端子である。図１０は、本発明の
第３実施例に係るパワーＩＣの断面構造の一例を示す断
面図である。

【００５４】このパワーＩＣは、図２に示したパワーＩ
Ｃと比べて、電力用トランジスタ10がＮＰＮトランジス
タ100 に変更されている点が異なり、その他は同じであ
るので図２中と同一符号を付している。

【００５５】上記ＮＰＮトランジスタ100 は、Ｎ+ 型半
導体基板（コレクタ領域）101 と、基板裏面に形成され
たコレクタ電極102 と、Ｎ型半導体層（コレクタ領域）
103と、Ｐ型ベース領域104 と、Ｎ+ 型エミッタ領域105
とを有し、106 はコレクタ端子、107 はエミッタ端子
（出力端子）である。図１１は、図１０のパワーＩＣの
変形例を示す断面図である。

【００５６】このパワーＩＣは、図１０に示したパワー
ＩＣと比べて、基板表面側にコレクタ電極引き出し領域
110 が形成されている点が異なり、その他は同じである
ので図１０中と同一符号を付している。

【００５７】

【発明の効果】上述したように本発明の電力用半導体装
置によれば、ハイサイドスイッチとして使用する際、電
力用トランジスタがオフ状態の時に外部負荷の接地電位
が変動しても電力用トランジスタのオフ状態を維持で
き、しかも、外部負荷が誘導負荷である場合、電力用Ｍ
ＯＳトランジスタの出力の負電圧側が制限されなくな
り、出力のダイナミックレンジを大きくとることができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るインテリジェントパ
ワーＩＣを示す回路図。

【図２】図１のパワーＩＣの断面構造の一例を示す断面
図。

【図３】図１のパワーＩＣの変形例を示す回路図。

【図４】図３のパワーＩＣの動作例を示す電圧波形図。

【図５】図２のパワーＩＣの変形例を示す断面図。

【図６】図２のパワーＩＣの他の変形例を示す断面図。

【図７】図５のパワーＩＣの変形例を示す断面図。

【図８】本発明の第２実施例に係るインテリジェントパ
ワーＩＣの断面構造の一例を示す断面図。

【図９】図８のパワーＩＣの変形例を示す断面図。

【図１０】本発明の第３実施例に係るインテリジェント
パワーＩＣの断面構造の一例を示す断面図。

【図１１】図１０のパワーＩＣの変形例を示す断面図。

【図１２】従来のパワーＩＣの一例を示す断面図。

【図１３】図１２のパワーＩＣをハイサイドスイッチと
して使用する場合の一例を示す回路図。

【図１４】図１３の回路の動作例を示す電圧波形図。

【図１５】従来考えられているパワーＩＣを示す回路
図。

【符号の説明】

１…第１半導体層（ドレイン領域）、２…第２半導体層
（ドレイン領域）、３…第３半導体層（ボディ領域）、
４…第４半導体層（ソース領域）、５…ドレイン電極、
６…ソース電極、７…ゲート電極、８ａ…第１の素子分
離領域、８ｂ…第２の素子分離領域、９…金属配線、10
…電力用のＮＭＯＳトランジスタ、11…ドレイン端子、
12…出力端子、13…接地端子、14…外部負荷、15a …制
御回路部、16…制御入力回路、17…昇圧回路、18…レベ
ルシフト回路、19、19a …ゲート駆動回路、20…ＤＭＯ
Ｓトランジスタ、21、31、41…島領域、30…ＣＭＯＳト
ランジスタ、40…ＮＰＮトランジスタ、80…ＩＧＢＴ、
100 …ＮＰＮトランジスタ、Ｒ1 、Ｒ2 …抵抗。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 電力用のトランジスタと、この電力用ト
   ランジスタとは複数の素子分離領域により素子分離され
   てモノリシックに集積化された制御用半導体素子群と、
   上記素子分離領域の少なくとも１つは前記電力用トラン
   ジスタの出力電極に電気的に接続されていることを特徴
   とする電力用半導体装置。
2. 【請求項２】 請求項１記載の電力用半導体装置におい
   て、 前記電力用トランジスタの出力電極に接続されている素
   子分離領域の内側の島領域に、上記電力用トランジスタ
   の制御電極・出力電極間を短絡制御するための制御回路
   が形成されていることを特徴とする電力用半導体装置。
3. 【請求項３】 第１電極に外部から電源電圧が印加され
   る電力用のトランジスタと、この電力用トランジスタの
   第２電極である出力電極に接続され、外部負荷に接続さ
   れる出力端子と、入力信号を制御する制御回路と、この
   制御回路の出力信号を受けて昇圧し、前記電力用トラン
   ジスタの第３電極である制御電極に供給する昇圧回路
   と、前記制御回路の出力信号が入力するレベルシフト回
   路と、前記電力用トランジスタの制御電極・出力電極間
   に接続され、上記レベルシフト回路の出力によりスイッ
   チ制御されるゲート駆動回路とを具備し、 上記電力用トランジスタと上記各回路の半導体素子群と
   は素子分離領域により素子分離されてモノリシックに集
   積化され、前記ゲート駆動回路用の素子分離領域は前記
   電力用トランジスタの出力電極に電気的に接続されてい
   ることを特徴とする電力用半導体装置。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   電力用半導体装置において、 前記電力用のトランジスタは、Ｎチャネル型のＭＯＳ
   ＦＥＴであることを特徴とする電力用半導体装置。
5. 【請求項５】 請求項１乃至３のいずれか１項に記載の
   電力用半導体装置において、 前記電力用トランジスタはＮＰＮトランジスタであるこ
   とを特徴とする電力用半導体装置。
6. 【請求項６】 請求項１乃至３のいずれか１項に記載の
   電力用半導体装置において、 前記電力用のトランジスタは、ＩＧＢＴであることを特
   徴とする電力用半導体装置。
7. 【請求項７】 請求項１乃至６のいずれか１項に記載の
   電力用半導体装置において、 前記電力用トランジスタの第２電極に接続されている素
   子分離領域と上記電力用トランジスタの第１電極に接続
   されている半導体領域との間の電気的耐圧が、上記電力
   用トランジスタの第１電極・第２電極間耐圧より高く設
   定されていることを特徴とする電力用半導体装置。
8. 【請求項８】 請求項３記載の電力用半導体装置におい
   て、 前記ゲート駆動回路は、前記昇圧回路の出力ノードと電
   力用ＮＭＯＳトランジスタのゲートとの間に挿入された
   第１の抵抗と、上記電力用ＮＭＯＳトランジスタのゲー
   ト・ソース間に接続され、互いに直列に接続された第２
   の抵抗およびゲート駆動用ＭＯＳトランジスタからな
   り、このゲート駆動用ＭＯＳトランジスタのゲートには
   前記レベルシフト回路の出力が供給されることを特徴と
   する電力用半導体装置。