JPH0479608A

JPH0479608A - スイッチング駆動回路

Info

Publication number: JPH0479608A
Application number: JP2194356A
Authority: JP
Inventors: Naoto Fujishima; 直人藤島; Yukio Yano; 幸雄矢野
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1990-07-23
Filing date: 1990-07-23
Publication date: 1992-03-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電界効果トランジスタをスイッチング回路要素
とし、入力端子に低圧の入力信号を受けその論理値に応
じてその信号電圧より高い電圧下で動作する負荷を出力
端子を介してスイッチング駆動する例えば表示パネルの
画素の駆動に適するスイッチング駆動回路に関する。

〔従来の技術〕

上述の表示パネルの画素やプリンタの印字要素はビデオ
信号回路や計算機回路からのディジタルな信号がとる０
、１ないし’Ｌｄ、’ｌ（＋の論理値に応じてスイッチ
ング駆動されるが、かかる論理信号がふつうは５Ｖ程度
の低圧の信号であるに対し、画素や印字要素等がそれよ
りもかなり高い回路電圧。

例えばプラズマ表示パネルでは１００Ｖ以上の電圧で動
作するので、かかる負荷を駆動するスイッチング回路は
、負荷に必要な電流を供給する役目のほかにいわば駆動
電圧の変換回路としての機能を果たす必要がある。

また、かかるスイッチング駆動回路では、上述のディジ
タルな論理信号に鋭敏に応動できるようその入力インピ
ーダンスを極力高める必要があるので、そのスイッチン
グ回路要素として電界効果トランジスタ　（以下ＦＥＴ
という）を用いるのが有利である。このようＬこ、電圧
変換回路の機能をもちＦＥＴで構成されたスイッチング
駆動回路の従来例には、例えば本件出願人の前の提案に
なる特開昭６３−２６９６１７号公報および特開昭６３
−２２６１１３号公報があり、第１１図を参照して以下
にその概要を説明する。

図示の電圧変換回路は、その左側の電源電圧Ｖｄ下で動
作する論理図！４０から低圧論理信号として例えばシフ
トレジスタの各段のフリップフロップのＱ出力とその補
信号を受け、それに応じて右側の負荷５０を出力端子Ｔ
ｏを介して駆動するもので、その出力部は高電圧用の１
対のｔ源電位点■とＶｅの間に直列接続されたｐチャネ
ルＦＥＴ６１およびｎチャネルＦＥＴ６２からなり、両
者の相互接続点から出力端子Ｔｏを導出する。

この出力部の左側にＦＥＴ６１と６２に対しゲート操作
電圧をそれぞれ発生するツェナーダイオード７１と７２
を間に抵抗７３を介してｔ源電位点ＶとＶｅの間に直列
接続した電圧設定回路を設け、ツェナーダイオード７１
と７２にそれぞれｐチャネルＦＥＴ６３とｎチャネルＦ
ＥＴ６４を並列接続する。この内の高い電源電位点Ｖ側
のＦＥＴ６３に対しｎチャネルＦＥＴ６５と抵抗７４お
よび７５を電源電位点■とＶｅの間に直列接続したレベ
ルシフト回路を設け、抵抗７４と７５の相互接続点の電
位をＦＥＴ６３のゲートに与える。また、論理回路４０
の論理信号をＦＥＴ６５のゲートに与え、その補信号を
ＦＥＴ６４のゲートに与える。

論理信号がへのときＦＥＴ６５がオンし、抵抗７４の発
生電圧でＦＥＴ６３がオンして、ツェナーダイオード７
１によるゲート操作電圧を短絡しＦＥＴ６１をオフさせ
るが、その補信号のしを受けるＦＥＴ６４はオフ状態な
ので、ＦＥＴ６２はツェナーダイオード７２によるゲー
ト操作電圧を受けてオンする。

従ってこの状態では負荷５０は駆動されない。

逆に論理信号がｔのときは、その補信号のｈを受けるＦ
ＥＴ６４がオンしてツェナーダイオード７２によるゲー
ト操作電圧を短絡するのでＦＥＴ６２はオフするが、Ｆ
ＥＴ６５がオフ、従ってＦＥＴ６３がオフするので、Ｆ
ＥＴ６１はツェナーダイオード７１によるゲート操作電
圧を受けてオンする。従ってこの状態では出力端子Ｔｏ
から電源電圧Ｖが出力されて負荷５０が駆動される。

なお、上述のツェナーダイオード７１と７２は対応する
ＦＥＴ６１と６２に対するゲート操作電圧を発生するほ
か、それらのゲートとサブストレートの間に掛かる電圧
を最大でもそのツェナー電圧に制限する役目を兼ねる。

〔発明が解決しようとする課題〕

上述の従来回路は負荷５０に対するスイッチング駆動動
作が確実で、かつ負荷回路電圧が高くてもすべてのＦＥ
Ｔのゲートを過電圧から安全に保護できる利点を有する
が、その構成回路要素の数がかなり多く、集積回路装置
への組み込みに際して広いチップ面積を要する問題があ
る。

すなわち第１１図の回路では、出力部に不可欠な２個の
ＦＥＴ６１と６２は別としても、そのほか３個のＦＥＴ
６３〜６５．３個の抵抗７３〜７５．および２個のツェ
ナーダイオード７１と７２が必要なので、合計では１０
個の回路要素が必要である。一方、前述の表示パネルや
プリンタ用では、この種のスイッチング駆動回路を数−
一角の小さな半導体チップ内に少なくとも３０個、多い
場合は１００個以上組み込むことが要求されるので、回
路あたりの回路要素数をできるだけ少なくする必要があ
る。

さらに、従来回路ではＦＥＴにｎチャネル形とｐチャネ
ル形の２種が必要なので、集積回路装置の製作時のウェ
ハプロセスの工程数を減らす上で限界がある問題もあり
、コスト面からはＦＥＴを１種にするのが最も望ましい
。

かかる観点から、本発明の目的は上述のような電圧変換
の機能を備えるスイッチング駆動回路を構成する回路要
素数を減少させ、同じチップ面積の集積回路装置内に従
来より多数個の回路を組み込めるようにすることにある
。

〔課屈を解決するための手段〕

この目的は本発明によれば、第１と第２の電源電位点の
間に第１と第２のＦＥＴを相互間にダイオードを介して
直列に第１のＦＥＴを第１の電源電位点側に配して接続
し、第１のＦＥＴのゲートをダイオードと第２のＦＥＴ
との相互接続点に抵抗を介し第１の電源電位点にそれぞ
れ接続し、入力端子を第２のＦＥＴのゲートから、出力
端子を第１のＦＥＴとダイオードとの相互接続点からそ
れぞれ導出し、かつ第１のＦＥＴの閉動作時にそのゲー
トとサブストレートの間に逆方向電圧を掛ける方向にダ
イオードを接続してなるスイッチング駆動回路により達
成される。

上記の第１と第２のＦＥＴは交互に開閉動作するが、こ
れらを同チャネル形とするのが有利で、第１の電源電位
点が第２の電源電位点より正側の場合はこれをｎチャネ
ル形、負側の場★はｐチャネル形とし、いずれの場合も
両ＦＥＴのソースを第２のＮＢ電位点側にしてそのサブ
ストレートをこれと接続するのが有利である。

また、第２のＦＥＴとしてＤＭＯ３ＩＦＥＴにダイオー
ドをそのドレイン領域にキャリアを注入するよう作り込
んだ伝導度変調形絶縁ゲートバイポーラトランジスタを
用い、この内蔵ダイオードを介して第１と第２のＦＥＴ
を第１と第２の電源電位点間に直列接続する構成が本発
明の実施態様として非常に有利である。この場合にも、
第１と第２のＦＥＴのチャネル形を同じとするのが有利
であり、第２のＦＥＴとしての伝導度変調形絶縁ゲート
バイポーラトランジスタのエミッタを第２の電源電位点
側にしてそのサブストレートをこれと接続するのがよい
。

ダイオードには、その降伏電圧が第２のＦＥＴのゲート
耐圧より低く、ただしその動作しきい値よりは高いもの
を用いるのが有利であり、これをツェナーダイオードと
することでもよい。

負荷は出力端子と第２の電源電位点の間に接続するのが
よいが、出力端子と第１の電源電位点の間に負荷を接続
し、出力端子と第２の電源電位点の間には抵抗を接続す
ることでもよい。

〔作用〕

本発明は前項の構成にいう第２のＦＥＴをそのゲートか
ら導出した入力端子に与える入力信号の論理状態に応じ
てオンオフ動作させた上で、ダイオードを介して第１の
ＦＥＴをこの第２のＦＥＴの動作に従動させることによ
り、回路構成を大幅に簡単化することに成功したもので
ある。以下、理解を容易にするためこの第１のＦＥＴの
第２のＦＥＴに対する従動動作の原理を第１図の回路を
例にとって説明する。

図のように、第１の電源電位点ｖ１と第２の電源電位点
Ｖ２（７）間に第１（７）ＦＥＴＩＩと第２（７）ＦＥ
Ｔ１２とが中間にダイオード２０を介し第１のＦＥＴＩ
Ｉを第１の電源電位点ｖｌ側に配して直列接続される。

第１のＦＥＴＩＩのゲートはダイオード２０と第２のＦ
ＥＴ１２の相互接続点に接続され、また抵抗３０を介し
第１の電源電位点Ｖｌにそれぞれ接続される。

入力端子Ｔｏが第２のＦＥＴ１２のゲートから、出力端
子Ｔｏが第１のＦＥＴＩＩとダイオード２０との相互接
続点からそれぞれ導出される。

なお、この例では基準電位である第２の電源電位点ｖ２
に対し第１の電源電位点ｖ１が正側であり、両ＦＥＴＩ
Ｉと１２はいずれもこれに応じｎチャネル形とされてそ
のソースを第２の電源電位点ｖ２側にして接続され、サ
ブストレートはソースと接続される。またこの例では、
負荷５０は抵抗５１とキャパシタ５２からなり出力端子
ＴＯと第２の電源電位点ｖ２の間に接続されている。

入力端子Ｔｉに接続された論理回路４０は第２の電源電
位点ｖ２上の低い電源電圧Ｖｄ下で動作し、第２図（ａ
）に示す入力信号Ｖｌを第２のＦＥＴ１２に与え、その
’）（ｌ、’Ｌｌに応じてこれを第２図（Ｃ）に示すよ
うに強制的にオンオフ動作させる。第２のＦＥＴ１２の
オン動作時には第１のＦＥＴＩＩのゲートは第２の電源
電位点ｖ２と実質上同じ電位にあるが、第２のＦＥＴ１
２がオフ動作すると第１のＦＥＴのゲートは抵抗３０に
より第１の電源電位点ｖ１に持ち上げられ、かつ同時に
第１の電源電位点Ｖｌから抵抗３０とダイオード２０と
負荷５０を経て第２の電源電位点ｖ２に至る回路に電流
が流れる。

さて本発明回路では、ダイオード２ｏが前記構成にいう
ように上述の第２のＦＥＴ１２のオフ動作時である第１
のＦＥＴＩＩのオン動作時にそのゲートとサブストレー
ト間に対し常にその逆方向電圧を掛ける方向、この例で
は第１のＦＥＴＩＩがら第２のＦＥＴ１２に向かう方向
に接続されるので、上述のダイオード２０を通る電流は
ごく僅がであるが、その際発生するダイオード２０の逆
方向電圧が第１のＦＥＴＩＩのゲートとサブストレート
間に掛がって、第１のＦＥＴＩＩを第２図（ｂ）に示す
ように確実にオン動作させる。

なお、これにより出力端子Ｔｏに第２図（ｄ）に示す出
力電圧Ｖｏが出て負荷５０を駆動するが、この出力電圧
ν０の立ち上がりに応じダイオード２ｏの逆方向電圧が
減少し第１のＦＥＴＩＩの動作しきい値Ｖｔと同程度と
なった状態で第１のＦＥＴＩＩにオン状態を維持させる
。このため、負荷５ｏの駆動状態における出力電圧Ｖｏ
は第１の電源電位点ｖ１よりも第１のＦＥＴＩＩの１ｖ
程度の動作しきい値Ｖｔの分だけ僅かに低い電位に維持
される。

第２のＦＥＴ１２が再びオン動作すると、第２のＦＥＴ
ＩＩのゲートの電位は第２の電源電位点ｖ２とほぼ同じ
になるが、同時にダイオード２０に掛かる電圧が逆方向
電圧から順方向電圧に変化し、第１のＦＥＴＩＩを確実
にオフ動作させかつその状態を維持させる。これにより
出力電圧Ｖｏはほぼ第１の電源電位点ｖ１まで下がり、
キャパシタ５２が負荷５０内にある場合その放電電流は
いわゆるシンク電流となってダイオード２０と第２のＦ
ＥＴ１２によって映収される。

以上の動作かられかるように、従来回路において第１の
電源電位点ν１側の第１のＦＥＴＩＩの操作に必要であ
ったレベルシフト回路やツェナーダイオードやその短絡
用ＦＥＴの役目を、本発明回路ではダイオード２０と抵
抗３０とにすべて持たせ得るので回路構成が格段に簡単
化され、第１図のように最低２個のＦＥＴと１個のダイ
オードと１個の抵抗の計４個の回路要素でスイッチング
駆動回路を構成でき、かつ２個のＦＥＴを同しチャネル
形にすることができる。

〔実施例〕

前項で本発明の一実施例の説明を終えたので、以下本発
明によるスイッチング駆動回路のこれと異なる若干の実
施例を第３図以降を参照しながら説明する。これらの図
の第１図と同じ部分には同じ符号が付されている。

第３図の実施例によるスイッチング駆動回路は第１図の
実施例とほぼ同構成であるが、負荷５ｏが出力端子Ｔｏ
と第１の電源電位点ｖｉとの間に接続される点が異なり
、これに応じて出方端子↑０っまり第１のＦＥＴＩＩと
ダイオード２ｏとの相互接続点と第２の電源電位点ｖ２
の間に抵抗３１が接続される。

第２のＦＥＴ１２がオフ動作したとき、第１の電源電位
点νｌから抵抗３ｏとダイオード２ｏとこの抵抗３１を
経由して第２の電源電位点ｖ２に小電流を流し、ダイオ
ード２０に第１のＦＥＴＩＩをオン動作させる逆方向電
゛圧を発生させるようにしたものである。

抵抗３１はもちろん高抵抗であってよく、集積回路装置
内には抵抗３ｏとともに多結晶シリコン抵抗の形で作り
込むのがよい。

なお、前の第１図の実施例でも同じであるが、ダイオー
ド２０には第１のＦＥＴＩＩの動作を第２のＦＥＴ１２
に従動させるためそのゲート電位を前述のように操作す
る役目のほか、ゲートを絶縁破壊から保護する役目を持
たせることができる。このためには、ダイオード２０の
逆方向降伏電圧を第１のＦＥＴ１２のゲートの破壊電圧
よりも低い例えば１０Ｖ程度に選定するのが望ましく、
ダイオード２゜にツェナーダイオードを利用することが
できる。

第２のＦＥＴ１２の方は、第１図の論理回路４ｏとの接
続等によって容品にゲートを保護できるので、本発明の
スイッチング駆動回路では負荷用の回路電圧がけくら高
くてもＦＥＴのゲートの絶縁破壊のおそれは非常に少な
い。

第４図と第５図の実施例では、第２の電源電位点ｖ２に
対し第１の電源電位点ｖ３が負側であって。

これに対応して第１のＦＥＴ１３と第２のＦＥＴＩ４の
いずれにもｐチャネル形ＦＥＴが用いられる。

またこれに応じ、ダイオード２０が図のようにいままで
とは逆の方向に接続される。

なお、第４図と第５図の違いは、負荷５０が出力端子Ｔ
ｏと第１の１ｉｉｆｆｌｔ位点ｖ２との間に接続される
か、第２の電源電位点ｖ３との間に接続されるかにあり
、第５図の実施例では抵抗３１が出力端子Ｔｏと第２の
電源電位点ｖ２の間に接続される。

第４図の実施例において第２のＦＥＴ１４がオフ動作し
た時、それまで第２の電源電位点ｖ２の電位にあった第
１のＦＥＴ１３のゲートは負側の第１のｉｆ源電位点ｖ
３の電位に押し下げられ、これに応じ第２の電源電位点
ｖ２から負荷５０とダイオード２０と抵抗３０を通って
第１の電源電位点ｖ３に小電流が流れ、ダイオード２０
に第１のＦＥＴ１３のオン操作用の逆方向電圧が発生し
て第１のＦＥＴ１３のゲート電位をそのサブストレート
よりも低める。第４図と第５図の実施例のこれ以外の動
作は、いままでと同様なので省略する。

第６図〜第９図の実施例では、第２のＦＥＴに伝導度変
調形絶縁ゲートバイポーラトランジスタが用いられ゛る
が、回路の説明に入る前に第１０図を参照してまずその
概要を説明する。

第１０図（ａ）に伝導度変調形絶縁ゲートバイポーラト
ランジスタ　（以下単にＩＣ；ＢＴという）の構造をｎ
チャネル形について例示する０通例のように集積回路装
置用のｎ形の基板１にｎ形の埋込層２をまず拡散した上
でｎ形のエピタキシャル層３を成長させ、これをＰ形の
接合分離層４により接合分離した半導体頭載領域をドレ
イン領域としてこのＩＧＢＴを作り込む。

まずｎ形のドレイン接続層５を埋込層２にまで達するよ
う深（拡散した上で、バイポーラトランジスタのベース
層に当たるｎ形層６をこの例では環状にやや深く拡散し
、それに囲まれた範囲内にゲート酸化膜７ａを介してゲ
ート７を設ける０次にゲート７をマスクとするイオン注
入法によりｎ形層６と接続するＰ形のチャネル形成層と
ｎ形のソース層８をゲート７の下側に潜り込むように拡
散する。ここまではいわゆるＤＭＯ３と同構成であるが
、ＩＣ，ＢＴではｎ形のダイオード層９をエピタキシャ
ル層３内にこの例ではドレイン接続層５とｐｎ接合を作
るように拡散する。

このＩＧＢＴ１５は、ｎ形のソース層８と、チャネル形
成層であるＰ形層６と、ドレイン領域であるｎ形のエピ
タキシャル層３を備えるｎチャネル形のＦＥＴと、ｎ形
のソース層８をエミッタに。

ｎ形層６をベースに、ｎ形のエピタキシャル層３をコレ
クタ領域にそれぞれする　ｎｐｎ形バイポーラトランジ
スタとを一体化した構造を持ち、前者のＦＥＴをゲート
７によりオンオフ動作させることにより電流容量が大き
い後者のバイポーラトランジスタをオンオフ動作させる
ことができる。

さらに、ダイオード層９とドレイン接続層５ないしエピ
タキシャル層３との間に形成されるダイオードを介しド
レイン領域であるエピタキシャル層３に対し外部から少
量のキャリアを注入して、その内部でいわゆる伝導度変
調を起こさせることによって、バイポーラトランジスタ
部の電流容量を一層増加させるようにしたものである。

なお、かかるＩ　ＧＢＴの詳細については本件出願人の
前の提案になる特開平２−３０１８７号公報を参照され
たい。

このＩＣ；ＢＴ１５では、ｎ形層６とソース層８は図示
のように表面で短絡されてエミッタ端子Ｅがこれから導
出され、このほかゲート７からゲート端子Ｇ、ドレイン
接続層５からドレイン端子り。

ダイオード層９からアノード端子Ａ、がそれぞれ導出さ
れる。第２図（ｂ）には、これらの端子を備えＦＥＴ１
５ａとダイオード１５ｂからなるＩＧＢＴ１５の等価回
路が示されている。

第６図と第７図の実施例では、第２のＦＥＴに第２図の
ＩＧＢＴ１５が用いられ、第６図の実施例では負荷５０
が出力端子Ｔｏの第２のｔｆＩ電位電位点側２側第７図
の実施例では第１の電源電位点Ｖｌ側にそれぞれ接続さ
れる。第６図につき示すように、ＩＧＢＴ１５のエミッ
タ端子Ｅが第２の電源電位点ｖ２に、ドレイン端子りが
第１のＦ、ＥＴｌｌのゲートに、アノード端子Ａが第１
のＦＥＴＩＩのソースにそれぞれ接続され、ゲート端子
Ｇから入力端子Ｔｉが導出される。これら実施例の回路
動作は第６図が第１図と、抵抗３１を備える第７図が第
３図とそれぞれ同じなので説明を省略する。

第８図と第９図の実施例では、第２のＦＥＴにｐチャネ
ル形のＩＧＢＴ１６が用いられる。もちろんこのＩＧＢ
ＴｌＧではＦＥＴ１６ａがｐチャネル形で、ダイオード
１６ｂは図のように前とは逆方向に作り込まれる。ｐチ
ャネル形のＩＧＢＴ１６に対応して第１の電源電位点ｖ
３には第２の電源電位点ｖ２に対して負の極性が与えら
れる。負荷５０は第８図の実施例では出力端子Ｔｏの第
２の電源電位点側２側に、第９図の実施例では第１のｔ
源電位点り３側にそれぞれ接続され、第９図の回路に抵
抗３１が設けられる。これらの実施例についても、回路
動作は第８図が第４図と、第９図が第５図とそれぞれ同
しなので説明を省略する。

このように第２のＦＥＴにＩ　ＧＢＴを用いることによ
って、スイッチング駆動回路を最低１個のＦＥＴと１個
のＩ　ＧＢＴと１個の抵抗との計３個の回路要素で構成
できる。なお、このＩＧＢＴに組み込むダイオードの逆
方向蹄状電圧も第１０図（ａ）のダイオード層９の不純
物濃度を上げることにより充分に低くすることができる
。

〔発明の効果〕

以上説明したように本発明によるスイッチング駆動回路
では、第１と第２のＦＥＴを第１と第２のＮ源電位点の
間に中間にダイオードを介し第１のＦＥＴを第１の電源
電位点側に配して直列接続し、第１のＦＥＴのゲートを
ダイオードと第２のＦＥＴの相互接続点に、かつ抵抗を
介して第１の電源電位点にそれぞれ接続し、入力端子を
第２のＦＥＴのゲートから、出力端子を第１のＦＥＴと
ダイオードとの相互接続点からそれぞれ導出し、かつダ
イオードを第１のＦＥＴのオン動作時にそのゲートとサ
ブストレートの間に逆方向電圧を掛ける方向に接続して
、入力端子に与える低圧入力信号の論理値に応しその信
号電圧よりも高い回路動作する負荷を出力端子を介して
駆動することにより、次の効果を上げることができる。

（ａ）第２のＦＥＴを入力信号に応じてまずオンオフ動
作させ、これに第１のＦＥＴのオフオン動作をダイオー
ドを介して従動させることによって回路構成を大幅に簡
素化できる。

本発明によりスイッチング駆動回路の回路要素数を従来
の半分以下の４個に、さらに伝導度変調形のＩ　ＧＢＴ
を利用すれば３個に減らせるので、集積回路装置内に組
み込み可能な回路数が従来の２〜３倍に増加し小形の半
導体チップ内に１００個以上の回路を容易に集積化でき
る。

（ｂ）ダイオードによって第１のＦＥＴに従動動作をさ
せるほかそのゲートの絶縁破壊を効果的に防止できるの
で、負荷回路の電圧が現在のレベルよりかなり高められ
ても、ＦＥＴのゲートの絶縁破壊のおそれが非常に少な
いスイッチング駆動回路を提供することができる。

（Ｃ）第１と第２のＦＥＴのチャネル形を同じにできる
ので、ウェハプロセスの工程５数が減少して集積回路装
置の合理化を進めることができる。

このように、本発明は集積回路装置の集積度の向上、動
作信転性を改善１製造の合理化の諸点で優れた効果を備
え、とくに表示パネルやプリンタの駆動用等に多数並列
回路の高集積化に適用して著効を奏し得るものである。

【図面の簡単な説明】

第１図から第１０図までが本発明に関し、第１図は本発
明によるスイッチング駆動回路の一実施例の回路図、第
２図は第１図の回路中の第１と第２のＦＥＴの動作状態
図および入出力信号の電圧波形図、第３図〜第５図は本
発明のそれぞれ異なる実施例の回路図、第６図〜第９図
は第２のＦＥＴに伝導度変調形Ｉ　Ｃ；ＢＴを用いる本
発明のそれぞれさらに異なる実施例の回路図、第１Ｏ図
（ａ）はこのＩＧＢＴの断面図、第１０図（ｂ）はかか
るＩ　ＧＢＴの等価回路図である。第１１図は従来技術
によるスイッチング駆動回路ないしは電圧変換回路の回
路図である。これらの図において、ｌ：集積回路装置の基板、２：埋込層、３：エピタキシ
ャル層ないしＩ　ＧＢＴのドレイン領域、４：接合分離
層、５ニドレイン接続層、６：Ｐ形層、７：ゲート、７
ａ：ゲート酸化膜、８：ソース層、９：ダイオード層、
１１：ｎチャネル形の第１のＦＥＴ、１２：ｎチャネル
形の第２のＦＥＴ、１３：Ｐチャネル形の第１のＦＥＴ
、１４：ｐチャネル形の第２のＦＥＴ、１５；第２のＦ
ＥＴとしてのｎチャネル形のＩ　ＧＢＴ、１５ａ　：　
ｎチャネルＦＥＴ、１５ｂ：ダイオード、１６：第２の
ＦＥＴとしてのｐチャネル形のＩ　ＧＢＴ、１６ａ　：
　ｐチャネルＦ　Ｅ　Ｔ。１６ｂ：ダイオード、２０；ダイオード、３０．３１　
：抵抗、４０；論理回路、５０；負荷、５１：負荷内の
抵抗、５２：負荷内のキャパシタ、６１〜６５：ＦＥＴ
、７１７２；ツェナーダイオード、７３〜７５；抵抗、
Ａ：ＩＧＢＴのアノード端子、Ｄ：ＩＧＢＴのドレイン
端子、Ｅ：ＩＣ；ＢＴのエミッタ端子、Ｇ：ＩＧＢＴの
ゲート端子、Ｔｉ：入力端子、ＴＯ；出力端子、■：電
ｉｔ位点ないし電源電圧、シｄ：論理回路用低圧の電源
電圧、ｖｅ；電源電位点ないし接地電位、シミ：入力信
号、シ０：出力電圧、ｖｔ：第１のＦＥＴの動作しきい
値、ｖｌ：正の第１の電源電位点、ｖ２：第２の電１１
！電位点、ｖｌ負の第１のＴｉ源電位点、第３図第４図第テ閉第１図第２図第６図第７肥第８図第９図

Claims

【特許請求の範囲】

第１および第２の電界効果トランジスタを第１および第
２の電源電位点の間に中間にダイオードを介し第１の電
界効果トランジスタを第１の電源電位点側に配して直列
に接続し、第１の電界効果トランジスタのゲートをダイ
オードと第２の電界効果トランジスタの相互接続点に、
かつ抵抗を介し第１の電源電位点にそれぞれ接続し、入
力端子を第２の電界効果トランジスタのゲートから、出
力端子を第１の電界効果トランジスタとダイオードの相
互接続点からそれぞれ導出し、ダイオードを第１の電界
効果トランジスタのオン動作時にそのゲートとサブスト
レートの間に逆方向電圧を掛ける方向に接続してなり、
入力端子に与える低圧の入力信号の論理値に応じてその
信号電圧よりも高い第１および第２の電源電位点間の電
圧で動作する負荷を出力端子を介して駆動するようにし
たことを特徴とするスイッチング駆動回路。