JP2871939B2 - 半導体装置 - Google Patents
半導体装置Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ローサイドスイッチに
適した半導体装置、特に、自動車，各種自動機のソレノ
イド駆動，直流モータの駆動，各種ディスプレイの駆
動，直流モータの駆動等多くの用途に用いられるパワー
ＩＣに関するものである。
適した半導体装置、特に、自動車，各種自動機のソレノ
イド駆動，直流モータの駆動，各種ディスプレイの駆
動，直流モータの駆動等多くの用途に用いられるパワー
ＩＣに関するものである。
【０００２】
【従来の技術】まず、ローサイド，単一パワー出力のパ
ワーＩＣについて説明する。このパワーＩＣを最も単純
な構造で実現する方法につて述べる。図７はｎチャンネ
ルたて形ＭＯＳ ＦＥＴをパワー素子とし、ＭＯＳ Ｆ
ＥＴのＰウエルと同じＰ拡散によって形成された大きな
Ｐウエルのなかに、ＭＯＳ ＦＥＴの制御回路を形成し
たものである。図７（ａ）はチップの平面図で、１はチ
ップ、２はたて形ＭＯＳ ＦＥＴ部、３は制御回路部、
４はボンディングパット、１０はたて形ＭＯＳ ＦＥＴ
のソースである。図７（ｂ）は、図７（ａ）のＡ部拡大
図で、５はｎ+ 領域、６は制御回路のＭＯＳ ＦＥＴの
ソース、７はそのゲート、８はそのドレイン、９はｎ領
域、１０はＭＯＳ ＦＥＴのソース、１１は同じくゲー
ト、１２は同じくドレイン、１３はＰウエル、１８はＮ
ウエル、１９はソース，ドレイン拡散層、２０はｎ−ｎ
+ シリコン基板、２１はゲート酸化膜、２２はポリシリ
コンゲートである。この構造は最も簡単な構造で、大容
量パワー素子をもつローサイドスイッチを提供しうる。
ワーＩＣについて説明する。このパワーＩＣを最も単純
な構造で実現する方法につて述べる。図７はｎチャンネ
ルたて形ＭＯＳ ＦＥＴをパワー素子とし、ＭＯＳ Ｆ
ＥＴのＰウエルと同じＰ拡散によって形成された大きな
Ｐウエルのなかに、ＭＯＳ ＦＥＴの制御回路を形成し
たものである。図７（ａ）はチップの平面図で、１はチ
ップ、２はたて形ＭＯＳ ＦＥＴ部、３は制御回路部、
４はボンディングパット、１０はたて形ＭＯＳ ＦＥＴ
のソースである。図７（ｂ）は、図７（ａ）のＡ部拡大
図で、５はｎ+ 領域、６は制御回路のＭＯＳ ＦＥＴの
ソース、７はそのゲート、８はそのドレイン、９はｎ領
域、１０はＭＯＳ ＦＥＴのソース、１１は同じくゲー
ト、１２は同じくドレイン、１３はＰウエル、１８はＮ
ウエル、１９はソース，ドレイン拡散層、２０はｎ−ｎ
+ シリコン基板、２１はゲート酸化膜、２２はポリシリ
コンゲートである。この構造は最も簡単な構造で、大容
量パワー素子をもつローサイドスイッチを提供しうる。
【０００３】
【発明が解決しようとする課題】上記のような従来の半
導体装置は、ｄｖ／ｄｔ耐量が極めて小さいという致命
的欠点があった。すなわち、例えば出力ＭＯＳ ＦＥＴ
がＯＮ状態からＯＦＦ状態にスイッチする際、Ｐウエル
が作る接合Ｊ1 に出力ＭＯＳ ＦＥＴのターンオフに伴
うｄｖ／ｄｔが印加され、このｄｖ／ｄｔによる偏位電
流（図７（ｂ）に矢印で示す）が制御回路のｎチャンネ
ルＭＯＳ ＦＥＴ部のドレイン直下のＰＮＰＮ四層構造
をラッチアップさせたり、あるいはＰチャンネルＭＯＳ
ＦＥＴのドレインに流入し、後段の素子をドライブし
て誤動作させてしまうという問題があった。
導体装置は、ｄｖ／ｄｔ耐量が極めて小さいという致命
的欠点があった。すなわち、例えば出力ＭＯＳ ＦＥＴ
がＯＮ状態からＯＦＦ状態にスイッチする際、Ｐウエル
が作る接合Ｊ1 に出力ＭＯＳ ＦＥＴのターンオフに伴
うｄｖ／ｄｔが印加され、このｄｖ／ｄｔによる偏位電
流（図７（ｂ）に矢印で示す）が制御回路のｎチャンネ
ルＭＯＳ ＦＥＴ部のドレイン直下のＰＮＰＮ四層構造
をラッチアップさせたり、あるいはＰチャンネルＭＯＳ
ＦＥＴのドレインに流入し、後段の素子をドライブし
て誤動作させてしまうという問題があった。
【０００４】本発明は、上記の課題を解決するためにな
されたもので、ｄｖ／ｄｔによる偏位電流によって、パ
ワーＩＣの制御回路が誤動作するのを防ぐことが可能な
半導体装置を得ることを目的とする。
されたもので、ｄｖ／ｄｔによる偏位電流によって、パ
ワーＩＣの制御回路が誤動作するのを防ぐことが可能な
半導体装置を得ることを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
は、ウエル中に断続的、かつ平面的に絶縁体層を形成し
て、たて方向の短絡路を形成するとともに、この絶縁体
層上にのみ制御回路を形成する構成としたものである。
は、ウエル中に断続的、かつ平面的に絶縁体層を形成し
て、たて方向の短絡路を形成するとともに、この絶縁体
層上にのみ制御回路を形成する構成としたものである。
【０００６】また、短絡路の上部に高濃度の不純物を拡
散して低電位電源と結線したり、高濃度の不純物を拡散
した短絡路の周囲に接地されない反対導電型の高不純物
濃度層を形成することも好ましい。
散して低電位電源と結線したり、高濃度の不純物を拡散
した短絡路の周囲に接地されない反対導電型の高不純物
濃度層を形成することも好ましい。
【０００７】
【作用】本発明においては、パワー素子のターンオフ時
に発生する偏位電流が、絶縁体層によってブロックさ
れ、短絡路を通過するようになる。また、短絡路が低電
位電源と接続されていれば、偏位電流が外部に放出され
やすい。
に発生する偏位電流が、絶縁体層によってブロックさ
れ、短絡路を通過するようになる。また、短絡路が低電
位電源と接続されていれば、偏位電流が外部に放出され
やすい。
【０００８】
【実施例】図１（ａ），（ｂ）〜図４（ａ），（ｂ）に
本発明の半導体装置の一実施例の製造工程を示す。これ
らの図において、図７と同一符号は同一のものを示し、
１４はＳＩＭＯＸ(Separated by Inplanted Oxigen) 法
により形成された絶縁体層、１５はこの絶縁体層１４に
形成された短絡路、１６は低抵抗短絡路、１７はｎ形不
純物拡散層である。以下、工程について説明する。
本発明の半導体装置の一実施例の製造工程を示す。これ
らの図において、図７と同一符号は同一のものを示し、
１４はＳＩＭＯＸ(Separated by Inplanted Oxigen) 法
により形成された絶縁体層、１５はこの絶縁体層１４に
形成された短絡路、１６は低抵抗短絡路、１７はｎ形不
純物拡散層である。以下、工程について説明する。
【０００９】まず、ｎ−ｎ+ シリコン基板２０を使用
し、通常のパワーＭＯＳ ＦＥＴを作成するプロセスに
よりＰウエル１３を図１（ａ）に示すように、制御回路
を構成する部分およびパワーＭＯＳ ＦＥＴの部分に形
成する。この場合、制御回路部分には図１（ｂ）の拡大
図に示すように、全面に、そしてパワーＭＯＳ ＦＥＴ
部分には各セグメント対応で形成する。
し、通常のパワーＭＯＳ ＦＥＴを作成するプロセスに
よりＰウエル１３を図１（ａ）に示すように、制御回路
を構成する部分およびパワーＭＯＳ ＦＥＴの部分に形
成する。この場合、制御回路部分には図１（ｂ）の拡大
図に示すように、全面に、そしてパワーＭＯＳ ＦＥＴ
部分には各セグメント対応で形成する。
【００１０】次に、図２（ａ），（ｂ）に示すように、
ＳＩＭＯＸ法によりイオン注入機（図示せず）を用いて
Ｏ- を制御回路部の所定の場所に所定の深さで注入して
絶縁体層１４を形成する。この時、制御部分の周辺部分
およびｄｖ／ｄｔ偏位電流のバイパス路形成のために島
状に注入を行わない領域を設けて短絡路１５を形成す
る。
ＳＩＭＯＸ法によりイオン注入機（図示せず）を用いて
Ｏ- を制御回路部の所定の場所に所定の深さで注入して
絶縁体層１４を形成する。この時、制御部分の周辺部分
およびｄｖ／ｄｔ偏位電流のバイパス路形成のために島
状に注入を行わない領域を設けて短絡路１５を形成す
る。
【００１１】次に、ＹＡＧレーザ等により酸素イオンを
注入した領域を走査しアニールすることにより、酸素イ
オン注入によりモザイク化したシリコンの結晶性を改復
させる。しかるのち、短絡路１５に対応させてボロン等
Ｐ形不純物を高濃度で拡散し、図３（ａ）に示すよう
に、低抵抗短絡路１６を形成する。また、一層この短絡
路の効果を高めることを必要とする場合は、図３（ｂ）
に示すように、ボロン拡散層を取り囲むようにリン等の
ｎ形不純物の拡散層１７を形成すると効果的である。
注入した領域を走査しアニールすることにより、酸素イ
オン注入によりモザイク化したシリコンの結晶性を改復
させる。しかるのち、短絡路１５に対応させてボロン等
Ｐ形不純物を高濃度で拡散し、図３（ａ）に示すよう
に、低抵抗短絡路１６を形成する。また、一層この短絡
路の効果を高めることを必要とする場合は、図３（ｂ）
に示すように、ボロン拡散層を取り囲むようにリン等の
ｎ形不純物の拡散層１７を形成すると効果的である。
【００１２】次に、通常用いられる方法により、パワー
ＭＯＳ ＦＥＴ部に対してはソース１０に対応するｎ形
層制御回路部に対しては、埋め込まれた絶縁体層１４上
のシリコン層にＮウエル１８，ソース，ドレイン拡散層
１９等を形成し、さらに、ゲート酸化膜２１，ポリシリ
コンゲート２２等を形成する。そして、その他必要なプ
ロセスを経た後金属層による電極配線を行う。この金属
配線において、すでに述べた短絡路１５上の低抵抗短絡
路１６は、接地電位またはＭＯＳ ＦＥＴのソース電位
に接続される。このようにして得られた本発明の一実施
例の部分拡大図を図４に示す。
ＭＯＳ ＦＥＴ部に対してはソース１０に対応するｎ形
層制御回路部に対しては、埋め込まれた絶縁体層１４上
のシリコン層にＮウエル１８，ソース，ドレイン拡散層
１９等を形成し、さらに、ゲート酸化膜２１，ポリシリ
コンゲート２２等を形成する。そして、その他必要なプ
ロセスを経た後金属層による電極配線を行う。この金属
配線において、すでに述べた短絡路１５上の低抵抗短絡
路１６は、接地電位またはＭＯＳ ＦＥＴのソース電位
に接続される。このようにして得られた本発明の一実施
例の部分拡大図を図４に示す。
【００１３】次に、本発明の動作を図５（ａ），（ｂ）
を用いて説明する。パワーＭＯＳ ＦＥＴのターンオフ
時の波形は図５（ａ）に示すようになっており、オン状
態で充電された状態にあるゲート容量の電荷が放電され
ると急激にＭＯＳ ＦＥＴはオフ状態に移行し、ソース
ドレイン電流ＩDSが零になるのに対応し、ソースドレイ
ン電圧ＶDSはオン状態の数Ｖの電圧から電源電圧（抵抗
負荷時）まで数千ｖ／μｓにおよぶ高いｄｖ／ｄｔで立
ち上がる。このＶDSの変化により接合Ｊ1 は急激に充電
され（この充電電流を偏位電流と呼ぶ）、偏位電流が流
れることになるが、図５（ｂ）において、偏位電流は埋
めこまれた絶縁体層１４に阻まれて、接合Ｊ1 を形成す
るＰウエル１３内を横方向に流れ、短絡路１５を通って
電源に流れる。したがって、制御回路のＭＯＳ ＦＥＴ
やその他の有用な場所に流れ込むことがなくなる。
を用いて説明する。パワーＭＯＳ ＦＥＴのターンオフ
時の波形は図５（ａ）に示すようになっており、オン状
態で充電された状態にあるゲート容量の電荷が放電され
ると急激にＭＯＳ ＦＥＴはオフ状態に移行し、ソース
ドレイン電流ＩDSが零になるのに対応し、ソースドレイ
ン電圧ＶDSはオン状態の数Ｖの電圧から電源電圧（抵抗
負荷時）まで数千ｖ／μｓにおよぶ高いｄｖ／ｄｔで立
ち上がる。このＶDSの変化により接合Ｊ1 は急激に充電
され（この充電電流を偏位電流と呼ぶ）、偏位電流が流
れることになるが、図５（ｂ）において、偏位電流は埋
めこまれた絶縁体層１４に阻まれて、接合Ｊ1 を形成す
るＰウエル１３内を横方向に流れ、短絡路１５を通って
電源に流れる。したがって、制御回路のＭＯＳ ＦＥＴ
やその他の有用な場所に流れ込むことがなくなる。
【００１４】また、短絡路１５を全く設けないと、接合
Ｊ1 と絶縁体層１４のＰウエル１３のシート抵抗Ｒによ
って変位電流×Ｒの電圧が絶縁体層１４の直下のＰ層内
に発生する。絶縁体層１４のシート抵抗は一般に１００
Ω以上、また、接合容量を１０００ＰＦ／ｃｍ2 程度以
上とすると中心部で数十ｖに達する場合があり、この電
圧によって埋め込み絶縁体層１４の充電電流が流れるこ
とがある。この充電電流は制御回路を誤動作させること
があるが、短絡路１５を設けることによってこの偏位電
流によるＰウエル１３内の電位上昇を数Ｖ以下にするこ
とが容易にでき、上述の誤動作を完全に防止できる。
Ｊ1 と絶縁体層１４のＰウエル１３のシート抵抗Ｒによ
って変位電流×Ｒの電圧が絶縁体層１４の直下のＰ層内
に発生する。絶縁体層１４のシート抵抗は一般に１００
Ω以上、また、接合容量を１０００ＰＦ／ｃｍ2 程度以
上とすると中心部で数十ｖに達する場合があり、この電
圧によって埋め込み絶縁体層１４の充電電流が流れるこ
とがある。この充電電流は制御回路を誤動作させること
があるが、短絡路１５を設けることによってこの偏位電
流によるＰウエル１３内の電位上昇を数Ｖ以下にするこ
とが容易にでき、上述の誤動作を完全に防止できる。
【００１５】また、短絡路１５の抵抗が高いと偏位電流
が制御回路に侵入することがあり、やはり制御回路の誤
動作をまねく。これを防止するためには、図６に示すよ
うに、低抵抗短絡路１６を反対導電形の（この実施例で
はｐ形半導体に対して、反対のｎ形半導体層）ｎ形不純
物拡散層１７でとり囲む構造にすることが望ましく、こ
れによって、偏位電流の制御回路部への侵入をより確実
に防ぐことができる。なおこの場合、ｎ形不純物拡散層
１７は低抵抗短絡路１６に対して電極で短絡しない方が
よい。
が制御回路に侵入することがあり、やはり制御回路の誤
動作をまねく。これを防止するためには、図６に示すよ
うに、低抵抗短絡路１６を反対導電形の（この実施例で
はｐ形半導体に対して、反対のｎ形半導体層）ｎ形不純
物拡散層１７でとり囲む構造にすることが望ましく、こ
れによって、偏位電流の制御回路部への侵入をより確実
に防ぐことができる。なおこの場合、ｎ形不純物拡散層
１７は低抵抗短絡路１６に対して電極で短絡しない方が
よい。
【００１６】
【発明の効果】本発明は以上説明したとおり、ウエル中
に断続的、かつ平面的に絶縁体層を形成して、たて方向
の短絡路を形成するとともに、この絶縁体層上にのみ制
御回路を形成する構成としたので、パワー素子のターン
オフ時等に発生する偏位電流が、絶縁体層によってブロ
ックされ、短絡路を通過するようになり、パワー素子の
ターンオフ時のｄｖ／ｄｔや、外部ノイズによるｄｖ／
ｄｔ等による接合の偏位電流が制御回路に流入するのを
阻止でき、制御回路部の誤動作を防止することができる
という効果がある。
に断続的、かつ平面的に絶縁体層を形成して、たて方向
の短絡路を形成するとともに、この絶縁体層上にのみ制
御回路を形成する構成としたので、パワー素子のターン
オフ時等に発生する偏位電流が、絶縁体層によってブロ
ックされ、短絡路を通過するようになり、パワー素子の
ターンオフ時のｄｖ／ｄｔや、外部ノイズによるｄｖ／
ｄｔ等による接合の偏位電流が制御回路に流入するのを
阻止でき、制御回路部の誤動作を防止することができる
という効果がある。
【００１７】また、短絡部の上部に高濃度の不純物を拡
散して低電位電源と結線したり、高濃度の不純物を拡散
した短絡路の周囲に接地されない反対導電型の高不純物
濃度層を形成することにより、より効果的に偏位電流に
よる影響を低減できるほか、偏位電流によって発生する
電位を小さくでき、一層効果的に制御回路の誤動作を防
止できる。
散して低電位電源と結線したり、高濃度の不純物を拡散
した短絡路の周囲に接地されない反対導電型の高不純物
濃度層を形成することにより、より効果的に偏位電流に
よる影響を低減できるほか、偏位電流によって発生する
電位を小さくでき、一層効果的に制御回路の誤動作を防
止できる。
【図１】本発明の半導体装置のＯ- 注入前の構造図であ
る。
る。
【図２】本発明の半導体装置の絶縁体層の形成時の構成
図である。
図である。
【図３】本発明の半導体装置の短絡路の形成時の構造図
である。
である。
【図４】本発明の半導体装置の一実施例の構造図であ
る。
る。
【図５】ｄｖ／ｄｔ偏位電流に対する効果を説明する図
である。
である。
【図６】本発明の他の実施例の構造図である。
【図７】従来の半導体装置の構成図である。
１ 半導体チップ ２ たて形ＭＯＳ ＦＥＴ部 ３ 制御回路部 ４ ワイヤボンディングパッド ５ ｎ+ 領域 ６ 制御回路のＭＯＳ ＦＥＴのソース ７ 制御回路のＭＯＳ ＦＥＴのゲート ８ 制御回路のＭＯＳ ＦＥＴのドレイン ９ ｎ領域 １０ たて形ＭＯＳ ＦＥＴのソース １１ たて形ＭＯＳ ＦＥＴのゲート １２ たて形ＭＯＳ ＦＥＴのドレイン １３ Ｐウエル １４ 絶縁体層 １５ 短絡路 １６ 低抵抗短絡路 １７ ｎ形不純物拡散 １８ Ｎウエル
Claims (4)
- 【請求項１】 半導体基板の一方の主表面から他方の主
表面に電流を流すたて型のパワー素子が構成された半導
体基板上のウエル内に前記パワー素子を制御してドライ
ブする制御回路を備えた半導体装置において、前記ウエ
ル中に断続的、かつ平面的に絶縁体層を形成して、たて
方向の短絡路を形成するとともに、この絶縁体層上にの
み制御回路を形成する構成としたことを特徴とする半導
体装置。 - 【請求項２】 絶縁体層をＳＩＭＯＸ法により形成した
請求項１記載の半導体装置。 - 【請求項３】 短絡路の上部に高濃度の不純物を拡散し
て低電位電源と結線した請求項１記載の半導体装置。 - 【請求項４】 高濃度の不純物を拡散した短絡路の周囲
に接地されない反対導電型の高不純物濃度層を形成した
請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066045A JP2871939B2 (ja) | 1992-03-24 | 1992-03-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066045A JP2871939B2 (ja) | 1992-03-24 | 1992-03-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267672A JPH05267672A (ja) | 1993-10-15 |
| JP2871939B2 true JP2871939B2 (ja) | 1999-03-17 |
Family
ID=13304517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4066045A Expired - Lifetime JP2871939B2 (ja) | 1992-03-24 | 1992-03-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871939B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3565181B2 (ja) * | 1995-06-28 | 2004-09-15 | 富士電機デバイステクノロジー株式会社 | 高耐圧ｉｃ |
| JP4265234B2 (ja) | 2003-02-13 | 2009-05-20 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
-
1992
- 1992-03-24 JP JP4066045A patent/JP2871939B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267672A (ja) | 1993-10-15 |
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Legal Events
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