JP3006534B2 - 半導体装置 - Google Patents

半導体装置

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JP3006534B2 JP9080545A JP8054597A JP3006534B2 JP 3006534 B2 JP3006534 B2 JP 3006534B2 JP 9080545 A JP9080545 A JP 9080545A JP 8054597 A JP8054597 A JP 8054597A JP 3006534 B2 JP3006534 B2 JP 3006534B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＥＬディスプレイ
装置（以下、ＥＬＤＰと称する）やプラズマディスプレ
イ装置（以下、ＰＤＰと称する）の走査線電極やデータ
線電極を駆動する半導体装置に関し、特に、ディスプレ
イ駆動用の回路と、ディスプレイ装置の消費電力を低減
させるための負荷に蓄積された電力を回収する回路とが
同一チップ上に混載する半導体装置に関する。
【０００２】ＶＧＡモノクローム仕様のＥＬＤＰやＰＤ
Ｐの場合、水平方向には４８０本の走査線電極が、垂直
方向には６４０本のデータ線電極が等間隔かつ平行に形
成され、それぞれの交点に形成された画素の点灯および
消灯を制御することにより画像を表示させる。
【０００３】ＥＬＤＰやＰＤＰはそもそも高電界状態と
したときの発光現象を利用するため、電極配置の構造
上、各画素にはかなり大きな容量が寄生してしまい、Ｅ
ＬＤＰでは一走査線あたり３０００ｐＦもの容量となっ
ている。
【０００４】現在一般的に採用されているＥＬＤＰの駆
動方法としては、「シャープ技法１９８７年第３８号ｐ
６１−ｐ６５」に記載される方法がある。この走査線電
極の駆動方法について図７および図８を参照して説明す
る。
【０００５】図７は走査線電極を駆動する駆動用集積回
路の従来例の構成を示す回路図である。
【０００６】駆動用集積回路１０１は、電源端子１０２
および電源端子１０３を介してそれぞれ供給される高圧
系高電位ＶDD2および高圧系低電位ＶSS2により、出力端
子１０４〜１０６（実際には、走査線数分の出力端子が
設けられる）に接続される走査線を駆動する。出力端子
１０４〜１０６と電源端子１０２、１０３の間には、Ｐ
型の高耐圧ＣＭＯＳトランジスタ１０７とＮ型の高耐圧
ＣＭＯＳトランジスタ１０８が設けられている。
【０００７】トランジスタ１０７のソースは電源端子１
０２に接続され、トランジスタ１０８のソースは電源端
子１０３に接続され、各トランジスタのドレインは共通
に出力端子に接続されており、各トランジスタのゲート
に印加される制御信号に応じて出力端子１０４〜１０６
は高圧系高電位ＶDD2または高圧系低電位ＶSS2とされ
る。図７中、１０９および１１０は、トランジスタ１０
７、１０８の寄生ダイオードを示す。
【０００８】４８０本の走査線電極の１本々々は、使用
電圧２４０Ｖの高耐圧ＣＭＯＳトランジスタ１０７、１
０８で駆動され、したがって、２４０Ｖで使用できる高
耐圧ＣＭＯＳが４８０個必要となる。例えば、この高耐
圧ＣＭＯＳを４０個をひとつの同一半導体チップ上に形
成し、１個の走査線電極駆動用半導体集積回路としてパ
ッケージ化する場合には、この走査線電極駆動用半導体
集積回路を１２個使用することで、４８０本の走査線電
極を駆動することができる。
【０００９】なお、走査線電極駆動用半導体集積回路１
０１には、入力段にシフトレジスタ回路やラッチ回路と
いった５Ｖ系の論理回路、その次段に５Ｖ系の論理信号
を２４０Ｖ系の論理信号に変換するレベルシフト回路
（ともに不図示）も前述の高耐圧ＣＭＯＳ出力トランジ
スタ１０７、１０８と同一の半導体チップ上に形成され
ている。
【００１０】図８（ａ）は、任意の走査線電極の電位を
０Ｖから２４０Ｖに昇圧する過程を示す図である。電源
電圧は、ＶSS2＝０Ｖ、ＶDD2＝２４０Ｖで固定であり、
出力ＣＭＯＳトランジスタの論理状態を”Ｌ”から”
Ｈ”とすることで実行される。このときの電流は図中の
矢印１１４で示した経路をとる。
【００１１】これに続く過程として、２４０Ｖに昇圧さ
れた走査線電極を、０Ｖに降圧させる過程を図８（ｂ）
に示す。電源電圧ＶSS2＝０と出力ＣＭＯＳトランジス
タの論理状態”Ｈ”は固定であり、電源電圧ＶDD2を２
４０Ｖから０Ｖへ下降させることで降圧が実行され、こ
のときの放電電流は図中の実線矢印１１５で示した経路
をとる。この時の放電電流は高電位側電源線に戻ってく
るので、走査線に充電された電力を回収することができ
る。一方、通常のＣＭＯＳ動作のようにＶDD2＝２４０
Ｖ，ＶSS2＝０Ｖと一定とし、出力ＣＭＯＳトランジス
タの論理状態を”Ｈ”から”Ｌ”としても同じ出力波形
を実現でき、走査線電極を駆動することができるが、こ
の場合の放電電流は図中に破線矢印１１６で示した経路
をとり、走査線電極に充電された電力は高圧電源間に抜
けてしまい、電力を無駄に捨ててしまうことになるの
で、一般にこの放電方法は採用されない。
【００１２】以上、走査線電極の正極書き込みモード
（走査線電極の電位が０Ｖ→２４０Ｖ→０Ｖと変化する
書き込みパルスでアクティブ走査線を選択するモード）
について述べたが、負極書き込みモード（走査線電極の
電位が０Ｖ→−８０Ｖ→０Ｖと変化する書き込みパルス
でアクティブ走査線を選択するモード）についても同様
である。このモードの場合も走査線電極に充電された電
力を回収する方式が採用される。
【００１３】実際の走査方法としては、任意の画素に定
常的な直流電界が印加されることが続くことによる画素
の性能低下を防止するため、正極書き込みモードと負極
書き込みモードとを組み合わせ、同じ頻度で行うのが通
常である。
【００１４】データ側電極の駆動方法についても、基本
的に走査線電極の正極書き込みモードの駆動方法と同じ
である。但し、ＶDD2＝６０Ｖとなり、データ線電極駆
動用の集積回路の出力ＣＭＯＳトランジスタの構造も、
ＶDD2＝６０Ｖの条件で最適化される。データ側電極の
駆動においても、データ線に充電された電力を回収する
方法が採用される。
【００１５】上記の様な電力回収方式を採用することに
よって、１秒間に６０画面作成する場合、走査線電極か
ら回収できる電力Ｐｒｓは、正極書き込みモードＰｒｓ
（ｐｏｓ）、負極書き込みモードＰｒｓ（ｎｅｇ）の平
均であり、Ｐｒｓ＝１．４６Ｗとなる（下式参照）。
【００１６】Prs(pos)=(1/2)×(C=3000pF)×(ΔVpix=24
0V)2×（60画面/秒)×(走査線480本)×(効率75%)=1.87W Prs(neg)=(1/2)×(C=3000pF)×(ΔVpix=180V)2×（60画
面/秒)×(走査線480本)×(効率75%)=1.05W 一方、データ線電極からも同様に電力回収を行われる
が、走査線電極と異なり、充電および回収電力は表示画
面の内容に依存する。データ線電極からの電力回収量Ｐ
ｒｄは、表示画面の内容に依存する画面要因をη＝０．
０５とすると、以下の式で算出できるとおり、Ｐｒｄ＝
２．８０Ｗとなる。
【００１７】Prd=(1/2)×(C=2250pF/480)×(ΔVpix=60
V)2×（60画面/秒)×(走査線480本)×(画面要因η)=56.
0ηW 正極書き込みモードの場合、選択されたアクティブな走
査線上（２４０Ｖ）で、データ線が”Ｌ”（＝０Ｖ）と
なった画素が、走査線とデータ線の電位差が２４０Ｖと
なり、発光のしきい値電圧である２１０Ｖを越えて発光
し、データ線が”Ｈ”（＝６０Ｖ）となった画素は、走
査線とデータ線の電位差が１８０Ｖとなり、発光のしき
い値電圧より低くなるために発光しない。
【００１８】負極書き込みの場合には上記とは逆とな
り、選択されたアクティブな走査線上（−１８０Ｖ）
で、データ線が”Ｌ”（＝０Ｖ）となった画素が、走査
線とデータ線の電位差が１８０Ｖとなり、発光のしきい
値電圧である２１０Ｖより低くなるために発光しない。
データ線が”Ｈ”（＝６０Ｖ）となった画素は走査線と
データ線の電位差が２４０Ｖと、発光のしきい値電圧を
越えるために発光する。
【００１９】
【発明が解決しようとする課題】従来のＥＬＤＰやＰＤ
Ｐの走査線電極やデータ線電極の駆動用集積回路におい
ては、電源電圧を変動させることにより容量性負荷に蓄
積された電力が回収されるが、この変動させている過程
においては出力電圧が高圧側電源（ＶDD2）よりも高く
なる方向に動作し、または、低圧側電源（ＶSS2）より
も低くなる方向に動作する。
【００２０】上記の様な使用方法では、ラッチアップ現
象が起こりやすくなるため、ラッチアップ抑制を考慮し
た設計が必要となる。
【００２１】また、任意の走査線もしくはデータ線から
の電力回収時に電源線に戻った電流は、他の走査線もし
くはデータ線の数百個分に相当し、一個あたりの容量値
も無バイアス状態のために大容量値となっている。この
ため、出力トランジスタの寄生ダイオードに存在する接
合容量部を充電してしまい、充分な電力回収効率が得ら
れないという問題点があった。
【００２２】本発明は、ディスプレイ装置の消費電力を
低減させるため、負荷に蓄積された電力を回収し消費電
力を低減させる方法がとられるＥＬＤＰやＰＤＰの走査
線電極やデータ線電極を駆動させる駆動用半導体集積回
路において、電力の回収効率を改善し、さらなる低消費
電力化を達成することのできる半導体集積装置を実現す
ることを目的とする。
【００２３】また、電源電圧に変動が生じることなく、
電力の回収を行うことにより、使用中にラッチアップが
起こりにくく、ラッチアップのマージンを少なくして設
計することのできる半導体装置を実現することを目的と
する。
【００２４】
【課題を解決するための手段】本発明の半導体装置は、
高電位側電源線と低電位側電源線の間に複数配置され
た、両電源線の間に直列に接続されたプルアップ用スイ
ッチング素子とプルダウン用スイッチング素子と、各ス
イッチング素子の接続点となる出力端子とから成る構造
と、前記複数の出力端子と、高電位と低電位の中間の所
定電位との間にそれぞれ設けられた複数の容量性負荷
と、第１および第２の電力回収用端子と、前記複数の出
力端子の一部もしくは全部のそれぞれと前記第１および
第２の電力回収用端子との間に設けられ、前記複数の出
力端子の一部もしくは全部のそれぞれに陽極が接続され
た第１のサイリスタと、前記複数の出力端子の一部もし
くは全部のそれぞれに陰極が接続された第２のサイリス
タと、前記第１および第２の電力回収用端子と前記所定
電位との間にそれぞれ設けられた第１のリアクタンスお
よび第２のリアクタンスと、前記第１のリアクタンスお
よび第２のリアクタンスと前記所定電位との間に設けら
れたキャパシタと、前記第１のリアクタンスおよび第２
のリアクタンスと前記キャパシタとの間にそれぞれが逆
向きとなり、かつ、前記第１または第２のサイリスタと
同様の向きとなるように設けられた第１および第２のダ
イオードとを具備し、前記高電位側電源線は所定電位に
電圧を下げられ、低電位側電源線は所定電位に上げられ
るプロセスを反映させるように制御され、前記プルアッ
プ用スイッチング素子と前記プルダウン用スイッチング
素子が選択的にオンオフされることで各出力端子は高電
位か低電位のいずれかに導通することを特徴とする。
【００２５】また、高電位側電源線と低電位側電源線の
間に複数配置された、両電源線の間に直列に接続された
プルアップ用スイッチング素子とプルダウン用スイッチ
ング素子と、各スイッチング素子の接続点となる出力端
子とから成る構造と、前記複数の出力端子と、高電位と
低電位の中間の所定電位との間にそれぞれ設けられた複
数の容量性負荷と、第１の電力回収用端子と、前記複数
の出力端子に共通に接続する第２の電力回収用端子と、
前記複数の出力端子の一部もしくは全部のそれぞれと前
記第１の電力回収用端子との間に設けられ、前記複数の
出力端子の一部もしくは全部のそれぞれに陽極が接続さ
れた第１のサイリスタと、前記第１および第２の電力回
収用端子と前記所定電位との間にそれぞれ設けられた第
１のリアクタンスおよび第２のリアクタンスと、前記第
１のリアクタンスおよび第２のリアクタンスと前記所定
電位との間に設けられたキャパシタと、前記第１のリア
クタンスおよび第２のリアクタンスと前記キャパシタと
の間にそれぞれが逆向きとなり、かつ、前記第１または
第２のサイリスタと同様の向きとなるように設けられた
第１および第２のダイオードとを具備し、前記高電位側
電源線は所定電位に電圧を下げられ、低電位側電源線は
所定電位に上げられるプロセスを反映させるように制御
され、前記プルアップ用スイッチング素子と前記プルダ
ウン用スイッチング素子が選択的にオンオフされること
で各出力端子は高電位か低電位のいずれかに導通するこ
とを特徴とする。
【００２６】さらに、高電位側電源線と低電位側電源線
の間に複数配置された、両電源線の間に直列に接続され
たプルアップ用スイッチング素子とプルダウン用スイッ
チング素子と、各スイッチング素子の接続点となる出力
端子とから成る構造と、前記複数の出力端子と、高電位
と低電位の中間の所定電位との間にそれぞれ設けられた
複数の容量性負荷と、前記複数の出力端子に共通に接続
する第１の電力回収用端子と、第２の電力回収用端子
と、前記複数の出力端子の一部もしくは全部のそれぞれ
と前記第２の電力回収用端子との間に設けられ、前記複
数の出力端子の一部もしくは全部のそれぞれに陰極が接
続された第２のサイリスタと、前記第１および第２の電
力回収用端子と前記所定電位との間にそれぞれ設けられ
た第１のリアクタンスおよび第２のリアクタンスと、前
記第１のリアクタンスおよび第２のリアクタンスと前記
所定電位との間に設けられたキャパシタと、前記第１の
リアクタンスおよび第２のリアクタンスと前記キャパシ
タとの間にそれぞれが逆向きとなり、かつ、前記第１ま
たは第２のサイリスタと同様の向きとなるように設けら
れた第１および第２のダイオードとを具備し、前記高電
位側電源線は所定電位に電圧を下げられ、低電位側電源
線は所定電位に上げられるプロセスを反映させるように
制御され、前記プルアップ用スイッチング素子と前記プ
ルダウン用スイッチング素子が選択的にオンオフされる
ことで各出力端子は高電位か低電位のいずれかに導通す
ることを特徴とする。
【００２７】本発明の駆動用半導体集積回路は、容量性
負荷からの電力回収時、その電流経路としてトランジス
タに寄生するダイオードを用いるのではなく、専用のサ
イリスタを利用することにある。
【００２８】容量性負荷からの電流経路としてサイリス
タを用いるため、ダイオードよりも動作抵抗が小さく、
通電時の熱損失が低く抑えられる。
【００２９】また、無バイアス時のアノードカソード間
容量は、ＰＮ接合数より、ダイオードの３分の１程度に
なるため、電力回収を行っていない他の出力部への充電
量、すなわち無駄になる電力も３分の１程度に抑えられ
る。一方、サイリスタはダイオードと異なり、制御端子
を有し、オン／オフの制御が可能だが、このサイリスタ
のオン／オフ制御と、外部にＬＣ共振回路等を用いるこ
とにより、負荷からの放電電力の回収を効率よく行うこ
とができる。
【００３０】また、負荷へ充電させる過程においても、
対象となる出力部のみ電力供給用のサイリスタをオンさ
せ、その回収電力を充填させるといった、効率的な電力
の回収と再投入することができる。
【００３１】
【実施例】
実施例１ 次に、本発明の実施例について図面を参照して説明す
る。
【００３２】図１および図２は本発明の一実施例の動作
を説明するための図であり、図１は正極書き込みモード
における電流の流れを示し、図２は負極書き込みモード
における電力回収時電流の流れを示している。
【００３３】本実施形態における、駆動用集積回路１７
を構成する、電源端子２，３、出力端子４，５、ＣＭＯ
Ｓトランジスタ７，８、寄生ダイオード９，１０のそれ
ぞれは、図７に示した電源端子１０２，１０３、出力端
子１０４，１０５、ＣＭＯＳトランジスタ１０７，１０
８、寄生ダイオード１０９，１１０と同様のものであ
り、説明は省略する。本実施形態の駆動用集積回路１７
には、上記の構成の他に、電力回収用の端子１８，１９
と、各トランジスタのドレインと各端子１８，１９間に
逆向きに設けられた２つのサイリスタ２２，２３が設け
られている。電力回収用の端子１８，１９は、外部イン
ダクタンス２０、逆流防止用に逆向きに設けられるダイ
オード５１をそれぞれ介した後に、外部インダクタンス
２０とともに共振回路を構成するコンデンサに共通に接
続される。
【００３４】駆動用半導体集積回路１７は、予め定めら
れた複数個（通常、数１０個〜２００個程度）の出力端
子４，５を有し、これらの各出力端子はそれぞれ対応す
る走査線電極、あるいは、データ線電極に直接接続され
ている。
【００３５】図１、図２中にはこれら走査線電極あるい
はデータ線電極は容量性負荷であることからコンデンサ
１１，１２として示している。また、図中の実線矢印２
３，２５および破線矢印２４，２６は図１、図２とも
に、第ｉ番負荷であるコンデンサ１１の放電電流が第ｊ
番負荷であるコンデンサ１２を充電するときの電流経路
を示している。
【００３６】各サイリスタ２２のオン／オフ制御および
外部の共振回路２０，２１の組み合わせにより、第ｉ番
負荷１２からの放電電流は、図中の実線矢印２３，２５
の経路で流れ、第ｊ番負荷１２へ充電される。このこと
は第ｉ番負荷１１に蓄積された電力が回収され、外部の
コンデンサ２１に一旦蓄積された後、第ｊ番負荷１２へ
蓄積させることを意味する。
【００３７】上記の過程では、多少なりとも電力の損失
があるが、この損失は、図１に示す正極書き込みモード
では高圧側電源ＶDD2の電源端子２からの電力供給で補
われ、図２に示す負極書き込みモードでは低圧側電源Ｖ
SS2の電源端子３からの電力供給で補われる。この場
合、その電流は図１および図２のいずれにおいても図中
の破線矢印２４，２６のように流れる。なお、サイリス
タ２２のゲートを制御する回路が必要であるが、通常、
駆動用半導体集積回路には、入力段にシフトレジスタ回
路やラッチ回路といった低圧系（５Ｖ）の論理回路（と
もに不図示）が同一半導体基板上に形成されているた
め、特に複雑なゲート制御のための夕イミング生成回路
やゲート制御回路は必要としない。
【００３８】また、外部回路のインダクタンス２０とコ
ンデンサ２１は、負荷１１，１２の容量も考慮した共振
周波数と、出力部の周波数がほぼ等しくなるように設定
する。
【００３９】図３乃至図５は、上記のように構成される
駆動用半導体集積回路の断面構造を示す図である。
【００４０】これらの各図は３つに分けているが、これ
らは同一半導体基板上に構成されている。
【００４１】各図中、２７はＰ型半導体基板、２８はＰ
型絶縁拡散層、２９はＮ型埋め込み高濃度拡散層、３０
〜３３は島状に絶縁分離されたエピタキシャル層、３４
はＮ型高濃度コレクタ拡散層、３５はＰウェル、３６は
低圧系ＮＭＯＳ、３７は低圧系ＰＭＯＳ、３８は高圧系
ＰＭＯＳ、３９は高圧系ＮＭＯＳ、４０はサイリスタ、
４１はポリシリコンゲート電極、４２は高圧ＰＭＯＳの
ドレイン電極、４３は高圧ＰＭＯＳのソース電極、４４
は高圧ＮＭＯＳのドレイン電極、４５は高圧ＮＭＯＳの
ソース電極、４６はサイリスタのカソード電極、４７は
サイリスタのアノード電極、４８はサイリスタのゲート
電極、５４は低圧系ＮＭＯＳのドレイン電極、５５は低
圧系ＮＭＯＳのソース電極、５６は低圧系ＰＭＯＳのド
レイン電極、５７は低圧系ＰＭＯＳのソース電極、５８
は高濃度Ｎ型拡散層、５９は高濃度Ｐ型拡散層、６０は
表面酸化珪素絶縁膜、６１は中濃度Ｐ型拡散層、６２は
中濃度Ｎ型拡散層である。
【００４２】高圧ＮＭＯＳのソースにＶSS2を給電する
ことによりＰ型半導体基板２７および絶縁分離層２８は
最低電位であるＶSS2となり、それより高い電位となる
各Ｎ型エピタキシャル層３０〜３３は電気的に絶縁分離
される。
【００４３】図３は、５Ｖ系ＣＭＯＳ部であり、駆動用
半導体集積回路の入力段となるシフトレジスタ回路やラ
ッチ回路を構成する。ここでのエピタキシャル層３０の
電位は５Ｖ、Ｐウェル３５の電位は０Ｖに給電される。
各ＰＭＯＳ、ＮＭＯＳは共に、ゲート長１μｍ、ゲート
酸化膜厚２０〜３０ｎｍの標準的な構造である。
【００４４】図４は高圧系ＣＭＯＳ部であり、駆動用集
積回路の出力段となるレベルシフト回路（低圧系から高
圧系の変換回路）と出力トランジスタが示されている。
高圧系のＰＭＯＳおよびＮＭＯＳは絶縁分離層２８によ
り絶縁分離される。ＰＭＯＳは高い耐厚を得るためオフ
セットドレイン構造であり、ＮＭＯＳはＶＤＭＯＳであ
る。
【００４５】図５は本発明の回路構成で使用するサイリ
スタである。このサイリスタの形成にあたっては、いず
れの拡散層も高圧系ＣＭＯＳ部で構成させる拡散層と同
時に作り込めるので特に新たな製造工程の追加は必要と
しない。
【００４６】実施例２ 次に、本発明の第２の実施例として、正極書き込みモー
ドのみ有するＥＬＤＰのデータ線電極駆動用集積回路に
ついて図６を用いて説明する。
【００４７】本実施例は、正極書き込みモードのみ有す
るＥＬＤＰについて設けられたものであるため、図１お
よび図２に示した第１の実施例における電力回収用の端
子１９およびそれに連なるインダクタ２０とダイオード
５１が削除されている。
【００４８】本実施例は、正極書き込みモードと負極書
き込みモードの両方を有する駆動用集積回路とは異な
り、各出力に接続されるサイリスタは出力にアノードが
接続される１個でよい。
【００４９】第ｉ番出力の電位が６０Ｖから０Ｖとなる
場合、第ｉ番負荷１１は放電を行うが、その電流経路は
図中の実線矢印５２で示した経路を流れる。外部のイン
ダクタ２０とコンデンサ２１により構成されるＬＣ共振
回路を得て、外部のコンデンサ２１に回収した電力を蓄
積させることができる。この蓄積させた電力は低圧系の
高電位側電源（５Ｖ）や高圧系の高電位側電源的（６０
Ｖ）に戻すなどして再利用することができる。なお、第
ｊ番負荷が０Ｖから６０Ｖとなる場合の電流経路を図中
に破線矢印５３で示しているが、この過程では通常のＣ
ＭＯＳと同様に高圧系の高電位側電源ＶDD2により給電
されることになる。
【００５０】さらに、外部のインダクタ２０とコンデン
サ２１により構成されるＬＣ共振回路の共振周波数は、
ある負荷に蓄積された電力を外部コンデンサ２１に移し
終えた後に、次の電力回収を行える様に設定すればよ
い。
【００５１】なお、本実施例が対象とするＥＬＤＰとは
逆に、負極書き込みモードのみ有するＥＬＤＰについて
サイリスタの向きを逆、すなわち、出力にカソードが接
続するように設ければよい。
【００５２】なお、上述したいずれの実施例において
も、各出力端子についてサイリスタを設けるものとして
説明したが、一部の出力端子に設けた場合でも十分な電
力回収をい図ることが考えられ、このような構成として
もよい。
【００５３】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
【００５４】第１の効果は、本発明の駆動用半導体集積
回路を用いることによって、ＥＬＤＰやＰＤＰなどのデ
ィスプレイ装置の消費電力を低減させることができる点
である。
【００５５】その理由は、これらディスプレイ装置の消
費電力を低減させるため、表示パネルに寄生する静電容
量に蓄積された電力を回収し、消費電力を低減させる方
法がとられるが、この電力回収時の電流制御に、サイリ
スタを用いることにある。サイリスタはダイオードと比
べ、動作抵抗が小さく、また接合部の静電容量もダイオ
ードの３分の１程度と小さい。これらはいずれも電力回
収効率を向上させる方向に作用する。
【００５６】また、サイリスタはオン／オフの制御が可
能であり、放電を始めようとする走査線電極あるいはデ
ータ線電極や充電を始めようとする走査線電極あるいは
データ線電極に接続されたサイリスタのオン／オフ制御
を最適に行うことにより、回収電力が駆動用半導体集積
回路内のありとあらゆるところに分布する寄生容量への
充電に使われるなどの電力損失も抑えることができる。
【００５７】第２の効果は、高圧系のラッチアップの設
計マージンを従来よりも考慮しなくてよい設計にできる
ことである。
【００５８】その理由は、電源電圧が一定のもとで電力
回収を行うため、通常の動作時に、出力電圧が高圧系の
高電位側電圧（ＶDD2）よりも上回ろう、あるいは、出
力電圧が高圧系の低電位側電圧（ＶSS2）よりも下回ろ
うと作用しないためである。
【図面の簡単な説明】
【図１】本発明の第１の実施例における正極書き込みモ
ードの動作を説明するための図である。
【図２】本発明の第１の実施例における負極書き込みモ
ードの動作を説明するための図である。
【図３】第１の実施例の低圧系ＣＭＯＳ部の構造を示す
断面図である。
【図４】第１の実施例の高圧系ＣＭＯＳ部の構造を示す
断面図である。
【図５】第１の実施例の高圧系サイリスタ部の構造を示
す断面図である。
【図６】本発明の第２の実施例を示す図である。
【図７】従来の駆動回路の構成を示す回路図である。
【図８】（ａ）は従来の駆動回路の回路構成における容
量性負荷への充電過程を説明するための図であり、
（ｂ）は従来の駆動回路の回路構成における容量性負荷
からの電力回収過程を説明するための図である。
【符号の説明】
１ 従来の駆動用集積回路 ２ 高圧系高電位側電源端子（ＶDD2） ３ 高圧系低電位側電源端子（ＶSS2） ４ 第ｉ番出力端子（Ｏｉ） ５ 第ｊ番出力端子（Ｏｊ） ６ 第ｋ番出力端子（Ｏｋ） ７ 高耐圧ＰＭＯＳ ８ 高耐圧ＮＭＯＳ ９ 高耐圧ＰＭＯＳに寄生するダイオード １０ 高耐圧ＮＭＯＳに寄生するダイオード １１ 第ｉ番負荷（Ｃｉ） １２ 第ｊ番負荷（Ｃｊ） １３ 第ｋ番負荷（Ｃｋ） １４ 負荷へ充電する際に流れる電流（従来） １５ 負荷が放電する際に流れる電流（従来） １６ 負荷が放電する際、通常のＣＭＯＳ動作をさせ
た仮定のもとでの放電電流（従来） １７ 本発明を適用した駆動用集積回路１ １８ 電力回収用端子（カソード側） １９ 電力回収用端子（アノード側） ２０ 外部インダクタンス ２１ 外部コンデンサ ２２ サイリスタ ２３ 第ｉ番負荷から第ｊ番負荷へ電力転送される際
の電流（正極書き込みモード） ２４ 第ｉ番負荷から第ｊ番負荷へ電力転送される
際、その過程で生じる電力損失を補償させるために流れ
る電流（正極書き込みモード） ２５ 第ｉ番負荷から第ｊ番負荷へ電力転送される際
の電流（負極書き込みモード） ２６ 第ｉ番負荷から第ｊ番負荷へ電力転送される
際、その過程で生じる電力損失を補償させるために流れ
る電流（負極書き込みモード） ２７ Ｐ型半導体基板 ２８ Ｐ型絶縁拡散層 ２９ Ｎ型埋め込み高濃度拡散層 ３０〜３３ 島状に絶縁分離されたエピタキシャル層 ３４ Ｎ型高濃度コレクタ拡散層 ３５ Ｐウェル ３６ 低圧系ＮＭＯＳ ３７ 低圧系ＰＭＯＳ ３８ 高圧系ＰＭＯＳ ３９ 高圧系ＮＭＯＳ ４０ サイリスタ ４１ ポリシリコンゲート電極 ４２ 高圧ＰＭＯＳのドレイン電極 ４３ 高圧ＰＭＯＳのソース電極 ４４ 高圧ＮＭＯＳのドレイン電極 ４５ 高圧ＮＭＯＳのソース電極 ４６ サイリスタのカソード電極 ４７ サイリスタのアノード電極 ４８ サイリスタのゲート電極 ４９ 本発明を適用した駆動用集積回路２ ５０ 外部コンデンサ２ ５１ 逆流防止用ダイオード ５２ 第ｉ番負荷に蓄積された電力を回収する際に流
れる電流 ５３ 第ｊ番負荷に充電させる際に流れる電流 ５４ 低圧系ＮＭＯＳのドレイン電極 ５５ 低圧系ＮＭＯＳのソース電極 ５６ 低圧系ＰＭＯＳのドレイン電極 ５７ 低圧系ＰＭＯＳのソース電極 ５８ 高濃度Ｎ型拡散層 ５９ 高濃度Ｐ型拡散層 ６０ 表面酸化珪素絶縁膜 ６１ 中濃度Ｐ型拡散層 ６２ 中濃度Ｎ型拡散層
フロントページの続き (56)参考文献 特開 平９−62226（ＪＰ，Ａ) 特開 平８−137432（ＪＰ，Ａ) 特開 平５−265397（ＪＰ，Ａ) 特開 平９−34398（ＪＰ，Ａ) 特開 平８−160901（ＪＰ，Ａ) 特開 平４−134395（ＪＰ，Ａ) 特開 平３−35289（ＪＰ，Ａ) 特開 昭63−264791（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/28 G09G 3/30 H01L 29/74

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 高電位側電源線と低電位側電源線の間に
    複数配置された、両電源線の間に直列に接続されたプル
    アップ用スイッチング素子とプルダウン用スイッチング
    素子と、各スイッチング素子の接続点となる出力端子と
    から成る構造と、 前記複数の出力端子と、高電位と低電位の中間の所定電
    位との間にそれぞれ設けられた複数の容量性負荷と、 第１および第２の電力回収用端子と、 前記複数の出力端子の一部もしくは全部のそれぞれと前
    記第１および第２の電力回収用端子との間に設けられ、
    前記複数の出力端子の一部もしくは全部のそれぞれに陽
    極が接続された第１のサイリスタと、前記複数の出力端
    子の一部もしくは全部のそれぞれに陰極が接続された第
    ２のサイリスタと、 前記第１および第２の電力回収用端子と前記所定電位と
    の間にそれぞれ設けられた第１のリアクタンスおよび第
    ２のリアクタンスと、 前記第１のリアクタンスおよび第２のリアクタンスと前
    記所定電位との間に設けられたキャパシタと、 前記第１のリアクタンスおよび第２のリアクタンスと前
    記キャパシタとの間にそれぞれが逆向きとなり、かつ、
    前記第１または第２のサイリスタと同様の向きとなるよ
    うに設けられた第１および第２のダイオードとを具備
    し、 前記高電位側電源線は所定電位に電圧を下げられ、低電
    位側電源線は所定電位に上げられるプロセスを反映させ
    るように制御され、 前記プルアップ用スイッチング素子と前記プルダウン用
    スイッチング素子が選択的にオンオフされることで各出
    力端子は高電位か低電位のいずれかに導通することを特
    徴とする半導体装置。
  2. 【請求項２】 高電位側電源線と低電位側電源線の間に
    複数配置された、両電源線の間に直列に接続されたプル
    アップ用スイッチング素子とプルダウン用スイッチング
    素子と、各スイッチング素子の接続点となる出力端子と
    から成る構造と、 前記複数の出力端子と、高電位と低電位の中間の所定電
    位との間にそれぞれ設けられた複数の容量性負荷と、 第１の電力回収用端子と、前記複数の出力端子に共通に
    接続する第２の電力回収用端子と、 前記複数の出力端子の一部もしくは全部のそれぞれと前
    記第１の電力回収用端子との間に設けられ、前記複数の
    出力端子の一部もしくは全部のそれぞれに陽極が接続さ
    れた第１のサイリスタと、 前記第１および第２の電力回収用端子と前記所定電位と
    の間にそれぞれ設けられた第１のリアクタンスおよび第
    ２のリアクタンスと、 前記第１のリアクタンスおよび第２のリアクタンスと前
    記所定電位との間に設けられたキャパシタと、 前記第１のリアクタンスおよび第２のリアクタンスと前
    記キャパシタとの間にそれぞれが逆向きとなり、かつ、
    前記第１または第２のサイリスタと同様の向きとなるよ
    うに設けられた第１および第２のダイオードとを具備
    し、 前記高電位側電源線は所定電位に電圧を下げられ、低電
    位側電源線は所定電位に上げられるプロセスを反映させ
    るように制御され、 前記プルアップ用スイッチング素子と前記プルダウン用
    スイッチング素子が選択的にオンオフされることで各出
    力端子は高電位か低電位のいずれかに導通することを特
    徴とする半導体装置。
  3. 【請求項３】 高電位側電源線と低電位側電源線の間に
    複数配置された、両電源線の間に直列に接続されたプル
    アップ用スイッチング素子とプルダウン用スイッチング
    素子と、各スイッチング素子の接続点となる出力端子と
    から成る構造と、 前記複数の出力端子と、高電位と低電位の中間の所定電
    位との間にそれぞれ設けられた複数の容量性負荷と、 前記複数の出力端子に共通に接続する第１の電力回収用
    端子と、第２の電力回収用端子と、 前記複数の出力端子の一部もしくは全部のそれぞれと前
    記第２の電力回収用端子との間に設けられ、前記複数の
    出力端子の一部もしくは全部のそれぞれに陰極が接続さ
    れた第２のサイリスタと、 前記第１および第２の電力回収用端子と前記所定電位と
    の間にそれぞれ設けられた第１のリアクタンスおよび第
    ２のリアクタンスと、 前記第１のリアクタンスおよび第２のリアクタンスと前
    記所定電位との間に設けられたキャパシタと、 前記第１のリアクタンスおよび第２のリアクタンスと前
    記キャパシタとの間にそれぞれが逆向きとなり、かつ、
    前記第１または第２のサイリスタと同様の向きとなるよ
    うに設けられた第１および第２のダイオードとを具備
    し、 前記高電位側電源線は所定電位に電圧を下げられ、低電
    位側電源線は所定電位に上げられるプロセスを反映させ
    るように制御され、 前記プルアップ用スイッチング素子と前記プルダウン用
    スイッチング素子が選択的にオンオフされることで各出
    力端子は高電位か低電位のいずれかに導通することを特
    徴とする半導体装置。
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