JP5264014B2

JP5264014B2 - 半導体装置、表示装置及び電子機器

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Publication number: JP5264014B2
Application number: JP2005344461A
Authority: JP
Inventors: 肇木村; 卓也君嶋
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-11-30
Filing date: 2005-11-29
Publication date: 2013-08-14
Anticipated expiration: 2025-11-29
Also published as: JP2006184888A

Description

本発明は負荷に供給する電流をトランジスタで制御する機能を設けた半導体装置に係り、特に電流によって輝度が変化する電流駆動型表示素子で形成された画素や、その信号線駆動回路を含む表示装置に関する。また、その駆動方法に関する。また、その表示装置を表示部に有する電子機器に関する。

近年、画素を発光ダイオード（ＬＥＤ）などの表示素子で形成した、いわゆる自発光型の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる表示素子としては、有機発光ダイオード（ＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、有機ＥＬディスプレイなどに用いられるようになってきている。ＯＬＥＤなどの表示素子は自発光型であるため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点がある。また表示素子の輝度は、表示素子を流れる電流値によって制御される。

このような表示装置の発光階調を制御する駆動方式として、デジタル方式とアナログ方式がある。デジタル方式はデジタル制御で表示素子をオンオフさせ、発光している時間を制御して階調を表現している。画素毎の輝度の均一性に優れる反面、周波数を高くする必要があり消費電力が大きくなってしまう。一方、アナログ方式には、表示素子の発光強度をアナログ制御する方式と表示素子の発光時間をアナログ制御する方式がある。発光強度をアナログ制御する方式は、画素毎の薄膜トランジスタ（以下ＴＦＴともいう）の特性のバラツキの影響を受けやすく、画素毎の発光にもバラツキが生じてしまう。これに対して、発光時間をアナログ制御し、画素毎の発光の均一性に優れるアナログ時間階調方式の表示装置が非特許文献１に記載されている（非特許文献１参照）。

つまり、非特許文献１に記載の表示装置の画素は、表示素子と表示素子を駆動するトランジスタによりインバータを構成している。駆動トランジスタのゲート端子がインバータの入力端子となり、表示素子の陽極がインバータの出力端子となる。画素に映像信号電圧を書き込む際には、インバータをオンとオフの中間に設定する。そして、発光期間には画素に三角波電圧を入力することでインバータの出力を制御する。つまり、表示素子の陽極に供給される電位となるインバータの出力を制御することで、表示素子の発光・非発光を制御する。
ＳＩＤ０４ＤＩＧＥＳＴＰ１３９４〜Ｐ１３９７

上述した非特許文献１に記載の表示装置はＰチャネル型のトランジスタを表示素子を駆動する駆動トランジスタに用いている。

ここで、Ｐチャネル型のトランジスタはオフ電流が大きくなりやすいため、画素中のスイッチング用トランジスタにはＮチャネル型のトランジスタが必要になる場合が多い。すると、Ｐチャネル型のトランジスタのみで画素を構成することは困難となる。そのため、駆動トランジスタにＰチャネル型のトランジスタを採用すると、単極性のトランジスタのみで構成される表示パネルを作製することは困難となる。

ところで、有機ＥＬディスプレイやＦＥＤ（フィールドエミッションディスプレイ）などの表示装置の需要は増加しているが、非常に多くの個数のＴＦＴを製造する必要があるため、歩留まりなどの面からその製造コストを十分に低く抑えることは難しい。

表示装置は表示パネルの作製工程数の多さが製造コストに直接影響しているため、可能な限り少ない工程で製造することが望ましい。そこで、表示パネルに形成されるＴＦＴをＮチャネル型又はＰチャネル型のいずれか一方の導電型のみのＴＦＴを用いて構成することが試みられている。この方法により、イオンドーピング工程の一部を省略することができ、さらにフォトマスクの枚数も削減することができる。その結果、表示装置のコストダウンを図ることができる。

そこで、画素を構成する回路が形成された半導体装置において、その製造コストが削減された半導体装置を提供することを課題とする。

また、画素を有する表示装置において、その製造コストが削減された表示装置を提供することを課題とする。

また、その表示装置の駆動方法を提供することを課題とする。

また、上記の表示装置を表示部に有する電子機器を提供することを課題とする。

表示素子を駆動する駆動トランジスタと、
アナログの電位が入力される信号線と、
駆動トランジスタのゲート端子の電位と信号線の電位との電位差を保持する保持手段と、
駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、
を有する画素において、駆動トランジスタにＮチャネル型のトランジスタを用いる。

表示素子と、
表示素子を駆動する駆動トランジスタと
アナログの電位が入力される信号線と、
駆動トランジスタのゲート端子の電位と信号線の電位との電位差を保持する保持手段と、
駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、
を有する画素において、該駆動トランジスタと該表示素子でソースフォロワを構成する。

本発明の半導体装置は、
表示素子を駆動する駆動トランジスタと、
アナログの電位が入力される信号線と、
該駆動トランジスタのゲートソース間電圧をしきい値電圧にする設定手段と、
該信号線に入力された電位と該駆動トランジスタのゲート端子の電位との電位差を保持する保持手段と、を有し、
該駆動トランジスタはＮチャネル型のトランジスタである。

本発明の半導体装置の他の構成は、
表示素子を駆動する駆動トランジスタと、
アナログの電位が入力される信号線と、
該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を保持する保持手段と、
該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を有し、
該駆動トランジスタはＮチャネル型トランジスタである。

本発明の半導体装置の他の構成は、
表示素子を駆動する駆動トランジスタと、容量素子と、アナログの電位が入力される信号線と、該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続されている。

本発明の半導体装置の他の構成は、
表示素子を駆動する駆動トランジスタと、容量素子と、アナログの電位が入力される信号線と、該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、
該駆動トランジスタのソース端子は該表示素子の陽極となる画素電極に接続されている。

本発明の半導体装置の他の構成は、
表示素子を駆動する駆動トランジスタと、容量素子と、スイッチと、アナログの電位が入力される信号線と、を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、
該駆動トランジスタのドレイン端子は該ゲート端子と該スイッチを介して接続されている。

本発明の半導体装置の他の構成は、
表示素子を駆動する駆動トランジスタと、容量素子と、スイッチと、アナログの電位が入力される信号線と、を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、
該駆動トランジスタのソース端子は該表示素子の陽極となる画素電極に接続され、
該駆動トランジスタのドレイン端子は該ゲート端子と該スイッチを介して接続されている。

本発明の半導体装置の他の構成は、
表示素子を駆動する駆動トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、アナログの電位が入力される信号線と、電源線と、を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、
該駆動トランジスタの第１の端子は該表示素子の画素電極に接続され、
該駆動トランジスタの第２の端子は、該電源線と該第１のスイッチを介して接続され且つ該ゲート端子と該第２のスイッチを介して接続されている。

本発明の半導体装置の他の構成は、
表示素子を駆動する駆動トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、アナログの電位が入力される信号線と、電源線と、を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、
該駆動トランジスタのソース端子は該表示素子の陽極となる画素電極に接続され、
該駆動トランジスタのドレイン端子は、該電源線と該第１のスイッチを介して接続され且つ該ゲート端子と該第２のスイッチを介して接続されている。

本発明の半導体装置の他の構成は、
表示素子を駆動する駆動トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチと、アナログの電位が入力される信号線と、電源線と、配線と、を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、
該駆動トランジスタの第１の端子は該表示素子の画素電極に接続され且つ第３のスイッチを介して該配線と接続され、
該駆動トランジスタの第２の端子は、該電源線と該第１のスイッチを介して接続され且つ該ゲート端子と該第２のスイッチを介して接続されている。

本発明の半導体装置の他の構成は、
表示素子を駆動する駆動トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、アナログ映像信号電位が入力される第１の信号線と、規則的な波形のアナログ電位が入力される第２の信号線と、電源線と、を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子の一方の電極と接続され、
該容量素子の他方の電極は、該第１の信号線と該第３のスイッチを介して、該第２の信号線と該第４のスイッチを介して、接続され、
該駆動トランジスタの第１の端子は該表示素子の画素電極に接続され、
該駆動トランジスタの第２の端子は、該電源線と該第１のスイッチを介して接続され且つ該ゲート端子と該第２のスイッチを介して接続されている。

本発明の半導体装置の他の構成は、
表示素子を駆動する駆動トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、アナログ映像信号電位が入力される第１の信号線と、規則的な波形のアナログ電位が入力される第２の信号線と、電源線と、を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子の一方の電極と接続され、
該容量素子の他方の電極は、該第１の信号線と該第３のスイッチを介して、該第２の信号線と該第４のスイッチを介して、接続され、
該駆動トランジスタのソース端子は該表示素子の陽極となる画素電極に接続され、
該駆動トランジスタのドレイン端子は、該電源線と該第１のスイッチを介して接続され且つ該ゲート端子と該第２のスイッチを介して接続されている。

本発明の半導体装置の他の構成は、
上記構成において、該第１のスイッチ及び第２のスイッチはＮチャネル型トランジスタである。

本発明の半導体装置の他の構成は、
上記構成において、該第１のスイッチはＰチャネル型のトランジスタであり、該第２のスイッチはＮチャネル型のトランジスタである。

本発明の半導体装置の他の構成は、
上記構成において、該画素を構成する回路の電源線は、ＲＧＢの要素毎の画素によって、供給される電位が異なる。

本発明の半導体装置の他の構成は、
上記構成において、該画素を構成する回路はデルタ配置されている。

また、表示素子と表示素子の駆動を制御する駆動トランジスタを有する画素において、駆動トランジスタにＮチャネル型のトランジスタを用いる。

また、駆動トランジスタのソース端子を表示素子の陽極に接続する。

本発明の表示装置は、
表示素子と、
該表示素子を駆動するトランジスタと、
容量素子と、
アナログの電位が入力される信号線と、
該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を備える画素を有し、
該駆動トランジスタのゲート端子は該容量素子を介して該信号線と接続され、
該表示素子と該駆動トランジスタはソースフォロワを構成し、
該駆動トランジスタのゲート端子が該ソースフォロワの入力端子であり、
該駆動トランジスタのソース端子がソースフォロワの出力端子である。

本発明の表示装置は、
表示素子と、
該表示素子を駆動する駆動トランジスタと、
アナログの電位が入力される信号線と、
該駆動トランジスタのゲートソース間電圧をしきい値電圧にする設定手段と、
該信号線に入力された電位と該駆動トランジスタのゲート端子の電位との電位差を保持する保持手段と、を備える画素を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのソース端子は該表示素子の陽極と接続されている。

本発明の表示装置の他の構成は、
表示素子と、
該表示素子を駆動する駆動トランジスタと、
アナログの電位が入力される信号線と、
該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を保持する保持手段と、
該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、
を備える画素を有し、
該駆動トランジスタはＮチャネル型トランジスタであり、
該駆動トランジスタのソース端子は該表示素子の陽極と接続されている。

本発明の表示装置の他の構成は、
表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、アナログの電位が入力される信号線と、該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、を備える画素を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、
該駆動トランジスタのソース端子は該表示素子の陽極に接続されている。

本発明の表示装置の他の構成は、
表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、スイッチと、アナログの電位が入力される信号線と、を備える画素を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、
該駆動トランジスタのソース端子は該表示素子の陽極に接続され、
該駆動トランジスタのドレイン端子は該ゲート端子と該スイッチを介して接続されている。

本発明の表示装置の他の構成は、
表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、アナログの電位が入力される信号線と、電源線と、を備える画素を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、
該駆動トランジスタの第１の端子は該表示素子の画素電極に接続され、
該駆動トランジスタの第２の端子は、該電源線と該第１のスイッチを介して接続され且つ該ゲート端子と該第２のスイッチを介して接続され、
該電源線は、該表示素子の対向電極に供給される電位よりも高い電位が供給されている。

本発明の表示装置の他の構成は、
表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、アナログの電位が入力される信号線と、電源線と、を備える画素を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、
該駆動トランジスタのソース端子は該表示素子の陽極に接続され、
該駆動トランジスタのドレイン端子は、該電源線と該第１のスイッチを介して接続され且つ該ゲート端子と該第２のスイッチを介して接続されている。

本発明の表示装置の他の構成は、
表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチと、アナログの電位が入力される信号線と、電源線と、配線とを備える画素を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、
該駆動トランジスタの第１の端子は、該表示素子の画素電極と接続され、且つ該配線と第３のスイッチを介して接続され、
該駆動トランジスタの第２の端子は、該電源線と該第１のスイッチを介して接続され、且つ該ゲート端子と該第２のスイッチを介して接続されている。

本発明の表示装置の他の構成は、
表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、アナログ映像信号電位が入力される第１の信号線と、規則的な波形のアナログ電位が入力される第２の信号線と、電源線と、を備える画素を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子の一方の電極と接続され、
該容量素子の他方の電極は、該第１の信号線と該第３のスイッチを介して、該第２の信号線と該第４のスイッチを介して、接続され、
該駆動トランジスタの第１の端子は該表示素子の画素電極に接続され、
該駆動トランジスタの第２の端子は、該電源線と該第１のスイッチを介して接続され且つ該ゲート端子と該第２のスイッチを介して接続され、
該電源線は、該表示素子の対向電極に供給される電位よりも高い電位が供給されている。

本発明の表示装置の他の構成は、
表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、アナログ映像信号電位が入力される第１の信号線と、規則的な波形のアナログ電位が入力される第２の信号線と、電源線と、を備える画素を有し、
該駆動トランジスタはＮチャネル型のトランジスタであり、
該駆動トランジスタのゲート端子は容量素子の一方の電極と接続され、
該容量素子の他方の電極は、該第１の信号線と該第３のスイッチを介して、該第２の信号線と該第４のスイッチを介して、接続され、
該駆動トランジスタのソース端子は該表示素子の陽極に接続され、
該駆動トランジスタのドレイン端子は、該電源線と該第１のスイッチを介して接続され且つ該ゲート端子と該第２のスイッチを介して接続されている。

本発明の表示装置の他の構成は、上記構成において、該第１のスイッチ及び第２のスイッチはＮチャネル型トランジスタである。

本発明の表示装置の他の構成は、上記構成において、該第１のスイッチはＰチャネル型のトランジスタであり、該第２のスイッチはＮチャネル型のトランジスタである。

本発明の表示装置の他の構成は、上記構成において、該画素の電源線は、ＲＧＢの要素毎の画素によって、供給される電位が異なる。

本発明の表示装置の他の構成は、
表示素子と、アナログの電位が入力される信号線と、
駆動トランジスタのゲートソース間電圧をしきい値電圧にする設定手段と、
該信号線に入力された電位と該駆動トランジスタのゲート端子の電位との電位差を保持する保持手段と、
該表示素子に順方向の電流を供給するための第１の経路と、
該表示素子に逆方向の電流を供給するための第２の経路と、備える画素を有し、
該第１の経路に該表示素子を駆動する該駆動トランジスタを備え、
該第２の経路に電流の供給を制御する制御手段を備え、
該駆動トランジスタはＮチャネル型トランジスタである。

本発明の表示装置の他の構成は、
表示素子と、アナログの電位が入力される信号線と、
駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を保持する保持手段と、
該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、
該表示素子に順方向の電流を供給するための第１の経路と、
該表示素子に逆方向の電流を供給するための第２の経路と、を有し、
該第１の経路に該表示素子を駆動する該駆動トランジスタを備え、
該第２の経路に電流の供給を制御する制御手段を備え、
該駆動トランジスタはＮチャネル型トランジスタである。

本発明の表示装置の他の構成は、上記構成において、該画素はデルタ配置されている。

また、本発明の電子機器は、上記構成の表示装置を表示部に有するディスプレイ、カメラ、コンピュータ、モバイルコンピュータ、画像再生装置、ゴーグル型ディスプレイ、ビデオカメラ又は携帯電話機である。

本発明の表示装置の駆動方法は、
表示素子と、
該表示素子を駆動する駆動トランジスタと、
アナログの電位が入力される信号線と、
該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を保持する保持手段と、
該駆動トランジスタのドレイン端子とゲート端子との導通又は非導通にする切り替え手段と、
を備える画素を有し、
該駆動トランジスタはＮチャネル型トランジスタであり、
該駆動トランジスタのソース端子は該表示素子の陽極と接続されている表示装置の駆動方法であって、
書き込み期間には、該信号線にアナログ信号電位を供給して該画素に信号を書き込み、
発光期間には、該信号線に該アナログ信号電位以上の電位を供給して該駆動トランジスタをオンさせる。

本発明の表示装置の他の駆動方法は、
表示素子と、
該表示素子を駆動する駆動トランジスタと、
アナログの電位が入力される信号線と、
該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を保持する保持手段と、
該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、
を備える画素を有し、
該駆動トランジスタはＮチャネル型トランジスタであり、
該駆動トランジスタのソース端子は該表示素子の陽極と接続されている表示装置の駆動方法であって、
書き込み期間には、該信号線にアナログ信号電位を供給し、該切り替え手段により該駆動トランジスタのドレイン端子とゲート端子を導通させて該画素に信号を書き込み、該切り替え手段により該駆動トランジスタのドレイン端子とゲート端子を非導通にして、該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を該保持手段により保持させ、
発光期間には、該信号線に該アナログ信号電位より高い電位を供給して該表示素子を発光状態にし、該アナログ信号電位より低い電位を供給して、非発光状態にする。

本発明の表示装置の他の駆動方法は、
表示素子と、
該表示素子を駆動する駆動トランジスタと、
アナログの電位が入力される信号線と、
該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を保持する保持手段と、
該駆動トランジスタのドレイン端子とゲート端子とを導通又は非導通にする切り替え手段と、
を備える画素を有し、
該駆動トランジスタはＮチャネル型トランジスタであり、
該駆動トランジスタのソース端子は該表示素子の陽極と接続されている表示装置の駆動方法であって、
書き込み期間には、該信号線にアナログ信号電位を供給し、該切り替え手段により該駆動トランジスタのドレイン端子とゲート端子を導通させて該画素に信号を書き込み、該切り替え手段により該駆動トランジスタのドレイン端子とゲート端子を非導通にして、該駆動トランジスタのゲート端子の電位と該信号線の電位との電位差を該保持手段により保持し、
発光期間には、該信号線に三角波の電位を供給し、表示素子の発光、非発光状態を制御する。

本発明の表示装置の他の駆動方法は、
表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、スイッチと、アナログの電位が入力される信号線と、を備える画素を有し、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、
該駆動トランジスタのソース端子は該表示素子の陽極に接続され、
該駆動トランジスタのドレイン端子は該ゲート端子と該スイッチを介して接続され、
該駆動トランジスタはＮチャネル型のトランジスタである表示装置の駆動方法であって、
該スイッチは、該画素に信号を書き込む際にオンにし、発光期間にはオフにし、
該信号線は、信号の画素への書き込み期間にはアナログ信号電位を供給し、発光期間には三角波の電位を供給する。

本発明の表示装置の他の駆動方法は、
表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、アナログの電位が入力される信号線と、電源線と、を備える画素を有し、
該駆動トランジスタのゲート端子は容量素子を介して該信号線に接続され、
該駆動トランジスタのソース端子は該表示素子の陽極に接続され、
該駆動トランジスタのドレイン端子は、該電源線と該第１のスイッチを介して接続され且つ該ゲート端子と該第２のスイッチを介して接続され、
該駆動トランジスタはＮチャネル型のトランジスタである表示装置の駆動方法であって、
該第２のスイッチは、該画素に信号を書き込む際にオンにし、
該第１のスイッチは、発光期間はオンにし、書き込み期間は該第２スイッチがオンしている期間にオンからオフにし、
該信号線は、信号の画素への書き込み期間にはアナログ信号電位を供給し、発光期間には三角波の電位を供給する。

本発明の表示装置の他の駆動方法は、
表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、アナログ映像信号電位が入力される第１の信号線と、規則的に変化するアナログ電位が入力される第２の信号線と、電源線と、を備える画素を有し、
該駆動トランジスタのゲート端子は該容量素子の一方の電極と接続され、
該容量素子の他方の電極は、該第３のスイッチを介して該第１の信号線と接続され、且つ該第４のスイッチを介して該第２の信号線と接続され、
該駆動トランジスタのソース端子は該表示素子の陽極に接続され、
該駆動トランジスタのドレイン端子は、該電源線と該第１のスイッチを介して接続され、且つ該ゲート端子と該第２のスイッチを介して接続され、
該駆動トランジスタはＮチャネル型のトランジスタであることを特徴とする表示装置の駆動方法であって、
該画素に信号を書き込む際には、該第２のスイッチ及び該第３のスイッチをオンにし、
該第１のスイッチは、該第２のスイッチ及び該第３のスイッチがオンしている期間の一部の期間はオフにし、
該第４のスイッチは、該第２のスイッチ及び該第３のスイッチがオンしていない期間にオンにする。

本発明の表示装置の他の駆動方法は、
表示素子と、該表示素子を駆動する駆動トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、アナログ信号電位が入力される第１の信号線と、三角波の電位が入力される第２の信号線と、電源線と、を備える画素を有し、
該駆動トランジスタのゲート端子は該容量素子の一方の電極と接続され、
該容量素子の他方の電極は該第３のスイッチを介して該第１の信号線と接続され、該第４のスイッチを介して該第２の信号線と接続され、
該駆動トランジスタのソース端子は該表示素子の陽極に接続され、
該駆動トランジスタのドレイン端子は、該電源線と該第１のスイッチを介して接続され、且つ該ゲート端子と該第２のスイッチを介して接続され、
該駆動トランジスタはＮチャネル型のトランジスタである表示装置の駆動方法であって、
該画素に信号を書き込む際には、該第２のスイッチ及び該第３のスイッチをオンにし、
該第１のスイッチは、該第２のスイッチ及び該第３のスイッチがオンの期間の一部の期間はオフにし、
該第４のスイッチは、該第２のスイッチ及び該第３のスイッチがオンしていない期間にオンにする。

なお、本発明において接続されているとは、電気的に接続されていることと同義である。したがって、間に別の素子やスイッチなどが配置されていてもよい。

なお、表示素子は、何でもよい。ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）やフィールドエミッションディスプレイ（ＦＥＤ）で用いる素子、ＦＥＤの一種であるＳＥＤ（Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎＥｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒＤｉｓｐｌａｙ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ（ＰＤＰ）、電子ペーパーディスプレイ、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイなどで用いる素子など、どのような表示素子でもよい。

本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置されている基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板などに配置することが出来る。

本明細書においては、一画素とは色要素の一要素を示すものとする。よって、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるフルカラー表示装置の場合には、一画素とはＲＧＢの一要素をいうものとする。

なお、本明細書において、画素がマトリクスに配置されているとは、縦縞と横縞を組み合わせたいわゆる格子状に配置されている場合はもちろんのこと、三色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、１つの画像の最小要素を表す三つの色要素の画素がいわゆるデルタ配置されている場合も含むものとする。

なお、本明細書において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。

表示素子を駆動する駆動トランジスタにＮチャネル型のトランジスタを用いることにより、単極性のトランジスタからなる表示パネルを提供することができる。よって、低コストの表示装置を提供することができる。

また、上記の表示装置の駆動方法を提供することができる。

また、上記の表示装置を表示部に有することにより低コストの電子機器を提供することができる。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本実施の形態では本発明の表示装置の画素構成とその動作原理について説明する。

まず、図１を用いて本発明の表示装置の画素構成について詳細に説明する。画素は駆動トランジスタ１０１と、容量素子１０２と、第１のスイッチ１０３と、第２のスイッチ１０４と、表示素子１０５と、第１の走査線（Ｇ１ｌｉｎｅ）１０６と、第２の走査線（Ｇ２ｌｉｎｅ）１０７と、信号線（Ｄａｔａｌｉｎｅ）１０８と、電源線（Ｓｕｐｐｌｙｌｉｎｅ）１０９とを有している。なお、駆動トランジスタ１０１にはＮチャネル型トランジスタを用いている。

駆動トランジスタ１０１のソース端子は表示素子１０５の陽極と接続され、ゲート端子は容量素子１０２を介して信号線１０８と接続され、ドレイン端子は第１のスイッチ１０３を介して電源線１０９と接続されている。なお、電源線１０９には電源電位Ｖｄｄが供給されている。また、駆動トランジスタ１０１のゲート端子とドレイン端子は第２のスイッチ１０４を介して接続されている。よって第２のスイッチ１０４がオンしているときには駆動トランジスタ１０１のゲート端子とドレイン端子は導通する。そして、第２のスイッチ１０４がオフすると、駆動トランジスタ１０１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ１０１のゲート端子（又はドレイン端子）と信号線１０８との電位差（電圧）を容量素子１０２で保持することができる。また、表示素子１０５の陰極はＶｓｓの電位が供給された配線１１０と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。

次に、図１の画素構成の動作原理について説明する。

画素の信号書き込み期間に、第１の走査線１０６及び第２の走査線１０７に信号を入力し、第１のスイッチ１０３及び第２のスイッチ１０４をオンさせる。すると、駆動トランジスタ１０１のドレイン端子とゲート端子に電源線１０９の電源電位（Ｖｄｄ）が供給される。そして、容量素子１０２、駆動トランジスタ１０１及び表示素子１０５に電流が流れ、容量素子１０２では電荷の蓄積又は放電が行われる。なお、画素への信号書き込み期間には、信号線１０８にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。

やがて、容量素子１０２には電流が流れなくなる。そして、駆動トランジスタ１０１及び表示素子１０５に電流が流れる。なぜなら、このとき駆動トランジスタ１０１のゲート端子は、第２のスイッチ１０４によってドレイン端子と導通されているため、ゲート端子の電位は、電源電位（Ｖｄｄ）となり駆動トランジスタ１０１はオンしているからである。

この状態で、第１のスイッチ１０３をオフにする。すると初めは、駆動トランジスタ１０１と容量素子１０２に電流が流れるが、やがて、駆動トランジスタ１０１及び容量素子１０２に電流が流れなくなる。こうして、駆動トランジスタ１０１はオフする。このとき、駆動トランジスタ１０１のゲートソース間電圧Ｖｇｓはしきい値電圧Ｖｔｈに概ね等しくなっている。

そして、この状態になったら第２のスイッチ１０４をオフする。すると、容量素子１０２には、駆動トランジスタ１０１がオフするゲート端子の電位と、第２のスイッチ１０４をオフにした瞬間の信号線１０８に供給されているアナログ信号電位との電位差（Ｖｐ）が保持される。こうして画素にアナログ信号が書き込まれる。

なお、上述した第１のスイッチ１０３のオンオフを制御する信号は第１の走査線１０６に、第２のスイッチ１０４のオンオフを制御する信号は第２の走査線１０７にパルス信号を入力して行うことができる。

なお、画素にアナログ信号が書き込まれると、その際信号線１０８に供給されたアナログ信号電位を基準にして、信号線１０８の電位の変動に従って駆動トランジスタ１０１のオンオフが制御されるようになる。つまり、信号線１０８の電位が、信号書き込み期間に画素に書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ１０１はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ１０１はオンする。

つまり、画素にアナログ信号が書き込まれると、容量素子１０２が電位差（Ｖｐ）を保持するため、信号線１０８の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ１０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ１０１はオフする。一方、信号線１０８の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ１０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため駆動トランジスタ１０１はオンする。

したがって、画素の発光期間には、第２のスイッチ１０４をオフにし、第１のスイッチ１０３をオンにした状態で、信号線１０８に供給する電位をアナログ的に変化させることで、駆動トランジスタ１０１のオンオフを制御し、表示素子１０５に電流が流れている時間をアナログ的に制御して、階調を表現できる。

続いて、画素の発光期間において、信号線１０８に供給する電位について説明する。

例えば、発光期間には、信号線１０８に低電位から高電位にアナログ的に変化する電位を供給する。一例として、図５９の波形５９０１のように直線的に電位が上昇するようにしても良い。

また、高電位から低電位へアナログ的に変化する電位を供給しても良い。例えば、波形５９０２のように直線的に電位が下降するようにしても良い。

また、それらを組み合わせた波形でも良い。つまり、一例として、波形５９０３のように低電位から高電位へ直線的に上昇し、高電位から低電位へ下降するような電位を供給しても良い。なお、以下このような波形５９０３を三角波電位という。または、波形５９０４のように高電位から低電位へ直線的に下降し、低電位から高電位へ直線的に上昇するような電位を供給しても良い。

また、信号線１０８に供給する電位は直線的な変化でなくとも良い。波形５９０５のように全波整流回路の出力波形の１周期に相当する波形の電位を供給しても良いし、その波形を上下反転させた波形５９０６の電位を供給しても良い。また、波形５９０８や波形５９０９のような波形の電位を供給してもよい。

このような波形にすることにより、ビデオ信号に対する発光時間を自由に設定することができる。よって、ガンマ補正などを行うことも可能となる。

また、画素の発光期間において、上記の波形５９０１、波形５９０２、波形５９０３、波形５９０４、波形５９０５、波形５９０６、波形５９０８又は波形５９０９のパルスを複数連続して供給しても良い。一例として、波形５９０７に示すように、波形５９０１のパルスを画素の発光期間において、二回連続して供給しても良い。

このようにすることにより、発光時間を１フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。

また、画素の発光期間には第１のスイッチ１０３をオンさせ、駆動トランジスタ１０１のドレイン端子に電源線１０９の電源電位Ｖｄｄを供給する。なお、第２のスイッチ１０４はオフにしておく。

こうして、画素にアナログ信号を書き込む際に信号線１０８に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。なお、階調数が小さい程このアナログ信号電位は高くなる。

なぜなら、画素の発光期間において加える三角波電位と、画素への信号書き込み期間に画素に入力したアナログ信号電位との大小関係によって、駆動トランジスタ１０１のオンオフが決定されるからである。画素への信号書き込み期間に画素に入力されるアナログ信号電位が、画素の発光期間において加えられる三角波電位よりも低い場合は、駆動トランジスタ１０１がオンして、発光する。よって、画素への信号書き込み期間に画素に入力されるアナログ信号電位が低い方が、画素の発光期間において加えられる三角波電位よりも低い期間が長いことになり、発光する期間も長くなる。よって、階調も高くなる。逆に、画素への信号書き込み期間に画素に入力されるアナログ信号電位が高い方が、画素の発光期間において加えられる三角波電位よりも低い期間が短いことになり、発光する期間も短くなる。よって、階調も小さくなるからである。

続いて画素部に図１の画素構成を有する表示装置について図２を用いて説明する。図２の表示装置は、第１の走査線駆動回路２０１、第２の走査線駆動回路２０２、信号線駆動回路２０３、画素部２０４を有し、画素部２０４は画素２０５を複数備えている。行方向に配置された第１の走査線（Ｇ１ｌｉｎｅ）Ｇ１ａ_１〜Ｇ１ａ_ｍ及び第２の走査線（Ｇ２ｌｉｎｅ）Ｇ２ｂ_１〜Ｇ２ｂ_ｍと列方向に配置された信号線（Ｄａｔａｌｉｎｅ）Ｄ１〜Ｄｎ及び電源線（Ｓｕｐｐｌｙｌｉｎｅ）Ｐ１〜Ｐｎに対応して画素２０５がマトリクスに配置されている。

画素２０５は駆動トランジスタ２０６と、容量素子２０７と、第１のスイッチ２０８と、第２のスイッチ２０９と、表示素子２１０と、第１の走査線Ｇ１ａ_ｉ（Ｇ１ａ_１〜Ｇ１ａ_ｍのうちいずれか一つ）と、第２の走査線Ｇ２ｂ_ｉ（Ｇ２ｂ_１〜Ｇ２ｂ_ｍのうちいずれか一つ）と、信号線Ｄｊ（Ｄ１〜Ｄｎのうちいずれか一つ）と、電源線Ｐｊ（Ｐ１〜Ｐｎのうちいずれか一つ）とを有している。なお、駆動トランジスタ２０６にはＮチャネル型トランジスタを用いている。なお、画素２０５は画素部２０４に複数配置された画素の一画素を示している。

駆動トランジスタ２０６のソース端子は表示素子２１０の陽極と接続され、ゲート端子は容量素子２０７を介して信号線Ｄｊと接続され、ドレイン端子は第１のスイッチ２０８を介して電源線Ｐｊと接続されている。電源線（Ｐ１〜Ｐｎ）には電源電位Ｖｄｄが供給されている。なお、電源線（Ｐ１〜Ｐｎ）に供給する電位はＶｄｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源電位の値を変えても良い。つまり、Ｒの色要素を表す画素列にはＶｄｄ１、Ｇの色要素を表す画素列にはＶｄｄ２、Ｂの色要素を表す画素列にはＶｄｄ３というように供給しても良い。

また、駆動トランジスタ２０６のゲート端子とドレイン端子は第２のスイッチ２０９を介して接続されている。よって第２のスイッチ２０９がオンしているときには駆動トランジスタ２０６のゲート端子とドレイン端子は導通する。そして、第２のスイッチ２０９がオフすると、駆動トランジスタ２０６のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ２０６のゲート端子（又はドレイン端子）と信号線Ｄｊとの電位差（電圧）を容量素子２０７は保持することができる。また、表示素子２１０の陰極はＶｓｓの電位が供給された配線２１１と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。

なお、走査線駆動回路は左右に配置してあるがこれに限定されない。片側にまとめて配置しても良い。

次に、図２及び図３を用いて本発明の表示装置の動作原理について説明する。図３は図２における表示装置の画素部２０４のある画素列（ｊ列目）のタイミングチャートを示す図である。なお、画素部２０４に複数配置されたそれぞれの画素は、画素２０５と同様の構成であるため、それぞれの画素の駆動トランジスタ、容量素子、第１のスイッチ、第２のスイッチ及び表示素子は画素２０５と同様の符号を用いて説明する。

図３に示すように、書き込み期間にはｊ列目の画素のＤａｔａｌｉｎｅ（信号線Ｄｊ）にアナログ信号電位が入力されている。そして、ｉ行目のＧ１ｌｉｎｅ（第１の走査線Ｇ１ａ_ｉ）とＧ２ｌｉｎｅ（第２の走査線Ｇ２ｂ_ｉ）にパルス信号が入力されると、第１のスイッチ２０８と第２のスイッチ２０９がオンし、ｉ行目の画素の駆動トランジスタ２０６のドレイン端子には電源線Ｐｊからの電源電位（Ｖｄｄ）が供給され、容量素子２０７、駆動トランジスタ２０６及び表示素子２１０に電流が流れる。そして、容量素子２０７では電荷の蓄積若しくは放電が行われる。つまり、容量素子２０７にもともと蓄積されていた電荷とＤａｔａｌｉｎｅ（信号線Ｄｊ）に供給された電位（Ｖａ）との関係で電荷の蓄積か放電のどちらかが起きる。そして、第１の走査線Ｇ１ａ_ｉに入力されたパルス信号のパルス幅より第２の走査線Ｇ２ｂ_ｉに入力されるパルス信号の方のパルス幅が長いことから、第２のスイッチ２０９がオンしたまま第１のスイッチ２０８がオフする。そして、第１のスイッチ２０８がオフした瞬間は、駆動トランジスタ２０６のゲート端子は電源電位（Ｖｄｄ）が供給されているため駆動トランジスタ２０６はオンしている。よって、駆動トランジスタ２０６、表示素子２１０及び容量素子２０７に電流が流れる。やがて、駆動トランジスタ２０６、表示素子２１０及び容量素子２０７に電流が流れなくなる。つまり定常状態となる。こうして、駆動トランジスタ２０６はオフする。このとき、駆動トランジスタ２０６のゲートソース間電圧Ｖｇｓはしきい値電圧Ｖｔｈに概ね等しくなっている。なお、完全に定常状態にならなくても良い。駆動トランジスタ２０６のオンオフを制御するのに必要なゲート電位が取得できれば良い。その後、第２のスイッチ２０９をオフにし、容量素子２０７は駆動トランジスタ２０６がオフするゲート端子の電位と、第２のスイッチ２０９がオフした瞬間の信号線Ｄｊに供給されているアナログ信号電位との電位差を保持する。こうして、ｉ行目ｊ列の画素にＤａｔａｌｉｎｅ（信号線Ｄｊ）からアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのＤａｔａｌｉｎｅ（信号線Ｄ１〜Ｄｎ）からそれぞれのアナログ信号電位が供給され、各列のｉ行目の画素にアナログ信号が書き込まれる。

次に、ｉ＋１行目のＧ１ｌｉｎｅ（第１の走査線Ｇ１ａ_ｉ＋１）とＧ２ｌｉｎｅ（第２の走査線Ｇ２ｂ_ｉ＋１）にパルス信号が入力されると、ｉ＋１行目ｊ列の画素のＤａｔａｌｉｎｅ（信号線Ｄｊ）には電位（Ｖｂ）が入力され、画素にアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのＤａｔａｌｉｎｅ（信号線Ｄ１〜Ｄｎ）からそれぞれのアナログ信号電位が供給され、各列のｉ＋１行目の画素にアナログ信号が書き込まれる。

このように、画素の各行のＧ１ｌｉｎｅ（第１の走査線Ｇ１ａ_１〜Ｇ１ａ_ｍ）とＧ２ｌｉｎｅ（第２の走査線Ｇ２ｂ_１〜Ｇ２ｂ_ｍ）にパルス信号が供給されて、それぞれの画素にアナログ信号が書き込まれると１フレーム期間の画素部２０４へのアナログ信号の書き込み期間が終了する。

続いて、全行の画素の第１のスイッチ２０８をオン、第２のスイッチ２０９をオフにするように、それぞれ第１の走査線Ｇ１ａ_１〜Ｇ１ａ_ｍ及び第２の走査線Ｇ２ｂ_１〜Ｇ２ｂ_ｍへ信号を供給し、図３に示すようにＤａｔａｌｉｎｅ（信号線Ｄ１〜Ｄｎ）に三角波電位を供給する。すると、ｉ行目ｊ列の画素はＤａｔａｌｉｎｅがＶａより低い電位であるときには表示素子２１０は非発光の状態を維持し、ＤａｔａｌｉｎｅがＶａより高い電位の間（Ｔａ）は表示素子２１０は発光する。また、ｉ＋１行目ｊ列の画素も同様に、期間（Ｔｂ）の間は表示素子２１０が発光する。

なお、信号書き込み期間が終了した後、アナログ信号が書き込まれたアナログ信号電位より低い電位がＤａｔａｌｉｎｅ（信号線Ｄ１〜Ｄｎ）に供給されている間はその画素は発光せず、書き込まれたアナログ信号電位より高くなると発光する原理については、図１の画素構成を用いて説明したとおりなのでここでは詳細な説明を省略する。

このように、発光期間においては、全画素の信号線Ｄ１〜Ｄｎに三角波電位が供給され、それぞれ書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって表示素子２１０の発光時間が設定される。こうして、アナログ時間階調表示が可能となる。

なお、表示素子２１０の発光・非発光を制御する駆動トランジスタ２０６のオンオフは、上述したように、書き込み期間にＤａｔａｌｉｎｅ（信号線Ｄ１〜Ｄｎ）に供給されたアナログ信号電位が、発光期間にＤａｔａｌｉｎｅ（信号線Ｄ１〜Ｄｎ）に入力される三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、駆動トランジスタ２０６の特性のバラツキの影響を受けることが少なく駆動トランジスタ２０６のオンオフを制御することができる。つまり、画素毎の発光のバラツキを改善することができる。

また、本発明の画素構成はＮチャネル型のトランジスタを、表示素子の発光・非発光を制御する駆動トランジスタに用いることができる。一般にＰチャネル型トランジスタよりもＮチャネル型トランジスタの方が移動度μが大きい。よって、同じ電流を流すとすると、トランジスタサイズを小さくすることができる。よって、高詳細の表示装置を提供することができる。また、トランジスタサイズを小さくすることができることから画素の開口率の向上を図ることが出来る。よって、消費電力の低減された表示装置を提供することができるし、ＥＬ素子の信頼性も向上する。

また、画素部全体若しくは周辺の駆動回路まで含めてＮチャネル型のトランジスタのみで構成される回路を提供することができるため、工程数の削減された、低コストの単極性の表示パネルを提供することができる。

また、表示装置パネルの有する回路に用いる薄膜トランジスタをＮチャネル型のトランジスタのみで構成することができることから、アモルファス半導体やセミアモルファス半導体（若しくは微結晶半導体ともいう）を半導体層に用いた薄膜トランジスタで構成される回路を有する表示装置を提供することができる。例えばアモルファス半導体としては、アモルファスシリコン（ａ−Ｓｉ：Ｈ）が挙げられる。よって、さらなる、低コスト化を図ることができる。

なお、図１や図２などに示すスイッチは、電気的スイッチでも機械的なスイッチでも何でも良い。電流の流れを制御できるものなら、何でも良い。トランジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲート・ソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。

なお、本実施の形態において、表示素子を駆動する駆動トランジスタのソース端子及びドレイン端子、並びに表示素子の陽極及び陰極とは、表示素子への順方向の電圧が印加されているときの端子及び電極をいう。

（実施の形態２）
本実施の形態では、実施の形態１の画素構成とは異なる構成を示す。本実施の形態に示す画素構成は、画素にアナログ信号を書き込む際に供給されるアナログ信号電位と、画素の点灯、非点灯を制御するアナログ信号電位とを別の配線によって画素に供給する構成としている。

まず、図４を用いて本発明の表示装置の画素構成について詳細に説明する。画素は駆動トランジスタ４０１と、容量素子４０２と、第１のスイッチ４０３と、第２のスイッチ４０４と、表示素子４０５と、第３のスイッチ４０６と、第４のスイッチ４０７と、第１の走査線（Ｇ１ｌｉｎｅ）４０８と、第２の走査線（Ｇ２ｌｉｎｅ）４０９と、第１の信号線（Ｄａｔａ１ｌｉｎｅ）４１０と、第２の信号線（Ｄａｔａ２ｌｉｎｅ）４１１と、電源線（Ｓｕｐｐｌｙｌｉｎｅ）４１２とを有している。なお、駆動トランジスタ４０１にはＮチャネル型トランジスタを用いている。

駆動トランジスタ４０１のソース端子は表示素子４０５の陽極と接続され、ゲート端子は容量素子４０２の一方の電極と接続され、容量素子４０２の他方の電極は、第３のスイッチ４０６を介して第１の信号線４１０と、第４のスイッチ４０７を介して第２の信号線４１１と接続されている。駆動トランジスタ４０１のドレイン端子は第１のスイッチ４０３を介して電源線４１２と接続されている。なお、電源線４１２には電源電位Ｖｄｄが供給されている。なお、電源線に供給する電位はＶｄｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。

また、駆動トランジスタ４０１のゲート端子とドレイン端子は第２のスイッチ４０４を介して接続されている。よって第２のスイッチ４０４がオンしているときには駆動トランジスタ４０１のゲート端子とドレイン端子は導通する。そして、第２のスイッチ４０４がオフすると、駆動トランジスタ４０１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ４０１のゲート端子（ドレイン端子）と第１の信号線４１０に供給されるアナログ信号電位との電位差（電圧）を容量素子４０２は保持する。また、表示素子４０５の陰極はＶｓｓの電位が供給された配線４１３と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。

次に、図４の画素構成の動作原理について図５を用いて簡単に説明する。なお、図５に示すタイミングチャートは複数の図４に示す画素がマトリクスに配置された表示装置のｊ列目の画素列のタイミングチャートを示している。また、図５に示すタイミングチャートにおいて、Ｇ１ｌｉｎｅ（第１の走査線）、Ｇ２ｌｉｎｅ（第２の走査線）の信号がＨレベルのときに、それぞれ第１のスイッチ４０３、第２のスイッチ４０４がオンし、Ｌレベルのときにオフするものとする。

図４の画素では、各画素の階調を決定するアナログ信号電位が第１の信号線４１０に供給され、各画素毎の発光時間を制御する電位が第２の信号線４１１に供給される。

なお、第２の信号線４１１に供給される電位は、実施の形態１で示したように、波形５９０１、波形５９０２、波形５９０３、波形５９０４、波形５９０５、波形５９０６若しくは波形５９０７、波形５９０８、波形５９０９、又はこれらを複数連続して供給しても良い。

連続して供給することにより、発光時間を１フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。

なお、本実施の形態の画素構成を有する表示装置は、画素部の行毎に信号書き込み期間と発光期間が設定される。

ここで、ｉ行目の画素の信号書き込み期間について説明する。図５に示すＴｉ期間がｉ行目の画素の信号書き込み時間を示している。そして、Ｔｉ期間以外の間はｉ行目の画素は発光期間となる。

まず、画素の書き込み期間Ｔｉには第３のスイッチ４０６をオンにし、第４のスイッチ４０７をオフにする。そして、Ｇ２ｌｉｎｅ（第２の走査線４０９）は書き込み期間ＴｉにはＨレベルの信号が入力され、Ｇ１ｌｉｎｅ（第１の走査線４０８）は書き込み期間において、ＨレベルからＬレベルに立ち下がる。つまり、第２の走査線４０９及び第１の走査線４０８がＨレベルの間は第２のスイッチ４０４及び第１のスイッチ４０３がオンする。ｉ行目の画素の駆動トランジスタ４０１のドレイン端子には電源線４１２からの電源電位（Ｖｄｄ）が供給され、容量素子４０２、駆動トランジスタ４０１及び表示素子４０５に電流が流れる。そして、容量素子４０２では電荷の蓄積若しくは放電が行われる。つまり、容量素子４０２にもともと蓄積されていた電荷とＤａｔａ１ｌｉｎｅ（第１の信号線４１０）に供給された電位との関係で電荷の蓄積か放電のどちらかが起きる。そして、Ｇ１ｌｉｎｅ（第１の走査線４０８）の信号がＨレベルからＬレベルに立ち下がると、第２のスイッチ４０４がオンしたまま、第１のスイッチ４０３がオフする。第１のスイッチ４０３がオフした瞬間は、駆動トランジスタ４０１のゲート端子は電源電位（Ｖｄｄ）が供給されているため駆動トランジスタ４０１はオンしている。よって、駆動トランジスタ４０１、表示素子４０５及び容量素子４０２に電流が流れる。やがて、駆動トランジスタ４０１、表示素子４０５及び容量素子４０２に電流が流れなくなる。つまり定常状態となる。

こうして、駆動トランジスタ４０１はオフする。なお、完全に定常状態にならなくても良い。駆動トランジスタ４０１のオンオフを制御するのに必要なゲート電位が取得できれば良い。

その後、Ｇ１ｌｉｎｅ（第１の走査線４０８）に供給される信号はＨレベルに立ち上がり、Ｇ２ｌｉｎｅ（第２の走査線４０９）に供給される信号はＬレベルに立ち下がる。つまり、第１のスイッチ４０３はオンし、第２のスイッチ４０４はオフする。すると、容量素子４０２は駆動トランジスタ４０１がオフするゲート端子の電位と、第２のスイッチ４０４がオフした瞬間の第１の信号線４１０に供給されているアナログ信号電位との電位差を保持する。

こうして、ｉ行目ｊ列の画素にＤａｔａ１ｌｉｎｅ（第１の信号線４１０）からアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのＤａｔａ１ｌｉｎｅ（第１の信号線４１０）からそれぞれのアナログ信号電位が入力され、各列のｉ行目の画素にアナログ信号が書き込まれる。

こうして、ｉ行目の画素の信号書き込み期間Ｔｉが終了すると、ｉ＋１行目の画素の信号書き込み期間Ｔ_ｉ＋１が始まり、ｉ行目の画素は発光期間になる。

ｉ行目の画素の発光期間にはｉ行目の画素の第３のスイッチ４０６をオフにし、第４のスイッチ４０７をオンにする。

なお、図５に示すようにＤａｔａ２ｌｉｎｅ（第２の信号線４１１）には三角波電位が供給されている。ｉ行目ｊ列の画素はＤａｔａ２ｌｉｎｅ（第２の信号線４１１）が、ｉ行目の画素の信号書き込み期間ＴｉにＤａｔａ１ｌｉｎｅ（第１の信号線４１０）に供給されたアナログ信号電位より低い電位であるときには表示素子４０５は非発光の状態を維持し、Ｄａｔａ２ｌｉｎｅ（第２の信号線４１１）が、ｉ行目の画素の信号書き込み期間ＴｉにＤａｔａ１ｌｉｎｅ（第１の信号線４１０）に供給されたアナログ信号電位より高い電位の間、表示素子４０５は発光する。よって、それぞれ書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって表示素子４０５の発光時間が設定される。こうして、アナログ時間階調表示が可能となる。

このように本実施の形態の画素構成を有する表示装置は、画素行毎に順次、信号書き込み期間となり、信号書き込み期間が終了すると画素行毎に発光期間に移る。よって、本実施の形態のように線順次で信号が画素に書き込まれる場合には、書き込み期間は一画素分の時間で良いため、発光期間を長くすることができる。つまり、デューティー比（１フレーム期間における発光期間の割合）が高いので、表示素子の瞬間輝度を低くすることができる。よって、表示素子の信頼性を向上することができる。

また、一行毎の画素の書き込み期間を長くすることができることから、Ｄａｔａ１ｌｉｎｅ（第１の信号線４１０）にアナログ信号電位を入力する信号線駆動回路の周波数を低くすることができる。よって、消費電力を小さくすることができる。

なお、表示素子４０５の発光・非発光を制御する駆動トランジスタ４０１のオンオフは、上述したように、書き込み期間にＤａｔａ１ｌｉｎｅ（第１の信号線４１０）に供給されたアナログ信号電位が、発光期間において、Ｄａｔａ２ｌｉｎｅ（第２の信号線４１１）に入力される三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、駆動トランジスタ４０１の特性のバラツキの影響を受けることが少なく駆動トランジスタ４０１のオンオフを制御することができる。つまり、画素毎の発光のバラツキを改善することができる。

また、本発明の画素構成はＮチャネル型のトランジスタを、表示素子の発光・非発光を制御する駆動トランジスタに用いることができる。一般にＰチャネル型トランジスタよりもＮチャネル型トランジスタの方が移動度μが大きい。よって、同じ電流を流すとすると、トランジスタサイズを小さくすることができる。よって、画素の開口率が向上し、高詳細表示や消費電力の低減された表示装置を提供することができる。

また、画素領域全体若しくは周辺の駆動回路まで含めてＮチャネル型のトランジスタのみで構成される回路を提供することができるため、工程数の削減された、低コストの単極性の表示装置パネルを提供することができる。

また、表示装置パネルの有する回路に用いる薄膜トランジスタをＮチャネル型のトランジスタのみで構成することができることから、アモルファス半導体やセミアモルファス半導体（若しくは微結晶半導体ともいう）を半導体層に用いた薄膜トランジスタで構成される回路を有する表示装置を提供することができる。例えばアモルファス半導体としては、アモルファスシリコン（ａ−Ｓｉ：Ｈ）が挙げられる。

（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２で示した画素構成のスイッチにＮチャネル型トランジスタを適用した場合について説明する。

まず、図６を用いて実施の形態１で示した図１の画素構成のスイッチにＮチャネル型トランジスタを適用した場合について説明する。画素は駆動トランジスタ６０１と、容量素子６０２と、第１のスイッチング用トランジスタ６０３と、第２のスイッチング用トランジスタ６０４と、表示素子６０５と、第１の走査線（Ｇ１ｌｉｎｅ）６０６と、第２の走査線（Ｇ２ｌｉｎｅ）６０７と、信号線（Ｄａｔａｌｉｎｅ）６０８と、電源線（Ｓｕｐｐｌｙｌｉｎｅ）６０９とを有している。なお、駆動トランジスタ６０１、第１のスイッチング用トランジスタ６０３及び第２のスイッチング用トランジスタ６０４にはＮチャネル型トランジスタを用いている。

駆動トランジスタ６０１のソース端子は表示素子６０５の陽極と接続され、ゲート端子は容量素子６０２を介して信号線６０８と接続され、ドレイン端子は第１のスイッチング用トランジスタ６０３のソース端子及び第２のスイッチング用トランジスタ６０４の第１の端子（ソース端子又はドレイン端子）と接続されている。また、第１のスイッチング用トランジスタ６０３のドレイン端子は電源線６０９と接続され、ゲート端子は第１の走査線６０６と接続されている。よって、第１の走査線６０６にＨレベルの信号を供給すると第１のスイッチング用トランジスタ６０３はオンし、電源線６０９に供給された電源電位Ｖｄｄを駆動トランジスタ６０１のドレイン端子に供給することができる。また、第２のスイッチング用トランジスタ６０４の第２の端子（ソース端子又はドレイン端子）は駆動トランジスタ６０１のゲート端子と接続されている。よって、第２の走査線６０７にＨレベルの信号を供給すると第２のスイッチング用トランジスタ６０４はオンし、駆動トランジスタ６０１のドレイン端子とゲート端子を導通することができる。そして、第２のスイッチング用トランジスタ６０４がオフすると、駆動トランジスタ６０１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ６０１のゲート端子（ドレイン端子）と信号線６０８との電位差（電圧）を容量素子６０２は保持することができる。また、表示素子６０５の陰極はＶｓｓの電位が供給された配線６１０と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。なお、電源線に供給する電位はＶｄｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。

なお、図６の画素構成の動作については、図１の画素構成と同様であるので省略する。

ここで、スイッチング用トランジスタはリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソース・ドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソース又はドレイン間に電流が流れてしまう電流である。

よって、第１のスイッチング用トランジスタ６０３及び第２のスイッチング用トランジスタ６０４に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎｓ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。若しくは第２のスイッチング用トランジスタ６０４のみにＬＤＤ領域を設ける。第２のスイッチング用トランジスタ６０４にオフ電流が流れると、容量素子６０２の電荷を保持できなくなるからである。そして、第１のスイッチング用トランジスタ６０３は表示素子６０５に電流を流すときにオン電流を大きくする必要があるからである。

さらに好ましい形態としては、第２のスイッチング用トランジスタ６０４及び第１のスイッチング用トランジスタ６０３にＬＤＤ領域を設け、少なくとも第１のスイッチング用トランジスタ６０３のＬＤＤ領域はゲート電極と重なる領域を設ける。すると、第２のスイッチング用トランジスタ６０４はオフ電流を低減し、第１のスイッチング用トランジスタ６０３はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、第１のスイッチング用トランジスタ６０３は信頼性が向上する。

また、駆動トランジスタ６０１もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。

また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動トランジスタ６０１の膜厚よりも第１のスイッチング用トランジスタ６０３及び第２のスイッチング用トランジスタ６０４の膜厚を薄くすると良い。

また、第１のスイッチング用トランジスタ６０３及び第２のスイッチング用トランジスタ６０４をマルチゲートのトランジスタとすることでゲートリーク電流を低減することができる。

特に第２のスイッチング用トランジスタ６０４にオフ電流が流れてしまうと、容量素子６０２は書き込み期間に書き込まれた電圧を保持できなくなってしまうので、第２のスイッチング用トランジスタ６０４のみＬＤＤ領域を設けたり、ゲート絶縁膜を薄くしたり、マルチゲートにしても良い。

なお、第１の走査線６０６のＨレベルの電位は、電源線６０９の電位よりも第１のスイッチング用トランジスタ６０３のしきい値電圧Ｖｔｈ以上高いことが望ましい。また、同様に、第２の走査線６０７のＨレベルの電位も、電源線６０９の電位よりも第２のスイッチング用トランジスタ６０４のしきい値電圧Ｖｔｈ以上高いことが望ましい。

次に、図７を用いて実施の形態２で示した図４の画素構成のスイッチにＮチャネル型トランジスタを適用した場合について説明する。

画素は駆動トランジスタ７０１と、容量素子７０２と、第１のスイッチング用トランジスタ７０３と、第２のスイッチング用トランジスタ７０４と、表示素子７０５と、第３のスイッチング用トランジスタ７０６と、第４のスイッチング用トランジスタ７０７と、第１の走査線（Ｇ１ｌｉｎｅ）７０８と、第２の走査線（Ｇ２ｌｉｎｅ）７０９と、第１の信号線（Ｄａｔａｌｉｎｅ１）７１０と、第２の信号線（Ｄａｔａｌｉｎｅ２）７１１と、電源線（Ｓｕｐｐｌｙｌｉｎｅ）７１２と、第３の走査線７１４と第４の走査線７１５とを有している。なお、駆動トランジスタ７０１、第１のスイッチング用トランジスタ７０３、第２のスイッチング用トランジスタ７０４、第３のスイッチング用トランジスタ７０６及び第４のスイッチング用トランジスタ７０７にはＮチャネル型トランジスタを用いている。

駆動トランジスタ７０１のソース端子は表示素子７０５の陽極と接続され、ゲート端子は容量素子７０２の一方の電極と接続されている。容量素子７０２の他方の電極は、第３のスイッチング用トランジスタ７０６の第１の端子（ソース端子又はドレイン端子）、及び第４のスイッチング用トランジスタ７０７の第１の端子（ソース端子又はドレイン端子）と接続されている。第３のスイッチング用トランジスタ７０６の第２の端子（ソース端子又はドレイン端子）は第１の信号線７１０と、第４のスイッチング用トランジスタ７０７の第２の端子（ソース端子又はドレイン端子）は第２の信号線７１１と接続されている。駆動トランジスタ７０１のドレイン端子は第１のスイッチング用トランジスタ７０３のソース端子及び第２のスイッチング用トランジスタ７０４の第１の端子と接続されている。そして、第１のスイッチング用トランジスタ７０３のドレイン端子は電源線７１２と接続されている。また、駆動トランジスタ７０１のゲート端子は第２のスイッチング用トランジスタ７０４の第２の端子と接続されている。よって第２のスイッチング用トランジスタ７０４がオンしているときには駆動トランジスタ７０１のゲート端子とドレイン端子は導通される。そして、第２のスイッチング用トランジスタ７０４がオフすると、駆動トランジスタ７０１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ７０１のゲート端子（ドレイン端子）と第１の信号線７１０により供給されるアナログ信号電位との電位差（電圧）を容量素子７０２は保持することができる。また、表示素子７０５の陰極はＶｓｓの電位が供給された配線７１３と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。なお、電源線に供給する電位はＶｄｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。

また、第１のスイッチング用トランジスタ７０３のオンオフはゲート端子に接続された第１の走査線７０８に入力される信号で制御し、第２のスイッチング用トランジスタ７０４のオンオフはゲート端子に接続された第２の走査線７０９に入力される信号で制御し、第３のスイッチング用トランジスタ７０６のオンオフはゲート端子に接続された第３の走査線７１４に入力される信号で制御し、第４のスイッチング用トランジスタ７０７のオンオフはゲート端子に接続された第４の走査線７１５に入力される信号で制御する。詳しい動作については、実施の形態１の図４で示した画素構成と同様なので省略する。

よって、第１のスイッチング用トランジスタ７０３、第２のスイッチング用トランジスタ７０４、第３のスイッチング用トランジスタ７０６及び第４のスイッチング用トランジスタ７０７に用いられるＮチャネル型のトランジスタは、ＬＤＤ領域を設けた構成とするのが好ましい。ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。若しくは第１のスイッチング用トランジスタ７０３以外の第２のスイッチング用トランジスタ７０４、第３のスイッチング用トランジスタ７０６及び第４のスイッチング用トランジスタ７０７にＬＤＤ領域を設けるとよい。第２のスイッチング用トランジスタ７０４にオフ電流が流れると、容量素子７０２の電荷を保持できなくなるからである。そして、第１のスイッチング用トランジスタ７０３は表示素子７０５に電流を流すときにオン電流を大きくする必要があるからである。

さらに好ましい形態としては、第２のスイッチング用トランジスタ７０４及び第１のスイッチング用トランジスタ７０３にＬＤＤ領域を設け、少なくても第１のスイッチング用トランジスタ７０３のＬＤＤ領域はゲート電極と重なる領域を設ける。すると、第２のスイッチング用トランジスタ７０４はオフ電流を低減することができる。そして、第１のスイッチング用トランジスタ７０３はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、第１のスイッチング用トランジスタ７０３は信頼性が向上する。

また、駆動トランジスタ７０１もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。

また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動トランジスタ７０１の膜厚よりも第１のスイッチング用トランジスタ７０３及び第２のスイッチング用トランジスタ７０４の膜厚を薄くする良い。

また、第１のスイッチング用トランジスタ７０３及び第２のスイッチング用トランジスタ７０４をマルチゲートのトランジスタとすることでゲートリーク電流を低減することができる。

特に第２のスイッチング用トランジスタ７０４にオフ電流が流れてしまうと、容量素子７０２は書き込み期間に書き込まれた電圧を保持できなくなってしまうので、第２のスイッチング用トランジスタ７０４のみＬＤＤを設けたり、ゲート絶縁膜を薄くしたり、マルチゲートにしても良い。

なお、第１の走査線７０８のＨレベルの電位は、電源線７１２の電位よりも第１のスイッチング用トランジスタ７０３のしきい値電圧Ｖｔｈ以上高いことが望ましい。また、同様に、第２の走査線７０９のＨレベルの電位は、電源線７１２の電位よりも第２のスイッチング用トランジスタ７０４のしきい値電圧Ｖｔｈ以上高いことが望ましい。また、同様に、第３の走査線７１４のＨレベルの電位は、第１の信号線７１０の電位よりも第３のスイッチング用トランジスタ７０６のしきい値電圧Ｖｔｈ以上高いことが望ましい。また、同様に、第４の走査線７１５のＨレベルの電位も、第２の信号線７１１の電位よりも第４のスイッチング用トランジスタ７０７のしきい値電圧Ｖｔｈ以上高いことが望ましい。

また、第３のスイッチング用トランジスタ７０６と第２のスイッチング用トランジスタ７０４のオンオフは同じタイミングで制御することが可能であるため、図１８に示すように第３のスイッチング用トランジスタ７０６のゲート端子を第２の走査線７０９に接続することで図７における第３の走査線７１４を設けない構成とすることができる。

Ｎチャネル型のトランジスタはＬＤＤ領域を容易に形成することができる。よって、本実施の形態で示したように、Ｎチャネル型のトランジスタをスイッチング用トランジスタとして用いることにより、オフ電流の低減されたスイッチング用トランジスタとすることができる。また、このスイッチング用トランジスタをマルチゲートとすることによりさらなるゲートリーク電流の低減が図られる。よって、スイッチング用トランジスタのスイッチとしての機能をより向上させることができる。

（実施の形態４）
本実施の形態では、実施の形態１及び実施の形態２で示した画素構成においてスイッチの少なくても一つにＰチャネル型トランジスタを用いた場合について説明する。

まず図１の画素構成の第１のスイッチ１０３にＰチャネル型トランジスタ、第２のスイッチ１０４にＮチャネル型トランジスタを適用した場合の構成について図２０を用いて説明する。

画素は駆動トランジスタ２００１と、容量素子２００２と、Ｐチャネル型のトランジスタである第１のスイッチング用トランジスタ２００３と、Ｎチャネル型トランジスタである第２のスイッチング用トランジスタ２００４と、表示素子２００５と、第１の走査線（Ｇ１ｌｉｎｅ）２００６と、第２の走査線（Ｇ２ｌｉｎｅ）２００７と、信号線（Ｄａｔａｌｉｎｅ）２００８と、電源線（Ｓｕｐｐｌｙｌｉｎｅ）２００９とを有している。なお、駆動トランジスタ２００１にはＮチャネル型トランジスタを用いている。

駆動トランジスタ２００１のソース端子は表示素子２００５の陽極と接続され、ゲート端子は容量素子２００２を介して信号線２００８と接続され、ドレイン端子は第１のスイッチング用トランジスタ２００３のドレイン端子及び第２のスイッチング用トランジスタ２００４の第１端子（ソース端子又はドレイン端子）と接続されている。また、第１のスイッチング用トランジスタ２００３のソース端子は電源線２００９と接続され、ゲート端子は第１の走査線２００６と接続されている。よって、第１の走査線２００６にＬレベルの信号が供給されると第１のスイッチング用トランジスタ２００３はオンし、電源線２００９に供給された電源電位Ｖｄｄを駆動トランジスタ２００１のドレイン端子に供給することができる。また、第２のスイッチング用トランジスタ２００４の第２端子（ソース端子又はドレイン端子）は駆動トランジスタ２００１のゲート端子と接続されている。よって、第２の走査線２００７にＨレベルの信号を供給すると第２のスイッチング用トランジスタ２００４はオンし、駆動トランジスタ２００１のドレイン端子とゲート端子を導通することができる。そして、第２のスイッチング用トランジスタ２００４がオフすると、駆動トランジスタ２００１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ２００１のゲート端子（ドレイン端子）と信号線２００８との電位差（電圧）を容量素子２００２は保持することができる。また、表示素子２００５の陰極はＶｓｓの電位が供給された配線２０１０と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。なお、電源線に供給する電位はＶｄｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。

続いて、本画素構成のタイミングチャートを図２１に示す。なお、図３のタイミングチャートと異なるのは、図２１に示すＧ１ｌｉｎｅ（第１の走査線）の矩形波のＨレベルとＬレベルが反転しているところである。つまり、図２０の画素構成において、第１の走査線２００６がＨレベルからＬレベルに立ち下がると第１のスイッチング用トランジスタ２００３はオンする。他の動作については、実施の形態１の図１の画素構成の説明と同じなので省略する。

ここで、第１のスイッチング用トランジスタ２００３はソース端子が電源電位Ｖｄｄが供給された電源線２００９に接続されているため、ソース端子の電位は固定されている。よって、第１のスイッチング用トランジスタ２００３のオンオフを制御する第１の走査線２００６に供給する信号は、第１のスイッチング用トランジスタ２００３のドレイン端子に接続されている負荷に依存せずに決定することができる。つまり、第１のスイッチング用トランジスタのオンオフを制御するための信号は固定電位である電源電位Ｖｄｄとゲート端子の電位との電位差がしきい値電圧以上であれば良いため、信号の振幅は最小限に抑えられるため、消費電力を低減することができる。

また、第１のスイッチング用トランジスタ２００３のドレイン端子は第２のスイッチング用トランジスタ２００４を介して容量素子２００２と接続されているので、第１のスイッチング用トランジスタ２００３はオフ電流が小さくなくてもあまり問題はない。

よって、第１のスイッチング用トランジスタ２００３はＰチャネル型のトランジスタが適している。

さらに、第２のスイッチング用トランジスタ２００４はＮチャネル型のトランジスタであるため、ＬＤＤ領域を設けることが容易であり、オフ電流を低減することができる。よって、容量素子２００２の電圧の保持能力を高くすることができる。

次に、図４の画素構成のスイッチの少なくとも一つにＰチャネル型のトランジスタを適用した場合の構成について図２２に示す。

画素は駆動トランジスタ２２０１と、容量素子２２０２と、第１のスイッチング用トランジスタ２２０３と、第２のスイッチング用トランジスタ２２０４と、表示素子２２０５と、第３のスイッチング用トランジスタ２２０６と、第４のスイッチング用トランジスタ２２０７と、第１の走査線（Ｇ１ｌｉｎｅ）２２０８と、第２の走査線（Ｇ２ｌｉｎｅ）２２０９と、第１の信号線（Ｄａｔａ１ｌｉｎｅ）２２１０と、第２の信号線（Ｄａｔａ２ｌｉｎｅ）２２１１と、電源線（Ｓｕｐｐｌｙｌｉｎｅ）２２１２と、第３の走査線２２１４とを有している。なお、駆動トランジスタ２２０１、第２のスイッチング用トランジスタ２２０４及び第３のスイッチング用トランジスタ２２０６にはＮチャネル型トランジスタを用いており、第１のスイッチング用トランジスタ２２０３及び第４のスイッチング用トランジスタ２２０７にはＰチャネル型のトランジスタを用いている。

駆動トランジスタ２２０１のソース端子は表示素子２２０５の陽極と接続され、ゲート端子は容量素子２２０２の一方の電極と接続され、容量素子２２０２の他方の電極は、第３のスイッチング用トランジスタ２２０６の第１の端子（ソース端子又はドレイン端子）及び第４のスイッチング用トランジスタ２２０７の第１の端子（ソース端子又はドレイン端子）と接続されている。第３のスイッチング用トランジスタ２２０６の第２端子（ソース端子又はドレイン端子）は第１の信号線２２１０と、第４のスイッチング用トランジスタ２２０７の第２の端子（ソース端子又はドレイン端子）は第２の信号線２２１１とそれぞれ接続されている。駆動トランジスタ２２０１のドレイン端子は第１のスイッチング用トランジスタ２２０３のドレイン端子と接続されている。また、駆動トランジスタ２２０１のドレイン端子は第２のスイッチング用トランジスタ２２０４の第１端子（ソース端子又はドレイン端子）と接続され、駆動トランジスタ２２０１のゲート端子は第２のスイッチング用トランジスタ２２０４の第２の端子（ソース端子又はドレイン端子）と接続されている。よって第２のスイッチング用トランジスタ２２０４がオンしているときには駆動トランジスタ２２０１のゲート端子とドレイン端子は導通される。そして、第２のスイッチング用トランジスタ２２０４がオフすると、駆動トランジスタ２２０１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ２２０１のゲート端子（ドレイン端子）と第１の信号線２２１０により供給されるアナログ信号電位との電位差（電圧）を容量素子２２０２は保持することができる。また、第１のスイッチング用トランジスタ２２０３のソース端子は電源線２２１２と接続されている。また、表示素子２２０５の陰極はＶｓｓの電位が供給された配線２２１３と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。なお、電源線に供給する電位はＶｄｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。

第１のスイッチング用トランジスタ２２０３のオンオフはゲート端子に接続された第１の走査線２２０８に入力される信号で制御し、第２のスイッチング用トランジスタ２２０４のオンオフはゲート端子に接続された第２の走査線２２０９に入力される信号で制御し、第３のスイッチング用トランジスタ２２０６及び第４のスイッチング用トランジスタ２２０７のオンオフはそれぞれのゲート端子が共に接続された第３の走査線２２１４に入力される信号で制御する。つまり、第３の走査線がＨレベルのときには第３のスイッチング用トランジスタ２２０６がオンし、Ｌレベルのときには第４のスイッチング用トランジスタ２２０７がオンする。よって、書き込み期間と発光期間で画素に接続する配線を切り替えることができる。

もちろん第３のスイッチング用トランジスタ２２０６と第４のスイッチング用トランジスタ２２０７のオンオフを制御する走査線を別々としても良いが、図２２のように共通の走査線で制御することにより画素の開口率を向上させることができる。

続いて、本画素構成のタイミングチャートを図２４に示す。なお、図５のタイミングチャートと異なるのは、図２４に示すＧ１ｌｉｎｅ（第１の走査線）の矩形波のＨレベルとＬレベルが反転しているところである。つまり、図２２の画素構成において、第１の走査線２２０８がＬレベルのときは、第１のスイッチング用トランジスタ２２０３はオンする。そして、第１の走査線２２０８がＬレベルからＨレベルに立ち上がると第１のスイッチング用トランジスタ２２０３はオフする。他の動作については、実施の形態２の図４の画素構成の説明と同じなので省略する。

ここで、第１のスイッチング用トランジスタ２２０３はソース端子が電源電位Ｖｄｄに接続されているため、ソース端子の電位は固定されている。よって、第１のスイッチング用トランジスタ２２０３のオンオフを制御する第１の走査線２２０８に供給する信号は、第１のスイッチング用トランジスタ２００３のドレイン端子に接続されている負荷に依存せずに決定することができる。つまり、第１のスイッチング用トランジスタのオンオフを制御するための信号は固定電位である電源電位Ｖｄｄとゲート端子の電位との電位差がしきい値電圧以上であれば良いため、信号の振幅は最小限に抑えられ、消費電力を低減することができる。

また、第１のスイッチング用トランジスタ２２０３のドレイン端子は第２のスイッチング用トランジスタ２２０４を介して容量素子２２０２と接続されているので、第１のスイッチング用トランジスタ２２０３はオフ電流が小さくなくてもあまり問題はない。

よって、第１のスイッチング用トランジスタ２２０３はＰチャネル型のトランジスタが適している。

さらに、第２のスイッチング用トランジスタ２２０４はＮチャネル型のトランジスタであるため、ＬＤＤ領域を設けることが容易であり、オフ電流を低減することができる。よって、容量素子２２０２は電圧を保持することができる。

また、図２２の構成の配線をさらに減らした構成について、図２３を用いて説明する。図２３の構成では、第３のスイッチング用トランジスタ２２０６と第４のスイッチング用トランジスタ２２０７のゲート端子が接続されている配線が第２の走査線２２０９と接続されている。つまり、図２２の構成では、容量素子２２０２の他方の電極に入力する信号を、書き込み期間と発光期間とで切り替るための信号を第３の走査線２２１４に入力していたが、図２３の構成ではこの書き込み期間と発光期間とで切り替えるための信号として、第２の走査線２２０９に入力される信号を用いる。

図２３の構成では図２２の構成よりさらに配線の数を減らせるため画素の開口率を向上させることができる。

また、図１の構成の第１のスイッチ１０３及び第２のスイッチ１０４にＰチャネル型のトランジスタを用いて配線の数を減らした構成及び動作について図２５及び図２６を用いて説明する。

図２５の画素は駆動トランジスタ２５０１と、容量素子２５０２と、Ｐチャネル型のトランジスタである第１のスイッチング用トランジスタ２５０３と、Ｐチャネル型トランジスタである第２のスイッチング用トランジスタ２５０４と、表示素子２５０５と、第１の走査線（Ｇ１ｌｉｎｅ）２５０６と、第２の走査線（Ｇ２ｌｉｎｅ）２５０７と、信号線（Ｄａｔａｌｉｎｅ）２５０８とを有している。なお、駆動トランジスタ２５０１にはＮチャネル型トランジスタを用いている。

駆動トランジスタ２５０１のソース端子は表示素子２５０５の陽極と接続され、ゲート端子は容量素子２５０２を介して信号線２５０８と接続され、ドレイン端子は第１のスイッチング用トランジスタ２５０３のドレイン端子及び第２のスイッチング用トランジスタ２５０４の第１の端子（ソース端子又はドレイン端子）と接続されている。また、第１のスイッチング用トランジスタ２５０３のソース端子は他の行の画素の第２の走査線２５０７と接続され、ゲート端子は第１の走査線２５０６と接続されている。

よって、図２６に示すようにｉ行目の第１の走査線２５０６にＬレベルの信号を供給すると第１のスイッチング用トランジスタ２５０３はオンする。また、第２のスイッチング用トランジスタ２５０４の第２の端子（ソース端子又はドレイン端子）は駆動トランジスタ２５０１のゲート端子と接続されている。よって、第２の走査線２５０７にＬレベルの信号を供給すると第２のスイッチング用トランジスタ２５０４はオンし、駆動トランジスタ２５０１のドレイン端子とゲート端子を導通することができる。そして、第２のスイッチング用トランジスタ２５０４がオフすると、駆動トランジスタ２５０１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ２５０１のゲート端子（ドレイン端子）と信号線２５０８との電位差（電圧）を容量素子２５０２は保持することができる。また、表示素子２５０５の陰極はＶｓｓの電位が供給された配線２５０９と接続されている。なお、書き込み期間以外は他の行の画素の電源線の機能を果たす第２の走査線２５０７は、Ｈレベルの電位としてＶｄｄが供給される。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。

続いて、本画素構成のタイミングチャートを図２６に示す。なお、図３のタイミングチャートと異なるのは、図２６に示すＧ１ｌｉｎｅ（第１の走査線２５０６）及びＧ２ｌｉｎｅ（第２の走査線２５０７）の矩形波のＨレベルとＬレベルが反転しているところである。つまり、図２５の画素構成において、第１の走査線２５０６がＨレベルからＬレベルに立ち下がると第１のスイッチング用トランジスタ２５０３はオンする。また、第２の走査線２５０７がＨレベルからＬレベルに立ち下がると第２のスイッチング用トランジスタ２５０４はオンする。

そして、ｉ行目の第１の走査線２５０６にＬレベルの信号が供給され、第１のスイッチング用トランジスタ２５０３がオンするとき、ｉ＋１行目の第２の走査線２５０７はＨレベルに供給されているため、第１のスイッチング用トランジスタ２５０３のソース端子にＨレベル（Ｖｄｄ）の電位を供給することができる。

こうして、表示素子２５０５に電流を供給するための電源線を別途設けずに、他の行の走査線を用いることができる。なお、図２５では第１のスイッチング用トランジスタ２５０３のソース端子を隣の行の第２の走査線２５０７に接続する構成としたが、これに限られない。しかし、画素のレイアウトを考慮すると、電源線として他の行の第２の走査線２５０７を用いる場合には、隣の行の画素の第２の走査線２５０７を用いるのが好ましい。

また、第１のスイッチング用トランジスタ２５０３のソース端子を接続する走査線は電流供給能力を高くする必要があるため、第２の走査線２５０７にはバッファを設けると良い。

（実施の形態５）
本実施の形態では信号書き込み期間において、表示素子へ流れる電流を減らした画素構成及び駆動方法について説明する。

まず、実施の形態１で示した画素構成を用いて、画素の動作とそのときの接続について説明する。画素の信号書き込み期間において、駆動トランジスタ１０１をオンにするためにゲート端子の電位を容量素子１０２に蓄積するときには、図３３のように、電源線１０９と信号線１０８を容量素子１０２を介して接続する。このとき、駆動トランジスタ１０１のドレイン端子は、ゲート端子（若しくは電源線１０９）と接続されていてもよい。つまり、図３３の点線で示したところは接続されていても良いし、接続されていなくても良い。

そして、駆動トランジスタ１０１のオンオフを制御するのに必要なゲート電位を取得するときには、図３４に示すように駆動トランジスタ１０１のドレイン端子とゲート端子を接続する。こうして、駆動トランジスタ１０１がオンからオフになるときのゲート端子の電位と、そのときの信号線１０８に供給されているアナログ信号電位との電位差分の電荷が容量素子１０２に蓄積される。

そして、発光期間には、図３５に示すように駆動トランジスタ１０１のドレイン端子と電源線１０９とを接続する。こうして、駆動トランジスタ１０１のドレイン端子に電源線１０９の電位を供給することができる。よって、駆動トランジスタ１０１がオンすると電源線１０９から表示素子１０５に電流を供給することができる。

ここで、本実施の形態では、図３３において点線で示した駆動トランジスタ１０１のドレイン端子とゲート端子及び電源線１０９とを接続しないことによって、駆動トランジスタ１０１を十分にオンするためにゲート端子の電位を容量素子１０２に蓄積する際、表示素子１０５には電流を流さなくすることができる。よって、消費電力を低減することができる。そのような画素構成の例を図３６、図３７及び図７３に示す。

図３６の画素構成について詳細に説明する。画素は駆動トランジスタ３６０１と、容量素子３６０２と、第１のスイッチ３６０３と、第２のスイッチ３６０４と、第３のスイッチ３６０６と、表示素子３６０５と、信号線３６０８と、電源線３６０９と、を有している。なお、駆動トランジスタ３６０１にはＮチャネル型トランジスタを用いている。

駆動トランジスタ３６０１のソース端子は表示素子３６０５の陽極と接続され、ゲート端子は容量素子３６０２を介して信号線３６０８と接続され、ドレイン端子は第１のスイッチ３６０３を介して電源線３６０９と接続されている。なお、電源線３６０９には電源電位Ｖｄｄが供給されている。また、駆動トランジスタ３６０１のゲート端子は、第３のスイッチ３６０６を介して電源線３６０９と、第２のスイッチ３６０４を介してドレイン端子と接続されている。よって第２のスイッチ３６０４がオンしているときには駆動トランジスタ３６０１のゲート端子とドレイン端子は導通する。そして、第２のスイッチ３６０４がオフすると、駆動トランジスタ３６０１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ３６０１のゲート端子（ドレイン端子）と信号線３６０８との電位差（電圧）を容量素子３６０２は保持することができる。また、表示素子３６０５の陰極はＶｓｓの電位が供給された配線３６０７と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。なお、電源線３６０９に供給する電位はＶｄｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。

次に、図３６の画素構成の動作原理について説明する。

画素への信号書き込み期間に、まず、第１のスイッチ３６０３及び第２のスイッチ３６０４をオフにした状態で、第３のスイッチ３６０６をオンさせる。すると、容量素子３６０２に電流が流れ、電荷の蓄積又は放電が行われる。なお、画素の書き込み期間には、信号線３６０８にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。

こうして、駆動トランジスタ３６０１が十分にオンするゲート端子の電位分の電荷が容量素子３６０２に蓄積される。そして、本構成においてはこのとき、表示素子３６０５には電流が流れない。

続いて、第１のスイッチ３６０３をオフにしたまま第３のスイッチ３６０６をオフにし、第２のスイッチ３６０４をオンにする。すると容量素子３６０２、駆動トランジスタ３６０１及び表示素子３６０５に電流が流れ始める。

やがて、駆動トランジスタ３６０１及び容量素子３６０２に電流が流れなくなる。こうして駆動トランジスタ３６０１はオフする。このとき、駆動トランジスタ３６０１のゲートソース間電圧Ｖｇｓはしきい値電圧Ｖｔｈに概ね等しくなっている。

そして、この状態になったら第２のスイッチ３６０４をオフにする。すると、容量素子３６０２には駆動トランジスタ３６０１がオフするゲート端子の電位と、第２のスイッチ３６０４をオフにした瞬間の信号線３６０８に供給されているアナログ信号電位との電位差（Ｖｐ）が保持される。こうして画素にアナログ信号が書き込まれる。

なお、画素にアナログ信号が書き込まれると、その際信号線３６０８に供給されたアナログ信号電位を基準にして、信号線３６０８の電位の変動に従って駆動トランジスタ３６０１のオンオフが制御されるようになる。つまり、信号線３６０８の電位が、信号書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ３６０１はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ３６０１はオンする。

画素にアナログ信号が書き込まれると、容量素子３６０２が電位差（Ｖｐ）を保持するため、信号線３６０８の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ３６０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ３６０１はオフする。一方、信号線３６０８の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ３６０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため、駆動トランジスタ３６０１はオンする。

したがって、画素の発光期間には、第１のスイッチ３６０３をオンにし、第２のスイッチ３６０４及び第３のスイッチ３６０６はオフにし、信号線３６０８に供給する電位をアナログ的に変化させることで、駆動トランジスタ３６０１のオンオフを制御する。なお、信号線３６０８に供給する電位は、実施の形態１で示したように、波形５９０１、波形５９０２、波形５９０３、波形５９０４、波形５９０５、波形５９０６若しくは波形５９０７、又はこれらを複数連続して供給しても良い。

こうして、画素にアナログ信号を書き込む際に信号線３６０８に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。

次に図３７の画素構成について詳細に説明する。

画素は駆動トランジスタ３７０１と、容量素子３７０２と、第１のスイッチ３７０３と、第２のスイッチ３７０４と、第３のスイッチ３７０６と、表示素子３７０５と、信号線３７０８と、電源線３７０９と、を有している。なお、駆動トランジスタ３７０１にはＮチャネル型トランジスタを用いている。

駆動トランジスタ３７０１のソース端子は表示素子３７０５の陽極と接続され、ゲート端子は容量素子３７０２を介して信号線３７０８と接続され、ドレイン端子は第３のスイッチ３７０６及び第１のスイッチ３７０３を介して電源線３７０９と接続されている。なお、電源線３７０９には電源電位Ｖｄｄが供給されている。また、駆動トランジスタ３６０１のゲート端子は、第２のスイッチ３７０４及び第３のスイッチ３７０６を介してドレイン端子と接続されている。よって第２のスイッチ３７０４及び第３のスイッチ３７０６がオンしているときには駆動トランジスタ３７０１のゲート端子とドレイン端子は導通する。そして、第２のスイッチ３７０４がオフすると、駆動トランジスタ３７０１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ３７０１のゲート端子（ドレイン端子）と信号線３７０８との電位差（電圧）を容量素子３７０２は保持することができる。また、表示素子３７０５の陰極はＶｓｓの電位が供給された配線３７０７と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。なお、電源線に供給する電位はＶｄｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。

次に、図３７の画素構成の動作原理について説明する。

画素の信号書き込み期間に、第３のスイッチ３７０６をオフにし、第１のスイッチ３７０３及び第２のスイッチ３７０４をオンさせる。すると、容量素子３７０２に電流が流れ、容量素子３７０２では電荷の蓄積又は放電が行われる。なお、画素への信号書き込み期間には、信号線３７０８にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。

やがて、容量素子３７０２に電流が流れなくなり、駆動トランジスタ３７０１がオンするために十分なゲート端子の電位が容量素子３７０２に蓄積される。そして、本構成においてはこのとき、表示素子３７０５には電流が流れない。

続いて第２のスイッチ３７０４をオンにしたままの状態で第１のスイッチ３７０３をオフにし、第３のスイッチ３７０６をオンにすると、駆動トランジスタ３７０１、表示素子３７０５及び容量素子３７０２に電流が流れ、やがて、駆動トランジスタ３７０１、表示素子３７０５及び容量素子３７０２に電流が流れなくなる。こうして、駆動トランジスタ３７０１はオフする。

そして、この状態になったら第２のスイッチ３７０４をオフする。すると、容量素子３７０２には駆動トランジスタ３７０１がオフするゲート端子の電位と、第２のスイッチ３７０４をオフにした瞬間の信号線３７０８に供給されているアナログ信号電位との電位差（Ｖｐ）が保持される。こうして画素にアナログ信号が書き込まれる。

なお、画素にアナログ信号が書き込まれると、その際信号線３７０８に供給されたアナログ信号電位を基準にして、信号線３７０８の電位の変動に従って駆動トランジスタ３７０１のオンオフが制御されるようになる。つまり、信号線３７０８の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ３７０１はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ３７０１はオンする。

つまり、画素にアナログ信号が書き込まれると、容量素子３７０２が電位差（Ｖｐ）を保持するため、信号線３７０８の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ３７０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ３７０１はオフする。一方、信号線３７０８の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ３７０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため、駆動トランジスタ３７０１はオンする。

したがって、画素の発光期間には、第１のスイッチ３７０３及び第３のスイッチ３７０６をオンにし、第２のスイッチ３７０４はオフにし、信号線３６０８に供給する電位をアナログ的に変化させることで、駆動トランジスタ３７０１のオンオフを制御する。なお、信号線３７０８に供給する電位は、実施の形態１で示したように、波形５９０１、波形５９０２、波形５９０３、波形５９０４、波形５９０５、波形５９０６若しくは波形５９０７、又はこれらを複数連続して供給しても良い。

こうして、画素にアナログ信号を書き込む際に信号線３７０８に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。

次に図７３の画素構成について詳細に説明する。

画素は駆動トランジスタ７３０１と、容量素子７３０２と、第１のスイッチ７３０３と、第２のスイッチ７３０４と、第３のスイッチ７３０６と、表示素子７３０５と、信号線７３０８と、電源線７３０９と、を有している。なお、駆動トランジスタ７３０１にはＮチャネル型トランジスタを用いている。

駆動トランジスタ７３０１のソース端子は表示素子７３０５の陽極と接続され、ゲート端子は容量素子７３０２を介して信号線７３０８と接続され、ドレイン端子は第１のスイッチ７３０３を介して電源線７３０９と接続されている。なお、電源線７３０９には電源電位Ｖｄｄが供給されている。また、駆動トランジスタ７３０１のゲート端子とドレイン端子は第２のスイッチ７３０４を介して接続されている。よって第２のスイッチ７３０４がオンしているときには駆動トランジスタ７３０１のゲート端子とドレイン端子は導通する。そして、第２のスイッチ７３０４がオフすると、駆動トランジスタ７３０１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ７３０１のゲート端子（ドレイン端子）と信号線７３０８により供給されるアナログ信号電位との電位差（電圧）を容量素子７３０２は保持することができる。また、表示素子７３０５の陰極はＶｓｓの電位が供給された配線７３０７と接続されている。なお、電源線７３０９に供給する電位はＶｄｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。

また、駆動トランジスタ７３０１のゲート端子は第３のスイッチ７３０６を介して第２の配線７３１０と接続されている。なお、第２の配線７３１０は、書き込み期間において駆動トランジスタ７３０１のドレイン端子に電源電位Ｖｄｄが供給されたときに駆動トランジスタ７３０１が十分にオンするゲート電位が設定されていればよい。よって、第２の配線７３１０はその画素の又は他の行の画素の第１のスイッチ７３０３、第２のスイッチ７３０４又は第３のスイッチ７３０６を制御する走査線であってもよい。

次に、図７３の画素構成の動作原理について説明する。

画素への信号書き込み期間に、まず、第１のスイッチ７３０３及び第２のスイッチ７３０４をオフにした状態で、第３のスイッチ７３０６をオンさせる。すると、容量素子７３０２に電流が流れ、電荷の蓄積又は放電が行われる。なお、画素の書き込み期間には、信号線７３０８にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。

こうして、駆動トランジスタ７３０１が十分にオンするゲート端子の電位分の電荷が容量素子７３０２に蓄積される。そして、本構成においてはこのとき、表示素子７３０５には電流が流れない。

続いて、第１のスイッチ７３０３をオフにしたまま第３のスイッチ７３０６をオフにし、第２のスイッチ７３０４をオンにする。すると容量素子７３０２、駆動トランジスタ７３０１及び表示素子７３０５に電流が流れ始める。

やがて、駆動トランジスタ７３０１及び容量素子７３０２に電流が流れなくなる。こうして駆動トランジスタ７３０１はオフする。このとき、駆動トランジスタ７３０１のゲートソース間電圧Ｖｇｓはしきい値電圧Ｖｔｈに概ね等しくなっている。

そして、この状態になったら第２のスイッチ７３０４をオフにする。すると、容量素子７３０２には駆動トランジスタ７３０１がオフするゲート端子の電位と、第２のスイッチ７３０４をオフにした瞬間の信号線７３０８に供給されているアナログ信号電位との電位差（Ｖｐ）が保持される。こうして画素にアナログ信号が書き込まれる。

なお、画素にアナログ信号が書き込まれると、その際信号線７３０８に供給されたアナログ信号電位を基準にして、信号線７３０８の電位の変動に従って駆動トランジスタ７３０１のオンオフが制御されるようになる。つまり、信号線７３０８の電位が、信号書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ７３０１はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ７３０１はオンする。

画素にアナログ信号が書き込まれると、容量素子７３０２が電位差（Ｖｐ）を保持するため、信号線７３０８の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ７３０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ７３０１はオフする。一方、信号線７３０８の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ７３０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため。駆動トランジスタ７３０１はオンする。

したがって、画素の発光期間には、第１のスイッチ７３０３をオンにし、第２のスイッチ７３０４及び第３のスイッチ７３０６はオフにし、信号線７３０８に供給する電位をアナログ的に変化させることで、駆動トランジスタ７３０１のオンオフを制御する。なお、信号線７３０８に供給する電位は、実施の形態１で示したように、波形５９０１、波形５９０２、波形５９０３、波形５９０４、波形５９０５、波形５９０６若しくは波形５９０７、又はこれらを複数連続して供給しても良い。

こうして、画素にアナログ信号を書き込む際に信号線７３０８に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。

また、実施の形態１で示した図４の構成についても同様に、画素の信号書き込み期間において、駆動トランジスタ４０１をオンにするためにゲート端子の電位を容量素子４０２に蓄積するときには、図３８のように、電源線４１２と第１の信号線４１０を容量素子４０２を介して接続する。このとき、駆動トランジスタ４０１のドレイン端子はゲート端子（若しくは電源線４１２）と接続されていてもよい。つまり、図３８の点線で示したところは接続されていても良いし、接続されていなくても良い。

そして、駆動トランジスタ４０１のオンオフを制御するのに必要なゲート電位を取得するときには、図３９に示すように駆動トランジスタ４０１のドレイン端子とゲート端子を接続する。こうして、駆動トランジスタ４０１がオンからオフになるときのゲート端子の電位と、そのとき第１の信号線４１０に供給されているアナログ信号電位との電位差分の電荷が容量素子４０２に蓄積される。

そして、発光期間には、図４０に示すように駆動トランジスタ４０１のゲート端子を容量素子４０２を介して第２の信号線４１１と接続し、駆動トランジスタ４０１のドレイン端子と電源線４１２とを接続する。こうして、駆動トランジスタ４０１のドレイン端子に電源線４１２の電位を供給することができる。よって、駆動トランジスタ４０１がオンすると電源線４１２から表示素子４０５に電流を供給することができる。

ここで、本実施の形態では、図３８において点線で示した駆動トランジスタ４０１のドレイン端子とゲート端子及び電源線４１２とを接続しないことによって、駆動トランジスタ４０１を十分にオンするためにゲート端子の電位を容量素子４０２に蓄積する際、表示素子４０５には電流を流さなくすることができる。よって、消費電力を低減することができる。そのような画素構成の例を図４１、図４２及び図４３に示す。

まず、図４１の画素構成について詳しく説明する。画素は駆動トランジスタ４１０１と、容量素子４１０２と、第１のスイッチ４１０３と、第２のスイッチ４１０４と、表示素子４１０５と、第３のスイッチ４１０６と、第４のスイッチ４１０７と、第５のスイッチ４１０８と、第１の信号線（Ｄａｔａ１ｌｉｎｅ）４１１０と、第２の信号線（Ｄａｔａ２ｌｉｎｅ）４１１１と、電源線（Ｓｕｐｐｌｙｌｉｎｅ）４１１２と、を有している。なお、駆動トランジスタ４１０１にはＮチャネル型トランジスタを用いている。

駆動トランジスタ４１０１のソース端子は表示素子４１０５の陽極と接続され、ゲート端子は容量素子４１０２の一方の電極と接続され、容量素子４１０２の他方の電極は、第３のスイッチ４１０６を介して第１の信号線４１１０と、第４のスイッチ４１０７を介して第２の信号線４１１１と接続されている。駆動トランジスタ４１０１のドレイン端子は第１のスイッチ４１０３を介して電源線４１１２と接続されている。なお、電源線４１１２には電源電位Ｖｄｄが供給されている。また、駆動トランジスタ４１０１のゲート端子とドレイン端子は第２のスイッチ４１０４を介して接続されている。よって第２のスイッチ４１０４がオンしているときには駆動トランジスタ４１０１のゲート端子とドレイン端子は導通する。そして、第２のスイッチ４１０４がオフすると、駆動トランジスタ４１０１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ４１０１のゲート端子（ドレイン端子）と第１の信号線４１１０により供給されるアナログ信号電位との電位差（電圧）を容量素子４１０２は保持することができる。また、駆動トランジスタ４１０１のゲート端子は第５のスイッチ４１０８を介して電源線４１１２と接続されている。また、表示素子４１０５の陰極はＶｓｓの電位が供給された配線４１０９と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。なお、電源線に供給する電位はＶｄｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。

次に、図４１の画素構成の動作原理について簡単に説明する。

画素への信号書き込み期間には、第４のスイッチ４１０７、第１のスイッチ４１０３及び第２のスイッチ４１０４をオフ第３のスイッチ４１０６をオンにし、さらに第５のスイッチ４１０８をオンにする。すると、容量素子４１０２に電流が流れ、電荷の蓄積又は放電が行われる。なお、画素の書き込み期間には、第１の信号線４１１０にはアナログ信号電位が供給される。このアナログ信号電位がビデオ信号に相当する。

こうして、駆動トランジスタ４１０１が十分にオンするゲート端子の電位が容量素子４１０２に蓄積される。そして、本構成においては、このとき、表示素子４１０５には電流が流れない。

続いて、第１のスイッチ４１０３、第４のスイッチ４１０７をオフ、第３のスイッチ４１０６をオンにしたまま、第５のスイッチ４１０８をオフにし、第２のスイッチ４１０４をオンにする。すると容量素子４１０２、駆動トランジスタ４１０１及び表示素子４１０５に電流が流れ始める。

やがて、駆動トランジスタ４１０１及び容量素子４１０２に電流が流れなくなる。このとき駆動トランジスタ４１０１はオフする。

そして、この状態になったら第２のスイッチ４１０４をオフにする。すると、容量素子４１０２には駆動トランジスタ４１０１がオフするゲート端子の電位と、第２のスイッチ４１０４をオフにした瞬間の第１の信号線４１１０に供給されているアナログ信号電位との電位差（Ｖｐ）が保持される。こうして画素にアナログ信号が書き込まれる。

なお、画素にアナログ信号が書き込まれると、その際第１の信号線４１１０に供給されたアナログ信号電位を基準にして、容量素子４１０２の他方の電極に供給される電位の変動に従って駆動トランジスタ４１０１のオンオフが制御されるようになる。つまり、容量素子４１０２の他方の電極の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ４１０１はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ４１０１はオンする。

つまり、画素にアナログ信号が書き込まれると、容量素子４１０２が電位差（Ｖｐ）を保持するため、容量素子４１０２の他方の電極の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ４１０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ４１０１はオフする。一方、容量素子４１０２の他方の電極の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ４１０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため、駆動トランジスタ４１０１はオンする。

したがって、画素の発光期間には、第２のスイッチ４１０４、第５のスイッチ４１０８、がオフの状態のまま、第３のスイッチ４１０６をオフにし、第１のスイッチ４１０３及び第４のスイッチ４１０７をオンにする。そして、第２の信号線４１１１に供給する電位をアナログ的に変化させることで、駆動トランジスタ４１０１のオンオフを制御する。なお、第２の信号線４１１１に供給する電位は、実施の形態１で示したように、波形５９０１、波形５９０２、波形５９０３、波形５９０４、波形５９０５、波形５９０６若しくは波形５９０７、又はこれらを複数連続して供給しても良い。

連続して供給することにより、発光時間を１フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる

こうして、画素にアナログ信号を書き込む際に第１の信号線４１１０に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。

次に図４２の画素構成について詳細に説明する。

画素は駆動トランジスタ４２０１と、容量素子４２０２と、第１のスイッチ４２０３と、第２のスイッチ４２０４と、表示素子４２０５と、第３のスイッチ４２０６と、第４のスイッチ４２０７と、第５のスイッチ４２０８と、第１の信号線（Ｄａｔａ１ｌｉｎｅ）４２１０と、第２の信号線（Ｄａｔａ２ｌｉｎｅ）４２１１と、電源線（Ｓｕｐｐｌｙｌｉｎｅ）４２１２と、を有している。なお、駆動トランジスタ４２０１にはＮチャネル型トランジスタを用いている。

駆動トランジスタ４２０１のソース端子は表示素子４２０５の陽極と接続され、ゲート端子は容量素子４２０２の一方の電極と接続され、容量素子４２０２の他方の電極は、第３のスイッチ４２０６を介して第１の信号線４２１０と、第４のスイッチ４２０７を介して第２の信号線４２１１と接続されている。駆動トランジスタ４２０１のドレイン端子は第５のスイッチ４２０８及び第１のスイッチ４２０３を介して電源線４２１２と接続されている。また、駆動トランジスタ４２０１のゲート端子とドレイン端子は第２のスイッチ４２０４及び第５のスイッチ４２０８を介して接続されている。よって第２のスイッチ４２０４及び第５のスイッチ４２０８がオンしているときには駆動トランジスタ４２０１のゲート端子とドレイン端子は導通する。そして、第２のスイッチ４２０４及び第５のスイッチ４２０８がオフすると、その瞬間の駆動トランジスタ４２０１のゲート端子（ドレイン端子）と第１の信号線４２１０により供給されるアナログ信号電位との電位差（電圧）を容量素子４２０２は保持することができる。また、表示素子４２０５の陰極はＶｓｓの電位が供給された配線４２０９と接続されている。なお、電源線に供給する電位はＶｄｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。

次に、図４２の画素構成の動作原理について簡単に説明する。

画素への信号書き込み期間には、第３のスイッチ４２０６、第１のスイッチ４２０３及び第２のスイッチ４２０４をオンにし、第４のスイッチ４２０７、第５のスイッチ４２０８をオフにする。すると、容量素子４２０２に電流が流れ、電荷の蓄積又は放電が行われる。なお、画素の書き込み期間には、第１の信号線４２１０にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。

こうして、駆動トランジスタ４２０１が十分にオンするゲート端子の電位が容量素子４２０２に蓄積される。そして、本構成においてはこのとき、表示素子４２０５には電流が流れない。

続いて、第３のスイッチ４２０６、第２のスイッチ４２０４をオン、第４のスイッチ４２０７をオフにしたまま、第１のスイッチ４２０３をオフにし、第５のスイッチ４２０８をオンにする。すると容量素子４２０２、駆動トランジスタ４２０１及び表示素子４２０５に電流が流れ始める。

やがて、駆動トランジスタ４２０１及び容量素子４２０２に電流が流れなくなる。こうして、駆動トランジスタ４２０１はオフする。

そして、この状態になったら第２のスイッチ４２０４をオフにする。すると、容量素子４２０２には、駆動トランジスタ４２０１がオフするゲート端子の電位と、第２のスイッチ４２０４をオフにした瞬間の第１の信号線４２１０に供給されているアナログ信号電位との電位差（Ｖｐ）が保持される。こうして画素にアナログ信号が書き込まれる。

なお、画素にアナログ信号が書き込まれると、その際第１の信号線４２１０に供給されたアナログ信号電位を基準にして、容量素子４２０２の他方の電極に供給される電位の変動に従って駆動トランジスタ４２０１のオンオフが制御されるようになる。つまり、容量素子４２０２の他方の電極の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ４２０１はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ４２０１はオンする。

つまり、画素にアナログ信号が書き込まれると、容量素子４２０２が電位差（Ｖｐ）を保持するため、容量素子４２０２の他方の電極の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ４２０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ４２０１はオフする。一方、容量素子４２０２の他方の電極の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ４２０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため、駆動トランジスタ４２０１はオンする。

したがって、画素の発光期間には、第１のスイッチ４２０３、第４のスイッチ４２０７及び第５のスイッチ４２０８をオン、第２のスイッチ４２０４及び第３のスイッチ４２０６をオフにし、第２の信号線４２１１に供給する電位をアナログ的に変化させることで、駆動トランジスタ４２０１のオンオフを制御する。なお、第２の信号線４２１１に供給する電位は、実施の形態１で示したように、波形５９０１、波形５９０２、波形５９０３、波形５９０４、波形５９０５、波形５９０６若しくは波形５９０７、又はこれらを複数連続して供給しても良い。

こうして、画素にアナログ信号を書き込む際に第１の信号線４２１０に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。

次に図４３の画素構成について詳細に説明する。

画素は駆動トランジスタ４３０１と、容量素子４３０２と、第１のスイッチ４３０３と、第２のスイッチ４３０４と、表示素子４３０５と、第３のスイッチ４３０６と、第４のスイッチ４３０７と、第５のスイッチ４３０８と、第１の信号線（Ｄａｔａ１ｌｉｎｅ）４３１０と、第２の信号線（Ｄａｔａ２ｌｉｎｅ）４３１１と、電源線（Ｓｕｐｐｌｙｌｉｎｅ）４３１２とを有している。なお、駆動トランジスタ４３０１にはＮチャネル型トランジスタを用いている。

駆動トランジスタ４３０１のソース端子は表示素子４３０５の陽極と接続され、ゲート端子は容量素子４３０２の一方の電極と接続され、容量素子４３０２の他方の電極は、第３のスイッチ４３０６を介して第１の信号線４３１０と、第４のスイッチ４３０７を介して第２の信号線４３１１と接続されている。駆動トランジスタ４３０１のドレイン端子は第１のスイッチ４３０３を介して電源線４３１２と接続されている。なお、電源線４３１２には電源電位Ｖｄｄが供給されている。また、駆動トランジスタ４３０１のゲート端子とドレイン端子は第２のスイッチ４３０４を介して接続されている。よって第２のスイッチ４３０４がオンしているときには駆動トランジスタ４３０１のゲート端子とドレイン端子は導通する。そして、第２のスイッチ４３０４がオフすると、駆動トランジスタ４３０１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ４３０１のゲート端子（ドレイン端子）と第１の信号線４３１０により供給されるアナログ信号電位との電位差（電圧）を容量素子４３０２は保持することができる。また、表示素子４３０５の陰極はＶｓｓの電位が供給された配線４３０９と接続されている。なお、電源線４３１２に供給する電位はＶｄｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源線の電位の値を変えても良い。

また、駆動トランジスタ４３０１のゲート端子は第５のスイッチ４３０８を介して第２の配線４３１３と接続されている。なお、第２の配線４３１３は、書き込み期間において駆動トランジスタ４３０１のドレイン端子に電源電位Ｖｄｄが供給されたときに駆動トランジスタ４３０１が十分にオンするゲート電位が設定されていればよい。よって、第２の配線４３１３はその画素の又は他の行の画素の第１のスイッチ４３０３、第２のスイッチ４３０４、第３のスイッチ４３０６、第４のスイッチ４３０７又は第５のスイッチ４３０８を制御する走査線であってもよい。

次に、図４３の画素構成の動作原理について簡単に説明する。

画素への信号書き込み期間には、第１のスイッチ４３０３、第２のスイッチ４３０４、第４のスイッチ４３０７をオフ、第３のスイッチ４３０６をオンにし、さらに第５のスイッチ４３０８をオンにする。すると、容量素子４３０２に電流が流れ、電荷の蓄積又は放電が行われる。なお、画素の書き込み期間には、第１の信号線４３１０にはアナログ信号電位が供給される。このアナログ信号電位がビデオ信号に相当する。

こうして、駆動トランジスタ４３０１が十分にオンするゲート端子の電位が容量素子４３０２に蓄積される。そして、本構成においてはこのとき、表示素子４３０５には電流が流れない。

続いて、第３のスイッチ４３０６をオン、第４のスイッチ４３０７及び第１のスイッチ４３０３をオフにしたまま、第５のスイッチ４３０８をオフにし、第２のスイッチ４３０４をオンにする。すると容量素子４３０２、駆動トランジスタ４３０１及び表示素子４３０５に電流が流れ始める。

やがて、駆動トランジスタ４３０１及び容量素子４３０２に電流が流れなくなる。こうして、駆動トランジスタ４３０１はオフする。

そして、この状態になったら第２のスイッチ４３０４をオフにする。すると、容量素子４３０２には、駆動トランジスタ４３０１がオフするゲート端子の電位と、第２のスイッチ４３０４をオフにした瞬間の第１の信号線４３１０に供給されているアナログ信号電位との電位差（Ｖｐ）が保持される。こうして画素にアナログ信号が書き込まれる。

なお、画素にアナログ信号が書き込まれると、その際第１の信号線４３１０に供給されたアナログ信号電位を基準にして、容量素子４３０２の他方の電極に供給される電位の変動に従って駆動トランジスタ４３０１のオンオフが制御されるようになる。つまり、容量素子４３０２の他方の電極の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ４３０１はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ４３０１はオンする。

つまり、画素にアナログ信号が書き込まれると、容量素子４３０２が電位差（Ｖｐ）を保持するため、容量素子４３０２の他方の電極の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ４３０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ４３０１はオフする。一方、容量素子４３０２の他方の電極の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ４３０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため、駆動トランジスタ４３０１はオンする。

したがって、画素の発光期間には、第２のスイッチ４３０４、第３のスイッチ４３０６、第５のスイッチ４３０８をオフにし、第１のスイッチ４３０３、第４のスイッチ４３０７をオンにした状態で、第２の信号線４３１１に供給する電位をアナログ的に変化させることで、駆動トランジスタ４３０１のオンオフを制御し、表示素子４３０５に電流が流れている時間をアナログ的に制御して、階調を表現できるようになる。

なお、第２の信号線４３１１に供給する電位は、実施の形態１で示したように、波形５９０１、波形５９０２、波形５９０３、波形５９０４、波形５９０５、波形５９０６若しくは波形５９０７、又はこれらを複数連続して供給しても良い。

こうして、画素にアナログ信号を書き込む際に第１の信号線４３１０に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。

なお、実施の形態１、実施の形態２、実施の形態３及び実施の形態４において示す構成を適宜組み合わせて用いることができる。そうして、画素への信号書き込み期間における消費電流を減らし、消費電力を小さくすることができる。

（実施の形態６）
本実施の形態では、実施の形態１で示した画素構成において、さらに表示素子の信頼性を向上させる駆動方法と、実施の形態１で示した画素構成よりもさらに表示素子の信頼性の向上する画素構成及びその駆動方法について説明する。

まず、実施の形態１の図１で示した画素構成を用いて、本実施の形態による駆動方法を説明する。

本実施の形態においては、１フレーム期間に順方向バイアス期間（書き込み期間及び発光期間）と逆方向バイアス期間とを有する。順方向バイアス期間の書き込み間及び発光期間においては、実施の形態１で示した動作と同様であるので説明は省略する。

逆方向バイアス期間には、電源線１０９に供給する電位Ｖｄｄと配線１１０に供給する電位Ｖｓｓを逆にする。つまり、逆方向バイアス期間には電源線１０９にＶｓｓを供給し、配線１１０にはＶｄｄの電位を供給する。そして、第２のスイッチ１０４をオフにし、第１のスイッチ１０３をオンにする。すると、駆動トランジスタ１０１のソース端子とドレイン端子は順方向バイアス期間とは逆になる。また、表示素子１０５の陽極又は陰極として機能していた電極も逆になる。また、このとき、信号線１０８には駆動トランジスタ１０１が十分にオンするように電位を供給する。

なお、逆方向バイアス期間の初めに駆動トランジスタ１０１のゲート端子の電位を設定してもよい。つまり、図６８に示すように、逆方向バイアス期間の初めに、ゲート電位設定期間Ｔｒを設ける。このとき、第１の走査線１０６及び第２の走査線１０７にＨレベルの信号を供給し、第１のスイッチ１０３及び第２のスイッチ１０４をオンにする。そして、電源線１０９の電位はＶｄｄに設定し、信号線１０８にはＬレベルの電位を供給しておく。すると、駆動トランジスタ１０１のゲート端子の電位Ｖｄｄと信号線１０８のＬレベルの電位との電位差が容量素子１０２に保持される。

逆方向バイアス期間において、ゲート電位設定期間Ｔｒが終了すると、第１の走査線１０６の電位がＨレベルのまま、第２の走査線１０７の電位がＬレベルになり、第１のスイッチ１０３はオン、第２のスイッチ１０４はオフする。そして、信号線１０８の電位がＬレベルからＨレベルになる。すると、容量素子１０２が電位差を保持したまま、信号線１０８の電位が高くなるので、駆動トランジスタ１０１のゲート端子の電位はＶｄｄ以上となり、駆動トランジスタ１０１は十分にオンすることができる。

したがって、駆動トランジスタ１０１がオンし、表示素子１０５には、順方向バイアス期間とは逆の電圧を表示素子１０５に印加することができる。

このように、逆方向バイアス期間において、順方向バイス期間とは逆方向の電圧を表示素子１０５に印加しても、正常な表示素子１０５には電流は流れない（若しくは流れたとしても微少な電流である）。一方、表示素子１０５に短絡箇所が有る場合には、その短絡箇所に電流が流れる。よって、逆方向バイアス期間には、この短絡箇所を絶縁するのに十分な電流を流すように逆方向の電圧を印加する。

よって、上述したように、逆方向バイアス期間において、電源線１０９に供給する電位はＶｓｓに限られない。また、配線１１０に供給する電位もＶｄｄに限られない。つまり、逆方向バイアス期間に表示素子１０５の短絡箇所を絶縁するのに十分な電流を流せれば良い。

このように、表示素子１０５の短絡箇所を絶縁することにより、画素の表示不良を改善することができる。また、表示素子１０５の寿命を延ばすことが可能となる。

また、実施の形態１とは異なる画素構成により、表示素子の信頼性を高くする画素について図６６を用いて説明する。

画素は駆動トランジスタ６６０１と、容量素子６６０２と、第１のスイッチ６６０３と、第２のスイッチ６６０４と、表示素子６６０５と、第１の走査線（Ｇ１ｌｉｎｅ）６６０６と、第２の走査線（Ｇ２ｌｉｎｅ）６６０７と、信号線（Ｄａｔａｌｉｎｅ）６６０８と、電源線（Ｓｕｐｐｌｙｌｉｎｅ）６６０９と、逆バイアス用スイッチ６６２１とを有している。なお、駆動トランジスタ６６０１にはＮチャネル型トランジスタを用いている。

駆動トランジスタ６６０１のソース端子は表示素子６６０５の陽極と接続され、ゲート端子は容量素子６６０２を介して信号線６６０８と接続され、ドレイン端子は第１のスイッチ６６０３を介して電源線６６０９と接続されている。なお、電源線６６０９には電源電位Ｖｄｄが供給されている。なお、電源線６６０９に供給する電位はＶｄｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源電位の値を変えても良い。

また、駆動トランジスタ６６０１のゲート端子とドレイン端子は第２のスイッチ６６０４を介して接続されている。よって第２のスイッチ６６０４がオンしているときには駆動トランジスタ６６０１のゲート端子とドレイン端子は導通する。そして、第２のスイッチ６６０４がオフすると、駆動トランジスタ６６０１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ６６０１のゲート端子（ドレイン端子）と信号線６６０８との電位差（電圧）を容量素子６６０２は保持することができる。また、表示素子６６０５の陰極はＶｓｓの電位が供給された第１の配線６６１０と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。また、駆動トランジスタ６６０１のソース端子と表示素子６６０５の陽極は、逆バイアス用スイッチ６６２１を介してＶｓｓ２の電位が供給された第２の配線６６２２と接続されている。なお、Ｖｓｓ２とはＶｓｓ２＜Ｖｓｓを満たす電位である。

次に、図６６の画素構成の動作原理について説明する。

なお、本実施の形態に示す画素構成では、１フレーム期間に順方向バイアス期間（書き込み期間及び発光期間）と逆方向バイアス期間とを有する。

画素の信号書き込み期間には、逆バイアス用スイッチ６６２１をオフにした状態で、第１の走査線６６０６及び第２の走査線６６０７に信号を入力し、第１のスイッチ６６０３及び第２のスイッチ６６０４をオンさせる。すると、駆動トランジスタ６６０１のドレイン端子とゲート端子に電源線６６０９の電源電位（Ｖｄｄ）が供給される。そして、容量素子６６０２、駆動トランジスタ６６０１及び表示素子６６０５に電流が流れ、容量素子６６０２では電荷の蓄積又は放電が行われる。なお、画素への信号書き込み期間には、信号線６６０８にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。

やがて、容量素子６６０２には電流が流れなくなる。そして、駆動トランジスタ６６０１及び表示素子６６０５に電流が流れる。なぜなら、このとき駆動トランジスタ６６０１のゲート端子は、第２のスイッチ６６０４によってドレイン端子と導通しているため、ゲート端子の電位は、電源電位（Ｖｄｄ）となり駆動トランジスタ６６０１はオンしているからである。

この状態で、第１のスイッチ６６０３をオフにすると、駆動トランジスタ６６０１と容量素子６６０２に電流が流れ、やがて、駆動トランジスタ６６０１及び容量素子６６０２に電流が流れなくなる。こうして、駆動トランジスタ６６０１はオフする。このとき、駆動トランジスタ６６０１のゲートソース間電圧Ｖｇｓはしきい値電圧Ｖｔｈに概ね等しくなっている。

そして、この状態になったら第２のスイッチ６６０４をオフする。すると、容量素子６６０２には、駆動トランジスタ６６０１がオフするゲート端子の電位と、第２のスイッチ６６０４をオフにした瞬間の信号線６６０８に供給されているアナログ信号電位との電位差（Ｖｐ）が保持される。こうして画素にアナログ信号が書き込まれる。

なお、上述した第１のスイッチ６６０３のオンオフを制御する信号は第１の走査線６６０６に、第２のスイッチ６６０４のオンオフを制御する信号は第２の走査線６６０７にパルス信号を入力して行うことができる。

なお、画素にアナログ信号が書き込まれると、その際信号線６６０８に供給されたアナログ信号電位を基準にして、信号線６６０８の電位の変動に従って駆動トランジスタ６６０１のオンオフが制御されるようになる。つまり、信号線６６０８の電位が、信号書き込み期間に画素に書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ６６０１はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ６６０１はオンする。

画素にアナログ信号が書き込まれると、容量素子６６０２が電位差（Ｖｐ）を保持するため、信号線６６０８の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ６６０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ６６０１はオフする。一方、信号線６６０８の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ６６０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため駆動トランジスタ６６０１はオンする。

したがって、画素の発光期間には、逆バイアス用スイッチ６６２１をオフにしたまま、第２のスイッチ６６０４をオフにし、第１のスイッチ６６０３をオンにした状態で、信号線６６０８に供給する電位をアナログ的に変化させることで、駆動トランジスタ６６０１のオンオフを制御し、表示素子６６０５に電流が流れている時間をアナログ的に制御して、階調を表現できるようになる。

なお、信号線６６０８に供給する電位は、実施の形態１で示したように、波形５９０１、波形５９０２、波形５９０３、波形５９０４、波形５９０５、波形５９０６若しくは波形５９０７、又はこれらを複数連続して供給しても良い。

そして、逆方向バイアス期間には、第１のスイッチ６６０３及び第２のスイッチ６６０４をオフにし、逆バイアス用スイッチ６６２１をオンにする。

すると、駆動トランジスタ６６０１のドレイン端子は電源線６６０９や信号線６６０８と非導通となる。そして、順方向バイアス期間（書き込み期間及び発光期間のことをいう）において、表示素子６６０５の陽極として機能していた電極は第２の配線６６２２と接続され、陰極として機能していた電極には第１の配線６６１０が接続される。よって、順方向バイアス期間において表示素子６６０５の陽極や陰極として機能していたそれぞれの電極に供給される電位の高低が、逆方向バイアス期間には逆になる。つまり、逆方向バイアス期間においては、表示素子６６０５に時間階調表示期間とは逆方向の電圧を印加する。

このように、逆方向バイアス期間において、順方向バイアス期間とは逆方向の電圧を表示素子６６０５に印加しても、正常な表示素子６６０５には電流は流れない。一方、表示素子６６０５に短絡箇所が有る場合には、その短絡箇所に電流が流れる。よって、逆方向バイアス期間には、この短絡箇所を絶縁するのに十分な電流を流すように逆方向の電圧を印加する。

このように、表示素子６６０５の短絡箇所を絶縁することにより、画素の表示不良を改善することができる。また、表示素子６６０５の寿命を延ばすことが可能となる。

なお、図６７に示すように第１の配線（Ｃａｔｈｏｄｅ）６６１０の電位を順方向バイアス期間よりも逆方向バイアス期間は高くするとよい。こうすることで、表示素子６６０５の短絡箇所を絶縁するために十分な電圧を設定しやすくなる。

（実施の形態７）
本実施の形態では、画素にソースフォロワを適用し、表示素子を駆動するトランジスタにｐチャネル型のトランジスタを用いている。

画素は駆動トランジスタ６９０１と、容量素子６９０２と、第１のスイッチ６９０３と、第２のスイッチ６９０４と、表示素子６９０５と、第１の走査線（Ｇ１ｌｉｎｅ）６９０６と、第２の走査線（Ｇ２ｌｉｎｅ）６９０７と、信号線（Ｄａｔａｌｉｎｅ）６９０８と、電源線（Ｓｕｐｐｌｙｌｉｎｅ）６９０９と、を有している。なお、駆動トランジスタ６９０１にはＰチャネル型トランジスタを用いている。

駆動トランジスタ６９０１のソース端子は表示素子６９０５の陰極と接続され、ゲート端子は容量素子６９０２を介して信号線６９０８と接続され、ドレイン端子は第１のスイッチ６９０３を介して電源線６９０９と接続されている。なお、電源線６９０９には電源電位Ｖｓｓが供給されている。また、駆動トランジスタ６９０１のゲート端子とドレイン端子は第２のスイッチ６９０４を介して接続されている。よって第２のスイッチ６９０４がオンしているときには駆動トランジスタ６９０１のゲート端子とドレイン端子は導通する。そして、第２のスイッチ６９０４がオフすると、駆動トランジスタ６９０１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ６９０１のゲート端子（ドレイン端子）と信号線６９０８との電位差（電圧）を容量素子６９０２は保持することができる。また、表示素子６９０５の陽極はＶｄｄの電位が供給された配線６９１０と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。なお、電源線６９０９に供給する電位はＶｓｓに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に電源線６９０９の電位の値を変えても良い。

次に、図６９の画素構成の動作原理について説明する。

画素の信号書き込み期間に、第１の走査線６９０６及び第２の走査線６９０７に信号を入力し、第１のスイッチ６９０３及び第２のスイッチ６９０４をオンさせる。すると、駆動トランジスタ６９０１のドレイン端子とゲート端子に電源線６９０９の電源電位（Ｖｓｓ）が供給される。そして、容量素子６９０２、駆動トランジスタ６９０１及び表示素子６９０５に電流が流れ、容量素子６９０２では電荷の蓄積又は放電が行われる。なお、画素への信号書き込み期間には、信号線６９０８にはアナログ信号電位が供給される。このアナログ信号電位はビデオ信号に相当する。

やがて、容量素子６９０２には電流が流れなくなる。そして、駆動トランジスタ６９０１及び表示素子６９０５に電流が流れる。なぜなら、このとき駆動トランジスタ６９０１のゲート端子は、第２のスイッチ６９０４によってドレイン端子と導通しているため、ゲート端子の電位は、電源電位（Ｖｓｓ）となり駆動トランジスタ６９０１はオンしているからである。

この状態で、第１のスイッチ６９０３をオフにすると、駆動トランジスタ６９０１と容量素子６９０２に電流が流れ、やがて、駆動トランジスタ６９０１及び容量素子６９０２に電流が流れなくなる。こうして、駆動トランジスタ６９０１はオフする。このとき、駆動トランジスタ６９０１のゲートソース間電圧Ｖｇｓはしきい値電圧Ｖｔｈに概ね等しくなっている。

そして、この状態になったら第２のスイッチ６９０４をオフする。すると、容量素子６９０２には、駆動トランジスタ６９０１がオフするゲート端子の電位と、第２のスイッチ６９０４をオフにした瞬間の信号線６９０８に供給されているアナログ信号電位との電位差（Ｖｐ）が保持される。こうして画素にアナログ信号が書き込まれる。

なお、上述した第１のスイッチ６９０３のオンオフを制御する信号は第１の走査線６９０６に、第２のスイッチ６９０４のオンオフを制御する信号は第２の走査線６９０７にパルス信号を入力して行うことができる。

なお、画素にアナログ信号が書き込まれると、その際信号線６９０８に供給されたアナログ信号電位を基準にして、信号線６９０８の電位の変動に従って駆動トランジスタ６９０１のオンオフが制御されるようになる。つまり、信号線６９０８の電位が、信号書き込み期間に画素に書き込まれた際のアナログ信号電位以上のときには駆動トランジスタ６９０１はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より低くなると駆動トランジスタ６９０１はオンする。

画素にアナログ信号が書き込まれると、容量素子６９０２が電位差（Ｖｐ）を保持するため、信号線６９０８の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以上のときには、駆動トランジスタ６９０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以上となり、駆動トランジスタ６９０１はオフする。一方、信号線６９０８の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より低くなると、駆動トランジスタ６９０１のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より低くなるため駆動トランジスタ６９０１はオンする。

したがって、画素の発光期間には、第２のスイッチ６９０４をオフにし、第１のスイッチ６９０３をオンにした状態で、信号線６９０８に供給する電位をアナログ的に変化させることで、駆動トランジスタ６９０１のオンオフを制御し、表示素子６９０５に電流が流れている時間をアナログ的に制御して、階調を表現できるようになる。

なお、信号線６９０８に供給する電位は、実施の形態１で示したように、波形５９０１、波形５９０２、波形５９０３、波形５９０４、波形５９０５、波形５９０６若しくは波形５９０７、又はこれらを複数連続して供給しても良い。

本実施の形態に示すように、Ｐチャネル型のトランジスタを駆動トランジスタに用いることで、ホットキャリアの発生を防止することができ、トランジスタの劣化寿命をのばすことが可能である。

また、本実施の形態の画素構成を有する表示パネルにおいて、図１３（Ａ）に示すような上面射出構造とするとき、陽極となる第２の電極１３０４をＩＴＯやＩＺＯなどの透光性の高い透明導電膜とすることができる。

また、図２５のように、電源線としてとなりの行の画素の第２の走査線を用いる構成において、駆動トランジスタ２５０１をＰチャネル型トランジスタとして、第１のスイッチング用トランジスタ２５０３及び第２のスイッチング用トランジスタ２５０４をＮチャネル型トランジスタとすることができる。よって、スイッチング用トランジスタのリーク電流を低減することができる。

（実施の形態８）
本実施の形態では、本発明の画素構成を有するフルカラー表示の好適な表示装置の構成について説明する。

フルカラー表示の場合には、電源線（Ｓｕｐｐｌｙｌｉｎｅ）を色要素の画素毎に設け、それぞれの電源線の電位を色要素毎に設定することで、表示素子の輝度を色毎にそれぞれ調整することができるので、表示素子が色毎に異なる輝度特性であっても、色合いを調整することができる。例えば、図２で示したような画素を有する場合には、電源線Ｐ１〜Ｐｎのうち、Ｒ（赤）の色要素の画素の表示素子の陽極に入力する電位が供給される電源線、Ｇ（緑）の色要素の画素の表示素子の陽極に入力する電位が供給される電源線、Ｂ（青）の色要素の画素の表示素子の陽極に入力する電位が供給される電源線、Ｗ（白）の色要素の画素の表示素子の陽極に入力する電位が供給される電源線にはそれぞれの色毎の輝度特性に応じた電位を定めることができる。

また、他の構成として、例えば、画素の表示素子に白色（Ｗ）の表示素子を適用して、カラーフィルターを用いてフルカラー表示を行うことにより、色要素毎から得られる輝度を概ね等しくすることができる。

また、他の構成として、図７４に本実施の形態の表示装置の模式図を示す。なお、図７４では一例としてＲＧＢのそれぞれの表示素子を用いたそれぞれの色要素の画素からなるフルカラー表示装置の模式図を示している。表示装置は、三角波電位生成回路７４０１Ｒ、７４０１Ｇ、７４０１Ｂ、切り替え回路７４０２、画素部７４０３を有する。画素部７４０３には、複数の画素７４０４がマトリクスに配置されている。Ｒの画素列へは信号線Ｄｒから、Ｇの画素列へは信号線Ｄｇから、Ｂの画素列へは信号線Ｄｂから信号が入力される。なお、画素７４０４は図１の画素構成を適用しているがこれに限定されない。本発明の画素を適宜適用することが可能である。

また、三角波電位生成回路７４０１Ｒは、Ｒの色要素の画素列の三角波電位を生成する。また、三角波電位生成回路７４０１Ｇは、Ｇの色要素の画素列、三角波電位生成回路７４０１Ｂは、Ｂの色要素の画素列の三角波電位を生成する。

画素の信号書き込み期間には、切り替え回路７４０２により、ビデオ信号（Ａｎａｌｏｇｖｉｄｅｏｄａｔａ）が入力される端子とそれぞれの信号線Ｄｒ、Ｄｇ、Ｄｂを接続する。そして、発光期間になると、切り替え回路７４０２は、三角波電位生成回路７４０１Ｒにより三角波が入力される端子と信号線Ｄｒ、三角波電位生成回路７４０１Ｇにより三角波が入力される端子と信号線Ｄｇ、三角波電位生成回路７４０１Ｂにより三角波が入力される端子と信号線Ｄｂとを接続する。

こうして、色毎の画素によって、別々の三角波を供給することができる。したがって、色毎の表示素子の輝度特性に応じて、発光時間を制御することができるためきれいな表示のフルカラー表示を行うことができる。また、画素部７４０３内に色要素の画素毎に配線を設ける必要がないため開口率も高くすることができる。

表示素子の輝度特性と信号線に入力する三角波との関係を、図７５を用いて説明する。一例として、Ｒの色要素となる画素の表示素子の輝度特性を基準に、Ｇの色要素の画素の表示素子から得られる輝度が低く、Ｂの色要素の画素の表示素子から得られる輝度が高い場合について説明する。

この場合には、信号線Ｄｒ（ＤａｔａｌｉｎｅＲｐｉｘｅｌ）に入力する三角波の電位を基準にすると、信号線Ｄｇ（ＤａｔａｌｉｎｅＧｐｉｘｅｌ）に入力する三角波の電位は急勾配にする。つまり、三角波の電位の振幅を大きくする。一方、信号線Ｄｂ（ＤａｔａｌｉｎｅＢｐｉｘｅｌ）に入力する三角波電位は緩勾配にする。つまり、三角波電位の振幅を小さくする。

こうすることにより、同じ階調であっても画素の色要素毎によって、発光時間を変えることができる。例えば、Ｒの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｒ）、Ｇの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｇ）、Ｂの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｂ）となる。

また、他の構成として、ビデオ信号の電位の幅を色要素毎に変えてもよい。つまり、図７６に示すように、Ｒの色要素の画素を基準として、Ｇの色要素の画素の表示素子から得られる輝度が低い場合には、Ｇのビデオ信号の幅を小さくする。また、Ｂの色要素の画素の表示素子から得られる輝度が高い場合には、Ｂのビデオ信号の幅を大きくする。こうして、同じ階調であっても画素の色要素毎によって、発光時間を変えることができる。例えば、Ｒの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｒ）、Ｇの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｇ）、Ｂの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｂ）となる。

また、他の構成として、色要素毎にそれぞれの階調に対応するビデオ信号の電位をシフトさせる構成と、色要素毎に三角波電位の振幅を変える構成を組み合わせてもよい。こうすることで、振幅を小さくすることができ、消費電力の低減を図ることができる。

（実施の形態９）
また、断面図７７を用いて図７３の画素を有する表示パネルの好適な構成の断面構造について説明する。

基板７７０１上に下地膜７７０２を有している。基板７７０１としてはガラス基板、石英基板、プラスチック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を用いることができる。下地膜７７０２はＣＶＤ法やスパッタ法により形成することができる。例えばＳｉＨ_４、Ｎ_２Ｏ、ＮＨ_３を原料に用いたＣＶＤ法により形成した酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を適用することができる。また、これらの積層を用いても良い。なお、下地膜７７０２は基板７７０１から不純物が半導体層に拡散することを防ぐために設けるものであり、基板７７０１にガラス基板や石英基板を用いている場合には下地膜７７０２は設けなくてもよい。

下地膜７７０２上に島状の半導体層を有する。半導体層にはトランジスタ７７２７のチャネル形成領域７７０３、ソース領域又はドレイン領域となる不純物領域７７０４及び低濃度不純物領域（ＬＤＤ領域）７７０５、並びにトランジスタ７７２８のチャネル形成領域７７０６、ソース又はドレイン領域となる不純物領域７７０７、低濃度不純物領域（ＬＤＤ領域）７７０８が形成されている。そして、チャネル形成領域７７０３及びチャネル形成領域７７０６上にゲート絶縁膜７７０９を介してゲート電極７７１０及びゲート電極７７１１を有している。ゲート絶縁膜７７０９としてはＣＶＤ法やスパッタ法により形成される酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を用いることができる。また、ゲート電極７７１０及びゲート電極７７１１としてはアルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、アルミニウム又は銅を主成分とする薄膜、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜等を用いることができる。

ゲート電極７７１０の脇にはサイドウォール７７１２、ゲート電極７７１１の脇にはサイドウォール７７１３が形成されている。ゲート電極７７１０及びゲート電極７７１１を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸化窒化シリコン膜を形成した後、エッチバックしてサイドウォール７７１２及びサイドウォール７７１３を形成することができる。

なお、低濃度不純物領域７７０５、低濃度不純物領域７７０８はそれぞれサイドウォール７７１２、サイドウォール７７１３の下部に位置している。つまり、自己整合的に低濃度不純物領域７７０５及び低濃度不純物領域７７０８が形成されている。なお、サイドウォール７７１２，７７１３は、低濃度不純物領域７７０５及び低濃度不純物領域７７０８を自己整合的に形成するために設けているのであって、必ずしも設けなくともよい。

ゲート電極７７１０、ゲート電極７７１１、サイドウォール７７１２、サイドウォール７７１３およびゲート絶縁膜７７０９上には第１の層間絶縁膜を有している。第１の層間絶縁膜は下層に無機絶縁膜７７１４、上層に樹脂膜７７１５を有している。無機絶縁膜７７１４としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜７７１５としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。

第１の層間絶縁膜上には、配線７７１６、配線７７１７、配線７７１８及び配線７７１９を有し、配線７７１６及び配線７７１７はコンタクトホールを介して不純物領域７７０４と、配線７７１８及び配線７７１９はコンタクトホールを介して不純物領域７７０７と電気的に接続されている。配線７７１６、配線７７１７、配線７７１８及び配線７７１９としては、チタン（Ｔｉ）膜やアルミニウム（Ａｌ）膜や銅（Ｃｕ）膜やＴｉを含むアルミニウム膜などを用いることができる。なお、配線７７１６、配線７７１７、配線７７１８及び配線７７１９と同じ層に信号線などの配線を設ける場合には低抵抗な銅を用いるとよい。

配線７７１６、配線７７１７、配線７７１８及び配線７７１９および第１の層間絶縁膜上に第２の層間絶縁膜７７２０を有する。第２の層間絶縁膜７７２０としては、無機絶縁膜や、樹脂膜、又はこれらの積層を用いることができる。無機絶縁膜としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。

第２の層間絶縁膜７７２０上には画素電極７７２１および配線７７２２を有している。画素電極７７２１および配線７７２２は同じ材料により形成されている。つまり、同じ層に同時に形成されている。画素電極７７２１や配線７７２２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン（ＴｉＮ）膜、クロム（Ｃｒ）膜、タングステン（Ｗ）膜、亜鉛（Ｚｎ）膜、プラチナ（Ｐｔ）膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。

画素電極７７２１および配線７７２２の端部を覆うように絶縁物７７２３を有する。
例えば、絶縁物７７２３としては、ポジ型の感光性アクリル樹脂膜を用いることができる。

画素電極７７２１上に有機化合物を含む層７７２４が形成され、有機化合物を含む層７７２４の一部は絶縁物７７２３上に重なっている。なお、有機化合物を含む層７７２４は、配線７７２２上には形成されていない。

有機化合物を含む層７７２４、絶縁物７７２３および配線７７２２上に対向電極７７２５を有している。対向電極７７２５に用いる材料としては、仕事関数の小さい材料を用いることが望ましい。例えば、アルミニウム（Ａｌ）、銀（Ａｇ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、若しくはこれらの合金又は、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ_２、若しくはＣａＮなどの金属薄膜を用いることができる。こうして薄い金属薄膜を用いることで光を透過させることが可能な陰極を形成することができる。

対向電極７７２５と画素電極７７２１とにより有機化合物を含む層７７２４が挟まれた領域では表示素子７７２６が形成されている。

また、絶縁物７７２３により有機化合物を含む層７７２４が隔離されている領域では、接合部７７２９が形成され、対向電極７７２５と配線７７２２とが接している。よって、配線７７２２が対向電極７７２５の補助電極として機能し、対向電極７７２５を低抵抗化することができる。よって、対向電極７７２５の膜厚を薄くすることができ、透過率を高くすることができる。したがって、表示素子７７２６から得られる光を上面から取り出す構造の表示パネルにおいて、より高い輝度を得ることができる。

なお、対向電極７７２５をより低抵抗化するため、金属薄膜と透明導電膜（ＩＴＯ（インジウムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いてもよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることによっても光を透過させることが可能な陰極を形成することができる。

なお、不純物領域７７０４及び不純物領域７７０７にはＮ型の不純物がドーピングされている。よって、トランジスタ７７２７及びトランジスタ７７２８はＮチャネル型のトランジスタである。

つまり、トランジスタ７７２７が図７３の画素の駆動トランジスタ７３０１に相当し、トランジスタ７７２８が図７３の画素のスイッチ７３０６に相当する。また、配線７７２２が図７３の画素における配線７３１０であり、対向電極７７２５が図７３の画素における表示素子７３０５の陰極である。つまり、図７３の画素において配線７３１０と表示素子７３０５の陰極とが接続されている。

なお、図７７で説明した表示パネルは対向電極７７２５の膜を薄くすることができ、上面から射出する光の透光性がよい。よって、上面からの輝度が高くすることができる。また、対向電極７７２５と配線７７２２を接続することにより、対向電極７７２５及び配線７７２２を低抵抗化することができる。よって、消費電力の低減を図ることができる。

次に上面からみた表示パネルの模式図７８（Ａ）、（Ｂ）を用いて表示パネルの構成について説明する。基板７８００上に信号線駆動回路７８０１、走査線駆動回路７８０２、画素部７８０３が形成されている。なお、基板７８００はＦＰＣ（フレキシブルプリントサーキット）７８０４と接続され、信号線駆動回路７８０１や走査線駆動回路７８０２に入力されるビデオ信号、クロック信号、スタート信号等の信号を外部入力端子となるＦＰＣ７８０４から受け取る。ＦＰＣ７８０４と基板７８００との接合部上にはＩＣチップ（メモリ回路や、バッファ回路などが形成された半導体チップ）７８０５がＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）等で実装されている。なお、ここではＦＰＣ７８０４しか図示されていないが、このＦＰＣ７８０４にはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むものとする。

図７８（Ａ）に示す表示パネルの画素部７８０３には画素がマトリクスに配置されている。そして、それぞれの色要素毎の画素列となっている。そして、有機化合物を含む層７８０７は色毎に一列分の画素に渡って設けられている。そして、画素部において、有機化合物を含む層７８０７の設けられていない領域７８０６にて、画素電極と同じ材料で形成された配線と対向電極との接合部を形成する。つまり、図７７の断面図における接合部７７２９を図７８（Ａ）における領域７８０６に形成する。また、画素部における上面の模式図を図７９に示す。図７９は、画素電極７９０１と同じ材料にて配線７９０２が形成されている。そして、画素電極７９０１は図７７の画素電極７７２１に相当し、配線７９０２が図７７の配線７７２２に相当する。一列分の画素電極７９０１に渡って有機化合物を含む層が形成され、画素電極７９０１と対向電極で挟まれる領域にそれぞれ表示素子が形成される。そして、接合部では対向電極と配線７９０２と接しているため対向電極の低抵抗化を図ることができる。つまり、配線７９０２が対向電極の補助電極として機能する。なお、図７９のような画素部の構成とすることで開口率が高く、且つ対向電極の低抵抗化を図った表示パネルを提供することが可能となる。

図７８（Ｂ）に示す表示パネルの画素部７８０３には画素がマトリクスに配置されている。そして、それぞれの色要素毎の画素列となっている。そして、有機化合物を含む層７８１７は色毎に一列分の画素にそれぞれ設けられている。そして、画素部において、有機化合物を含む層７８１７の設けられていない領域７８１６にて、画素電極と同じ材料で形成された配線と対向電極との接合部を形成する。つまり、図７７の断面図における接合部７７２９を図７８（Ｂ）における領域７８１６に形成する。また、画素部における上面の模式図を図８０に示す。図８０は、画素電極８００１と同じ材料にて配線８００２が形成されている。そして、画素電極８００１は図７７の画素電極７７２１に相当し、配線８００２が図７７の配線７７２２に相当する。画素電極８００１のそれぞれに有機化合物を含む層が形成され、画素電極８００１と対向電極で挟まれる領域にそれぞれ表示素子が形成される。そして、接合部では対向電極と配線８００２と接しているため対向電極の低抵抗化を図ることができる。つまり、配線８００２が対向電極の補助電極として機能する。なお、図８０のような画素部の構成とすることでより対向電極の低抵抗化を図った表示パネルを提供することが可能となる。

本実施の形態に示した表示パネルは、対向電極の透光性がよく、画素の開口率が高いため、輝度を低くしても必要な光度を得ることができる。よって、表示素子の信頼性を向上させることができる。また、対向電極の低抵抗化も図れるため消費電力も低減することができる。

（実施の形態１０）
本実施の形態では、発光期間に信号線（Ｄａｔａｌｉｎｅ）に供給する電位をアナログに変化させずに所定の電位を供給する駆動方法について説明する。なお、本実施の形態において示す駆動方法は実施の形態１乃至実施の形態９に示した表示装置に適用することができる。

一例として実施の形態１に示した図２の表示装置に本実施の形態の駆動方法を適用した場合にいて、図８１のタイミングチャートを用いて詳細に説明する。図８１は図２における表示装置の画素部２０４のある画素列（ｊ列目）のタイミングチャートを示す図である。なお、画素部２０４に複数配置されたそれぞれの画素は、画素２０５と同様の構成であるため、それぞれの画素の駆動トランジスタ、容量素子、第１のスイッチ、第２のスイッチ及び表示素子は画素２０５と同様の符号を用いて説明する。

図８１に示すように、書き込み期間にはｊ列目の画素のＤａｔａｌｉｎｅ（信号線Ｄｊ）にアナログ信号電位が入力されている。そして、ｉ行目のＧ１ｌｉｎｅ（第１の走査線Ｇ１ａ_ｉ）とＧ２ｌｉｎｅ（第２の走査線Ｇ２ｂ_ｉ）にパルス信号が入力されると、第１のスイッチ２０８と第２のスイッチ２０９がオンし、ｉ行目の画素の駆動トランジスタ２０６のドレイン端子には電源線Ｐｊからの電源電位（Ｖｄｄ）が供給され、容量素子２０７、駆動トランジスタ２０６及び表示素子２１０に電流が流れる。そして、容量素子２０７では電荷の蓄積若しくは放電が行われる。つまり、容量素子２０７にもともと蓄積されていた電荷とＤａｔａｌｉｎｅ（信号線Ｄｊ）に供給された電位（Ｖａ）との関係で電荷の蓄積か放電のどちらかが起きる。そして、第１の走査線Ｇ１ａ_ｉに入力されたパルス幅より第２の走査線Ｇ２ｂ_ｉに入力されるパルス信号の方がパルス幅が長いことから、第２のスイッチ２０９がオンしたまま第１のスイッチ２０８がオフする。そして、第１のスイッチ２０８がオフした瞬間は、駆動トランジスタ２０６のゲート端子は電源電位（Ｖｄｄ）が供給されているため駆動トランジスタ２０６はオンしている。よって、駆動トランジスタ２０６、表示素子２１０及び容量素子２０７に電流が流れる。やがて、駆動トランジスタ２０６、表示素子２１０及び容量素子２０７に電流が流れなくなる。つまり定常状態となる。こうして、駆動トランジスタ２０６はオフする。このとき、駆動トランジスタ２０６のゲートソース間電圧Ｖｇｓはしきい値電圧Ｖｔｈに概ね等しくなっている。なお、完全に定常状態にならなくても良い。駆動トランジスタ２０６のオンオフを制御するのに必要なゲート電位が取得できれば良い。その後、第２のスイッチ２０９をオフにし、容量素子２０７は駆動トランジスタ２０６がオフするゲート端子の電位と、第２のスイッチ２０９がオフした瞬間の信号線Ｄｊに供給されているアナログ信号電位との電位差を保持する。こうして、ｉ行目ｊ列の画素にＤａｔａｌｉｎｅ（信号線Ｄｊ）からアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのＤａｔａｌｉｎｅ（信号線Ｄ１〜Ｄｎ）からそれぞれのアナログ信号電位が入力され、各列のｉ行目の画素にアナログ信号が書き込まれる。

次に、ｉ＋１行目のＧ１ｌｉｎｅ（第１の走査線Ｇ１ａ_ｉ＋１）とＧ２ｌｉｎｅ（第２の走査線Ｇ２ｂ_ｉ＋１）にパルス信号が入力されると、ｉ＋１行目ｊ列の画素のＤａｔａｌｉｎｅ（信号線Ｄｊ）には電位（Ｖｂ）が入力され、画素にアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのＤａｔａｌｉｎｅ（信号線Ｄ１〜Ｄｎ）からそれぞれのアナログ信号電位が入力され、各列のｉ＋１行目の画素にアナログ信号が書き込まれる。

このように、画素の各行のＧ１ｌｉｎｅ（第１の走査線Ｇ１ａ_１〜Ｇ１ａ_ｍ）とＧ２ｌｉｎｅ（第２の走査線Ｇ２ｂ_１〜Ｇ２ｂ_ｍ）にパルス信号が入力されて、それぞれの画素にアナログ信号が書き込まれると１フレーム期間の画素部２０４へのアナログ信号の書き込み期間が終了する。

続いて、発光期間について説明する。全行の画素の第１のスイッチ２０８をオン、第２のスイッチ２０９をオフにするように、それぞれ第１の走査線Ｇ１ａ_１〜Ｇ１ａ_ｍ及び第２の走査線Ｇ２ｂ_１〜Ｇ２ｂ_ｍへ信号を供給し、図８１に示すようにＤａｔａｌｉｎｅ（信号線Ｄ１〜Ｄｎ）に所定の電位を供給する。なお、この所定の電位は画素を非点灯にするときのビデオ信号に相当するアナログ信号電位と概略等しい電位とするとよい。

すると、画素を非点灯にするときのビデオ信号が入力されている画素の駆動トランジスタ２０６のゲート端子は、書き込み期間に信号線に入力されたアナログ信号電位と概略
等しい電位となる。よって、その画素の駆動トランジスタ２０６のゲートソース間電圧がほぼしきい値電圧となり、その画素は非点灯となる。

一方、画素を点灯にするときのビデオ信号が入力されている画素の駆動トランジスタ２０６のゲート端子は、書き込み期間に信号線に入力されたアナログ信号電位よりも高くなる。そして、駆動トランジスタ２０６のゲートソース間電圧はしきい値電圧以上となり、その画素は点灯する。そして、このとき、各画素の駆動トランジスタ２０６のゲートソース間電圧は、書き込み期間に信号線に供給されたアナログ信号電位が低いほど大きくなる。

例えば、図８２に示すように、画素の駆動トランジスタを飽和領域で動作させ、８階調表示の場合において、階調数１、階調数２、・・・、階調数７の順のように駆動トランジスタのゲートソース間電圧を大きくなるようにすれば、表示素子２１０に流れる電流Ｉｄを画素の階調にしたがった大きさに制御することができる。なお、階調数０の画素の駆動トランジスタ２０６のゲートソース間電圧はしきい値電圧以下となるようにして電流Ｉｄを０となるようにする。

本実施の形態に示す駆動方法を用いることにより、画素の発光強度をアナログ制御して階調を表現することができるため、画面のちらつきを防止することができる。

（実施の形態１１）
本実施の形態では、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の形態５、実施の形態６及び実施の形態７で示した画素構成を有する表示装置において、より好適な表示装置の構成について説明する。

本実施の形態の表示装置の特徴は、走査線や信号線にバッファを設けている。つまり、走査線駆動回路からの信号がバッファに入力され、バッファから走査線へ信号が出力されるようにする。また、信号線駆動回路からの信号がバッファに入力され、バッファから信号線へ信号が出力されるようにする。こうして、走査線駆動回路や信号線駆動回路の出力信号のインピーダンス変換を行い、電流供給能力を高めている。

なお、走査線や信号線にバッファを設けなくとも、走査線駆動回路や信号線駆動回路の中にバッファを設けてこれらの駆動回路の出力の電流供給能力を高くしても良い。

本実施の形態で示す表示装置の基本的な構成を図８を用いて説明する。なお、実施の形態１１において、図２を用いて説明した表示装置と共通するところは共通の符号を用いている。

第１の走査線Ｇ１ａ_１〜Ｇ１ａ_ｍ及び第２の走査線Ｇ２ｂ_１〜Ｇ２ｂ_ｍはそれぞれ１行分の画素のスイッチを制御する。例えば、スイッチにトランジスタを用いている場合には、第１の走査線Ｇ１ａ_１〜Ｇ１ａ_ｍ及び第２の走査線Ｇ２ｂ_１〜Ｇ２ｂ_ｍのそれぞれに、１行分の画素のスイッチング用トランジスタのゲート端子が接続されている。そして、１行分のスイッチング用トランジスタを一斉にオンにしなければならない。特に解像度が高くなればなるほど一斉にオンしなければならないトランジスタの数も多くなる。そこで、本実施の形態に用いるバッファには電流供給能力の高いものが好ましい。

また、図８に示す表示装置の第１の走査線Ｇ１ａ_１〜Ｇ１ａ_ｍはそれぞれ配線抵抗を有しており、さらに、信号線Ｄ１〜Ｄｎや電源線Ｐ１〜Ｐｎと交差するところでは寄生容量（交差容量）が形成される。よって、第１の走査線Ｇ１ａ_１〜Ｇ１ａ_ｍはそれぞれ、抵抗１９０１と容量素子１９０２とを用いて図１９に示すような等価回路で表すことができる。

この等価回路に、矩形波の入力パルス１９０３を入力すると、応答波は出力パルス１９０４のようになまりが生じた波形となってしまう。つまり、パルスの立ち上がりと立ち下がりが遅延してしまう。すると、第１のスイッチ２０８は正常なタイミングでオンしなくなり、アナログ信号を画素に正確に書き込むことができなくなってしまう。よって、本実施の形態の表示装置においては第１の走査線から出力される信号はバッファを介して電流供給能力を高くすることで、なまりの発生を低減させることができる。なお、第２の走査線Ｇ２ｂ_１〜Ｇ２ｂ_ｍについても同様のことがいえる。

また、信号線Ｄ１〜Ｄｎについても、寄生容量が形成されると、映像信号に相当するアナログ信号電位を供給するのに遅延が生じてしまうため、画素へ信号を正確に書き込むことができなくなってしまう。よって、本実施の形態の表示装置においては信号線から出力される信号もバッファを介して電流供給能力を高くすると良い。

図８に示す表示装置は第１の走査線駆動回路２０１から出力される信号が第１の走査線Ｇ１ａ_１〜Ｇ１ａ_ｍに設けられたそれぞれのバッファ８０１を介して第１の走査線Ｇ１ａ_１〜Ｇ１ａ_ｍに入力される。つまり、バッファ８０１を介することで第１の走査線駆動回路２０１から出力される信号の電流供給能力を高くする。同様に、第２の走査線Ｇ２ｂ_１〜Ｇ２ｂ_ｍのそれぞれにバッファ８０２を設けている。また、信号線Ｄ１〜Ｄｎのそれぞれにもバッファ８０３を設けている。なお、バッファ８０３はアナログバッファを用いている。

よって、各走査線駆動回路から出力される信号は電流供給能力が高いため、上述したパルス信号のなまりを低減し、素早く１行分の画素のスイッチング用トランジスタをオンにすることができる。よって、画素の書き込み期間を短くすることができる。

ここで、本実施の形態で用いることができるバッファの例を示す。以下、バッファにおいて、入力電位Ｖｉｎが入力される端子を入力端子、出力電位Ｖｏｕｔが出力される端子を出力端子という。

例えば、図９（Ａ）に示すようなボルテージフォロワ回路９０１の入力端子を信号線駆動回路の出力端子に接続し、ボルテージフォロワ回路９０１の出力端子を信号線に接続する。ボルテージフォロワ回路をバッファに用いるときには特性のバラツキの小さいトランジスタを形成することができるＩＣチップ上に形成するとよい。なお、本明細書において、ＩＣチップとは、基板上に形成された集積回路をチップ上に切り離したものをいう。特に、ＩＣチップとしては、単結晶シリコンウエハを基板に用いて素子分離などにより回路を作成し、単結晶シリコンウエハを任意の形状に切り離したものが適している。

よって、バッファとしてボルテージフォロワ回路９０１を採用する場合、走査線駆動回路や信号線駆動回路と共にバッファを形成したＩＣチップをＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）などで表示パネルに実装すると良い。なお、ボルテージフォロワ回路は図８の表示装置において、バッファ８０１、バッファ８０２及びバッファ８０３に適用することができるが、アナログバッファとして機能するので、とくにバッファ８０３に適している。

また、図９（Ｂ）に示すようにＮチャネル型トランジスタ９０２及びＰチャネル型トランジスタ９０３からなるインバータをバッファに用いても良い。Ｎチャネル型トランジスタ９０２のゲート端子とＰチャネル型トランジスタ９０３のゲート端子は共に入力端子に接続され入力電位Ｖｉｎが入力される。また、Ｎチャネル型トランジスタ９０２のソース端子は電源電位Ｖｓｓに接続され、ドレイン端子はＰチャネル型トランジスタ９０３のドレイン端子と共に出力端子に接続され、出力端子から出力電位Ｖｏｕｔを出力する。バッファとしては複数のインバータを直列接続して用いることができる。このとき、インバータから出力された出力電位Ｖｏｕｔが入力端子に入力される次の段のインバータは約３倍の電流供給能力とすると効率良く電流供給能力を高くすることができる。つまり、最初に入力されたインバータから出力された電位が次の段のインバータに入力される際には約３倍の電流供給能力のインバータを直列に接続する。このようにして偶数個のインバータを接続すればバッファとして用いることができる。なお、Ｎチャネル型トランジスタ９０２及びＰチャネル型トランジスタ９０３の設計において、チャネル幅Ｗとチャネル長Ｌの比：Ｗ／Ｌを調整することで電流供給能力を調整することができる。なお、図９（Ｂ）に示した様なインバータを用いたバッファは図８の表示装置において、バッファ８０１や８０２に適用することができる。なお、このようなインバータを用いたバッファは構成が単純であり、基板上に画素と共に走査線駆動回路や信号線駆動回路が一体形成された薄膜トランジスタを有する表示パネルを作製する場合にはバッファも一体形成することができる。バッファを一体形成することで、コストダウンを図ることができる。また、図９（Ｂ）のように、Ｎチャネル型トランジスタ９０２及びＰチャネル型トランジスタ９０３からなるＣＭＯＳインバータは、入力端子にインバータの論理しきい値Ｖｉｎｖの近傍の電位が入力されているときには、Ｎチャネル型トランジスタ９０２及びＰチャネル型トランジスタ９０３に電流が流れるが、入力端子にＨレベルかＬレベルの電位が入力されるといずれか一方のトランジスタがオフするため無駄に電力が消費されることがない。よって、図９（Ｂ）に示すようなＣＭＯＳインバータを用いることで低消費電力化を図ることができる。

さらに、図９（Ｃ）に示すようにソースフォロワ回路を用いてバッファを形成することもできる。ソースフォロワトランジスタ９０４と電流源９０５からなり、ソースフォロワトランジスタ９０４のゲート端子は入力端子に接続され、ドレイン端子は電源電位Ｖｄｄが供給された配線に接続され、ソース端子は電流源９０５の一方の端子と出力端子に接続されている。電流源９０５の他方の端子は低電位Ｖｓｓの供給された配線に接続されている。ここで、ソースフォロワトランジスタ９０４のゲートソース間電圧Ｖｇｓを用いて、出力電位Ｖｏｕｔは以下の式（１）で表される。

ここで、Ｖｇｓはソースフォロワトランジスタ９０４が電流Ｉ_０を流すのに必要な電圧である。

よって、出力電位Ｖｏｕｔは入力電位ＶｉｎからＶｇｓ分低い電位となる。しかし、入力電位Ｖｉｎに入力される信号がデジタル信号であれば、ソースフォロワトランジスタ９０４のゲートソース間電圧Ｖｇｓに多少のバラツキがあってもソースフォロワ回路をバッファとして用いることができる。よって、図８の表示装置においては、バッファ８０１やバッファ８０２に用いることができる。

また、図９（Ｃ）で示したようなソースフォロワ回路は構成が単純であり薄膜トランジスタを用いて容易に作製することができる。よって、基板上に画素と共に走査線駆動回路や信号線駆動回路が一体形成された薄膜トランジスタを有する表示パネルを作製する場合にはバッファも一体形成することができる。バッファを一体形成することで、コストダウンを図ることができる。

また、ソースフォロワトランジスタ９０４として、図９（Ｃ）に示すようにＮチャネル型トランジスタを用いることで、画素と走査線駆動回路や信号線駆動回路とバッファとが一体形成された表示パネルにおいて、Ｎチャネル型トランジスタのみからなる単極性表示パネルを作製することができる。

また、ソースフォロワ回路をバッファに用いる場合、図９（Ｄ）に示すようにソースフォロワトランジスタ９０６をデュアルゲートとすることで、しきい値電圧の低いトランジスタとすることもできる。なお、ソースフォロワトランジスタ９０６以外の構成は図９（Ｃ）と共通するので共通の符号を用い説明は省略する。

図９（Ｄ）のようなソースフォロワ回路によりしきい値電圧Ｖｔｈが低くなり、ソースフォロワトランジスタを構成する各トランジスタ間でバラツキが低減されれば、アナログバッファとしても用いることができる。よって、図８の表示装置においてバッファ８０１及びバッファ８０２は言うまでもなく、バッファ８０３にも図９（Ｄ）のようなソースフォロワ回路を適用することができる。

また、図１０（Ｂ）のような構成をバッファに用いることもできる。ソースフォロワ回路はソースフォロワトランジスタ１００４と、容量素子１００５と、第１のスイッチ１００６と、第２のスイッチ１００７と、第３のスイッチ１００８と、電流源１００９と、電圧源１０１０とからなる。そして、ソースフォロワトランジスタ１００４のドレイン端子は電源電位Ｖｄｄが供給された配線に接続され、ソース端子は電流源１００９を介して低電位Ｖｓｓが供給された配線と、出力端子と、第１のスイッチ１００６の一方の端子と接続されている。そして、第１のスイッチ１００６の他方の端子は容量素子１００５の一方の端子と、第３のスイッチ１００８を介して入力端子と接続されている。また、容量素子１００５の他方の端子はソースフォロワトランジスタ１００４のゲート端子と、第２のスイッチ１００７及び電圧源１０１０を介して低電位Ｖｓｓが供給された配線と接続されている。

図１０（Ｂ）のソースフォロワ回路の動作について簡単に説明する。プリチャージ期間に第１のスイッチ１００６と第２のスイッチ１００７をオンにする。すると容量素子１００５にはソースフォロワトランジスタ１００４のゲートソース間電圧が電流Ｉ_１を流すのに必要な電圧Ｖｇｓとなる電荷が蓄積される。そして、第１のスイッチ１００６及び第２のスイッチ１００７をオフにする。すると容量素子１００５はソースフォロワトランジスタ１００４のゲートソース間電圧Ｖｇｓを保持する。そして第３のスイッチ１００８をオンにすると、容量素子１００５がゲートソース間電圧Ｖｇｓを保持したまま入力端子に入力電位Ｖｉｎが入力される。よって、容量素子１００５の他方の端子が接続されたソースフォロワトランジスタ１００４のゲート端子には入力電位Ｖｉｎにゲートソース間電圧Ｖｇｓを加えた電位が供給される。一方、出力端子から出力される出力電位Ｖｏｕｔはソースフォロワトランジスタ１００４のゲート端子の電位からゲートソース間電圧Ｖｇｓを引いた電位である。よって、出力端子から出力される電位は入力端子に入力される電位と同じになりＶｉｎ＝Ｖｏｕｔとなる。

よって、図１０（Ｂ）に示すソースフォロワ回路は、図８の表示装置においてバッファ８０１及びバッファ８０２は言うまでもなく、アナログ信号の電流供給能力を高くするためのバッファ８０３にも適用することができる。

また、ボルテージフォロワ回路に比べて回路が単純であるため、画素と共に走査線駆動回路や信号線駆動回路とが一体形成された薄膜トランジスタを有する表示パネルを作製する場合にはバッファとして、図１０（Ｂ）に示すソースフォロワ回路も一体形成することができる。また、図１０（Ｂ）のソースフォロワ回路は単極性のトランジスタで構成することができるため単極性表示パネルを作製することができる。

なお、図９（Ｃ）、（Ｄ）で示した電流源９０５や、図１０（Ｂ）で示した電流源１００９には飽和領域で動作するトランジスタや、抵抗素子や、整流素子を用いることができる。さらには、整流素子としてはＰＮ接続ダイオードや、ダイオード接続トランジスタを用いることもできる。

ここで、図９（Ｄ）の電流源９０５にダイオード接続したトランジスタを適用した場合について図１０（Ａ）を用いて説明する。ソースフォロワトランジスタ９０６とダイオード接続したトランジスタ９０７からなり、ソースフォロワトランジスタ９０６のドレイン端子は電源電位Ｖｄｄが供給された配線に接続され、ソース端子はダイオード接続したトランジスタ９０７のドレイン端子と出力端子とに接続されている。また、ダイオード接続したトランジスタ９０７はドレイン端子とゲート端子が接続され、ソース端子は低電位Ｖｓｓの供給された配線に接続されている。

なお、本実施の形態の表示装置に適用可能な画素構成は、図８に示した構成に限られず、実施の形態２、実施の形態３、実施の形態４、実施の形態５、実施の形態６及び実施の形態７に示した様々な画素構成を適用することが可能であり、また、バッファも全ての走査線駆動回路や信号線駆動回路の出力が入力される走査線や信号線に設ける必要はなく適宜設けることができる。特に矩形波のパルス幅の短い場合には問題となるので、例えば図８の構成において、第１の信号線駆動回路側のバッファ８０１のみを設けても良い。

（実施の形態１２）
本実施の形態では、本発明の画素構成を有する表示装置の走査線駆動回路や信号線駆動回路について説明する。つまり、本実施の形態で示す走査線駆動回路や信号線駆動回路は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の形態５、実施の形態６、及び実施の形態７で示した画素構成を有する表示装置に適宜用いることができる。また、実施の形態８で示した表示装置の走査線駆動回路や、信号線駆動回路にも適用することができる。

図４４（Ａ）に示す表示装置は、基板４４０１上に、複数の画素が配置された画素部４４０２を有し、画素部４４０２の周辺には、第１の走査線駆動回路４４０３、第２の走査線駆動回路４４０４及び信号線駆動回路４４０５を有している。第１の走査線駆動回路４４０３が図２の第１の走査線駆動回路２０１に相当し、第２の走査線駆動回路４４０４が図２の第２の走査線駆動回路２０２に相当し、信号線駆動回路４４０５が図２の信号線駆動回路２０３に相当する。

第１の走査線駆動回路４４０３、第２の走査線駆動回路４４０４及び信号線駆動回路４４０５に入力される信号はフレキシブルプリントサーキット（ＦｌｅｘｉｂｌｅＰｒｉｎｔＣｉｒｃｕｉｔ：ＦＰＣ）４４０６を介して外部より供給される。

なお、図示していないが、ＦＰＣ４４０６上にＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）やＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）等によりＩＣチップが実装されていても良い。つまり、画素部４４０２と一体形成が困難な、第１の走査線駆動回路４４０３、第２の走査線駆動回路４４０４及び信号線駆動回路４４０５の一部のメモリやバッファなどをＩＣチップ上に形成して表示装置に実装しても良い。

また、図４４（Ｂ）に示すように、第１の走査線駆動回路４４０３及び第２の走査線駆動回路４４０４を画素部４４０２の片側に配置しても良い。なお、図４４（Ｂ）に示す表示装置は、図４４（Ａ）に示す表示装置と、第１の走査線駆動回路４４０３の配置が異なるだけであるので同様の符号を用いている。また、第１の走査線駆動回路４４０３及び第２の走査線駆動回路４４０４は一つの走査線駆動回路で同様の機能を果たすようにしても良い。

続いて、図４４（Ａ）、（Ｂ）に示した表示装置の信号線駆動回路４４０５の構成例を示す。これは、図２の表示装置の信号線（Ｄ１〜Ｄｎ）に信号を供給するための駆動回路である。図４５（Ａ）に示す信号線駆動回路は、パルス出力回路４５０１、第１のラッチ回路４５０２、第２のラッチ回路４５０３、Ｄ／Ａ変換回路（デジタルアナログ変換回路）４５０４、書き込み期間・発光期間選択回路４５０５及びアナログバッファ回路４５０６を有している。

図４５（ａ）に示す信号線駆動回路の動作について、図４７に示した詳しい構成を用いて説明する。

パルス出力回路４７０１はフリップフロップ回路（ＦＦ）４７０９等を複数段用いて構成され、クロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパルス信号（Ｓ−ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。

パルス出力回路４７０１により出力されたサンプリングパルスは、第１のラッチ回路４７０２に入力される。第１のラッチ回路４７０２には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持する。ここでは、デジタル映像信号は各段毎に３ビット入力されており、各ビットの映像信号を、それぞれ第１のラッチ回路４７０２において保持する。一つのサンプリングパルスによって、第１のラッチ回路４７０２の各段の三つのラッチ回路が平行して動作する。

第１のラッチ回路４７０２において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路４７０３にラッチパルス（ＬａｔｃｈＰｕｌｓｅ）が入力され、第１のラッチ回路４７０２に保持されていたデジタル映像信号は、一斉に第２のラッチ回路４７０３に転送される。その後、第２のラッチ回路４７０３に保持されたデジタル映像信号は１行分が同時にＤＡＣ（Ｄ／Ａ変換回路）４７０４へ入力される。

ＤＡＣ４７０４においては、入力されるデジタル映像信号をデジタル−アナログ変換し、アナログ電位を有する映像信号として、書き込み期間・発光期間選択回路４７０５の有する切り替え回路４７０７に入力する。

第２のラッチ回路４７０３に保持されたデジタル映像信号がＤＡＣ４７０４に入力されている間、パルス出力回路４７０１からは、再びサンプリングパルスが出力される。そして、書き込み期間においては、上述した動作を繰り返し、１フレーム分の映像信号の処理を行う。

また、書き込み期間・発光期間選択回路４７０５は、三角波電位生成回路４７０８を有し、発光期間においては、切り替え回路４７０７には、三角波電位生成回路４７０８によって生成された三角波電位が入力される。

こうして、切り替え回路４７０７には、書き込み期間はＤＡＣ４７０４からの映像信号が入力され、発光期間には三角波電位生成回路４７０８からの三角波電位が入力される。そして、切り替え回路４７０７は書き込み期間には映像信号を、発光期間には三角波電位をアナログバッファ回路４７０６に入力する。

アナログバッファ回路４７０６はインピーダンス変換し、入力された電位と同等の電位を信号線Ｄ１〜Ｄｎへ供給する。つまり、映像信号はアナログバッファ回路４７０６で電流供給能力を高くされ、アナログ信号電位として信号線Ｄ１〜Ｄｎに供給される。なお、この信号線Ｄ１〜Ｄｎは、例えば図２や図８の表示装置の信号線Ｄ１〜Ｄｎに相当する。

図４５（Ａ）において、入力されるＤｉｇｉｔａｌＶｉｄｅｏＤａｔａはアナログ信号に変換する前に補正することが望ましい場合もある。よって図４５（Ｂ）に示すように、第１のラッチ回路４５０２に入力する前にＤｉｇｉｔａｌＶｉｄｅｏＤａｔａを補正回路４５０７によって補正してから第１のラッチ回路４５０２に入力するようにするのが好ましい。補正回路４５０７では、例えばガンマ補正などを行うことができる。

また、インピーダンス変換はＤ／Ａ変換回路の出力を書き込み期間・発光期間選択回路に入力する前に行っても良い。つまり、図４５（Ａ）の構成において、Ｄ／Ａ変換回路４５０４の出力をインピーダンス変換して書き込み期間・発光期間選択回路４５０５に入力する構成として、図６２（Ａ）のような構成とすることができる。また、このとき、図４５（Ａ）の構成を詳細に示した図４７の構成は図６４のような構成となる。また、図４５（Ｂ）の構成において、Ｄ／Ａ変換回路４５０４の出力をインピーダンス変換して書き込み期間・発光期間選択回路４５０５に入力する構成として、図６２（Ｂ）のような構成とすることができる。

また、図４５及び図４７では信号線駆動回路に入力される映像信号がデジタルの場合の構成について説明したが、図４６及び図４８では映像信号がアナログの場合について説明する。この場合には、図４５に示すようにＤ／Ａ変換回路は設けなくて良い。また、アナログの映像信号を保持することができる第１のアナログラッチ回路及び第２のアナログラッチ回路は各段に１ビット分ずつ設ければよい。図４６（Ａ）に示すように、パルス出力回路４６０１、第１のアナログラッチ回路４６０２、第２のアナログラッチ回路４６０３、書き込み期間・発光期間選択回路４６０４及びアナログバッファ回路４６０５を有している。

図４６（Ａ）に示す信号線駆動回路の動作について、図４８に示した詳しい構成を用いて説明する。

パルス出力回路４８０１はフリップフロップ回路（ＦＦ）４８０８等を複数段用いて構成され、クロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパルス信号（Ｓ−ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。

パルス出力回路４８０１により出力されたサンプリングパルスは、第１のアナログラッチ回路４８０２に入力される。第１のアナログラッチ回路４８０２には、アナログ映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にアナログ映像信号を保持する。ここでは、アナログ映像信号は各段毎に１ビット入力されており、１ビットの映像信号を、それぞれの段毎の第１のアナログラッチ回路４８０２において保持する。

第１のアナログラッチ回路４８０２において、最終段までアナログ映像信号の保持が完了すると、水平帰線期間中に、第２のアナログラッチ回路４８０３にラッチパルス（ＬａｔｃｈＰｕｌｓｅ）が入力され、第１のアナログラッチ回路４８０２に保持されていたアナログ映像信号は、一斉に第２のアナログラッチ回路４８０３に転送される。その後、第２のアナログラッチ回路４８０３に保持されたアナログ映像信号は１行分が同時に書き込み期間・発光期間選択回路４８０４の有する切り替え回路４８０６に入力される。

そして、書き込み期間には、切り替え回路４８０６は第２のアナログラッチ回路４８０３から入力された映像信号をアナログバッファ回路４８０５に入力し、アナログバッファ回路４８０５はインピーダンス変換して、信号線Ｄ１〜Ｄｎへそれぞれのアナログ信号電位を供給する。なお、この信号線Ｄ１〜Ｄｎは、例えば図２や図８の表示装置の信号線Ｄ１〜Ｄｎに相当する。

このように画素１行分のアナログ信号電位を信号線Ｄ１〜Ｄｎに供給している間、パルス出力回路４８０１においては、再びサンプリングパルスが出力される。そして、書き込み期間においては、上述した動作を繰り返し、１フレーム分の映像信号の処理を行う。

また、書き込み期間・発光期間選択回路４８０４は、三角波電位生成回路４８０７を有し、発光期間においては、切り替え回路４８０６には、三角波電位生成回路４８０７によって生成された三角波電位が入力される。そして、発光期間にはアナログバッファ回路４８０５はインピーダンス変換し、入力された三角波電位と同等の電位を信号線Ｄ１〜Ｄｎへ供給する。つまり、アナログバッファ回路で出力電流能力を高くする。

こうして、切り替え回路４８０６には、書き込み期間は第２のアナログラッチ回路４８０３からの映像信号が入力され、発光期間には三角波電位生成回路４８０７からの三角波電位が入力される。そして、切り替え回路４８０６は書き込み期間には映像信号を、発光期間には三角波電位をアナログバッファ回路４８０５に入力する。

また、外部からの映像信号がデジタル映像信号であるときには、図４６（Ｂ）に示すようにＤ／Ａ変換回路４６０６でデジタル映像信号をアナログ映像信号に変換してから第１のアナログラッチ回路４６０２に入力するようにしても良い。

また、インピーダンス変換は第２のラッチ回路の出力を書き込み期間・発光期間選択回路に入力する前に行っても良い。つまり、図４６（Ａ）の構成において、第２のアナログラッチ回路４６０３の出力をインピーダンス変換して書き込み期間・発光期間選択回路４６０４に入力する構成として、図６３（Ａ）のような構成とすることができる。また、このとき、図４６（Ａ）の構成を詳細に示した図４８の構成は図６５のような構成となる。また、図４６（Ｂ）の構成において、第２のアナログラッチ回路４６０３の出力をインピーダンス変換して書き込み期間・発光期間選択回路４６０４に入力する構成として、図６３（Ｂ）のような構成とすることができる。

また、映像信号に相当するアナログ信号電位と、駆動トランジスタのオンオフを制御するアナログに変化する電位を別の信号線で画素に入力する画素構成（例えば図４、図１８、図２２、図２３のような画素構成）を有する表示装置に適用可能な信号線駆動回路について図７１及び図７２を用いて説明する。

まず、図７１の構成について説明する。

パルス出力回路７１０１はフリップフロップ回路（ＦＦ）７１０７等を複数段用いて構成され、クロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパルス信号（Ｓ−ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。

パルス出力回路７１０１により出力されたサンプリングパルスは、第１のラッチ回路７１０２に入力される。第１のラッチ回路７１０２には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持する。ここでは、デジタル映像信号は各段毎に３ビット入力されており、各ビットの映像信号を、それぞれ第１のラッチ回路７１０２において保持する。一つのサンプリングパルスによって、第１のラッチ回路７１０２の各段の三つのラッチ回路が平行して動作する。

第１のラッチ回路７１０２において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路７１０３にラッチパルス（ＬａｔｃｈＰｕｌｓｅ）が入力され、第１のラッチ回路７１０２に保持されていたデジタル映像信号は、一斉に第２のラッチ回路７１０３に転送される。その後、第２のラッチ回路７１０３に保持されたデジタル映像信号は１行分が同時にＤＡＣ（Ｄ／Ａ変換回路）７１０４へ入力される。

ＤＡＣ７１０４においては、入力されるデジタル映像信号をデジタル−アナログ変換し、アナログ電位を有する映像信号として、アナログバッファ回路７１０５に入力する。

アナログバッファ回路７１０５から各信号線Ｄ１ａ_１〜Ｄ１ａ_ｎにアナログ信号電位が供給される。また、同時に三角波電位生成回路７１０６からも三角波電位が各信号線Ｄ２ａ_１〜Ｄ２ａ_ｎに設定される。なお、信号線Ｄ１ａ_１〜Ｄ１ａ_ｎは図４や図７等の画素を有する表示装置の第１の信号線４１０や第１の信号線７１０に相当する。また、信号線Ｄ２ａ_１〜Ｄ２ａ_ｎは図４や図７等の画素を有する表示装置の第２の信号線４１１や第２の信号線７１１に相当する。

また、図７２の構成について説明する。

パルス出力回路７２０１はフリップフロップ回路（ＦＦ）７２０６等を複数段用いて構成され、クロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパルス信号（Ｓ−ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。

パルス出力回路７２０１により出力されたサンプリングパルスは、第１のアナログラッチ回路７２０２に入力される。第１のアナログラッチ回路７２０２には、アナログ映像信号（ＡｎａｌｏｇＤａｔａ）が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にアナログ映像信号を保持する。ここでは、アナログ映像信号は各段毎に１ビット入力されており、１ビットの映像信号を、それぞれの段毎の第１のアナログラッチ回路７２０２において保持する。

第１のアナログラッチ回路７２０２において、最終段までアナログ映像信号の保持が完了すると、水平帰線期間中に、第２のアナログラッチ回路７２０３にラッチパルス（ＬａｔｃｈＰｕｌｓｅ）が入力され、第１のアナログラッチ回路７２０２に保持されていたアナログ映像信号は、一斉に第２のアナログラッチ回路７２０３に転送される。その後、第２のアナログラッチ回路７２０３に保持されたアナログ映像信号は１行分が同時にアナログバッファ回路７２０４に入力される。

アナログバッファ回路７２０４から各信号線Ｄ１ａ_１〜Ｄ１ａ_ｎにアナログ信号電位が供給される。また、同時に三角波電位生成回路７２０５からも三角波電位が各信号線Ｄ２ａ_１〜Ｄ２ａ_ｎに供給される。

なお、行方向に選択された画素に一斉に信号を書き込む（線順次方式ともいう）場合の信号線駆動回路について説明したが、信号線駆動回路に入力されるビデオ信号を、パルス出力回路から出力される信号に従って、そのまま画素に書き込む（点順次方式ともいう）ようにしても良い。

実施の形態１で示した画素構成に適用可能な点順次方式の信号線駆動回路について、図６１（Ａ）を用いて説明する。パルス出力回路６１０１、第１のスイッチ群６１０２、第２のスイッチ群６１０３からなる。第１のスイッチ群６１０２及び第２のスイッチ群６１０３はそれぞれ複数の段のスイッチを有する。この複数の段はそれぞれ信号線に対応している。

第１のスイッチ群６１０２のそれぞれの段のスイッチの一方の端子はビデオ信号に相当するＡｎａｌｏｇＶｉｄｅｏＤａｔａが入力される配線に接続され、他方の端子はそれぞれ対応する信号線に接続されている。また、第２のスイッチ群６１０３のそれぞれの段のスイッチの一方の端子は三角波電位の供給される配線に接続され、他方の端子はそれぞれ対応する信号線に接続されている。

画素の信号書き込み期間には、パルス出力回路６１０１に、クロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパルス信号（Ｓ−ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。なお、このとき第２のスイッチ群６１０３のオンオフを制御する制御信号は、全ての段のスイッチがオフするように設定する。

そして、サンプリングパルスの出力に従って、第１のスイッチ群６１０２のスイッチは１段づつオンする。

よって、書き込み期間には、第１のスイッチ群６１０２のオンしたスイッチの段に対応する信号線にＡｎａｌｏｇＶｉｄｅｏＤａｔａが入力される。こうして、順次第１のスイッチ群６１０２の各段のスイッチをオンさせ、選択されている行の画素に順次ＡｎａｌｏｇＶｉｄｅｏＤａｔａを書き込む。

続いて、次の行の画素が選択され、同様に信号が書き込まれる。全ての行の画素に信号が書き込まれると、信号書き込み期間は終了する。

画素への信号書き込み期間が終了すると発光期間になる。画素の発光期間には、パルス出力回路６１０１からサンプリングパルスが出力されないようにする。つまり、パルス出力回路６１０１の出力を第１のスイッチ群６１０２に入力されないようにしてもいいし、パルス出力回路６１０１にスタートパルス信号（Ｓ−ＳＰ）が入力されないようにしてもいい。つまり、第１のスイッチ群６１０２のスイッチがオフしていれば良い。

また、第２のスイッチ群６１０３の全てのスイッチがオンするように制御信号を入力する。すると、全ての信号線に三角波電位が供給される。なお、発光期間においては、全ての行の画素が選択されているため全ての画素に三角波電位を供給することができる。
三角波電位が入力される。

こうして、発光期間が終わると１フレーム期間は終了する。

次に、実施の形態２で示した画素構成に適用可能な点順次方式の信号線駆動回路について、図６１（Ｂ）を用いて説明する。パルス出力回路６１１１、スイッチ群６１１２、からなる。スイッチ群６１１２はそれぞれ複数の段のスイッチを有する。この複数の段はそれぞれ第１の信号線に対応している。

スイッチ群６１１２のそれぞれの段のスイッチの一方の端子はビデオ信号に相当するＡｎａｌｏｇＶｉｄｅｏＤａｔａが入力される配線に接続され、他方の端子はそれぞれ画素の列に対応する第１の信号線に接続されている。また、三角波電位の供給される配線はそれぞれ画素の列に対応する第２の信号線に接続されている。

画素の信号書き込み期間には、パルス出力回路６１１１に、クロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパルス信号（Ｓ−ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。

そして、サンプリングパルスの出力に従って、スイッチ群６１１２のスイッチは１段づつオンする。

よって、画素への信号書き込み期間には、スイッチ群６１１２のオンしたスイッチの段に対応する信号線にＡｎａｌｏｇＶｉｄｅｏＤａｔａが入力される。こうして、順次スイッチ群６１１２の各段のスイッチをオンさせ、選択されている行の画素に順次ＡｎａｌｏｇＶｉｄｅｏＤａｔａを書き込む。

なお、選択されていない行の画素は、第２の信号線に接続され発光期間となる。

このように、図６１（Ｂ）の構成では、画素の行毎に書き込み期間が設定され、他の行の書き込み期間に発光期間とすることができる実施の形態２で示したような画素に適用することができる。

続いて、走査線駆動回路の構成について説明する。ここでは、一つの走査線駆動回路で図４４（Ｂ）に示す第１の走査線駆動回路４４０３及び第２の走査線駆動回路４４０４の機能を果たす構成を示す。

図４９（Ａ）に示す走査線駆動回路は、パルス出力回路４９０１、バッファ４９０２、パルス分割回路４９０３及び切り替え回路４９０４を有する。なお、図４４（Ａ）、（Ｂ）に示す第１の走査線駆動回路４４０３及び第２の走査線駆動回路４４０４はそれぞれこのパルス出力回路４９０１及びバッファ４９０２により構成することもできる。

図４９（Ａ）に示す走査線駆動回路を詳しく説明するため、図４９（Ｂ）に示す詳細な構成を用いて説明する。

パルス出力回路４９１１はフリップフロップ回路（ＦＦ）４９１５等を複数段用いて構成され、クロック信号（Ｇ−ＣＬＫ）、クロック反転信号（Ｇ−ＣＬＫＢ）、スタートパルス信号（Ｇ−ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。

パルス出力回路４９１１によって出力されたサンプリングパルスはバッファ４９１２の各段のバッファ４９１６に入力され、電流供給能力が高められてそれぞれのバッファ４９１６より出力される。

バッファ４９１２により出力されたサンプリングパルスはパルス分割回路４９１３に入力される。パルス分割回路４９１３は、ＮＡＮＤ４９１７及びインバータ４９１８からなる複数段により構成される。バッファ４９１６からの出力と、外部入力される分割信号（ＭＰＸ）とのＮＡＮＤを取ることにより、一つの走査線駆動回路によって、異なるパルスで制御される二つの走査線を制御することができる。つまり、図２の場合第１の走査線Ｇ１ａ_１〜Ｇ１ａ_ｍ及び第２の走査線Ｇ２ｂ_１〜Ｇ２ｂ_ｍを一つの走査線駆動回路によって制御することができる。

図４４（Ｂ）に示すような第１の走査線駆動回路４４０３と第２の走査線駆動回路４４０４とを一つの走査線駆動回路で形成することで駆動回路の占有面積を減らし、狭額縁化が図れる。

次に、本実施の形態のＤ／Ａ変換回路に用いることのできる構成について説明する。

図３１に示すのは３ビットのデジタル信号をアナログ信号に変換することのできる抵抗ストリング型のＤ／Ａ変換回路である。

複数の抵抗素子が直列に接続され、それらの抵抗素子群の一方の端子には参照電源電位Ｖｒｅｆが供給され、他方の端子には低電位（例えばＧＮＤ）が供給されている。そして、抵抗素子群には電流が流れ、電圧降下により各抵抗素子の両端の端子で電位が異なる。入力端子１、入力端子２及び入力端子３のそれぞれに入力される信号に従って、スイッチのオンオフを選択し、８通りの電位を出力端子から得ることができる。具体的には、入力端子３に入力される信号により８通りの電位のうち高い方の４つの電位か低い方の４つの電位かが選択される。そして、入力端子２に入力される信号により入力端子３により選択される４つの電位のうち、高い方の２つの電位か低い方の２つの電位かが選択される。そして、入力端子１に入力される信号により、入力端子２で選択された２つの電位のうち高い方又は低い方のいずれかが選択される。こうして、８通りの電位のなかから一つの電位が選択される。したがって、入力端子１、入力端子２及び入力端子３に入力されるデジタル信号を、アナログ信号電位に変換することができる。

また、図３２に示すのは６ビットのデジタル信号をアナログ信号に変換することのできる容量アレイ型のＤ／Ａ変換回路である。

複数の静電容量の異なる容量素子を並列に接続し、これらの容量素子のうちデジタル信号に従ってスイッチ１〜スイッチ６のオンオフを制御し、任意の容量素子に参照電源電位Ｖｒｅｆと低電位（例えばＧＮＤ）との電位差分の電荷を蓄積した後、蓄積された電荷を複数の容量素子で分配する。すると、複数の容量素子の電圧はある値で落ち着く。この電圧から、一方の電位をアンプで検出することで、デジタル信号から、アナログ信号電位に変換することができる。

また、抵抗ストリング型と容量アレイ型を組み合わせたＤ／Ａ変換回路を用いても良い。これらのＤ／Ａ変換回路は一例であって、様々なＤ／Ａ変換回路を適宜用いることができる。

（実施の形態１３）
本実施の形態では、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の形態５、実施の形態６及び実施の形態７で示した画素構成を有する表示パネルの構成について図１１（Ａ）、（Ｂ）を用いて説明する。

本実施の形態では、画素部に本発明の画素構成を有する表示パネルについて図１１を用いて説明する。なお、図１１（Ａ）は、表示パネルを示す上面図、図１１（Ｂ）は図１１（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路（Ｄａｔａｌｉｎｅ）１１０１、画素部１１０２、第１の走査線駆動回路（Ｇ１ｌｉｎｅ）１１０３、第２の走査線駆動回路（Ｇ２ｌｉｎｅ）１１０６を有する。また、封止基板１１０４、シール材１１０５を有し、シール材１１０５で囲まれた内側は、空間１１０７になっている。

なお、配線１１０８は第１の走査線駆動回路１１０３、第２の走査線駆動回路１１０６及び信号線駆動回路１１０１に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）１１０９からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ１１０９と表示パネルとの接合部上にはＩＣチップ（メモリ回路や、バッファ回路などが形成された半導体チップ）がＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むものとする。

次に、断面構造について図１１（Ｂ）を用いて説明する。基板１１１０上には画素部１１０２とその周辺駆動回路（第１の走査線駆動回路１１０３、第２の走査線駆動回路１１０６及び信号線駆動回路１１０１）が形成されているが、ここでは、信号線駆動回路１１０１と、画素部１１０２が示されている。

なお、信号線駆動回路１１０１はＮチャネル型ＴＦＴ１１２０やＮチャネル型ＴＦＴ１１２１のように単極性のトランジスタで構成されている。なお、第１の走査線駆動回路１１０３及び第２の走査線駆動回路１１０６も同様にＮチャネル型トランジスタで構成するのが好ましい。なお、画素構成には本発明の画素構成を適用することにより単極性のトランジスタで形成することができるため単極性表示パネルを作製することができる。また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。その場合には駆動回路は単極性にする必要がなくＰチャネル型トランジスタを組み合わせて用いることができる。また、本実施の形態に示す表示パネルでは図８に示した表示装置におけるバッファ８０１、バッファ８０２及びバッファ８０３が図示されていないが、それぞれの周辺駆動回路にバッファを備えている。

また、画素部１１０２はスイッチング用ＴＦＴ１１１１と、駆動用ＴＦＴ１１１２とを含む画素を構成する複数の回路を有している。なお、駆動ＴＦＴ１１１２のソース電極は第１の電極１１１３と接続されている。また、第１の電極１１１３の端部を覆って絶縁物１１１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。

また、カバレッジを良好なものとするため、絶縁物１１１４の上端部または下端部に曲率を有する曲面が形成されるようにする。例えば、絶縁物１１１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁物１１１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物１１１４として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。

第１の電極１１１３上には、有機化合物を含む層１１１６、および第２の電極１１１７がそれぞれ形成されている。ここで、陽極として機能する第１の電極１１１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。

また、有機化合物を含む層１１１６は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層１１１６には、元素周期律第４族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。

さらに、有機化合物を含む層１１１６上に形成される第２の電極（陰極）１１１７に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ_２、またはＣａＮ）を用いればよい。なお、電界発光層１１１６で生じた光が第２の電極１１１７を透過させる場合には、第２の電極（陰極）１１１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。

さらにシール材１１０５で封止基板１１０４を基板１１１０と貼り合わせることにより、基板１１１０、封止基板１１０４、およびシール材１１０５で囲まれた空間１１０７に表示素子１１１８が備えられた構造になっている。なお、空間１１０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材１１０５で充填される構成も含むものとする。

なお、シール材１１０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板１１０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。

以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。

図１１示すように、信号線駆動回路１１０１、画素部１１０２、第１の走査線駆動回路１１０３及び第２の走査線駆動回路１１０６を一体形成することで、表示装置の低コスト化が図れる。また、この場合において、信号線駆動回路１１０１、画素部１１０２、第１の走査線駆動回路１１０３及び第２の走査線駆動回路１１０６に用いられるトランジスタを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。また、信号線駆動回路１１０１、画素部１１０２、第１の走査線駆動回路１１０３及び第２の走査線駆動回路１１０６に用いられるトランジスタの半導体層にアモルファスシリコンを適用することでさらなる低コスト化を図ることができる。

なお、表示パネルの構成としては、図１１（Ａ）に示したように信号線駆動回路１１０１、画素部１１０２、第１の走査線駆動回路１１０３及び第２の走査線駆動回路１１０６を一体形成した構成に限られず、信号線駆動回路１１０１に相当する図５３（Ａ）に示す信号線駆動回路５３０１をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。なお、図５３（Ａ）の基板５３００、画素部５３０２、第１の走査線駆動回路５３０３、第２の走査線駆動回路５３０４、ＦＰＣ５３０５、ＩＣチップ５３０６、ＩＣチップ５３０７、封止基板５３０８、シール材５３０９は図１１（Ａ）の基板１１１０、画素部１１０２、第１の走査線駆動回路１１０３、第２の走査線駆動回路１１０６、ＦＰＣ１１０９、ＩＣチップ１１１８、ＩＣチップ１１１９、封止基板１１０４、シール材１１０５に相当する。

つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いてＩＣチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。

そして、走査線駆動回路を画素部と一体形成することで、低コスト化が図れる。そして、この走査線駆動回路及び画素部は単極性のトランジスタで構成することでさらなる低コスト化が図れる。画素部の有する画素の構成としては実施の形態３で示したようにＮチャネル型のトランジスタで構成することができる。また、トランジスタの半導体層にアモルファスシリコンを用いることで、作製工程が簡略化し、さらなる低コスト化が図れる。

こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ５３０５と基板５３００との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装することで基板面積を有効利用することができる。

また、図１１（Ａ）の信号線駆動回路１１０１、第１の走査線駆動回路１１０３及び第２の走査線駆動回路１１０６に相当する図５３（Ｂ）の信号線駆動回路５３１１、第１の走査線駆動回路５３１３及び第２の走査線駆動回路５３１４をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。この場合には高精細な表示装置をより低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とするため、画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望ましい。なお、図５３（Ｂ）の基板５３１０、画素部５３１２、ＦＰＣ５３１５、ＩＣチップ５３１６、ＩＣチップ５３１７、封止基板５３１８、シール材５３１９は図１１（Ａ）の基板１１１０、画素部１１０２、ＦＰＣ１１０９、ＩＣチップ１１１８、ＩＣチップ１１１９、封止基板１１０４、シール材１１０５に相当する。

また、画素部５３１２のトランジスタの半導体層にアモルファスシリコンを用いることにより低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能となる。

また、画素の行方向及び列方向に走査線駆動回路及び信号線駆動回路を設けなくても良い。例えば、図５６（Ａ）に示すようにＩＣチップ上に形成された周辺駆動回路５６０１が図５３（Ｂ）に示す、第１の走査線駆動回路５３１３、第２の走査線駆動回路５３１４及び信号線駆動回路５３１１の機能を有するようにしても良い。なお、図５６（Ａ）の基板５６００、画素部５６０２、ＦＰＣ５６０４、ＩＣチップ５６０５、ＩＣチップ５６０６、封止基板５６０７、シール材５６０８は図１１（Ａ）の基板１１１０、画素部１１０２、ＦＰＣ１１０９、ＩＣチップ１１１８、ＩＣチップ１１１９、封止基板１１０４、シール材１１０５に相当する。

なお、図５６（Ａ）の表示装置の信号線の接続を説明する模式図を図５６（Ｂ）に示す。基板５６１０、周辺駆動回路５６１１、画素部５６１２、ＦＰＣ５６１３、ＦＰＣ５６１４有する。ＦＰＣ５６１３より周辺駆動回路５６１１に外部からの信号及び電源電位が入力される。そして、周辺駆動回路５６１１からの出力は、画素部５６１２の有する画素に接続された行方向及び列方向の信号線に入力される。

さらに、表示素子１１１８に適用可能な表示素子の例を図１２に示す。つまり、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の形態５、実施の形態６、実施の形態７、実施の形態８及び実施の形態９で示した画素に適用可能な表示素子の構成について図１２を用いて説明する。

基板１２０１の上に陽極１２０２、正孔注入材料からなる正孔注入層１２０３、その上に正孔輸送材料からなる正孔輸送層１２０４、発光層１２０５、電子輸送材料からなる電子輸送層１２０６、電子注入材料からなる電子注入層１２０７、そして陰極１２０８を積層させた素子構造である。ここで、発光層１２０５は、一種類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい。また本発明の素子の構造は、この構造に限定されない。

また、図１２で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を二つの領域にわけることによって得られる白色表示素子などにも応用可能である。

図１２に示す本発明の素子作製方法は、まず、陽極１２０２（ＩＴＯ）を有する基板１２０１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極１２０８を蒸着で形成する。

次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。

正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン（以下「Ｈ_２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）の超薄膜などがある。

正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼン環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，４’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導体である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−トリス（Ｎ，Ｎ− ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」と記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ− フェニル−アミノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳香族アミン化合物が挙げられる。

電子輸送材料としては、金属錯体がよく用いられ、Ａｌｑ、ＢＡｌｑ、トリス（４−メチル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記す）などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）_２」と記す）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚｎ（ＢＴＺ）_２」と記す）などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１、２、４−トリアゾール（以下、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する。

電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リチウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。

発光材料としては、先に述べたＡｌｑ、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ）_２、Ｚｎ（ＢＴＺ）_２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色の４，４’−ビス（２，２ − ジフェニル−ビニル）−ビフェニルや、赤橙色の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４Ｈ−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジン）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ^２’）アセチルアセトナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）_２」と記す）、２，３，７，８，１２，１３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られている。

以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の表示素子を作製することができる。

また、実施の形態７で示した図６９の画素の場合には図７０に示すように図１２とは逆の順番に層を形成した表示素子を用いることができる。つまり、基板１２０１の上に陰極１２０８、電子注入材料からなる電子注入層１２０７、その上に電子輸送材料からなる電子輸送層１２０６、発光層１２０５、正孔輸送材料からなる正孔輸送層１２０４、正孔注入材料からなる正孔注入層１２０３、そして陽極１２０２を積層させた素子構造である。

また、表示素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上にＴＦＴ及び表示素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の表示素子があり、本発明の画素構成はどの射出構造の表示素子にも適用することができる。

上面射出構造の表示素子について図１３（Ａ）を用いて説明する。

基板１３００上に駆動用ＴＦＴ１３０１が形成され、駆動用ＴＦＴ１３０１のソース電極に接して第１の電極１３０２が形成され、その上に有機化合物を含む層１３０３と第２の電極１３０４が形成されている。

また、第１の電極１３０２は表示素子の陽極である。そして第２の電極１３０４は表示素子の陰極である。つまり、第１の電極１３０２と第２の電極１３０４とで有機化合物を含む層１３０３が挟まれているところが表示素子となる。

また、ここで、陽極として機能する第１の電極１３０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。

また、陰極として機能する第２の電極１３０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ_２、またはＣａＮ）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。

こうして、図１３（Ａ）の矢印に示すように表示素子からの光を上面に取り出すことが可能になる。つまり、図１１の表示パネルに適用した場合には、封止基板１１０４側に光が射出することになる。従って上面射出構造の表示素子を表示装置に用いる場合には封止基板１１０４は光透過性を有する基板を用いる。

また、光学フィルムを設ける場合には、封止基板１１０４に光学フィルムを設ければよい。

なお、実施の形態７の図６９の画素構成の場合には、第１の電極１３０２を陰極として機能するＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ等の仕事関数の小さい材料からなる金属膜を用いることができる。そして、第２の電極１３０４にはＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。よって、この構成によれば、上面射出の透過率を高くすることができる。

また、下面射出構造の表示素子について図１３（Ｂ）を用いて説明する。射出構造以外は図１３（Ａ）と同じ構造の表示素子であるため同じ符号を用いて説明する。

ここで、陽極として機能する第１の電極１３０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。

また、陰極として機能する第２の電極１３０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ_２、またはＣａＮ）からなる金属膜を用いることができる。こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。

こうして、図１３（Ｂ）の矢印に示すように表示素子からの光を下面に取り出すことが可能になる。つまり、図１１の表示パネルに適用した場合には、基板１１１０側に光が射出することになる。従って下面射出構造の表示素子を表示装置に用いる場合には基板１１１０は光透過性を有する基板を用いる。

また、光学フィルムを設ける場合には、基板１１１０に光学フィルムを設ければよい。

両面射出構造の表示素子について図１３（Ｃ）を用いて説明する。射出構造以外は図１３（Ａ）と同じ構造の表示素子であるため同じ符号を用いて説明する。

また、陰極として機能する第２の電極１３０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ_２、またはＣａＮ）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。

こうして、図１３（Ｃ）の矢印に示すように表示素子からの光を両面に取り出すことが可能になる。つまり、図１１の表示パネルに適用した場合には、基板１１１０側と封止基板１１０４側に光が射出することになる。従って両面射出構造の表示素子を表示装置に用いる場合には基板１１１０および封止基板１１０４は、ともに光透過性を有する基板を用いる。

また、光学フィルムを設ける場合には、基板１１１０および封止基板１１０４の両方に光学フィルムを設ければよい。

また、白色の表示素子とカラーフィルターを用いてフルカラー表示を実現する表示装置にも本発明を適用することが可能である。

図１４に示すように、基板１４００上に駆動用ＴＦＴ１４０１が形成され、駆動用ＴＦＴ１４０１のソース電極に接して第１の電極１４０３が形成され、その上に有機化合物を含む層１４０４と第２の電極１４０５が形成されている。

また、第１の電極１４０３は表示素子の陽極である。そして第２の電極１４０５は表示素子の陰極である。つまり、第１の電極１４０３と第２の電極１４０５とで有機化合物を含む層１４０４が挟まれているところが表示素子となる。図１４の構成では白色光を発光する。そして、表示素子の上部に赤色のカラーフィルター１４０６Ｒ、緑色のカラーフィルター１４０６Ｇ、青色のカラーフィルター１４０６Ｂを設けられており、フルカラー表示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス（ＢＭともいう）１４０７が設けられている。

上述した表示素子の構成は組み合わせて用いることができ、本発明の画素構成を有する表示装置に適宜用いることができる。また、上述した表示パネルの構成や、表示素子は例示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。

次に、表示パネルの画素部の部分断面図を示す。

まず、トランジスタの半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）膜を用いた場合について図１５を及び１６を用いて説明する。

ここで、半導体層は、例えば基板上にアモルファスシリコン（ａ−Ｓｉ）膜を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。

そして、アモルファスシリコン膜をレーザ結晶化法や、ＲＴＡやファーネスアニール炉を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などとにより結晶化させる。もちろん、これらを組み合わせて行っても良い。

上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。

さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターニングして、結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導体層に用いる。

図１５に示すように、基板１５１０１上に下地膜１５１０２が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ１５１１８のチャネル形成領域１５１０３、ＬＤＤ領域１５１０４及びソース又はドレイン領域となる不純物領域１５１０５、並びに容量素子１５１１９の下部電極となるチャネル形成領域１５１０６、ＬＤＤ領域１５１０７及び不純物領域１５１０８を有する。なお、チャネル形成領域１５１０３及びチャネル形成領域１５１０６はチャネルドープが行われていても良い。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜１５１０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）などの単層やこれらの積層を用いることができる。

半導体層上にはゲート絶縁膜１５１０９を介してゲート電極１５１１０及び容量素子の上部電極１５１１１が形成されている。

駆動トランジスタ１５１１８及び容量素子１５１１９を覆って層間絶縁膜１５１１２が形成され、層間絶縁膜１５１１２上にコンタクトホールを介して配線１５１１３が不純物領域１５１０５と接している。配線１５１１３に接して画素電極１５１１４が形成され、画素電極１５１１４の端部及び配線１５１１３を覆って絶縁物１５１１５が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そして、画素電極１５１１４上に有機化合物を含む層１５１１６及び対向電極１５１１７が形成され、画素電極１５１１４と対向電極１５１１７とで有機化合物を含む層１５１１６が挟まれた領域では表示素子１５１２０が形成されている。

また、図１５（Ｂ）に示すように、容量素子１５１１８の下部電極の一部を構成するＬＤＤ領域が、上部電極１５１１１と重なるような領域１５２０２を設けても良い。なお、図１５（Ａ）と共通するところは共通の符号を用い、説明は省略する。

また、図１６（Ａ）に示すように、駆動トランジスタ１５１１８の不純物領域１５１０５と接する配線１５１１３と同じ層に形成された第２の上部電極１５３０１を有していても良い。なお、図１５（Ａ）と共通するところは共通の符号を用い、説明は省略する。第２の上部電極１５３０１と上部電極１５１１１とで層間絶縁膜１５１１２挟みこみ、第２の容量素子を構成している。また、第２の上部電極１５３０１は不純物領域１５１０８と接しているため、上部電極１５１１１とチャネル形成領域１５１０６とでゲート絶縁膜１５１０２を挟みこんで構成される第１の容量素子と、上部電極と第２の上部電極１５３０１とで層間絶縁膜１５１１２を挟みこんで構成される第２の容量素子と、が並列に接続され、第１の容量素子と第２の容量素子からなる容量素子１５３０２を構成している。この容量素子１５３０２の容量は第１の容量素子と第２の容量素子の容量を加算した合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる。つまり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。

また、図１６（Ｂ）に示すような容量素子の構成としても良い。基板１６１０１上に下地膜１６１０２が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ１６１１８のチャネル形成領域１６１０３、ＬＤＤ領域１６１０４及びソース又はドレイン領域となる不純物領域１６１０５を有する。なお、チャネル形成領域１６１０３はチャネルドープが行われていても良い。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜１６１０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）などの単層やこれらの積層を用いることができる。

半導体層上にはゲート絶縁膜１６１０６を介してゲート電極１６１０７及び第１の電極１６１０８が形成されている。

駆動トランジスタ１６１１８及び第１の電極１６１０８を覆って第１の層間絶縁膜１６１０９が形成され、第１の層間絶縁膜１６１０９上にコンタクトホールを介して配線１６１１０が不純物領域１６１０５と接している。また、配線１６１１０と同じ材料からなる同層の第２の電極１６１１１が形成される。

さらに、配線１６１１０及び第２の電極１６１１１を覆うように第２の層間絶縁膜１６１１２が形成され、第２の層間絶縁膜１６１１２上にコンタクトホールを介して、配線１６１１０と接して画素電極１６１１３が形成されている。また、画素電極１６１１３のと同じ材料からなる同層の第３の電極１６１１４が形成されている。ここで、第１の電極１６１０８、第２の電極１６１１１及び第３の電極１６１１４からなる容量素子１６１１９が形成される。

画素電極１６１１３の端部及び第３の電極１６１１４を覆って絶縁物１６１１５が形成されている。そして、画素電極１６１１３上に有機化合物を含む層１６１１６及び対向電極１６１１７が形成され、画素電極１６１１３と対向電極１６１１７とで有機化合物を含む層１６１１６が挟まれた領域では表示素子１６１２０が形成されている。

上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図１５及び図１６に示したような構成が挙げられる。なお、図１５及び図１６に示したトランジスタの構造はトップゲートの構造のトランジスタの一例である。つまり、ＬＤＤ領域はゲート電極と重なっていても良いし、ゲート電極と重なっていなくても良いし、又はＬＤＤ領域の一部の領域が重なっていてもよい。さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部にＬＤＤ領域が自己整合的に設けられていても良い。また、ゲート電極は二つに限られず三以上のマルチゲート構造でも良いし、一つのゲート電極でも良い。

本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に結晶性半導体膜を用いることで、例えば、図２における第１の走査線駆動回路２０１、第２の走査線駆動回路２０２及び信号線駆動回路２０３を画素部２０４と一体形成することが容易になる。また、図８の構成においては、バッファ８０１、バッファ８０２及びバッファ８０３も一体形成が容易になる。また、図８の信号線駆動回路２０３の一部を画素部２０４と一体形成し、一部はＩＣチップ上に形成して図１１の表示パネルに示すようにＣＯＧ等で実装しても良い。こうして、製造コストの削減を図ることができる。

また、半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）を用いたトランジスタの構成として、基板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位置するボトムゲートのトランジスタを適用した表示パネルの部分断面を図２７に示す。

基板２７０１上に下地膜２７０２が形成されている。さらに下地膜２７０２上にゲート電極２７０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極２７０４が形成されている。ゲート電極２７０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。

また、ゲート電極２７０３及び第１の電極２７０４を覆うようにゲート絶縁膜２７０５が形成されている。ゲート絶縁膜２７０５としては酸化珪素膜や窒化珪素膜などが用いられる。

また、ゲート絶縁膜２７０５上に、半導体層が形成されている。半導体層は駆動トランジスタ２７２２のチャネル形成領域２７０６、ＬＤＤ領域２７０７及びソース又はドレイン領域となる不純物領域２７０８、並びに容量素子２７２３の第２の電極となるチャネル形成領域２７０９、ＬＤＤ領域２７１０及び不純物領域２７１１を有する。なお、チャネル形成領域２７０６及びチャネル形成領域２７０９はチャネルドープが行われていても良い。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜２７０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）などの単層やこれらの積層を用いることができる。

半導体層を覆って第１の層間絶縁膜２７１２が形成され、第１の層間絶縁膜２７１２上にコンタクトホールを介して配線２７１３が不純物領域２７０８と接している。また、配線２７１３と同層に同じ材料で第３の電極２７１４が形成されている。第１の電極２７０４、第２の電極、第３の電極２７１４によって容量素子２７２３が構成されている。

また、第１の層間絶縁膜２７１２には開口部２７１５が形成されている。駆動トランジスタ２７２２、容量素子２７２３及び開口部２７１５を覆うように第２の層間絶縁膜２７１６が形成され、第２の層間絶縁膜２７１６上にコンタクトホールを介して、画素電極２７１７が形成されている。また、画素電極２７１７の端部を覆って絶縁物２７１８が形成されている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素電極２７１７上に有機化合物を含む層２７１９及び対向電極２７２０が形成され、画素電極２７１７と対向電極２７２０とで有機化合物を含む層２７１９が挟まれた領域では表示素子２７２１が形成されている。そして、表示素子２７２１の下部に開口部２７１５が位置している。つまり、表示素子２７２１からの発光を基板側から取り出すときには開口部２７１５を有するため透過率を高めることができる。

また、図２７（Ａ）において画素電極２７１７と同層に同じ材料を用いて第４の電極２７２４を形成して、図２７（Ｂ）のような構成としてもよい。すると、第１の電極２７０４、第２の電極、第３の電極２７１４及び第４の電極２７２４によって構成される容量素子２７２５を形成することができる。

次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図２８にはトップゲートのトランジスタ、図２９及び図３０にはボトムゲートのトランジスタの場合について示す。

アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図２８（Ａ）に示す。図２８（Ａ）に示すように、基板２８０１上に下地膜２８０２が形成されている。さらに下地膜２８０２上に画素電極２８０３が形成されている。また、画素電極２８０３と同層に同じ材料からなる第１の電極２８０４が形成されている。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜２８０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）などの単層やこれらの積層を用いることができる。

また、下地膜２８０２上に配線２８０５及び配線２８０６が形成され、画素電極２８０３の端部が配線２８０５で覆われている。配線２８０５及び配線２８０６の上部にＮ型の導電型を有するＮ型半導体層２８０７及びＮ型半導体層２８０８が形成されている。また、配線２８０６と配線２８０７の間であって、下地膜２８０２上に半導体層２８０９が形成されている。そして、半導体層２８０９の一部はＮ型半導体層２８０７及びＮ型半導体層２８０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層２８０９上にゲート絶縁膜２８１０が形成されている。また、ゲート絶縁膜２８１０と同層の同じ材料からなる絶縁膜２８１１が第１の電極２８０４上にも形成されている。なお、ゲート絶縁膜２８１０としては酸化珪素膜や窒化珪素膜などが用いられる。

また、ゲート絶縁膜２８１０上に、ゲート電極２８１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極２８１３が第１の電極２８０４上に絶縁膜２８１１を介して形成されている。第１の電極２８０４及び第２の電極２８１３で絶縁膜２８１１を挟まれた容量素子２８１９が形成されている。また、画素電極２８０３の端部、駆動トランジスタ２８１８及び容量素子２８１９を覆い、層間絶縁膜２８１４が形成されている。

層間絶縁膜２８１４及びその開口部に位置する画素電極２８０３上に有機化合物を含む層２８１５及び対向電極２８１６が形成され、画素電極２８０３と対向電極２８１６とで有機化合物を含む層２８１５が挟まれた領域では表示素子２８１７が形成されている。

また、図２８（Ａ）に示す第１の電極２８０４を図２８（Ｂ）に示すように第１の電極２８２０で形成してもよい。第１の電極２８２０は配線２８０５及び２８０６と同層の同一材料で形成されている。

また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示パネルの部分断面を図２９に示す。

基板２９０１上に下地膜２９０２が形成されている。さらに下地膜２９０２上にゲート電極２９０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極２９０４が形成されている。ゲート電極２９０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。

また、ゲート電極２９０３及び第１の電極２９０４を覆うようにゲート絶縁膜２９０５が形成されている。ゲート絶縁膜２９０５としては酸化珪素膜や窒化珪素膜などが用いられる。

また、ゲート絶縁膜２９０５上に、半導体層２９０６が形成されている。また、半導体層２９０６と同層に同じ材料からなる半導体層２９０７が形成されている。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜２９０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）などの単層やこれらの積層を用いることができる。

半導体層２９０６上にはＮ型の導電性を有するＮ型半導体層２９０８、２９０９が形成され、半導体層２９０７上にはＮ型半導体層２９１０が形成されている。

Ｎ型半導体層２９０８、２９０９上にはそれぞれ配線２９１１、２９１２が形成され、Ｎ型半導体層２９１０上には配線２９１１及び２９１２と同層の同一材料からなる導電層２９１３が形成されている。

半導体層２９０７、Ｎ型半導体層２９１０及び導電層２９１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極２９０４でゲート絶縁膜２９０５を挟み込んだ構造の容量素子２９２０が形成されている。

また、配線２９１１の一方の端部は延在し、その延在した配線２９１１上部に接して画素電極２９１４が形成されている。

また、画素電極２９１４の端部、駆動トランジスタ２９１９及び容量素子２９２０を覆うように絶縁物２９１５が形成されている。

画素電極２９１４及び絶縁物２９１５上には有機化合物を含む層２９１６及び対向電極２９１７が形成され、画素電極２９１４と対向電極２９１７とで有機化合物を含む層２９１６が挟まれた領域では表示素子２９１８が形成されている。

容量素子の第２の電極の一部となる半導体層２９０７及びＮ型半導体層２９１０は設けなくても良い。つまり第２の電極は導電層２９１３とし、第１の電極２９０４と導電層２９１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。

なお、図２９（Ａ）において、配線２９１１を形成する前に画素電極２９１４を形成することで、図２９（Ｂ）に示すような、画素電極２９１４からなる第２の電極２９２１と第１の電極２９０４でゲート絶縁膜２９０５が挟まれた構造の容量素子２９２２を形成することができる。

なお、図２９では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図３０（Ａ）、（Ｂ）を用いて説明する。

図３０（Ａ）に示すチャネル保護型構造のトランジスタは図２９（Ａ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。

また、同様に、図３０（Ｂ）に示すチャネル保護型構造のトランジスタは図２９（Ｂ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。

本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。例えば、図６や図７に示す画素構成を用いることで非晶質半導体膜を適用することが可能である。

なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。

（実施の形態１４）
本実施の形態では、列方向に配置された画素にビデオ信号を書き込む信号線を一列の画素に対して複数の信号線にした構成について説明する。なお、列方向に配置された画素は、必ずしも直線状に配置されていなくともよく、デルタ配置であってもよい。そして、デルタ配置の場合には、列方向に配置された信号線はジグザグ状になっていても良い。

図６０に示す表示装置は、信号線駆動回路６００１と走査線駆動回路６００２と画素部６００３とを有する。画素部６００３には画素６００４がマトリクス状に配置されている。信号線駆動回路６００１はビデオ信号を信号線Ｄａ_１、Ｄｂ_１、Ｄｃ_１〜Ｄａ_ｎ、Ｄｂ_ｎ、Ｄｃ_ｎに出力し、走査線駆動回路６００２は行方向に配置された画素６００４を選択するための信号を走査線Ｇ１〜Ｇｍに出力する。そして、走査線駆動回路６００２から出力された信号により選択された画素行は、信号線駆回路６００１からのビデオ信号が書き込まれる。

図６０の表示装置においては、信号線駆動回路６００１から一列目の画素に対しては信号線Ｄａ_１、Ｄｂ_１、Ｄｃ_１の三つの信号線にビデオ信号が出力される。二列目の画素に対しては、信号線Ｄａ_２、Ｄｂ_２、Ｄｃ_２、ｎ列目の画素に対しては、信号線Ｄａ_ｎ、Ｄｂ_ｎ、Ｄｃ_ｎにそれぞれビデオ信号が出力される。

そして、走査線駆動回路６００２から出力される信号により同時に選択される画素の行は、一列分の画素に信号を書き込むための信号線の数と同数にする。つまり、図６０の表示装置では、三行の画素が同時に選択され、選択された三行の画素は、それぞれ各列毎に三つの信号線からビデオ信号が入力される。よって、三行分の画素に同時に信号が書き込まれる。

つまり、一行ずつ画素に信号の書き込みを行う場合に比べて、同時に三行の画素に書き込みを行う場合には、１フレーム期間の書き込み期間が同じであれば、一つずつの画素の信号書き込み時間を三倍にすることができる。よって、図６０に示す構成によれば、高速で画素に信号を書き込まなくても良い。また、一つずつの画素の信号書き込み時間が同じであれば、１フレーム期間の書き込み期間が三分の一になる。よって、画素の発光期間を長くすることができるため、表示素子の瞬間輝度を低くし、表示素子の信頼性を向上することができる。

（実施の形態１５）
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。

図１７（Ａ）はディスプレイであり、筐体１７００１、支持台１７００２、表示部１７００３、スピーカー部１７００４、ビデオ入力端子１７００５等を含む。本発明の画素構成を有する表示装置を表示部１７００３に用いることができる。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。

近年、ディスプレイの大型化のニーズが強くなっている。そして、ディスプレイの大型化に伴い価格の上昇が問題となっている、よって、いかに製造コストの削減を図り、高品質な製品を少しでも低価格に抑えるかが課題となる。

例えば、本発明の画素構成を表示パネルの画素部に用いることで、単極性のトランジスタからなる表示パネルを提供することができる。よって、工程数を減らし製造コストを削減することができる。

また、図１１（Ａ）に示すように画素部と周辺の駆動回路を一体形成することにより、単極性のトランジスタからなる回路で構成された表示パネルを形成することができる。この表示パネルを大型ディスプレイの表示部に用いることでディスプレイの作製コスト削減を図ることができる。

また、画素部を構成する回路のトランジスタの半導体層に非晶質半導体（例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ））を用いることで、工程を簡略化し、さらなるコストダウンが図れる。この場合には図５３（Ｂ）に示したように、画素部の周辺の駆動回路をＩＣチップ上に形成し、ＣＯＧ等で表示パネルに実装する良い。このように、非晶質半導体を用いることでディスプレイの大型化が容易になる。

図１７（Ｂ）はカメラであり、本体１７１０１、表示部１７１０２、受像部１７１０３、操作キー１７１０４、外部接続ポート１７１０５、シャッター１７１０６等を含む。

近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、いかに高性能なものを低価格に抑えるかが重要となる。

例えば、本発明の画素構成を画素部に用いることで、単極性のトランジスタからなる画素部を形成することができる。また、図５３（ａ）に示すように、動作速度の高い信号線駆動回路はＩＣチップ上に形成し、比較的動作速度の低い走査線駆動回路を画素部と共に単極性のトランジスタで構成される回路で一体形成することで、高性能化を実現し、低コスト化を図ることができる。また、画素部と、画素部と共に一体形成する走査線駆動回路に用いられるトランジスタの半導体層に非晶質半導体、例えばアモルファスシリコンを適用することでさらなる低コスト化が図れる。

図１７（Ｃ）はコンピュータであり、本体１７２０１、筐体１７２０２、表示部１７２０３、キーボード１７２０４、外部接続ポート１７２０５、ポインティングマウス１７２０６等を含む。本発明を表示部１７２０３に用いたコンピュータは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。

図１７（Ｄ）はモバイルコンピュータであり、本体１７３０１、表示部１７３０２、スイッチ１７３０３、操作キー１７３０４、赤外線ポート１７３０５等を含む。本発明を表示部１７３０２に用いたモバイルコンピュータは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。

図１７（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１７４０１、筐体１７４０２、表示部Ａ１７４０３、表示部Ｂ１７４０４、記録媒体（ＤＶＤ等）読み込み部１７４０５、操作キー１７４０６、スピーカー部１７４０７等を含む。表示部Ａ１７４０３は主として画像情報を表示し、表示部Ｂ１７４０４は主として文字情報を表示することができる。本発明を表示部Ａ１７４０３や表示部Ｂ１７４０４に用いた画像再生装置は、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。

図１７（Ｆ）はゴーグル型ディスプレイであり、本体１７５０１、表示部１７５０２、アーム部１７５０３を含む。本発明を表示部１７５０２に用いたゴーグル型ディスプレイは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。

図１７（Ｇ）はビデオカメラであり、本体１７６０１、表示部１７６０２、筐体１７６０３、外部接続ポート１７６０４、リモコン受信部１７６０５、受像部１７６０６、バッテリー１７６０７、音声入力部１７６０８、操作キー１７６０９、接眼部１７６１０等を含む。本発明を表示部１７６０２に用いたビデオカメラは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。

図１７（Ｈ）は携帯電話機であり、本体１７７０１、筐体１７７０２、表示部１７７０３、音声入力部１７７０４、音声出力部１７７０５、操作キー１７７０６、外部接続ポート１７７０７、アンテナ１７７０８等を含む。

近年、携帯電話機はゲーム機能やカメラ機能、電子マネー機能等を搭載し、高付加価値の携帯電話機のニーズが強くなっている。さらに、ディスプレイも高精細なものが求められている。

例えば、本発明の画素構成を画素部に用いることで、画素の開口率を向上させることができる。具体的には、表示素子を駆動する駆動トランジスタにＮチャネル型のトランジスタを用いることで開口率が向上する。よって、高精細な表示部を有する携帯電話機を提供することができる。

また、開口率が向上することから、図１３（Ｃ）に示すような両面射出構造の表示装置を表示部に有し、付加価値が高く、高精細な表示部を有する携帯電話を提供することができる。

このように多機能化し、携帯電話機は使用頻度が高まる一方で、一回の充電により長時間使用できることが要求される。

例えば、図５３（Ｂ）に示すように周辺駆動回路をＩＣチップ上に形成し、ＣＭＯＳ等を用いることにより低消費電力化を図ることが可能である。

このように本発明は、あらゆる電子機器に適用することが可能である。

本実施例では、駆動方法についてさらに詳しく説明する。図５１に本発明の画素構成を示す。画素は駆動トランジスタ５１０１と、容量素子５１０２と、第１のスイッチ５１０３と、第２のスイッチ５１０４と、表示素子５１０５と、信号線（Ｄａｔａｌｉｎｅ）５１０６と、電源線（Ｓｕｐｐｌｙｌｉｎｅ）５１０７と、を有している。なお、駆動トランジスタ５１０１にはＮチャネル型トランジスタを用いている。

駆動トランジスタ５１０１のソース端子は表示素子５１０５の陽極と接続され、ゲート端子は容量素子５１０２を介して信号線５１０６と接続され、ドレイン端子は第１のスイッチ５１０３を介して電源線５１０７と接続されている。また、駆動トランジスタ５１０１のゲート端子とドレイン端子は第２のスイッチ５１０４を介して接続されている。よって第２のスイッチ５１０４がオンしているときには駆動トランジスタ５１０１のゲート端子とドレイン端子は導通する。そして、第２のスイッチ５１０４がオフすると、駆動トランジスタ５１０１のゲート端子とドレイン端子は非導通となり、容量素子５１０２は、その瞬間の駆動トランジスタ５１０１のゲート端子（ドレイン端子）と信号線５１０６との電位差（電圧）を保持することができる。また、表示素子５１０５の陰極はＶｓｓの電位が供給された配線５１０８と接続されている。

図５１の画素構成の動作について図５２及び図５０を用いて説明する。本実施例において電源電位Ｖｄｄ＝８Ｖとする。そして、画素が８階調を表すように信号線５１０６にアナログ信号電位Ｖ_ｓｉｇが供給される。

図５０は画素の書き込み期間と発光期間において、信号線５１０６に供給されるアナログ信号電位Ｖ_ｓｉｇを示した図である。その値は階調１のときが７Ｖ、階調２のときが６Ｖ、階調３のときが５Ｖ、階調４のときが４Ｖ、階調５のときが３Ｖ、階調６のときが２Ｖ、階調７のときが１Ｖ、階調８のときが０Ｖであるとする。

ここで、信号線５１０６に階調２を表す信号（Ｖ_ｓｉｇ＝６Ｖ）が画素に書き込まれる場合について説明する。なお、本実施例において示す具体的な電圧値、電位、階調数は具体例であって、これに限定されない。

まず、第１のスイッチ５１０３及び第２のスイッチ５１０４をオンにする。すると、図５２（Ａ）の矢印のように、容量素子５１０２及び駆動トランジスタ５１０１及び表示素子５１０５に電流が流れる。

やがて、駆動トランジスタ５１０１のゲート端子に接続されている側の容量素子５１０２の電極の電位が８Ｖ、信号線５１０６に接続されている側の容量素子５１０２の電位が６Ｖとなり、容量素子５１０２に２Ｖの電位差となる電荷が蓄積される。すると容量素子５１０２には電流が流れなくなる。そして、図５２（Ｂ）に示すように駆動トランジスタ５１０１及び表示素子５１０５に流れる電流値は一定となる。つまり、定常状態となる。

定常状態になったら第２のスイッチ５１０４をオンにしたまま第１のスイッチ５１０３をオフにする。すると、図５２（Ｂ）において容量素子５１０２に蓄積された電荷が放電され、図５２（Ｃ）に示すように駆動トランジスタ５１０１及び表示素子５１０５に電流が流れる。なお、本実施例においては定常状態になってから第１のスイッチ５１０３をオフさせているが、駆動トランジスタ５１０１がオンするゲート端子の電位となっていれば必ずしも定常状態になってから第１のスイッチをオフにする必要はない。

そして、駆動トランジスタ５１０１のゲート端子の電位がＶａ、ソース端子の電位がＶｂとなったときに駆動トランジスタ５１０１はオフする。そして、容量素子には信号線５１０６の電位６Ｖと、駆動トランジスタ５１０１のゲート端子の電位Ｖａとの電位差分の電荷が蓄積されている。この状態になったら、図５２（Ｄ）に示すように、第１のスイッチ５１０３をオフにしたまま第２のスイッチ５１０４をオフにする。つまり、駆動トランジスタ５１０１及び表示素子５１０５に電流が流れなくなったら第２のスイッチ５１０４をオフにする。なお、このとき、表示素子５１０５にはしきい値が存在するため駆動トランジスタ５１０１はソース端子が０Ｖとなる前にオフする。

こうして、画素への書き込みが終了する。このとき行方向に配置された画素にも同様に書き込みが行われる。そのとき、画素の列毎にそれぞれの階調数を表すアナログ信号電位が信号線５１０６に供給され、書き込みが行われる。こうして、書き込みが全ての行に行われると書き込み期間が終了する。

続いて、画素の発光期間の動作について説明する。画素の発光期間には、図５２（Ｅ）に示すように第２のスイッチ５１０４をオフにしたまま第１のスイッチ５１０３をオンにする。そして、図５０の発光期間に示すような三角波電位を信号線５１０６に供給する。すると、信号線５１０６の電位が６Ｖの電位となるまでは図５２（Ｅ）に示すように駆動トランジスタ５１０１はオフし、電流は流れない。

そして、信号線５１０６の電位が６Ｖを超えると駆動トランジスタ５１０１はオンし、図５２（Ｆ）に示すように、電源線５１０７から駆動トランジスタ５１０１及び表示素子５１０５に電流が流れる。

なお、一般に、トランジスタ（ここでは簡単のため、ＮＭＯＳ型トランジスタであるとする）の動作領域は、線形領域と飽和領域とに分けることが出来る。ここで、トランジスタのドレインソース間電圧をＶｄｓ、ゲートソース間電圧をＶｇｓ、しきい値電圧をＶｔｈとすると、Ｖｄｓ＞（Ｖｇｓ−Ｖｔｈ）のときはトランジスタは飽和領域で動作し、理想的には、Ｖｄｓが変化しても、電流値はほとんど変わらない。つまり、Ｖｇｓの大きさだけによって電流値が決まる。また、Ｖｄｓ＜（Ｖｇｓ−Ｖｔｈ）のときには線形領域で動作し、Ｖｄｓ、Ｖｇｓの大きさによって電流値が決まる。つまり、Ｖｄｓ＝Ｖｇｓ−Ｖｔｈのときが飽和領域での動作と線形領域での動作の境目となる。したがって、駆動トランジスタ５１０１のドレイン・ソース間電圧（Ｖｄｓ）とゲート・ソース間電圧（Ｖｇｓ）と、駆動トランジスタ５１０１のしきい値電圧（Ｖｔｈ）とから、駆動トランジスタ５１０１が、どの領域で動作しているのかが、決定される。

発光期間において、信号線５１０６に供給される電位がＶ_ｓｉｇ＋αのとき駆動トランジスタ５１０１のゲート端子の電位はＶａ＋αとなる。そして、αが小さいときにはＶａ＋α＜Ｖｄｄとなる。したがって、Ｖｄｓ＝Ｖｄｄ−Ｖｂ、Ｖｇｓ−Ｖｔｈ＝Ｖａ＋α−Ｖｂ−Ｖｔｈとの式からＶｄｓ＞Ｖｇｓ−Ｖｔｈを満たすことが分かる。つまり、αが小さいときには駆動トランジスタ５１０１は飽和領域で動作する。

従って、発光期間において、三角波電位を信号線５１０６に供給し、駆動トランジスタ５１０６がオンになった直後は飽和領域で動作するため、スイッチ動作としての機能が十分でない。つまり、駆動トランジスタ５１０１のゲート端子の電位変化によりソース端子の電位の変動が大きくなってしまう。よって、駆動トランジスタ５１０１が飽和領域で動作すると表示素子５１０５に印加する電圧が変動し、流れる電流値が異なってしまう。すると、１フレーム中の発光時間の違いで階調を表現するアナログ時間階調が困難になってしまう。

なお、図５２（Ｄ）のときの駆動トランジスタ５１０１のゲートソース間電圧Ｖｇｓ＝Ｖａ−Ｖｂはソースフォロワ回路のオフセット電圧（Ｖｏｆｆ）といえる。そして、このオフセット電圧Ｖｏｆｆは駆動トランジスタ５１０１のしきい値電圧Ｖｔｈやチャネル幅とチャネル長の比であるＷ／Ｌなどの関数で表される。一般に、ソースフォロワ回路のオフセット電圧Ｖｏｆｆは以下の式（２）で表される。

上式（２）において、ｋ＝０．５×μ×Ｃｏｘ×（Ｗ／Ｌ）である。そして、μは移動度、Ｃｏｘはゲート絶縁膜の容量である。そして、Ｉｒｅｆは駆動トランジスタ５１０１に流れる電流値である。

なお、μ、Ｃｏｘ、Ｖｔｈは製造工程により決定することができ、また、Ｗ／Ｌも設計時に調整することができる。

また、Ｉｒｅｆは表示素子の電圧電流特性や駆動トランジスタ５１０１の電圧電流特性（特に飽和領域動作であるか線形領域動作であるか）などにより変化する。

したがって、上述した値を製造工程や設計により決定し、駆動トランジスタ５１０１の飽和領域動作時での表示素子５１０５の発光時間を短く、又は輝度を小さくする。

そして、駆動トランジスタ５１０１の線形領域動作時での表示素子５１０５の発光により発光時間を設定する。そのため、発光期間に供給される三角波電位の振幅を書き込み期間に供給されるアナログ信号電位の振幅よりも大きくする。つまり、発光期間において三角波の振幅は、書き込み期間における最も高階調数のアナログ信号電位よりも低い電位から、最も低階調数のアナログ信号電位よりも高い電位の幅となるようにする。より好ましくは、振幅の下限が最も高階調数のアナログ信号電位であり、振幅の上限が最も低階調数のアナログ信号電位から、最も低階調の画素が線形領域の動作になる電位の間にあるようにする。

例えば、図５５に示すように三角波電位の上限を階調数０を表すアナログ信号電位と等しくすると、階調数１の画素の駆動トランジスタの線形領域での動作（スイッチ動作）の期間は短くなるため、階調数０の画素との階調が表現できなくなる。そこで、図５０に示すように三角波電位の上限を階調数０のアナログ信号電位より高くするとよいことが分かる。しかし、三角波電位の上限を高くし過ぎると、階調数０の画素の駆動トランジスタもスイッチ動作してしまうため非発光の画素を得られなくなってしまう。よって、三角波電位の上限は、階調数０の画素の駆動トランジスタがスイッチ動作しない程度の電位であるとよいことが分かる。

より好ましくは、階調０のアナログ信号電位を少し高めにするとよい。つまり、階調１と階調２の幅より、階調０と階調１のアナログ信号電位の幅を大きくするとよい。そうすれば、階調０では非発光とし、階調１では線形領域での動作時間を確保することができる。なお、この場合には、三角波電位の上限は階調０のアナログ信号電位と等しくすればよい。

また、三角波電位の下限は階調数７の画素が発光しない電位となれば良いため階調数７のアナログ信号電位で良いといえる。もちろん、三角波電位の下限はそれ以下の電位であっても良いが、三角波電位の振幅は小さい方が消費電力も小さくて良いため階調数７のアナログ信号電位が適しているといえる。

本実施例において、本発明の画素構成を用いた表示装置を表示部に有する携帯電話の構成例について図５４を用いて説明する。

表示パネル５４１０はハウジング５４００に脱着自在に組み込まれる。ハウジング５４００は表示パネル５４１０のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル５４１０を固定したハウジング５４００はプリント基板５４０１に嵌入されモジュールとして組み立てられる。

表示パネル５４１０はＦＰＣ５４１１を介してプリント基板５４０１に接続される。プリント基板５４０１には、スピーカー５４０２、マイクロフォン５４０３、送受信回路５４０４、ＣＰＵ及びコントローラなどを含む信号処理回路５４０５が形成されている。このようなモジュールと、入力手段５４０６、バッテリー５４０７を組み合わせ、筐体５４０９に収納する。表示パネル５４１０の画素部は筐体５４１２に形成された開口窓から視認できように配置する。

表示パネル５４１０は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）で表示パネル５４１０に実装しても良い。あるいは、そのＩＣチップをＴＡＢ（ＴａｐｅＡｕｔｏＢｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した表示パネルの構成は図５３（Ａ）に一例を示してある。このような構成とすることで、表示装置の低消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携帯電話機の低コスト化を図ることができる。

また、画素部には実施の形態１乃至７で示した構成を適宜適用することができる。

例えば、実施の形態３で示した画素構成を適用することで、低コスト化を実現するため画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。

また、実施の形態２で示した画素構成を適用することで、点灯期間を長くすることができるため、表示素子の瞬間輝度を低くすることができ、表示素子の信頼性を向上させることができる。

また、実施の形態４に示した画素構成を適用することで、信号の振幅を小さくすることができ、消費電力の低減を図ることができる。

また、実施の形態５で示した画素構成を適用することで、書き込み期間において、無駄な消費電流を無くすことができ、消費電力の低減を図ることができる。

また、走査線や信号線に供給する信号をバッファによりインピーダンス変換し電流供給能力を高めることで、信号の遅延を防ぎ、１行毎の画素の書き込み時間を短くすることができる。よって高精細な表示装置を提供することができる。

また、さらに消費電力の低減を図るため、基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）などで表示パネルに実装しても良い。

また、本実施例に示した構成は携帯電話の一例であって、本発明の画素構成はこのような構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。

図５７は表示パネル５７０１と、回路基板５７０２を組み合わせたＥＬモジュールを示している。表示パネル５７０１は画素部５７０３、走査線駆動回路５７０４及び信号線駆動回路５７０５を有している。回路基板５７０２には、例えば、コントロール回路５７０６や信号分割回路５７０７などが形成されている。表示パネル５７０１と回路基板５７０２は接続配線５７０８によって接続されている。接続配線にはＦＰＣ等を用いることができる。

表示パネル５７０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）などで表示パネル５７０１に実装するとよい。あるいは、そのＩＣチップをＴＡＢ（ＴａｐｅＡｕｔｏＢｏｎｄｉｎｇ）やプリント基板を用いて表示パネル５７０１に実装しても良い。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は図５３（Ａ）に一例を示してある。このような構成とすることで、表示装置の低消費電力を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携帯電話機の低コスト化を図ることができる。

また、画素部には実施の形態１乃至５で示した構成を適宜適用することができる。

また、走査線や信号線に供給する信号をバッファによりインピーダンス変換し、電流供給能力を高めることで、信号の遅延を防ぎ、１行毎の画素の書き込み時間を短くすることができる。よって高精細な表示装置を提供することができる。

また、さらに消費電力の低減を図るため、ガラス基板上にＴＦＴを用いて画素部を形成し、全ての信号線駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）などで表示パネルに実装してもよい。

また、実施の形態３で示した画素構成を適用することで、Ｎチャネル型のトランジスタのみで画素を構成することができるため、非晶質半導体（例えば、アモルファスシリコン）をトランジスタの半導体層に適用することが可能となる。つまり、均一な結晶性半導体膜を作製することが困難な大型の表示装置の作製が可能となる。また、非晶質半導体膜を画素を構成するトランジスタの半導体層に用いることにより、製造工程を削減することができ、製造コストの削減も図ることができる。

なお、非晶質半導体膜を、画素を構成するトランジスタの半導体層に適用する場合には、基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）で表示パネルに実装するとよい。なお、基板上に画素部を形成し、その基板上に信号線駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は図５３（Ｂ）に一例を示してある。

このＥＬモジュールによりＥＬテレビ受像機を完成させることができる。図５８は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ５８０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路５８０２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路５８０３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路５７０６により処理される。コントロール回路５７０６は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路５７０７を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。

チューナ５８０１で受信した信号のうち、音声信号は音声信号増幅回路５８０４に送られ、その出力は音声信号処理回路５８０５を経てスピーカー５８０６に供給される。制御回路５８０７は受信局（受信周波数）や音量の制御情報を入力部５８０８から受け、チューナ５８０１や音声信号処理回路５８０５に信号を送出する。

図１７（Ａ）に示すように、ＥＬモジュールを筐体１７００１に組みこんで、テレビ受像機を完成させることができる。ＥＬモジュールにより、表示部１７００３が形成される。また、スピーカー部１７００４、ビデオ入力端子１７００５などが適宜備えられている。

勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。

本発明の画素構成を示す図。本発明の画素構成を有する表示装置を説明する図。本発明の画素構成を有する表示装置のタイミングチャートを示す図。本発明の画素構成を示す図。本発明の画素構成を有する表示装置のタイミングチャートを示す図。本発明の画素構成を示す図。本発明の画素構成を示す図。本発明の画素構成を有する表示装置の構成例を示す図。本発明の画素構成を有する表示装置に適用可能なバッファを示す図。本発明の画素構成を有する表示装置に適用可能なバッファを示す図。本発明の画素構成を有する表示パネルを説明する図。本発明の画素構成の有する表示装置に適用可能な表示素子の例を示す図。表示素子の射出構造を説明する図。カラーフィルターを用いてフルカラー表示を行う表示パネルの断面図。表示パネルの部分断面図。表示パネルの部分断面図。本発明の画素構成を有する表示装置を画素部に適用可能な電子機器の例を示す図。本発明の画素構成を示す図。信号の立ち上がり及び立ち下がりの遅延の発生を説明する図。本発明の画素構成を示す図。本発明の画素構成を有する表示装置のタイミングチャートを示す図。本発明の画素構成を示す図。本発明の画素構成を示す図。本発明の画素構成を有する表示装置のタイミングチャートを示す図。本発明の画素構成を有する表示装置を説明する図。本発明の画素構成を有する表示装置のタイミングチャートを示す図。表示パネルの部分断面図。表示パネルの部分断面図。表示パネルの部分断面図。表示パネルの部分断面図。本発明の画素構成を有する表示装置に適用可能なのＤＡ変換回路の一例を示す図。本発明の画素構成を有する表示装置に適用可能なのＤＡ変換回路の一例を示す図。本発明の画素の接続状況を説明する図。本発明の画素の接続状況を説明する図。本発明の画素の接続状況を説明する図。本発明の画素構成を説明する図。本発明の画素構成を説明する図。本発明の画素の接続状況を説明する図。本発明の画素の接続状況を説明する図。本発明の画素の接続状況を説明する図。本発明の画素構成を説明する図。本発明の画素構成を説明する図。本発明の画素構成を説明する図。本発明の表示装置の模式図。本発明の表示装置に適用可能な信号線駆動回路の例。本発明の表示装置に適用可能な信号線駆動回路の例。本発明の表示装置に適用可能な信号線駆動回路の例。本発明の表示装置に適用可能な信号線駆動回路の例。本発明の表示装置に適用可能な信号線駆動回路の例。三角波電位を説明する図。本発明の画素構成を説明する図。本発明の画素構成の動作を説明する図。本発明の画素構成を有する表示装置の構成を説明する図。本発明の適用可能な携帯電話機の例。三角波電位を説明する図。本発明の画素構成を有する表示装置の構成を説明する図。ＥＬモジュールの例。ＥＬテレビ受像機の主要な構成を示すブロック図駆動トランジスタのオンオフを制御するアナログ的な電位変化をする波形の例。複数の行の画素に同時に信号を書き込むことができる表示装置の構成例。本発明の表示装置に適用可能な信号線駆動回路の例。本発明の表示装置に適用可能な信号線駆動回路の例。本発明の表示装置に適用可能な信号線駆動回路の例。本発明の表示装置に適用可能な信号線駆動回路の例。本発明の表示装置に適用可能な信号線駆動回路の例。本発明の画素構成を説明する図。本発明の画素構成を有する表示装置のタイミングチャートを示す図。本発明の画素構成を有する表示装置のタイミングチャートを示す図。本発明の画素構成を説明する図。本発明の画素構成の有する表示装置に適用可能な表示素子の例を示す図。本発明の表示装置に適用可能な信号線駆動回路の例。本発明の表示装置に適用可能な信号線駆動回路の例。本発明の画素構成を説明する図。本発明の表示装置の模式図。信号線に供給する信号と電位を説明する図。信号線に供給する信号と電位を説明する図。表示パネルの部分断面図。本発明の表示装置の模式図。本発明の表示装置の画素部の模式図。本発明の表示装置の画素部の模式図。本発明の画素構成を有する表示装置のタイミングチャートを示す図。トランジスタの動作領域を説明する図。

Claims

トランジスタと、
容量素子と、
第１のスイッチと、
第２のスイッチと、
前記第２のスイッチと同一の信号によりオン又はオフが制御される第３のスイッチと、
第４のスイッチと、
第１の配線と、
第２の配線と、
第３の配線と、
を有し、
前記トランジスタのゲートは、前記容量素子の一方の端子と電気的に接続され、
前記容量素子の他方の端子は、前記第３のスイッチを介して前記第１の配線と電気的に接続され、
前記容量素子の他方の端子は、前記第４のスイッチを介して前記第３の配線と電気的に接続され、
前記トランジスタの第１の端子は、表示素子の一部として用いることができる画素電極と電気的に接続され、
前記トランジスタの第２の端子は、前記第１のスイッチを介して前記第２の配線と電気的に接続され、
前記トランジスタの第２の端子は、前記第２のスイッチを介して前記トランジスタのゲートと電気的に接続されていることを特徴とする半導体装置。
トランジスタと、
容量素子と、
第１のスイッチと、
第２のスイッチと、
前記第２のスイッチと同一の信号によりオン又はオフが制御される第３のスイッチと、
第４のスイッチと、
第１の配線と、
第２の配線と、
第３の配線と、
を有し、
前記トランジスタのゲートは、前記容量素子の一方の端子と電気的に接続され、
前記容量素子の他方の端子は、前記第３のスイッチを介して前記第１の配線と電気的に接続され、
前記容量素子の他方の端子は、前記第４のスイッチを介して前記第３の配線と電気的に接続され、
前記トランジスタの第１の端子は、負荷と電気的に接続され、
前記トランジスタの第２の端子は、前記第１のスイッチを介して前記第２の配線と電気的に接続され、
前記トランジスタの第２の端子は、前記第２のスイッチを介して前記トランジスタのゲートと電気的に接続されていることを特徴とする半導体装置。
請求項１又は請求項２において、
前記トランジスタは、Ｎチャネル型トランジスタであることを特徴とする半導体装置。
トランジスタと、
容量素子と、
第１のスイッチと、
第２のスイッチと、
前記第２のスイッチと同一の信号によりオン又はオフが制御される第３のスイッチと、
第４のスイッチと、
第１の配線と、
第２の配線と、
第３の配線と、
を有し、
前記トランジスタのゲートは、前記容量素子の一方の端子と電気的に接続され、
前記容量素子の他方の端子は、前記第３のスイッチを介して前記第１の配線と電気的に接続され、
前記容量素子の他方の端子は、前記第４のスイッチを介して前記第３の配線と電気的に接続され、
前記トランジスタの第１の端子は、表示素子と電気的に接続され、
前記トランジスタの第２の端子は、前記第１のスイッチを介して前記第２の配線と電気的に接続され、
前記トランジスタの第２の端子は、前記第２のスイッチを介して前記トランジスタのゲートと電気的に接続されていることを特徴とする表示装置。
請求項４において、
前記トランジスタは、Ｎチャネル型トランジスタであることを特徴とする表示装置。
アンテナと、
音声入力部と、
音声出力部と、
請求項１乃至請求項３のいずれか一項に記載された半導体装置、又は、請求項４乃至請求項５のいずれか一項に記載された表示装置と、を具備することを特徴とする電子機器。
請求項１乃至請求項３のいずれか一項に記載された半導体装置、又は、請求項４乃至請求項５のいずれか一項に記載された表示装置を具備することを特徴とする電子機器。