以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
(実施の形態1)
本実施の形態では本発明の表示装置の画素構成とその動作原理について説明する。
まず、図1を用いて本発明の表示装置の画素構成について詳細に説明する。ここでは、列方向に並んで配置された二画素のみを図示しているが、表示装置の画素部は実際には行方向と列方向にマトリクスに複数の画素が配置されている。
画素は、駆動トランジスタ(第2のトランジスタ)101と、相補用トランジスタ(第3のトランジスタ)102と、容量素子103と、スイッチング用トランジスタ(第1のトランジスタ)104と、発光素子105と、走査線(Select line)106と、信号線(Data line)107と、電源線108とを有している。なお、駆動トランジスタ101にはPチャネル型トランジスタ、相補用トランジスタ102及びスイッチング用トランジスタ104にはNチャネル型トランジスタを用いている。
駆動トランジスタ101は、第1端子(ソース端子又はドレイン端子の一方)が電源線108と接続され、第2端子(ソース端子又はドレイン端子の他方)が相補用トランジスタ102の第2端子(ソース端子又はドレイン端子の他方)と接続され、ゲート端子が相補用トランジスタ102のゲート端子と接続されている。さらに、駆動トランジスタ101及び相補用トランジスタ102のゲート端子は、容量素子103を介して信号線107に接続されると共に、スイッチング用トランジスタ104を介して駆動トランジスタ101及び相補用トランジスタ102の第2端子(ソース端子又はドレイン端子の他方)と接続されている。つまり、スイッチング用トランジスタ104は、第1端子(ソース端子又はドレイン端子の一方)が駆動トランジスタ101及び相補用トランジスタ102の第2端子(ソース端子又はドレイン端子の他方)と接続され、第2端子(ソース端子又はドレイン端子の他方)が駆動トランジスタ101及び相補用トランジスタ102のゲート端子と接続されているため、スイッチング用トランジスタ104をオンオフすることで、駆動トランジスタ101及び相補用トランジスタ102のゲート端子と第2端子(ソース端子又はドレイン端子の他方)とを導通又は非導通にすることができる。そして、スイッチング用トランジスタ104のゲート端子が接続されている走査線106に信号を入力することによりスイッチング用トランジスタ104のオンオフを制御する。また、駆動トランジスタ101及び相補用トランジスタ102の第2端子(ソース端子又はドレイン端子の他方)は、発光素子105の陽極と接続されている。そして、発光素子105の陰極は低電源電位Vssが供給された配線(Cathode)109と接続されている。なお、Vssとは、電源線108に供給される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
さらに、相補用トランジスタ102の第1端子(ソース端子又はドレイン端子の一方)は別の行の画素の走査線106Aに接続されている。ここで、駆動トランジスタ101は発光素子105を駆動するトランジスタであり、相補用トランジスタ102は駆動トランジスタ101とは極性が反転しているトランジスタである。つまり、この走査線106Aの信号がLレベルのときに駆動トランジスタ101と相補用トランジスタ102とが相補的にオンオフするインバータを構成している。
次に、図1の画素構成の動作原理について詳しく説明する。
画素への信号書き込み期間には、信号線107にはアナログ信号電位が供給される。このアナログ信号電位がビデオ信号に相当する。そして、画素へビデオ信号を書き込む際には、走査線106にHレベルの信号を入力してスイッチング用トランジスタ104をオンさせる。なお、このとき、別の行の画素を選択する走査線106AにはLレベルの信号が供給されている。よって、画素へ信号を書き込む際には駆動トランジスタ101と相補用トランジスタ102とはインバータとして動作することになる。なお、インバータとして動作しているときには、駆動トランジスタ101及び相補用トランジスタ102のゲート端子の接続点がインバータの入力端子110となり、駆動トランジスタ101及び相補用トランジスタ102の第2端子の接続点がインバータの出力端子111となる。また、インバータとして動作しているときには、駆動トランジスタ101及び相補用トランジスタ102は共に第1端子がソース端子、第2端子がドレイン端子となる。
このようにスイッチング用トランジスタ104がオンすると、インバータの入力端子110は出力端子111と導通し、駆動トランジスタ101、相補用トランジスタ102、発光素子105に電流が流れ、容量素子103では電荷の放電又は蓄積が行われる。
こうして、インバータはオフセットキャンセルする。なお、オフセットキャンセルとは、入力端子110と出力端子111を導通し、入力電位と出力電位を等しくし、入力端子110の電位をインバータの論理しきい値電位Vinvにすることをいう。よって、この論理しきい値電位Vinvは、理想的にはインバータのLレベルとHレベルの出力の中間の電位である。
なお、インバータの出力のHレベルの電位は電源線108の電源電位Vddであり、インバータのLレベルの電位は走査線106Aに供給されるLレベルの電位である。また、インバータのHレベルの出力となる電源電位Vddと、インバータのLレベルの出力となる走査線106や走査線106Aに供給される信号のLレベルの電位は、配線109の電位を基準に設定する。そして、インバータの出力がHレベルのときは、発光素子105が発光し、インバータの出力がLレベルのときには非発光となるようにする。
つまり、発光素子105が発光し始めるときの電圧をVELとすると、インバータのLレベルの電位(走査線106や走査線106Aに供給される信号のLレベルの電位)はVss+VELよりも低くする必要がある。また、インバータのHレベルの電位は、Vss+VELよりも高くする必要がある。
なお、インバータのLレベルの電位が配線109の電位よりも低い電位とすると、発光素子105に逆バイアス状態の電圧が加わる。よって、発光素子105の劣化が抑制され、望ましい。
なお、容量素子103での電荷の放電又は蓄積は、もともと容量素子103に蓄積されていた電荷と、信号線107に供給される電位との関係で決まる。そして、容量素子103での電荷の放電又は蓄積が完了すると、容量素子103には信号線107と、論理しきい値電位Vinvとの電位差(電圧Vp)分の電荷が蓄積されていることになる。そして、走査線106の信号をLレベルにすることにより、スイッチング用トランジスタ104をオフにし、容量素子103で、この電圧Vpを保持する。
なお、書き込み期間において、配線(Cathode)109の電位をVss2に設定しても良い。このVss2はVss<Vss2を満たす電位であり、インバータをオフセットキャンセルする際、発光素子105に印加される電圧が発光素子105の順方向しきい値電圧VELより小さくなるように設定する。つまり、Vinv−Vss2<VELとなるように設定する。こうすれば、書き込み期間において、発光素子105が発光してしまうことにより、表示不良が発生してしまうのを防ぐことができる。また、書き込み期間において発光素子にほとんど電流が流れないようにすることができるため、消費電力を低減することができる。
また、Vss2を大きくして、発光素子105に逆バイアスの電圧が加わるようにしてもよい。逆バイアス電圧を加えることにより、発光素子105の信頼性を向上させたり、発光素子105の中で不具合のある部分を焼き切ったりすることができる。
なお、配線109に電流が流れないようにすればよいので、別の方法を用いることもできる。例えば、配線109をフローティング状態にしてもよい。その結果、発光素子105には電流は流れない。あるいは、インバータの出力端子111から配線109の間にスイッチを入れてもよい。このスイッチを制御することにより、発光素子105に電流が流れないようにすることができる。
たとえば、図55に示すように駆動トランジスタ101の第1端子(ソース端子又はドレイン端子の一方)はスイッチ5501を介して電源線108と接続するようにしてもよい。そして、画素への信号書き込み期間においては、その行の画素への信号書き込み時間のときのみスイッチ5501をオンさせるようにする。すると、書き込みを行っていない行の画素は、他の行の画素への信号書き込み時間には、非発光とすることができ、画像がおかしくなってしまうことを防止することができるとともに、消費電力の低減を図ることができる。なお、この構成の場合には、発光期間においては、スイッチ5501はオンにしておく。
こうしてこの画素へビデオ信号の書き込みが終了する。
なお、画素にビデオ信号が書き込まれた後は、その画素にビデオ信号が書き込まれた際に信号線107に供給されたアナログ信号電位を基準にして、信号線107の電位の変動に従ってインバータの出力のレベルが制御されるようになる。つまり、信号線107の電位が、画素への信号書き込み期間に、画素にビデオ信号が書き込まれた際のアナログ信号電位より高いときにはインバータの出力はLレベルとなり、画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなるとインバータの出力はHレベルとなる。
なぜなら、画素にビデオ信号が書き込まれると、容量素子103が電位差(Vp)を保持するため、信号線107の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電位より高いときには、インバータの入力端子110の電位も、画素にビデオ信号が書き込まれた際の入力端子110の電位より高くなり、駆動トランジスタ101はオフし、相補用トランジスタ102はオンし、インバータの出力はLレベルとなる。一方、信号線107の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなると、インバータの入力端子110の電位も、画素にビデオ信号が書き込まれた際の入力端子110の電位より低くなるため、駆動トランジスタ101はオンし、相補用トランジスタ102はオフし、駆動インバータの出力はHレベルとなる。
したがって、画素の発光期間には、走査線(走査線106、走査線106Aなど)をLレベルにした状態で、信号線107に供給する電位をアナログ的に変化させることで、画素内のインバータの出力のレベルを制御する。こうして、発光素子105に電流が流れている時間をアナログ的に制御して階調を表現することができる。
また、相補用トランジスタの102第1端子(ソース端子又はドレイン端子の一方)を走査線106Aに接続したことにより配線数を減らすことができ、開口率が向上する。よって、発光素子105の信頼性の向上を図ることができる。また、歩留まりを向上させ、表示パネルのコストの抑制を図ることができる。
続いて画素の発光期間において、信号線107に供給する電位について説明する。信号線107に供給する電位は周期的に変化する波形のアナログ電位を用いることができる。周期的に変化する波形のアナログ電位の波形の例を図12(a)、(b)、(c)、(d)、(e)、(f)、(g)、(h)、(i)に示す。
例えば、発光期間には、信号線107に低電位から高電位にアナログ的に変化する電位を供給する。一例として、波形1201のように直線的に電位が上昇するようにしても良い。なお、このような波形をのこぎり波ともいう。
また、高電位から低電位へアナログ的に変化する電位を供給しても良い。例えば、波形1202のように直線的に電位が下降するようにしても良い。
また、それらを組み合わせた波形でも良い。つまり、一例として、波形1203のように低電位から高電位へ直線的に上昇し、高電位から低電位へ下降するような電位を供給しても良い。なお、以下このような波形1203を三角波電位という。または、波形1204のように高電位から低電位へ直線的に下降し、低電位から高電位へ直線的に上昇するような三角波電位を供給しても良い。
また、信号線107に供給する電位は直線的な変化でなくとも良い。波形1205のように全波整流回路の出力波形の1周期に相当する波形1205の電位を供給しても良いし、その波形を上下反転させた波形1206の電位を供給しても良い。また、波形1208や波形1209のような波形の電位を供給してもよい。
このような波形にすることにより、ビデオ信号に対する発光時間を自由に設定することができる。よって、ガンマ補正などを行うことも可能となる。
また、画素の発光期間において、上記の波形1201、波形1202、波形1203、波形1204、波形1205、波形1206、波形1208又は波形1209のパルスを複数連続して供給しても良い。一例として、波形1207に示すように、波形1201のパルスを画素の発光期間において、二回連続して供給しても良い。
このようにすることにより、発光時間を1フレーム内で分割させることができる。その結果、フレーム周波数が見かけ上向上したようになり、画面のちらつきを防止することができる。
こうして、画素にアナログ信号を書き込む際に信号線107に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。なお、階調数が小さい程このアナログ信号電位は低くなり、階調が高い程このアナログ信号電位は高くなる。
なぜなら、画素の発光期間において加える三角波電位と、画素への信号書き込み期間に画素に入力したアナログ信号電位との高低関係によって、駆動トランジスタ101及び相補用トランジスタ102で構成されるインバータの出力のレベルが決定されるからである。画素の発光期間において加えられる三角波電位が画素への信号書き込み期間に画素に入力されるアナログ信号電位よりも低くなると、インバータの出力がHレベルとなり、発光する。よって、画素への信号書き込み期間に画素に入力されるアナログ信号電位が高い方が、画素の発光期間において加えられる三角波電位よりもアナログ信号電位が高い期間が長いことになり、発光する期間も長くなる。よって、階調数も大きくなる。逆に、画素への信号書き込み期間に画素に入力されるアナログ信号電位が低い方が、画素の発光期間において加えられる三角波電位よりもアナログ信号電位が高い期間が短いことになり、発光する期間も短くなる。よって、階調数も小さくなるからである。
なお、図1の構成に限られず、本実施の形態に示す画素は、相補用トランジスタ102の第1端子(ソース端子又はドレイン端子の一方)を任意の他の行の画素の走査線に接続してもよい。例えば、図60に示すように、相補用トランジスタ102の第1端子(ソース端子又はドレイン端子の一方)を、隣の隣の行の画素のスイッチング用トランジスタのオンオフを制御する走査線106Bと接続してもよい。
続いて画素部に図1の画素構成を有する表示装置について図2を用いて説明する。図2の表示装置は、信号線駆動回路201、走査線駆動回路202及び画素部203を有し、画素部203は画素204を複数備えている。行方向に配置された走査線(Select line)S1〜Smと列方向に配置された信号線(Data line)D1〜Dnに対応して画素204がマトリクスに配置されている。
画素204は駆動トランジスタ(第2のトランジスタ)205と、相補用トランジスタ(第3のトランジスタ)206と、容量素子207と、スイッチング用トランジスタ(第1のトランジスタ)208と、発光素子209と、走査線Si(S1〜Smのうちいずれか一つ)と、信号線Dj(D1〜Dnのうちいずれか一つ)と、電源線Vj(V1〜Vnのうちいずれか一つ)と、を有している。なお、駆動トランジスタ205にはPチャネル型トランジスタ、相補用トランジスタ206及びスイッチング用トランジスタ208にはNチャネル型トランジスタを用いている。なお、画素204は画素部203に複数配置された画素のうちの一画素を示している。
駆動トランジスタ205は、第1端子(ソース端子又はドレイン端子の一方)が電源線Vjと接続され、第2端子(ソース端子又はドレイン端子の他方)が相補用トランジスタ206の第2端子(ソース端子又はドレイン端子の他方)と接続され、ゲート端子が相補用トランジスタ206のゲート端子と接続されている。さらに、駆動トランジスタ205及び相補用トランジスタ206のゲート端子は、容量素子207を介して信号線Djに接続されると共に、スイッチング用トランジスタ208を介して駆動トランジスタ205及び相補用トランジスタ206の第2端子(ソース端子又はドレイン端子の他方)と接続されている。つまり、スイッチング用トランジスタ208は、第1端子(ソース端子又はドレイン端子の一方)が駆動トランジスタ205及び相補用トランジスタ206の第2端子(ソース端子又はドレイン端子の他方)と接続され、第2端子が駆動トランジスタ205及び相補用トランジスタ206のゲート端子と接続されているため、スイッチング用トランジスタ208をオンオフすることで、駆動トランジスタ205及び相補用トランジスタ206のゲート端子と第2端子(ソース端子又はドレイン端子の他方)とを導通又は非導通にすることができる。そして、スイッチング用トランジスタ208のゲート端子が接続されている走査線Siに信号を入力することによりスイッチング用トランジスタ208のオンオフを制御する。また、駆動トランジスタ205及び相補用トランジスタ206の第2端子(ソース端子又はドレイン端子の他方)は、発光素子209の陽極と接続されている。そして、発光素子209の陰極は低電源電位Vssが供給された配線(Cathode)210と接続されている。なお、Vssとは、電源線Vjに供給される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
さらに、相補用トランジスタ206の第1端子は別の行の画素の走査線Si+1に接続されている。なお、図2に示す表示装置のように下行の画素を選択する走査線に、相補用トランジスタ206の第1端子が接続されている構成の場合には、最下行の画素の相補用トランジスタの第1端子に電位を供給する配線Sxのみ、走査線S1〜Smとは別途に設ければ良い。
また、電源線V1〜Vnに供給する電源電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素を示す画素毎に供給する電源電位の値を変えても良い。
ここで、R、G、Bの色要素の画素列毎に異なる電源電位の供給された電源線を有する場合について図43を用いて説明する。
図43は、図2の画素部203の一部を示した図である。図43に示す画素構成は電源線以外は図2の画素204と同じ構成であるため、それぞれの画素を構成する駆動トランジスタ(第2のトランジスタ)、相補用トランジスタ(第3のトランジスタ)、容量素子、スイッチング用トランジスタ(第1のトランジスタ)及び発光素子の符号を省略してある。よって、画素を構成するこれらの素子の符号は図2及びその説明を参照されたい。図43において、i行目(1〜m行のいずれか一つ)の画素は電源線Vr、Vg、Vbを有している。そして、Rの色要素の列の画素は、駆動トランジスタ205の第1端子がVrに接続され、Gの色要素の列の画素は、駆動トランジスタ205の第1端子がVgに接続され、Bの色要素の列の画素は、駆動トランジスタ205の第1端子がVbに接続されている。電源線Vrには発光期間にRの色要素の列の画素の発光素子209に所望の電流を流すための電位Vdd1が供給される。電源線Vgには発光期間にGの色要素の列の画素の発光素子209に所望の電流を流すための電位Vdd2が供給される。電源線Vbには発光期間にBの色要素の列の画素の発光素子209に所望の電流を流すための電位Vdd3が供給される。こうして、色要素毎に画素の発光素子209に印加する電圧を設定することができる。その結果、発光素子の発光色毎に異なる大きさの電圧を加えることができる。したがって、発光素子の発光色毎の輝度を個別に制御することができる。なお、色要素としては、RGBに限られず、R(赤)、G(緑)、B(青)、W(白)の4つの色要素を用いてフルカラー表示をするものであっても構わない。この場合も同様に色毎に発光素子に印加する電圧を変えることができる。
次に、図2及び図3を用いて本発明の表示装置の動作原理について説明する。図3は図2における表示装置の画素部203のある画素列(j列目)のタイミングチャートを示す図である。なお、画素部203に複数配置されたそれぞれの画素は、画素204と同様の構成であるため、それぞれの画素の駆動トランジスタ、相補用トランジスタ、容量素子、スイッチング用トランジスタ、発光素子は画素204と同様の符号を用いて説明する。
図3に示すように、書き込み期間にはj列目の画素のData line(信号線Dj)にアナログ信号電位が入力されている。そして、i行目の画素の書き込み時間Tiにおいて、i行目のSelect line(走査線Si)にパルス信号(Hレベル)が入力されると、i行目の画素のスイッチング用トランジスタ208がオンし、駆動トランジスタ205、相補用トランジスタ206及び発光素子209に電流が流れる。なお、このとき、i+1行目のSelect line(走査線Si+1)はLレベルの信号が入力されたままである。
そして、i行目の画素の容量素子207では電荷の蓄積若しくは放電が行われる。つまり、容量素子207にもともと蓄積されていた電荷とData line(信号線Dj)に供給された電位(Va)との関係で電荷の蓄積か放電のどちらかが起きる。
やがて、容量素子207の電荷の蓄積又は放電が完了し、駆動トランジスタ205、相補用トランジスタ206及び発光素子209に流れる電流が一定となる。このとき、完全に定常状態にならなくてもよい。駆動トランジスタ205と相補用トランジスタ206から構成されるインバータの出力のレベル(駆動トランジスタ205及び相補用トランジスタ206の第2端子の電位)を制御するのに必要な入力電位(駆動トランジスタ205及び相補用トランジスタ206のゲート電位)が取得できれば良い。好ましくは、このとき駆動トランジスタ205及び相補用トランジスタ206が飽和領域で動作するようになっていると良い。
その後、Select line(走査線Si)をLレベルにし、スイッチング用トランジスタ208をオフにする。すると、容量素子207はインバータの出力のレベル(駆動トランジスタ205及び相補用トランジスタ206の第2端子の電位)を制御するのに必要なインバータの入力電位(駆動トランジスタ205及び相補用トランジスタ206のゲート電位)と、スイッチング用トランジスタ208をオフにした瞬間のData line(信号線Dj)に供給されているアナログ信号電位との電位差を保持する。
こうして、i行目の画素の書き込み時間Tiには、i行目j列の画素にData line(信号線Dj)からアナログ信号電位Vaが供給され、ビデオ信号が書き込まれる。そして、i行目の画素の書き込み時間Tiには、各画素列毎にそれぞれのData line(信号線D1〜Dn)からそれぞれのアナログ信号電位が供給され、各列のi行目の画素にビデオ信号が書き込まれる。
次に、i+1行目の画素への信号書き込み時間Ti+1には、Select line(走査線Si+1)にパルス信号(Hレベル)が供給され、i+1行目j列の画素のData line(信号線Dj)には電位(Vb)が供給され、i+1行目j列の画素にビデオ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのData line(信号線D1〜Dn)からそれぞれのアナログ信号電位が供給され、各列のi+1行目の画素にもビデオ信号が書き込まれる。このとき、i+2行目の画素のSelect line(走査線Si+2)はLレベルにしておく。
このように、画素の各行のSelect line(走査線S1〜Sm)にパルス信号(Hレベル)が入力されて、それぞれの画素にビデオ信号が書き込まれると1フレーム期間の画素部203への信号書き込み期間が終了する。
なお、図3ではS1、S2、S3、・・・、SmというようにSelect line(走査線S1〜Sm)にパルス信号を供給して、画素を1行目から2行目、3行目、・・・、m行目と選択したがこれに限定されない。Sm、Sm−1、Sm−2、・・・、S1というようにSelect line(走査線S1〜Sm)にパルス信号を供給して、画素をm行目からm−1行目、m−2行目、・・・、1行目というように選択してもよい。このように走査することで、Select line(走査線S〜Sm)に供給する信号のなまりに起因する画素への信号の書き込み不良を防止することができる。
ここで、図3に示すi行目のSelect line(走査線Si)とi+1行目のSelect line(走査線Si+1)に供給したパルス信号に、なまりが生じた場合のタイミングチャートを図53に示す。パルス信号になまりが生じると、信号の立ち上がり及び立ち下がりが遅延する。よって、i行目の画素への信号書き込み時間である期間Tiを過ぎてもSelect line(走査線Si)の信号はスイッチング用トランジスタ208をオフにするためのLレベルの電位まで下がらない。よって、スイッチング用トランジスタ208が、まだオンしている状態でi+1行目のSelect line(走査線Si+1)の信号の立ち上がりが始まる。すると、インバータのLレベルの出力電位の基準となる電位が変動してしまい、インバータ特性が変化してしまう。こうして、画素への信号の書き込みが正常に行われなくなってしまう。
次に、画素の走査方向を逆にした場合において、i行目のSelect line(走査線Si)とi+1行目のSelect line(走査線Si+1)に供給するパルス信号になまりが生じた場合のタイミングチャートを図54に示す。この場合、m行目から画素への信号の書き込みが行われるため、i+1行目の画素への信号の書き込みが行われた後、i行目の画素への書き込みが行われる。つまり、i+1行目のSelect line(走査線Si+1)にパルス信号が供給された後、i行目のSelect line(走査線Si)にパルス信号が供給される。ここで、i+1行目のSelect line(走査線Si+1)に供給したパルス信号の立ち下がりが遅延すると、i行目の画素の書き込み時間である期間Tiの前半においては、インバータのLレベルの出力電位の基準となる電位が変動してしまい、インバータ特性が変化してしまうが、期間Tiの後半にはインバータの出力電位の基準となるLレベルの電位も正常になる。よって、画素への信号の書き込みを正常に行うことができる。
続いて、発光期間には、Data line(信号線D1〜Dn)には三角波電位を供給する。すると、i行目j列の画素はData line(信号線Dj)がVaより高い電位であるときには発光素子209は非発光の状態を維持し、Data line(信号線Dj)の電位がVaより低い電位の間(Ta)は発光素子209は発光する。また、i+1行目j列の画素も同様に、期間(Tb)の間は発光素子209が発光する。
なお、画素への信号書き込み期間が終了した後、アナログ信号が書き込まれたアナログ信号電位より高い電位がData line(信号線D1〜Dn)に供給されている間はその画素の発光素子209は発光せず、信号が書き込まれた際のアナログ信号電位より低くなるとその画素の発光素子209が発光する詳細な原理については、図1の画素構成を用いて説明したとおりなのでここでは説明を省略する。
なお、Cathode(配線210)に供給される低電源電位は、画素への信号書き込み期間と発光期間とで電位を異なるようにしても良い。図3に示すように、画素への信号書き込み期間におけるCathode(配線210)の電位を発光期間におけるCathode(配線210)の電位より高くしておくとよい。つまり、画素への信号書き込み期間におけるCathode(配線210)の電位をVss2とし、発光期間におけるCathode(配線210)の電位をVssとする。そして、このときVss2>Vssとする。例えばVss=GND(グラウンド電位)としても良い。
このように、画素への信号書き込み期間にCathode(配線210)の電位を高くしておくことで、発光素子209が発光してしまい表示不良が発生してしまうのを防ぐとともに画素への信号書き込み期間における消費電力を低減することができる。
また、Cathode(配線210)の電位を適宜設定することにより画素の信号書き込み期間において、発光素子209には電流を流さないようにすることができるため、信号書き込み期間において発光素子209が発光してしまい画像の正しい階調が得られなくなってしまうことを防止することができるとともに、さらなる消費電力の低減を図ることができる。例えば、電源線V1〜Vnに供給される電位と、走査線S1〜Smや冗長配線Sxに供給される電位との中間の電位に設定する。つまり、この電位は駆動トランジスタ205と相補用トランジスタ206から構成されるインバータの理想的な論理しきい値電位である。この理想的な、インバータの論理しきい値電位にしておけば画素毎にインバータ伝達特性が多少異なっても、発光素子209の順方向しきい値電圧VELがあるため発光素子209には電流が流れないし、Cathode(配線210)の電位の振幅も小さくて済むため、消費電力はあまり大きくならないからである。
また、発光素子209の陰極に接続する配線を信号書き込み期間には別の配線と接続させてもよい。例えば、図52に示すように発光素子209の陰極を第1のスイッチ5201を介してCathode(配線210)と、第2のスイッチ5202を介して第2の配線5203と接続するようにしてもよい。そして、第1のスイッチ5201と第2のスイッチ5202のオンオフを制御する制御信号はそれぞれ反転した信号とする。図52の構成では、第2のスイッチ5202にはそのまま制御信号を入力し、第1のスイッチ5201にはインバータ5204を介して制御信号を入力する。つまり、制御信号のレベルは反転され、第1のスイッチ5201に入力される。こうして、発光素子209の陰極は、配線210又は第2の配線5203のいずれかに接続することができる。よって、信号書き込み期間には、発光素子209の陰極を、配線210に供給された電位Vssより高い電位が供給された第2の配線5203へ接続することにより、画像がおかしくなってしまうことを防止できるとともに、信号書き込み期間における消費電力を低減することができる。
また、Cathode(配線210)の電位を変化させなくても、発光素子209の陰極をフローティングとすることによっても、画像の正しい階調が得られなくなってしまうことを防止できるとともに、信号書き込み期間における消費電力を低減することができる。例えば、図51に示すように、発光素子209の陰極とCathode(配線210)との間にスイッチ5101を接続し、スイッチ5101をオンにして発光素子209の陰極に低電源電位Vssを供給し、スイッチ5101をオフにして発光素子209の陰極をフローティングにすることができる。なお、発光素子209の陰極がスイッチ5101を介して配線210に接続されているところを除いて、画素の構成は図2と同じなので、詳しくは図2の説明を参照されたい。
このように、発光期間においては、全画素の信号線D1〜Dnに三角波電位が供給され、それぞれ書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって発光素子209の発光時間が設定される。こうして、アナログ時間階調表示が可能となる。アナログ的に発光時間を制御するため、デジタル的に発光時間を制御したときのように擬似輪郭が生じることはない。よって、画質不良のない、きれいな表示を行うことができる。
なお、発光素子209の発光・非発光を制御するインバータの出力のレベルは、上述したように、書き込み期間にData line(信号線D1〜Dn)に供給されたアナログ信号電位が、発光期間にData line(信号線D1〜Dn)に入力される三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、駆動トランジスタ205や相補用トランジスタ206の特性のバラツキの影響を受けることが少なく発光素子209の発光・非発光を制御することができる。つまり、画素毎の発光のバラツキを改善することができる。
特に、本実施の形態に示した画素構成は、画素内のインバータがPチャネル型のトランジスタでなる駆動トランジスタ205と、Nチャネル型のトランジスタでなる相補用トランジスタ206で構成されるため、駆動トランジスタ205や相補用トランジスタ206のトランジスタ特性がバラツキ、インバータ伝達特性が画素毎に多少異なっても、それらの影響をほとんど受けることなく発光素子209の発光・非発光を制御することができる。
ここで、Pチャネル型トランジスタとNチャネル型トランジスタでなるCMOSインバータを図11(b)に、その特性を図11(a)に示す。図11(a)の横軸はCMOSインバータの入力端子への入力電位Vinを示し、縦軸はCMOSインバータの出力端子からの出力電位Voutを示している。CMOSインバータはPチャネル型トランジスタとNチャネル型トランジスタから構成され、Pチャネル型トランジスタのソース端子には高電源電位Vddが供給され、Nチャネル型トランジスタのソース端子には低電源電位Vssが供給される。なお、ここではVss=0Vとする。また、Pチャネル型トランジスタ及びNチャネル型トランジスタのそれぞれのゲート端子とそれぞれのドレイン端子は共に接続され、ゲート端子がCMOSインバータの入力端子となり、ドレイン端子がCMOSインバータの出力端子となる。
図11(a)に示す曲線1101はPチャネル型トランジスタの電流供給能力がNチャネル型トランジスタの電流供給能力より高い場合のCMOSインバータ伝達特性を示し、曲線1103はPチャネル型トランジスタの電流供給能力がNチャネル型トランジスタの電流供給能力より低い場合のCMOSインバータ伝達特性を示し、曲線1102は、Pチャネル型トランジスタの電流供給能力とNチャネル型トランジスタの電流供給能力が等しい場合のCMOSインバータ伝達特性を示している。
つまり、入力電位が十分に高くトランジスタがオフしているときには、CMOSインバータの出力端子の電位は0Vの電位となる。このとき、Nチャネル型トランジスタは線形領域でオンし、Pチャネル型トランジスタはオフしている。そして、入力電位が徐々に低くなってくるとPチャネル型トランジスタは飽和領域でオンする。このとき、Pチャネル型トランジスタとNチャネル型トランジスタの電流供給能力が等しければ曲線1102のようなCMOSインバータ伝達特性を示し、Pチャネル型トランジスタの電流供給能力がNチャネル型トランジスタの電流供給能力より高いと、曲線1101側にCMOSインバータ伝達特性がシフトする。一方、Pチャネル型トランジスタの電流供給能力がNチャネル型トランジスタの電流供給能力より低いと、曲線1103側にCMOSインバータ伝達特性がシフトする。
このように、インバータ伝達特性が変動しても、CMOSインバータの場合には、出力の電位の変動の割合が高いため、Pチャネル型トランジスタが飽和領域でオンしてからPチャネル型トランジスタがオフし、CMOSインバータの出力電位がVxとなるまでの時間はもちろんのこと、入力端子と出力端子が導通され、オフセットキャンセルされたそれぞれのCMOSインバータの入力電位Vinv1、Vinv2、Vinv3からCMOSインバータの出力電位がVxとなるそれぞれの入力電位Vb1、Vb2、Vb3までの時間も、CMOSインバータの伝達特性の異なる画素毎においてほとんど変わらない。
よって、本実施の形態に示す画素構成を適用すれば、画素間のトランジスタ特性のバラツキの影響を低減し、きれいな表示を行うことが可能となる。また、画素の開口率を高くすることができるため、高精細表示にも適している。
なお、発光期間において、Data line(信号線D1〜Dn)に供給する電位は、図12で示したように、波形1201、波形1202、波形1203、波形1204、波形1205、波形1206、波形1208若しくは波形1209、又はこれらを複数連続して供給しても良い。
連続して供給することにより、発光時間を1フレーム内で分割させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。
また、発光期間においてData line(信号線D1〜Dn)に供給する電位は、色要素の画素毎に波形を変えてもよい。例えば、色要素の異なる画素を有する表示装置において、同じ電圧を印加しても発光素子から得られる輝度が色毎で異なる場合、三角波電位の電位変化をそれぞれ異ならせて設定するとよい。ここで、一例として図62(a)に示すRGBの色要素の画素を有する表示装置を用いて説明する。Rの色要素の画素には信号線Dr、Gの色要素の画素には信号線Dg、Bの色要素の画素にはDbの信号線から三角波電位を発光期間に供給する。このとき、図62(b)に示す三角波電位6201、三角波電位6202、三角波電位6203のいずれかを、適宜画素の色毎に設定する。つまり、三角波電位6201は1フレーム中において全表示している期間が長く設定することができるので、このような三角波電位は発光素子から得られる輝度が低い画素の信号線に供給するとよい。一方三角波電位6203は1フレーム中において全表示している期間が短いため、このような三角波電位は発光素子から得られる輝度が高い画素の信号線に供給するとよい。
このように、色毎の画素によって、別々の三角波を供給することにより、色毎の発光素子の輝度特性に応じて、発光時間を制御することができるためきれいな表示のフルカラー表示を行うことができる。
発光素子の輝度特性と信号線に入力する三角波との関係を、図63(a−1)、(a−2)、(a−3)を用いて説明する。一例として、Rの色要素となる画素の発光素子の輝度特性を基準に、Gの色要素の画素の発光素子から得られる輝度が低く、Bの色要素の画素の発光素子から得られる輝度が高い場合について説明する。
この場合には、信号線Dr(Data line R pixel)に入力する三角波の電位を基準にすると、信号線Dg(Data line G pixel)に入力する三角波の電位は急勾配にする。つまり、三角波の電位の振幅を大きくする。一方、信号線Db(Data line B pixel)に入力する三角波電位は緩勾配にする。つまり、三角波電位の振幅を小さくする。
こうすることにより、同じ階調であっても画素の色要素毎によって、発光時間を変えることができる。例えば、Rの画素は1フレーム期間中の最も大きな階調の表示期間はTmax(R)、Gの画素は1フレーム期間中の最も大きな階調の表示期間はTmax(G)、Bの画素は1フレーム期間中の最も大きな階調の表示期間はTmax(B)となる。
また、他の構成として、ビデオ信号の電位の幅を色要素毎に変えてもよい。つまり、図64(a−1)、(a−2)、(a−3)に示すように、Rの色要素の画素を基準として、Gの色要素の画素の発光素子から得られる輝度が高い場合には、Gのビデオ信号の幅を小さくする。また、Bの色要素の画素の発光素子から得られる輝度が低い場合には、Bのビデオ信号の幅を大きくする。こうして、同じ階調であっても画素の色要素毎によって、発光時間を変えることができる。例えば、Rの画素は1フレーム期間中の最も大きな階調の表示期間はTmax(R)、Gの画素は1フレーム期間中の最も大きな階調の表示期間はTmax(G)、Bの画素は1フレーム期間中の最も大きな階調の表示期間はTmax(B)となる。
また、他の構成として、色要素毎にビデオ信号のそれぞれの階調に対応する電位をシフトさせる構成と、色要素毎に三角波電位の振幅を変える構成を組み合わせてもよい。こうすることで、振幅を小さくすることができ、消費電力の低減を図ることができる。
また、フルカラー表示の場合には、電源線(Supply line)を色要素の画素毎に設け、それぞれの電源線の電位を色要素毎に設定することで、発光素子の輝度を色毎にそれぞれ調整することができるので、発光素子が色毎に異なる輝度特性であっても、色合いを調整することができる。例えば、図2で示したような画素を有する場合には、電源線V1〜Vnのうち、R(赤)の色要素の画素の発光素子の陽極に入力する電位が供給される電源線、G(緑)の色要素の画素の発光素子の陽極に入力する電位が供給される電源線、B(青)の色要素の画素の発光素子の陽極に入力する電位が供給される電源線、W(白)の色要素の画素の発光素子の陽極に入力する電位が供給される電源線にはそれぞれの色毎の輝度特性に応じた電位を定めることができる。
また、他の構成として、例えば、画素の発光素子に白色(W)の発光素子を適用して、カラーフィルターを用いてフルカラー表示を行うことにより、色要素毎から得られる輝度を概ね等しくすることができる。
また、本発明の画素構成は図1の構成に限られない。つまり、図1の構成においてはインバータを構成するPチャネル型トランジスタとNチャネル型トランジスタのうち、Nチャネル型トランジスタのソース端子に電位を供給する配線の代わりに他の行の走査線を用いたが、図4のようにPチャネル型トランジスタのソース端子に電位を供給する配線の代わりに他の行の走査線を用いてもよい。
図4に示す画素は、相補用トランジスタ(第3のトランジスタ)401と、駆動トランジスタ(第2のトランジスタ)402と、容量素子403と、スイッチング用トランジスタ(第1のトランジスタ)404と、発光素子405と、走査線(Select line)406と、信号線(Data line)407と、電源線408とを有している。なお、相補用トランジスタ401にはNチャネル型トランジスタ、駆動トランジスタ402及びスイッチング用トランジスタ404にはPチャネル型トランジスタを用いている。
相補用トランジスタ401は、第1端子(ソース端子又はドレイン端子の一方)が電源線408と接続され、第2端子(ソース端子又はドレイン端子の他方)が駆動トランジスタ402の第2端子(ソース端子又はドレイン端子の他方)と接続され、ゲート端子が駆動トランジスタ402のゲート端子と接続されている。さらに、相補用トランジスタ401及び駆動トランジスタ402のゲート端子は、容量素子403を介して信号線407に接続されると共に、スイッチング用トランジスタ404を介して相補用トランジスタ401及び駆動トランジスタ402の第2端子(ソース端子又はドレイン端子の他方)と接続されている。つまり、スイッチング用トランジスタ404は、第1端子(ソース端子又はドレイン端子の一方)が相補用トランジスタ401及び駆動トランジスタ402の第2端子(ソース端子又はドレイン端子の他方)と接続され、第2端子(ソース端子又はドレイン端子の他方)が相補用トランジスタ401及び駆動トランジスタ402のゲート端子と接続されているため、スイッチング用トランジスタ404をオンオフすることで、相補用トランジスタ401及び駆動トランジスタ402のゲート端子と第2端子(ソース端子又はドレイン端子の他方)とを導通又は非導通にすることができる。そして、スイッチング用トランジスタ404のゲート端子が接続されている走査線406に信号を入力することによりスイッチング用トランジスタ404のオンオフを制御する。また、相補用トランジスタ401及び駆動トランジスタ402の第2端子(ソース端子又はドレイン端子の他方)は、発光素子405の陽極と接続されている。そして、発光素子405の陰極は低電源電位Vssが供給された配線(Cathode)409と接続されている。なお、Vssとは、走査線406AのHレベルの電位である電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
さらに、駆動トランジスタ402の第1端子は別の行の画素の走査線406Aに接続されている。ここで、駆動トランジスタ402は発光素子405を駆動するトランジスタであり、相補用トランジスタ401は駆動トランジスタ402とは極性が反転しているトランジスタである。つまり、この走査線406Aの信号がHレベルのときに相補用トランジスタ401と駆動トランジスタ402とが相補的にオンオフするインバータを構成している。
次に、図4の画素構成の動作原理について詳しく説明する。ここで、走査線406により選択される画素をi行目の画素とし、走査線406Aにより選択される画素をi+1行目の画素として図5のタイミングチャートを用いて説明する。
画素への信号書き込み期間には、信号線407にはアナログ信号電位が供給される。このアナログ信号電位がビデオ信号に相当する。そして、画素へビデオ信号を書き込む際には、走査線406(i行目のSelect line)にLレベルの信号を入力してスイッチング用トランジスタ404をオンさせる。なお、このとき、別の行の画素を選択する走査線406A(i+1行目のSelect line)はHレベルの信号が入力されている。よって、画素へ信号を書き込む際には相補用トランジスタ401と駆動トランジスタ402とはインバータとして動作することになる。なお、インバータとして動作しているときには、相補用トランジスタ401及び駆動トランジスタ402のゲート端子の接続点がインバータの入力端子410となり、相補用トランジスタ401及び駆動トランジスタ402の第2端子の接続点がインバータの出力端子411となる。また、インバータとして動作しているときには、相補用トランジスタ401及び駆動トランジスタ402は共に第1端子がソース端子、第2端子がドレイン端子となる。
このようにスイッチング用トランジスタ404がオンすると、インバータの入力端子410は出力端子411と導通し、相補用トランジスタ401、駆動トランジスタ402、発光素子405に電流が流れ、容量素子403では電荷の放電又は蓄積が行われる。
こうして、インバータはオフセットキャンセルする。なお、オフセットキャンセルとは、入力端子410と出力端子411を導通し、入力電位と出力電位を等しくし、入力端子410の電位をインバータの論理しきい値電位Vinvにすることをいう。よって、この論理しきい値電位Vinvは、理想的にはインバータのLレベルとHレベルの出力の中間の電位である。
なお、容量素子403での電荷の放電又は蓄積は、もともと容量素子403に蓄積されていた電荷と、信号線407に供給される電位との関係で決まる。そして、容量素子403での電荷の放電又は蓄積が完了すると、容量素子403には信号線407と、論理しきい値電位Vinvとの電位差(電圧Vp)分の電荷が蓄積されていることになる。そして、走査線406の信号をHレベルにすることにより、スイッチング用トランジスタ404をオフにし、容量素子403で、この電圧Vpを保持する。
なお、書き込み期間において、配線(Cathode)409に供給される電位をVss2に設定しても良い。このVss2はVss<Vss2を満たす電位であり、インバータをオフセットキャンセルする際、発光素子405に印加される電圧が発光素子405の順方向しきい値電圧VELより小さくなるように設定する。つまり、Vinv−Vss2<VELとなるように設定する。こうすれば、書き込み期間において、発光素子405にほとんど電流が流れることはなく、消費電力を低減することができる。
また、Vss2を大きくして、発光素子405に逆バイアスの電圧が加わるようにしてもよい。逆バイアス電圧を加えることにより、発光素子405の信頼性を向上させたり、発光素子405の中で不具合のある部分を焼き切ったりすることができる。
なお、配線409に電流が流れないようにすればよいので、別の方法を用いることもできる。例えば、配線409をフローティング状態にしてもよい。その結果、発光素子405には電流は流れない。あるいは、インバータの出力端子411から配線409の間にスイッチを入れてもよい。このスイッチを制御することにより、発光素子405に電流が流れないようにすることができる。
こうしてこの画素へビデオ信号の書き込みが終了する。
なお、画素にビデオ信号が書き込まれた後は、その画素にビデオ信号が書き込まれた際に信号線407に供給されたアナログ信号電位を基準にして、信号線407の電位の変動に従ってインバータの出力のレベルが制御されるようになる。つまり、信号線407の電位が、画素への信号書き込み期間に、画素にビデオ信号が書き込まれた際のアナログ信号電位より低いときにはインバータの出力はHレベルとなり、画素にビデオ信号が書き込まれた際のアナログ信号電位より高くなるとインバータの出力はLレベルとなる。
なぜなら、画素にビデオ信号が書き込まれると、容量素子403が電位差(Vp)を保持するため、信号線407の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電位より低いときには、インバータの入力端子410の電位も、画素にビデオ信号が書き込まれた際の入力端子410の電位より低くなり、相補用トランジスタ401はオフし、駆動トランジスタ402はオンし、インバータの出力はHレベルとなる。一方、信号線407の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ信号電位より高くなると、インバータの入力端子410の電位も、画素にアナログ信号が書き込まれた際の入力端子410の電位より高くなるため、相補用トランジスタ401はオンし、駆動トランジスタ402はオフし、駆動インバータの出力はLレベルとなる。
したがって、画素の発光期間には、走査線(走査線406、走査線406Aなど)をLレベルにした状態で、信号線407に供給する電位をアナログ的に変化させることで、画素内のインバータの出力のレベルを制御する。こうして、発光素子405に電流が流れている時間をアナログ的に制御して階調を表現することができる。
また、相補用トランジスタの第1端子(ソース端子又はドレイン端子の一方)を走査線406Aに接続したことにより配線数を減らすことができ、開口率が向上する。よって、発光素子405の信頼性の向上を図ることができる。また、歩留まりを向上させ、表示パネルのコストの抑制を図ることができる。
続いて画素の発光期間において、信号線407に供給する電位について説明する。信号線407に供給する電位は周期的に変化する波形のアナログ電位を用いることができる。よって、図12で示したように、波形1201、波形1202、波形1203、波形1204、波形1205、波形1206、波形1208、若しくは波形1209、又はこれらを複数連続して供給しても良い。
連続して供給することにより、発光時間を1フレーム内で分割させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。
こうして、画素にアナログ信号を書き込む際に信号線407に供給されるアナログ信号電位により画素のアナログ時間階調表示が可能となる。なお、階調数が小さい程このアナログ信号電位は高くなる。
なぜなら、画素の発光期間において加える三角波電位と、画素への信号書き込み期間に画素に入力したアナログ信号電位との高低関係によって、相補用トランジスタ401及び駆動トランジスタ402で構成されるインバータの出力のレベルが決定されるからである。画素への信号書き込み期間に画素に入力されるアナログ信号電位が、画素の発光期間において加えられる三角波電位よりも低い場合は、インバータの出力がHレベルとなり、発光する。よって、画素への信号書き込み期間に画素に入力されるアナログ信号電位が低い方が、画素の発光期間において加えられる三角波電位よりも低い期間が長いことになり、発光する期間も長くなる。よって、階調も高くなる。逆に、画素への信号書き込み期間に画素に入力されるアナログ信号電位が高い方が、画素の発光期間において加えられる三角波電位よりも低い期間が短いことになり、発光する期間も短くなる。よって、階調も小さくなるからである。
(実施の形態2)
本実施の形態では、実施の形態1の画素構成とは異なる構成を示す。本実施の形態に示す画素構成は、画素にアナログ信号を書き込む際に供給されるアナログ信号電位と、画素の点灯、非点灯を制御するアナログ電位とを別の配線によって画素に供給する構成としている。
画素は、図6に示すように駆動トランジスタ(第2のトランジスタ)601と、相補用トランジスタ(第3のトランジスタ)602と、容量素子603と、スイッチング用トランジスタ(第1のトランジスタ)604と、発光素子605と、走査線(Select line)606と、第1のスイッチ607と、第2のスイッチ608と、第1の信号線(Data line1)609と、第2の信号線(Data line2)610と、電源線611と、を有している。なお、駆動トランジスタ601にはPチャネル型トランジスタ、相補用トランジスタ602及びスイッチング用トランジスタ604にはNチャネル型トランジスタを用いている。
駆動トランジスタ601は、第1端子(ソース端子又はドレイン端子の一方)が電源線611と接続され、第2端子(ソース端子又はドレイン端子の他方)が相補用トランジスタ602の第2端子(ソース端子又はドレイン端子の他方)と接続され、ゲート端子が相補用トランジスタ602のゲート端子と接続されている。さらに、駆動トランジスタ601及び相補用トランジスタ602のゲート端子は、容量素子603の一方の電極と接続されると共に、スイッチング用トランジスタ604を介して駆動トランジスタ601及び相補用トランジスタ602の第2端子(ソース端子又はドレイン端子の他方)と接続されている。つまり、スイッチング用トランジスタ604は、第1端子(ソース端子又はドレイン端子の一方)が駆動トランジスタ601及び相補用トランジスタ602の第2端子(ソース端子又はドレイン端子の他方)と接続され、第2端子(ソース端子又はドレイン端子の他方)が駆動トランジスタ601及び相補用トランジスタ602のゲート端子と接続されているため、スイッチング用トランジスタ604をオンオフすることで、駆動トランジスタ601及び相補用トランジスタ602のゲート端子と第2端子(ソース端子又はドレイン端子の他方)とを導通又は非導通にすることができる。そして、スイッチング用トランジスタ604のゲート端子が接続されている走査線606に信号を入力することによりスイッチング用トランジスタ604のオンオフを制御する。なお、容量素子603の他方の電極は第1のスイッチ607を介して第1の信号線609と、第2のスイッチ608を介して第2の信号線610と接続されている。また、駆動トランジスタ601及び相補用トランジスタ602の第2端子(ソース端子又はドレイン端子の他方)は、発光素子605の陽極と接続されている。そして、発光素子605の陰極は低電源電位Vssが供給された配線(Cathode)612と接続されている。なお、Vssとは、電源線611に供給される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。なお、電源線611の電位はこれに限られない。色要素の画素毎に電源電位の値を変えてもよい。つまり、RGBの色要素の画素からなるフルカラー表示装置の場合には、RGBの色要素の画素毎に、RGBWの色要素の画素からなるフルカラー表示装置の場合には、RGBWの色要素の画素毎に電源線の電位を供給すればよい。
さらに、相補用トランジスタ602の第1端子は別の行の画素の走査線606Aに接続されている。ここで、駆動トランジスタ601は発光素子605を駆動するトランジスタであり、相補用トランジスタ602は駆動トランジスタ601とは極性が反転しているトランジスタである。つまり、この走査線606Aの信号がLレベルのときに駆動トランジスタ601と相補用トランジスタ602とが相補的にオンオフするインバータを構成している。
次に、図6の画素構成の動作原理について詳しく説明する。ここで、走査線606により選択される画素をi行目の画素とし、走査線606Aにより選択される画素をi+1行目の画素として図7のタイミングチャートを用いて説明する。
図6の画素では各画素の発光時間を決定するアナログ信号電位が第1の信号線(Data line1)609に供給され、各画素毎の発光時間を制御するアナログ電位が第2の信号線(Data line2)610に供給される。
なお、第2の信号線(Data line2)に供給される電位は、実施の形態1の図12で示したように、波形1201、波形1202、波形1203、波形1204、波形1205、波形1206、波形1208、若しくは波形1209、又はこれらを複数連続して供給しても良い。
連続して供給することにより、発光時間を1フレーム内で分割させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。
なお、本実施の形態の画素構成を有する表示装置は、画素部の行毎に信号書き込み期間と発光期間が設定される。
ここで、i行目の画素の信号書き込み期間について説明する。図7に示す期間Tiがi行目の画素の信号書き込み時間を示している。そして、期間Ti以外の間はi行目の画素は発光期間となる。
まず、i行目の画素への信号書き込み期間Tiには、第1のスイッチ607をオンにし、第2のスイッチ608をオフにする。このとき走査線(i+1行目のSelect line)606AにはLレベルの電位が供給されている。よって、駆動トランジスタ601と相補用トランジスタ602とはインバータとして機能する。よって、駆動トランジスタ601及び相補用トランジスタ602のゲート端子の接続点がインバータの入力端子613となり、駆動トランジスタ601及び相補用トランジスタ602の第2端子の接続点がインバータの出力端子614となる。
また、走査線(i行目のSelect line)606にはHレベルの信号が入力されスイッチング用トランジスタ604がオンする。よって、インバータの入力端子613と出力端子614とが導通され、オフセットキャンセルされる。つまり、インバータの入力端子613の電位はインバータの論理しきい値電位Vinvとなっている。よって、このときインバータの入力端子613の電位はインバータの出力のレベルを制御するために必要な電位となっている。
そして、容量素子603には、インバータの論理しきい値電位Vinvと、書き込み期間Tiに第1の信号線609に供給される電位Vaとの電位差分(電圧Vp)の電荷が蓄積される。
続いて、第1のスイッチ607をオフにし、第2のスイッチ608をオンにする。そして、走査線(i行目のSelect line)606にLレベルの信号を入力する。すると、スイッチング用トランジスタ604がオフし、容量素子603で電圧Vpが保持される。こうして期間Tiが終了し、i行目j列の画素にData line1(第1の信号線609)からアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのData line1(第1の信号線609)からそれぞれのアナログ信号電位が入力され、各列のi行目の画素にアナログ信号が書き込まれる。
こうして、i行目の画素の信号書き込み期間Tiが終了すると、i+1行目の画素の信号書き込み期間Ti+1が始まり、i行目の画素の発光期間が始まる。i+1行目の画素への信号書き込み時間となる期間Ti+1には走査線606AにHレベルの信号が入力され、i行目の画素への信号書き込み動作と同様に信号が書き込まれる。
なお、図7に示すようにData line2(第2の信号線610)には三角波電位が供給されている。i行目j列の画素はData line2(第2の信号線610)の電位が、i行目の画素の信号書き込み期間TiにData line1(第1の信号線609)に供給されたアナログ信号電位より高い電位であるときには発光素子605は非発光の状態を維持し、Data line2(第2の信号線610)の電位が、i行目の画素の信号書き込み期間TiにData line1(第1の信号線609)に供給されたアナログ信号電位より低い電位の間は発光素子605は発光する。よって、それぞれ画素への信号書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって発光素子605の発光時間が制御される。こうして、アナログ時間階調表示が可能となる。
なお、i行目の画素への信号書き込み時間が終了し、i+1行目の画素への信号書き込み時間になると、i行目の画素の相補用トランジスタ602の第1端子(ソース端子又はドレイン端子の一方)が接続されている走査線606AにHレベルの信号を入力する。ここで、第2の信号線610に供給されている三角波電位が、i行目の画素の書き込み時間において第1の信号線609により書き込まれたアナログ信号電位より高くなった場合、相補用トランジスタ602がオンする。よって、インバータの出力は走査線606AのHレベルの電位が出力されてしまうことがある。
したがって、非発光の状態であるべきところの画素が発光してしまうことになる。非発光とすべきところの画素が発光してしまうと人間の目にも目立ってしまうという問題がある。よって図50に示すように、インバータの出力端子614と発光素子605の陽極の間にPチャネル型トランジスタ5001を介すようにするとよい。つまり、Pチャネル型トランジスタ5001は、第1端子(ソース端子又はドレイン端子の一方)がインバータの出力端子614と接続され、第2端子(ソース端子又はドレイン端子の他方)が発光素子605の陽極と接続され、ゲート端子が走査線606Aと接続されている。こうすることにより、走査線606AにHレベルの信号が入力され、i+1行目の画素が選択されているときには、i行目の画素のPチャネル型トランジスタ5001はオフする。よって、非発光の状態であるべきところの画素が発光してしまうことがなくなる。
このように本実施の形態の画素構成を有する表示装置は、画素行毎に順次、信号書き込み期間が始まり、信号書き込み期間が終了すると画素行毎に発光期間が始まる。よって、本実施の形態のように線順次で信号が画素に書き込まれる場合には、書き込み期間は一画素分の時間で良いため、発光期間を長くすることができる。つまり、デューティー比(1フレーム期間における発光期間の割合)が高いので、発光素子の瞬間輝度を低くすることができる。よって、発光素子の信頼性を向上することができる。
また、一行毎の画素の書き込み期間を長くすることができることから、Data line1(第1の信号線609)にアナログ信号電位を入力する信号線駆動回路の周波数を低くすることができる。よって、消費電力を小さくすることができる。
このように、信号線610に三角波電位が供給され、それぞれ書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって発光素子605の発光時間が設定される。こうして、アナログ時間階調表示が可能となる。アナログ的に発光時間を制御するため、デジタル的に発光時間を制御したときのように擬似輪郭が生じることはない。よって、画質不良のない、きれいな表示を行うことができる。
なお、発光素子605の発光・非発光を制御するインバータの出力のレベルは、上述したように、画素への信号書き込み時間にData line1(信号線609)に供給されたアナログ信号電位が、発光期間にData line2(信号線610)に入力される三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、駆動トランジスタ601や相補用トランジスタ602の特性のバラツキの影響を受けることが少なく発光素子605の発光・非発光を制御することができる。つまり、画素毎の発光のバラツキを改善することができる。
特に、本実施の形態に示した画素構成は、画素内のインバータがPチャネル型のトランジスタでなる駆動トランジスタ601と、Nチャネル型のトランジスタでなる相補用トランジスタ602で構成されるため、駆動トランジスタ601や相補用トランジスタ602のトランジスタ特性がバラツキ、インバータ伝達特性が画素毎に多少異なっても、それらの影響をほとんど受けることなく発光素子605の発光・非発光を制御することができる。
また、本実施の形態の画素構成は図6の構成に限られない。つまり、図6の構成においてはインバータを構成するPチャネル型トランジスタとNチャネル型トランジスタのうち、Nチャネル型トランジスタのソース端子に電位を供給する配線の代わりに他の行の走査線を用いたが、図8のようにPチャネル型トランジスタのソース端子に電位を供給する配線の代わりに他の行の走査線を用いてもよい。
図8に示す画素は、相補用トランジスタ(第3のトランジスタ)801と、駆動トランジスタ(第2のトランジスタ)802と、容量素子803と、スイッチング用トランジスタ(第1のトランジスタ)804と、発光素子805と、走査線(Select line)806と、第1のスイッチ807と、第2のスイッチ808と、第1の信号線(Data line1)809と、第2の信号線(Data line2)810と、電源線811と、を有している。なお、相補用トランジスタ801にはNチャネル型トランジスタ、駆動トランジスタ802及びスイッチング用トランジスタ804にはPチャネル型トランジスタを用いている。
相補用トランジスタ801は、第1端子(ソース端子又はドレイン端子の一方)が電源線811と接続され、第2端子(ソース端子又はドレイン端子の他方)が駆動トランジスタ802の第2端子(ソース端子又はドレイン端子の他方)と接続され、ゲート端子が駆動トランジスタ802のゲート端子と接続されている。さらに、相補用トランジスタ801及び駆動トランジスタ802のゲート端子は、容量素子803の一方の電極と接続されると共に、スイッチング用トランジスタ804を介して相補用トランジスタ801及び駆動トランジスタ802の第2端子(ソース端子又はドレイン端子の他方)と接続されている。つまり、スイッチング用トランジスタ804は、第1端子(ソース端子又はドレイン端子の一方)が相補用トランジスタ801及び駆動トランジスタ802の第2端子(ソース端子又はドレイン端子の他方)と接続され、第2端子(ソース端子又はドレイン端子の他方)が相補用トランジスタ801及び駆動トランジスタ802のゲート端子と接続されているため、スイッチング用トランジスタ804をオンオフすることで、相補用トランジスタ801及び駆動トランジスタ802のゲート端子と第2端子(ソース端子又はドレイン端子の他方)とを導通又は非導通にすることができる。そして、スイッチング用トランジスタ804のゲート端子が接続されている走査線806に信号を入力することによりスイッチング用トランジスタ804のオンオフを制御する。なお、容量素子803の他方の電極は、第1のスイッチ807を介して第1の信号線809と、第2のスイッチ808を介して第2の信号線810と接続されている。また、相補用トランジスタ801及び駆動トランジスタ802の第2端子(ソース端子又はドレイン端子の他方)は、発光素子805の陽極と接続されている。そして、発光素子805の陰極は低電源電位Vssが供給された配線(Cathode)812と接続されている。なお、Vssとは、走査線806Aに入力されるHレベルの電位の電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。また、電源線811に供給される電位は、配線(Cathode)812との電位差が発光素子805の順方向しきい値電圧以下となるように設定する。つまり、電源線811に供給されている電位が発光素子805の第1電極に供給され、低電源電位Vssが発光素子805の第2電極に供給されたときに、発光素子805に印加される電圧が順方向しきい値電圧VEL以下となればよい。なお、このとき、発光素子805の第1電極は陽極であり、第2電極は陰極である。一方、電源線811に供給される電位をさらに低い電位、つまり低電源電位Vssより低い電位とし、発光素子805に印加される電圧を逆方向バイアスにしてもよい。逆バイアス電圧を加えることにより、発光素子805の信頼性を向上させたり、発光素子805の中で不具合のある部分を焼き切ったりすることができる。
さらに、駆動トランジスタ802の第1端子は別の行の画素の走査線806Aに接続されている。ここで、駆動トランジスタ802は発光素子805を駆動するトランジスタであり、相補用トランジスタ801は駆動トランジスタ802とは極性が反転しているトランジスタである。つまり、この走査線806Aの信号がHレベルのときに相補用トランジスタ801と駆動トランジスタ802とが相補的にオンオフするインバータを構成している。
次に、図8の画素構成の動作原理について詳しく説明する。ここで、走査線806により選択される画素をi行目の画素とし、走査線806Aにより選択される画素をi+1行目の画素として図9のタイミングチャートを用いて説明する。
図8の画素では各画素の発光時間を決定するアナログ信号電位が第1の信号線(Data line1)809に供給され、各画素毎の発光時間を制御するアナログ電位が第2の信号線(Data line2)810に供給される。
なお、第2の信号線(Data line2)に供給される電位は、実施の形態1の図12で示したように、波形1201、波形1202、波形1203、波形1204、波形1205、波形1206、波形1208、若しくは波形1209、又はこれらを複数連続して供給しても良い。
連続して供給することにより、発光時間を1フレーム内で分割させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。
なお、本実施の形態の画素構成を有する表示装置は、画素部の行毎に信号書き込み期間と発光期間が設定される。
ここで、i行目の画素の信号書き込み期間について説明する。図9に示す期間Tiがi行目の画素の信号書き込み時間を示している。そして、期間Ti以外の期間はi行目の画素は発光期間となる。
まず、i行目の画素への信号書き込み期間Tiには、第1のスイッチ807をオンにし、第2のスイッチ808をオフにする。このとき、走査線(i+1行目のSelect line)806AにはHレベルの電位が供給されている。よって、相補用トランジスタ801と駆動トランジスタ802とはインバータとして機能する。よって、相補用トランジスタ801及び駆動トランジスタ802のゲート端子の接続点がインバータの入力端子813となり、相補用トランジスタ801及び駆動トランジスタ802の第2端子の接続点がインバータの出力端子814となる。
また、走査線(i行目のSelect line)806にはLレベルの信号が入力されスイッチング用トランジスタ804がオンする。よって、インバータの入力端子813と出力端子814とが導通され、オフセットキャンセルされる。つまり、インバータの入力端子813の電位はインバータの論理しきい値電位Vinvとなっている。よって、このときインバータの入力端子813の電位はインバータの出力のレベルを制御するために必要な電位となっている。
そして、容量素子803には、インバータの論理しきい値電位Vinvと、書き込み期間Tiに第1の信号線809に供給される電位Vaとの電位差分(電圧Vp)の電荷が蓄積される。
続いて、第1のスイッチ807をオフにし、第2のスイッチ808をオンにする。そして、走査線(i行目のSelect line)806にHレベルの信号を入力する。すると、スイッチング用トランジスタ804がオフし、容量素子803で電圧Vpが保持される。こうして期間Tiが終了し、i行目j列の画素にData line1(第1の信号線809)からアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのData line1(第1の信号線809)からそれぞれのアナログ信号電位が入力され、各列のi行目の画素にアナログ信号が書き込まれる。
こうして、i行目の画素の信号書き込み期間Tiが終了すると、i+1行目の画素の信号書き込み期間Ti+1が始まり、i行目の画素の発光期間が始まる。i+1行目の画素への信号書き込み時間となる期間Ti+1には走査線806AにLレベルの信号が入力され、i行目の画素への信号書き込み動作と同様に信号が書き込まれる。
なお、図7に示すようにData line2(第2の信号線810)には三角波電位が供給されている。i行目j列の画素はData line2(第2の信号線810)の電位が、i行目の画素の信号書き込み期間TiにData line1(第1の信号線809)に供給されたアナログ信号電位より高い電位であるときには発光素子805は非発光の状態を維持し、Data line2(第2の信号線810)の電位が、i行目の画素の信号書き込み期間TiにData line1(第1の信号線809)に供給されたアナログ信号電位より低い電位の間は発光素子805は発光する。よって、それぞれ画素への信号書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって発光素子805の発光時間が制御される。こうして、アナログ時間階調表示が可能となる。
このように本実施の形態の画素構成を有する表示装置は、画素行毎に順次、信号書き込み期間となり、信号書き込み期間が終了すると画素行毎に発光期間に移る。よって、本実施の形態のように線順次で信号が画素に書き込まれる場合には、書き込み期間は一画素分の時間で良いため、発光期間を長くすることができる。つまり、デューティー比(1フレーム期間における発光期間の割合)が高いので、発光素子の瞬間輝度を低くすることができる。よって、発光素子の信頼性を向上することができる。
また、一行毎の画素の書き込み期間を長くすることができることから、Data line1(第1の信号線809)にアナログ信号電位を入力する信号線駆動回路の周波数を低くすることができる。よって、消費電力を小さくすることができる。
このように、信号線810に三角波電位が供給され、それぞれ書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって発光素子805の発光時間が設定される。こうして、アナログ時間階調表示が可能となる。アナログ的に発光時間を制御するため、デジタル的に発光時間を制御したときのように擬似輪郭が生じることはない。よって、画質不良のない、きれいな表示を行うことができる。
なお、発光素子805の発光・非発光を制御するインバータの出力のレベルは、上述したように、画素への信号書き込み時間にData line1(信号線809)に供給されたアナログ信号電位が、発光期間にData line2(信号線810)に入力される三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、相補用トランジスタ801や駆動トランジスタ802の特性のバラツキの影響を受けることが少なく発光素子805の発光・非発光を制御することができる。つまり、画素毎の発光のバラツキを改善することができる。
特に、本実施の形態に示した画素構成は、画素内のインバータがPチャネル型のトランジスタでなる駆動トランジスタ802と、Nチャネル型のトランジスタでなる相補用トランジスタ801で構成されるため、相補用トランジスタ801や駆動トランジスタ802のトランジスタ特性がバラツキ、インバータ伝達特性が画素毎に多少異なっても、それらの影響をほとんど受けることなく発光素子805の発光・非発光を制御することができる。
なお、図6の構成での第1のスイッチ607及び第2のスイッチ608、図8での第1のスイッチ807及び第2のスイッチ808はトランジスタを用いることができる。
例えば図6の構成の第1のスイッチ607及び第2のスイッチ608にNチャネル型トランジスタを適用した構成を図57に示す。第1のスイッチ607の代わりに書き込み選択用トランジスタ5701、第2のスイッチ608の代わりに発光選択用トランジスタ5702を用いている。書き込み選択用トランジスタ5701は第2の走査線5703に信号を入力してオンオフを制御し、発光選択用トランジスタ5702は第3の走査線5704に信号を入力してオンオフを制御する。
ここで、スイッチの代わりに用いるトランジスタはリーク電流(オフ電流及びゲートリーク電流)の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソース・ドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
よって、書き込み選択用トランジスタ5701、発光選択用トランジスタ5702及びスイッチング用トランジスタ604に用いられるNチャネル型のトランジスタは、低濃度不純物領域(Lightly Doped Drains:LDD領域ともいう)を設けた構成とするのが好ましい。LDD領域を設けた構成のトランジスタはオフ電流を低減することができるからである。書き込み選択用トランジスタ5701、発光選択用トランジスタ5702及びスイッチング用トランジスタ604にオフ電流が流れると、容量素子603が電圧を保持できなくなるからである。
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動トランジスタ601の膜厚よりも書き込み選択用トランジスタ5701、発光選択用トランジスタ5702及びスイッチング用トランジスタ604の膜厚を薄くする良い。
また、書き込み選択用トランジスタ5701、発光選択用トランジスタ5702及びスイッチング用トランジスタ604をマルチゲートのトランジスタとすることでゲートリーク電流を低減することができる。
また、書き込み選択用トランジスタ5701とスイッチング用トランジスタ604のオンオフは同じタイミングで制御することが可能である。よって、図57の構成において、第2の走査線5703を省略し、書き込み選択用トランジスタ5701のゲート端子を走査線606に接続する構成としてもよい。
ここで、Nチャネル型のトランジスタはLDD領域を容易に形成することができる。よって、Nチャネル型のトランジスタをスイッチとして用いることにより、オフ電流を低減することができる。また、このトランジスタをマルチゲートとすることによりさらなるゲートリーク電流の低減が図られる。よって、トランジスタのスイッチとしての機能をより向上させることができる。
また、図6の構成において、第1のスイッチ607の代わりにNチャネル型のトランジスタ、第2のスイッチ608の代わりにPチャネル型のトランジスタを適用した場合について図58に示す。
第1のスイッチ607の代わりに書き込み選択用トランジスタ5801、第2のスイッチ608の代わりに発光選択用トランジスタ5802を用いている。書き込み選択用トランジスタ5801と発光選択用トランジスタ5802とはいずれか一方がオンしているとき、他方をオフさせるので、書き込み選択用トランジスタ5801及び発光選択用トランジスタ5802のゲート端子を第2の走査線5803に接続し、第2の走査線5803に信号を入力して書き込み選択用トランジスタ5801と発光選択用トランジスタ5802とのオンオフを制御する。なお、図59に示すように書き込み選択用トランジスタ5801及び発光選択用トランジスタ5802のゲート端子を走査線606に接続してオンオフを制御してもよい。
このように、第1のスイッチ607の代わりにNチャネル型のトランジスタ、第2のスイッチ608の代わりにPチャネル型のトランジスタを適用することで、これらを制御するための配線を減らすことができる。つまり、画素の開口率を向上させることができる。よって、発光素子の信頼性を向上させることができる。
(実施の形態3)
本実施の形態では、電位が固定されている電源線の代わりに、電位のレベルを信号により制御することができる電位制御線を用いた場合の本発明の画素構成及び表示装置並びにその駆動法について説明する。
図1の画素構成における電源線108の代わりに電位供給線4808を適用した場合の画素構成を図48に示す。
画素は、駆動トランジスタ(第2のトランジスタ)4801と、相補用トランジスタ(第3のトランジスタ)4802と、容量素子4803と、スイッチング用トランジスタ(第1のトランジスタ)4804と、発光素子4805と、走査線(Select line)4806と、信号線(Data line)4807と、電位供給線(Illumination line)4808とを有している。なお、駆動トランジスタ4801にはPチャネル型トランジスタ、相補用トランジスタ4802及びスイッチング用トランジスタ4804にはNチャネル型トランジスタを用いている。
駆動トランジスタ4801は、第1端子(ソース端子又はドレイン端子の一方)が電位供給線4808と接続され、第2端子(ソース端子又はドレイン端子の他方)が相補用トランジスタ4802の第2端子(ソース端子又はドレイン端子の他方)と接続され、ゲート端子が相補用トランジスタ4802のゲート端子と接続されている。さらに、駆動トランジスタ4801及び相補用トランジスタ4802のゲート端子は、容量素子4803を介して信号線4807に接続されると共に、スイッチング用トランジスタ4804を介して駆動トランジスタ4801及び相補用トランジスタ4802の第2端子(ソース端子又はドレイン端子の他方)と接続されている。つまり、スイッチング用トランジスタ4804は、第1端子(ソース端子又はドレイン端子の一方)が駆動トランジスタ4801及び相補用トランジスタ4802の第2端子(ソース端子又はドレイン端子の他方)と接続され、第2端子(ソース端子又はドレイン端子の他方)が駆動トランジスタ4801及び相補用トランジスタ4802のゲート端子と接続されているため、スイッチング用トランジスタ4804をオンオフすることで、駆動トランジスタ4801及び相補用トランジスタ4802のゲート端子と第2端子(ソース端子又はドレイン端子の他方)とを導通又は非導通にすることができる。そして、スイッチング用トランジスタ4804のゲート端子が接続されている走査線4806に信号を入力することによりスイッチング用トランジスタ4804のオンオフを制御する。また、駆動トランジスタ4801及び相補用トランジスタ4802の第2端子(ソース端子又はドレイン端子の他方)は、発光素子4805の陽極と接続されている。そして、発光素子4805の陰極は低電源電位Vssが供給された配線(Cathode)4809と接続されている。なお、Vssとは、電位供給線4808に供給されるHレベルの電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
さらに、相補用トランジスタ4802の第1端子は別の行の画素の走査線4806Aに接続されている。ここで、駆動トランジスタ4801は発光素子4805を駆動するトランジスタであり、相補用トランジスタ4802は駆動トランジスタ4801とは極性が反転しているトランジスタである。つまり、電位供給線4808の信号がHレベルであり、走査線4806Aの信号がLレベルのときに駆動トランジスタ4801と相補用トランジスタ4802とが相補的にオンオフするインバータとして機能する。
画素への信号書き込み期間には、信号線4807にはアナログ信号電位が供給される。このアナログ信号電位がビデオ信号に相当する。そして、画素へビデオ信号を書き込む際には、電位供給線4808に入力する信号をHレベルにし、駆動トランジスタ4801の第1端子(ソース端子又はドレイン端子の一方)にVddを供給する。また、走査線4806にHレベルの信号を入力してスイッチング用トランジスタ4804をオンさせる。なお、このとき、別の行の画素を選択する走査線4806AはLレベルの信号が入力されている。よって、画素へ信号を書き込む際には駆動トランジスタ4801と相補用トランジスタ4802とはインバータとして動作することになる。なお、インバータとして動作しているときには、駆動トランジスタ4801及び相補用トランジスタ4802のゲート端子の接続点がインバータの入力端子4810となり、駆動トランジスタ4801及び相補用トランジスタ4802の第2端子の接続点がインバータの出力端子4811となる。また、インバータとして動作しているときには、駆動トランジスタ4801及び相補用トランジスタ4802は共に第1端子がソース端子、第2端子がドレイン端子となる。
なお、インバータの出力のHレベルは電位供給線4808のHレベルの出力となる電源電位Vddであり、Lレベルは走査線4806AのLレベルの電位である。また、インバータのHレベルの出力となる電源電位Vddと、インバータのLレベルの出力となる走査線4806や走査線4806AのLレベルの電位は、配線4809の電位を基準に設定する。そして、インバータの出力がHレベルのときは、発光素子4805が発光し、Lレベルのときには非発光となるようにする。
つまり、発光素子4805が発光し始めるときの電圧をVELとすると、Lレベルの電位は配線4809の電位Vss+VELよりも低くする必要がある。また、Hレベルの電位は、配線4809の電位Vss+VELよりも高くする必要がある。
なお、Lレベルの電位が配線4809の電位よりも低い電位とすると、発光素子4805に逆バイアス状態の電圧が加わる。よって、発光素子4805の劣化が抑制され、望ましい。
次に、図48の画素構成の動作原理について詳しく説明する。走査線4806により選択される画素をi行目の画素とし、走査線4806Aにより選択される画素をi+1行目の画素として図49のタイミングチャートを用いて説明する。
ここで、i行目の画素の信号書き込み期間について説明する。図49に示す期間Tiがi行目の画素の信号書き込み時間を示している。
まず、画素への信号書き込み期間Tiには、走査線(i行目のSelect line)4806にはHレベルの信号が入力されスイッチング用トランジスタ4804がオンする。なお、走査線(i+1行目のSelect line)4806AにはLレベルの電位が供給されている。そして、電位供給線4808にはHレベルの信号が入力され、駆動トランジスタ4801の第1端子(ソース端子又はドレイン端子の一方)に電位Vddが供給される。よって、駆動トランジスタ4801と相補用トランジスタ4802とはインバータとして機能する。したがって、駆動トランジスタ4801及び相補用トランジスタ4802のゲート端子の接続点がインバータの入力端子4810となり、駆動トランジスタ4801及び相補用トランジスタ4802の第2端子の接続点がインバータの出力端子4811となる。
よって、インバータの入力端子4810と出力端子4811とが導通され、オフセットキャンセルされる。つまり、インバータの入力端子4810の電位はインバータの論理しきい値電位Vinvとなっている。よって、このときインバータの入力端子4810の電位はインバータの出力のレベルを制御するために必要な電位となっている。
そして、容量素子4803には、インバータの論理しきい値電位Vinvと、書き込み期間Tiに信号線4807に供給される電位Vaとの電位差分(電圧Vp)の電荷が蓄積される。
続いて、走査線(i行目のSelect line)4806をLレベルにする。すると、スイッチング用トランジスタ4804がオフし、容量素子4803で電圧Vpが保持される。また、電位供給線4808をLレベルにする。こうして期間Tiが終了し、i行目j列の画素にData line(信号線4807)からアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのData line(信号線4807)からそれぞれのアナログ信号電位が入力され、各列のi行目の画素にアナログ信号が書き込まれる。
また、このとき電位供給線4808はLレベルの電位としなくてもよい。例えば電位供給線4808をフローティングとしてもよい。図48に示す画素を有する表示装置の模式図を図56に示す。表示装置は、信号線駆動回路5601と画素部5602と電位供給線駆動回路5603と、走査線駆動回路5604とフローティング用スイッチ5605とを有する。よって、画素への信号の書き込み時間や発光期間の間はフローティング用スイッチ5605をオンにし、他の行の信号書き込み時間などはフローティング用スイッチ5605をオフにすればよい。つまり、図49におけるタイミングチャートにおいてIllumination lineのLレベルのときはフローティングとしても良い。
こうして、i行目の画素の信号書き込み期間Tiが終了すると、i+1行目の画素の信号書き込み期間Ti+1が始まり、走査線4806AにHレベルの信号が入力され、i行目の画素への信号書き込み動作と同様にi+1行目の画素に信号が書き込まれる。
このように、全行の画素に信号が書き込まれ書き込み期間が終了すると、信号線4807には三角波電位が供給される。つまり、i行目j列の画素は三角波電位が、i行目の画素の信号書き込み期間TiにData line(信号線4807)に供給されたアナログ信号電位より高い電位であるときには発光素子4805は非発光の状態を維持し、Data line(信号線4807)の電位が、i行目の画素の信号書き込み期間TiにData line(信号線4807)に供給されたアナログ信号電位より低い電位の間は発光素子4805は発光する。よって、それぞれ画素への信号書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって発光素子4805の発光時間が制御される。こうして、アナログ時間階調表示が可能となる。アナログ的に発光時間を制御するため、デジタル的に発光時間を制御したときのように擬似輪郭が生じることはない。よって、画質不良のない、きれいな表示を行うことができる。
なお、発光素子4805の発光・非発光を制御するインバータの出力のレベルは、上述したように、画素への信号書き込み時間にData line(信号線4807)に供給されたアナログ信号電位が、発光期間にData line(信号線4807)に入力される三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、駆動トランジスタ4801や相補用トランジスタ4802の特性のバラツキの影響を受けることが少なく発光素子4805の発光・非発光を制御することができる。つまり、画素毎の発光のバラツキを改善することができる。
特に、本実施の形態に示した画素構成は、画素内のインバータがPチャネル型のトランジスタでなる駆動トランジスタ4801と、Nチャネル型のトランジスタでなる相補用トランジスタ4802で構成されるため、駆動トランジスタ4801や相補用トランジスタ4802のトランジスタ特性がバラツキ、インバータ伝達特性が画素毎に多少異なっても、それらの影響をほとんど受けることなく発光素子4805の発光・非発光を制御することができる。
なお、信号線(Data line)4807に供給される電位は、実施の形態1の図12で示したように、波形1201、波形1202、波形1203、波形1204、波形1205、波形1206、波形1208、若しくは波形1209、又はこれらを複数連続して供給しても良い。
連続して供給することにより、発光時間を1フレーム内で分割させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。
また、相補用トランジスタ4802の第1端子(ソース端子又はドレイン端子の一方)を走査線4806Aに接続したことにより配線数を減らすことができ、開口率が向上する。よって、発光素子4805の信頼性の向上を図ることができる。また、歩留まりを向上させ、コストの抑制を図ることができる。
なお、電位供給線(Illumination line)4808のLレベルの電位は、配線(Cathode)4809に供給される低電源電位Vssとの電位差が発光素子4805の順方向しきい値電圧以下となるように設定する。つまり、電位供給線4808のLレベルの電位が発光素子4805の第1電極に供給され、低電源電位Vssが発光素子4805の第2電極に供給されたときに、発光素子4805に印加される電圧が順方向しきい値電圧VEL以下となればよい。なお、このとき、発光素子4805の第1電極は陽極であり、第2電極は陰極である。一方、電位供給線4808のLレベルの電位をさらに低い電位、つまり低電源電位より低い電位とし、発光素子4805に印加される電圧を逆方向バイアスにしてもよい。逆バイアス電圧を加えることにより、発光素子4805の信頼性を向上させたり、発光素子4805の中で不具合のある部分を焼き切ったりすることができる。よって、本実施の形態の画素構成によれば、発光素子4805の陰極の電位は固定電位とすることができる。
また、画素へ信号を書き込むときに電位供給線4808をLレベル又はフローティングにするので発光素子4805に電流が流れて画像が変になってしまうのを防ぐことができる。
なお、本実施の形態の構成において、色要素の画素毎に発光素子に印加する電圧を変えてもよい。図48に示す画素構成に示す画素における電位供給線4808を色要素の画素毎に設けた構成を図61に示す。ここでは、色要素として、RGBの色要素として説明するが、例えばRGBWの色要素の場合でも適用することができる。
図61に示すようにRの色要素の列の画素は駆動トランジスタの第1端子(ソース端子又はドレイン端子の一方)が電位供給線Irに接続され、Gの色要素の列の画素は駆動トランジスタの第1端子(ソース端子又はドレイン端子の一方)が電位供給線Igに接続され、Bの色要素の列の画素は駆動トランジスタの第1端子(ソース端子又はドレイン端子の一方)が電位供給線Ibに接続されている。よって、発光素子の色毎に印加する電圧を適宜設定することができる。
(実施の形態4)
本実施の形態では、実施の形態1、実施の形態2及び実施の形態3で示した画素構成を有する表示装置において、より好適な表示装置の構成について説明する。
本実施の形態の表示装置の特徴は、走査線や信号線や電位供給線にバッファを設けている。つまり、走査線駆動回路からの信号がバッファに入力され、バッファから走査線へ信号が出力されるようにする。また、信号線駆動回路からの信号がバッファに入力され、バッファから信号線へ信号が出力されるようにする。また、電位供給線駆動回路からの信号がバッファに入力され、バッファから電位供給線へ信号が出力されるようにする。こうして、走査線駆動回路や信号線駆動回路や電位供給線駆動回路の出力信号のインピーダンス変換を行い、電流供給能力を高めている。
なお、走査線や信号線や電位供給線にバッファを設けなくとも、走査線駆動回路や信号線駆動回路や電位供給線駆動回路の中にバッファを設けてこれらの駆動回路の出力の電流供給能力を高くしても良い。
本実施の形態で示す表示装置の基本的な構成を図13を用いて説明する。なお、実施の形態1において、図2を用いて説明した表示装置と共通するところは共通の符号を用いている。
走査線S1〜Smはそれぞれ1行分の画素のスイッチを制御する。例えば、スイッチにトランジスタを用いている場合には、走査線S1〜Smのそれぞれに、1行分の画素のスイッチング用トランジスタのゲート端子が接続されている。そして、1行分のスイッチング用トランジスタを一斉にオンにしなければならない。特に解像度が高くなればなるほど一斉にオンしなければならないトランジスタの数も多くなる。そこで、本実施の形態に用いるバッファには電流供給能力の高いものが好ましい。
また、図13に示す表示装置の走査線S1〜Smはそれぞれ配線抵抗を有しており、さらに、信号線D1〜Dnと交差するところでは寄生容量(交差容量)が形成される。よって、走査線S1〜Smはそれぞれ、抵抗1401と容量素子1402とを用いて図14に示すような等価回路で表すことができる。
この等価回路に、矩形波の入力パルス1403を入力すると、応答波は出力パルス1404のようになまりが生じた波形となってしまう。つまり、パルスの立ち上がりと立ち下がりが遅延してしまう。すると、スイッチング用トランジスタ208は正常なタイミングでオンしなくなり、ビデオ信号を画素に正確に書き込むことができなくなってしまう。よって、本実施の形態の表示装置においては走査線から出力される信号はバッファを介して電流供給能力を高くすることで、なまりの発生を低減させることができる。
また、信号線D1〜Dnについても、寄生容量が形成されると、映像信号に相当するアナログ信号電位を供給するのに遅延が生じてしまうため、画素へ信号を正確に書き込むことができなくなってしまう。よって、本実施の形態の表示装置においては信号線から出力される信号もバッファを介して電流供給能力を高くすると良い。
図13に示す表示装置は走査線駆動回路202から出力される信号が走査線S1〜Smに設けられたそれぞれのバッファ1302を介して走査線S1〜Smに入力される。つまり、バッファ1302を介することで走査線駆動回路202から出力される信号の電流供給能力を高くする。同様に、信号線D1〜Dnのそれぞれにもバッファ1301を設けている。なお、バッファ1301はアナログバッファを用いている。
よって、各駆動回路から出力される信号は電流供給能力が高いため、上述したパルス信号のなまりを低減することができる。よって、素早く1行分の画素のスイッチング用トランジスタをオンにし、素早くビデオ信号を書き込むことができる。よって、画素の書き込み期間を短くすることができる。
ここで、本実施の形態で用いることができるバッファの例を示す。以下、バッファにおいて、入力電位Vinが入力される端子を入力端子、出力電位Voutが出力される端子を出力端子という。
例えば、図15(a)に示すようなボルテージフォロワ回路1501の入力端子を信号線駆動回路の出力端子に接続し、ボルテージフォロワ回路1501の出力端子を信号線に接続する。ボルテージフォロワ回路をバッファに用いるときには特性のバラツキの小さいトランジスタを形成することができるICチップ上に形成するとよい。なお、本明細書において、ICチップとは、基板上に形成された集積回路をチップ上に切り離したものをいう。特に、ICチップとしては、単結晶シリコンウエハを基板に用いて素子分離などにより回路を形成し、単結晶シリコンウエハを任意の形状に切り離したものが適している。
よって、バッファとしてボルテージフォロワ回路1501を採用する場合、走査線駆動回路や信号線駆動回路と共にバッファを形成したICチップをCOG(Chip On Glass)などで表示パネルに実装すると良い。なお、ボルテージフォロワ回路は図13の表示装置において、バッファ1301及びバッファ1302に適用することができるが、アナログバッファとして機能するので、とくにバッファ1301に適している。
また、図15(b)に示すようにNチャネル型トランジスタ1502及びPチャネル型トランジスタ1503からなるインバータをバッファに用いても良い。Nチャネル型トランジスタ1502のゲート端子とPチャネル型トランジスタ1503のゲート端子は共に入力端子に接続され入力電位Vinが入力される。また、Nチャネル型トランジスタ1502のソース端子は低電源電位Vssに接続され、ドレイン端子はPチャネル型トランジスタ1503のドレイン端子と共に出力端子に接続され、出力端子から出力電位Voutを出力する。バッファとしては複数のインバータを直列接続して用いることができる。このとき、インバータから出力された出力電位Voutが入力端子に入力される次の段のインバータは、約3倍の電流供給能力とすると、効率良く電流供給能力を高くすることができる。つまり、最初に入力されたインバータから出力された電位が次の段のインバータに入力される際には約3倍の電流供給能力のインバータを直列に接続する。このようにして偶数個のインバータを接続すればバッファとして用いることができる。なお、Nチャネル型トランジスタ1502及びPチャネル型トランジスタ1503の設計において、チャネル幅Wとチャネル長Lの比:W/Lを調整することで電流供給能力を調整することができる。なお、図15(b)に示した様なインバータを用いたバッファは図13の表示装置において、バッファ1302に適用することができる。なお、このようなインバータを用いたバッファは構成が単純であり、基板上に画素と共に走査線駆動回路や信号線駆動回路が一体形成された薄膜トランジスタを有する表示パネルを作製する場合にはバッファも一体形成することができる。バッファを一体形成することで、コストダウンを図ることができる。また、図15(b)のように、Nチャネル型トランジスタ1502及びPチャネル型トランジスタ1503からなるCMOSインバータは、入力端子にインバータの論理しきい値電位Vinvの近傍の電位が入力されているときには、Nチャネル型トランジスタ1502及びPチャネル型トランジスタ1503に電流が流れるが、入力端子にHレベルかLレベルの電位が入力されるといずれか一方のトランジスタがオフするため無駄に電力が消費されることがない。よって、図15(b)に示すようなCMOSインバータを用いることで低消費電力化を図ることができる。
さらに、図15(c)に示すようにソースフォロワ回路を用いてバッファを形成することもできる。ソースフォロア回路は、ソースフォロワトランジスタ1504と電流源1505からなり、ソースフォロワトランジスタ1504のゲート端子は入力端子に接続され、ドレイン端子は電源電位Vddが供給された配線に接続され、ソース端子は電流源1505の一方の端子と出力端子に接続されている。電流源1505の他方の端子は低電源電位Vssの供給された配線に接続されている。ここで、ソースフォロワトランジスタ1504のゲートソース間電圧Vgsを用いて、出力電位Voutは以下の式、Vout=Vin−Vgs・・・(1)で表される。
ここで、Vgsはソースフォロワトランジスタ1504が電流I0を流すのに必要な電圧である。
よって、出力電位Voutは入力電位VinからVgs分低い電位となる。しかし、入力電位Vinに入力される信号がデジタル信号であれば、ソースフォロワトランジスタ1504のゲートソース間電圧Vgsに多少のバラツキがあってもソースフォロワ回路をバッファとして用いることができる。よって、図13の表示装置においては、ソースフォロア回路をバッファ1302に用いることができる。
また、図15(c)で示したようなソースフォロワ回路は構成が単純であり薄膜トランジスタを用いて容易に作製することができる。よって、基板上に画素と共に走査線駆動回路や信号線駆動回路が一体形成された薄膜トランジスタを有する表示パネルを作製する場合にはバッファも一体形成することができる。バッファを一体形成することで、コストダウンを図ることができる。
また、ソースフォロワトランジスタ1504として、図15(c)に示すようにNチャネル型トランジスタを用いることで、画素と走査線駆動回路や信号線駆動回路とバッファとが一体形成された表示パネルにおいて、Nチャネル型トランジスタのみからなる単極性表示パネルを作製することができる。
また、ソースフォロワ回路をバッファに用いる場合、図15(d)に示すようにソースフォロワトランジスタ1506をデュアルゲートとすることで、しきい値電圧の低いトランジスタとすることもできる。なお、ソースフォロワトランジスタ1506以外の構成は図15(c)と共通するので共通の符号を用い説明は省略する。
図15(d)のようなソースフォロワトランジスタによりしきい値電圧Vthが低くなり、ソースフォロワ回路を構成する各ソースフォロワトランジスタ間で、しきい値電圧Vthのバラツキが低減されれば、アナログバッファとしても用いることができる。よって、図13の表示装置においてバッファ1302は言うまでもなく、バッファ1301にも図15(d)のようなソースフォロワ回路を適用することができる。
また、図16(b)のような構成をバッファに用いることもできる。ソースフォロワ回路はソースフォロワトランジスタ1604と、容量素子1605と、第1のスイッチ1606と、第2のスイッチ1607と、第3のスイッチ1608と、電流源1609と、電圧源1610とからなる。そして、ソースフォロワトランジスタ1604のドレイン端子は電源電位Vddが供給された配線に接続され、ソース端子は出力端子と、電流源1609を介して低電源電位Vssが供給された配線と、第1のスイッチ1606の一方の端子と接続されている。そして、第1のスイッチ1606の他方の端子は容量素子1605の一方の端子と、第3のスイッチ1608を介して入力端子と接続されている。また、容量素子1605の他方の端子はソースフォロワトランジスタ1604のゲート端子と、第2のスイッチ1607及び電圧源1610を介して低電源電位Vssが供給された配線と接続されている。
図16(b)のソースフォロワ回路の動作について簡単に説明する。プリチャージ期間に第1のスイッチ1606と第2のスイッチ1607をオンにする。すると容量素子1605にはソースフォロワトランジスタ1604のゲートソース間電圧が電流I1を流すのに必要な電圧Vgsとなる電荷が蓄積される。そして、第1のスイッチ1606及び第2のスイッチ1607をオフにする。すると容量素子1605はソースフォロワトランジスタ1604のゲートソース間電圧Vgsを保持する。そして第3のスイッチ1608をオンにすると、容量素子1605がゲートソース間電圧Vgsを保持したまま入力端子に入力電位Vinが入力される。よって、容量素子1605の他方の端子が接続されたソースフォロワトランジスタ1604のゲート端子には入力電位Vinにゲートソース間電圧Vgsを加えた電位が供給される。一方、出力端子から出力される出力電位Voutはソースフォロワトランジスタ1604のゲート端子の電位からゲートソース間電圧Vgsを引いた電位である。よって、出力端子から出力される電位は入力端子に入力される電位と同じになりVin=Voutとなる。
よって、図16(b)に示すソースフォロワ回路は、図13の表示装置においてバッファ1302は言うまでもなく、アナログ信号の電流供給能力を高くするためのバッファ1301にも適用することができる。
また、ボルテージフォロワ回路に比べて回路が単純であるため、画素と共に走査線駆動回路や信号線駆動回路とが一体形成された薄膜トランジスタを有する表示パネルを作製する場合にはバッファとして、図16(b)に示すソースフォロワ回路も一体形成することができる。また、図16(b)のソースフォロワ回路は単極性のトランジスタで構成することができるため単極性表示パネルを作製することができる。
なお、図15(c)(d)で示した電流源1505や、図16(b)で示した電流源1609には飽和領域で動作するトランジスタや、抵抗素子や、整流素子を用いることができる。さらには、整流素子としてはPN接続ダイオードや、ダイオード接続トランジスタを用いることもできる。
ここで、図15(d)の電流源1505にダイオード接続したトランジスタを適用した場合について図16(a)を用いて説明する。ソースフォロア回路は、ソースフォロワトランジスタ1506とダイオード接続したトランジスタ1507からなり、ソースフォロワトランジスタ1506のドレイン端子は電源電位Vddが供給された配線に接続され、ソース端子はダイオード接続したトランジスタ1507のドレイン端子と出力端子とに接続されている。また、ダイオード接続したトランジスタ1507はドレイン端子とゲート端子が接続され、ソース端子は低電源電位Vssの供給された配線に接続されている。
なお、本実施の形態の表示装置に適用可能な画素構成は、図13に示した構成に限られず、実施の形態1、実施の形態2、実施の形態3及び実施の形態4に示した様々な画素構成を適用することが可能であり、また、バッファも全ての走査線駆動回路や信号線駆動回路や電位供給線駆動回路の出力が入力される走査線や信号線や電位供給線に設ける必要はなく適宜設けることができる。特に、実施の形態3で説明した図48の画素構成を有する表示装置のときには電位供給線4808に入力する信号は、一行分の画素の発光素子に電流を流すだけの電流が必要であるため、電位供給線4808に信号を入力する電位供給線駆動回路にバッファを設けると良い。
(実施の形態5)
本実施の形態では、本発明の画素構成を有する表示装置の走査線駆動回路や信号線駆動回路や電位供給線駆動回路について説明する。つまり、本実施の形態で示す走査線駆動回路や信号線駆動回路や電位供給線駆動回路は、実施の形態1、実施の形態2及び実施の形態3で示した画素構成を有する表示装置や実施の形態4に示した表示装置に適宜用いることができる。
図25(a)に示す表示装置は、基板2501上に、複数の画素が配置された画素部2502を有し、画素部2502の周辺には、電位供給線駆動回路2503、走査線駆動回路2504及び信号線駆動回路2505を有している。なお、実施の形態1や実施の形態2に示す画素構成を有する表示装置の場合には、電位供給線駆動回路2503は設けなくても良い。その場合、走査線駆動回路2504が図2の走査線駆動回路202に相当し、信号線駆動回路2505が図2の信号線駆動回路201に相当する。
電位供給線駆動回路2503、走査線駆動回路2504及び信号線駆動回路2505に入力される信号はフレキシブルプリントサーキット(Flexible Print Circuit:FPC)2506を介して外部より供給される。
なお、図示していないが、FPC2506上にCOG(Chip On Glass)やTAB(Tape Automated Bonding)等によりICチップが実装されていても良い。つまり、画素部2502と一体形成が困難な、電位供給線駆動回路2503、走査線駆動回路2504及び信号線駆動回路2505の一部のメモリやバッファなどをICチップ上に形成して表示装置に実装しても良い。
また、図25(b)に示すように、電位供給線駆動回路2503及び走査線駆動回路2504を画素部2502の片側に配置しても良い。なお、図25(b)に示す表示装置は、図25(a)に示す表示装置と、電位供給線駆動回路2503の配置が異なるだけであるので同様の符号を用いている。また、電位供給線駆動回路2503及び走査線駆動回路2504は一つの駆動回路で同様の機能を果たすようにしても良い。
続いて、図25(a)、(b)に示した表示装置の信号線駆動回路2505の構成例を示す。これは、図2の表示装置の信号線(D1〜Dn)に信号を供給するための駆動回路である。図31(a)に示す信号線駆動回路は、パルス出力回路3101、第1のラッチ回路3102、第2のラッチ回路3103、D/A変換回路(デジタルアナログ変換回路)3104、書き込み期間・発光期間選択回路3105及びアナログバッファ回路3106を有している。
図31(a)に示す信号線駆動回路の動作について、図33に示した詳しい構成を用いて説明する。
パルス出力回路3301はフリップフロップ回路(FF)3309等を複数段用いて構成され、クロック信号(S−CLK)、クロック反転信号(S−CLKB)、スタートパルス信号(S−SP)が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。
パルス出力回路3301により出力されたサンプリングパルスは、第1のラッチ回路3302に入力される。第1のラッチ回路3302には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持する。ここでは、デジタル映像信号は各段毎に3ビット入力されており、各ビットの映像信号を、それぞれ第1のラッチ回路3302において保持する。一つのサンプリングパルスによって、第1のラッチ回路3302の各段の三つのラッチ回路が平行して動作する。
第1のラッチ回路3302において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第2のラッチ回路3303にラッチパルス(Latch Pulse)が入力され、第1のラッチ回路3302に保持されていたデジタル映像信号は、一斉に第2のラッチ回路3303に転送される。その後、第2のラッチ回路3303に保持されたデジタル映像信号は1行分が同時にDAC(D/A変換回路)3304へ入力される。
DAC3304においては、入力されるデジタル映像信号をデジタル−アナログ変換し、アナログ電位を有する映像信号として、書き込み期間・発光期間選択回路3305の有する切り替え回路3307に入力する。
第2のラッチ回路3303に保持されたデジタル映像信号がDAC3304に入力されている間、パルス出力回路3301からは、再びサンプリングパルスが出力される。そして、書き込み期間においては、上述した動作を繰り返し、1フレーム分の映像信号の処理を行う。
また、書き込み期間・発光期間選択回路3305は、三角波電位生成回路3308を有し、発光期間においては、切り替え回路3307には、三角波電位生成回路3308によって生成された三角波電位が入力される。
こうして、切り替え回路3307には、書き込み期間はDAC3304からの映像信号が入力され、発光期間には三角波電位生成回路3308からの三角波電位が入力される。そして、切り替え回路3307は書き込み期間には映像信号を、発光期間には三角波電位をアナログバッファ回路3306に入力する。
アナログバッファ回路3306はインピーダンス変換し、入力された電位と同等の電位を信号線D1〜Dnへ供給する。つまり、映像信号はアナログバッファ回路3306で電流供給能力を高くされ、アナログ信号電位として信号線D1〜Dnに供給される。なお、この信号線D1〜Dnは、例えば図2や図13の表示装置の信号線D1〜Dnに相当する。
図31(a)において、入力されるDigital Video Dataはアナログ信号に変換する前に補正することが望ましい場合もある。よって図31(b)に示すように、第1のラッチ回路3102に入力する前にDigital Video Dataを補正回路3107によって補正してから第1のラッチ回路3102に入力するようにするのが好ましい。補正回路3107では、例えばガンマ補正などを行うことができる。
また、インピーダンス変換はD/A変換回路の出力を書き込み期間・発光期間選択回路に入力する前に行っても良い。つまり、図31(a)の構成において、D/A変換回路3104の出力をインピーダンス変換して書き込み期間・発光期間選択回路3105に入力する構成として、図35(a)のような構成とすることができる。また、このとき、図31(a)の構成を詳細に示した図33の構成は図37のような構成となる。図37において、3701はパルス出力回路、3702は第1のラッチ回路、3703は第2のラッチ回路、3704はD/A変換回路、3705は書き込み期間・発光期間選択回路、3706はアナログ回路、3707は切り替え回路、3708は三角波電位生成回路である。また、図31(b)の構成において、D/A変換回路3104の出力をインピーダンス変換して書き込み期間・発光期間選択回路3105に入力する構成として、図35(b)のような構成とすることができる。
また、図31及び図33では信号線駆動回路に入力される映像信号がデジタルの場合の構成について説明したが、図32及び図34では映像信号がアナログの場合について説明する。この場合には、図31に示すようにD/A変換回路は設けなくて良い。また、アナログの映像信号を保持することができるアナログラッチ回路及びアナログラッチ回路は各段に1ビット分ずつ設ければよい。図32(a)に示すように、パルス出力回路3201、第1のアナログラッチ回路3202、第2のアナログラッチ回路3203、書き込み期間・発光期間選択回路3204及びアナログバッファ回路3205を有している。
図32(a)に示す信号線駆動回路の動作について、図34に示した詳しい構成を用いて説明する。
パルス出力回路3401はフリップフロップ回路(FF)3408等を複数段用いて構成され、クロック信号(S−CLK)、クロック反転信号(S−CLKB)、スタートパルス信号(S−SP)が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。
パルス出力回路3401により出力されたサンプリングパルスは、第1のアナログラッチ回路3402に入力される。第1のアナログラッチ回路3402には、アナログ映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にアナログ映像信号を保持する。ここでは、アナログ映像信号は各段毎に1ビット入力されており、1ビットの映像信号を、それぞれの段毎の第1のアナログラッチ回路3402において保持する。
第1のアナログラッチ回路3402において、最終段までアナログ映像信号の保持が完了すると、水平帰線期間中に、第2のアナログラッチ回路3403にラッチパルス(Latch Pulse)が入力され、第1のアナログラッチ回路3402に保持されていたアナログ映像信号は、一斉に第2のアナログラッチ回路3403に転送される。その後、第2のアナログラッチ回路3403に保持されたアナログ映像信号は1行分が同時に書き込み期間・発光期間選択回路3404の有する切り替え回路3406に入力される。
そして、書き込み期間には、切り替え回路3406は第2のアナログラッチ回路3403から入力された映像信号をアナログバッファ回路3405に入力し、アナログバッファ回路3405はインピーダンス変換して、信号線D1〜Dnへそれぞれのアナログ信号電位を供給する。なお、この信号線D1〜Dnは、例えば図2や図13の表示装置の信号線D1〜Dnに相当する。
このように画素1行分のアナログ信号電位を信号線D1〜Dnに供給している間、パルス出力回路3401においては、再びサンプリングパルスが出力される。そして、書き込み期間においては、上述した動作を繰り返し、1フレーム分の映像信号の処理を行う。
また、書き込み期間・発光期間選択回路3404は、三角波電位生成回路を有し、発光期間においては、切り替え回路3406には、三角波電位生成回路3407によって生成された三角波電位が入力される。そして、発光期間にはアナログバッファ回路3405はインピーダンス変換し、入力された三角波電位と同等の電位を信号線D1〜Dnへ供給する。つまり、アナログバッファ回路で出力電流能力を高くする。
こうして、切り替え回路3406には、書き込み期間は第2のアナログラッチ回路3403からの映像信号が入力され、発光期間には三角波電位生成回路3407からの三角波電位が入力される。そして、切り替え回路3406は書き込み期間には映像信号を、発光期間には三角波電位をアナログバッファ回路3405に入力する。
また、外部からの映像信号がデジタル映像信号であるときには、図32(b)に示すようにD/A変換回路3206でデジタル映像信号をアナログ映像信号に変換してから第1のアナログラッチ回路3202に入力するようにしても良い。
また、インピーダンス変換は第2のラッチ回路の出力を書き込み期間・発光期間選択回路に入力する前に行っても良い。つまり、図32(a)の構成において、第2のアナログラッチ回路3203の出力をインピーダンス変換して書き込み期間・発光期間選択回路3204に入力する構成として、図36(a)のような構成とすることができる。また、このとき、図32(a)の構成を詳細に示した図34の構成は図38のような構成となる。図38において、3801はパルス出力回路、3802は第1のラッチ回路、3803は第2のラッチ回路、3804は書き込み期間・発光期間選択回路、3805はアナログバッファ回路、3806は切り替え回路、3807は三角電位生成回路である。また、図32(b)の構成において、第2のアナログラッチ回路3203の出力をインピーダンス変換して書き込み期間・発光期間選択回路3204に入力する構成として、図36(b)のような構成とすることができる。
また、ビデオ信号に相当するアナログ信号電位と、駆動トランジスタのオンオフを制御するアナログ的に変化する電位を別の信号線で画素に入力する画素構成(例えば図6や図8のような画素構成)を有する表示装置に適用可能な信号線駆動回路について図39及び図40を用いて説明する。
まず、図39の構成について説明する。
パルス出力回路3901はフリップフロップ回路(FF)3907等を複数段用いて構成され、クロック信号(S−CLK)、クロック反転信号(S−CLKB)、スタートパルス信号(S−SP)が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。
パルス出力回路3901により出力されたサンプリングパルスは、第1のラッチ回路3902に入力される。第1のラッチ回路3902には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持する。ここでは、デジタル映像信号は各段毎に3ビット入力されており、各ビットの映像信号を、それぞれ第1のラッチ回路3902において保持する。一つのサンプリングパルスによって、第1のラッチ回路3902の各段の三つのラッチ回路が平行して動作する。
第1のラッチ回路3902において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第2のラッチ回路3903にラッチパルス(Latch Pulse)が入力され、第1のラッチ回路3902に保持されていたデジタル映像信号は、一斉に第2のラッチ回路3903に転送される。その後、第2のラッチ回路3903に保持されたデジタル映像信号は1行分が同時にDAC(D/A変換回路)3904へ入力される。
DAC3904においては、入力されるデジタル映像信号をデジタル−アナログ変換し、アナログ電位を有する映像信号として、アナログバッファ回路3905に入力する。
アナログバッファ回路3905から各信号線D1a1〜D1anにアナログ信号電位が供給される。また、同時に三角波電位生成回路3906からも三角波電位が各信号線D2a1〜D2anに供給される。なお、信号線D1a1〜D1anは図6や図8等の画素を有する表示装置の第1の信号線609や第1の信号線809に相当する。また、信号線D2a1〜D2anは図6や図8等の画素を有する表示装置の第2の信号線610や第2の信号線810に相当する。
また、図40の構成について説明する。
パルス出力回路4001はフリップフロップ回路(FF)4006等を複数段用いて構成され、クロック信号(S−CLK)、クロック反転信号(S−CLKB)、スタートパルス信号(S−SP)が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。
パルス出力回路4001により出力されたサンプリングパルスは、第1のアナログラッチ回路4002に入力される。第1のアナログラッチ回路4002には、アナログ映像信号(Analog Data)が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にアナログ映像信号を保持する。ここでは、アナログ映像信号は各段毎に1ビット入力されており、1ビットの映像信号を、それぞれの段毎の第1のアナログラッチ回路4002において保持する。
第1のアナログラッチ回路4002において、最終段までアナログ映像信号の保持が完了すると、水平帰線期間中に、第2のアナログラッチ回路4003にラッチパルス(Latch Pulse)が入力され、第1のアナログラッチ回路4002に保持されていたアナログ映像信号は、一斉に第2のアナログラッチ回路4003に転送される。その後、第2のラッチ回路4003に保持されたアナログ映像信号は1行分が同時にアナログバッファ回路4004に入力される。
アナログバッファ回路4004から各信号線D1a1〜D1anにアナログ信号電位が供給される。また、同時に三角波電位生成回路4005からも三角波電位が各信号線D2a1〜D2anに供給される。
なお、行方向に選択された画素に一斉に信号を書き込む(線順次方式ともいう)場合の信号線駆動回路について説明したが、信号線駆動回路に入力されるビデオ信号を、パルス出力回路から出力される信号に従って、そのまま画素に書き込む(点順次方式ともいう)ようにしても良い。
実施の形態1で示した図1や図4の画素構成に適用可能な点順次方式の信号線駆動回路について、図41(a)を用いて説明する。信号線駆動回路は、パルス出力回路4101、第1のスイッチ群4102、第2のスイッチ群4103からなる。第1のスイッチ群4102及び第2のスイッチ群4103はそれぞれ複数の段のスイッチを有する。この複数の段はそれぞれ信号線に対応している。
第1のスイッチ群4102のそれぞれの段のスイッチの一方の端子はビデオ信号に相当するAnalog Video Dataが入力される配線に接続され、他方の端子はそれぞれ対応する信号線に接続されている。また、第2のスイッチ群4103のそれぞれの段のスイッチの一方の端子は三角波電位の供給される配線に接続され、他方の端子はそれぞれ対応する信号線に接続されている。
画素の信号書き込み期間には、パルス出力回路4101に、クロック信号(S−CLK)、クロック反転信号(S−CLKB)、スタートパルス信号(S−SP)が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。なお、このとき第2のスイッチ群4103のオンオフを制御する制御信号は、全ての段のスイッチがオフするように設定する。
そして、サンプリングパルスの出力に従って、第1のスイッチ群4102のスイッチは1段づつオンする。
よって、書き込み期間には、第1のスイッチ群4102のオンしたスイッチの段に対応する信号線にAnalog Video Dataが入力される。こうして、順次第1のスイッチ群4102の各段のスイッチをオンさせ、選択されている行の画素に順次Analog Video Dataを書き込む。
続いて、次の行の画素が選択され、同様に信号が書き込まれる。全ての行の画素に信号が書き込まれると、信号書き込み期間は終了する。
画素への信号書き込み期間が終了すると発光期間が始まる。画素の発光期間には、パルス出力回路4101からサンプリングパルスが出力されないようにする。つまり、パルス出力回路4101の出力を第1のスイッチ群4102に入力されないようにしてもいいし、パルス出力回路4101にスタートパルス信号(S−SP)が入力されないようにしてもいい。つまり、第1のスイッチ群4102のスイッチがオフしていれば良い。
また、第2のスイッチ群4103の全てのスイッチがオンするように制御信号を入力する。すると、全ての信号線に三角波電位が供給される。なお、発光期間においては、全ての行の画素が選択されているため全ての画素に三角波電位を供給することができる。
このようにして、三角波電位が入力される。
こうして、発光期間が終わると1フレーム期間は終了する。
次に、実施の形態2で示した図6や図8の画素構成に適用可能な点順次方式の信号線駆動回路について、図41(b)を用いて説明する。信号線駆動回路は、パルス出力回路4111、スイッチ群4112からなる。スイッチ群4112はそれぞれ複数の段のスイッチを有する。この複数の段はそれぞれ第1の信号線に対応している。
スイッチ群4112のそれぞれの段のスイッチの一方の端子はビデオ信号に相当するAnalog Video Dataが入力される配線に接続され、他方の端子はそれぞれ画素の列に対応する第1の信号線に接続されている。また、三角波電位の供給される配線はそれぞれ画素の列に対応する第2の信号線に接続されている。
画素の信号書き込み期間には、パルス出力回路4111に、クロック信号(S−CLK)、クロック反転信号(S−CLKB)、スタートパルス信号(S−SP)が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。
そして、サンプリングパルスの出力に従って、スイッチ群4112のスイッチは1段づつオンする。
よって、画素への信号書き込み期間には、スイッチ群4112のオンしたスイッチの段に対応する第1の信号線にAnalog Video Dataが入力される。こうして、順次スイッチ群4112の各段のスイッチをオンさせ、選択されている行の画素に順次Analog Video Dataを書き込む。
なお、選択されていない行の画素は、第2の信号線に接続され発光期間となる。
このように、図41(b)の構成では、画素の行毎に書き込み期間が設定され、他の行の書き込み期間に発光期間とすることができる実施の形態2の図6や図8で示したような画素に適用することができる。
続いて、走査線駆動回路や電位供給線駆動回路の構成について説明する。
走査線駆動回路や電位供給線駆動回路は、パルス出力回路を有する。そして、書き込み期間においては、パルス出力回路からのサンプリングパルスを走査線及び電位供給線に出力する。そして、発光期間においては、サンプリングパルスの出力が出力されないようにし、走査線には全ての画素行が選択されないような信号を入力しておく。また、電位供給線には、発光素子に順方向電圧を印加するような電位を供給する。
なお、走査線駆動回路と電位供給線駆動回路とを一つの駆動回路で形成することで駆動回路の占有面積を減らし、狭額縁化が図れる。
次に、本実施の形態のD/A変換回路に用いることのできる構成について説明する。
図17に示すのは3ビットのデジタル信号をアナログ信号に変換することのできる抵抗ストリング型のD/A変換回路である。
複数の抵抗素子が直列に接続され、それらの抵抗素子群の一方の端子には参照電源電位Vrefが供給され、他方の端子には低電源電位(例えばGND)が供給されている。そして、抵抗素子群には電流が流れ、電圧降下により各抵抗素子の両端の端子で電位が異なる。入力端子1、入力端子2及び入力端子3のそれぞれに入力される信号に従って、スイッチのオンオフを選択し、8通りのそれぞれ異なる電位を出力端子から得ることができる。具体的には、入力端子3に入力される信号により8通りの電位のうち高い方の4つの電位か低い方の4つの電位かが選択される。そして、入力端子2に入力される信号により入力端子3により選択される4つの電位のうち、高い方の2つの電位か低い方の2つの電位かが選択される。そして、入力端子1に入力される信号により、入力端子2で選択された2つの電位のうち高い方又は低い方のいずれかが選択される。こうして、8通りの電位の中から一つの電位が選択される。したがって、入力端子1、入力端子2及び入力端子3に入力されるデジタル信号を、アナログ信号電位に変換することができる。
また、図18に示すのは6ビットのデジタル信号をアナログ信号に変換することのできる容量アレイ型のD/A変換回路を用いることもできる。
複数の静電容量の異なる容量素子を並列に電気的に接続し、これらの容量素子のうちデジタル信号に従ってスイッチ1〜スイッチ6のオンオフを制御し、任意の容量素子に参照電源電位Vrefと低電源電位(例えばGND)との電位差分の電荷を蓄積した後、蓄積された電荷を複数の容量素子で分配する。すると、複数の容量素子の電圧はある値で落ち着く。この電圧から、一方の電位をアンプで検出することで、デジタル信号から、アナログ信号電位に変換することができる。
また、抵抗ストリング型と容量アレイ型を組み合わせたD/A変換回路を用いても良い。これらのD/A変換回路は一例であって、様々なD/A変換回路を適宜用いることができる。
(実施の形態6)
本実施の形態では、実施の形態1、実施の形態2、実施の形態3、実施の形態4で示した画素構成を有する表示パネルの構成について図19(a)、(b)を用いて説明する。
本実施の形態では、画素部に本発明の画素構成を有する表示パネルについて図19を用いて説明する。なお、図19(a)は、表示パネルを示す上面図、図19(b)は図19(a)をA−A’で切断した断面図である。点線で示された信号線駆動回路(Data line)1901、画素部1902、電位供給線駆動回路(Illumination line)1903、走査線駆動回路(Reset line)1906を有する。また、封止基板1904、シール材1905を有し、シール材1905で囲まれた内側は、空間1907になっている。なお、実施の形態1や実施の形態2の画素構成の場合には、電位供給線駆動回路1903は設けなくて良い。
なお、配線1908は電位供給線駆動回路1903、走査線駆動回路1906及び信号線駆動回路1901に入力される信号を伝送するための配線であり、外部入力端子となるFPC(フレキシブルプリントサーキット)1909からビデオ信号、クロック信号、スタート信号等を受け取る。FPC1909と表示パネルとの接合部上にはICチップ(メモリ回路や、バッファ回路などが形成された半導体チップ)1919A、1919BがCOG(Chip On Glass)等で実装されている。なお、ここではFPCしか図示されていないが、このFPCにはプリント配線基盤(PWB)が取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにFPCもしくはPWBが取り付けられた状態をも含むものとする。また、ICチップなどが実装されたものを含むものとする。
次に、断面構造について図19(b)を用いて説明する。基板1910上には画素部1902とその周辺駆動回路(電位供給線駆動回路1903、走査線駆動回路1906及び信号線駆動回路1901)が形成されているが、ここでは、信号線駆動回路1901と、画素部1902が示されている。
また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をICチップなどに形成し、COGなどで実装しても良い。その場合には駆動回路は単極性にする必要がなくPチャネル型トランジスタを組み合わせて用いることができる。また、本実施の形態に示す表示パネルでは図13に示した表示装置におけるバッファ1301、バッファ1302が図示されていないが、それぞれの周辺駆動回路にバッファを備えている。
また、画素部1902はスイッチング用TFT1911と、駆動用TFT1912とを含む画素を構成する複数の回路を有している。なお、駆動TFT1912のソース電極は第1の電極1913と接続されている。また、第1の電極1913の端部を覆って絶縁物1914が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
また、カバレッジを良好なものとするため、絶縁物1914の上端部または下端部に曲率を有する曲面が形成されるようにする。例えば、絶縁物1914の材料としてポジ型の感光性アクリルを用いた場合、絶縁物1914の上端部のみに曲率半径(0.2μm〜3μm)を有する曲面を持たせることが好ましい。また、絶縁物1914として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。
第1の電極1913上には、有機化合物を含む層(電界発光層)1916、および第2の電極1917がそれぞれ形成されている。ここで、陽極として機能する第1の電極1913に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)膜、窒化チタン膜、クロム膜、タングステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層1916は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層1916には、元素周期律第4族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層1916上に形成される第2の電極(陰極)1917に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCaN)を用いればよい。なお、有機化合物を含む層(電界発光層)1916で生じた光が第2の電極1917を透過させる場合には、第2の電極(陰極)1917として、膜厚を薄くした金属薄膜と、透明導電膜(ITO(酸化インジウム酸化スズ合金)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。
さらにシール材1905で封止基板1904を基板1910と貼り合わせることにより、基板1910、封止基板1904、およびシール材1905で囲まれた空間1907に発光素子1918が備えられた構造になっている。なお、空間1907には、不活性気体(窒素やアルゴン等)が充填される場合の他、シール材1905で充填される構成も含むものとする。
なお、シール材1905にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板1904に用いる材料としてガラス基板や石英基板の他、FRP(Fiberglass−Reinforced Plastics)、PVF(ポリビニルフロライド)、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。なお、1920はNチャネル型トランジスタ、1921はPチャネル型トランジスタである。
図19示すように、信号線駆動回路1901、画素部1902、電位供給線駆動回路1903及び走査線駆動回路1906を一体形成することで、表示装置の低コスト化が図れる。また、この場合において、信号線駆動回路1901、画素部1902、電位供給線駆動回路1903及び走査線駆動回路1906に用いられるトランジスタを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。
なお、表示パネルの構成としては、図19(a)に示したように信号線駆動回路1901、画素部1902、電位供給線駆動回路1903及び走査線駆動回路1906を一体形成した構成に限られず、信号線駆動回路1901に相当する図42(a)に示す信号線駆動回路4201をICチップ上に形成して、COG等で表示パネルに実装した構成としても良い。なお、図42(a)の基板4200、画素部4202、走査線駆動回路4203、電位供給線駆動回路4204、FPC4205、ICチップ4206、ICチップ4207、封止基板4208、シール材4209は図19(a)の基板1910、画素部1902、電位供給線駆動回路1903、走査線駆動回路1906、FPC1909、ICチップ1919A、ICチップ1919B、封止基板1904、シール材1905に相当する。
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、CMOS等を用いてICチップに形成し、低消費電力化を図る。また、ICチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。
そして、走査線駆動回路4203や電位供給線駆動回路4204を画素部4202と一体形成することで、低コスト化が図れる。そして、この走査線駆動回路4203、電位供給線駆動回路4204及び画素部4202を単極性のトランジスタで構成することでさらなる低コスト化が図れる。画素部4202の有する画素の構成としては実施の形態1、2、3、4及び5で示した画素を適用することができる。よって、開口率の高い画素を提供することが可能となる。
こうして、高精細な表示装置の低コスト化が図れる。また、FPC4205と基板4200との接続部において機能回路(メモリやバッファ)が形成されたICチップを実装することで基板面積を有効利用することができる。
また、図19(a)の信号線駆動回路1901、電位供給線駆動回路1903及び走査線駆動回路1906に相当する図42(b)の信号線駆動回路4211、電位供給線駆動回路4214及び走査線駆動回路4213をICチップ上に形成して、COG等で表示パネルに実装した構成としても良い。この場合には高精細な表示装置をより低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とするため、画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望ましい。なお、図42(b)の基板4210、画素部4212、FPC4215、ICチップ4216、ICチップ4217、封止基板4218、シール材4219は図19(a)の基板1910、画素部1902、FPC1909、ICチップ1919A、ICチップ1919B、封止基板1904、シール材1905に相当する。
また、画素部4212のトランジスタの半導体層にアモルファスシリコンを用いることにより低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能となる。
また、画素の行方向及び列方向に走査線駆動回路、電位供給線駆動回路及び信号線駆動回路を設けなくても良い。例えば、図26(a)に示すようにICチップ上に形成された周辺駆動回路2601が図42(b)に示す、電位供給線駆動回路4214、走査線駆動回路4213及び信号線駆動回路4211の機能を有するようにしても良い。なお、図26(a)の基板2600、画素部2602、FPC2604、ICチップ2605、ICチップ2606、封止基板2607、シール材2608は図19(a)の基板1910、画素部1902、FPC1909、ICチップ1919A、ICチップ1919B、封止基板1904、シール材1905に相当する。
なお、図26(a)の表示装置の信号線の接続を説明する模式図を図26(b)に示す。表示装置は、基板2610、周辺駆動回路2611、画素部2612、FPC2613、FPC2614有する。FPC2613より周辺駆動回路2611に外部からの信号及び電源電位が入力される。そして、周辺駆動回路2611からの出力は、画素部2612の有する画素に接続された行方向及び列方向の信号線に入力される。
さらに、発光素子1918に適用可能な発光素子の例を図20(a)、(b)に示す。つまり、実施の形態1、実施の形態2、実施の形態3、実施の形態4及び実施の形態5で示した画素に適用可能な発光素子の構成について図20(a)、(b)を用いて説明する。
図20(a)の発光素子は、基板2001の上に陽極2002、正孔注入材料からなる正孔注入層2003、その上に正孔輸送材料からなる正孔輸送層2004、発光層2005、電子輸送材料からなる電子輸送層2006、電子注入材料からなる電子注入層2007、そして陰極2008を積層させた素子構造である。ここで、発光層2005は、一種類の発光材料のみから形成されることもあるが、2種類以上の材料から形成されてもよい。また本発明の素子の構造は、この構造に限定されない。
また、図20(A)で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能である。
図20(A)に示す本発明の素子作製方法は、まず、陽極2002(ITO)を有する基板2001に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極2008を蒸着で形成する。
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。
正孔注入材料としては、有機化合物であればポルフィリン系の化合物や、フタロシアニン(以下「H2Pc」と記す)、銅フタロシアニン(以下「CuPc」と記す)などが有効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸(以下「PSS」と記す)をドープしたポリエチレンジオキシチオフェン(以下「PEDOT」と記す)や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド(以下「PI」と記す)がよく用いられる。さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム(以下「アルミナ」と記す)の超薄膜などがある。
正孔輸送材料として最も広く用いられているのは、芳香族アミン系(すなわち、ベンゼン環−窒素の結合を有するもの)の化合物である。広く用いられている材料として、4,4’−ビス(ジフェニルアミノ)−ビフェニル(以下、「TAD」と記す)や、その誘導体である4,4’−ビス[N−(3−メチルフェニル)−N−フェニル−アミノ]−ビフェニル(以下、「TPD」と記す)、4,4’−ビス[N−(1−ナフチル)−N−フェニル−アミノ]−ビフェニル(以下、「α−NPD」と記す)がある。4,4’,4”−トリス(N,N− ジフェニル−アミノ)−トリフェニルアミン(以下、「TDATA」と記す)、4,4’,4”−トリス[N−(3−メチルフェニル)−N− フェニル−アミノ]−トリフェニルアミン(以下、「MTDATA」と記す)などのスターバースト型芳香族アミン化合物が挙げられる。
電子輸送材料としては、金属錯体がよく用いられ、先に述べたAlq3、BAlq、トリス(4−メチル−8−キノリノラト)アルミニウム(以下、「Almq」と記す)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(以下、「BeBq」と記す)などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス[2−(2−ヒドロキシフェニル)−ベンゾオキサゾラト]亜鉛(以下、「Zn(BOX)2」と記す)、ビス[2−(2−ヒドロキシフェニル)−ベンゾチアゾラト]亜鉛(以下、「Zn(BTZ)2」と記す)などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(以下、「PBD」と記す)、OXD−7などのオキサジアゾール誘導体、TAZ、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−1、2、4−トリアゾール(以下、「p−EtTAZ」と記す)などのトリアゾール誘導体、バソフェナントロリン(以下、「BPhen」と記す)、BCPなどのフェナントロリン誘導体が電子輸送性を有する。
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウムアセチルアセトネート(以下、「Li(acac)」と記す)や8−キノリノラト−リチウム(以下、「Liq」と記す)などのアルカリ金属錯体も有効である。
発光材料としては、先に述べたAlq3、Almq、BeBq、BAlq、Zn(BOX)2、Zn(BTZ)2などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色の4,4’−ビス(2,2 − ジフェニル−ビニル)−ビフェニルや、赤橙色の4−(ジシアノメチレン)−2−メチル−6−(p−ジメチルアミノスチリル)−4H−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。三重項発光材料として、トリス(2−フェニルピリジン)イリジウム、ビス(2−(4’−トリル)ピリジナト−N,C2’)アセチルアセトナトイリジウム(以下「acacIr(tpy)2」と記す)、 2,3,7,8,12,13,17,18−オクタエチル−21H,23Hポルフィリン−白金などが知られている。
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製することができる。
また、実施の形態1や実施の形態2や実施の形態3などで示した画素構成のトランジスタの極性を反転し、電源電位や低電源電位が供給されている配線の電位を逆にし、走査線や信号線のレベルを反転させることで、図20(b)に示すように図20(a)とは逆の順番に層を形成した発光素子を用いることができる。つまり、基板2011の上に陰極2018、電子注入材料からなる電子注入層2017、その上に電子輸送材料からなる電子輸送層2016、発光層2015、正孔輸送材料からなる正孔輸送層2014、正孔注入材料からなる正孔注入層2013、そして陽極2012を積層させた素子構造である。
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上にTFT及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図21(a)を用いて説明する。
基板2100上に駆動用TFT2101が形成され、駆動用TFT2101のソース電極に接して第1の電極2102が形成され、その上に有機化合物を含む層2103と第2の電極2104が形成されている。
また、第1の電極2102は発光素子の陽極である。そして第2の電極2104は発光素子の陰極である。つまり、第1の電極2102と第2の電極2104とで有機化合物を含む層2103が挟まれているところが発光素子となる。
また、ここで、陽極として機能する第1の電極2102に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。
また、陰極として機能する第2の電極2104に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCaN)からなる金属薄膜と、透明導電膜(ITO(インジウムスズ酸化物)、インジウム亜鉛酸化物(IZO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。こうして薄い金属膜と、光透過性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
こうして、図21(a)の矢印に示すように発光素子からの光を上面に取り出すことが可能になる。つまり、図19の表示パネルに適用した場合には、封止基板1904側に光が射出することになる。従って上面射出構造の発光素子を表示装置に用いる場合には封止基板1904は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、封止基板1904に光学フィルムを設ければよい。
なお、図21(A)の画素構成については、第1の電極2102を陰極として機能させる場合、陰極としてMgAg、MgIn、AlLi等の仕事関数の小さい材料からなる金属膜を用いることができる。そして、陽極として第2の電極2104にはITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)などの透明導電膜を用いることができる。よって、この構成によれば、上面射出の透過率を高くすることができる。
また、下面射出構造の発光素子について図21(b)を用いて説明する。射出構造以外は図21(a)と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第1の電極2102に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第2の電極2104に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCaN)からなる金属膜を用いることができる。こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
こうして、図21(b)の矢印に示すように発光素子からの光を下面に取り出すことが可能になる。つまり、図19の表示パネルに適用した場合には、基板1910側に光が射出することになる。従って下面射出構造の発光素子を表示装置に用いる場合には基板1910は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板1910に光学フィルムを設ければよい。
両面射出構造の発光素子について図21(c)を用いて説明する。射出構造以外は図21(a)と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第1の電極2102に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第2の電極2104に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCaN)からなる金属薄膜と、透明導電膜(ITO(インジウムスズ酸化物)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。こうして薄い金属膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
こうして、図21(c)の矢印に示すように発光素子からの光を両面に取り出すことが可能になる。つまり、図19の表示パネルに適用した場合には、基板1910側と封止基板1904側に光が射出することになる。従って両面射出構造の発光素子を表示装置に用いる場合には基板1910および封止基板1904は、ともに光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板1910および封止基板1904の両方に光学フィルムを設ければよい。
また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置にも本発明を適用することが可能である。
図22に示すように、基板2200上に下地膜2202が形成され、その上に駆動用TFT2201が形成され、駆動用TFT2201のソース電極に接して第1の電極2203が形成され、その上に有機化合物を含む層2204と第2の電極2205が形成されている。
また、第1の電極2203は発光素子の陽極である。そして第2の電極2205は発光素子の陰極である。つまり、第1の電極2203と第2の電極2205とで有機化合物を含む層2204が挟まれているところが発光素子となる。図22の構成では白色光を発光する。そして、発光素子の上部に赤色のカラーフィルター2206R、緑色のカラーフィルター2206G、青色のカラーフィルター2206Bを設けられており、フルカラー表示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス(BMともいう)2207が設けられている。
また、図22に示す白色の発光素子を用いた表示装置の他に、フルカラー表示が実現可能な表示装置を本発明に適用してもよい。例えば、赤色(R)の発光素子、緑色(G)の発光素子、青色(B)の発光素子のそれぞれに、赤色のカラーフィルター、緑色のカラーフィルター、青色のカラーフィルターを設けた構造を有する表示装置としてもよい。この構造により、各発光素子から得られる光の不要な周波数成分をカットし、色純度を高めることができる。よって、忠実な色再現性のある表示を行うことができる。また、カラーフィルターを用いることにより、反射光を低減することができるので、偏光板を設けなくても外部の光の写り込みを抑えることが出来る。従って、別途偏光板を設けることによる透過率の低下を招くことなく、外部の光の写り込みを抑えることができる。
上述した発光素子の構成は組み合わせて用いることができ、本発明の画素構成を有する表示装置に適宜用いることができる。また、上述した表示パネルの構成や、発光素子は例示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。
次に、表示パネルの画素部の部分断面図を示す。
まず、トランジスタの半導体層にポリシリコン(p−Si:H)膜を用いた場合について図23及び図24を用いて説明する。
ここで、半導体層は、例えば基板上にアモルファスシリコン(a−Si)膜を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜(微結晶半導体膜を含む)であれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。
そして、アモルファスシリコン膜をレーザ結晶化法や、RTAやファーネスアニール炉を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などとにより結晶化させる。もちろん、これらを組み合わせて行っても良い。
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。
さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にエッチングして、結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導体層に用いる。
図23に示すように、基板23101上に下地膜23102が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ23118のチャネル形成領域23103、LDD領域23104及びソース又はドレイン領域となる不純物領域23105、並びに容量素子23119の下部電極となるチャネル形成領域23106、LDD領域23107及び不純物領域23108を有する。なお、チャネル形成領域23103及びチャネル形成領域23106はチャネルドープが行われていても良い。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜23102としては、窒化アルミニウム(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
半導体層上にはゲート絶縁膜23109を介してゲート電極23110及び容量素子の上部電極23111が形成されている。
駆動トランジスタ23118及び容量素子23119を覆って層間絶縁膜23112が形成され、層間絶縁膜23112上にコンタクトホールを介して配線23113が不純物領域23105と接している。配線23113に接して画素電極23114が形成され、画素電極23114の端部及び配線23113を覆って絶縁物23115が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そして、画素電極23114上に有機化合物を含む層23116及び対向電極23117が形成され、画素電極23114と対向電極23117とで有機化合物を含む層23116が挟まれた領域では発光素子23120が形成されている。
また、図23(b)に示すように、容量素子23119の下部電極の一部を構成するLDD領域が、上部電極23111と重なるような領域23202を設けても良い。なお、図23(a)と共通するところは共通の符号を用い、説明は省略する。
また、図24(a)に示すように、駆動トランジスタ23118の不純物領域23105と接する配線23113と同じ層に形成された第2の上部電極23301を有していても良い。なお、図23(a)と共通するところは共通の符号を用い、説明は省略する。第2の上部電極23301と上部電極23111とで層間絶縁膜23112挟みこみ、第2の容量素子を構成している。また、第2の上部電極23301は不純物領域23108と接しているため、上部電極23111とチャネル形成領域23106とでゲート絶縁膜23109を挟みこんで構成される第1の容量素子と、上部電極23111と第2の上部電極23301とで層間絶縁膜23112を挟みこんで構成される第2の容量素子と、が並列に接続され、第1の容量素子と第2の容量素子からなる容量素子23302を構成している。この容量素子23302の容量は第1の容量素子と第2の容量素子の容量を加算した合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる。つまり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。
また、図24(b)に示すような容量素子の構成としても良い。基板24101上に下地膜24102が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ24118のチャネル形成領域24103、LDD領域24104及びソース又はドレイン領域となる不純物領域24105を有する。なお、チャネル形成領域24103はチャネルドープが行われていても良い。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜24102としては、窒化アルミニウム(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
半導体層上にはゲート絶縁膜24106を介してゲート電極24107及び第1の電極24108が形成されている。
駆動トランジスタ24118及び第1の電極24108を覆って第1の層間絶縁膜24109が形成され、第1の層間絶縁膜24109上にコンタクトホールを介して配線24110が不純物領域24105と接している。また、配線24110と同じ材料からなる同層の第2の電極24111が形成される。
さらに、配線24110及び第2の電極24111を覆うように第2の層間絶縁膜24112が形成され、第2の層間絶縁膜24112上にコンタクトホールを介して、配線24110と接して画素電極24113が形成されている。また、画素電極24113のと同じ材料からなる同層の第3の電極24114が形成されている。ここで、第1の電極24108、第2の電極24111及び第3の電極24114からなる容量素子24119が形成される。
画素電極24113と第3の電極24114の端部を覆って絶縁物24115が形成され、絶縁物24115及び第3の電極24114上に有機化合物を含む層24116及び対向電極24117が形成され、画素電極24113と対向電極24117とで有機化合物を含む層24116が挟まれた領域では発光素子24120が形成されている。
上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図23及び図24に示したような構成が挙げられる。なお、図23及び図24に示したトランジスタの構造はトップゲートの構造のトランジスタの一例である。つまり、LDD領域はゲート電極と重なっていても良いし、ゲート電極と重なっていなくても良いし、又はLDD領域の一部の領域が重なっていてもよい。さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部にLDD領域が自己整合的に設けられていても良い。また、ゲート電極は二つに限られず三以上のマルチゲート構造でも良いし、一つのゲート電極でも良い。
本発明の画素を構成するトランジスタの半導体層(チャネル形成領域やソース領域やドレイン領域など)に結晶性半導体膜を用いることで、例えば、図2における走査線駆動回路202及び信号線駆動回路201を画素部203と一体形成することが容易になる。また、図13の構成においては、バッファ1301やバッファ1302も一体形成が容易になる。また、図2の信号線駆動回路201の一部を画素部203と一体形成し、一部はICチップ上に形成して図19の表示パネルに示すようにCOG等で実装しても良い。こうして、製造コストの削減を図ることができる。
また、半導体層にポリシリコン(p−Si:H)を用いたトランジスタの構成として、基板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位置するボトムゲートのトランジスタを適用した表示パネルの部分断面を図27に示す。
基板2701上に下地膜2702が形成されている。さらに下地膜2702上にゲート電極2703が形成されている。また、ゲート電極2703と同層に同じ材料からなる第1の電極2704が形成されている。ゲート電極2703の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
また、ゲート電極2703及び第1の電極2704を覆うようにゲート絶縁膜2705が形成されている。ゲート絶縁膜2705としては酸化珪素膜や窒化珪素膜などが用いられる。
また、ゲート絶縁膜2705上に、半導体層が形成されている。半導体層は駆動トランジスタ2722のチャネル形成領域2706、LDD領域2707及びソース又はドレイン領域となる不純物領域2708、並びに容量素子2723の第2の電極となるチャネル形成領域2709、LDD領域2710及び不純物領域2711を有する。なお、チャネル形成領域2706及びチャネル形成領域2709はチャネルドープが行われていても良い。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜2702としては、窒化アルミニウム(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
半導体層を覆って第1の層間絶縁膜2712が形成され、第1の層間絶縁膜2712上にコンタクトホールを介して配線2713が不純物領域2708と接している。また、配線2713と同層に同じ材料で第3の電極2714が形成されている。第1の電極2704、チャネル形成領域2709、第3の電極2714によって容量素子2723が構成されている。
また、第1の層間絶縁膜2712には開口部2715が形成されている。駆動トランジスタ2722、容量素子2723及び開口部2715を覆うように第2の層間絶縁膜2716が形成され、第2の層間絶縁膜2716上にコンタクトホールを介して、画素電極2717が形成されている。また、画素電極2717の端部を覆って絶縁物2718が形成されている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素電極2717上に有機化合物を含む層2719及び対向電極2720が形成され、画素電極2717と対向電極2720とで有機化合物を含む層2719が挟まれた領域では発光素子2721が形成されている。そして、発光素子2721の下部に開口部2715が位置している。つまり、発光素子2721からの発光を基板側から取り出すときには開口部2715を有するため透過率を高めることができる。
また、図27(a)において画素電極2717と同層に同じ材料を用いて第4の電極2724を形成して、図27(b)のような構成としてもよい。すると、第1の電極2704、第2の電極2709、第3の電極2714及び第4の電極2724によって構成される容量素子2725を形成することができる。
次に、トランジスタの半導体層にアモルファスシリコン(a−Si:H)膜を用いた場合について説明する。図28にはトップゲートのトランジスタ、図29及び図30にはボトムゲートのトランジスタの場合について示す。
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図28(a)に示す。基板2801上に下地膜2802が形成されている。さらに下地膜2802上に画素電極2803が形成されている。また、画素電極2803と同層に同じ材料からなる第1の電極2804が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜2802としては、窒化アルミニウム(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
また、下地膜2802上に配線2805及び配線2806が形成され、画素電極2803の端部が配線2805で覆われている。配線2805及び配線2806の上部にN型の導電型を有するN型半導体層2807及びN型半導体層2808が形成されている。また、配線2806と配線2805の間であって、下地膜2802上に半導体層2809が形成されている。そして、半導体層2809の一部はN型半導体層2807及びN型半導体層2808上にまで延長されている。なお、この半導体層はアモルファスシリコン(a−Si:H)、微結晶半導体(μ−Si:H)等の非結晶性を有する半導体膜で形成されている。また、半導体層2809上にゲート絶縁膜2810が形成されている。また、ゲート絶縁膜2810と同層の同じ材料からなる絶縁膜2811が第1の電極2804上にも形成されている。なお、ゲート絶縁膜2810としては酸化珪素膜や窒化珪素膜などが用いられる。
また、ゲート絶縁膜2810上に、ゲート電極2812が形成されている。また、ゲート電極2812と同層に同じ材料でなる第2の電極2813が第1の電極2804上に絶縁膜2811を介して形成されている。第1の電極2804及び第2の電極2813で絶縁膜2811を挟まれた容量素子2819が形成されている。また、画素電極2803の端部、駆動トランジスタ2818及び容量素子2819を覆い、層間絶縁膜2814が形成されている。
層間絶縁膜2814及びその開口部に位置する画素電極2803上に有機化合物を含む層2815及び対向電極2816が形成され、画素電極2803と対向電極2816とで有機化合物を含む層2815が挟まれた領域では発光素子2817が形成されている。
また、図28(a)に示す第1の電極2804を図28(b)に示すように第1の電極2820で形成してもよい。第1の電極2820は配線2805及び2806と同層の同一材料で形成されている。
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示パネルの部分断面を図29に示す。
基板2901上に下地膜2902が形成されている。さらに下地膜2902上にゲート電極2903が形成されている。また、ゲート電極2903と同層に同じ材料からなる第1の電極2904が形成されている。ゲート電極2903の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
また、ゲート電極2903及び第1の電極2904を覆うようにゲート絶縁膜2905が形成されている。ゲート絶縁膜2905としては酸化珪素膜や窒化珪素膜などが用いられる。
また、ゲート絶縁膜2905上に、半導体層2906が形成されている。また、半導体層2906と同層に同じ材料からなる半導体層2907が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜2902としては、窒化アルミニウム(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
半導体層2906上にはN型の導電型を有するN型半導体層2908、2909が形成され、半導体層2907上にはN型半導体層2910が形成されている。
N型半導体層2908、2909上にはそれぞれ配線2911、2912が形成され、N型半導体層2910上には配線2911及び2912と同層の同一材料からなる導電層2913が形成されている。
半導体層2907、N型半導体層2910及び導電層2913からなる第2の電極が構成される。なお、この第2の電極と第1の電極2904でゲート絶縁膜2905を挟み込んだ構造の容量素子2920が形成されている。
また、配線2911の一方の端部は延在し、その延在した配線2911上部に接して画素電極2914が形成されている。
また、画素電極2914の端部、駆動トランジスタ2919及び容量素子2920を覆うように絶縁物2915が形成されている。
画素電極2914及び絶縁物2915上には有機化合物を含む層2916及び対向電極2917が形成され、画素電極2914と対向電極2917とで有機化合物を含む層2916が挟まれた領域では発光素子2918が形成されている。
容量素子の第2の電極の一部となる半導体層2907及びN型半導体層2910は設けるなくても良い。つまり第2の電極は導電層2913とし、第1の電極2904と導電層2913でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
なお、図29(a)において、配線2911を形成する前に画素電極2914を形成することで、図29(b)に示すような、画素電極2914からなる第2の電極2921と第1の電極2904でゲート絶縁膜2905が挟まれた構造の容量素子2922を形成することができる。
なお、図29では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図30(a)、(b)を用いて説明する。
図30(a)に示すチャネル保護型構造のトランジスタは図29(a)に示したチャネルエッチ構造の駆動トランジスタ2919の半導体層2906のチャネルが形成される領域上にエッチングのマスクとなる絶縁物3001が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
また、同様に、図30(b)に示すチャネル保護型構造のトランジスタは図29(b)に示したチャネルエッチ構造の駆動トランジスタ2919の半導体層2906のチャネルが形成される領域上にエッチングのマスクとなる絶縁物3001が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
本発明の画素を構成するトランジスタの半導体層(チャネル形成領域やソース領域やドレイン領域など)に非晶質半導体膜を用いることで、製造コストを削減することができる。
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。
(実施の形態7)
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。
図44(A)はディスプレイであり、筐体44001、支持台44002、表示部44003、スピーカー部44004、ビデオ入力端子44005等を含む。本発明の画素構成を有する表示装置を表示部44003に用いることができる。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明を表示部44003に用いたディスプレイは、きれいに階調を表示することができ、また画素の開口率が高く輝度を下げずに高精細な表示が可能となる。
図44(B)はカメラであり、本体44101、表示部44102、受像部44103、操作キー44104、外部接続ポート44105、シャッター44106等を含む。
近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、いかに高性能なものを低価格に抑えるかが重要となる。本発明を表示部44102に用いたデジタルカメラは、きれいに階調を表示することができ、また画素の開口率が高く輝度を下げずに高精細な表示が可能となる。
図44(C)はコンピュータであり、本体44201、筐体44202、表示部44203、キーボード44204、外部接続ポート44205、ポインティングマウス44206等を含む。本発明を表示部44203に用いたコンピュータは、きれいに階調を表示することができ、また画素の開口率が高く輝度を下げずに高精細な表示が可能となる。
図44(D)はモバイルコンピュータであり、本体44301、表示部44302、スイッチ44303、操作キー44304、赤外線ポート44305等を含む。本発明を表示部44302に用いたモバイルコンピュータは、きれいに階調を表示することができ、また画素の開口率が高く輝度を下げずに高精細な表示が可能となる。
図44(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体44401、筐体44402、表示部A44403、表示部B44404、記録媒体(DVD等)読み込み部44405、操作キー44406、スピーカー部44407等を含む。表示部A44403は主として画像情報を表示し、表示部B44404は主として文字情報を表示することができる。本発明を表示部A44403や表示部B44404に用いた画像再生装置は、きれいに階調を表示することができ、また画素の開口率が高く輝度を下げずに高精細な表示が可能となる。
図44(F)はゴーグル型ディスプレイであり、本体44501、表示部44502、アーム部44503を含む。本発明を表示部44502に用いたゴーグル型ディスプレイは、きれいに階調を表示することができ、また画素の開口率が高く輝度を下げずに高精細な表示が可能となる。
図44(G)はビデオカメラであり、本体44601、表示部44602、筐体44603、外部接続ポート44604、リモコン受信部44605、受像部44606、バッテリー44607、音声入力部44608、操作キー44609、接眼部44610等を含む。本発明を表示部44602に用いたビデオカメラは、きれいに階調を表示することができ、また画素の開口率が高く輝度を下げずに高精細な表示が可能となる。
図44(H)は携帯電話機であり、本体44701、筐体44702、表示部44703、音声入力部44704、音声出力部44705、操作キー44706、外部接続ポート44707、アンテナ44708等を含む。
近年、携帯電話機はゲーム機能やカメラ機能、電子マネー機能等を搭載し、高付加価値の携帯電話機のニーズが強くなっている。さらに、ディスプレイも高精細なものが求められている。本発明を表示部44703に用いた携帯電話機は、きれいに階調を表示することができ、また画素の開口率が高く輝度を下げずに高精細な表示が可能となる。
また、図21(c)に示すような両面射出構造の表示装置を表示部に有することで、付加価値が高く、高精細な表示部を有する携帯電話を提供することができる。
このように多機能化し、携帯電話機は使用頻度が高まる一方で、一回の充電により長時間使用できることが要求される。
例えば、図42(b)に示すように周辺駆動回路をICチップ上に形成し、CMOS等を用いることにより低消費電力化を図ることが可能である。
このように本発明は、あらゆる電子機器に適用することが可能である。