以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
(実施の形態1)
本実施の形態では本発明の表示装置の画素構成とその動作原理について説明する。
まず、図1を用いて本発明の表示装置の画素構成について詳細に説明する。ここでは、一画素のみを図示しているが、表示装置の画素部は実際には行方向と列方向にマトリクスに複数の画素が配置されている。
画素は駆動トランジスタ101と、容量素子102と、スイッチ103と、発光素子104と、電位供給線(Illumination line)105と、信号線(Data line)106と、走査線(Reset line)107とを有している。なお、駆動トランジスタ101にはPチャネル型トランジスタを用いている。
駆動トランジスタ101の第1端子(ソース端子又はドレイン端子)は電位供給線105と接続され、ゲート端子は容量素子102を介して信号線106と接続され、第2端子(ソース端子又はドレイン端子)は発光素子104の陽極(画素電極)と接続されている。また、駆動トランジスタ101のゲート端子と第2端子(ソース端子又はドレイン端子)はスイッチ103を介して接続されている。よって、スイッチ103がオンしているときには駆動トランジスタ101のゲート端子と第2端子(ソース端子又はドレイン端子)は導通する。そして、スイッチ103がオフすると、駆動トランジスタ101のゲート端子と第2端子(ソース端子又はドレイン端子)は非導通となり、その瞬間の駆動トランジスタ101のゲート端子(若しくは第2端子)と信号線106との電位差(電圧)を容量素子102は保持することができる。なお、発光素子104の陰極(Cathode)108はVssの電位が設定されている。なお、Vssとは、画素の発光期間に電位供給線105に設定される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
次に、図1の画素構成の動作原理について詳しく説明する。
画素への信号書き込み期間には、信号線106にはアナログ信号電位が設定される。このアナログ信号電位がビデオ信号に相当する。なお、このビデオ信号は3値以上で表される信号であり、アナログ信号電位とは、時間とともに変化し3値以上の状態を持つ電位である。そして、画素へビデオ信号を書き込む際には、走査線107に信号を入力してスイッチ103をオンさせ、且つ電位供給線105の電位を電源電位Vddにし、駆動トランジスタ101の第1端子に電源電位Vddを設定する。すると、駆動トランジスタ101及び発光素子104に電流が流れ、容量素子102には電荷の蓄積又は放電が行われる。
このとき、駆動トランジスタ101の第1端子はソース端子となり、第2端子はドレイン端子となっている。そして、スイッチ103がオンになっている状態で駆動トランジスタ101に流れる電流が増加すると、発光素子104に流れる電流も大きくなるため、発光素子104での電圧降下は大きくなり、発光素子104の電極間の電位差は大きくなる。つまり、発光素子104の陽極の電位は電位供給線105の電位に近づく。すると、駆動トランジスタ101のゲート端子の電位も電位供給線105の電位に近づくため、駆動トランジスタ101のゲート端子とソース端子の電位差が小さくなり、駆動トランジスタ101に流れる電流は減少する。一方、発光素子104に流れる電流が小さくなると、発光素子104での電圧降下は小さくなり、発光素子104の電極間の電位差は小さくなる。つまり、発光素子104の陽極の電位は陰極108の電位に近づく。すると、駆動トランジスタ101のゲート端子も陰極108の電位に近づくため、駆動トランジスタ101のゲート端子とソース端子の電位差が大きくなり、駆動トランジスタ101に流れる電流が増加する。こうして、駆動トランジスタ101のゲート端子は駆動トランジスタ101に一定の電流が流れるような電位に落ち着く。そして、そのときの駆動トランジスタ101のゲート端子の電位と信号線106の電位との電位差分の電荷が容量素子102に蓄積される。
こうしてこの画素へビデオ信号の書き込みが終了する。
このように駆動トランジスタ101及び発光素子104に流れる電流が一定となり、定常状態となったところで、スイッチ103をオフさせる。すると、容量素子102は、スイッチ103がオフした瞬間の信号線106の電位と駆動トランジスタ101のゲート端子(若しくはドレイン端子)との電位差Vp(電圧)を保持する。
画素への信号書き込み期間において、画素へのビデオ信号の書き込み終了後、その画素の電位供給線105に設定する電位を、駆動トランジスタ101がオンしたとしても、発光素子104に印加される電圧が発光素子104のしきい値電圧VEL以下となるようにする。例えば、電位供給線105の電位は、発光素子104の陰極108の電位Vssと同じ電位、或いはそれ以下にしても良い。なお、この電位を電位供給線105に設定するタイミングはスイッチ103をオフにするタイミングと同時か、それよりも後にする。
なお、画素にビデオ信号が書き込まれ、駆動トランジスタ101の第1端子に接続された電位供給線105に電源電位Vddが設定されているときには、その画素にビデオ信号が書き込まれた際に信号線106に設定されたアナログ信号電位を基準にして、信号線106の電位の変動に従って駆動トランジスタ101のオンオフが制御されるようになる。つまり、信号線106の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ信号電位以上のときには駆動トランジスタ101はオフし、画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなると駆動トランジスタ101はオンする。
なぜなら、画素にビデオ信号が書き込まれると、容量素子102が電位差(Vp)を保持するため、信号線106の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電位以上のときには、駆動トランジスタ101のゲート端子の電位も、画素にビデオ信号が書き込まれた際のゲート端子の電位以上となり、駆動トランジスタ101はオフする。一方、信号線106の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなると、駆動トランジスタ101のゲート端子の電位も、画素にビデオ信号が書き込まれた際のゲート端子の電位より低くなるため駆動トランジスタ101はオンする。
したがって、画素の発光期間には、駆動トランジスタ101の第1端子が接続された電位供給線105に電源電位Vddを設定し、スイッチ103をオフにした状態で、信号線106に設定する電位をアナログ的に変化させることで、駆動トランジスタ101のオンオフを制御する。つまり、発光素子104に電流が流れている時間をアナログ的に制御して階調を表現することができる。
画素の発光期間において、信号線106に設定する電位について説明する。信号線106に設定する電位は周期的に変化する波形のアナログ電位を用いることができる。なお、このアナログ電位とは時間とともに連続的に変化する電位である。そして、好ましくはビデオ信号に相当するアナログ信号電位のとりうる範囲の最低電位から最高電位へ連続的に変化する電位、若しくは最高電位から最低電位へ連続的に変化する電位、又は最低電位と最高電位との間をくり返し連続的に変化する電位とする。
例えば、発光期間には、信号線106に低電位から高電位にアナログ的に変化する電位を設定する。一例として、図43(a)の波形4301のように直線的に電位が上昇するようにしても良い。なお、このような波形をのこぎり波ともいう。
また、高電位から低電位へアナログ的に変化する電位を設定しても良い。例えば、波形4302のように直線的に電位が下降するようにしても良い。
また、それらを組み合わせた波形でも良い。つまり、一例として、波形4303のように低電位から高電位へ直線的に上昇し、高電位から低電位へ下降するような電位を設定しても良い。なお、以下このような波形4303を三角波電位という。または、波形4304のように高電位から低電位へ直線的に下降し、低電位から高電位へ直線的に上昇するような三角波電位を設定しても良い。
また、信号線106に設定する電位は直線的な変化でなくとも良い。波形4305のように全波整流回路の出力波形の1周期に相当する波形の電位を設定しても良いし、波形4306のような電位を設定しても良い。
このような波形にすることにより、ビデオ信号に対する発光時間を自由に設定することができる。よって、ガンマ補正などを行うことも可能となる。
また、画素の発光期間において、上記の波形4301、波形4302、波形4303、波形4304、波形4305または波形4306のパルスを複数連続して設定しても良い。一例として、波形4307に示すように、波形4301のパルスを画素の発光期間において、二回連続して設定しても良い。
このようにすることにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。
続いて画素部に図1の画素構成を有する表示装置について図2を用いて説明する。図2の表示装置は、電位供給線駆動回路201、走査線駆動回路202、信号線駆動回路203、画素部204を有し、画素部204は画素205を複数備えている。行方向に配置された走査線(Reset line)R1〜Rm及び電位供給線(Illumination line)I1〜Imと列方向に配置された信号線(Data line)D1〜Dnに対応して画素205がマトリクスに配置されている。
画素205は駆動トランジスタ206と、容量素子207と、スイッチ208と、発光素子209と、走査線Ri(R1〜Rmのうちいずれか一つ)と、電位供給線Ii(I1〜Imのうちいずれか一つ)と、信号線Dj(D1〜Dnのうちいずれか一つ)とを有している。なお、駆動トランジスタ206にはPチャネル型トランジスタを用いている。なお、画素205は画素部204に複数配置された画素の一画素を示している。
駆動トランジスタ206の第1端子(ソース端子又はドレイン端子)は電位供給線Iiと接続され、ゲート端子は容量素子207を介して信号線Djと接続され、第2端子(ソース端子又はドレイン端子)は発光素子209の陽極(画素電極)と接続されている。なお、電位供給線I1〜Imには、発光期間において、発光素子209に所望の電流を流すための電源電位Vddが設定される。
また、駆動トランジスタ206のゲート端子と第2端子(ソース端子又はドレイン端子)はスイッチ208を介して接続されている。よってスイッチ208がオンしているときには駆動トランジスタ206のゲート端子と第2端子(ソース端子又はドレイン端子)は導通される。そして、スイッチ208がオフすると、駆動トランジスタ206のゲート端子と第2端子(ソース端子又はドレイン端子)は非導通となり、その瞬間の駆動トランジスタ206のゲート端子(又は第2端子)と信号線Djとの電位差(電圧)を容量素子207は保持することができる。また、発光素子209の陰極(Cathode)210は低電源電位Vssが設定されている。なお、低電源電位とは電源電位Vddより低い電位である。
なお、電位供給線駆動回路201及び走査線駆動回路202は左右に配置してあるがこれに限定されない。片側にまとめて配置しても良い。
また、電位供給線I1〜Imに設定する電源電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色要素の画素毎に設定する電源電位の値を変えても良い。
つまり、画素の一行毎にR、G、Bの色要素毎の電位供給線を設けて、それぞれの色要素の列の画素は、その駆動トランジスタの第1端子(ソース端子又はドレイン端子)をそれぞれの行の色要素毎の電位供給線に接続する。ここで、色要素の画素毎に発光素子に印加する電圧を変える場合について図48を用いて説明する。
図48は、図2の画素部204の一部を示した図である。図48に示す画素4801は電位供給線以外は図2の画素205と同じ構成であるため、それぞれの画素を構成する駆動トランジスタ、容量素子、スイッチ、発光素子の符号を省略してある。よって、画素4801を構成するこれらの素子の符号は図2及びその説明を参照されたい。図48において、i行目(1〜m行のいずれか一)の画素4801は電位供給線Iri、Igi、Ibiを有している。そして、Rの色要素の列の画素4801は、駆動トランジスタ206の第1端子がIriに接続され、Gの色要素の列の画素4801は、駆動トランジスタ206の第1端子がIgiに接続され、Bの色要素の列の画素4801は、駆動トランジスタ206の第1端子がIbiに接続されている。電位供給線Iriには発光期間にRの色要素の列の画素の発光素子209に所望の電流を流すための電位Vdd1が設定される。電位供給線Igiには発光期間にGの色要素の列の画素の発光素子209に所望の電流を流すための電位Vdd2が設定される。電位供給線Ibiには発光期間にBの色要素の列の画素の発光素子209に所望の電流を流すための電位Vdd3が設定される。こうして、色要素毎に画素4801の発光素子209に印加する電圧を設定することができる。
次に、図2及び図3を用いて本発明の表示装置の動作原理について説明する。図3は図2における表示装置の画素部204のある画素列(j列目)のタイミングチャートを示す図である。なお、画素部204に複数配置されたそれぞれの画素は、画素205と同様の構成であるため、それぞれの画素の駆動トランジスタ、容量素子、スイッチ、発光素子は画素205と同様の符号を用いて説明する。
図3に示すように、書き込み期間には画素の信号線Dj(j列目のData line)にアナログ信号電位が入力されている。そして、i行目の画素の書き込み時間Tiに、走査線Ri(i行目のReset line)と電位供給線Ii(i行目のIllumination line)にパルス信号が入力されると、i行目の画素のスイッチ208がオンし、駆動トランジスタ206の第1端子(ソース端子又はドレイン端子)には電位供給線Iiからの電源電位Vddが設定され、容量素子207、駆動トランジスタ206及び発光素子209に電流が流れる。
そして、容量素子207では電荷の蓄積若しくは放電が行われる。つまり、容量素子207にもともと蓄積されていた電荷と信号線Dj(Data line)に設定された電位(Va)との関係で電荷の蓄積か放電のどちらかが起きる。
やがて、容量素子207に電流が流れなくなり、駆動トランジスタ206及び発光素子209に流れる電流が一定となる。このとき、完全に定常状態にならなくてもよい。駆動トランジスタ206のオンオフを制御するのに必要なゲート電位が取得できれば良い。好ましくは、このとき駆動トランジスタ206は飽和領域で動作するようになっていると良い。
その後、スイッチ208をオフにする。すると、容量素子207は駆動トランジスタ206のオンオフを制御するのに必要なゲート端子の電位と、スイッチ208をオフにした瞬間の信号線Dj(Data line)に設定されているアナログ信号電位との電位差を保持する。
また、スイッチ208をオフにしたと同時若しくはその後、電位供給線Ii(Illumination line)の信号がHレベル(電源電位Vdd)からLレベルに立ち下がるようにする。そして、その後の書き込み期間において、駆動トランジスタ206がオンしているときにも発光素子209に印加される電圧が発光素子209のしきい値電圧以下となるようにする。つまり、他の行の画素の信号書き込み時間にi行目の画素の発光素子209が発光しないようにする。
つまり、i行目の画素の書き込み時間において、駆動トランジスタ206のオンオフを制御するのに必要なゲート端子の電位を取得するための間は、走査線Ri(Reset line)と電位供給線Ii(Illumination line)の信号はHレベルとし、駆動トランジスタ206のオンオフを制御するのに必要なゲート端子の電位を取得後に、走査線Ri(Reset line)と電位供給線Ii(Illumination line)の信号を同時にLレベルに立ち下がるようにするか、若しくは走査線Ri(Reset line)の信号がLレベルに立ち下がった後、電位供給線Ii(Illumination line)の信号をLレベルに立ち下がるようにする。また、もちろんi行目の画素への信号書き込み時間Tiとなる以前の画素への信号書き込み期間においても、走査線Ri(Reset line)と電位供給線Ii(Illumination line)の信号はLレベルとしておく。
こうして、i行目の画素の書き込み時間Tiには、i行目j列の画素に信号線Dj(Data line)からビデオ信号が書き込まれる。そして、i行目の画素の書き込み時間Tiには、各画素列毎にそれぞれの信号線D1〜Dn(Data line)からそれぞれのアナログ信号電位が入力され、各列のi行目の画素にビデオ信号が書き込まれる。
次に、i+1行目の画素への信号書き込み時間Ti+1には、走査線Ri+1(Reset line)と電位供給線Ii+1(Illumination line)にパルス信号が入力され、i+1行目j列の画素の信号線Dj(Data line)には電位(Vb)が入力され、i+1行目j列の画素にビデオ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれの信号線D1〜Dn(Data line)からそれぞれのアナログ信号電位が入力され、各列のi+1行目の画素にもビデオ信号が書き込まれる。
このように、画素の各行の走査線R1〜Rm(Reset line)と電位供給線I1〜Im(Illumination line)にパルス信号が入力されて、それぞれの画素にビデオ信号が書き込まれると1フレーム期間の画素部204への信号書き込み期間が終了する。
続いて、発光期間には、全行の画素205の駆動トランジスタ206の第1端子(ソース端子又はドレイン端子)に電源電位Vddを設定するため、図3に示すように電位供給線I1〜Im(Illumination line)にHレベル(Vdd)の信号を入力する。また、信号線D1〜Dn(Data line)には三角波電位を設定する。すると、i行目j列の画素は信号線Dj(Data line)がVaより高い電位であるときには発光素子209は非発光の状態を維持し、信号線Dj(Data line)がVaより低い電位の間(Ta)は発光素子209は発光する。また、i+1行目j列の画素も同様に、期間(Tb)の間は発光素子209が発光する。
なお、画素への信号書き込み期間が終了した後、ビデオ信号が書き込まれたアナログ信号電位より高い電位が信号線D1〜Dn(Data line)に設定されている間はその画素の発光素子209は発光せず、信号が書き込まれた際のアナログ信号電位より低くなるとその画素の発光素子209が発光する原理については、図1の画素構成を用いて説明したとおりなのでここでは説明を省略する。
このように、発光期間においては、全画素の信号線D1〜Dnに三角波電位が設定され、それぞれ書き込み期間にビデオ信号が書き込まれた際のアナログ信号電位にしたがって発光素子209の発光時間が設定される。こうして、アナログ時間階調表示が可能となる。
なお、発光素子209の発光・非発光を制御する駆動トランジスタ206のオンオフは、上述したように、書き込み期間に信号線D1〜Dn(Data line)に設定されたアナログ信号電位が、発光期間に信号線D1〜Dn(Data line)に入力される三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、駆動トランジスタ206の特性のバラツキの影響を受けることが少なく駆動トランジスタ206のオンオフを制御することができる。つまり、画素毎の発光のバラツキを改善することができる。
なお、発光期間において、信号線D1〜Dn(Data line)に設定する電位は、図43(a)、(b)、(c)、(d)(e)、(f)、(g)で示したように、波形4301、波形4302、波形4303、波形4304、波形4305、波形4306若しくは波形4307、又はこれらの波形を複数連続して設定しても良い。
これらの波形を連続して設定することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。
なお、陰極210(Cathode)に設定される低電源電位は、画素への信号書き込み期間と発光期間とで電位を異なるようにしても良い。図3に示すように、画素への信号書き込み期間における陰極210(Cathode)の電位を発光期間における陰極210(Cathode)の電位より高くしておくとよい。つまり、画素への信号書き込み期間における陰極210(Cathode)の電位をVss2とし、発光期間における陰極210(Cathode)の電位をVssとする。そして、このときVdd>Vss2>Vssとする。例えばVss=GND(グラウンド電位)としても良い。
このように、画素への信号書き込み期間に陰極210(Cathode)の電位を発光期間よりも高くしておくことで、画素への信号書き込み期間における消費電力を低減することができる。
また、陰極210(Cathode)の電位を適宜設定することにより画素の信号書き込み期間において容量素子207に信号を書き込む際の駆動トランジスタ206のゲートソース間電圧Vgsをしきい値電圧Vthにすることができる。つまり、信号線D1〜Dnに設定されるアナログ信号電位と、駆動トランジスタ206の第1端子に電源電位Vddが設定されているときに駆動トランジスタ206のゲートソース間電圧Vgsがしきい値電圧Vthとなるゲート電位との電位差をそれぞれの画素205の容量素子207は保持することができる。このように陰極210(Cathode)の電位を設定すると、画素への信号書き込み期間において、発光素子209にほとんど電流を流すことなく信号を書き込むことができる。よって、さらなる消費電力の低減を図ることが可能となる。
また、本発明の画素構成は図1の構成に限られない。発光素子104とは逆向きに電流が流れるときに印加されている電圧が順方向電圧となる発光素子を用いて図4のような構成とすることができる。なお、ここでは、一画素のみを図示しているが、表示装置の画素部は実際には行方向と列方向にマトリクスに複数の画素が配置されている。
画素は駆動トランジスタ401と、容量素子402と、スイッチ403と、発光素子404と、電位供給線(Illumination line)405と、信号線(Data line)406と、走査線(Reset line)407とを有している。なお、駆動トランジスタ401にはNチャネル型トランジスタを用いている。
駆動トランジスタ401の第1端子(ソース端子又はドレイン端子)は電位供給線405と接続され、ゲート端子は容量素子402を介して信号線406と接続され、第2端子(ソース端子又はドレイン端子)は発光素子404の陰極と接続されている。また、駆動トランジスタ401のゲート端子と第2端子(ソース端子又はドレイン端子)はスイッチ403を介して接続されている。よって、スイッチ403がオンしているときには駆動トランジスタ401のゲート端子と第2端子(ソース端子又はドレイン端子)は導通する。そして、スイッチ403がオフすると、駆動トランジスタ401のゲート端子と第2端子(ソース端子又はドレイン端子)は非導通となり、その瞬間の駆動トランジスタ401のゲート端子(若しくは第2端子)と信号線406との電位差(電圧)を容量素子402は保持することができる。なお、発光素子404の陽極(Anode)408はVddの電位が設定されている。なお、Vddとは、高電位側の電源電位であり、画素の発光期間に電位供給線405に設定される電位を低電源電位VssとするとVdd>Vssを満たす電位である。
次に、図4に示す画素が、画素部にマトリクスに配置されたi行目j列の画素である場合として、その動作原理を図5に示すタイミングチャートを適宜用いて説明する。
画素への信号書き込み期間には、j列目の画素には図5に示すように、信号線(Data line)406にアナログ信号電位が設定される。このアナログ信号電位がビデオ信号に相当する。そして、i行目の画素へビデオ信号を書き込む際(書き込み時間Ti)には、走査線(Reset line)407にHレベルの信号を入力してスイッチ403をオンさせ、且つ電位供給線(Illumination)405の電位を低電源電位Vssにし、駆動トランジスタ401の第1端子に低電源電位Vssを設定する。すると、駆動トランジスタ401及び発光素子404に電流が流れ、容量素子402には電荷の蓄積又は放電が行われる。
このとき、駆動トランジスタ401の第1端子はソース端子となり、第2端子はドレイン端子となっている。そして、スイッチ403がオンになっている状態で駆動トランジスタ401に流れる電流が増加すると、発光素子404に流れる電流も大きくなるため、発光素子404での電圧降下は大きくなり、発光素子404の電極間の電位差は大きくなる。つまり、発光素子404の陰極の電位は電位供給線405の電位に近づく。すると、駆動トランジスタ401のゲート端子の電位も電位供給線405の電位に近づくため、駆動トランジスタ401のゲート端子とソース端子の電位差が小さくなり、駆動トランジスタ401に流れる電流は減少する。一方、発光素子404に流れる電流が小さくなると、発光素子404での電圧降下は小さくなり、発光素子404の電極間の電位差は小さくなる。つまり、発光素子404の陰極の電位は陽極408の電位に近づく。すると、駆動トランジスタ401のゲート端子も陽極408の電位に近づくため、駆動トランジスタ401のゲート端子とソース端子の電位差が大きくなり、駆動トランジスタ401に流れる電流が増加する。こうして、駆動トランジスタ401のゲート端子は駆動トランジスタ401に一定の電流が流れるような電位に落ち着く。そして、そのときの駆動トランジスタ401のゲート端子の電位と信号線406の電位との電位差分の電荷が容量素子402に蓄積される。
こうしてi行目の画素へビデオ信号の書き込みが終了する。
このように駆動トランジスタ401及び発光素子404に流れる電流が一定となり、定常状態となったところで、走査線(Reset line)407の信号をLレベルにし、スイッチ403をオフさせる。すると、容量素子402は、スイッチ403がオフした瞬間の信号線(Data line)406の電位と駆動トランジスタ401のゲート端子(若しくはドレイン端子)との電位差Vp(電圧)を保持する。
画素への信号書き込み期間において、i行目の画素へのビデオ信号の書き込み終了後、i行目の画素の電位供給線(Illumination line)405に設定する電位を、駆動トランジスタ401がオンしたとしても、発光素子404に印加される電圧が発光素子404のしきい値電圧VEL以下となるようにする。例えば、電位供給線405の電位は、発光素子404陽極408の電位Vddと同じ電位、或いはそれ以上にしても良い。なお、この電位を電位供給線405に設定するタイミングはスイッチ403をオフにするタイミングと同時か、それよりも後にする。
続いて、i+1行目の画素の書き込み時間Ti+1となり、同様にi+1行目の画素にビデオ信号が書き込まれる。そして、全行の画素の書き込み時間が終了し、1フレーム分のビデオ信号が各画素に書き込まれると、画素への信号書き込み期間は終了する。
なお、画素にビデオ信号が書き込まれ、駆動トランジスタ401の第1端子に接続された電位供給線405に電源電位Vssが設定されているときには、その画素にビデオ信号が書き込まれた際に信号線406に設定されたアナログ信号電位を基準にして、信号線406の電位の変動に従って駆動トランジスタ401のオンオフが制御されるようになる。つまり、信号線406の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ401はオフし、画素にビデオ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ401はオンする。
なぜなら、画素にビデオ信号が書き込まれると、容量素子402が電位差(Vp)を保持するため、信号線406の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ401のゲート端子の電位も、画素にビデオ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ401はオフする。一方、信号線406の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ401のゲート端子の電位も、画素にビデオ信号が書き込まれた際のゲート端子の電位より高くなるため駆動トランジスタ401はオンする。
したがって、図5に示すように、画素の発光期間には、駆動トランジスタ401の第1端子が接続された電位供給線(Illumination line)405にVssを設定し、走査線(Reset line)407はLレベルにしてスイッチ403をオフにした状態で、信号線(Data line)406に三角波電位を設定して駆動トランジスタ401のオンオフを制御する。つまり、発光素子404の発光・非発光を制御する駆動トランジスタ401のオンオフは、書き込み期間にData line(信号線406)に設定されたアナログ信号電位が、発光期間にData line(信号線406)に入力される三角波電位より高いか低いかで決まり、デジタル的に制御することができる。したがって、駆動トランジスタ401の特性のバラツキの影響を受けることが少なく駆動トランジスタ401のオンオフを制御することができる。つまり、画素毎の発光のバラツキを改善することができる。
なお、画素の発光期間において、信号線(Data line)406に設定する電位は周期的に変化する波形のアナログ電位を用いることができる。例えば、図43(a)、(b)、(c)、(d)(e)、(f)、(g)で示したように、波形4301、波形4302、波形4303、波形4304、波形4305、波形4306若しくは波形4307、又はこれらを複数連続して設定しても良い。
これらの波形を連続して設定することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。
また、図5に示すように、画素への信号書き込み期間にAnode(陽極408)の電位を発光期間に設定するよりも低くしておくことで、画素への信号書き込み期間における消費電力を低減することができる。
また、本実施の形態に示した画素構成(図1、図2、図4など)は必要とするトランジスタの数や配線の数が少なくてすむため、画素の開口率が向上し、高精細表示が可能となる。
また、開口率の高い画素と開口率の低い画素で、同様の光度を得る場合、開口率の高い画素は、開口率が低い画素に比べて発光素子の輝度を低くすることができ、発光素子の信頼性が向上する。特に、発光素子にEL素子を用いている場合、EL素子の信頼性が向上する。
また、一般にPチャネル型トランジスタよりもNチャネル型トランジスタの方が移動度μは大きい。よって、Pチャネル型トランジスタとNチャネル型トランジスタとで同じ大きさの電流を流すためにはPチャネル型トランジスタのチャネル幅のチャネル長に対する比の値W/LをNチャネル型トランジスタのW/Lより大きくしなければならない。よって、Nチャネル型トランジスタにすることにより、トランジスタサイズを小さくすることができる。よって、図4のような画素構成とすることで画素の開口率がさらに向上する。
(実施の形態2)
本実施の形態では、実施の形態1とは異なる構成を示す。本実施の形態に示す画素構成は、画素にビデオ信号を書き込む際に設定されるアナログ信号電位と、画素の点灯、非点灯を制御するアナログ電位とを別の配線によって画素に設定する構成としている。
まず、図56を用いて本発明の表示装置の画素構成について詳細に説明する。画素は駆動トランジスタ5601と、容量素子5602と、第1のスイッチ5603と、発光素子5604と、電源線5605と、第2のスイッチ5606と、第3のスイッチ5607と、走査線(Reset line)5608と、第1の信号線(Data1 line)5609と、第2の信号線(Data2 line)5610とを有している。なお、駆動トランジスタ5601にはPチャネル型トランジスタを用いている。
駆動トランジスタ5601の第1端子(ソース端子又はドレイン端子)は電源線5605と接続され、ゲート端子は容量素子5602の一方の電極と接続され、容量素子5602の他方の電極は、第2のスイッチ5606を介して第1の信号線5609と、第3のスイッチ5607を介して第2の信号線5610と接続されている。また、駆動トランジスタ5601のゲート端子と第2端子(ソース端子又はドレイン端子)は第1のスイッチ5603を介して接続されている。なお、発光素子5604の陰極(Cathode)5611はVssの電位が設定されている。なお、Vssとは、電源線5605に設定される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
次に、図56の画素構成の動作原理について図57を用いて簡単に説明する。なお、図57に示すタイミングチャートは図56に示す複数の画素がマトリクスに配置された表示装置のj列目の画素列のタイミングチャートを示している。また、図57に示すタイミングチャートにおいて、走査線5608(Reset line)の信号がHレベルのときに、第1のスイッチ5603がオンし、Lレベルのときにオフするものとする。
図56の画素では、ビデオ信号に相当するアナログ信号電位が第1の信号線5609に設定され、発光時間を制御するアナログ電位が第2の信号線5610に設定される。
なお、第2の信号線5310に設定される電位は、実施の形態1の図43(a)、(b)、(c)、(d)(e)、(f)、(g)で示したように、波形4301、波形4302、波形4303、波形4304、波形4305、波形4306若しくは波形4307、又はこれらを複数連続して設定しても良い。
これらの波形を連続して設定することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。
なお、本実施の形態の画素構成を有する表示装置は、画素部の行毎に信号書き込み期間と発光期間が設定される。つまり、画素部全体としては書き込み期間と発光期間が同時に進行する。なお、各行毎の画素への信号書き込み期間を書き込み時間という。
ここで、i行目の画素の信号書き込み時間について説明する。図5に示すTi期間がi行目の画素の信号書き込み時間を示している。そして、Ti期間以外の間はi行目の画素は発光期間となる。
まず、Ti期間には第2のスイッチ5606をオンにし、第3のスイッチ5607をオフにする。そして、走査線5608(Reset line)は、期間TiにはHレベルの信号を入力し、第1のスイッチ5603をオンにする。また、i行目の画素の駆動トランジスタ5601の第1端子(ソース端子又はドレイン端子)には電源線5605からの電源電位Vddが設定され、容量素子5602、駆動トランジスタ5601及び発光素子5604に電流が流れる。そして、容量素子5602では電荷の蓄積若しくは放電が行われる。つまり、容量素子5602にもともと蓄積されていた電荷と第1の信号線5609(Data1 line)に設定された電位との関係で電荷の蓄積か放電のどちらかが起きる。そして、走査線5608(Reset line)の信号がHレベルからLレベルに立ち下がると、第1のスイッチ5603がオフする。第1のスイッチ5603がオフすると、その瞬間の駆動トランジスタ5601のゲート端子の電位と第1の信号線5609の電位との電位差を容量素子5602は保持する。
こうして、i行目j列の画素に第1の信号線5609(Data1 line)からビデオ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれの第1の信号線5609(Data1 line)からそれぞれのアナログ信号電位が入力され、各列のi行目の画素にビデオ信号が書き込まれる。
こうして、i行目の画素の信号書き込み時間であるTi期間が終了すると、i+1行目の画素の信号書き込み時間であるTi+1期間が始まり、i行目の画素は発光期間になる。
i行目の画素の発光期間にはi行目の画素の第1のスイッチ5603をオフにしたまま第2のスイッチ5606をオフにし、第3のスイッチ5607をオンにする。
なお、図57に示すように第2の信号線5610(Data2 line)には三角波電位が設定されている。i行目j列の画素は第2の信号線5610(Data2 line)が、i行目の画素の信号書き込み時間であるTi期間に第1の信号線5609(Data1 line)に設定されたアナログ信号電位より高い電位であるときには発光素子5604は非発光の状態を維持し、第2の信号線5610(Data2 line)が、i行目の画素の信号書き込み時間であるTi期間に第1の信号線5609(Data1 line)に設定されたアナログ信号電位より低い電位の間(Ta)は発光素子5604は発光する。よって、それぞれの画素の書き込み時間にビデオ信号が書き込まれた際のアナログ信号電位にしたがって発光素子5604の発光時間が設定される。こうして、アナログ時間階調表示が可能となる。
このように本実施の形態の画素構成を有する表示装置は、画素行毎に順次、信号書き込み期間となり、信号書き込み期間が終了すると画素行毎に発光期間に移る。よって、本実施の形態のように線順次でビデオ信号が画素に書き込まれる場合には、書き込み期間は一画素分の書き込み時間で良いため、発光期間を長くすることができる。つまり、デューティー比(1フレーム期間における発光期間の割合)が高いので、発光素子の瞬間輝度を低くすることができる。よって、発光素子の信頼性を向上することができる。
また、一行毎の画素の書き込み期間を長くすることができることから、第1の信号線5609(Data1 line)にアナログ信号電位を入力する信号線駆動回路の周波数を低くすることができる。よって、消費電力を小さくすることができる。
なお、発光素子5604の発光・非発光を制御する駆動トランジスタ5601のオンオフは、上述したように、書き込み期間に第1の信号線5609(Data1 line)に設定されたアナログ信号電位が、発光期間において、第2の信号線5610(Data2 line)に入力される三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、駆動トランジスタ5601の特性のバラツキの影響を受けることが少なく駆動トランジスタ5601のオンオフを制御することができる。つまり、画素毎の発光のバラツキを改善することができる。
また、図56では駆動トランジスタ5601にPチャネル型のトランジスタを用いているが、Nチャネル型のトランジスタを適用することもできる。その場合には、陰極5611から電源線5605に流れる電流の向きは逆になるようにする。つまり、発光素子5604には順方向電圧が逆になるようにする。本実施の形態の画素構成にはNチャネル型のトランジスタを、発光素子の発光・非発光を制御する駆動トランジスタに用いることができる。一般にPチャネル型トランジスタよりもNチャネル型トランジスタの方が移動度μが大きい。よって、同じ電流を流すとすると、トランジスタサイズを小さくすることができる。よって、画素の開口率が向上し、高詳細表示や消費電力の低減された表示装置を提供することができる。
なお、本実施の形態において、発光素子を駆動する駆動トランジスタのソース端子及びドレイン端子、並びに発光素子の陽極及び陰極とは、発光素子への順方向の電圧が印加されているときの端子及び電極をいう。
(実施の形態3)
本実施の形態では、実施の形態1で示した画素のスイッチにトランジスタを適用した場合について説明する。
図6に示す画素は図1に示した画素のスイッチ103にNチャネル型トランジスタを適用した構成である。画素は駆動トランジスタ601と、容量素子602と、スイッチング用トランジスタ603と、発光素子604と、電位供給線(Illumination line)605と、信号線(Data line)606と、走査線(Reset line)607とを有している。なお、駆動トランジスタ601にはPチャネル型トランジスタ、スイッチング用トランジスタ603にはNチャネル型トランジスタを用いている。
駆動トランジスタ601の第1端子(ソース端子又はドレイン端子)は電位供給線605と接続され、ゲート端子は容量素子602を介して信号線606と接続され、第2端子(ソース端子又はドレイン端子)は発光素子604の陽極(画素電極)と接続されている。また、駆動トランジスタ601のゲート端子はスイッチング用トランジスタ603の第1の端子(ソース端子又はドレイン端子)と、駆動トランジスタ601の第2端子(ソース端子又はドレイン端子)はスイッチング用トランジスタ603の第2の端子(ソース端子又はドレイン端子)と接続されている。よって、走査線607にHレベルの信号を入力し、スイッチング用トランジスタ603がオンしているときには駆動トランジスタ601のゲート端子と第2端子(ソース端子又はドレイン端子)は導通する。そして、走査線607にLレベルの信号を入力し、スイッチング用トランジスタ603がオフすると、駆動トランジスタ601のゲート端子と第2端子(ソース端子又はドレイン端子)は非導通となり、その瞬間の駆動トランジスタ601のゲート端子(若しくは第2端子)と信号線606との電位差(電圧)を容量素子602は保持することができる。なお、発光素子604の陰極(Cathode)608はVssの電位が設定されている。なお、Vssとは、画素の発光期間に電位供給線605に設定される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
よって、スイッチング用トランジスタ603は図1の画素のスイッチ103と同様の機能を果たす。また、駆動トランジスタ601、容量素子602、スイッチング用トランジスタ603、発光素子604、電位供給線(Illumination line)605、信号線(Data line)606、走査線(Reset line)607は、それぞれ図1の画素の駆動トランジスタ101、容量素子102、スイッチ103、発光素子104、電位供給線(Illumination line)105、信号線(Data line)106、走査線(Reset line)107に相当する。よって、図6の画素の動作は図1の画素の動作と同様であるので、ここでは説明を省略する。
なお、容量素子602は、書き込み期間において保持した電位差を、発光期間中保持し続けなければならない。そのため、スイッチング用トランジスタ603のリーク電流(リーク電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまうオフ電流、及びゲートとソース又はドレイン間に流れてしまうゲートリーク電流をいう)や駆動トランジスタ601のゲートリーク電流を低減しなければならない。
よって、スイッチング用トランジスタ603としては、図6に示すようにNチャネル型のトランジスタを用いると良い。Nチャネル型トランジスタは、低濃度不純物領域(Lightly Doped Drains:LDD領域ともいう)を容易に形成することができ、オフ電流の低減を図ることができるからである。
また、駆動トランジスタ601及びスイッチング用トランジスタ603のゲート絶縁膜の材料や膜厚を適宜選択し、ゲートリーク電流を低減させることが望ましい。さらに、ゲート電極をマルチゲート構造にすることによっても、ゲートリーク電流を低減することができる。
また、図1に示した画素のスイッチ103にスイッチング用トランジスタとしてPチャネル型トランジスタを適用することもできる。その場合にはスイッチング用トランジスタのオンオフを制御する信号のHレベルとLレベルはNチャネル型トランジスタを適用した場合とは反転した動作となる。つまり、Lレベルのときにスイッチング用トランジスタはオンし、Hレベルのときにオフする。
また、図1示した画素のスイッチ103にスイッチング用トランジスタとしてPチャネル型のトランジスタを適用することで、画素部全体若しくは周辺駆動回路まで含めてPチャネル型のトランジスタのみで構成される回路を提供することができるため、工程数の削減された低コストの単極性の表示パネルを提供することができる。
また、図1の画素のスイッチ103にスイッチング用トランジスタとしてPチャネル型トランジスタを適用すると、図1に示す、電位供給線105に相当する配線を省略することができる。そのような構成について図8を用いて説明する。
画素は駆動トランジスタ801と、容量素子802と、スイッチング用トランジスタ803と、発光素子804と、信号線(Data line)806と、走査線(Reset line)807とを有している。なお、駆動トランジスタ801及びスイッチング用トランジスタ803にはPチャネル型トランジスタを用いている。
i+1行目の画素の駆動トランジスタ801の第1端子(ソース端子又はドレイン端子)はi行目の画素の走査線807と接続され、ゲート端子は容量素子802を介して信号線806と接続され、第2端子(ソース端子又はドレイン端子)は発光素子804の陽極(画素電極)と接続されている。また、駆動トランジスタ801のゲート端子はスイッチング用トランジスタ803の第1の端子(ソース端子又はドレイン端子)と、駆動トランジスタ801の第2端子(ソース端子又はドレイン端子)はスイッチング用トランジスタ803の第2端子(ソース端子又はドレイン端子)と接続されている。よって、走査線807にLレベルの信号が入力され、スイッチング用トランジスタ803がオンしているときには駆動トランジスタ801のゲート端子と第2端子(ソース端子又はドレイン端子)は導通する。そして、走査線807にHレベルの信号が入力され、スイッチング用トランジスタ803がオフすると、駆動トランジスタ801のゲート端子と第2端子(ソース端子又はドレイン端子)は非導通となり、その瞬間の駆動トランジスタ801のゲート端子(若しくはドレイン端子)と信号線806との電位差(電圧)を容量素子802は保持することができる。なお、発光素子804の陰極(Cathode)805はVssの電位が設定されている。なお、Vssとは、画素の発光期間に駆動トランジスタ801の第1端子(ソース端子又はドレイン端子)に設定する電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
図8の画素構成を有する表示装置のタイミングチャートを図9に示す。それぞれの画素の行の走査線807は書き込み時間にHレベルからLレベルに立ち下がり、書き込み時間が終わるとLレベルからHレベルに立ち上がる。i行目の画素は期間Ti、i+1行目の画素は期間Ti+1がそれぞれの書き込み時間であり、この期間の走査線807の信号はLレベルである。
よって、発光期間において走査線807の信号はHレベルであるので、走査線807に信号を出力する回路の電流供給能力を高くすれば発光素子804に印加する電圧を設定する電位供給線として走査線807を用いることができる。なお、図8の構成では電位供給線として隣の行の走査線807を用いているが、他の行の走査線807であればこれに限られない。
なお、図8の構成では、書き込み期間において、他の行の画素の書き込み時間の間も発光素子804が発光してしまうことがあるため、Cathode(陰極805)の電位を発光期間より高めに設定すると良い。より好ましくは実施の形態1で説明したように、画素へ信号を書き込む際、駆動トランジスタ801のゲートソース間電圧Vgsがしきい値電圧となるようにすると良い。つまり、このとき発光素子804に印加される電圧が発光素子804の順方向しきい値電圧VEL以下となるようにCathode(陰極805)の電位を設定するとよい。
図8のような構成とすれば、配線の数を減らすことができ、さらなる開口率の向上を図ることができる。
また、図4の画素構成のスイッチ403にNチャネル型トランジスタを適用した構成を図7に示す。
図7に示す画素は駆動トランジスタ701と、容量素子702と、スイッチング用トランジスタ703と、発光素子704と、電位供給線(Illumination line)705と、信号線(Data line)706と、走査線(Reset line)707とを有している。なお、駆動トランジスタ701及びスイッチング用トランジスタ703にはNチャネル型トランジスタを用いている。
駆動トランジスタ701の第1端子(ソース端子又はドレイン端子)は電位供給線705と接続され、ゲート端子は容量素子702を介して信号線706と接続され、第2端子(ソース端子又はドレイン端子)は発光素子704の陰極と接続されている。また、駆動トランジスタ701のゲート端子はスイッチング用トランジスタ703の第1の端子(ソース端子又はドレイン端子)と、駆動トランジスタ701の第2端子(ソース端子又はドレイン端子)はスイッチング用トランジスタ703の第2の端子(ソース端子又はドレイン端子)と接続されている。よって、走査線707にHレベルの信号を入力し、スイッチング用トランジスタ703がオンしているときには駆動トランジスタ701のゲート端子と第2端子(ソース端子又はドレイン端子)は導通する。そして、走査線707にLレベルの信号を入力し、スイッチング用トランジスタ703がオフすると、駆動トランジスタ701のゲート端子と第2端子(ソース端子又はドレイン端子)は非導通となり、その瞬間の駆動トランジスタ701のゲート端子(若しくは第2端子)と信号線706との電位差(電圧)を容量素子702は保持することができる。なお、発光素子704の陽極(Anode)708はVddの電位が設定されている。なお、Vddとは、画素の発光期間に電位供給線705に設定される低電源電位Vssを基準として、Vdd>Vssを満たす電位である。
よって、スイッチング用トランジスタ703は図4の画素のスイッチ403と同様の機能を果たす。また、駆動トランジスタ701、容量素子702、スイッチング用トランジスタ703、発光素子704、電位供給線(Illumination line)705、信号線(Data line)706、走査線(Reset line)707は、それぞれ図4の画素の駆動トランジスタ401、容量素子402、スイッチ403、発光素子404、電位供給線(Illumination line)405、信号線(Data line)406、走査線(Reset line)407に相当する。よって、図7の画素の動作は図4の画素の動作と同様であるので、ここでは説明を省略する。
なお、容量素子702は、書き込み期間において保持した電位差を、発光期間中保持し続けなければならない。そのため、スイッチング用トランジスタ703のリーク電流(リーク電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまうオフ電流、及びゲートとソース又はドレイン間に流れてしまうゲートリーク電流をいう)や駆動トランジスタ701のゲートリーク電流を低減しなければならない。
よって、スイッチング用トランジスタ703としては、図7に示すようにNチャネル型のトランジスタを用いると良い。Nチャネル型トランジスタは、低濃度不純物領域(Lightly Doped Drains:LDD領域ともいう)を容易に形成することができ、オフ電流の低減を図ることができるからである。
また、駆動トランジスタ701及びスイッチング用トランジスタ703のゲート絶縁膜の材料や膜厚を適宜選択し、ゲートリーク電流を低減させることが望ましい。さらに、ゲート電極をマルチゲート構造にすることによっても、ゲートリーク電流を低減することができる。
なお、一般にPチャネル型トランジスタよりもNチャネル型トランジスタの方が移動度μが大きい。よって、同じ電流を流すとすると、トランジスタサイズを小さくすることができる。よって、図7のような画素構成とすることで画素の開口率が向上する。
また、図7のような構成とすれば、画素部全体若しくは周辺駆動回路まで含めてNチャネル型のトランジスタのみで構成される回路を提供することができるため、工程数の削減された低コストの単極性の表示パネルを提供することができる。
また、表示パネルの有する回路に用いる薄膜トランジスタをNチャネル型のトランジスタのみで構成することができることから、そのトランジスタの半導体層にアモルファス半導体やセミアモルファス半導体(若しくは微結晶半導体ともいう)などの非晶質半導体を用いることができる。例えば、アモルファス半導体として、アモルファスシリコン(a−Si:H)が挙げられる。よって、さらなる工程数の削減を図ることが可能である。
また、図4の画素のスイッチ403にスイッチング用トランジスタとしてNチャネル型トランジスタを適用すると、図4に示す、電位供給線405に相当する配線を省略することができる。そのような構成について図10を用いて説明する。
画素は駆動トランジスタ1001と、容量素子1002と、スイッチング用トランジスタ1003と、発光素子1004と、信号線(Data line)1006と、走査線(Reset line)1007とを有している。なお、駆動トランジスタ1001及びスイッチング用トランジスタ1003にはNチャネル型トランジスタを用いている。
i+1行目の画素の駆動トランジスタ1001の第1端子(ソース端子又はドレイン端子)はi行目の画素の走査線1007と接続され、ゲート端子は容量素子1002を介して信号線1006と接続され、第2端子(ソース端子又はドレイン端子)は発光素子1004の陰極と接続されている。また、駆動トランジスタ1001のゲート端子はスイッチング用トランジスタ1003の第1の端子(ソース端子又はドレイン端子)と、駆動トランジスタ1001の第2端子(ソース端子又はドレイン端子)はスイッチング用トランジスタ1003の第2端子(ソース端子又はドレイン端子)と接続されている。よって、走査線1003にHレベルの信号が入力され、スイッチング用トランジスタ1003がオンしているときには駆動トランジスタ1001のゲート端子と第2端子(ソース端子又はドレイン端子)は導通する。そして、走査線1003にLレベルの信号が入力され、スイッチング用トランジスタ1003がオフすると、駆動トランジスタ1001のゲート端子と第2端子(ソース端子又はドレイン端子)は非導通となり、その瞬間の駆動トランジスタ1001のゲート端子(若しくはドレイン端子)と信号線1006との電位差(電圧)を容量素子1002は保持することができる。なお、発光素子1004の陽極(Anode)1005はVddの電位が設定されている。なお、Vddとは、画素の発光期間に駆動トランジスタ1001の第1端子(ソース端子又はドレイン端子)に設定する低電源電位Vssを基準として、Vdd>Vssを満たす電位である。
図10の画素構成を有する表示装置のタイミングチャートを図11に示す。それぞれの画素の行の走査線1007は書き込み時間にLレベルからHレベルに立ち上がり、書き込み時間が終わるとHレベルからLレベルに立ち下がる。i行目の画素は期間Ti、i+1行目の画素は期間Ti+1がそれぞれの書き込み時間であり、この期間の走査線1007の信号はHレベルである。
よって、発光期間において走査線1007の信号はLレベルであるので、走査線1007に信号を出力する回路の電流供給能力を高くすれば発光素子1004に印加する電圧を設定する電位供給線として走査線1007を用いることができる。なお、図10の構成では電位供給線として隣の行の走査線1007を用いているが、他の行の走査線1007であればこれに限られない。
なお、図10の構成では、書き込み期間において、他の行の画素の書き込み時間の間も発光素子1004が発光してしまうことがあるため、陽極1005(Anode)の電位を発光期間より低めに設定すると良い。より好ましくは実施の形態1で説明したように、画素へ信号を書き込む際、駆動トランジスタ1001のゲートソース間電圧Vgsがしきい値電圧となるようにすると良い。つまり、このとき発光素子1004に印加される電圧が発光素子1004の順方向しきい値電圧VEL以下となるように陽極1005(Anode)の電位を設定するとよい。
図10のような構成とすれば、配線の数を減らすことができ、さらなる開口率の上昇を図ることができる。
なお、もちろん、図4のスイッチ403としてPチャネル型のトランジスタを適用することもできる。
(実施の形態4)
本実施の形態では、実施の形態1で示した画素構成において、さらに発光素子の信頼性を向上させる駆動方法と、実施の形態1で示した画素構成よりもさらに発光素子の信頼性の向上する画素構成及びその駆動方法について説明する。
まず、実施の形態1の図1で示した画素構成を用いて、本実施の形態による駆動方法を説明する。
本実施の形態においては、1フレーム期間に順方向バイアス期間(書き込み期間及び発光期間)と逆方向バイアス期間とを有する。順方向バイアス期間の書き込み期間及び発光期間においては、実施の形態1で示した動作と同様であるので説明は省略する。
逆方向バイアス期間には、図51に示すように発光期間に電位供給線(Illumination line)105に設定する電位Vddと陰極(Cathode)108に設定する電位Vssを逆にする。つまり、逆方向バイアス期間には電位供給線(Illumination line)105に低電源電位Vssを設定し、陰極(Cathode)108には電源電位Vddを設定する。そして、スイッチ103をオフにする。すると、駆動トランジスタ101の第1端子及び第2端子はソース端子とドレイン端子が順方向バイアス期間とは逆になる。つまり、順方向バイアス期間のときには、駆動トランジスタ101の第1端子はソース端子、第2端子はドレイン端子として機能するが、逆方向バイアス期間のときには、駆動トランジスタ101の第1端子がドレイン端子、第2端子がソース端子として機能する。また、発光素子105の陽極又は陰極として機能していた電極も逆になる。また、このとき、信号線106には駆動トランジスタ101が十分にオンするように電位を設定する。
なお、逆方向バイアス期間の初めに駆動トランジスタ101のゲート端子の電位を設定してもよい。つまり、図52に示すように、逆方向バイアス期間の初めに、ゲート電位設定期間Trを設ける。このとき、走査線107(Reset line)にHレベルの信号を設定し、スイッチ103をオンにする。そして、電位供給線105(Illumination line)の電位はHレベル(Vdd)に設定し、信号線106にはHレベル(ここでのHレベルとは三角波電位の最低電位より高い電位を示し、より好ましくは三角波電位の中間電位より高い電位である)の電位を設定しておく。すると、駆動トランジスタ101のオンオフを制御するのに必要なゲート端子の電位と信号線106のHレベルの電位との電位差が容量素子102に保持される。
逆方向バイアス期間において、ゲート電位設定期間Trが終了すると、走査線107の電位がLレベルになり、スイッチ103はオフする。そして、信号線106の電位がHレベルからLレベル(ここでのLレベルとは信号線106に設定するHレベルの電位より低い電位であり、より好ましくは三角波電位の中間の電位より低い電位である)にする。すると、容量素子102が電位差を保持したまま、信号線106の電位が低くなる。よって、逆方向バイアス期間における信号線106に設定するHレベルとLレベルの信号の電位を適宜設定することにより、駆動トランジスタ101を十分にオンすることができる。
したがって、駆動トランジスタ101がオンし、発光素子104には、順方向バイアス期間とは逆の電圧を印加することができる。
このように、逆方向バイアス期間において、順方向バイアス期間とは逆方向の電圧を発光素子104に印加しても、正常な発光素子104には電流は流れない(若しくは流れたとしても微少な電流である)。一方、発光素子104に短絡箇所が有る場合には、その短絡箇所に電流が流れる。そして、短絡箇所を絶縁化する。よって、逆方向バイアス期間には、この短絡箇所を絶縁するのに十分な電流を流すように逆方向の電圧を発光素子104に印加する。
よって、上述したように、逆方向バイアス期間において、電位供給線105に設定する電位はVssに限られない。また、陰極108に設定する電位もVddに限られない。つまり、逆方向バイアス期間に発光素子104の短絡箇所を絶縁するのに十分な電流を流せれば良い。
このように、発光素子104の短絡箇所を絶縁することにより、画素の表示不良を改善することができる。また、発光素子104の寿命を延ばすことが可能となる。
また、実施の形態1の図1とは異なる画素構成により、発光素子の信頼性を高くする画素について図53を用いて説明する。なお、本構成においても順方向バイアス期間(書き込み期間及び発光期間)と逆方向バイアス期間を有する。
画素は駆動トランジスタ5301と、容量素子5302と、スイッチ5303と、発光素子5304と、電位供給線(Illumination line)5305と、信号線(Data line)5306と、走査線(Reset line)5307と、逆バイアス用スイッチ5309と、配線5310とを有している。なお、駆動トランジスタ5301にはPチャネル型トランジスタを用いている。
駆動トランジスタ5301の第1端子(ソース端子又はドレイン端子)は電位供給線5305と接続され、ゲート端子は容量素子5302を介して信号線5306と接続され、第2端子(ソース端子又はドレイン端子)は発光素子5304の陽極(画素電極)と接続されている。また、駆動トランジスタ5301のゲート端子と第2端子(ソース端子又はドレイン端子)はスイッチ5303を介して接続されている。よって、スイッチ5303がオンしているときには駆動トランジスタ5301のゲート端子と第2端子(ソース端子又はドレイン端子)は導通する。そして、スイッチ5303がオフすると、駆動トランジスタ5301のゲート端子と第2端子(ソース端子又はドレイン端子)は非導通となり、その瞬間の駆動トランジスタ5301のゲート端子(若しくは第2端子)と信号線5306との電位差(電圧)を容量素子5302は保持することができる。なお、発光素子5304の陰極(Cathode)5308はVssの電位が設定されている。なお、Vssとは、画素の発光期間に電位供給線5305に設定される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。また、発光素子5304の陽極は逆バイアス用スイッチ5309を介してVss3の電位が設定された配線5310と接続されている。なお、Vss3はVss3<Vssを満たす電位であり、逆方向バイアス期間に逆バイアス用スイッチ5309がオンすると発光素子5304には、順方向バイアス期間とは逆の方向に電圧が印加される。よって、このとき、発光素子5304の陽極と陰極の電位の高低が逆になる。
次に、図53の画素構成の動作原理について詳しく説明する。
画素への信号書き込み期間には、逆バイアス用スイッチ5309はオフにし、信号線5306にはアナログ信号電位が設定される。このアナログ信号電位がビデオ信号に相当する。そして、画素へビデオ信号を書き込む際には、走査線5307に信号を入力してスイッチ5303をオンさせ、且つ電位供給線5305の電位を電源電位Vddにし、駆動トランジスタ5301の第1端子に電源電位Vddを設定する。すると、駆動トランジスタ5301及び発光素子5304に電流が流れ、容量素子5302には電荷の蓄積又は放電が行われる。
なお、このとき逆バイアス用スイッチ5309をオンにしてもよい。すると、書き込みの際に発光素子5304へ電流を流さなくすることができる。
このとき、駆動トランジスタ5301の第1端子はソース端子となり、第2端子はドレイン端子となっている。そして、スイッチ5303がオンになっている状態で駆動トランジスタ5301に流れる電流が増加すると、発光素子5304に流れる電流も大きくなるため、発光素子5304での電圧降下は大きくなり、発光素子5304の電極間の電位差は大きくなる。つまり、発光素子5304の陽極の電位は電位供給線5305の電位に近づく。すると、駆動トランジスタ5301のゲート端子の電位も電位供給線5305の電位に近づくため、駆動トランジスタ5301のゲート端子とソース端子の電位差が小さくなり、駆動トランジスタ5301に流れる電流は減少する。一方、発光素子5304に流れる電流が小さくなると、発光素子5304での電圧降下は小さくなり、発光素子5304の電極間の電位差は小さくなる。つまり、発光素子5304の陽極の電位は陰極5308の電位に近づく。すると、駆動トランジスタ5301のゲート端子も陰極5308の電位に近づくため、駆動トランジスタ5301のゲート端子とソース端子の電位差が大きくなり、駆動トランジスタ5301に流れる電流が増加する。こうして、駆動トランジスタ5301のゲート端子は駆動トランジスタ5301に一定の電流が流れるような電位に落ち着く。そして、そのときの駆動トランジスタ5301のゲート端子の電位と信号線5306の電位との電位差分の電荷が容量素子5302に蓄積される。
こうしてこの画素へビデオ信号の書き込みが終了する。
このように駆動トランジスタ5301及び発光素子5304に流れる電流が一定となり、定常状態となったところで、スイッチ5303をオフさせる。すると、容量素子5302は、スイッチ5303がオフした瞬間の信号線5306の電位と駆動トランジスタ5301のゲート端子(若しくはドレイン端子)との電位差Vp(電圧)を保持する。
画素へのビデオ信号の書き込み終了後、電位供給線5305に設定する電位を、駆動トランジスタ5301がオンしたとしても、発光素子5304に印加される電圧が発光素子5304のしきい値電圧VEL以下となるようにする。例えば、電位供給線5305の電位は、発光素子5304の陰極5308の電位Vssと同じ電位、或いはそれ以下にしても良い。なお、この電位を電位供給線5305に設定するタイミングはスイッチ5303をオフにするタイミングと同時か、それよりも後にする。
なお、画素にビデオ信号が書き込まれ、駆動トランジスタ5301の第1端子に接続された電位供給線5305に電源電位Vddが設定されているときには、その画素にビデオ信号が書き込まれた際に信号線5306に設定されたアナログ信号電位を基準にして、信号線5306の電位の変動に従って駆動トランジスタ5301のオンオフが制御されるようになる。つまり、信号線5306の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ信号電位以上のときには駆動トランジスタ5301はオフし、画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなると駆動トランジスタ5301はオンする。
なぜなら、画素にビデオ信号が書き込まれると、容量素子5302が電位差(Vp)を保持するため、信号線5306の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電位以上のときには、駆動トランジスタ5301のゲート端子の電位も、画素にビデオ信号が書き込まれた際のゲート端子の電位以上となり、駆動トランジスタ5301はオフする。一方、信号線5306の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなると、駆動トランジスタ5301のゲート端子の電位も、画素にビデオ信号が書き込まれた際のゲート端子の電位より低くなるため駆動トランジスタ5301はオンする。
したがって、画素の発光期間には、逆バイアス用スイッチ5309をオフにしたまま、駆動トランジスタ5301の第1端子が接続された電位供給線5305にVddを設定し、スイッチ5303をオフにした状態で、信号線5306に設定する電位をアナログ的に変化させることで、駆動トランジスタ5301のオンオフを制御する。つまり、発光素子5304に電流が流れている時間をアナログ的に制御して階調を表現することができる。
画素の発光期間において、信号線5306に設定する電位について説明する。信号線5306に設定する電位は周期的に変化する波形のアナログ電位を用いることができる。
例えば、発光期間には、信号線5306に設定する電位は、実施の形態1で示したように、波形4301、波形4302、波形4303、波形4304、波形4305、波形4306若しくは波形4307、又はこれらを複数連続して設定しても良い。
これらの波形を連続して設定することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。
そして、逆方向バイアス期間には、スイッチ5303をオフにし、電位供給線5305をLレベルにして駆動トランジスタ5301をオフする。そして、逆バイアス用スイッチ5309をオンにする。
すると、順方向バイアス期間(書き込み期間及び発光期間のことをいう)において、発光素子5304の陽極として機能していた電極は配線5310と接続される。よって、順方向バイアス期間において発光素子5304の陽極や陰極として機能していたそれぞれの電極に設定される電位の高低が、逆方向バイアス期間には逆になる。つまり、逆方向バイアス期間においては、発光素子5304に順方向バイアス期間とは逆方向の電圧を印加する。
このように、逆方向バイアス期間において、順方向バイス期間とは逆方向の電圧を発光素子5304に印加しても、正常な発光素子5304には電流は流れない。一方、発光素子5304に短絡箇所が有る場合には、その短絡箇所に電流が流れる。そして、短絡箇所を絶縁化する。よって、逆方向バイアス期間には、この短絡箇所を絶縁するのに十分な電流を流すように逆方向の電圧を発光素子5304に印加する。
このように、発光素子5304の短絡箇所を絶縁することにより、画素の表示不良を改善することができる。また、発光素子5304の寿命を延ばすことが可能となる。
なお、図52に示すように陰極(Cathode)5308の電位を順方向バイアス期間よりも逆方向バイアス期間は高くするとよい。こうすることで、発光素子5304の短絡箇所を絶縁するために十分な電流を得るための電圧を設定しやすくなる。
(実施の形態5)
本実施の形態では、画素毎の書き込み時間を長くすることができる画素構成を有する表示装置について説明する。
図12に示す表示装置は電位供給線駆動回路1201、信号線駆動回路1202、走査線駆動回路1203、画素部1204を有し、画素部1204は複数の画素1205を備えている。行方向に配置された電位供給線(Illumination line)I1〜Imと列方向に配置された信号線(Data line)Da1〜Dan及びDb1〜Dbnに対応して画素1205がマトリクスに配置されている。行方向に配置された走査線(Reset line)R1〜Rm/2は二行分の画素のスイッチのオンオフを制御する配線として共有されている。
例えば、(m−1)行の画素1205のそれぞれは駆動トランジスタ1206と、容量素子1207と、スイッチ1208と、発光素子1209と、電位供給線Im−1と、それぞれぞれの信号線(Da1〜Dan)と、走査線Rm/2とを有している。なお、駆動トランジスタ1206にはPチャネル型トランジスタを用いている。なお、画素1205は画素部1204に複数配置された画素の一画素を示している。
駆動トランジスタ1206の第1端子(ソース端子又はドレイン端子)は電位供給線Im−1と接続され、ゲート端子は容量素子1207を介してそれぞれの信号線(Da1〜Dan)と接続され、第2端子は発光素子1209の陽極(画素電極)と接続されている。また、駆動トランジスタ1206のゲート端子と第2端子(ソース端子又はドレイン端子)はスイッチ1208を介して接続されている。よって、走査線Rm/2に信号が入力され、スイッチ1208がオンしているときには駆動トランジスタ1206のゲート端子と第2端子(ソース端子又はドレイン端子)は導通し、スイッチ1208がオフすると、駆動トランジスタ1206のゲート端子と第2端子(ソース端子又はドレイン端子)は非導通となり、その瞬間の駆動トランジスタ1206のゲート端子(若しくはドレイン端子)と信号線(Da1〜Dan)との電位差(電圧)を容量素子1207は保持することができる。また、発光素子1209の陰極(Catode)1210はVssの電位が設定されている。なお、Vssとは、画素の発光期間に電位供給線I1〜Imに設定される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
つまり、m−1行目のそれぞれの画素1205のスイッチ1208は走査線Rm/2に設定される信号によってオンオフが制御される。また、m行目のそれぞれの画素1205のスイッチ1208も同様に走査線Rm/2に設定される信号によってオンオフが制御される。そして、m行目の画素1205のそれぞれの駆動トランジスタ1206のゲート端子は信号線(Db1〜Dbn)のそれぞれに容量素子1207を介して接続されている。
よって、走査線Rm/2に設定される信号によって、m−1行目の画素と、m行目の画素が同時に書き込み時間となる。そして、m−1行目のそれぞれの画素はそれぞれの信号線(Da1〜Dan)からアナログ信号電位が設定されビデオ信号の書き込みが行われる。そして、m行目の画素はそれぞれの信号線(Db1〜Dbn)からアナログ信号電位が設定され、ビデオ信号の書き込みが行われる。
m−1行目の画素とm行目の画素を例に説明したが、他の行も同様に1つの走査線Ri(R1〜Rm/2のうちいずれか一)により二行分の画素が選択され、同時に書き込み時間となる。よって、図2に示す表示装置と解像度が同じ表示装置であれば、画素の書き込み時間を2倍にすることができる。
なお、図12においては、2行分の画素を同時に書き込むことができる構成について示したが、2行に限らず、複数行の画素において走査線を共通とし、その共通とした行数分の走査線を設けることで、適宜書き込み時間を長くすることもできる。
したがって、従来の構成では高解像度になるに従って書き込み時間は減少するが、本実施の形態のような表示装置とすることで、十分な書き込み時間を確保することが可能である。
また、本実施の形態に示した表示装置は書き込み時間を長くすることができることから、動作周波数を低くすることができ、低消費電力化を図ることができる。
なお、図12に示す表示装置の構成はこれに限定されない。例えば、本構成の表示装置の画素1205には、図4、図6、図7などの画素を適用することもできる。
(実施の形態6)
本実施の形態では、本発明の画素構成を有するフルカラー表示の好適な表示装置の構成について説明する。
実施の形態1で示したように、フルカラー表示の場合には、電位供給線(Illumination line)を画素の色毎に設け、それぞれの電位供給線の信号レベルの電位を色毎に設定することで、発光素子の輝度を色毎にそれぞれ調整することができるので、発光素子が色毎に異なる輝度特性であっても、色合いを調整することができる。例えば、図48で示したような画素を有する場合には、Rの画素の発光素子の陽極に電位を設定するIri、Gの画素の発光素子の陽極に電位を設定するIgi、Bの画素の発光素子の陽極に電位を設定するIbiに入力するHレベルの電位をそれぞれの色毎の輝度特性に応じて定めることができる。
しかし、RGBの色要素からなるフルカラー表示の場合にはそれぞれの行の画素に3本の配線が必要になり、RGBWからなるフルカラー表示の場合には4本の配線が必要である。
本実施の形態では、さらに画素の開口率が高く、2以上の色要素からなり、きれいなフルカラー表示が可能な表示装置について以下に説明する。
第1の構成として、例えば、画素の発光素子に白色(W)の発光素子を適用して、カラーフィルターを用いてフルカラー表示を行うことにより、画素の色毎から得られる輝度を概ね等しくすることができる。
第2の構成として、図58に本実施の形態の表示装置の模式図を示す。なお、図58では一例としてRGBのそれぞれの発光素子を用いたそれぞれの色の画素からなるフルカラー表示装置の模式図を示している。表示装置は、三角波電位生成回路5801R、5801G、5801B、切り替え回路5802、画素部5803を有する。画素部5803には、複数の画素5804がマトリクスに配置されている。Rの画素列へは信号線Drから、Gの画素列へは信号線Dgから、Bの画素列へは信号線Dbから信号が入力される。
また、三角波電位生成回路5801Rは、Rの画素列の三角波電位を生成する。また、三角波電位生成回路5801Gは、Gの画素列、三角波電位生成回路5801Bは、Bの画素列の三角波電位を生成する。
画素の信号書き込み期間には、切り替え回路5802により、ビデオ信号(Analog video data)が入力される端子とそれぞれの信号線Dr、Dg、Dbを接続する。そして、発光期間になると、切り替え回路5802は、三角波電位生成回路5801Rにより三角波が入力される端子と信号線Dr、三角波電位生成回路5801Gにより三角波が入力される端子と信号線Dg、三角波電位生成回路5801Bにより三角波が入力される端子と信号線Dbとを接続する。
こうして、色毎の画素によって、別々の三角波を設定することができる。したがって、色毎の発光素子の輝度特性に応じて、発光時間を制御することができるためきれいな表示のフルカラー表示を行うことができる。また、画素5804内に画素の色毎に配線を設ける必要がないため開口率も高くすることができる。
なお、画素5804は図1の画素構成を適用しているがこれに限定されない。画素への信号書き込み期間に入力するビデオ信号の電位より発光期間に入力する三角波電位が高いか低いかで画素の点灯時間を制御することが可能な画素構成であればよい。よって、実施の形態1乃至5で示した画素を適宜適用することが可能であるし、例えば以下に示す図66〜図78の画素構成を適用することもできる。
図66の画素は、トランジスタ6601と、容量素子6602と、トランジスタ6603と、トランジスタ6604と、トランジスタ6605と、容量素子6606と、発光素子6607と、信号線6608と、走査線6609と、電源線6610とを有している。
トランジスタ6601は、第1端子(ソース端子又はドレイン端子)が発光素子6607の画素電極に接続され、第2端子(ソース端子又はドレイン端子)が電源線6610に接続されている。また、トランジスタ6601のゲート端子は容量素子6602を介して配線6613に接続されている。また、トランジスタ6603は、第1端子(ソース端子又はドレイン端子)がトランジスタ6601のゲート端子に接続され、第2端子(ソース端子又はドレイン端子)とゲート端子が配線6612に接続されている。また、トランジスタ6604は、第1端子(ソース端子又はドレイン端子)がトランジスタ6601のゲート端子に接続され、第2端子(ソース端子又はドレイン端子)が配線6612に接続され、ゲート端子が容量素子6606を介して信号線6608に接続されている。また、トランジスタ6605は、ゲート端子が走査線6609に接続され、第1端子(ソース端子又はドレイン端子)がトランジスタ6601のゲート端子に接続され、第2端子がトランジスタ6604のゲート端子に接続されている。なお、配線6613及び対向電極6611には所定の電位が供給されている。
画素の動作について簡単に説明する。まず、配線6612をLレベルからHレベルの電位にする。すると、配線6612からトランジスタ6603に電流が流れる。また、走査線6609の電位をLレベルからHレベルにしてトランジスタ6605をオンにする。こうして、トランジスタ6604のゲート端子はトランジスタ6604が十分にオンする電位となり、その電位は容量素子6606の一方の電極にも印加されている。その後配線6612の電位をHレベルからLレベルにすると、容量素子6606に蓄積された電荷がトランジスタ6604を介して配線6612に流れ、トランジスタ6604はしきい値電圧となる。そして、容量素子6606の一方の電極の電位はそのときのトランジスタ6604のゲート電位となる。このとき、信号線6608にビデオ信号に相当するアナログ電位を供給しておく。すると、容量素子6606には、トランジスタ6604がしきい値電圧となるゲート電位と、ビデオ信号に相当するアナログ信号電位との電位差分の電荷が保持される。そして、走査線6609の電位をHレベルからLレベルにすることにより、この電位差を容量素子6606で保持する。
その後発光期間に配線6612の電位をLレベルからHレベルにする。すると、トランジスタ6603に電流が流れ、トランジスタ6601が十分にオンする電位がトランジスタ6601のゲート端子に入力される。そして、その電位が容量素子6602の一方の電極にも印加される。こうして、トランジスタ6601及び発光素子6607に電流が流れる。そして、配線6612の電位をHレベルからLレベルにして、信号線6608に、ビデオ信号に相当するアナログ信号電位のとりうる範囲の最低電位から最高電位へ連続的に変化する電位、若しくは最高電位から最低電位へ連続的に変化する電位、又は最低電位と最高電位との間をくり返し連続的に変化する電位を入力する。すると、発光期間に信号線6608に連続的に供給される電位が書き込み期間に画素へ書き込まれたビデオ信号に相当するアナログ信号電位よりも高くなると、トランジスタ6604がオンする。そのため、容量素子6602に蓄積された電荷がトランジスタ6604を介して配線6612に放電する。こうしてトランジスタ6601はオフする。よって、発光期間のうち任意の時間だけ発光素子6607を発光させることができるので階調表示を行うことができる。
図67の画素は、駆動トランジスタ(第1のトランジスタ)6701と、相補用トランジスタ(第2のトランジスタ)6702と、容量素子6703と、スイッチ6704と、発光素子6705と、走査線6706と、信号線6707と、電源線6708とを有している。なお、駆動トランジスタ6701にはPチャネル型トランジスタ、相補用トランジスタ6702にはNチャネル型トランジスタを用いている。
駆動トランジスタ6701は、第1端子(ソース端子又はドレイン端子)が電源線6708と接続され、第2端子(ソース端子又はドレイン端子)が相補用トランジスタ6702の第2端子(ソース端子又はドレイン端子)と接続され、ゲート端子が相補用トランジスタ6702のゲート端子と接続されている。さらに、駆動トランジスタ6701及び相補用トランジスタ6702のゲート端子は、容量素子6703を介して信号線6707に接続されると共に、スイッチ6704を介して駆動トランジスタ6701及び相補用トランジスタ6702の第2端子(ソース端子又はドレイン端子)と接続されている。つまり、スイッチ6704をオンオフすることで、駆動トランジスタ6701及び相補用トランジスタ6702のゲート端子と第2端子(ソース端子又はドレイン端子)とを導通又は非導通にすることができる。そして、走査線6706に信号を入力することによりスイッチ6704のオンオフを制御する。また、駆動トランジスタ6701及び相補用トランジスタ6702の第2端子(ソース端子又はドレイン端子)は、発光素子6705の画素電極と接続されている。そして、発光素子6705の対向電極6709には低電源電位Vssが供給されている。なお、Vssとは、電源線6708に供給される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。また、相補用トランジスタ6702の第1端子は配線6712と接続されている。この配線6712に供給する電位は、相補用トランジスタ6702がオンするときに、発光素子6705の画素電極に印加される。そしてこのとき発光素子6705が非発光となるような電位であればなんでもよい。よって、Vssでもよい。
次に、図67の画素構成の動作原理について詳しく説明する。
画素への信号書き込み期間には、信号線6707にはアナログ信号電位が供給される。このアナログ信号電位がビデオ信号に相当する。そして、画素へビデオ信号を書き込む際には、走査線6706にHレベルの信号を入力してスイッチ6704をオンさせる。なお、駆動トランジスタ6701と相補用トランジスタ6702とはインバータとして動作する。また、インバータとして動作しているときには、駆動トランジスタ6701及び相補用トランジスタ6702のゲート端子の接続点がインバータの入力端子6710となり、駆動トランジスタ6701及び相補用トランジスタ6702の第2端子の接続点がインバータの出力端子6711となる。また、インバータとして動作しているときには、駆動トランジスタ6701及び相補用トランジスタ6702は共に第1端子がソース端子、第2端子がドレイン端子となる。
このようにスイッチ6704がオンすると、インバータの入力端子6710は出力端子6711と導通し、駆動トランジスタ6701、相補用トランジスタ6702、発光素子6705に電流が流れ、容量素子6703では電荷の放電又は蓄積が行われる。
こうして、インバータはオフセットキャンセルする。なお、オフセットキャンセルとは、入力端子6710と出力端子6711を導通し、入力電位と出力電位を等しくし、入力端子6710をインバータの論理しきい値電位Vinvにすることをいう。よって、この論理しきい値Vinvは、理想的にはインバータの出力のLレベルとHレベルの中間の電位である。
なお、インバータの出力のHレベルの電位は電源線6708の電源電位Vddであり、インバータのLレベルの電位は配線6712に供給される電位である。また、インバータのHレベルの出力となる電源電位Vddと、インバータのLレベルの出力となる配線6712に供給される電位は、対向電極6709の電位を基準に設定する。そして、インバータの出力がHレベルのときは、発光素子6705が発光し、インバータの出力がLレベルのときには非発光となるようにする。
つまり、発光素子6705が発光し始めるときの電圧をVELとすると、インバータのLレベルの電位(配線6712に供給される電位)はVss+VELよりも低くする必要がある。また、インバータのHレベルの電位は、Vss+VELよりも高くする必要がある。
なお、インバータのLレベルの電位が対向電極6709に供給される電位よりも低い電位とすると、発光素子6705に逆バイアス状態の電圧が加わる。よって、発光素子6705の劣化が抑制され、望ましい。
なお、容量素子6703での電荷の放電又は蓄積は、もともと容量素子6703に蓄積されていた電荷と、信号線6707に供給される電位との関係で決まる。そして、容量素子6703での電荷の放電又は蓄積が完了すると、容量素子6703には信号線6707と、論理しきい値Vinvとの電位差(電圧Vp)分の電荷が蓄積されていることになる。そして、走査線6706の信号をLレベルにすることにより、スイッチ6704をオフにし、容量素子6703で、この電圧Vpを保持する。
なお、書き込み期間において、対向電極(Cathode)6709の電位をVss2に設定しても良い。このVss2はVss<Vss2を満たす電位であり、インバータをオフセットキャンセルする際、発光素子6705に印加される電圧が発光素子6705の順方向しきい値電圧VELより小さくなるように設定する。つまり、Vinv−Vss2<VELとなるように設定する。こうすれば、書き込み期間において、発光素子6705が発光してしまうことにより、表示不良が発生してしまうのを防ぐことができる。また、書き込み期間において発光素子にほとんど電流が流れないようにすることができるため、消費電力を低減することができる。
また、Vss2を大きくして、発光素子6705に逆バイアスの電圧が加わるようにしてもよい。逆バイアス電圧を加えることにより、発光素子6705の信頼性を向上させたり、発光素子6705の中で不具合のある部分を焼き切ったりすることができる。
なお、対向電極6709に電流が流れないようにすればよいので、別の方法を用いることもできる。例えば、対向電極6709をフローティング状態にしてもよい。その結果、発光素子6705には電流は流れない。あるいは、電源線6708からトランジスタ6701を介して発光素子6705の画素電極までの間にスイッチを設けてもよい。このスイッチを制御することにより、発光素子6705に電流が流れないようにすることができる。つまり、図68(a)に示すようにトランジスタ6701の第1端子と電源線6708との間にスイッチ6801を接続してもよい。また、図68(b)に示すようにノード6711と発光素子6705の画素電極との間にスイッチ6802を接続してもよい。また、トランジスタ6701の第2端子とノード6711との間にスイッチ6803を接続してもよい。こうすることで画素への信号書き込み期間において、画素への信号書き込み後、他の行の画素への信号書き込み時における発光素子6705の発光を防ぐことができる。
こうしてこの画素へビデオ信号の書き込みが終了する。
なお、画素にビデオ信号が書き込まれた後は、その画素にビデオ信号が書き込まれた際に信号線6707に供給されたアナログ信号電位を基準にして、信号線6707の電位の変動に従ってインバータの出力のレベルが制御されるようになる。つまり、信号線6707の電位が、画素への信号書き込み期間に、画素にビデオ信号が書き込まれた際のアナログ信号電位より高いときにはインバータの出力はLレベルとなり、画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなるとインバータの出力はHレベルとなる。
なぜなら、画素にビデオ信号が書き込まれると、容量素子6703が電位差(Vp)を保持するため、信号線6707の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電位より高いときには、インバータの入力端子6710の電位も、画素にビデオ信号が書き込まれた際の入力端子6710の電位より高くなり、駆動トランジスタ6701はオフし、相補用トランジスタ6702はオンし、インバータの出力はLレベルとなる。一方、信号線6707の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなると、インバータの入力端子6710の電位も、画素にアナログ信号が書き込まれた際の入力端子6710の電位より低くなるため、駆動トランジスタ6701はオンし、相補用トランジスタ6702はオフし、駆動インバータの出力はHレベルとなる。
したがって、画素の発光期間には、信号線6707に供給する電位をアナログ的に変化させることで、画素内のインバータの出力のレベルを制御する。こうして、発光素子6705に電流が流れている時間をアナログ的に制御して階調を表現することができる。
図69の画素は、駆動トランジスタ(第1のトランジスタ)6901と、相補用トランジスタ(第2のトランジスタ)6902と、容量素子6903と、スイッチ6904と、発光素子6905と、走査線6906と、第1のスイッチ6907と、第2のスイッチ6908と、第1の信号線6909と、第2の信号線6910と、電源線6911と、を有している。なお、駆動トランジスタ6901にはPチャネル型トランジスタ、相補用トランジスタ6902及びスイッチ6904にはNチャネル型トランジスタを用いている。
駆動トランジスタ6901は、第1端子(ソース端子又はドレイン端子)が電源線6911と接続され、第2端子(ソース端子又はドレイン端子)が相補用トランジスタ6902の第2端子(ソース端子又はドレイン端子)と接続され、ゲート端子が相補用トランジスタ6902のゲート端子と接続されている。さらに、駆動トランジスタ6901及び相補用トランジスタ6902のゲート端子は、容量素子6903の一方の電極と接続されると共に、スイッチ6904を介して駆動トランジスタ6901及び相補用トランジスタ6902の第2端子(ソース端子又はドレイン端子)と接続されている。つまり、スイッチ6904をオンオフすることで、駆動トランジスタ6901及び相補用トランジスタ6902のゲート端子と第2端子(ソース端子又はドレイン端子)とを導通又は非導通にすることができる。そして、走査線6906に信号を入力することによりスイッチ6904のオンオフを制御する。なお、容量素子6903の他方の電極は第1のスイッチ6907を介して第1の信号線6909と、第2のスイッチ6908を介して第2の信号線6910と接続されている。また、駆動トランジスタ6901及び相補用トランジスタ6902の第2端子(ソース端子又はドレイン端子)は、発光素子6905の画素電極と接続されている。そして、発光素子6905の対向電極6912には低電源電位Vssが供給されている。なお、Vssとは、電源線6911に供給される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。なお、電源線6911の電位はこれに限られない。画素の色毎に電源電位の値を変えてもよい。つまり、RGBの色要素の画素からなるフルカラー表示の場合には、RGBの画素毎に、RGBWの色要素の画素からなるフルカラー表示装置の場合には、RGBWの画素毎に電源線の電位を供給すればよい。
次に、図69の画素構成の動作原理について詳しく説明する。
まず、画素への信号書き込み動作時には、第1のスイッチ6907をオンにし、第2のスイッチ6908をオフにする。駆動トランジスタ6901と相補用トランジスタ6902とはインバータとして機能する。よって、駆動トランジスタ6901及び相補用トランジスタ6902のゲート端子の接続点がインバータの入力端子6913となり、駆動トランジスタ6901及び相補用トランジスタ6902の第2端子の接続点がインバータの出力端子6914となる。
また、走査線6906にはHレベルの信号が入力されスイッチ6904がオンする。よって、インバータの入力端子6913と出力端子6914とが導通され、オフセットキャンセルされる。つまり、インバータの入力端子6913はインバータの論理しきい値電位Vinvとなっている。よって、このときインバータの入力端子6913はインバータの出力のレベルを制御するために必要な電位となっている。
そして、容量素子6903には、インバータの論理しきい値電位Vinvと、書き込み動作時に第1の信号線6909に供給される電位Vaとの電位差分(電圧Vp)の電荷が蓄積される。
続いて、第1のスイッチ6907をオフにし、第2のスイッチ6908をオンにする。そして、走査線6906をLレベルにする。すると、スイッチ6904がオフし、容量素子6903で電圧Vpが保持される。こうして、画素に第1の信号線6909からアナログ信号が書き込まれる。
なお、第2の信号線6910には三角波電位が供給されている。画素は第2の信号線6910が、画素の信号書き込み動作時に第1の信号線6909に供給されたアナログ信号電位より高い電位であるときには発光素子6905は非発光の状態を維持し、第2の信号線6910が、画素の信号書き込み動作時に第1の信号線6909に供給されたアナログ信号電位より低い電位の間は発光素子6905は発光する。よって、それぞれ画素への信号書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって発光素子6905の発光時間が制御される。こうして、アナログ時間階調表示が可能となる。
図70の画素は、駆動トランジスタ(第2のトランジスタ)7001と、相補用トランジスタ(第3のトランジスタ)7002と、容量素子7003と、スイッチング用トランジスタ(第1のトランジスタ)7004と、発光素子7005と、走査線7006と、信号線7007と、電源線7008とを有している。なお、駆動トランジスタ7001にはPチャネル型トランジスタ、相補用トランジスタ7002及びスイッチング用トランジスタ7004にはNチャネル型トランジスタを用いている。
駆動トランジスタ7001は、第1端子(ソース端子又はドレイン端子)が電源線7008と接続され、第2端子(ソース端子又はドレイン端子)が相補用トランジスタ7002の第2端子(ソース端子又はドレイン端子)と接続され、ゲート端子が相補用トランジスタ7002のゲート端子と接続されている。さらに、駆動トランジスタ7001及び相補用トランジスタ7002のゲート端子は、容量素子7003を介して信号線7007に接続されると共に、スイッチング用トランジスタ7004を介して駆動トランジスタ7001及び相補用トランジスタ7002の第2端子(ソース端子又はドレイン端子)と接続されている。つまり、スイッチング用トランジスタ7004は、第1端子(ソース端子又はドレイン端子)が駆動トランジスタ7001及び相補用トランジスタ7002の第2端子(ソース端子又はドレイン端子)と接続され、第2端子(ソース端子又はドレイン端子)が駆動トランジスタ7001及び相補用トランジスタ7002のゲート端子と接続されているため、スイッチング用トランジスタ7004をオンオフすることで、駆動トランジスタ7001及び相補用トランジスタ7002のゲート端子と第2端子(ソース端子又はドレイン端子)とを導通又は非導通にすることができる。そして、スイッチング用トランジスタ7004のゲート端子が接続されている走査線7006に信号を入力することによりスイッチング用トランジスタ7004のオンオフを制御する。また、駆動トランジスタ7001及び相補用トランジスタ7002の第2端子(ソース端子又はドレイン端子)は、発光素子7005の画素電極と接続されている。そして、発光素子7005の対向電極7009には低電源電位Vssが供給されている。なお、Vssとは、電源線7008に供給される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
さらに、相補用トランジスタ7002の第1端子は別の行の画素の走査線7006Aに接続されている。ここで、駆動トランジスタ7001は発光素子7005を駆動するトランジスタであり、相補用トランジスタ7002は駆動トランジスタ7001とは極性が反転しているトランジスタである。つまり、この走査線7006Aの信号がLレベルのときに駆動トランジスタ7001と相補用トランジスタ7002とが相補的にオンオフするインバータを構成している。
次に、図70の画素構成の動作原理について詳しく説明する。
画素への信号書き込み期間には、信号線7007にはアナログ信号電位が供給される。このアナログ信号電位がビデオ信号に相当する。そして、画素へビデオ信号を書き込む際には、走査線7006にHレベルの信号を入力してスイッチング用トランジスタ7004をオンさせる。なお、このとき、別の行の画素を選択する走査線7006AにはLレベルの信号が供給されている。よって、画素へ信号を書き込む際には駆動トランジスタ7001と相補用トランジスタ7002とはインバータとして動作することになる。なお、インバータとして動作しているときには、駆動トランジスタ7001及び相補用トランジスタ7002のゲート端子の接続点がインバータの入力端子7010となり、駆動トランジスタ7001及び相補用トランジスタ7002の第2端子の接続点がインバータの出力端子7011となる。また、インバータとして動作しているときには、駆動トランジスタ7001及び相補用トランジスタ7002は共に第1端子がソース端子、第2端子がドレイン端子となる。
このようにスイッチング用トランジスタ7004がオンすると、インバータの入力端子7010は出力端子7011と導通し、駆動トランジスタ7001、相補用トランジスタ7002、発光素子7005に電流が流れ、容量素子7003では電荷の放電又は蓄積が行われる。
こうして、インバータはオフセットキャンセルする。なお、オフセットキャンセルとは、入力端子7010と出力端子7011を導通し、入力電位と出力電位を等しくし、入力端子7010をインバータの論理しきい値電位Vinvにすることをいう。よって、この論理しきい値Vinvは、理想的にはインバータの出力のLレベルとHレベルの中間の電位である。
なお、インバータの出力のHレベルの電位は電源線7008の電源電位Vddであり、インバータのLレベルの電位は走査線7006Aに供給されるLレベルの電位である。また、インバータのHレベルの出力となる電源電位Vddと、インバータのLレベルの出力となる走査線7006や走査線7006Aに供給される信号のLレベルの電位は、対向電極7009の電位を基準に設定する。そして、インバータの出力がHレベルのときは、発光素子7005が発光し、インバータの出力がLレベルのときには非発光となるようにする。
つまり、発光素子7005が発光し始めるときの電圧をVELとすると、インバータのLレベルの電位(走査線7006や走査線7006Aに供給される信号のLレベルの電位)はVss+VELよりも低くする必要がある。また、インバータのHレベルの電位は、Vss+VELよりも高くする必要がある。
なお、インバータのLレベルの電位が対向電極7009の電位よりも低い電位とすると、発光素子7005に逆バイアス状態の電圧が加わる。よって、発光素子7005の劣化が抑制され、望ましい。
なお、容量素子7003での電荷の放電又は蓄積は、もともと容量素子7003に蓄積されていた電荷と、信号線7007に供給される電位との関係で決まる。そして、容量素子7003での電荷の放電又は蓄積が完了すると、容量素子7003には信号線7007と、論理しきい値Vinvとの電位差(電圧Vp)分の電荷が蓄積されていることになる。そして、走査線7006の信号をLレベルにすることにより、スイッチング用トランジスタ7004をオフにし、容量素子7003で、この電圧Vpを保持する。
なお、書き込み期間において、対向電極(Cathode)7009の電位をVss2に設定しても良い。このVss2はVss<Vss2を満たす電位であり、インバータをオフセットキャンセルする際、発光素子7005に印加される電圧が発光素子7005の順方向しきい値電圧VELより小さくなるように設定する。つまり、Vinv−Vss2<VELとなるように設定する。こうすれば、書き込み期間において、発光素子7005が発光してしまうことにより、表示不良が発生してしまうのを防ぐことができる。また、書き込み期間において発光素子にほとんど電流が流れないようにすることができるため、消費電力を低減することができる。
また、Vss2を大きくして、発光素子7005に逆バイアスの電圧が加わるようにしてもよい。逆バイアス電圧を加えることにより、発光素子7005の信頼性を向上させたり、発光素子7005の中で不具合のある部分を焼き切ったりすることができる。
なお、対向電極7009に電流が流れないようにすればよいので、別の方法を用いることもできる。例えば、対向電極7009をフローティング状態にしてもよい。その結果、発光素子7005には電流は流れない。あるいは、電源線7008からトランジスタ7001を介して発光素子7005の画素電極までの間にスイッチを設けてもよい。このスイッチを制御することにより、発光素子7005に電流が流れないようにすることができる。つまり、図71に示すようにトランジスタ7001の第1端子と電源線7008との間にスイッチ7101を接続してもよい。また、ノード7011と発光素子7005の画素電極との間にスイッチを接続してもよい。また、トランジスタ7001の第2端子とノード7011との間にスイッチを接続してもよい。こうすることで画素への信号書き込み期間において、画素への信号書き込み後、他の行の画素への信号書き込み時における発光素子7005の発光を防ぐことができる。
こうしてこの画素へビデオ信号の書き込みが終了する。
なお、画素にビデオ信号が書き込まれた後は、その画素にビデオ信号が書き込まれた際に信号線7007に供給されたアナログ信号電位を基準にして、信号線7007の電位の変動に従ってインバータの出力のレベルが制御されるようになる。つまり、信号線7007の電位が、画素への信号書き込み期間に、画素にビデオ信号が書き込まれた際のアナログ信号電位より高いときにはインバータの出力はLレベルとなり、画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなるとインバータの出力はHレベルとなる。
なぜなら、画素にビデオ信号が書き込まれると、容量素子7003が電位差(Vp)を保持するため、信号線7007の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電位より高いときには、インバータの入力端子7010の電位も、画素にビデオ信号が書き込まれた際の入力端子7010の電位より高くなり、駆動トランジスタ7001はオフし、相補用トランジスタ7002はオンし、インバータの出力はLレベルとなる。一方、信号線7007の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなると、インバータの入力端子7010の電位も、画素にアナログ信号が書き込まれた際の入力端子7010の電位より低くなるため、駆動トランジスタ7001はオンし、相補用トランジスタ7002はオフし、駆動インバータの出力はHレベルとなる。
したがって、画素の発光期間には、走査線(走査線7006、走査線7006Aなど)をLレベルにした状態で、信号線7007に供給する電位をアナログ的に変化させることで、画素内のインバータの出力のレベルを制御する。こうして、発光素子7005に電流が流れている時間をアナログ的に制御して階調を表現することができる。
また、相補用トランジスタの第1端子(ソース端子又はドレイン端子)を走査線7006Aに接続したことにより配線数を減らすことができ、開口率が向上する。よって、発光素子の信頼性の向上を図ることができる。また、歩留まりを向上させ、表示パネルのコストの抑制を図ることができる。
図72に示す画素は、駆動トランジスタ(第2のトランジスタ)7201と、相補用トランジスタ(第3のトランジスタ)7202と、容量素子7203と、スイッチング用トランジスタ(第1のトランジスタ)7204と、発光素子7205と、走査線7206と、第1のスイッチ7207と、第2のスイッチ7208と、第1の信号線7209と、第2の信号線7210と、電源線7211と、を有している。なお、駆動トランジスタ7201にはPチャネル型トランジスタ、相補用トランジスタ7202及びスイッチング用トランジスタ7204にはNチャネル型トランジスタを用いている。
駆動トランジスタ7201は、第1端子(ソース端子又はドレイン端子)が電源線611と接続され、第2端子(ソース端子又はドレイン端子)が相補用トランジスタ7202の第2端子(ソース端子又はドレイン端子)と接続され、ゲート端子が相補用トランジスタ7202のゲート端子と接続されている。さらに、駆動トランジスタ7201及び相補用トランジスタ7202のゲート端子は、容量素子7203の一方の電極と接続されると共に、スイッチング用トランジスタ7204を介して駆動トランジスタ7201及び相補用トランジスタ7202の第2端子(ソース端子又はドレイン端子)と接続されている。つまり、スイッチング用トランジスタ7204は、第1端子(ソース端子又はドレイン端子)が駆動トランジスタ7201及び相補用トランジスタ7202の第2端子(ソース端子又はドレイン端子)と接続され、第2端子(ソース端子又はドレイン端子)が駆動トランジスタ7201及び相補用トランジスタ7202のゲート端子と接続されているため、スイッチング用トランジスタ7204をオンオフすることで、駆動トランジスタ7201及び相補用トランジスタ7202のゲート端子と第2端子(ソース端子又はドレイン端子)とを導通又は非導通にすることができる。そして、スイッチング用トランジスタ7204のゲート端子が接続されている走査線7206に信号を入力することによりスイッチング用トランジスタ7204のオンオフを制御する。なお、容量素子7203の他方の電極は第1のスイッチ7207を介して第1の信号線7209と、第2のスイッチ7208を介して第2の信号線7210と接続されている。また、駆動トランジスタ7201及び相補用トランジスタ7202の第2端子(ソース端子又はドレイン端子)は、発光素子7205の陽極(画素電極)と接続されている。そして、発光素子7205の陰極は低電源電位Vssが供給された配線(Cathode)7212と接続されている。なお、Vssとは、電源線7211に供給される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。なお、電源線7211の電位はこれに限られない。画素の色毎に電源電位の値を変えてもよい。つまり、RGBの色要素の画素からなるフルカラー表示の場合には、RGBの画素毎に、RGBWの色要素の画素からなるフルカラー表示装置の場合には、RGBWの画素毎に電源線の電位を供給すればよい。
さらに、相補用トランジスタ7202の第1端子は別の行の画素の走査線7206Aに接続されている。ここで、駆動トランジスタ7201は発光素子7205を駆動するトランジスタであり、相補用トランジスタ7202は駆動トランジスタ7201とは極性が反転しているトランジスタである。つまり、この走査線7206Aの信号がLレベルのときに駆動トランジスタ7201と相補用トランジスタ7202とが相補的にオンオフするインバータを構成している。
図72の画素の動作の原理については、図70の動作と同様であり、書き込み動作時に画素にビデオ信号を入力する配線と、発光期間に画素に連続的に変化する電位を供給する配線とを別にした場合の動作については、実施の形態2若しくは図69の動作の説明を参照されたい。
図73の画素は駆動トランジスタ7301と、容量素子7302と、スイッチ7303と、発光素子7304と、電源線7305と、信号線7306と、走査線7307、スイッチ7309とを有している。なお、駆動トランジスタ7301にはPチャネル型トランジスタを用いている。
駆動トランジスタ7301の第1端子(ソース端子又はドレイン端子)は電源線7305と接続され、ゲート端子は容量素子7302を介して信号線7306と接続され、第2端子(ソース端子又はドレイン端子)はスイッチ7309を介して発光素子7304の陽極(画素電極)と接続されている。また、駆動トランジスタ7301のゲート端子と第2端子(ソース端子又はドレイン端子)はスイッチ7303を介して接続されている。よって、スイッチ7303がオンしているときには駆動トランジスタ7301のゲート端子と第2端子(ソース端子又はドレイン端子)は導通する。そして、スイッチ7303がオフすると、駆動トランジスタ7301のゲート端子と第2端子(ソース端子又はドレイン端子)は非導通となり、その瞬間の駆動トランジスタ7301のゲート端子(若しくは第2端子)と信号線7306との電位差(電圧)を容量素子7302は保持することができる。なお、発光素子7304の対向電極7308はVssの電位が設定されている。なお、Vssとは、画素の発光期間に電源線7305に設定される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
次に、図73の画素構成の動作原理について説明する。
画素への信号書き込み期間には、信号線7306にはアナログ信号電位が供給される。このアナログ信号電位がビデオ信号に相当する。なお、このビデオ信号は3値以上で表される信号であり、アナログ信号電位とは、時間とともに変化し3値以上の状態を持つ電位である。そして、画素へビデオ信号を書き込む際には、走査線7307に信号を入力してスイッチ7303をオンさせる。また、スイッチ7309をオンにする。すると、駆動トランジスタ7301及び発光素子7304に電流が流れ、容量素子7302には電荷の蓄積又は放電が行われる。
このとき、駆動トランジスタ7301の第1端子はソース端子となり、第2端子はドレイン端子となっている。そして、スイッチ7303がオンになっている状態で駆動トランジスタ7301に流れる電流が増加すると、発光素子7304に流れる電流も大きくなるため、発光素子7304での電圧降下は大きくなり、発光素子7304の電極間の電位差は大きくなる。つまり、発光素子7304の陽極の電位は電源線7305の電位に近づく。すると、駆動トランジスタ7301のゲート端子の電位も電源線7305の電位に近づくため、駆動トランジスタ7301のゲート端子とソース端子の電位差が小さくなり、駆動トランジスタ7301に流れる電流は減少する。一方、発光素子7304に流れる電流が小さくなると、発光素子7304での電圧降下は小さくなり、発光素子7304の電極間の電位差は小さくなる。つまり、発光素子7304の陽極の電位は陰極108の電位に近づく。すると、駆動トランジスタ7301のゲート端子も陰極7308の電位に近づくため、駆動トランジスタ7301のゲート端子とソース端子の電位差が大きくなり、駆動トランジスタ7301に流れる電流が増加する。こうして、駆動トランジスタ7301のゲート端子は駆動トランジスタ7301に一定の電流が流れるような電位に落ち着く。そして、そのときの駆動トランジスタ7301のゲート端子の電位と信号線7306の電位との電位差分の電荷が容量素子7302に蓄積される。
こうしてこの画素へビデオ信号の書き込みが終了する。
このように駆動トランジスタ7301及び発光素子7304に流れる電流が一定となり、定常状態となったところで、スイッチ7303をオフさせる。すると、容量素子7302は、スイッチ7303がオフした瞬間の信号線7306の電位と駆動トランジスタ7301のゲート端子(若しくはドレイン端子)との電位差Vp(電圧)を保持する。
画素への信号書き込み期間において、画素へのビデオ信号の書き込み終了後、他の行の画素への信号書き込みを行っている間は、スイッチ7309をオフにする。なお、このスイッチ7309をオフにするタイミングはスイッチ7303をオフにするタイミングと同時か、それよりも後にする。
なお、画素にビデオ信号が書き込まれると、その画素にビデオ信号が書き込まれた際に信号線7306に設定されたアナログ信号電位を基準にして、信号線7306の電位の変動に従って駆動トランジスタ7301のオンオフが制御されるようになる。つまり、信号線7306の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ信号電位以上のときには駆動トランジスタ7301はオフし、画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなると駆動トランジスタ7301はオンする。
なぜなら、画素にビデオ信号が書き込まれると、容量素子7302が電位差(Vp)を保持するため、信号線7306の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電位以上のときには、駆動トランジスタ7301のゲート端子の電位も、画素にビデオ信号が書き込まれた際のゲート端子の電位以上となり、駆動トランジスタ7301はオフする。一方、信号線7306の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなると、駆動トランジスタ7301のゲート端子の電位も、画素にビデオ信号が書き込まれた際のゲート端子の電位より低くなるため駆動トランジスタ7301はオンする。
したがって、画素の発光期間には、スイッチ7303をオフにし、スイッチ7309をオンにした状態で、信号線7306に設定する電位をアナログ的に変化させることで、駆動トランジスタ7301のオンオフを制御する。つまり、発光素子7304に電流が流れている時間をアナログ的に制御して階調を表現することができる。
また、図73の画素構成において駆動トランジスタ7301の第2端子をスイッチを介して対向電極7308と同じ電位の供給される配線に接続してもよい。つまり、図79に示すように、駆動トランジスタ7301の第2端子をスイッチ7901を介して配線7902と接続する。画素へ信号を書き込む際にはスイッチ7901をオンにし、書き込みが終わったらオフにする。そして、他の行の画素への信号の書き込み及び発光期間にはスイッチ7901をオフにする。すると、画素への信号書き込み時において画素を発光させなくすることができる。その他については図73の動作を参照されたい。
図74の画素は駆動トランジスタ7401と、容量素子7402と、第1のスイッチ7403と、発光素子7404と、電源線7405と、第2のスイッチ7406と、第3のスイッチ7407と、走査線7408と、第1の信号線7409と、第2の信号線7410ととを有している。なお、駆動トランジスタ7401にはPチャネル型トランジスタを用いている。
駆動トランジスタ7401の第1端子(ソース端子又はドレイン端子)は電源線7405と接続され、ゲート端子は容量素子7402の一方の電極と接続され、容量素子7402の他方の電極は、第2のスイッチ7406を介して第1の信号線7409と、第3のスイッチ7407を介して第2の信号線7410と接続されている。また、駆動トランジスタ7401のゲート端子と第2端子(ソース端子又はドレイン端子)はスイッチ7403を介して接続されている。なお、発光素子7404の陰極7411はVssの電位が設定されている。なお、Vssとは、電源線7405に設定される電源電位Vddを基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
次に、図74の画素の動作について説明する。書き込み動作時には第2のスイッチ7406をオンにし、第3のスイッチ7407をオフにする。そして、走査線7408にはHレベルの信号を入力し、第1のスイッチ7403をオンにする。すると、容量素子7402、駆動トランジスタ7401及び発光素子7404に電流が流れる。そして、容量素子7402では電荷の蓄積若しくは放電が行われる。つまり、容量素子7402にもともと蓄積されていた電荷と第1の信号線7409に設定された電位との関係で電荷の蓄積か放電のどちらかが起きる。そして、走査線7408の信号がHレベルからLレベルに立ち下がると、第1のスイッチ7403がオフする。第1のスイッチ7403がオフすると、その瞬間の駆動トランジスタ7401のゲート端子の電位と第1の信号線7409の電位との電位差を容量素子7402は保持する。
こうして、画素に第1の信号線7409からビデオ信号が書き込まれる。
なお、発光期間には第2の信号線7410にはアナログ的に変化する電位が供給されている。画素は第2の信号線7410が、i行目の画素の信号書き込み時間に第1の信号線7409に設定されたアナログ信号電位より高い電位であるときには発光素子7404は非発光の状態を維持し、第2の信号線7410が、画素の信号書き込み時間に第1の信号線7409に設定されたアナログ信号電位より低い電位の間(Ta)は発光素子7404は発光する。よって、それぞれの画素の書き込み時間にビデオ信号が書き込まれた際のアナログ信号電位にしたがって発光素子7404の発光時間が設定される。こうして、アナログ時間階調表示が可能となる。
図75の画素は、駆動トランジスタ7501と、容量素子7502と、第1のスイッチ7503と、第2のスイッチ7504と、発光素子7505と、第1の走査線7506と、第2の走査線7507と、信号線7508と、電源線7509と、配線7510とを有している。なお、駆動トランジスタ7501にはNチャネル型トランジスタを用いている。
駆動トランジスタ7501のソース端子は発光素子7505の陽極(画素電極)と接続され、ゲート端子は容量素子7502を介して信号線7508と接続され、ドレイン端子は第1のスイッチ7503を介して電源線7509と接続されている。なお、電源線7509には電源電位Vddが設定されている。また、駆動トランジスタ7501のゲート端子とドレイン端子は第2のスイッチ7504を介して接続されている。よって第2のスイッチ7504がオンしているときには駆動トランジスタ7501のゲート端子とドレイン端子は導通する。そして、第2のスイッチ7504がオフすると、駆動トランジスタ7501のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ7501のゲート端子(ドレイン端子)と信号線7508との電位差(電圧)を容量素子7502は保持することができる。また、発光素子7505の陰極はVssの電位が設定された配線7510と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
次に、図75の画素の動作原理について説明する。
画素の信号書き込み期間に、第1の走査線7506及び第2の走査線7507に信号を入力し、第1のスイッチ7503及び第2のスイッチ7504をオンさせる。すると、駆動トランジスタ7501のドレイン端子とゲート端子に電源線7509の電源電位(Vdd)が設定される。そして、容量素子7502、駆動トランジスタ7501及び発光素子7505に電流が流れ、容量素子7502では電荷の蓄積又は放電が行われる。なお、画素への信号書き込み期間には、信号線7508にはアナログ信号電位が設定される。このアナログ信号電位はビデオ信号に相当する。
やがて、容量素子7502には電流が流れなくなる。そして、駆動トランジスタ7501及び発光素子7505に電流が流れる。なぜなら、このとき駆動トランジスタ7501のゲート端子は、第2のスイッチ7504によってドレイン端子と導通されているため、ゲート端子の電位は、電源電位(Vdd)となり駆動トランジスタ7501はオンしているからである。
この状態で、第1のスイッチ7503をオフにすると、駆動トランジスタ7501と容量素子7502に電流が流れ、やがて、駆動トランジスタ7501及び容量素子7502に電流が流れなくなる。こうして、駆動トランジスタ7501はオフする。このとき、駆動トランジスタ7501のゲートソース間電圧Vgsはしきい値電圧Vthに概ね等しくなっている。
そして、この状態になったら第2のスイッチ7504をオフする。すると、容量素子7502には、駆動トランジスタ7501がオフするゲート端子の電位と、第2のスイッチ7504をオフにした瞬間の信号線7508に設定されているアナログ信号電位との電位差(Vp)が保持される。こうして画素にアナログ信号が書き込まれる。
なお、上述した第1のスイッチ7503のオンオフを制御する信号は第1の走査線7506に、第2のスイッチ7504のオンオフを制御する信号は第2の走査線7507にパルス信号を入力して行うことができる。
なお、画素にアナログ信号が書き込まれると、その際信号線7508に設定されたアナログ信号電位を基準にして、信号線7508の電位の変動に従って駆動トランジスタ7501のオンオフが制御されるようになる。つまり、信号線7508の電位が、信号書き込み期間に画素に書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ7501はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ7501はオンする。
画素にアナログ信号が書き込まれると、容量素子7502が電位差(Vp)を保持するため、信号線7508の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位以下のときには、駆動トランジスタ7501のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ7501はオフする。一方、信号線7508の電位が、書き込み期間に画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると、駆動トランジスタ7501のゲート端子の電位も、画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため駆動トランジスタ7501はオンする。
したがって、画素の発光期間には、第2のスイッチ7504をオフにし、第1のスイッチ7503をオンにした状態で、信号線7508に設定する電位をアナログ的に変化させることで、駆動トランジスタ7501のオンオフを制御し、発光素子7505に電流が流れている時間をアナログ的に制御して、階調を表現できるようになる。
図76に示す画素は、駆動トランジスタ7601と、容量素子7602と、第1のスイッチ7603と、第2のスイッチ7604と、発光素子7605と、第3のスイッチ7606と、第4のスイッチ7607と、第1の走査線7608と、第2の走査線7609と、第1の信号線7610と、第2の信号線7611と、電源線7612と、を有している。なお、駆動トランジスタ7601にはNチャネル型トランジスタを用いている。
駆動トランジスタ7601のソース端子は発光素子7605の陽極(画素電極)と接続され、ゲート端子は容量素子7602の一方の電極と接続され、容量素子7602の他方の電極は、第3のスイッチ7606を介して第1の信号線7610と、第4のスイッチ7607を介して第2の信号線7611と接続されている。駆動トランジスタ7601のドレイン端子は第1のスイッチ7603を介して電源線7612と接続されている。なお、電源線7612には電源電位Vddが設定されている。なお、電源線に設定する電位はVddに限られず、例えば、RGBの色要素からなるフルカラー表示の場合には、RGBのそれぞれの色の画素毎に電源線の電位の値を変えても良い。
また、駆動トランジスタ7601のゲート端子とドレイン端子は第2のスイッチ7604を介して接続されている。よって第2のスイッチ7604がオンしているときには駆動トランジスタ7601のゲート端子とドレイン端子は導通する。そして、第2のスイッチ7604がオフすると、駆動トランジスタ7601のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ7601のゲート端子(ドレイン端子)と第1の信号線7610により設定されるアナログ信号電位との電位差(電圧)を容量素子7602は保持することができる。また、発光素子7605の陰極はVssの電位が設定された配線7613と接続されている。なお、VssとはVss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
図76の画素の動作の原理については、図75の動作と同様であり、書き込み動作時に画素にビデオ信号を入力する配線と、発光期間に画素に連続的に変化する電位を供給する配線とを別にした場合の動作については実施の形態2若しくは図69の動作の説明を参照されたい。
図77に示す画素は、トランジスタ7701と、容量素子7702と、スイッチ7703と、アンプ7704と、発光素子7705と、信号線7706と、走査線7707と、電源線7708と、配線7709と、配線7710とを有する。
トランジスタ7701は、第1端子(ソース端子又はドレイン端子)が発光素子7705の画素電極に接続され、第2端子(ソース端子又はドレイン端子)が電源線7708に接続され、ゲート端子がコンパレータ回路7704の出力端子と接続されている。コンパレータ回路7704は、第1入力端子がスイッチ7703を介して信号線7706と接続され、第2入力端子が配線7710と接続されている。またコンパレータ回路7704の第1入力端子は容量素子7702を介して配線7709と接続されている。なお、走査線7707に信号を入力してスイッチ7703のオンオフを制御する。
以下において、画素の動作について説明する。まず画素への信号書き込み動作時には、スイッチ7703をオンにする。そして、信号線7706からビデオ信号に相当する電位を容量素子7702の一方の電極に印加する。そして、スイッチ7703をオフにして、このビデオ信号に相当するアナログ電位を容量素子7702で保持する。この場合配線7709の電位は所定の電位にしておくとよい。こうして、画素への信号の書き込みが終了する。
続いて、画素の発光動作時には、配線7710の電位をビデオ信号に相当するアナログ電位のとりうる範囲の最低電位から最高電位へ連続的に変化する電位、若しくは最高電位から最低電位へ連続的に変化する電位、又は最低電位と最高電位との間をくり返し連続的に変化する電位を入力する。すると、コンパレータ回路7704の第1入力端子には容量素子7702で保持されたアナログ電位が入力され、第2入力端子にはアナログ電位のとりうる範囲の連続的に変化する電位が入力される。そして、コンパレータ回路7704では第1入力端子と第2入力端子とに入力される電位の高低を比較して、その結果により出力電位が決まる。そして、コンパレータ回路7704の出力電位により、トランジスタ7701のオンオフが制御される。
よって、トランジスタ7701がオンしている間が発光素子7705の発光時間となるので、発光期間のうち任意の時間だけ発光素子7705を発光させることができるので階調表示を行うことができる。
図78に示す画素は、インバータ7801と、容量素子7802と、スイッチ7803と、スイッチ7804と、発光素子7805と、信号線7806と、第1の走査線7807と、第2の走査線7808とを有している。
インバータ7801の入力端子は容量素子7802の一方の電極と接続され、出力端子は発光素子7805の画素電極と接続されている。また容量素子7802の他方の電極はスイッチ7804を介して信号線7806と接続されている。また、インバータ7801の入力端子と出力端子はスイッチ7803を介して接続されている。なお、第1の走査線7807に入力する信号によりスイッチ7804のオンオフを制御し、第2の走査線7808に入力する信号によりスイッチ7803のオンオフを制御する。
画素の書き込み動作時にはスイッチ7804とスイッチ7803をオンにする。そして、信号線7806にはビデオ信号に相当するアナログ電位を供給する。すると、容量素子7802の一方の電極にはインバータ7801の論理しきい値となる電位が入力され、容量素子7802の他方の電極にはビデオ信号に相当するアナログ電位が入力される。そして、スイッチ7803とスイッチ7804がオフすると容量素子7802は、インバータ7801の論理しきい値電位とビデオ信号に相当するアナログ電位との電位差を保持する。こうして、画素への信号の書き込みが終了する。
続いて画素の発光動作時には、信号線7806にビデオ信号に相当するアナログ電位のとりうる範囲の最低電位から最高電位へ連続的に変化する電位、若しくは最高電位から最低電位へ連続的に変化する電位、又は最低電位と最高電位との間をくり返し連続的に変化する電位を入力する。すると、発光期間に信号線7806に連続的に供給される電位が書き込み期間に画素へ書き込まれたビデオ信号に相当するアナログ電位よりも高いか低いかで発光素子7805の画素電極に印加される電位が変わるため、発光期間のうち任意の時間だけ発光素子7805を発光させることができるので階調表示を行うことができる。
次に、発光素子の輝度特性と信号線に入力するアナログ電位との関係を説明する。例として発光期間に入力するアナログ電位を三角波とした場合における、発光素子の輝度特性と三角波との関係を、図59(a1)、(a2)、(a3)に示す。一例として、Rの画素の発光素子の輝度特性を基準に、Gの画素の発光素子から得られる輝度が高く、Bの画素の発光素子から得られる輝度が低い場合について説明する。
この場合には、信号線Dr(Data line R pixel)に入力する三角波電位を基準にすると、信号線Dg(Data line G pixel)に入力する三角波電位は急勾配にする。つまり、三角波電位の振幅を大きくする。一方、信号線Db(Data line B pixel)に入力する三角波電位は緩勾配にする。つまり、三角波電位の振幅を小さくする。
こうすることにより、同じ階調であっても画素の色毎によって、発光時間を変えることができる。例えば、Rの画素は1フレーム期間中の最も大きな階調の表示期間はTmax(R)、Gの画素は1フレーム期間中の最も大きな階調の表示期間はTmax(G)、Bの画素は1フレーム期間中の最も大きな階調の表示期間はTmax(B)となる。
また、第3の構成として、ビデオ信号の電位の幅を画素の色毎に変えてもよい。つまり、図60(a1)、(a2)、(a3)に示すように、Rの画素を基準として、Gの画素の発光素子から得られる輝度が高い場合には、Gのビデオ信号のそれぞれの階調に対応する電位を低い方へシフトさせる。また、Bの画素の発光素子から得られる輝度が低い場合には、Bのビデオ信号のそれぞれの階調に対応する電位を高い方へシフトさせる。こうして、同じ階調であっても画素の色毎によって、発光時間を変えることができる。例えば、Rの画素は1フレーム期間中の最も大きな階調の表示期間はTmax(R)、Gの画素は1フレーム期間中の最も大きな階調の表示期間はTmax(G)、Bの画素は1フレーム期間中の最も大きな階調の表示期間はTmax(B)となる。
また、第4の構成として、色毎にビデオ信号のそれぞれの階調に対応する電位をシフトさせる構成と、色毎に三角波電位の振幅を変える構成を組み合わせてもよい。こうすることで、振幅を小さくすることができ、消費電力の低減を図ることができる。
また、第5の構成として、駆動トランジスタの第1端子の接続された電源線の電位としてそれぞれ画素の色によって異なる電位を設定する。例えば、図66の電源線6610や、図67の電源線6708や、図68(a)、(b)、(c)の電源線6708や、図69の電源線6911や、図70の電源線7008や、図71の電源線7008や、図72の電源線7211や、図73の電源線7305や、図74の電源線7405や、図75の電源線7509や、図76の電源線7612や、図77の電源線7708や、図79の電源線7305などを、色の異なる画素毎で電位を変えても良い。
また、第6の構成として、画素の色毎にビデオ信号のそれぞれの階調に対応する電位をシフトさせる構成又は色毎に三角波電位の振幅を変える構成と、色毎に駆動トランジスタの第1端子の接続された電源線の電位を変える構成とを組み合わせてもよい。
(実施の形態7)
本実施の形態では、発光素子の発光又は非発光を制御する画素内のインバータとしてCMOSインバータを適用した場合の構成について説明する。
図1の画素構成において、画素内にCMOSインバータを適用した構成について図61を用いて説明する。
画素は駆動トランジスタ6101と、相補用トランジスタ6108と、容量素子6102と、スイッチ6103と、発光素子6104と、電位供給線(Illumination line)6105と、信号線(Data line)6106と、走査線(Reset line)6107と、配線6110とを有している。なお、駆動トランジスタ6101にはPチャネル型トランジスタ、相補用トランジスタ6108にはNチャネル型トランジスタを用いている。
駆動トランジスタ6101は、第1端子(ソース端子又はドレイン端子)が電位供給線6105と接続され、第2端子(ソース端子又はドレイン端子)が相補用トランジスタ6108の第2端子(ソース端子又はドレイン端子)と接続され、ゲート端子が相補用トランジスタ6108のゲート端子と接続されている。さらに、駆動トランジスタ6101及び相補用トランジスタ6108のゲート端子は、容量素子6102を介して信号線6106に接続されると共に、スイッチ6103を介して駆動トランジスタ6101及び相補用トランジスタ6108の第2端子(ソース端子又はドレイン端子)と接続されている。つまり、スイッチ6103をオンオフすることで、駆動トランジスタ6101及び相補用トランジスタ6108のゲート端子と第2端子(ソース端子又はドレイン端子)とを導通又は非導通にすることができる。そして、スイッチ6103のオンオフは走査線6107に信号を入力することにより制御する。また、駆動トランジスタ6101及び相補用トランジスタ6108の第2端子(ソース端子又はドレイン端子)は、発光素子6104の陽極(画素電極)と接続されている。そして、発光素子6104の陰極(Cathode)6109は低電源電位Vssが入力されている。なお、Vssとは、発光期間に電位供給線6105入力されるHレベルの信号(電源電位Vdd)を基準として、Vss<Vddを満たす電位である。例えば、Vss=GND(グラウンド電位)としても良い。
さらに、相補用トランジスタ6108の第1端子は配線6110に接続されている。ここで、駆動トランジスタ6101は発光素子6104を駆動するトランジスタであり、相補用トランジスタ6108は駆動トランジスタ6101とは極性が反転しているトランジスタである。つまり、電位供給線6105の信号がHレベル(電源電位Vdd)のときに駆動トランジスタ6101と相補用トランジスタ6108とが相補的にオンオフするインバータとして機能する。なお、配線6110の電位は、相補用トランジスタ6108がオンしたときに、発光素子6104に印加される電圧が発光素子6104の順方向しきい値電圧VEL以下となるようにする。
動作について簡単に説明する。画素へ信号を書き込む際には、走査線6107に信号を入力し、スイッチ6103をオンさせる。また、電位供給線6105をHレベルにし、駆動トランジスタ6101の第1端子を電源電位Vddにする。すると、駆動トランジスタ6101と相補用トランジスタ6108は、相補的にオンオフするCMOSインバータとして機能し、CMOSインバータの出力端子に相当する駆動トランジスタ6101及び相補用トランジスタ6108の第2端子と、CMOSインバータの入力端子に相当する駆動トランジスタ6101及び相補用トランジスタ6108のゲート端子が導通し、オフセットキャンセルされる。つまり、CMOSインバータの入力端子はCMOSインバータの論理しきい値電位となる。そして、入力端子の電位と信号線6106に入力されるアナログ信号電位との電位差(Vp)分の電荷が容量素子6102に蓄積される。こうして、画素への信号の書き込みが終了し、走査線6107の信号をスイッチ6103がオフするようにする。そして、容量素子6102によって電圧Vpが保持される。また、電位供給線6105をLレベルにし、駆動トランジスタ6101がオンしても発光素子6104に印加される電圧が順方向しきい値電圧以下となるようにする。
続いて、発光期間において、スイッチ6103をオフにしたまま、電位供給線6105をHレベルにする。そして、信号線6106に設定する電位をアナログ的に変化させることで、CMOSインバータの出力のレベルを制御する。そして、発光素子6104に電流が流れている時間をアナログ的に制御して階調を表現することができる。なお、発光素子6104を発光させたい場合には、駆動トランジスタ6101をオン、相補用トランジスタ6108をオフにして、CMOSインバータの出力をHレベルにする。このHレベルの電位は電位供給線6105のHレベルの電源電位Vddである。一方、発光素子6104を非発光にしたい場合には、駆動トランジスタ6101をオフ、相補用トランジスタ6108をオンにして、CMOSインバータの出力をLレベルにする。このLレベルは配線6110に設定されている電位である。
画素の発光期間において、信号線6106に設定する電位について説明する。信号線6106に設定する電位は周期的に変化する波形のアナログ電位を用いることができる。
例えば、発光期間には、信号線6106に設定する電位は、実施の形態1で示したように、波形4301、波形4302、波形4303、波形4304、波形4305、波形4306若しくは波形4307、又はこれらを複数連続して設定しても良い。
これらの波形を連続して設定することにより、発光時間を1フレーム内で分散させることができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することができる。
なお、詳しい動作については、実施の形態1の図1と同様であるためそちらを参照されたい。
本実施の形態に示すように、発光素子のオンオフをCMOSインバータの出力により制御することにより、画素内のトランジスタ特性がばらついても、その影響による画素輝度のばらつきを低減することができる。なぜなら、Nチャネル型トランジスタとPチャネル型トランジスタでインバータを構成しているため、多少トランジスタの特性にばらつきが生じても、インバータの論理しきい値電圧を境として、急激に出力のレベルが切り替るからである。
また、本画素構成において、配線6110と発光素子6104の陰極6109を接続するとよい。
また、断面図62を用いて図61の画素を有する表示パネルの断面構造の例について説明する。
基板6201上に下地膜6202を有している。基板6201としてはガラス基板、石英基板、プラスチック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を用いることができる。下地膜6202はCVD法やスパッタ法により形成することができる。例えばSiH4、N2O、NH3を原料に用いたCVD法により形成した酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を適用することができる。また、これらの積層を用いても良い。なお、下地膜6202は基板6201から不純物が半導体層に拡散することを防ぐために設けるものであり、基板6201にガラス基板や石英基板を用いている場合には下地膜6202は設けなくてもよい。
下地膜6202上に島状の半導体層を有する。半導体層にはP型のチャネルが形成されるチャネル形成領域6203、ソース領域又はドレイン領域となる不純物領域6204、N型のチャネルが形成されるチャネル形成領域6205、ソース又はドレイン領域となる不純物領域6220、低濃度不純物領域(LDD領域)6221が形成されている。そして、チャネル形成領域6203及びチャネル形成領域6205上にゲート絶縁膜6206を介してゲート電極6207を有している。ゲート絶縁膜6206としてはCVD法やスパッタ法により形成される酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を用いることができる。また、ゲート電極6207としてはアルミニウム(Al)膜、銅(Cu)膜、アルミニウム又は銅を主成分とする薄膜、クロム(Cr)膜、タンタル(Ta)膜、窒化タンタル(TaN)膜、チタン(Ti)膜、タングステン(W)膜、モリブデン(Mo)膜等を用いることができる。
ゲート電極6207の脇にはサイドウォール6222が形成されている。ゲート電極6207を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸化窒化シリコン膜を形成した後、エッチバックしてサイドウォール6222を形成することができる。
なお、LDD領域6221はサイドウォール6222の下部に位置している。つまり、自己整合的にLDD領域6221が形成されている。なお、サイドウォール6222は、LDD領域6221を自己整合的に形成するために設けているのであって、必ずしも設けなくともよい。
ゲート電極6207、サイドウォール6222およびゲート絶縁膜6206上には第1の層間絶縁膜を有している。第1の層間絶縁膜は下層に無機絶縁膜6218、上層に樹脂膜6208を有している。無機絶縁膜6218としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜6208としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。
第1の層間絶縁膜上には、第1の電極6209及び第2の電極6224を有し、第1の電極6209はコンタクトホールを介して不純物領域6204及び不純物領域6220と電気的に接続されている。また、第2の電極6224はコンタクトホールを介して不純物領域6220と電気的に接続されている。第1の電極6209及び第2の電極6224としては、チタン(Ti)膜やアルミニウム(Al)膜や銅(Cu)膜やTiを含むアルミニウム膜をなどを用いることができる。なお、第1の電極6209及び第2の電極6224と同じ層に信号線などの配線を設ける場合には低抵抗な銅を用いるとよい。
第1の電極6209、第2の電極6224および第1の層間絶縁膜上に第2の層間絶縁膜6210を有する。第2の層間絶縁膜としては、無機絶縁膜や、樹脂膜、又はこれらの積層を用いることができる。無機絶縁膜としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。
第2の層間絶縁膜6210上には画素電極6211および配線6219を有している。画素電極6211および配線6219は同じ材料により形成されている。つまり、同じ層に同時に形成されている。画素電極6211や配線6219に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン(TiN)膜、クロム(Cr)膜、タングステン(W)膜、亜鉛(Zn)膜、プラチナ(Pt)膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。
画素電極6211および配線6219の端部を覆うように絶縁物6212を有する。
例えば、絶縁物6212としては、ポジ型の感光性アクリル樹脂膜を用いることができる。
画素電極6211上に有機化合物を含む層6213が形成され、有機化合物を含む層6213の一部は絶縁物6212上に重なっている。なお、有機化合物を含む層6213は、配線6219上には形成されていない。
有機化合物を含む層6213、絶縁物6212および配線6219上に対向電極6214を有している。対向電極6214に用いる材料としては、仕事関数の小さい材料を用いることが望ましい。例えば、アルミニウム(Al)、銀(Ag)、リチウム(Li)、カルシウム(Ca)、若しくはこれらの合金又は、MgAg、MgIn、AlLi、CaF2、若しくはCaNなどの金属薄膜を用いることができる。こうして薄い金属薄膜を用いることで光を透過させることが可能な陰極を形成することができる。
対向電極6214と画素電極6211とにより有機化合物を含む層6213が挟まれた領域では発光素子6216が形成されている。
また、絶縁物6212により有機化合物を含む層6213が隔離されている領域では、接合部6217が形成され、対向電極6214と配線6219とが接している。よって、配線6219が対向電極6214の補助電極として機能し、対向電極6214を低抵抗化することができる。よって、対向電極6214の膜厚を薄くすることができ、透過率を高くすることができる。したがって、発光素子6216から得られる光を上面から取り出す上面射出構造において、より高い輝度を得ることができる。
なお、対向電極6214をより低抵抗化するため、金属薄膜と透明導電膜(ITO(インジウムスズ酸化物)、インジウム亜鉛酸化物(IZO)、酸化亜鉛(ZnO)等)との積層を用いてもよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることによっても光を透過させることが可能な陰極を形成することができる。
なお、不純物領域6204にはP型の不純物がドーピングされている。また、不純物領域6220にはN型の不純物がドーピングされている。よって、トランジスタ6215はPチャネル型のトランジスタであり、トランジスタ6223はNチャネル型のトランジスタである。
つまり、トランジスタ6215が図61の画素の駆動トランジスタ6101であり、トランジスタ6223が図61の画素の相補用トランジスタ6108である。また、配線6219が図61の画素における配線6110であり、対向電極6214が図61の画素における発光素子6104の陰極6109である。つまり、図61の画素において配線6110と発光素子6104の陰極6109とが接続されている。
なお、図62で説明した表示パネルは対向電極6214の膜を薄くすることができ、上面から射出する光の透光性がよい。よって、上面からの輝度が高くすることができる。また、対向電極6214と配線6219を接続することにより、対向電極6214及び配線6219を低抵抗化することができる。よって、消費電力の低減を図ることができる。よって、例えば、図79の画素において配線7902と発光素子7304の対向電極7308とを接続してもよい。
次に模式図63(a)、(b)を用いて表示パネルの構成について説明する。基板6300上に信号線駆動回路6301、走査線駆動回路6302、画素部6303が形成されている。なお、基板6300はFPC(フレキシブルプリントサーキット)6304と接続され、信号線駆動回路6301や走査線駆動回路6302に入力されるビデオ信号、クロック信号、スタート信号等の信号を外部入力端子となるFPC 6304からを受け取る。FPC6304と基板6300との接合部上にはICチップ(メモリ回路や、バッファ回路などが形成された半導体チップ)6305がCOG(Chip On Glass)等で実装されている。なお、ここではFPC6304しか図示されていないが、このFPC6304にはプリント配線基盤(PWB)が取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにFPCもしくはPWBが取り付けられた状態をも含むものとする。また、ICチップなどが実装されたものを含むものとする。
図63(a)に示す表示パネルの表示部6303には画素がマトリクスに配置されている。そして、それぞれの色毎の画素列となっている。そして、有機化合物を含む層6307は色毎に一列分の画素に渡って設けられている。そして、画素部において、有機化合物を含む層6307の設けられていない領域6306にて、画素電極と同じ材料で形成された配線と対向電極との接合部を形成する。つまり、図62の断面図における接合部6217を図63(a)における領域6306に形成する。また、画素部における上面の模式図を図64に示す。図64は、画素電極6401と同じ材料にて配線6402が形成されている。そして、画素電極6401は図62の画素電極6211に相当し、配線6402が図62の配線6219に相当する。一列分の画素電極6401に渡って有機化合物を含む層が形成され、画素電極6401と対向電極で挟まれる領域にそれぞれ発光素子が形成される。そして、接合部では対向電極と配線6402と接しているため対向電極の低抵抗化を図ることができる。つまり、配線6402が対向電極の補助電極として機能する。なお、図64のような画素部の構成とすることで開口率が高く、且つ対向電極の低抵抗化を図った表示パネルを提供することが可能となる。
図63(b)に示す表示パネルの表示部6303には画素がマトリクスに配置されている。そして、それぞれの色毎の画素列となっている。そして、有機化合物を含む層6317は色毎に一列分の画素にそれぞれ設けられている。そして、画素部において、有機化合物を含む層6317の設けられていない領域6316にて、画素電極と同じ材料で形成された配線と対向電極との接合部を形成する。つまり、図62の断面図における接合部6217を図63(b)における領域6316に形成する。また、画素部における上面の模式図を図65に示す。図65は、画素電極6501と同じ材料にて配線6502が形成されている。そして、画素電極6501は図62の画素電極6211に相当し、配線6502が図62の配線6219に相当する。画素電極6401のそれぞれに有機化合物を含む層が形成され、画素電極6501と対向電極で挟まれる領域にそれぞれ発光素子が形成される。そして、接合部では対向電極と配線6502と接しているため対向電極の低抵抗化を図ることができる。つまり、配線6502が対向電極の補助電極として機能する。なお、図65のような画素部の構成とすることでより対向電極の低抵抗化を図った表示パネルを提供することが可能となる。
本実施の形態に示した表示パネルは、対向電極の透光性がよく、画素の開口率が高いため、輝度を低くしても必要な光度を得ることができる。よって、発光素子の信頼性を向上させることができる。また、対向電極の低抵抗化も図れるため消費電力も低減することができる。
(実施の形態8)
本実施の形態では、実施の形態1、実施の形態2、実施の形態3、実施の形態4、実施の形態5及び実施の形態6で示した画素構成を有する表示装置において、より好適な表示装置の構成について説明する。
本実施の形態の表示装置の特徴は、走査線や信号線や電位供給線にバッファ回路を設けている。つまり、走査線駆動回路からの信号がバッファ回路に入力され、バッファ回路から走査線へ信号が出力されるようにする。また、信号線駆動回路からの信号がバッファ回路に入力され、バッファ回路から信号線へ信号が出力されるようにする。また、電位供給線駆動回路からの信号がバッファ回路に入力され、バッファ回路から電位供給線へ信号が出力されるようにする。こうして、走査線駆動回路や信号線駆動回路や電位供給線の出力信号のインピーダンス変換を行い、電流供給能力を高めている。
なお、走査線や信号線や電位供給線にバッファ回路を設けなくとも、走査線駆動回路や信号線駆動回路や電位供給線駆動回路の中にバッファ回路を設けてこれらの駆動回路の出力の電流供給能力を高くしても良い。
本実施の形態で示す表示装置の基本的な構成を図13を用いて説明する。なお、実施の形態1において、図2を用いて説明した表示装置と共通するところは共通の符号を用いている。
走査線R1〜Rmはそれぞれ1行分の画素のスイッチを制御する。例えば、スイッチにトランジスタを用いている場合には、走査線R1〜Rmのそれぞれに、1行分の画素のスイッチング用トランジスタのゲート端子が接続されている。そして、1行分のスイッチング用トランジスタを一斉にオンにしなければならない。特に解像度が高くなればなるほど一斉にオンしなければならないトランジスタの数も多くなる。そこで、本実施の形態に用いるバッファ回路には電流供給能力の高いもが好ましい。
また、電位供給線I1〜Imから駆動トランジスタ206の第1端子に設定される信号は、書き込み期間や発光期間において、一行分の画素のそれぞれの駆動トランジスタ206や発光素子209に電流を供給する必要がある。よって、特に電位供給線I1〜Imに入力される信号には電流供給能力が高いことが要求される。
また、図13に示す表示装置の走査線R1〜Rmや電位供給線I1〜Imはそれぞれ配線抵抗を有しており、さらに、信号線D1〜Dn交差するところでは寄生容量(交差容量)が形成される。よって、走査線R1〜Rmはそれぞれ、抵抗素子1401と容量素子1402とを用いて図14に示すような等価回路で表すことができる。
この等価回路に、矩形波の入力パルス1403を入力すると、応答波は出力パルス1404のようになまりが生じた波形となってしまう。つまり、パルスの立ち上がりと立ち下がりが遅延してしまう。すると、スイッチ208は正常なタイミングでオンしなくなり、ビデオ信号を画素に正確に書き込むことができなくなってしまう。よって、本実施の形態の表示装置においては走査線から出力される信号はバッファ回路を介して電流供給能力を高くすることで、なまりの発生を低減させることができる。さらに、電位供給線I1〜Imについても同様のことがいえる。特に、電位供給線I1〜Imは一行分の画素205の発光素子210を発光させるための電流供給能力が必要とされるため、バッファ回路により信号をインピーダンス変換し、電流供給能力を高くすることが望ましい。
また、信号線D1〜Dnについても、寄生容量が形成されると、映像信号に相当するアナログ信号電位を設定するのに遅延が生じてしまうため、画素へ信号を正確に書き込むことができなくなってしまう。よって、本実施の形態の表示装置においては信号線から出力される信号もバッファ回路を介して電流供給能力を高くすると良い。
図13に示す表示装置は電位供給線駆動回路201から出力される信号が電位供給線I1〜Imに設けられたそれぞれのバッファ回路1301を介して電位供給線I1〜Imに入力される。つまり、バッファ回路1301を介することで電位供給線駆動回路201から出力される信号の電流供給能力を高くする。同様に、走査線R1〜Rmのそれぞれにバッファ回路1302を設けている。また、信号線D1〜Dnのそれぞれにもバッファ回路1303を設けている。なお、バッファ回路1303はアナログバッファ回路を用いている。
よって、各駆動回路から出力される信号は電流供給能力が高いため、上述したパルス信号のなまりを低減することができる。よって、素早く1行分の画素のスイッチング用トランジスタをオンにし、素早くビデオ信号を書き込むことができる。よって、画素の書き込み期間を短くすることができる。
ここで、本実施の形態で用いることができるバッファ回路の例を示す。以下、バッファ回路において、入力電位Vinが入力される端子を入力端子、出力電位Voutが出力される端子を出力端子という。
例えば、図15(a)に示すようなボルテージフォロワ回路1501の入力端子を信号線駆動回路の出力端子に接続し、ボルテージフォロワ回路1501の出力端子を信号線に接続する。ボルテージフォロワ回路をバッファ回路に用いるときには特性のバラツキの小さいトランジスタを形成することができるICチップ上に形成するとよい。なお、本明細書において、ICチップとは、基板上に形成された集積回路をチップ上に切り離したものをいう。特に、ICチップとしては、単結晶シリコンウエハを基板に用いて素子分離などにより回路を形成し、単結晶シリコンウエハを任意の形状に切り離したものが適している。
よって、バッファ回路としてボルテージフォロワ回路1501を採用する場合、走査線駆動回路や信号線駆動回路や電位供給線駆動回路と共にバッファ回路を形成したICチップをCOG(Chip On Glass)などで表示パネルに実装すると良い。なお、ボルテージフォロワ回路は図13の表示装置において、バッファ回路1301、バッファ回路1302及びバッファ回路1303に適用することができるが、アナログバッファ回路として機能するので、とくにバッファ回路1302に適している。
また、図15(b)に示すようにNチャネル型トランジスタ1502及びPチャネル型トランジスタ1503からなるインバータをバッファ回路に用いても良い。Nチャネル型トランジスタ1502のゲート端子とPチャネル型トランジスタ1503のゲート端子は共に入力端子に接続され入力電位Vinが入力される。また、Nチャネル型トランジスタ1502のソース端子は電源電位Vssに接続され、ドレイン端子はPチャネル型トランジスタ1503のドレイン端子と共に出力端子に接続され、出力端子から出力電位Voutを出力する。バッファ回路としては複数のインバータを直列接続して用いることができる。このとき、インバータから出力された出力電位Voutが入力端子に入力される次の段のインバータは約3倍の電流供給能力とすると効率良く電流供給能力を高くすることができる。つまり、最初に入力されたインバータから出力された電位が次の段のインバータに入力される際には約3倍の電流供給能力のインバータを直列に接続する。このようにして偶数個のインバータを接続すればバッファ回路として用いることができる。なお、Nチャネル型トランジスタ1502及びPチャネル型トランジスタ1503の設計において、チャネル幅Wとチャネル長Lの比:W/Lを調整することで電流供給能力を調整することができる。なお、図15(b)に示した様なインバータを用いたバッファ回路は図13の表示装置において、バッファ回路1301や1303に適用することができる。なお、このようなインバータを用いたバッファ回路は構成が単純であり、基板上に画素と共に走査線駆動回路や信号線駆動回路が一体形成された薄膜トランジスタを有する表示パネルを作製する場合にはバッファ回路も一体形成することができる。バッファ回路を一体形成することで、コストダウンを図ることができる。また、図15(b)のように、Nチャネル型トランジスタ1502及びPチャネル型トランジスタ1503からなるCMOSインバータは、入力端子にインバータの論理しきい値Vinvの近傍の電位が入力されているときには、Nチャネル型トランジスタ1502及びPチャネル型トランジスタ1503に電流が流れるが、入力端子にHレベルかLレベルの電位が入力されるといずれか一方のトランジスタがオフするため無駄に電力が消費されることがない。よって、図15(b)に示すようなCMOSインバータを用いることで低消費電力化を図ることができる。
さらに、図15(c)に示すようにソースフォロワ回路を用いてバッファ回路を形成することもできる。ソースフォロワトランジスタ1504と電流源1505からなり、ソースフォロワトランジスタ1504のゲート端子は入力端子に接続され、ドレイン端子は電源電位Vddが設定された配線に接続され、ソース端子は電流源1505の一方の端子と出力端子に接続されている。電流源1505の他方の端子は低電源電位Vssの設定された配線に接続されている。ここで、ソースフォロワトランジスタ1504のゲートソース間電圧Vgsを用いて、出力電位Voutは以下の式(1)で表される。
Vout=Vin−Vgs・・・(1)
ここで、Vgsはソースフォロワトランジスタ1504が電流I0を流すのに必要な電圧である。
よって、出力電位Voutは入力電位VinからVgs分低い電位となる。しかし、入力電位Vinに入力される信号がデジタル信号であれば、ソースフォロワトランジスタ1504のゲートソース間電圧Vgsに多少のバラツキがあってもソースフォロワ回路をバッファ回路として用いることができる。よって、図13の表示装置においては、バッファ回路1301やバッファ回路1303に用いることができる。
また、図15(c)で示したようなソースフォロワ回路は構成が単純であり薄膜トランジスタを用いて容易に作製することができる。よって、基板上に画素と共に走査線駆動回路や信号線駆動回路が一体形成された薄膜トランジスタを有する表示パネルを作製する場合にはバッファ回路も一体形成することができる。バッファ回路を一体形成することで、コストダウンを図ることができる。
また、ソースフォロワトランジスタ1504として、図15(c)に示すようにNチャネル型トランジスタを用いることで、画素と走査線駆動回路や信号線駆動回路や電位供給線駆動回路とバッファ回路とが一体形成された表示パネルにおいて、Nチャネル型トランジスタのみからなる単極性表示パネルを作製することができる。
また、ソースフォロワ回路をバッファ回路に用いる場合、図15(d)に示すようにソースフォロワトランジスタ1506をデュアルゲートとすることで、しきい値電圧の低いトランジスタとすることもできる。なお、ソースフォロワトランジスタ1506以外の構成は図15(c)と共通するので共通の符号を用い説明は省略する。
図15(d)のようなソースフォロワトランジスタ回路によりしきい値電圧Vthが低くなり、ソースフォロワトランジスタを構成する各トランジスタ間でバラツキが低減されれば、アナログバッファ回路としても用いることができる。よって、図13の表示装置においてバッファ回路1301及びバッファ回路1303は言うまでもなく、バッファ回路1302にも図15(d)のようなソースフォロワ回路を適用することができる。
また、図16(b)のような構成をバッファ回路に用いることもできる。ソースフォロワ回路はソースフォロワトランジスタ1604と、容量素子1605と、第1のスイッチ1606と、第2のスイッチ1607と、第3のスイッチ1608と、電流源1609と、電圧源1610とからなる。そして、ソースフォロワトランジスタ1604のドレイン端子は電源電位Vddが設定された配線に接続され、ソース端子は出力端子と、電流源1609を介して低電源電位Vssが設定された配線と、第1のスイッチ1606の一方の端子と接続されている。そして、第1のスイッチ1606の他方の端子は容量素子の一方の端子と、第3のスイッチ1608を介して入力端子と接続されている。また、容量素子1605の他方の端子はソースフォロワトランジスタ1604のゲート端子と、第2のスイッチ1607及び電圧源1610を介して低電源電位Vssが設定された配線と接続されている。
図16(b)のソースフォロワ回路の動作について簡単に説明する。プリチャージ期間に第1のスイッチ1606と第2のスイッチ1607をオンにする。すると容量素子1605にはソースフォロワトランジスタ1604のゲートとソース間電圧が電流I1を流すのに必要な電圧Vgsとなる電荷が蓄積される。そして、第1のスイッチ1606及び第2のスイッチ1607をオフにする。すると容量素子1605はソースフォロワトランジスタ1604のゲートとソース間電圧Vgsを保持する。そして第3のスイッチ1608をオンにすると、容量素子1605がゲートとソース間電圧Vgsを保持したまま入力端子に入力電位Vinが入力される。よって、容量素子1605の他方の端子が接続されたソースフォロワトランジスタ1604のゲート端子には入力電位Vinにゲートとソース間電圧Vgsを加えた電位が設定される。一方、出力電位から出力される出力電位Voutはソースフォロワトランジスタ1604のゲート端子の電位からゲートとソース間電圧Vgsを引いた電位である。よって、出力端子から出力される電位は入力端子に入力される電位と同じになりVin=Voutとなる。
よって、図16(b)に示すソースフォロワ回路は、図13の表示装置においてバッファ回路1301及びバッファ回路1303は言うまでもなく、ビデオ信号の電流供給能力を高くするためのバッファ回路1302にも適用することができる。
また、ボルテージフォロワ回路に比べて回路が単純であるため、画素と共に走査線駆動回路や信号線駆動回路や電位供給線駆動回路とが一体形成された薄膜トランジスタを有する表示パネルを作製する場合にはバッファ回路として、図16(b)に示すソースフォロワ回路も一体形成することができる。また、図16(b)のソースフォロワ回路は単極性のトランジスタで構成することができるため単極性表示パネルを作製することができる。
なお、図15(c)(d)で示した電流源1505や、図16(b)で示した電流源1609には飽和領域で動作するトランジスタや、抵抗素子や、整流素子を用いることができる。さらには、整流素子としてはPN接続ダイオードや、ダイオード接続トランジスタを用いることもできる。
ここで、図15(d)の電流源1505にダイオード接続したトランジスタを適用した場合について図16(a)を用いて説明する。ソースフォロワトランジスタ1506とダイオード接続したトランジスタ1507からなり、ソースフォロワトランジスタ1506のドレイン端子は電源電位Vddが設定された配線に接続され、ソース端子はダイオード接続したトランジスタ1507のドレイン端子と出力端子とに接続されている。また、ダイオード接続したトランジスタ1507はドレイン端子とゲート端子が接続され、ソース端子は低電源電位Vssの設定された配線に接続されている。
なお、本実施の形態の表示装置に適用可能な画素構成は、図13に示した構成に限られず、実施の形態2、実施の形態3、実施の形態4及び実施の形態5に示した様々な画素構成を適用することが可能であり、また、バッファ回路も全ての走査線駆動回路や信号線駆動回路や電位供給線駆動回路の出力が入力される走査線や信号線や電位供給線に設ける必要はなく適宜設けることができる。特に電位供給線駆動回路から出力される信号は、一行分の画素の発光素子に電流を流すだけの電流が必要であるため、例えば図13の構成において、電位供給線駆動回路側のバッファ回路1303のみを設けても良い。
(実施の形態9)
本実施の形態では、本発明の画素構成を有する表示装置の走査線駆動回路や信号線駆動回路や電位供給線駆動回路について説明する。つまり、本実施の形態で示す走査線駆動回路や信号線駆動回路や電位供給線駆動回路は、実施の形態1、実施の形態2、実施の形態3、実施の形態4及び実施の形態5で示した画素構成を有する表示装置や実施の形態6や実施の形態7に示した表示装置に適宜用いることができる。
図25(a)に示す表示装置は、基板2501上に、複数の画素が配置された画素部2502を有し、画素部2502の周辺には、電位供給線駆動回路2503、走査線駆動回路2504及び信号線駆動回路2505を有している。電位供給線駆動回路2503が図2の電位供給線駆動回路201に相当し、走査線駆動回路2504が図2の走査線駆動回路202に相当し、信号線駆動回路2505が図2の信号線駆動回路203に相当する。
電位供給線駆動回路2503、走査線駆動回路2504及び信号線駆動回路2505に入力される信号はフレキシブルプリントサーキット(Flexible Print Circuit:FPC)2506を介して外部より供給される。
なお、図示していないが、FPC2506上にCOG(Chip On Glass)やTAB(Tape Automated Bonding)等によりICチップが実装されていても良い。つまり、画素部2502と一体形成が困難な、電位供給線駆動回路2503、走査線駆動回路2504及び信号線駆動回路2505の一部のメモリ回路やバッファ回路などをICチップ上に形成して表示装置に実装しても良い。
また、図25(b)に示すように、電位供給線駆動回路2503及び走査線駆動回路2504を画素部2502の片側に配置しても良い。なお、図25(b)に示す表示装置は、図25(a)に示す表示装置と、電位供給線駆動回路2503の配置が異なるだけであるので同様の符号を用いている。また、電位供給線駆動回路2503及び走査線駆動回路2504は一つの駆動回路で同様の機能を果たすようにしても良い。
続いて、図25(a)、(b)に示した表示装置の信号線駆動回路2505の構成例を示す。これは、図2の表示装置の信号線(D1〜Dn)に信号を設定するための駆動回路である。図31(a)に示す信号線駆動回路は、パルス出力回路3101、第1のラッチ回路3102、第2のラッチ回路3103、D/A変換回路(デジタルアナログ変換回路)3104、書き込み期間・発光期間選択回路3105及びアナログバッファ回路3106を有している。
図31(a)に示す信号線駆動回路の動作について、図33に示した詳しい構成を用いて説明する。
パルス出力回路3301はフリップフロップ回路(FF)3309等を複数段用いて構成され、クロック信号(S−CLK)、クロック反転信号(S−CLKB)、スタートパルス信号(S−SP)が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。
パルス出力回路3301により出力されたサンプリングパルスは、第1のラッチ回路3302に入力される。第1のラッチ回路3302には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持する。ここでは、デジタル映像信号は各段毎に3ビット入力されており、各ビットの映像信号を、それぞれ第1のラッチ回路3302において保持する。一つのサンプリングパルスによって、第1のラッチ回路3302の各段の三つのラッチ回路が平行して動作する。
第1のラッチ回路3302において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第2のラッチ回路3303にラッチパルス(Latch Pulse)が入力され、第1のラッチ回路3302に保持されていたデジタル映像信号は、一斉に第2のラッチ回路3303に転送される。その後、第2のラッチ回路3303に保持されたデジタル映像信号は1行分が同時にDAC(D/A変換回路)3304へ入力される。
DAC3304においては、入力されるデジタル映像信号をデジタル−アナログ変換し、アナログ電位を有する映像信号として、書き込み期間・発光期間選択回路3305の有する切り替え回路3307に入力する。
第2のラッチ回路3303に保持されたデジタル映像信号がDAC3304に入力されている間、パルス出力回路3301からは、再びサンプリングパルスが出力される。そして、書き込み期間においては、上述した動作を繰り返し、1フレーム分の映像信号の処理を行う。
また、書き込み期間・発光期間選択回路3305は、三角波電位生成回路3308を有し、発光期間においては、切り替え回路3307には、三角波電位生成回路3308によって生成された三角波電位が入力される。
こうして、切り替え回路3307には、書き込み期間はDAC3304からの映像信号が入力され、発光期間には三角波電位生成回路3308からの三角波電位が入力される。そして、切り替え回路3307は書き込み期間には映像信号を、発光期間には三角波電位をアナログバッファ回路3306に入力する。
アナログバッファ回路3306はインピーダンス変換し、入力された電位と同等の電位を信号線D1〜Dnへ設定する。つまり、映像信号はアナログバッファ回路3306で電流供給能力を高くされ、アナログ信号電位として信号線D1〜Dnに設定される。なお、この信号線D1〜Dnは、例えば図2や図13の表示装置の信号線D1〜Dnに相当する。
図31(a)において、入力されるデジタルビデオ信号(Digital Video Data)はアナログビデオ信号(Analog Video Data)に変換する前に補正することが望ましい場合もある。よって図31(b)に示すように、第1のラッチ回路3102に入力する前にデジタルビデオ信号(Digital Video Data)を補正回路3107によって補正してから第1のラッチ回路3102に入力するようにするのが好ましい。補正回路3107では、例えばガンマ補正などを行うことができる。
また、インピーダンス変換はD/A変換回路の出力を書き込み期間・発光期間選択回路に入力する前に行っても良い。つまり、図31(a)の構成において、D/A変換回路3104の出力をインピーダンス変換して書き込み期間・発光期間選択回路3105に入力する構成として、図35(a)のような構成とすることができる。また、このとき、図35(a)の構成を詳細に示した構成は図37のような構成となる。パルス出力回路3701、第1のラッチ回路3702、第2のラッチ回路3703、D/A変換回路3704、書き込み期間・発光期間選択回路3705、アナログバッファ回路3706、切り替え回路3707、三角波電位生成回路3708、フリップフロップ回路3709などのそれぞれの機能は、図33のパルス出力回路3301、第1のラッチ回路3302、第2のラッチ回路3303、D/A変換回路3304、書き込み期間・発光期間選択回路3305、アナログバッファ回路3306、切り替え回路3307、三角波電位生成回路3308、フリップフロップ回路3309と同様である。また、図31(b)の構成において、D/A変換回路3104の出力をインピーダンス変換して書き込み期間・発光期間選択回路3105に入力する構成として、図35(b)のような構成とすることができる。
また、図31及び図33では信号線駆動回路に入力される映像信号がデジタルの場合の構成について説明したが、図32及び図34では映像信号がアナログの場合について説明する。この場合には、図31に示すようにD/A変換回路は設けなくて良い。また、アナログの映像信号を保持することができる第1のアナログラッチ回路及び第2のアナログラッチ回路は格段に1ビット分づつ設ければよい。図32(a)に示すように、パルス出力回路3201、第1のアナログラッチ回路3202、第2のアナログラッチ回路3203、書き込み期間・発光期間選択回路3204及びアナログバッファ回路3205を有している。
図32(a)に示す信号線駆動回路の動作について、図34に示した詳しい構成を用いて説明する。
パルス出力回路3401はフリップフロップ回路(FF)3408等を複数段用いて構成され、クロック信号(S−CLK)、クロック反転信号(S−CLKB)、スタートパルス信号(S−SP)が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。
パルス出力回路3401により出力されたサンプリングパルスは、第1のアナログラッチ回路3402に入力される。第1のアナログラッチ回路3402には、アナログ映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にアナログ映像信号を保持する。ここでは、アナログ映像信号は各段毎に1ビット入力されており、1ビットの映像信号を、それぞれの段毎の第1のアナログラッチ回路3402において保持する。
第1のアナログラッチ回路3402において、最終段までアナログ映像信号の保持が完了すると、水平帰線期間中に、第2のアナログラッチ回路3403にラッチパルス(Latch Pulse)が入力され、第1のアナログラッチ回路3402に保持されていたアナログ映像信号は、一斉に第2のアナログラッチ回路3403に転送される。その後、第2のアナログラッチ回路3403に保持されたアナログ映像信号は1行分が同時に書き込み期間・発光期間選択回路3404の有する切り替え回路3406に入力される。
そして、書き込み期間には、切り替え回路3406は第2のアナログラッチ回路3403から入力された映像信号をアナログバッファ回路3405に入力し、アナログバッファ回路3405はインピーダンス変換して、信号線D1〜Dnへそれぞれのアナログ信号電位を設定する。なお、この信号線D1〜Dnは、例えば図2や図8の表示装置の信号線D1〜Dnに相当する。
このように画素1行分のアナログ信号電位を信号線D1〜Dnに設定している間、パルス出力回路3401においては、再びサンプリングパルスが出力される。そして、書き込み期間においては、上述した動作を繰り返し、1フレーム分の映像信号の処理を行う。
また、書き込み期間・発光期間選択回路3404は、三角波電位生成回路3407を有し、発光期間においては、切り替え回路3406には、三角波電位生成回路3407によって生成された三角波電位が入力される。そして、発光期間にはアナログバッファ回路3306はインピーダンス変換し、入力された三角波電位と同等の電位を信号線D1〜Dnへ設定する。つまり、アナログバッファ回路で出力電流能力を高くする。
こうして、切り替え回路3406には、書き込み期間は第2のアナログラッチ回路3403からの映像信号が入力され、発光期間には三角波電位生成回路3407からの三角波電位が入力される。そして、切り替え回路3406は書き込み期間には映像信号を、発光期間には三角波電位をアナログバッファ回路3405に入力する。
また、外部からの映像信号がデジタル映像信号であるときには、図32(b)に示すようにD/A変換回路3206でデジタル映像信号をアナログ映像信号に変換してから第1のアナログラッチ回路3202に入力するようにしても良い。
また、インピーダンス変換は第2のラッチ回路の出力を書き込み期間・発光期間選択回路に入力する前に行っても良い。つまり、図32(a)の構成において、第2のアナログラッチ回路3203の出力をインピーダンス変換して書き込み期間・発光期間選択回路3204に入力する構成として、図36(a)のような構成とすることができる。また、このとき、図36(a)の構成を詳細に示した構成は図38のような構成となる。パルス出力回路3801、第1のアナログラッチ回路3802、第2のアナログラッチ回路3803、書き込み期間・発光期間選択回路3804、アナログバッファ回路3805、切り替え回路3806、三角波電位生成回路3807、フリップフロップ回路3808などのそれぞれの機能は、図34のパルス出力回路3401、第1のアナログラッチ回路3402、第2のアナログラッチ回路3403、書き込み期間・発光期間選択回路3404、アナログバッファ回路3405、切り替え回路3406、三角波電位生成回路3407、フリップフロップ回路3408と同様である。また、図32(b)の構成において、第2のアナログラッチ回路3203の出力をインピーダンス変換して書き込み期間・発光期間選択回路3204に入力する構成として、図36(b)のような構成とすることができる。
また、ビデオ信号に相当するアナログ信号電位と、駆動トランジスタのオンオフを制御するアナログ的に変化する電位を別の信号線で画素に入力する画素構成(例えば図56のような画素構成)を有する表示装置に適用可能な信号線駆動回路について図39及び図40を用いて説明する。
まず、図39の構成について説明する。
パルス出力回路3901はフリップフロップ回路(FF)3907等を複数段用いて構成され、クロック信号(S−CLK)、クロック反転信号(S−CLKB)、スタートパルス信号(S−SP)が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。
パルス出力回路3901により出力されたサンプリングパルスは、第1のラッチ回路3902に入力される。第1のラッチ回路3902には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持する。ここでは、デジタル映像信号は各段毎に3ビット入力されており、各ビットの映像信号を、それぞれ第1のラッチ回路3902において保持する。一つのサンプリングパルスによって、第1のラッチ回路3902の各段の三つのラッチ回路が平行して動作する。
第1のラッチ回路3902において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第2のラッチ回路3903にラッチパルス(Latch Pulse)が入力され、第1のラッチ回路3902に保持されていたデジタル映像信号は、一斉に第2のラッチ回路3903に転送される。その後、第2のラッチ回路3903に保持されたデジタル映像信号は1行分が同時にDAC(D/A変換回路)3904へ入力される。
DAC3904においては、入力されるデジタル映像信号をデジタル−アナログ変換し、アナログ電位を有する映像信号として、アナログバッファ回路3905に入力する。
アナログバッファ回路3905から各信号線D1a1〜D1anにアナログ信号電位が設定される。また、同時に三角波電位生成回路3906からも三角波電位が各信号線各信号線D2a1〜D2anに設定される。なお、信号線D1a1〜D1anは図4や図7等の画素を有する表示装置の第1の信号線410や第1の信号線390に相当する。また、信号線D2a1〜D2anは図4や図7等の画素を有する表示装置の第2の信号線411や第2の信号線391に相当する。
また、図40の構成について説明する。
パルス出力回路4001はフリップフロップ回路(FF)4006等を複数段用いて構成され、クロック信号(S−CLK)、クロック反転信号(S−CLKB)、スタートパルス信号(S−SP)が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。
パルス出力回路4001により出力されたサンプリングパルスは、第1のアナログラッチ回路4002に入力される。第1のアナログラッチ回路4002には、アナログ映像信号(Analog Data)が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にアナログ映像信号を保持する。ここでは、アナログ映像信号は各段毎に1ビット入力されており、1ビットの映像信号を、それぞれの段毎の第1のアナログラッチ回路4002において保持する。
第1のアナログラッチ回路4002において、最終段までアナログ映像信号の保持が完了すると、水平帰線期間中に、第2のアナログラッチ回路4003にラッチパルス(Latch Pulse)が入力され、第1のアナログラッチ回路4002に保持されていたアナログ映像信号は、一斉に第2のアナログラッチ回路4003に転送される。その後、第2のラッチ回路4003に保持されたデジタル映像信号は1行分が同時にアナログバッファ回路4004に入力される。
アナログバッファ回路4004から各信号線D1a1〜D1anにアナログ信号電位が設定される。また、同時に三角波電位生成回路4005からも三角波電位が各信号線各信号線D2a1〜D2anに設定される。
なお、行方向に選択された画素に一斉に信号を書き込む(線順次方式ともいう)場合の信号線駆動回路について説明したが、信号線駆動回路に入力されるビデオ信号を、パルス出力回路から出力される信号に従って、そのまま画素に書き込む(点順次方式ともいう)ようにしても良い。
実施の形態1で示した画素構成に適用可能な点順次方式の信号線駆動回路について、図41(a)を用いて説明する。パルス出力回路4101、第1のスイッチ群4102、第2のスイッチ群4103からなる。第1のスイッチ群4102及び第2のスイッチ群4103はそれぞれ複数の段のスイッチを有する。この複数の段はそれぞれ信号線に対応している。
第1のスイッチ群4102のそれぞれの段のスイッチの一方の端子はビデオ信号に相当するアナログビデオ信号(Analog Video Data)が入力される配線に接続され、他方の端子はそれぞれ対応する信号線に接続されている。また、第2のスイッチ群4103のそれぞれの段のスイッチの一方の端子は三角波電位の設定される配線に接続され、他方の端子はそれぞれ対応する信号線に接続されている。
画素の信号書き込み期間には、パルス出力回路4101に、クロック信号(S−CLK)、クロック反転信号(S−CLKB)、スタートパルス信号(S−SP)が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。なお、このとき第2のスイッチ群4103のオンオフを制御する制御信号は、全ての段のスイッチがオフするように設定する。
そして、サンプリングパルスの出力に従って、第1のスイッチ群4102のスイッチは1段づつオンする。
よって、書き込み期間には、第1のスイッチ群4102のオンしたスイッチの段に対応する信号線にAnalog Video Dataが入力される。こうして、順次第1のスイッチ群4102の各段のスイッチをオンさせ、選択されている行の画素に順次Analog Video Dataを書き込む。
続いて、次の行の画素が選択され、同様に信号が書き込まれる。全ての行の画素に信号が書き込まれると、信号書き込み期間は終了する。
画素への信号書き込み期間が終了すると発光期間になる、画素の発光期間には、パルス出力回路4101からサンプリングパルスが出力されないようにする。つまり、パルス出力回路4101の出力を第1のスイッチ群4102に入力されないようにしてもいいし、パルス出力回路4101にスタートパルス信号(S−SP)が入力されないようにしてもいい。つまり、第1のスイッチ群4102のスイッチがオフしていれば良い。
また、第2のスイッチ群4103の全てのスイッチがオンするように制御信号を入力する。すると、全ての信号線に三角波電位が設定される。なお、発光期間においては、全ての行の画素が選択されているため全ての画素に三角波電位を設定することができる。
三角波電位が入力される。
こうして、発光期間が終わると1フレーム期間は終了する。
次に、実施の形態2で示した画素構成に適用可能な点順次方式の信号線駆動回路について、得図41(b)を用いて説明する。パルス出力回路4111、スイッチ群4112、からなる。スイッチ群4112はそれぞれ複数の段のスイッチを有する。この複数の段はそれぞれ第1の信号線に対応している。
スイッチ群4112のそれぞれの段のスイッチの一方の端子はビデオ信号に相当するアナログビデオ信号(Analog Video Data)が入力される配線に接続され、他方の端子はそれぞれ画素の列に対応する第1の信号線に接続されている。また、三角波電位の設定される配線はそれぞれ画素の列に対応する第2の信号線に接続されている。
画素の信号書き込み期間には、パルス出力回路4111に、クロック信号(S−CLK)、クロック反転信号(S−CLKB)、スタートパルス信号(S−SP)が入力される。これらの信号のタイミングに従って順次サンプリングパルスが出力される。
そして、サンプリングパルスの出力に従って、スイッチ群4112のスイッチは1段づつオンする。
よって、画素への信号書き込み期間には、スイッチ群4112のオンしたスイッチの段に対応する信号線にアナログビデオ信号(Analog Video Data)が入力される。こうして、順次スイッチ群4112の各段のスイッチをオンさせ、選択されている行の画素に順次アナログビデオ信号(Analog Video Data)を書き込む。
なお、選択されていない行の画素は、第2の信号線に接続され発光期間となる。
このように、図41(b)の構成では、画素の行毎に書き込み期間が設定され、他の行の書き込み期間に発光期間とすることができる実施の形態2で示したような画素に適用することができる。
続いて、走査線駆動回路や電位供給線駆動回路の構成について説明する。
走査線駆動回路や電位供給線駆動回路は、パルス出力回路を有する。そして、書き込み期間においては、パルス出力回路からのサンプリングパルスを走査線及び電位供給線に出力する。そして、発光期間においては、サンプリングパルスの出力が出力されないようにし、走査線には全ての画素行が選択されないような信号を入力しておく。また、電位供給線には、発光素子に順方向電圧を印加するような電位を設定する。
なお、走査線駆動回路と電位供給線駆動回路とを一つの駆動回路で形成することで駆動回路の占有面積を減らし、狭額縁化が図れる。
次に、本実施の形態のD/A変換回路に用いることのできる構成について説明する。
図17に示すのは3ビットのデジタル信号をアナログ信号に変換することのできる抵抗ストリング型のD/A変換回路である。
複数の抵抗素子が直列に接続され、それらの抵抗素子群の一方の端子には参照電源電位Vrefが設定され、他方の端子には低電源電位(例えばGND)が設定されている。そして、抵抗素子群には電流が流れ、電圧降下により各抵抗素子の両端の端子で電位が異なる。入力端子1、入力端子2及び入力端子3のそれぞれに入力される信号に従って、スイッチのオンオフを選択し、8通りの電位を出力端子から得ることができる。具体的には、入力端子3に入力される信号により8通りの電位のうち高い方の4つの電位か低い方の4つの電位かが選択される。そして、入力端子2に入力される信号により入力端子3により選択される4つの電位のうち、高い方の2つの電位か低い方の2つの電位かが選択される。そして、入力端子1に入力される信号により、入力端子2で選択された2つの電位のうち高い方又は低い方のいずれかが選択される。こうして、8通りの電位のなかから一つの電位が選択される。したがって、入力端子1、入力端子2及び入力端子3に入力されるデジタル信号を、アナログ信号電位に変換することができる。
また、図18に示すのは6ビットのデジタル信号をアナログ信号に変換することのできる容量アレイ型のD/A変換回路を用いることもできる。
複数の静電容量の異なる容量素子を並列に接続し、これらの容量素子のうちデジタル信号に従ってスイッチ1〜スイッチ6のオンオフを制御し、任意の容量素子に参照電源電位Vrefと低電源電位(例えばGND)との電位差分の電荷を蓄積した後、蓄積された電荷を複数の容量素子で分配する。すると、複数の容量素子の電圧はある値で落ち着く。この電圧から、一方の電位をアンプで検出することで、デジタル信号から、アナログ信号電位に変換することができる。
また、抵抗ストリング型と容量アレイ型を組み合わせたD/A変換回路を用いても良い。これらのD/A変換回路は一例であって、様々なD/A変換回路を適宜用いることができる。
(実施の形態10)
本実施の形態では、実施の形態1、実施の形態2、実施の形態3、実施の形態4及び実施の形態5で示した画素構成を有する表示パネルの構成について図19(a)、(b)を用いて説明する。
本実施の形態では、画素部に本発明の画素構成を有する表示パネルについて図19を用いて説明する。なお、図19(a)は、表示パネルを示す上面図、図19(b)は図19(a)をA−A’で切断した断面図である。点線で示された信号線駆動回路(Data line Driver)1901、画素部1902、電位供給線駆動回路(Illumination line Driver)1903、走査線駆動回路(Reset line Driver)1906を有する。また、封止基板1904、シール材1905を有し、シール材1905で囲まれた内側は、空間1907になっている。
なお、配線1908は電位供給線駆動回路1903、走査線駆動回路1906及び信号線駆動回路1901に入力される信号を伝送するための配線であり、外部入力端子となるFPC(フレキシブルプリントサーキット)1909からビデオ信号、クロック信号、スタート信号等を受け取る。FPC1909と表示パネルとの接合部上にはICチップ(メモリ回路や、バッファ回路などが形成された半導体チップ)1919がCOG(Chip On Glass)等で実装されている。なお、ここではFPCしか図示されていないが、このFPCにはプリント配線基盤(PWB)が取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにFPCもしくはPWBが取り付けられた状態をも含むものとする。また、ICチップなどが実装されたものを含むものとする。
次に、断面構造について図19(b)を用いて説明する。基板1910上には画素部1902とその周辺駆動回路(電位供給線駆動回路1903、走査線駆動回路1906及び信号線駆動回路1902)が形成されているが、ここでは、信号線駆動回路1901と、画素部1902が示されている。
なお、信号線駆動回路1901はNチャネル型TFT1920やNチャネル型TFT1921のように単極性のトランジスタで構成されている。なお、電位供給線駆動回路1903及び走査線駆動回路1906も同様にNチャネル型トランジスタで構成するのが好ましい。なお、画素構成には図7や図10の画素構成を適用することにより単極性のトランジスタで形成することができるため単極性表示パネルを作製することができる。もちろん、単極性のトランジスタだけでなくPチャネル型トランジスタも用いてCMOS回路を形成しても良い。また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をICチップなどに形成し、COGなどで実装しても良い。その場合には駆動回路は単極性にする必要がなくPチャネル型トランジスタを組み合わせて用いることができる。また、本実施の形態に示す表示パネルでは図13に示した表示装置におけるバッファ回路1301、バッファ回路1302及びバッファ回路1303が図示されていないが、それぞれの周辺駆動回路にバッファ回路を備えている。
また、画素部1902はスイッチング用TFT1911と、駆動用TFT1912とを含む画素を構成する複数の回路を有している。なお、駆動TFT1912のソース電極は第1の電極1913と接続されている。また、第1の電極1913の端部を覆って絶縁物1914が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
また、カバレッジを良好なものとするため、絶縁物1914の上端部または下端部に曲率を有する曲面が形成されるようにする。例えば、絶縁物1914の材料としてポジ型の感光性アクリルを用いた場合、絶縁物1914の上端部のみに曲率半径(0.2μm〜3μm)を有する曲面を持たせることが好ましい。また、絶縁物1914として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。
第1の電極1913上には、有機化合物を含む層1916、および第2の電極1917がそれぞれ形成されている。ここで、陽極として機能する第1の電極1913に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)膜、窒化チタン膜、クロム膜、タングステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層1916は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層1916には、元素周期律第4族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層1916上に形成される第2の電極(陰極)1917に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCaN)を用いればよい。なお、有機化合物を含む層1916で生じた光が第2の電極1917を透過させる場合には、第2の電極(陰極)1917として、膜厚を薄くした金属薄膜と、透明導電膜(ITO(酸化インジウム酸化スズ合金)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。
さらにシール材1905で封止基板1904を基板1910と貼り合わせることにより、基板1910、封止基板1904、およびシール材1905で囲まれた空間1907に発光素子1918が備えられた構造になっている。なお、空間1907には、不活性気体(窒素やアルゴン等)が充填される場合の他、シール材1905で充填される構成も含むものとする。
なお、シール材1905にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板1904に用いる材料としてガラス基板や石英基板の他、FRP(Fiberglass−Reinforced Plastics)、PVF(ポリビニルフロライド)、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。
図19示すように、信号線駆動回路1901、画素部1902、電位供給線駆動回路1903及び走査線駆動回路1906を一体形成することで、表示装置の低コスト化が図れる。また、この場合において、信号線駆動回路1901、画素部1902、電位供給線駆動回路1903及び走査線駆動回路1906に用いられるトランジスタを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。
なお、表示パネルの構成としては、図19(a)に示したように信号線駆動回路1901、画素部1902、電位供給線駆動回路1903及び走査線駆動回路1906を一体形成した構成に限られず、信号線駆動回路1901に相当する図42に示す信号線駆動回路4201をICチップ上に形成して、COG等で表示パネルに実装した構成としても良い。なお、図42(a)の基板4200、画素部4202、電位供給線駆動回路4204、走査線駆動回路4203、FPC4205、ICチップ4206、ICチップ4207、封止基板4208、シール材4209は図19(a)の基板1910、画素部1902、電位供給線駆動回路1903、走査線駆動回路1906、FPC1909、ICチップ1918、ICチップ1919、封止基板1904、シール材1905に相当する。
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、CMOS等を用いてICチップに形成し、低消費電力化を図る。また、ICチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。
そして、走査線駆動回路4203や電位供給線駆動回路4204を画素部4202と一体形成することで、低コスト化が図れる。そして、この走査線駆動回路4203、電位供給線駆動回路4204及び画素部4202は単極性のトランジスタで構成することでさらなる低コスト化が図れる。画素部4202の有する画素の構成としては実施の形態1、2、3、4及び5で示した画素を適用することができる。よって、開口率の高い画素を提供することが可能となる。
こうして、高精細な表示装置の低コスト化が図れる。また、FPC4205と基板4200との接続部において機能回路(メモリ回路やバッファ回路)が形成されたICチップを実装することで基板面積を有効利用することができる。
また、図19(a)の信号線駆動回路1901、電位供給線駆動回路1903及び走査線駆動回路1906に相当する図42(b)の信号線駆動回路4211、電位供給線駆動回路4214及び走査線駆動回路4213をICチップ上に形成して、COG等で表示パネルに実装した構成としても良い。この場合には高精細な表示装置をより低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とするため、画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望ましい。なお、図42(b)の基板4210、画素部4212、FPC4215、ICチップ4216、ICチップ4217、封止基板4218、シール材4219は図19(a)の基板1910、画素部1902、FPC1909、ICチップ1918、ICチップ1919、封止基板1904、シール材1905に相当する。
また、画素部4212のトランジスタの半導体層にアモルファスシリコンを用いることにより低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能となる。
また、画素の行方向及び列方向に走査線駆動回路、電位供給線駆動回路及び信号線駆動回路を設けなくても良い。例えば、図26(a)に示すようにICチップ上に形成された周辺駆動回路2601が図42(b)に示す、電位供給線駆動回路4214、走査線駆動回路4213及び信号線駆動回路4211の機能を有するようにしても良い。なお、図26(a)の基板2600、画素部2602、FPC2604、ICチップ2605、ICチップ2606、封止基板2607、シール材2608は図19(a)の基板1910、画素部1902、FPC1909、ICチップ1918、ICチップ1919、封止基板1904、シール材1905に相当する。
なお、図26(a)の表示装置の信号線の接続を説明する模式図を図26(b)に示す。基板2610、周辺駆動回路2611、画素部2612、FPC2613、FPC2614有する。FPC2613より周辺駆動回路2611に外部からの信号及び電源電位が入力される。そして、周辺駆動回路2611からの出力は、画素部2612の有する画素に接続された行方向及び列方向の信号線に入力される。
さらに、発光素子1918に適用可能な発光素子の例を図20(a)、(b)に示す。つまり、実施の形態1、実施の形態2、実施の形態3、実施の形態4及び実施の形態5で示した画素に適用可能な発光素子の構成について図20(a)、(b)を用いて説明する。
図20(a)の発光素子は、基板2001の上に陽極2002、正孔注入材料からなる正孔注入層2003、その上に正孔輸送材料からなる正孔輸送層2004、発光層2005、電子輸送材料からなる電子輸送層2006、電子注入材料からなる電子注入層2007、そして陰極2008を積層させた素子構造である。ここで、発光層2005は、一種類の発光材料のみから形成されることもあるが、2種類以上の材料から形成されてもよい。また本発明の素子の構造は、この構造に限定されない。
また、図20(a)で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能である。
図20(a)に示す本発明の素子作製方法は、まず、陽極2002(ITO)を有する基板2001に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極2008を蒸着で形成する。
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。
正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン(以下「H2Pc」と記す)、銅フタロシアニン(以下「CuPc」と記す)などが有効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸(以下「PSS」と記す)をドープしたポリエチレンジオキシチオフェン(以下「PEDOT」と記す)や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド(以下「PI」と記す)がよく用いられる。さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム(以下「アルミナ」と記す)の超薄膜などがある。
正孔輸送材料として最も広く用いられているのは、芳香族アミン系(すなわち、ベンゼン環−窒素の結合を有するもの)の化合物である。広く用いられている材料として、4,4’−ビス(ジフェニルアミノ)−ビフェニル(以下、「TAD」と記す)や、その誘導体である4,4’−ビス[N−(3−メチルフェニル)−N−フェニル−アミノ]−ビフェニル(以下、「TPD」と記す)、4,4’−ビス[N−(1−ナフチル)−N−フェニル−アミノ]−ビフェニル(以下、「α−NPD」と記す)がある。4,4’,4”−トリス(N,N− ジフェニル−アミノ)−トリフェニルアミン(以下、「TDATA」と記す)、4,4’,4”−トリス[N−(3−メチルフェニル)−N− フェニル−アミノ]−トリフェニルアミン(以下、「MTDATA」と記す)などのスターバースト型芳香族アミン化合物が挙げられる。
電子輸送材料としては、金属錯体がよく用いられ、先に述べたAlq3、BAlq、トリス(4−メチル−8−キノリノラト)アルミニウム(以下、「Almq」と記す)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(以下、「Bebq」と記す)などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス[2−(2−ヒドロキシフェニル)−ベンゾオキサゾラト]亜鉛(以下、「Zn(BOX)2」と記す)、ビス[2−(2−ヒドロキシフェニル)−ベンゾチアゾラト]亜鉛(以下、「Zn(BTZ)2」と記す)などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(以下、「PBD」と記す)、OXD−7などのオキサジアゾール誘導体、TAZ、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−20、4−トリアゾール(以下、「p−EtTAZ」と記す)などのトリアゾール誘導体、バソフェナントロリン(以下、「BPhen」と記す)、BCPなどのフェナントロリン誘導体が電子輸送性を有する。
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウムアセチルアセトネート(以下、「Li(acac)」と記す)や8−キノリノラト−リチウム(以下、「Liq」と記す)などのアルカリ金属錯体も有効である。
発光材料としては、先に述べたAlq3、Almq、BeBq、BAlq、Zn(BOX)2、Zn(BTZ)2などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色の4,4’−ビス(2,2 − ジフェニル−ビニル)−ビフェニルや、赤橙色の4−(ジシアノメチレン)−2−メチル−6−(p−ジメチルアミノスチリル)−4H−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。三重項発光材料として、トリス(2−フェニルピリジン)イリジウム、ビス(2−(4’−トリル)ピリジナト−N,C2’)アセチルアセトナトイリジウム(以下「acacIr(tpy)2」と記す)、 2,3,7,8,20,13,17,18−オクタエチル−21H,23Hポルフィリン−白金などが知られている。
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製することができる。
また、実施の形態1で示した図4や図7や図10の画素の場合には図20(b)に示すように図20(a)とは逆の順番に層を形成した発光素子を用いることができる。つまり、基板2011の上に陰極2018、電子注入材料からなる電子注入層2017、その上に電子輸送材料からなる電子輸送層2016、発光層2015、正孔輸送材料からなる正孔輸送層2014、正孔注入材料からなる正孔注入層2013、そして陽極2012を積層させた素子構造である。
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上にTFT及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図21(a)を用いて説明する。
基板2100上に駆動用TFT2101が形成され、駆動用TFT2101のソース電極に接して第1の電極2102が形成され、その上に有機化合物を含む層2103と第2の電極2104が形成されている。
また、第1の電極2102は発光素子の陽極である。そして第2の電極2104は発光素子の陰極である。つまり、第1の電極2102と第2の電極2104とで有機化合物を含む層2103が挟まれているところが発光素子となる。
また、ここで、陽極として機能する第1の電極2102に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。
また、陰極として機能する第2の電極2104に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCaN)からなる金属薄膜と、透明導電膜(ITO(インジウムスズ酸化物)、インジウム亜鉛酸化物(IZO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
こうして、図21(a)の矢印に示すように発光素子からの光を上面に取り出すことが可能になる。つまり、図19の表示パネルに適用した場合には、基板1910側に光が射出することになる。従って上面射出構造の発光素子を表示装置に用いる場合には封止基板1904は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、封止基板1904に光学フィルムを設ければよい。
なお、実施の形態1の図4の画素構成の場合には、第1の電極2102を陰極として機能するMgAg、MgIn、AlLi等の仕事関数の小さい材料からなる金属膜を用いることができる。そして、第2の電極2104にはITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)などの透明導電膜を用いることができる。よって、この構成によれば、上面射出の透過率を高くすることができる。
また、下面射出構造の発光素子について図21(b)を用いて説明する。射出構造以外は図21(a)と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第1の電極2102に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第2の電極2104に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCaN)からなる金属膜を用いることができる。こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
こうして、図21(b)の矢印に示すように発光素子からの光を下面に取り出すことが可能になる。つまり、図19の表示パネルに適用した場合には、基板1910側に光が射出することになる。従って下面射出構造の発光素子を表示装置に用いる場合には基板1910は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板1910に光学フィルムを設ければよい。
両面射出構造の発光素子について図21(c)を用いて説明する。射出構造以外は図21(a)と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第1の電極2102に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第2の電極2104に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCaN)からなる金属薄膜と、透明導電膜(ITO(インジウムスズ酸化物)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
こうして、図21(c)の矢印に示すように発光素子からの光を両面に取り出すことが可能になる。つまり、図19の表示パネルに適用した場合には、基板1910側と封止基板1904側に光が射出することになる。従って両面射出構造の発光素子を表示装置に用いる場合には基板1910および封止基板1904は、ともに光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板1910および封止基板1904の両方に光学フィルムを設ければよい。
また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置にも本発明を適用することが可能である。
図22に示すように、基板2200上に下地膜2202が形成され、その上に駆動用TFT2201が形成され、駆動用TFT2201のソース電極に接して第1の電極2203が形成され、その上に有機化合物を含む層2204と第2の電極2205が形成されている。
また、第1の電極2203は発光素子の陽極である。そして第2の電極2205は発光素子の陰極である。つまり、第1の電極2203と第2の電極2205とで有機化合物を含む層2204が挟まれているところが発光素子となる。図22の構成では白色光を発光する。そして、発光素子の上部に赤色のカラーフィルター2206R、緑色のカラーフィルター2206G、青色のカラーフィルター2206Bを設けられており、フルカラー表示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス(BMともいう)2207が設けられている。
上述した発光素子の構成は組み合わせて用いることができ、本発明の画素構成を有する表示装置に適宜用いることができる。また、上述した表示パネルの構成や、発光素子は例示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。
次に、表示パネルの画素部の部分断面図を示す。
まず、トランジスタの半導体層にポリシリコン(p−Si)膜を用いた場合について図23及び図24を用いて説明する。
ここで、半導体層は、例えば基板上にアモルファスシリコン(a−Si)膜を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜(微結晶半導体膜を含む)であれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。
そして、アモルファスシリコン膜をレーザ結晶化法や、RTAやファーネスアニール炉を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などにより結晶化させる。もちろん、これらを組み合わせて行っても良い。
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。
さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターニングして、結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導体層に用いる。
図23に示すように、基板23101上に下地膜23102が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ23118のチャネル形成領域23103及びソース又はドレイン領域となる不純物領域23105、並びに容量素子23119の下部電極となるチャネル形成領域23106、LDD領域23107及び不純物領域23108を有する。なお、チャネル形成領域23103及びチャネル形成領域23106にはチャネルドープが行われていても良い。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜23102としては、窒化アルミニウム(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
半導体層上にはゲート絶縁膜23109を介してゲート電極23110及び容量素子の上部電極23111が形成されている。
駆動トランジスタ23118及び容量素子23119を覆って層間絶縁膜23112が形成され、層間絶縁膜23112上にコンタクトホールを介して配線23113が不純物領域23105と接している。配線23113に接して画素電極23114が形成され、画素電極23114の端部及び配線23113を覆って第2の層間絶縁物23115が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そして、画素電極23114上に有機化合物を含む層23116及び対向電極23117が形成され、画素電極23114と対向電極23117とで有機化合物を含む層23116が挟まれた領域では発光素子23120が形成されている。
また、図23(b)に示すように、容量素子23119の下部電極の一部を構成するLDD領域が、上部電極23111と重なるような領域23202を設けても良い。なお、図23(a)と共通するところは共通の符号を用い、説明は省略する。
また、図24(a)に示すように、駆動トランジスタ23118の不純物領域23105と接する配線23113と同じ層に形成された第2の上部電極23301を有していても良い。なお、図23(a)と共通するところは共通の符号を用い、説明は省略する。第2の上部電極23301と上部電極23111とで層間絶縁膜23112を挟みこみ、第2の容量素子を構成している。また、第2の上部電極23301は不純物領域23108と接しているため、上部電極23111とチャネル形成領域23106とでゲート絶縁膜23102を挟みこんで構成される第1の容量素子と、上部電極23111と第2の上部電極23301とで層間絶縁膜23112を挟みこんで構成される第2の容量素子と、が並列に接続され、第1の容量素子と第2の容量素子からなる容量素子23302を構成している。この容量素子23302の容量は第1の容量素子と第2の容量素子の容量を加算した合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる。つまり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。
また、図24(b)に示すような容量素子の構成としても良い。基板24101上に下地膜24102が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ24118のチャネル形成領域24103及びソース又はドレイン領域となる不純物領域24105を有する。なお、チャネル形成領域24103はチャネルドープが行われていても良い。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜23102としては、窒化アルミニウム(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
半導体層上にはゲート絶縁膜24106を介してゲート電極24107及び第1の電極24108が形成されている。
駆動トランジスタ24118及び第1の電極24108を覆って第1の層間絶縁膜24109が形成され、第1の層間絶縁膜24109上にコンタクトホールを介して配線24110が不純物領域24105と接している。また、配線24110と同じ材料からなる同層の第2の電極24111が形成される。
さらに、配線24110及び第2の電極24111を覆うように第2の層間絶縁膜24112が形成され、第2の層間絶縁膜24112上にコンタクトホールを介して、配線24110と接して画素電極24113が形成されている。また、画素電極24113のと同じ材料からなる同層の第3の電極24114が形成されている。ここで、第1の電極24108、第2の電極24111及び第3の電極24114からなる容量素子24119が形成される。
画素電極24113と第3の電極24114の端部を覆って絶縁物24115が形成され、第3の層間絶縁物24115及び第3の電極24114上に有機化合物を含む層24116及び対向電極24117が形成され、画素電極24113と対向電極24117とで有機化合物を含む層24116が挟まれた領域では発光素子24120が形成されている。
上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図23及び図24に示したような構成が挙げられる。なお、図23及び図24に示したトランジスタの構造はトップゲートの構造のトランジスタの一例である。つまり、トランジスタはP型でもN型でもよい。N型の場合には、LDD領域はゲート電極と重なっていても良いし、ゲート電極と重なっていなくても良いし、又はLDD領域の一部の領域が重なっていてもよい。さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部にLDD領域が自己整合的に設けられていても良い。また、ゲート電極は二つに限られず三以上のマルチゲート構造でも良いし、一つのゲート電極でも良い。
本発明の画素を構成するトランジスタの半導体層(チャネル形成領域やソース領域やドレイン領域など)に結晶性半導体膜を用いることで、例えば、図2における電位供給線駆動回路201、走査線駆動回路202及び信号線駆動回路203を画素部204と一体形成することが容易になる。また、図13の構成においては、バッファ回路1301、バッファ回路1302及びバッファ回路1303も一体形成が容易になる。また、図13の信号線駆動回路203の一部を画素部204と一体形成し、一部はICチップ上に形成して図19の表示パネルに示すようにCOG等で実装しても良い。こうして、製造コストの削減を図ることができる。
また、半導体層にポリシリコン(p−Si)を用いたトランジスタの構成として、基板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位置するボトムゲートのトランジスタを適用した表示パネルの部分断面を図27に示す。
基板2701上に下地膜2702が形成されている。さらに下地膜2702上にゲート電極2703が形成されている。また、ゲート電極と同層に同じ材料からなる第1の電極2704が形成されている。ゲート電極2703の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
また、ゲート電極2703及び第1の電極2704を覆うようにゲート絶縁膜2705が形成されている。ゲート絶縁膜2705としては酸化珪素膜や窒化珪素膜などが用いられる。
また、ゲート絶縁膜2705上に、半導体層が形成されている。半導体層は駆動トランジスタ2722のチャネル形成領域2706、LDD領域2707及びソース又はドレイン領域となる不純物領域2708、並びに容量素子2723の第2の電極となるチャネル形成領域2709、LDD領域2710及び不純物領域2711を有する。なお、チャネル形成領域2706及びチャネル形成領域2709はチャネルドープが行われていても良い。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜2702としては、窒化アルミニウム(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
半導体層を覆って第1の層間絶縁膜2712が形成され、第1の層間絶縁膜2712上にコンタクトホールを介して配線2713が不純物領域2708と接している。また、配線2713と同層に同じ材料で第3の電極2714が形成されている。第1の電極2704、第2の電極、第3の電極2714によって容量素子2723が構成されている。
また、第1の層間絶縁膜2712には開口部2715が形成されている。駆動トランジスタ2722、容量素子2723及び開口部2715を覆うように第2の層間絶縁膜2716が形成され、第2の層間絶縁膜2716上にコンタクトホールを介して、画素電極2717が形成されている。また、画素電極2717の端部を覆って絶縁物2718が形成されている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素電極2717上に有機化合物を含む層2719及び対向電極2720が形成され、画素電極2717と対向電極2720とで有機化合物を含む層2719が挟まれた領域では発光素子2721が形成されている。そして、発光素子2721の下部に開口部2715が位置している。つまり、発光素子2721からの発光を基板側から取り出すときには開口部2715を有するため透過率を高めることができる。
また、図27(a)において画素電極2717と同層に同じ材料を用いて第4の電極2724を形成して、図27(b)のような構成としてもよい。すると、第1の電極2704、第2の電極、第3の電極2714及び第4の電極2724によって構成される容量素子2725を形成することができる。
次に、トランジスタの半導体層にアモルファスシリコン(a−Si:H)膜を用いた場合について説明する。図28にはトップゲートのトランジスタ、図29及び図30にはボトムゲートのトランジスタの場合について示す。
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図28(a)に示す。図28(a)に示すように、基板2801上に下地膜2802が形成されている。さらに下地膜2802上に画素電極2803が形成されている。また、画素電極2803と同層に同じ材料からなる第1の電極2804が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜2802としては、窒化アルミニウム(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
また、下地膜2802上に配線2805及び配線2806が形成され、画素電極2803の端部が配線2805で覆われている。配線2805及び配線2806の上部にN型の導電型を有するN型半導体層2807及びN型半導体層2808が形成されている。また、配線2805と配線2806の間であって、下地膜2802上に半導体層2809が形成されている。そして、半導体層2809の一部はN型半導体層2807及びN型半導体層2808上にまで延長されている。なお、この半導体層はアモルファスシリコン(a−Si:H)、微結晶半導体(μ−Si:H)等の非結晶性を有する半導体膜で形成されている。また、半導体層2809上にゲート絶縁膜2810が形成されている。また、ゲート絶縁膜2810と同層の同じ材料からなる絶縁膜2811が第1の電極2804上にも形成されている。なお、ゲート絶縁膜2810としては酸化珪素膜や窒化珪素膜などが用いられる。
また、ゲート絶縁膜2810上に、ゲート電極2812が形成されている。また、ゲート電極と同層に同じ材料でなる第2の電極2813が第1の電極2804上に絶縁膜2811を介して形成されている。第1の電極2804及び第2の電極2813で絶縁膜2811を挟まれた容量素子2819が形成されている。また、画素電極2803の端部、駆動トランジスタ2818及び容量素子2819を覆い、層間絶縁膜2814が形成されている。
層間絶縁物2814及びその開口部に位置する画素電極2803上に有機化合物を含む層2815及び対向電極2816が形成され、画素電極2803と対向電極2816とで有機化合物を含む層2815が挟まれた領域では発光素子2817が形成されている。
なお、図22のように白色光の発光素子でなくてもよい。つまり、R(赤)、G(緑)、青(B)の色の発光素子にそれぞれR(赤)、G(緑)、青(B)のカラーフィルターを設けることにより、R(赤)、G(緑)、青(B)の色の発光素子から得られる光の不要な周波数成分をカットし、色純度を高めることができる。よって、忠実な色再現性のある表示装置を提供することができる。また、カラーフィルターを用いることにより、反射光を低減することができるので、偏光板を設けなくても外部の光が写り込むのを抑えることができる。したがって、別途偏光板を設けることによる透過率の低下を招くことなく、外部の光の写り込みを抑えることができる。
また、図28(a)に示す第1の電極2804を図28(b)に示すように第1の電極2820で形成してもよい。第1の電極2820は配線2805及び2806と同層の同一材料で形成されている。
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示パネルの部分断面を図29に示す。
基板2901上に下地膜2902が形成されている。さらに下地膜2902上にゲート電極2903が形成されている。また、ゲート電極と同層に同じ材料からなる第1の電極2904が形成されている。ゲート電極2903の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
また、ゲート電極2903及び第1の電極2904を覆うようにゲート絶縁膜2905が形成されている。ゲート絶縁膜2905としては酸化珪素膜や窒化珪素膜などが用いられる。
また、ゲート絶縁膜2905上に、半導体層2906が形成されている。また、半導体層2906と同層に同じ材料からなる半導体層2907が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜2902としては、窒化アルミニウム(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
半導体層2906上にはN型の導電性を有するN型半導体層2908、2909が形成され、半導体層2907上にはN型半導体層2910が形成されている。
N型半導体層2908、2909上にはそれぞれ配線2911、2912が形成され、N型半導体層2910上には配線2911及び2912と同層の同一材料からなる導電層2913が形成されている。
半導体層2907、N型半導体層2910及び導電層2913からなる第2の電極が構成される。なお、この第2の電極と第1の電極2904でゲート絶縁膜2905を挟み込んだ構造の容量素子2920が形成されている。
また、配線2911の一方の端部は延在し、その延在した配線2911上部に接して画素電極2914が形成されている。
また、画素電極2914の端部、駆動トランジスタ2919及び容量素子2920を覆うように絶縁物2915が形成されている。
画素電極2914及び絶縁物2915上には有機化合物を含む層2916及び対向電極2917が形成され、画素電極2914と対向電極2917とで有機化合物を含む層2916が挟まれた領域では発光素子2918が形成されている。
容量素子の第2の電極の一部となる半導体層2907及びN型半導体層2910は設けなくても良い。つまり第2の電極は導電層2913とし、第1の電極2904と導電層2913でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
なお、図29(a)において、配線2911を形成する前に画素電極2914を形成することで、図29(b)に示すような、画素電極2914からなる第2の電極2921と第1の電極2904でゲート絶縁膜2905が挟まれた構造の容量素子2922を形成することができる。
なお、図29では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図30(a)、(b)を用いて説明する。
図30(a)に示すチャネル保護型構造のトランジスタは図29(a)に示したチャネルエッチ構造の駆動トランジスタ2919の半導体層2906のチャネルが形成される領域上にエッチングのマスクとなる絶縁物3001が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
また、同様に、図30(b)に示すチャネル保護型構造のトランジスタは図29(b)に示したチャネルエッチ構造の駆動トランジスタ2919の半導体層2906のチャネルが形成される領域上にエッチングのマスクとなる絶縁物3001が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
本発明の画素を構成するトランジスタの半導体層(チャネル形成領域やソース領域やドレイン領域など)に非晶質半導体膜を用いることで、製造コストを削減することができる。例えば、図7に示す画素構成を用いることで非晶質半導体膜を適用することが可能である。
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。
(実施の形態11)
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。
図44(A)はディスプレイであり、筐体44001、支持台44002、表示部44003、スピーカ部44004、ビデオ入力端子44005等を含む。本発明の画素構成を有する表示装置を表示部44003に用いることができる。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明を表示部44003に用いたディスプレイは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
近年、ディスプレイの大型化のニーズが強くなっている。そして、ディスプレイの大型化に伴い価格の上昇が問題となっている、よって、いかに製造コストの削減を図り、高品質な製品を少しでも低価格に抑えるかが課題となる。
例えば、図7の画素構成を表示パネルの画素部に用いることで、単極性のトランジスタからなる表示パネルを提供することができる。よって、工程数を減らし製造コストを削減することができる。
また、図19(a)に示すように画素部と周辺の駆動回路を一体形成することにより、単極性のトランジスタからなる回路で構成された表示パネルを形成することができる。この表示パネルを大型ディスプレイの表示部に用いることでディスプレイの作製コスト削減を図ることができる。
また、画素部を構成する回路のトランジスタの半導体層に非晶質半導体(例えばアモルファスシリコン(a−Si:H))を用いることで、工程を簡略化し、さらなるコストダウンが図れる。この場合には図42(b)に示したように、画素部の周辺の駆動回路をICチップ上に形成し、COG等で表示パネルに実装する良い。このように、非晶質半導体を用いることでディスプレイの大型化が容易になる。
図44(B)はカメラであり、本体44101、表示部44102、受像部44103、操作キー44104、外部接続ポート44105、シャッター44106等を含む。
近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、いかに高性能なものを低価格に抑えるかが重要となる。本発明を表示部44102に用いたデジタルカメラは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
例えば、図7の画素構成を画素部に用いることで、単極性のトランジスタからなる画素部を形成することができる。また、図42(a)に示すように、動作速度の高い信号線駆動回路はICチップ上に形成し、比較的動作速度の低い走査線駆動回路や電位供給線駆動回路を画素部と共に単極性のトランジスタで構成される回路で一体形成することで、高性能化を実現し、低コスト化を図ることができる。また、画素部と、画素部と共に一体形成する走査線駆動回路に用いられるトランジスタの半導体層に非晶質半導体、例えばアモルファスシリコンを適用することでさらなる低コスト化が図れる。
図44(C)はコンピュータであり、本体44201、筐体44202、表示部44203、キーボード44204、外部接続ポート44205、ポインティングマウス44206等を含む。本発明を表示部44203に用いたコンピュータは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
図44(D)はモバイルコンピュータであり、本体44301、表示部44302、スイッチ44303、操作キー44304、赤外線ポート44305等を含む。本発明を表示部44302に用いたモバイルコンピュータは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
図44(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体44401、筐体44402、表示部A44403、表示部B44404、記録媒体(DVD等)読み込み部44405、操作キー44406、スピーカ部44407等を含む。表示部A44403は主として画像情報を表示し、表示部B44404は主として文字情報を表示することができる。本発明を表示部A44403や表示部B44404に用いた画像再生装置は、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
図44(F)はゴーグル型ディスプレイであり、本体44501、表示部44502、アーム部44503を含む。本発明を表示部44502に用いたゴーグル型ディスプレイは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
図44(G)はビデオカメラであり、本体44601、表示部44602、筐体44603、外部接続ポート44604、リモコン受信部44605、受像部44606、バッテリ44607、音声入力部44608、操作キー44609、接眼部44610等を含む。本発明を表示部44602に用いたビデオカメラは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
図44(H)は携帯電話機であり、本体44701、筐体44702、表示部44703、音声入力部44704、音声出力部44705、操作キー44706、外部接続ポート44707、アンテナ44708等を含む。
近年、携帯電話機はゲーム機能やカメラ機能、電子マネー機能等を搭載し、高付加価値の携帯電話機のニーズが強くなっている。さらに、ディスプレイも高精細なものが求められている。本発明を表示部44703に用いた携帯電話機は、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
例えば、図7の画素構成を画素部に用いることで、画素の開口率を向上させることができる。具体的には、発光素子を駆動する駆動トランジスタにNチャネル型のトランジスタを用いることで開口率が向上する。よって、高精細な表示部を有する携帯電話機を提供することができる。
また、開口率が向上することから、図21(c)に示すような両面射出構造の表示装置を表示部に有し、付加価値が高く、高精細な表示部を有する携帯電話を提供することができる。
このように多機能化し、携帯電話機は使用頻度が高まる一方で、一回の充電により長時間使用できることが要求される。
例えば、図42(b)に示すように周辺駆動回路をICチップ上に形成し、CMOS等を用いることにより低消費電力化を図ることが可能である。
このように本発明は、あらゆる電子機器に適用することが可能である。