JP5640066B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5640066B2
JP5640066B2 JP2012270886A JP2012270886A JP5640066B2 JP 5640066 B2 JP5640066 B2 JP 5640066B2 JP 2012270886 A JP2012270886 A JP 2012270886A JP 2012270886 A JP2012270886 A JP 2012270886A JP 5640066 B2 JP5640066 B2 JP 5640066B2
Authority
JP
Japan
Prior art keywords
potential
transistor
pixel
signal
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012270886A
Other languages
English (en)
Other versions
JP2013101357A (ja
Inventor
木村　肇
肇 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012270886A priority Critical patent/JP5640066B2/ja
Publication of JP2013101357A publication Critical patent/JP2013101357A/ja
Application granted granted Critical
Publication of JP5640066B2 publication Critical patent/JP5640066B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G09G2300/0866—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes by means of changes in the pixel supply voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/861—Repairing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Electroluminescent Light Sources (AREA)

Description

本発明は負荷に供給する電流をトランジスタで制御する機能を設けた半導体装置に係り
、特に電流によって輝度が変化する電流駆動型発光素子で形成された画素や、その信号線
駆動回路を含む表示装置に関する。また、その駆動方法に関する。また、その表示装置を
表示部に有する電子機器に関する。
近年、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型
の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子と
しては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎ
ｇ Ｄｉｏｄｅ））、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕ
ｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などが注目を集めており、ＥＬディスプレイなどに用
いられるようになってきている。ＯＬＥＤなどの発光素子は自発光型であるため、液晶デ
ィスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点
がある。なお、発光素子の輝度は、そこを流れる電流値によって制御される。
このような表示装置の階調を表現する駆動方式として、デジタル方式とアナログ方式があ
る。デジタル方式はデジタル制御で発光素子をオンオフさせ、階調を表現している。デジ
タル方式の場合、発光・非発光の２状態しかないため、このままでは、２階調しか表現で
きない。そこで、別の手法を組み合わせて、多階調化を図ることが行われている。多階調
化のための手法としては、時間階調法を用いられることが多い。デジタル時間階調方式は
、画素毎の輝度の均一性に優れる反面、周波数を高くする必要があり、消費電力が大きく
なってしまう。一方、アナログ方式には、発光素子の発光強度をアナログ制御する方式と
発光素子の発光時間をアナログ制御する方式がある。発光強度をアナログ制御する方式は
、画素毎の薄膜トランジスタ（以下ＴＦＴともいう）の特性のバラツキの影響を受けやす
く、画素毎の発光にもバラツキが生じてしまう。これに対して、発光時間をアナログ制御
し、画素毎の発光の均一性に優れるアナログ時間階調方式の表示装置が非特許文献１に記
載されている（非特許文献１参照）。
非特許文献１に記載の表示装置の画素は、発光素子と発光素子を駆動するトランジスタと
によりインバータを構成している。駆動トランジスタのゲート端子がインバータの入力端
子となり、駆動トランジスタのドレイン端子がインバータの出力端子となる。そして、イ
ンバータの出力を、発光素子の陽極に入力する。画素に映像信号電圧を書き込む際には、
インバータをオンとオフの中間に設定する。そして、発光期間には画素に三角波電圧を入
力することでインバータの出力を制御する。つまり、発光素子の陽極に入力される電位と
なるインバータの出力を制御することで、発光素子の発光・非発光を制御している。
ＳＩＤ ０４ ＤＩＧＥＳＴ Ｐ１３９４〜Ｐ１３９７
ここで、抵抗負荷型インバータを図１０（ｂ）に示し、その抵抗負荷型インバータ伝達特
性を図１０（ａ）に示す。図１０（ａ）の横軸は抵抗負荷型インバータの入力端子への入
力電位Ｖｉｎを示し、縦軸は抵抗負荷型インバータの出力端子からの出力電位Ｖｏｕｔを
示している。抵抗負荷型インバータはトランジスタと抵抗素子から構成され、トランジス
タのソース端子には高電源電位Ｖｄｄが入力され、ドレイン端子には抵抗素子の一方の端
子が接続されている。また抵抗素子の他方の端子に低電源電位Ｖｓｓが入力されている。
なお、ここではＶｓｓ＝０Ｖとする。トランジスタのゲート端子が抵抗負荷型インバータ
の入力端子となり、トランジスタのドレイン端子が抵抗負荷型インバータの出力端子とな
る。
図１０（ａ）に示す曲線１００２はある抵抗負荷型インバータのインバータ伝達特性を示
し、曲線１００１は抵抗負荷型インバータを構成するトランジスタの電流供給能力が高い
場合の抵抗負荷型インバータ伝達特性を示し、曲線１００３はトランジスタの電流供給能
力が低い場合の抵抗負荷型インバータ伝達特性を示している。
つまり、入力電位が十分に高くトランジスタがオフしているときには、抵抗負荷型インバ
ータの出力端子の電位は０Ｖの電位となり、トランジスタが十分にオンしているときには
、抵抗負荷型インバータの出力端子の電位はＶｄｄとなる。
ここで、抵抗負荷型インバータの出力Ｖｏｕｔは、電源電位Ｖｄｄと抵抗素子の抵抗Ｒと
トランジスタのソースドレイン間電流Ｉｄを用いて以下の［数１］の式で表される。
Figure 0005640066
また、トランジスタのソースドレイン間電流Ｉｄは、飽和領域での動作のときは、次の［
数２］の式で示される。なお、μはトランジスタのキャリア移動度を、Ｃｏｘはゲート絶
縁膜の容量を、Ｗ／Ｌはトランジスタのチャネル幅Ｗとチャネル長Ｌの比を、Ｖｔｈはト
ランジスタのしきい値電圧を示す。
Figure 0005640066
よって、トランジスタの電流供給能力はμ、Ｃｏｘ、Ｗ／Ｌ、Ｖｔｈなどの大きさによっ
て異なってくる。したがって、トランジスタのこれらの値のバラツキによって抵抗負荷型
インバータ伝達特性が異なってしまう。
このような抵抗負荷型インバータ伝達特性のバラツキは、抵抗素子として発光素子を用い
た場合にも同様に生じる。すると、非特許文献１に記載された画素を有する表示装置にお
いても、曲線１００１や曲線１００２や曲線１００３のような抵抗負荷型インバータ伝達
特性の画素が存在することとなる。すると、トランジスタが飽和領域でオンしてからトラ
ンジスタがオフし、抵抗負荷型インバータの出力電位がＶｘとなるまでの時間はもちろん
のこと、入力端子と出力端子が導通され、オフセットキャンセルされたそれぞれの抵抗負
荷型インバータの入力電位Ｖｉｎｖ１、Ｖｉｎｖ２、Ｖｉｎｖ３から抵抗負荷型インバー
タの出力電位がＶｘとなるそれぞれの入力電位Ｖａ１、Ｖａ２、Ｖａ３までの時間も抵抗
負荷型インバータの伝達特性の異なる画素毎でばらつくこととなる。
したがって、アナログの時間で階調を表現する駆動方式の表示装置において、同じ階調の
表示であっても画素間で異なってしまい、きれいな表示ができなくなってしまう。
また、従来の構成では画素中のトランジスタや配線の数が多くなってしまい、開口率が低
くなってしまうなどの問題がある。開口率の高い画素と開口率の低い画素で同様の光度を
得る場合、開口率の低い画素は、開口率が高い画素に比べて発光素子の輝度を高くする必
要がある。よって、開口率の低い画素は、発光素子の劣化の進行が早くなってしまう。ま
た、輝度を高くするため消費電力も高くなってしまう。
また、画素中のトランジスタや配線の数が多くなると、歩留まりも低くなりやすく、表示
パネルのコストも高くなってしまう。
そこで、トランジスタの特性バラツキに起因する抵抗負荷型インバータ伝達特性がばらつ
いても、それらの影響を抑制し、きれいに階調を表示することができるアナログ時間階調
方式の表示装置を提供することを本発明の課題とする。さらに、開口率の高い画素を有す
る表示装置を提供し、発光素子の信頼性の向上や、表示パネルのコスト増加を抑制した表
示装置を提供することを課題とする。
また、それらの表示装置を表示部に有する電子機器を提供することを課題とする。
本発明は、相補的にオンオフするＮチャネル型トランジスタとＰチャネル型トランジスタ
で構成されるＣＭＯＳインバータを画素に適用し、ＣＭＯＳインバータの片方の電源電位
として他の行の画素の選択を制御する信号の電位を用いるものである。
本発明の半導体装置は、
ゲート端子、ソース端子、ドレイン端子を有する第１のトランジスタと、
ゲート端子、ソース端子、ドレイン端子を有する第２のトランジスタと、
ゲート端子、ソース端子、ドレイン端子を有する第３のトランジスタと、
第１の電極と第２の電極を有する容量素子と、
を有し、
該第１のトランジスタのゲート端子は第１の走査線に接続され、
該第２のトランジスタのソース端子又はドレイン端子の一方は電源線に接続され、
該第３のトランジスタのソース端子又はドレイン端子の一方は第２の走査線に接続され、
該容量素子の第１の電極が該第２のトランジスタのゲート端子および該第３のトランジス
タのゲート端子に接続され、該容量素子の第２の電極が信号線に接続され、
該第２のトランジスタのソース端子又はドレイン端子の他方および該第３のトランジスタ
のソース端子又はドレイン端子の他方が画素電極に接続され、
該第１のトランジスタのソース端子又はドレイン端子の一方が、該第２のトランジスタの
ソース端子又はドレイン端子の他方および該第３のトランジスタのソース端子又はドレイ
ン端子の他方に接続され、
該第１のトランジスタのソース端子又はドレイン端子の他方が、該第２のトランジスタの
ゲート端子および該第３のトランジスタのゲート端子に接続されている。
また、本発明の半導体装置は、上記構成において、該第１のトランジスタおよび該第３の
トランジスタはＮチャネル型トランジスタであり、該第２のトランジスタはＰチャネル型
トランジスタである。
本発明の表示装置は、複数の画素がマトリクス状に配置され、
前記複数の画素の少なくとも１つは、Ｐチャネル型トランジスタ及びＮチャネル型トラン
ジスタからなるＣＭＯＳインバータと、
該ＣＭＯＳインバータの入力端子と出力端子との間に接続されたスイッチと、
アナログの電位が入力される信号線と、
該ＣＭＯＳインバータの入力端子と該信号線との電位差を保持する容量素子と、
該ＣＭＯＳインバータの出力により発光又は非発光が制御される発光素子と、
をそれぞれ備える複数の画素がマトリクスに配置され、
該ＣＭＯＳインバータの片方の電源電位として、前記画素のうち他の少なくとも１つの画
素のスイッチのオンオフを制御するための信号の電位が用いられる。
本発明の他の構成の表示装置は、上記構成において、該スイッチにＮチャネル型トランジ
スタを用いている。
本発明の他の構成の表示装置は、上記構成において、該スイッチにＰチャネル型トランジ
スタを用いている。
本発明の表示装置は、
ゲート端子、ソース端子、ドレイン端子を有する第１のトランジスタと、
ゲート端子、ソース端子、ドレイン端子を有する第２のトランジスタと、
ゲート端子、ソース端子、ドレイン端子を有する第３のトランジスタと、
第１の電極と第２の電極を有する容量素子と、
画素電極を有する発光素子と、
を有し、
該第１のトランジスタのゲート端子は第１の走査線に接続され、
該第２のトランジスタのソース端子又はドレイン端子の一方は電源線に接続され、
該第３のトランジスタのソース端子又はドレイン端子の一方は第２の走査線に接続され、
該容量素子の第１の電極が該第２のトランジスタのゲート端子および該第３のトランジス
タのゲート端子に接続され、該容量素子の第２の電極が信号線に接続され、
該発光素子の画素電極が該第２のトランジスタのソース端子又はドレイン端子の他方およ
び該第３のトランジスタのソース端子又はドレイン端子の他方に接続され、
該第１のトランジスタのソース端子又はドレイン端子の一方が、該第２のトランジスタの
ソース端子又はドレイン端子の他方および該第３のトランジスタのソース端子又はドレイ
ン端子の他方に接続され、
該第１のトランジスタのソース端子又はドレイン端子の他方が、該第２のトランジスタの
ゲート端子および該第３のトランジスタのゲート端子に接続されている。
また、本発明の表示装置は、上記構成において、該第１のトランジスタおよび該第３のト
ランジスタはＮチャネル型トランジスタであり、該第２のトランジスタはＰチャネル型ト
ランジスタである。
なお、明細書に示すスイッチは、様々な形態のものを用いることができ、一例として、
電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるもので
あればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トラ
ンジスタでもよいし、ダイオード（ＰＮダイオード、ＰＩＮダイオード、ショットキーダ
イオード、ダイオード接続のトランジスタなど）でもよいし、それらを組み合わせた論理
回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは
、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されな
い。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジ
スタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設
けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作さ
せるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に
近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源
（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜ
なら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすい
からである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチ
にしてもよい。ＣＭＯＳ型のスイッチにすると、スイッチを介して出力する電圧（つまり
入力電圧）が、出力電圧に対して、高かったり、低かったりして、状況が変化する場合に
おいても、適切に動作を行うことが出来る。
なお、本発明において接続されているとは、電気的に接続されていることと同義である。
したがって、間に別の素子やスイッチなどが配置されていてもよい。
なお、発光素子は、様々な形態を用いることが出来る。例えば、ＥＬ素子（有機ＥＬ素子
、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子
インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デ
ジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノ
チューブ、など、電気磁気的作用によりコントラストが変化する表示媒体を適用すること
ができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を
用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平
面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ
−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディス
プレイ、電子インクを用いた表示装置としては電子ペーパーがある。
本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結
晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体
基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイ
ポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他
のトランジスタを適用することができる。また、トランジスタが配置されている基板の種
類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板などにトラン
ジスタを配置することが出来る。
本明細書においては、一画素とは色要素の一要素の画素を示すものとする。よって、Ｒ（
赤）Ｇ（緑）Ｂ（青）の色要素からなるフルカラー表示装置の場合には、一画素とはＲの
色要素の画素やＧの色要素の画素やＢの色要素の画素のいずれか一をいうものとする。
なお、本明細書において、画素がマトリクスに配置されているとは、縦縞と横縞を組み合
わせたいわゆる格子状に配列されているストライプ配置の場合はもちろんのこと、三色の
色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、１つの画像の最小要素を表す三
つの色要素の画素がいわゆるデルタ配置されている場合も含むものとする。
なお、本明細書において、半導体装置とは半導体素子（トランジスタやダイオードなど）
を含む回路を有する装置をいう。
なお、本明細書において発光素子の陽極及び陰極とは、発光素子に順方向電圧を印加した
ときの電極をいうものとする。
画素内のインバータを構成するトランジスタの特性が画素毎にばらついても、それらの影
響を低減し、きれいに階調を表示することができる表示装置を提供することができる。
また、画素の開口率を高くし、発光素子の劣化の進行を抑え、信頼性の向上を図ることが
できる。また、歩留まりが向上し、コストの抑制を図ることができる。
本発明の画素構成を示す図。 本発明の画素構成を有する表示装置を説明する図。 本発明の画素構成を有する表示装置のタイミングチャートを示す図。 本発明の画素構成を示す図。 本発明の画素構成を有する表示装置のタイミングチャートを示す図。 本発明の画素構成を示す図。 本発明の画素構成を有する表示装置のタイミングチャートを示す図。 本発明の画素構成を示す図。 本発明の画素構成を有する表示装置のタイミングチャートを示す図。 本発明の画素構成を示す図。 本発明の画素構成を有する表示装置のタイミングチャートを示す図。 周期的に変化する波形を説明する図。 本発明の画素構成を有する表示装置を説明する図。 信号の立ち上がり及び立ち下がりの遅延の発生を説明する図。 本発明の画素構成を有する表示装置に適用可能なバッファを示す図。 本発明の画素構成を有する表示装置に適用可能なバッファを示す図。 本発明の画素構成を有する表示装置に適用可能なＤＡ変換回路の一例を示す図。 本発明の画素構成を有する表示装置に適用可能なＤＡ変換回路の一例を示す図。 本発明の画素構成を有する表示パネルを説明する図。 本発明の画素構成の有する表示装置に適用可能な発光素子の例を示す図。 発光素子の射出構造を説明する図。 カラーフィルターを用いてフルカラー表示を行う表示パネルの断面図。 表示パネルの部分断面図。 表示パネルの部分断面図。 本発明の表示装置の模式図。 本発明の画素構成を有する表示パネルを説明する図。 表示パネルの部分断面図。 表示パネルの部分断面図。 表示パネルの部分断面図。 表示パネルの部分断面図。 本発明の表示装置に適用可能な信号線駆動回路の例。 本発明の表示装置に適用可能な信号線駆動回路の例。 本発明の表示装置に適用可能な信号線駆動回路の例。 本発明の表示装置に適用可能な信号線駆動回路の例。 本発明の表示装置に適用可能な信号線駆動回路の例。 本発明の表示装置に適用可能な信号線駆動回路の例。 本発明の表示装置に適用可能な信号線駆動回路の例。 本発明の表示装置に適用可能な信号線駆動回路の例。 本発明の表示装置に適用可能な信号線駆動回路の例。 本発明の表示装置に適用可能な信号線駆動回路の例。 本発明の表示装置に適用可能な信号線駆動回路の例。 本発明の画素構成を有する表示パネルを説明する図。 本発明の画素構成を有する表示装置を説明する図。 本発明の画素構成を有する表示装置を画素部に適用可能な電子機器の例を示す図。 ＥＬモジュールの例。 ＥＬテレビ受像機の主要な構成を示すブロック図。 本発明の適用可能な携帯電話機の例。 本発明の画素構成を示す図。 本発明の画素構成を有する表示装置のタイミングチャートを示す図。 本発明の画素構成を示す図。 本発明の画素構成を有する表示装置を説明する図。 本発明の画素構成を有する表示装置を説明する図。 本発明の画素構成を有する表示装置のタイミングチャートを示す図。 本発明の画素構成を有する表示装置のタイミングチャートを示す図。 本発明の画素構成を示す図。 本発明の画素構成を有する表示装置を説明する図。 本発明の画素構成を示す図。 本発明の画素構成を示す図。 本発明の画素構成を示す図。 本発明の画素構成を示す図。 本発明の画素構成を示す図。 （ａ）本発明の画素構成を示す図。（ｂ）三角波電位を示す図。 書き込み期間に信号線に供給する信号と、発光期間に信号線に供給する電位との関係を説明する図。 書き込み期間に信号線に供給する信号と、発光期間に信号線に供給する電位との関係を説明する図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
、本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では本発明の表示装置の画素構成とその動作原理について説明する。
まず、図１を用いて本発明の表示装置の画素構成について詳細に説明する。ここでは、列
方向に並んで配置された二画素のみを図示しているが、表示装置の画素部は実際には行方
向と列方向にマトリクスに複数の画素が配置されている。
画素は、駆動トランジスタ（第２のトランジスタ）１０１と、相補用トランジスタ（第３
のトランジスタ）１０２と、容量素子１０３と、スイッチング用トランジスタ（第１のト
ランジスタ）１０４と、発光素子１０５と、走査線（Ｓｅｌｅｃｔ ｌｉｎｅ）１０６と
、信号線（Ｄａｔａ ｌｉｎｅ）１０７と、電源線１０８とを有している。なお、駆動ト
ランジスタ１０１にはＰチャネル型トランジスタ、相補用トランジスタ１０２及びスイッ
チング用トランジスタ１０４にはＮチャネル型トランジスタを用いている。
駆動トランジスタ１０１は、第１端子（ソース端子又はドレイン端子の一方）が電源線１
０８と接続され、第２端子（ソース端子又はドレイン端子の他方）が相補用トランジスタ
１０２の第２端子（ソース端子又はドレイン端子の他方）と接続され、ゲート端子が相補
用トランジスタ１０２のゲート端子と接続されている。さらに、駆動トランジスタ１０１
及び相補用トランジスタ１０２のゲート端子は、容量素子１０３を介して信号線１０７に
接続されると共に、スイッチング用トランジスタ１０４を介して駆動トランジスタ１０１
及び相補用トランジスタ１０２の第２端子（ソース端子又はドレイン端子の他方）と接続
されている。つまり、スイッチング用トランジスタ１０４は、第１端子（ソース端子又は
ドレイン端子の一方）が駆動トランジスタ１０１及び相補用トランジスタ１０２の第２端
子（ソース端子又はドレイン端子の他方）と接続され、第２端子（ソース端子又はドレイ
ン端子の他方）が駆動トランジスタ１０１及び相補用トランジスタ１０２のゲート端子と
接続されているため、スイッチング用トランジスタ１０４をオンオフすることで、駆動ト
ランジスタ１０１及び相補用トランジスタ１０２のゲート端子と第２端子（ソース端子又
はドレイン端子の他方）とを導通又は非導通にすることができる。そして、スイッチング
用トランジスタ１０４のゲート端子が接続されている走査線１０６に信号を入力すること
によりスイッチング用トランジスタ１０４のオンオフを制御する。また、駆動トランジス
タ１０１及び相補用トランジスタ１０２の第２端子（ソース端子又はドレイン端子の他方
）は、発光素子１０５の陽極と接続されている。そして、発光素子１０５の陰極は低電源
電位Ｖｓｓが供給された配線（Ｃａｔｈｏｄｅ）１０９と接続されている。なお、Ｖｓｓ
とは、電源線１０８に供給される電源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす
電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
さらに、相補用トランジスタ１０２の第１端子（ソース端子又はドレイン端子の一方）は
別の行の画素の走査線１０６Ａに接続されている。ここで、駆動トランジスタ１０１は発
光素子１０５を駆動するトランジスタであり、相補用トランジスタ１０２は駆動トランジ
スタ１０１とは極性が反転しているトランジスタである。つまり、この走査線１０６Ａの
信号がＬレベルのときに駆動トランジスタ１０１と相補用トランジスタ１０２とが相補的
にオンオフするインバータを構成している。
次に、図１の画素構成の動作原理について詳しく説明する。
画素への信号書き込み期間には、信号線１０７にはアナログ信号電位が供給される。この
アナログ信号電位がビデオ信号に相当する。そして、画素へビデオ信号を書き込む際には
、走査線１０６にＨレベルの信号を入力してスイッチング用トランジスタ１０４をオンさ
せる。なお、このとき、別の行の画素を選択する走査線１０６ＡにはＬレベルの信号が供
給されている。よって、画素へ信号を書き込む際には駆動トランジスタ１０１と相補用ト
ランジスタ１０２とはインバータとして動作することになる。なお、インバータとして動
作しているときには、駆動トランジスタ１０１及び相補用トランジスタ１０２のゲート端
子の接続点がインバータの入力端子１１０となり、駆動トランジスタ１０１及び相補用ト
ランジスタ１０２の第２端子の接続点がインバータの出力端子１１１となる。また、イン
バータとして動作しているときには、駆動トランジスタ１０１及び相補用トランジスタ１
０２は共に第１端子がソース端子、第２端子がドレイン端子となる。
このようにスイッチング用トランジスタ１０４がオンすると、インバータの入力端子１１
０は出力端子１１１と導通し、駆動トランジスタ１０１、相補用トランジスタ１０２、発
光素子１０５に電流が流れ、容量素子１０３では電荷の放電又は蓄積が行われる。
こうして、インバータはオフセットキャンセルする。なお、オフセットキャンセルとは、
入力端子１１０と出力端子１１１を導通し、入力電位と出力電位を等しくし、入力端子１
１０の電位をインバータの論理しきい値電位Ｖｉｎｖにすることをいう。よって、この論
理しきい値電位Ｖｉｎｖは、理想的にはインバータのＬレベルとＨレベルの出力の中間の
電位である。
なお、インバータの出力のＨレベルの電位は電源線１０８の電源電位Ｖｄｄであり、イン
バータのＬレベルの電位は走査線１０６Ａに供給されるＬレベルの電位である。また、イ
ンバータのＨレベルの出力となる電源電位Ｖｄｄと、インバータのＬレベルの出力となる
走査線１０６や走査線１０６Ａに供給される信号のＬレベルの電位は、配線１０９の電位
を基準に設定する。そして、インバータの出力がＨレベルのときは、発光素子１０５が発
光し、インバータの出力がＬレベルのときには非発光となるようにする。
つまり、発光素子１０５が発光し始めるときの電圧をＶＥＬとすると、インバータのＬレ
ベルの電位（走査線１０６や走査線１０６Ａに供給される信号のＬレベルの電位）はＶｓ
ｓ＋ＶＥＬよりも低くする必要がある。また、インバータのＨレベルの電位は、Ｖｓｓ＋
ＶＥＬよりも高くする必要がある。
なお、インバータのＬレベルの電位が配線１０９の電位よりも低い電位とすると、発光素
子１０５に逆バイアス状態の電圧が加わる。よって、発光素子１０５の劣化が抑制され、
望ましい。
なお、容量素子１０３での電荷の放電又は蓄積は、もともと容量素子１０３に蓄積されて
いた電荷と、信号線１０７に供給される電位との関係で決まる。そして、容量素子１０３
での電荷の放電又は蓄積が完了すると、容量素子１０３には信号線１０７と、論理しきい
値電位Ｖｉｎｖとの電位差（電圧Ｖｐ）分の電荷が蓄積されていることになる。そして、
走査線１０６の信号をＬレベルにすることにより、スイッチング用トランジスタ１０４を
オフにし、容量素子１０３で、この電圧Ｖｐを保持する。
なお、書き込み期間において、配線（Ｃａｔｈｏｄｅ）１０９の電位をＶｓｓ２に設定し
ても良い。このＶｓｓ２はＶｓｓ＜Ｖｓｓ２を満たす電位であり、インバータをオフセッ
トキャンセルする際、発光素子１０５に印加される電圧が発光素子１０５の順方向しきい
値電圧ＶＥＬより小さくなるように設定する。つまり、Ｖｉｎｖ−Ｖｓｓ２＜ＶＥＬとな
るように設定する。こうすれば、書き込み期間において、発光素子１０５が発光してしま
うことにより、表示不良が発生してしまうのを防ぐことができる。また、書き込み期間に
おいて発光素子にほとんど電流が流れないようにすることができるため、消費電力を低減
することができる。
また、Ｖｓｓ２を大きくして、発光素子１０５に逆バイアスの電圧が加わるようにしても
よい。逆バイアス電圧を加えることにより、発光素子１０５の信頼性を向上させたり、発
光素子１０５の中で不具合のある部分を焼き切ったりすることができる。
なお、配線１０９に電流が流れないようにすればよいので、別の方法を用いることもでき
る。例えば、配線１０９をフローティング状態にしてもよい。その結果、発光素子１０５
には電流は流れない。あるいは、インバータの出力端子１１１から配線１０９の間にスイ
ッチを入れてもよい。このスイッチを制御することにより、発光素子１０５に電流が流れ
ないようにすることができる。
たとえば、図５５に示すように駆動トランジスタ１０１の第１端子（ソース端子又はドレ
イン端子の一方）はスイッチ５５０１を介して電源線１０８と接続するようにしてもよい
。そして、画素への信号書き込み期間においては、その行の画素への信号書き込み時間の
ときのみスイッチ５５０１をオンさせるようにする。すると、書き込みを行っていない行
の画素は、他の行の画素への信号書き込み時間には、非発光とすることができ、画像がお
かしくなってしまうことを防止することができるとともに、消費電力の低減を図ることが
できる。なお、この構成の場合には、発光期間においては、スイッチ５５０１はオンにし
ておく。
こうしてこの画素へビデオ信号の書き込みが終了する。
なお、画素にビデオ信号が書き込まれた後は、その画素にビデオ信号が書き込まれた際に
信号線１０７に供給されたアナログ信号電位を基準にして、信号線１０７の電位の変動に
従ってインバータの出力のレベルが制御されるようになる。つまり、信号線１０７の電位
が、画素への信号書き込み期間に、画素にビデオ信号が書き込まれた際のアナログ信号電
位より高いときにはインバータの出力はＬレベルとなり、画素にビデオ信号が書き込まれ
た際のアナログ信号電位より低くなるとインバータの出力はＨレベルとなる。
なぜなら、画素にビデオ信号が書き込まれると、容量素子１０３が電位差（Ｖｐ）を保持
するため、信号線１０７の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電
位より高いときには、インバータの入力端子１１０の電位も、画素にビデオ信号が書き込
まれた際の入力端子１１０の電位より高くなり、駆動トランジスタ１０１はオフし、相補
用トランジスタ１０２はオンし、インバータの出力はＬレベルとなる。一方、信号線１０
７の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ
信号電位より低くなると、インバータの入力端子１１０の電位も、画素にビデオ信号が書
き込まれた際の入力端子１１０の電位より低くなるため、駆動トランジスタ１０１はオン
し、相補用トランジスタ１０２はオフし、駆動インバータの出力はＨレベルとなる。
したがって、画素の発光期間には、走査線（走査線１０６、走査線１０６Ａなど）をＬレ
ベルにした状態で、信号線１０７に供給する電位をアナログ的に変化させることで、画素
内のインバータの出力のレベルを制御する。こうして、発光素子１０５に電流が流れてい
る時間をアナログ的に制御して階調を表現することができる。
また、相補用トランジスタの１０２第１端子（ソース端子又はドレイン端子の一方）を走
査線１０６Ａに接続したことにより配線数を減らすことができ、開口率が向上する。よっ
て、発光素子１０５の信頼性の向上を図ることができる。また、歩留まりを向上させ、表
示パネルのコストの抑制を図ることができる。
続いて画素の発光期間において、信号線１０７に供給する電位について説明する。信号線
１０７に供給する電位は周期的に変化する波形のアナログ電位を用いることができる。周
期的に変化する波形のアナログ電位の波形の例を図１２（ａ）、（ｂ）、（ｃ）、（ｄ）
、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）に示す。
例えば、発光期間には、信号線１０７に低電位から高電位にアナログ的に変化する電位を
供給する。一例として、波形１２０１のように直線的に電位が上昇するようにしても良い
。なお、このような波形をのこぎり波ともいう。
また、高電位から低電位へアナログ的に変化する電位を供給しても良い。例えば、波形１
２０２のように直線的に電位が下降するようにしても良い。
また、それらを組み合わせた波形でも良い。つまり、一例として、波形１２０３のように
低電位から高電位へ直線的に上昇し、高電位から低電位へ下降するような電位を供給して
も良い。なお、以下このような波形１２０３を三角波電位という。または、波形１２０４
のように高電位から低電位へ直線的に下降し、低電位から高電位へ直線的に上昇するよう
な三角波電位を供給しても良い。
また、信号線１０７に供給する電位は直線的な変化でなくとも良い。波形１２０５のよう
に全波整流回路の出力波形の１周期に相当する波形１２０５の電位を供給しても良いし、
その波形を上下反転させた波形１２０６の電位を供給しても良い。また、波形１２０８や
波形１２０９のような波形の電位を供給してもよい。
このような波形にすることにより、ビデオ信号に対する発光時間を自由に設定することが
できる。よって、ガンマ補正などを行うことも可能となる。
また、画素の発光期間において、上記の波形１２０１、波形１２０２、波形１２０３、波
形１２０４、波形１２０５、波形１２０６、波形１２０８又は波形１２０９のパルスを複
数連続して供給しても良い。一例として、波形１２０７に示すように、波形１２０１のパ
ルスを画素の発光期間において、二回連続して供給しても良い。
このようにすることにより、発光時間を１フレーム内で分割させることができる。その結
果、フレーム周波数が見かけ上向上したようになり、画面のちらつきを防止することがで
きる。
こうして、画素にアナログ信号を書き込む際に信号線１０７に供給されるアナログ信号電
位により画素のアナログ時間階調表示が可能となる。なお、階調数が小さい程このアナロ
グ信号電位は低くなり、階調が高い程このアナログ信号電位は高くなる。
なぜなら、画素の発光期間において加える三角波電位と、画素への信号書き込み期間に画
素に入力したアナログ信号電位との高低関係によって、駆動トランジスタ１０１及び相補
用トランジスタ１０２で構成されるインバータの出力のレベルが決定されるからである。
画素の発光期間において加えられる三角波電位が画素への信号書き込み期間に画素に入力
されるアナログ信号電位よりも低くなると、インバータの出力がＨレベルとなり、発光す
る。よって、画素への信号書き込み期間に画素に入力されるアナログ信号電位が高い方が
、画素の発光期間において加えられる三角波電位よりもアナログ信号電位が高い期間が長
いことになり、発光する期間も長くなる。よって、階調数も大きくなる。逆に、画素への
信号書き込み期間に画素に入力されるアナログ信号電位が低い方が、画素の発光期間にお
いて加えられる三角波電位よりもアナログ信号電位が高い期間が短いことになり、発光す
る期間も短くなる。よって、階調数も小さくなるからである。
なお、図１の構成に限られず、本実施の形態に示す画素は、相補用トランジスタ１０２の
第１端子（ソース端子又はドレイン端子の一方）を任意の他の行の画素の走査線に接続し
てもよい。例えば、図６０に示すように、相補用トランジスタ１０２の第１端子（ソース
端子又はドレイン端子の一方）を、隣の隣の行の画素のスイッチング用トランジスタのオ
ンオフを制御する走査線１０６Ｂと接続してもよい。
続いて画素部に図１の画素構成を有する表示装置について図２を用いて説明する。図２の
表示装置は、信号線駆動回路２０１、走査線駆動回路２０２及び画素部２０３を有し、画
素部２０３は画素２０４を複数備えている。行方向に配置された走査線（Ｓｅｌｅｃｔ
ｌｉｎｅ）Ｓ１〜Ｓｍと列方向に配置された信号線（Ｄａｔａ ｌｉｎｅ）Ｄ１〜Ｄｎに
対応して画素２０４がマトリクスに配置されている。
画素２０４は駆動トランジスタ（第２のトランジスタ）２０５と、相補用トランジスタ（
第３のトランジスタ）２０６と、容量素子２０７と、スイッチング用トランジスタ（第１
のトランジスタ）２０８と、発光素子２０９と、走査線Ｓｉ（Ｓ１〜Ｓｍのうちいずれか
一つ）と、信号線Ｄｊ（Ｄ１〜Ｄｎのうちいずれか一つ）と、電源線Ｖｊ（Ｖ１〜Ｖｎの
うちいずれか一つ）と、を有している。なお、駆動トランジスタ２０５にはＰチャネル型
トランジスタ、相補用トランジスタ２０６及びスイッチング用トランジスタ２０８にはＮ
チャネル型トランジスタを用いている。なお、画素２０４は画素部２０３に複数配置され
た画素のうちの一画素を示している。
駆動トランジスタ２０５は、第１端子（ソース端子又はドレイン端子の一方）が電源線Ｖ
ｊと接続され、第２端子（ソース端子又はドレイン端子の他方）が相補用トランジスタ２
０６の第２端子（ソース端子又はドレイン端子の他方）と接続され、ゲート端子が相補用
トランジスタ２０６のゲート端子と接続されている。さらに、駆動トランジスタ２０５及
び相補用トランジスタ２０６のゲート端子は、容量素子２０７を介して信号線Ｄｊに接続
されると共に、スイッチング用トランジスタ２０８を介して駆動トランジスタ２０５及び
相補用トランジスタ２０６の第２端子（ソース端子又はドレイン端子の他方）と接続され
ている。つまり、スイッチング用トランジスタ２０８は、第１端子（ソース端子又はドレ
イン端子の一方）が駆動トランジスタ２０５及び相補用トランジスタ２０６の第２端子（
ソース端子又はドレイン端子の他方）と接続され、第２端子が駆動トランジスタ２０５及
び相補用トランジスタ２０６のゲート端子と接続されているため、スイッチング用トラン
ジスタ２０８をオンオフすることで、駆動トランジスタ２０５及び相補用トランジスタ２
０６のゲート端子と第２端子（ソース端子又はドレイン端子の他方）とを導通又は非導通
にすることができる。そして、スイッチング用トランジスタ２０８のゲート端子が接続さ
れている走査線Ｓｉに信号を入力することによりスイッチング用トランジスタ２０８のオ
ンオフを制御する。また、駆動トランジスタ２０５及び相補用トランジスタ２０６の第２
端子（ソース端子又はドレイン端子の他方）は、発光素子２０９の陽極と接続されている
。そして、発光素子２０９の陰極は低電源電位Ｖｓｓが供給された配線（Ｃａｔｈｏｄｅ
）２１０と接続されている。なお、Ｖｓｓとは、電源線Ｖｊに供給される電源電位Ｖｄｄ
を基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウン
ド電位）としても良い。
さらに、相補用トランジスタ２０６の第１端子は別の行の画素の走査線Ｓｉ＋１に接続さ
れている。なお、図２に示す表示装置のように下行の画素を選択する走査線に、相補用ト
ランジスタ２０６の第１端子が接続されている構成の場合には、最下行の画素の相補用ト
ランジスタの第１端子に電位を供給する配線Ｓｘのみ、走査線Ｓ１〜Ｓｍとは別途に設け
れば良い。
また、電源線Ｖ１〜Ｖｎに供給する電源電位はＶｄｄに限られず、例えば、ＲＧＢの色要
素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素を示す画素毎に供給す
る電源電位の値を変えても良い。
ここで、Ｒ、Ｇ、Ｂの色要素の画素列毎に異なる電源電位の供給された電源線を有する場
合について図４３を用いて説明する。
図４３は、図２の画素部２０３の一部を示した図である。図４３に示す画素構成は電源線
以外は図２の画素２０４と同じ構成であるため、それぞれの画素を構成する駆動トランジ
スタ（第２のトランジスタ）、相補用トランジスタ（第３のトランジスタ）、容量素子、
スイッチング用トランジスタ（第１のトランジスタ）及び発光素子の符号を省略してある
。よって、画素を構成するこれらの素子の符号は図２及びその説明を参照されたい。図４
３において、ｉ行目（１〜ｍ行のいずれか一つ）の画素は電源線Ｖｒ、Ｖｇ、Ｖｂを有し
ている。そして、Ｒの色要素の列の画素は、駆動トランジスタ２０５の第１端子がＶｒに
接続され、Ｇの色要素の列の画素は、駆動トランジスタ２０５の第１端子がＶｇに接続さ
れ、Ｂの色要素の列の画素は、駆動トランジスタ２０５の第１端子がＶｂに接続されてい
る。電源線Ｖｒには発光期間にＲの色要素の列の画素の発光素子２０９に所望の電流を流
すための電位Ｖｄｄ１が供給される。電源線Ｖｇには発光期間にＧの色要素の列の画素の
発光素子２０９に所望の電流を流すための電位Ｖｄｄ２が供給される。電源線Ｖｂには発
光期間にＢの色要素の列の画素の発光素子２０９に所望の電流を流すための電位Ｖｄｄ３
が供給される。こうして、色要素毎に画素の発光素子２０９に印加する電圧を設定するこ
とができる。その結果、発光素子の発光色毎に異なる大きさの電圧を加えることができる
。したがって、発光素子の発光色毎の輝度を個別に制御することができる。なお、色要素
としては、ＲＧＢに限られず、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｗ（白）の４つの色要素
を用いてフルカラー表示をするものであっても構わない。この場合も同様に色毎に発光素
子に印加する電圧を変えることができる。
次に、図２及び図３を用いて本発明の表示装置の動作原理について説明する。図３は図２
における表示装置の画素部２０３のある画素列（ｊ列目）のタイミングチャートを示す図
である。なお、画素部２０３に複数配置されたそれぞれの画素は、画素２０４と同様の構
成であるため、それぞれの画素の駆動トランジスタ、相補用トランジスタ、容量素子、ス
イッチング用トランジスタ、発光素子は画素２０４と同様の符号を用いて説明する。
図３に示すように、書き込み期間にはｊ列目の画素のＤａｔａ ｌｉｎｅ（信号線Ｄｊ）
にアナログ信号電位が入力されている。そして、ｉ行目の画素の書き込み時間Ｔｉにおい
て、ｉ行目のＳｅｌｅｃｔ ｌｉｎｅ（走査線Ｓｉ）にパルス信号（Ｈレベル）が入力さ
れると、ｉ行目の画素のスイッチング用トランジスタ２０８がオンし、駆動トランジスタ
２０５、相補用トランジスタ２０６及び発光素子２０９に電流が流れる。なお、このとき
、ｉ＋１行目のＳｅｌｅｃｔ ｌｉｎｅ（走査線Ｓｉ＋１）はＬレベルの信号が入力され
たままである。
そして、ｉ行目の画素の容量素子２０７では電荷の蓄積若しくは放電が行われる。つまり
、容量素子２０７にもともと蓄積されていた電荷とＤａｔａ ｌｉｎｅ（信号線Ｄｊ）に
供給された電位（Ｖａ）との関係で電荷の蓄積か放電のどちらかが起きる。
やがて、容量素子２０７の電荷の蓄積又は放電が完了し、駆動トランジスタ２０５、相補
用トランジスタ２０６及び発光素子２０９に流れる電流が一定となる。このとき、完全に
定常状態にならなくてもよい。駆動トランジスタ２０５と相補用トランジスタ２０６から
構成されるインバータの出力のレベル（駆動トランジスタ２０５及び相補用トランジスタ
２０６の第２端子の電位）を制御するのに必要な入力電位（駆動トランジスタ２０５及び
相補用トランジスタ２０６のゲート電位）が取得できれば良い。好ましくは、このとき駆
動トランジスタ２０５及び相補用トランジスタ２０６が飽和領域で動作するようになって
いると良い。
その後、Ｓｅｌｅｃｔ ｌｉｎｅ（走査線Ｓｉ）をＬレベルにし、スイッチング用トラン
ジスタ２０８をオフにする。すると、容量素子２０７はインバータの出力のレベル（駆動
トランジスタ２０５及び相補用トランジスタ２０６の第２端子の電位）を制御するのに必
要なインバータの入力電位（駆動トランジスタ２０５及び相補用トランジスタ２０６のゲ
ート電位）と、スイッチング用トランジスタ２０８をオフにした瞬間のＤａｔａ ｌｉｎ
ｅ（信号線Ｄｊ）に供給されているアナログ信号電位との電位差を保持する。
こうして、ｉ行目の画素の書き込み時間Ｔｉには、ｉ行目ｊ列の画素にＤａｔａ ｌｉｎ
ｅ（信号線Ｄｊ）からアナログ信号電位Ｖａが供給され、ビデオ信号が書き込まれる。そ
して、ｉ行目の画素の書き込み時間Ｔｉには、各画素列毎にそれぞれのＤａｔａ ｌｉｎ
ｅ（信号線Ｄ１〜Ｄｎ）からそれぞれのアナログ信号電位が供給され、各列のｉ行目の画
素にビデオ信号が書き込まれる。
次に、ｉ＋１行目の画素への信号書き込み時間Ｔｉ＋１には、Ｓｅｌｅｃｔ ｌｉｎｅ（
走査線Ｓｉ＋１）にパルス信号（Ｈレベル）が供給され、ｉ＋１行目ｊ列の画素のＤａｔ
ａ ｌｉｎｅ（信号線Ｄｊ）には電位（Ｖｂ）が供給され、ｉ＋１行目ｊ列の画素にビデ
オ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれのＤａｔａ ｌｉｎｅ（
信号線Ｄ１〜Ｄｎ）からそれぞれのアナログ信号電位が供給され、各列のｉ＋１行目の画
素にもビデオ信号が書き込まれる。このとき、ｉ＋２行目の画素のＳｅｌｅｃｔ ｌｉｎ
ｅ（走査線Ｓｉ＋２）はＬレベルにしておく。
このように、画素の各行のＳｅｌｅｃｔ ｌｉｎｅ（走査線Ｓ１〜Ｓｍ）にパルス信号（
Ｈレベル）が入力されて、それぞれの画素にビデオ信号が書き込まれると１フレーム期間
の画素部２０３への信号書き込み期間が終了する。
なお、図３ではＳ１、Ｓ２、Ｓ３、・・・、ＳｍというようにＳｅｌｅｃｔ ｌｉｎｅ（
走査線Ｓ１〜Ｓｍ）にパルス信号を供給して、画素を１行目から２行目、３行目、・・・
、ｍ行目と選択したがこれに限定されない。Ｓｍ、Ｓｍ−１、Ｓｍ−２、・・・、Ｓ１と
いうようにＳｅｌｅｃｔ ｌｉｎｅ（走査線Ｓ１〜Ｓｍ）にパルス信号を供給して、画素
をｍ行目からｍ−１行目、ｍ−２行目、・・・、１行目というように選択してもよい。こ
のように走査することで、Ｓｅｌｅｃｔ ｌｉｎｅ（走査線Ｓ〜Ｓｍ）に供給する信号の
なまりに起因する画素への信号の書き込み不良を防止することができる。
ここで、図３に示すｉ行目のＳｅｌｅｃｔ ｌｉｎｅ（走査線Ｓｉ）とｉ＋１行目のＳｅ
ｌｅｃｔ ｌｉｎｅ（走査線Ｓｉ＋１）に供給したパルス信号に、なまりが生じた場合の
タイミングチャートを図５３に示す。パルス信号になまりが生じると、信号の立ち上がり
及び立ち下がりが遅延する。よって、ｉ行目の画素への信号書き込み時間である期間Ｔｉ
を過ぎてもＳｅｌｅｃｔ ｌｉｎｅ（走査線Ｓｉ）の信号はスイッチング用トランジスタ
２０８をオフにするためのＬレベルの電位まで下がらない。よって、スイッチング用トラ
ンジスタ２０８が、まだオンしている状態でｉ＋１行目のＳｅｌｅｃｔ ｌｉｎｅ（走査
線Ｓｉ＋１）の信号の立ち上がりが始まる。すると、インバータのＬレベルの出力電位の
基準となる電位が変動してしまい、インバータ特性が変化してしまう。こうして、画素へ
の信号の書き込みが正常に行われなくなってしまう。
次に、画素の走査方向を逆にした場合において、ｉ行目のＳｅｌｅｃｔ ｌｉｎｅ（走査
線Ｓｉ）とｉ＋１行目のＳｅｌｅｃｔ ｌｉｎｅ（走査線Ｓｉ＋１）に供給するパルス信
号になまりが生じた場合のタイミングチャートを図５４に示す。この場合、ｍ行目から画
素への信号の書き込みが行われるため、ｉ＋１行目の画素への信号の書き込みが行われた
後、ｉ行目の画素への書き込みが行われる。つまり、ｉ＋１行目のＳｅｌｅｃｔ ｌｉｎ
ｅ（走査線Ｓｉ＋１）にパルス信号が供給された後、ｉ行目のＳｅｌｅｃｔ ｌｉｎｅ（
走査線Ｓｉ）にパルス信号が供給される。ここで、ｉ＋１行目のＳｅｌｅｃｔ ｌｉｎｅ
（走査線Ｓｉ＋１）に供給したパルス信号の立ち下がりが遅延すると、ｉ行目の画素の書
き込み時間である期間Ｔｉの前半においては、インバータのＬレベルの出力電位の基準と
なる電位が変動してしまい、インバータ特性が変化してしまうが、期間Ｔｉの後半にはイ
ンバータの出力電位の基準となるＬレベルの電位も正常になる。よって、画素への信号の
書き込みを正常に行うことができる。
続いて、発光期間には、Ｄａｔａ ｌｉｎｅ（信号線Ｄ１〜Ｄｎ）には三角波電位を供給
する。すると、ｉ行目ｊ列の画素はＤａｔａ ｌｉｎｅ（信号線Ｄｊ）がＶａより高い電
位であるときには発光素子２０９は非発光の状態を維持し、Ｄａｔａ ｌｉｎｅ（信号線
Ｄｊ）の電位がＶａより低い電位の間（Ｔａ）は発光素子２０９は発光する。また、ｉ＋
１行目ｊ列の画素も同様に、期間（Ｔｂ）の間は発光素子２０９が発光する。
なお、画素への信号書き込み期間が終了した後、アナログ信号が書き込まれたアナログ信
号電位より高い電位がＤａｔａ ｌｉｎｅ（信号線Ｄ１〜Ｄｎ）に供給されている間はそ
の画素の発光素子２０９は発光せず、信号が書き込まれた際のアナログ信号電位より低く
なるとその画素の発光素子２０９が発光する詳細な原理については、図１の画素構成を用
いて説明したとおりなのでここでは説明を省略する。
なお、Ｃａｔｈｏｄｅ（配線２１０）に供給される低電源電位は、画素への信号書き込み
期間と発光期間とで電位を異なるようにしても良い。図３に示すように、画素への信号書
き込み期間におけるＣａｔｈｏｄｅ（配線２１０）の電位を発光期間におけるＣａｔｈｏ
ｄｅ（配線２１０）の電位より高くしておくとよい。つまり、画素への信号書き込み期間
におけるＣａｔｈｏｄｅ（配線２１０）の電位をＶｓｓ２とし、発光期間におけるＣａｔ
ｈｏｄｅ（配線２１０）の電位をＶｓｓとする。そして、このときＶｓｓ２＞Ｖｓｓとす
る。例えばＶｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
このように、画素への信号書き込み期間にＣａｔｈｏｄｅ（配線２１０）の電位を高くし
ておくことで、発光素子２０９が発光してしまい表示不良が発生してしまうのを防ぐとと
もに画素への信号書き込み期間における消費電力を低減することができる。
また、Ｃａｔｈｏｄｅ（配線２１０）の電位を適宜設定することにより画素の信号書き込
み期間において、発光素子２０９には電流を流さないようにすることができるため、信号
書き込み期間において発光素子２０９が発光してしまい画像の正しい階調が得られなくな
ってしまうことを防止することができるとともに、さらなる消費電力の低減を図ることが
できる。例えば、電源線Ｖ１〜Ｖｎに供給される電位と、走査線Ｓ１〜Ｓｍや冗長配線Ｓ
ｘに供給される電位との中間の電位に設定する。つまり、この電位は駆動トランジスタ２
０５と相補用トランジスタ２０６から構成されるインバータの理想的な論理しきい値電位
である。この理想的な、インバータの論理しきい値電位にしておけば画素毎にインバータ
伝達特性が多少異なっても、発光素子２０９の順方向しきい値電圧ＶＥＬがあるため発光
素子２０９には電流が流れないし、Ｃａｔｈｏｄｅ（配線２１０）の電位の振幅も小さく
て済むため、消費電力はあまり大きくならないからである。
また、発光素子２０９の陰極に接続する配線を信号書き込み期間には別の配線と接続させ
てもよい。例えば、図５２に示すように発光素子２０９の陰極を第１のスイッチ５２０１
を介してＣａｔｈｏｄｅ（配線２１０）と、第２のスイッチ５２０２を介して第２の配線
５２０３と接続するようにしてもよい。そして、第１のスイッチ５２０１と第２のスイッ
チ５２０２のオンオフを制御する制御信号はそれぞれ反転した信号とする。図５２の構成
では、第２のスイッチ５２０２にはそのまま制御信号を入力し、第１のスイッチ５２０１
にはインバータ５２０４を介して制御信号を入力する。つまり、制御信号のレベルは反転
され、第１のスイッチ５２０１に入力される。こうして、発光素子２０９の陰極は、配線
２１０又は第２の配線５２０３のいずれかに接続することができる。よって、信号書き込
み期間には、発光素子２０９の陰極を、配線２１０に供給された電位Ｖｓｓより高い電位
が供給された第２の配線５２０３へ接続することにより、画像がおかしくなってしまうこ
とを防止できるとともに、信号書き込み期間における消費電力を低減することができる。
また、Ｃａｔｈｏｄｅ（配線２１０）の電位を変化させなくても、発光素子２０９の陰極
をフローティングとすることによっても、画像の正しい階調が得られなくなってしまうこ
とを防止できるとともに、信号書き込み期間における消費電力を低減することができる。
例えば、図５１に示すように、発光素子２０９の陰極とＣａｔｈｏｄｅ（配線２１０）と
の間にスイッチ５１０１を接続し、スイッチ５１０１をオンにして発光素子２０９の陰極
に低電源電位Ｖｓｓを供給し、スイッチ５１０１をオフにして発光素子２０９の陰極をフ
ローティングにすることができる。なお、発光素子２０９の陰極がスイッチ５１０１を介
して配線２１０に接続されているところを除いて、画素の構成は図２と同じなので、詳し
くは図２の説明を参照されたい。
このように、発光期間においては、全画素の信号線Ｄ１〜Ｄｎに三角波電位が供給され、
それぞれ書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって
発光素子２０９の発光時間が設定される。こうして、アナログ時間階調表示が可能となる
。アナログ的に発光時間を制御するため、デジタル的に発光時間を制御したときのように
擬似輪郭が生じることはない。よって、画質不良のない、きれいな表示を行うことができ
る。
なお、発光素子２０９の発光・非発光を制御するインバータの出力のレベルは、上述した
ように、書き込み期間にＤａｔａ ｌｉｎｅ（信号線Ｄ１〜Ｄｎ）に供給されたアナログ
信号電位が、発光期間にＤａｔａ ｌｉｎｅ（信号線Ｄ１〜Ｄｎ）に入力される三角波電
位より高いか低いかで決まり、デジタル的に制御することができる。よって、駆動トラン
ジスタ２０５や相補用トランジスタ２０６の特性のバラツキの影響を受けることが少なく
発光素子２０９の発光・非発光を制御することができる。つまり、画素毎の発光のバラツ
キを改善することができる。
特に、本実施の形態に示した画素構成は、画素内のインバータがＰチャネル型のトランジ
スタでなる駆動トランジスタ２０５と、Ｎチャネル型のトランジスタでなる相補用トラン
ジスタ２０６で構成されるため、駆動トランジスタ２０５や相補用トランジスタ２０６の
トランジスタ特性がバラツキ、インバータ伝達特性が画素毎に多少異なっても、それらの
影響をほとんど受けることなく発光素子２０９の発光・非発光を制御することができる。
ここで、Ｐチャネル型トランジスタとＮチャネル型トランジスタでなるＣＭＯＳインバー
タを図１１（ｂ）に、その特性を図１１（ａ）に示す。図１１（ａ）の横軸はＣＭＯＳイ
ンバータの入力端子への入力電位Ｖｉｎを示し、縦軸はＣＭＯＳインバータの出力端子か
らの出力電位Ｖｏｕｔを示している。ＣＭＯＳインバータはＰチャネル型トランジスタと
Ｎチャネル型トランジスタから構成され、Ｐチャネル型トランジスタのソース端子には高
電源電位Ｖｄｄが供給され、Ｎチャネル型トランジスタのソース端子には低電源電位Ｖｓ
ｓが供給される。なお、ここではＶｓｓ＝０Ｖとする。また、Ｐチャネル型トランジスタ
及びＮチャネル型トランジスタのそれぞれのゲート端子とそれぞれのドレイン端子は共に
接続され、ゲート端子がＣＭＯＳインバータの入力端子となり、ドレイン端子がＣＭＯＳ
インバータの出力端子となる。
図１１（ａ）に示す曲線１１０１はＰチャネル型トランジスタの電流供給能力がＮチャネ
ル型トランジスタの電流供給能力より高い場合のＣＭＯＳインバータ伝達特性を示し、曲
線１１０３はＰチャネル型トランジスタの電流供給能力がＮチャネル型トランジスタの電
流供給能力より低い場合のＣＭＯＳインバータ伝達特性を示し、曲線１１０２は、Ｐチャ
ネル型トランジスタの電流供給能力とＮチャネル型トランジスタの電流供給能力が等しい
場合のＣＭＯＳインバータ伝達特性を示している。
つまり、入力電位が十分に高くトランジスタがオフしているときには、ＣＭＯＳインバー
タの出力端子の電位は０Ｖの電位となる。このとき、Ｎチャネル型トランジスタは線形領
域でオンし、Ｐチャネル型トランジスタはオフしている。そして、入力電位が徐々に低く
なってくるとＰチャネル型トランジスタは飽和領域でオンする。このとき、Ｐチャネル型
トランジスタとＮチャネル型トランジスタの電流供給能力が等しければ曲線１１０２のよ
うなＣＭＯＳインバータ伝達特性を示し、Ｐチャネル型トランジスタの電流供給能力がＮ
チャネル型トランジスタの電流供給能力より高いと、曲線１１０１側にＣＭＯＳインバー
タ伝達特性がシフトする。一方、Ｐチャネル型トランジスタの電流供給能力がＮチャネル
型トランジスタの電流供給能力より低いと、曲線１１０３側にＣＭＯＳインバータ伝達特
性がシフトする。
このように、インバータ伝達特性が変動しても、ＣＭＯＳインバータの場合には、出力の
電位の変動の割合が高いため、Ｐチャネル型トランジスタが飽和領域でオンしてからＰチ
ャネル型トランジスタがオフし、ＣＭＯＳインバータの出力電位がＶｘとなるまでの時間
はもちろんのこと、入力端子と出力端子が導通され、オフセットキャンセルされたそれぞ
れのＣＭＯＳインバータの入力電位Ｖｉｎｖ１、Ｖｉｎｖ２、Ｖｉｎｖ３からＣＭＯＳイ
ンバータの出力電位がＶｘとなるそれぞれの入力電位Ｖｂ１、Ｖｂ２、Ｖｂ３までの時間
も、ＣＭＯＳインバータの伝達特性の異なる画素毎においてほとんど変わらない。
よって、本実施の形態に示す画素構成を適用すれば、画素間のトランジスタ特性のバラツ
キの影響を低減し、きれいな表示を行うことが可能となる。また、画素の開口率を高くす
ることができるため、高精細表示にも適している。
なお、発光期間において、Ｄａｔａ ｌｉｎｅ（信号線Ｄ１〜Ｄｎ）に供給する電位は、
図１２で示したように、波形１２０１、波形１２０２、波形１２０３、波形１２０４、波
形１２０５、波形１２０６、波形１２０８若しくは波形１２０９、又はこれらを複数連続
して供給しても良い。
連続して供給することにより、発光時間を１フレーム内で分割させることができる。その
結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止すること
ができる。
また、発光期間においてＤａｔａ ｌｉｎｅ（信号線Ｄ１〜Ｄｎ）に供給する電位は、色
要素の画素毎に波形を変えてもよい。例えば、色要素の異なる画素を有する表示装置にお
いて、同じ電圧を印加しても発光素子から得られる輝度が色毎で異なる場合、三角波電位
の電位変化をそれぞれ異ならせて設定するとよい。ここで、一例として図６２（ａ）に示
すＲＧＢの色要素の画素を有する表示装置を用いて説明する。Ｒの色要素の画素には信号
線Ｄｒ、Ｇの色要素の画素には信号線Ｄｇ、Ｂの色要素の画素にはＤｂの信号線から三角
波電位を発光期間に供給する。このとき、図６２（ｂ）に示す三角波電位６２０１、三角
波電位６２０２、三角波電位６２０３のいずれかを、適宜画素の色毎に設定する。つまり
、三角波電位６２０１は１フレーム中において全表示している期間が長く設定することが
できるので、このような三角波電位は発光素子から得られる輝度が低い画素の信号線に供
給するとよい。一方三角波電位６２０３は１フレーム中において全表示している期間が短
いため、このような三角波電位は発光素子から得られる輝度が高い画素の信号線に供給す
るとよい。
このように、色毎の画素によって、別々の三角波を供給することにより、色毎の発光素子
の輝度特性に応じて、発光時間を制御することができるためきれいな表示のフルカラー表
示を行うことができる。
発光素子の輝度特性と信号線に入力する三角波との関係を、図６３（ａ−１）、（ａ−２
）、（ａ−３）を用いて説明する。一例として、Ｒの色要素となる画素の発光素子の輝度
特性を基準に、Ｇの色要素の画素の発光素子から得られる輝度が低く、Ｂの色要素の画素
の発光素子から得られる輝度が高い場合について説明する。
この場合には、信号線Ｄｒ（Ｄａｔａ ｌｉｎｅ Ｒ ｐｉｘｅｌ）に入力する三角波の
電位を基準にすると、信号線Ｄｇ（Ｄａｔａ ｌｉｎｅ Ｇ ｐｉｘｅｌ）に入力する三
角波の電位は急勾配にする。つまり、三角波の電位の振幅を大きくする。一方、信号線Ｄ
ｂ（Ｄａｔａ ｌｉｎｅ Ｂ ｐｉｘｅｌ）に入力する三角波電位は緩勾配にする。つま
り、三角波電位の振幅を小さくする。
こうすることにより、同じ階調であっても画素の色要素毎によって、発光時間を変えるこ
とができる。例えば、Ｒの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａ
ｘ（Ｒ）、Ｇの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｇ）、
Ｂの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｂ）となる。
また、他の構成として、ビデオ信号の電位の幅を色要素毎に変えてもよい。つまり、図６
４（ａ−１）、（ａ−２）、（ａ−３）に示すように、Ｒの色要素の画素を基準として、
Ｇの色要素の画素の発光素子から得られる輝度が高い場合には、Ｇのビデオ信号の幅を小
さくする。また、Ｂの色要素の画素の発光素子から得られる輝度が低い場合には、Ｂのビ
デオ信号の幅を大きくする。こうして、同じ階調であっても画素の色要素毎によって、発
光時間を変えることができる。例えば、Ｒの画素は１フレーム期間中の最も大きな階調の
表示期間はＴｍａｘ（Ｒ）、Ｇの画素は１フレーム期間中の最も大きな階調の表示期間は
Ｔｍａｘ（Ｇ）、Ｂの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（
Ｂ）となる。
また、他の構成として、色要素毎にビデオ信号のそれぞれの階調に対応する電位をシフト
させる構成と、色要素毎に三角波電位の振幅を変える構成を組み合わせてもよい。こうす
ることで、振幅を小さくすることができ、消費電力の低減を図ることができる。
また、フルカラー表示の場合には、電源線（Ｓｕｐｐｌｙ ｌｉｎｅ）を色要素の画素毎
に設け、それぞれの電源線の電位を色要素毎に設定することで、発光素子の輝度を色毎に
それぞれ調整することができるので、発光素子が色毎に異なる輝度特性であっても、色合
いを調整することができる。例えば、図２で示したような画素を有する場合には、電源線
Ｖ１〜Ｖｎのうち、Ｒ（赤）の色要素の画素の発光素子の陽極に入力する電位が供給され
る電源線、Ｇ（緑）の色要素の画素の発光素子の陽極に入力する電位が供給される電源線
、Ｂ（青）の色要素の画素の発光素子の陽極に入力する電位が供給される電源線、Ｗ（白
）の色要素の画素の発光素子の陽極に入力する電位が供給される電源線にはそれぞれの色
毎の輝度特性に応じた電位を定めることができる。
また、他の構成として、例えば、画素の発光素子に白色（Ｗ）の発光素子を適用して、カ
ラーフィルターを用いてフルカラー表示を行うことにより、色要素毎から得られる輝度を
概ね等しくすることができる。
また、本発明の画素構成は図１の構成に限られない。つまり、図１の構成においてはイン
バータを構成するＰチャネル型トランジスタとＮチャネル型トランジスタのうち、Ｎチャ
ネル型トランジスタのソース端子に電位を供給する配線の代わりに他の行の走査線を用い
たが、図４のようにＰチャネル型トランジスタのソース端子に電位を供給する配線の代わ
りに他の行の走査線を用いてもよい。
図４に示す画素は、相補用トランジスタ（第３のトランジスタ）４０１と、駆動トランジ
スタ（第２のトランジスタ）４０２と、容量素子４０３と、スイッチング用トランジスタ
（第１のトランジスタ）４０４と、発光素子４０５と、走査線（Ｓｅｌｅｃｔ ｌｉｎｅ
）４０６と、信号線（Ｄａｔａ ｌｉｎｅ）４０７と、電源線４０８とを有している。な
お、相補用トランジスタ４０１にはＮチャネル型トランジスタ、駆動トランジスタ４０２
及びスイッチング用トランジスタ４０４にはＰチャネル型トランジスタを用いている。
相補用トランジスタ４０１は、第１端子（ソース端子又はドレイン端子の一方）が電源線
４０８と接続され、第２端子（ソース端子又はドレイン端子の他方）が駆動トランジスタ
４０２の第２端子（ソース端子又はドレイン端子の他方）と接続され、ゲート端子が駆動
トランジスタ４０２のゲート端子と接続されている。さらに、相補用トランジスタ４０１
及び駆動トランジスタ４０２のゲート端子は、容量素子４０３を介して信号線４０７に接
続されると共に、スイッチング用トランジスタ４０４を介して相補用トランジスタ４０１
及び駆動トランジスタ４０２の第２端子（ソース端子又はドレイン端子の他方）と接続さ
れている。つまり、スイッチング用トランジスタ４０４は、第１端子（ソース端子又はド
レイン端子の一方）が相補用トランジスタ４０１及び駆動トランジスタ４０２の第２端子
（ソース端子又はドレイン端子の他方）と接続され、第２端子（ソース端子又はドレイン
端子の他方）が相補用トランジスタ４０１及び駆動トランジスタ４０２のゲート端子と接
続されているため、スイッチング用トランジスタ４０４をオンオフすることで、相補用ト
ランジスタ４０１及び駆動トランジスタ４０２のゲート端子と第２端子（ソース端子又は
ドレイン端子の他方）とを導通又は非導通にすることができる。そして、スイッチング用
トランジスタ４０４のゲート端子が接続されている走査線４０６に信号を入力することに
よりスイッチング用トランジスタ４０４のオンオフを制御する。また、相補用トランジス
タ４０１及び駆動トランジスタ４０２の第２端子（ソース端子又はドレイン端子の他方）
は、発光素子４０５の陽極と接続されている。そして、発光素子４０５の陰極は低電源電
位Ｖｓｓが供給された配線（Ｃａｔｈｏｄｅ）４０９と接続されている。なお、Ｖｓｓと
は、走査線４０６ＡのＨレベルの電位である電源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄ
ｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
さらに、駆動トランジスタ４０２の第１端子は別の行の画素の走査線４０６Ａに接続され
ている。ここで、駆動トランジスタ４０２は発光素子４０５を駆動するトランジスタであ
り、相補用トランジスタ４０１は駆動トランジスタ４０２とは極性が反転しているトラン
ジスタである。つまり、この走査線４０６Ａの信号がＨレベルのときに相補用トランジス
タ４０１と駆動トランジスタ４０２とが相補的にオンオフするインバータを構成している
。
次に、図４の画素構成の動作原理について詳しく説明する。ここで、走査線４０６により
選択される画素をｉ行目の画素とし、走査線４０６Ａにより選択される画素をｉ＋１行目
の画素として図５のタイミングチャートを用いて説明する。
画素への信号書き込み期間には、信号線４０７にはアナログ信号電位が供給される。この
アナログ信号電位がビデオ信号に相当する。そして、画素へビデオ信号を書き込む際には
、走査線４０６（ｉ行目のＳｅｌｅｃｔ ｌｉｎｅ）にＬレベルの信号を入力してスイッ
チング用トランジスタ４０４をオンさせる。なお、このとき、別の行の画素を選択する走
査線４０６Ａ（ｉ＋１行目のＳｅｌｅｃｔ ｌｉｎｅ）はＨレベルの信号が入力されてい
る。よって、画素へ信号を書き込む際には相補用トランジスタ４０１と駆動トランジスタ
４０２とはインバータとして動作することになる。なお、インバータとして動作している
ときには、相補用トランジスタ４０１及び駆動トランジスタ４０２のゲート端子の接続点
がインバータの入力端子４１０となり、相補用トランジスタ４０１及び駆動トランジスタ
４０２の第２端子の接続点がインバータの出力端子４１１となる。また、インバータとし
て動作しているときには、相補用トランジスタ４０１及び駆動トランジスタ４０２は共に
第１端子がソース端子、第２端子がドレイン端子となる。
このようにスイッチング用トランジスタ４０４がオンすると、インバータの入力端子４１
０は出力端子４１１と導通し、相補用トランジスタ４０１、駆動トランジスタ４０２、発
光素子４０５に電流が流れ、容量素子４０３では電荷の放電又は蓄積が行われる。
こうして、インバータはオフセットキャンセルする。なお、オフセットキャンセルとは、
入力端子４１０と出力端子４１１を導通し、入力電位と出力電位を等しくし、入力端子４
１０の電位をインバータの論理しきい値電位Ｖｉｎｖにすることをいう。よって、この論
理しきい値電位Ｖｉｎｖは、理想的にはインバータのＬレベルとＨレベルの出力の中間の
電位である。
なお、容量素子４０３での電荷の放電又は蓄積は、もともと容量素子４０３に蓄積されて
いた電荷と、信号線４０７に供給される電位との関係で決まる。そして、容量素子４０３
での電荷の放電又は蓄積が完了すると、容量素子４０３には信号線４０７と、論理しきい
値電位Ｖｉｎｖとの電位差（電圧Ｖｐ）分の電荷が蓄積されていることになる。そして、
走査線４０６の信号をＨレベルにすることにより、スイッチング用トランジスタ４０４を
オフにし、容量素子４０３で、この電圧Ｖｐを保持する。
なお、書き込み期間において、配線（Ｃａｔｈｏｄｅ）４０９に供給される電位をＶｓｓ
２に設定しても良い。このＶｓｓ２はＶｓｓ＜Ｖｓｓ２を満たす電位であり、インバータ
をオフセットキャンセルする際、発光素子４０５に印加される電圧が発光素子４０５の順
方向しきい値電圧ＶＥＬより小さくなるように設定する。つまり、Ｖｉｎｖ−Ｖｓｓ２＜
ＶＥＬとなるように設定する。こうすれば、書き込み期間において、発光素子４０５にほ
とんど電流が流れることはなく、消費電力を低減することができる。
また、Ｖｓｓ２を大きくして、発光素子４０５に逆バイアスの電圧が加わるようにしても
よい。逆バイアス電圧を加えることにより、発光素子４０５の信頼性を向上させたり、発
光素子４０５の中で不具合のある部分を焼き切ったりすることができる。
なお、配線４０９に電流が流れないようにすればよいので、別の方法を用いることもでき
る。例えば、配線４０９をフローティング状態にしてもよい。その結果、発光素子４０５
には電流は流れない。あるいは、インバータの出力端子４１１から配線４０９の間にスイ
ッチを入れてもよい。このスイッチを制御することにより、発光素子４０５に電流が流れ
ないようにすることができる。
こうしてこの画素へビデオ信号の書き込みが終了する。
なお、画素にビデオ信号が書き込まれた後は、その画素にビデオ信号が書き込まれた際に
信号線４０７に供給されたアナログ信号電位を基準にして、信号線４０７の電位の変動に
従ってインバータの出力のレベルが制御されるようになる。つまり、信号線４０７の電位
が、画素への信号書き込み期間に、画素にビデオ信号が書き込まれた際のアナログ信号電
位より低いときにはインバータの出力はＨレベルとなり、画素にビデオ信号が書き込まれ
た際のアナログ信号電位より高くなるとインバータの出力はＬレベルとなる。
なぜなら、画素にビデオ信号が書き込まれると、容量素子４０３が電位差（Ｖｐ）を保持
するため、信号線４０７の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電
位より低いときには、インバータの入力端子４１０の電位も、画素にビデオ信号が書き込
まれた際の入力端子４１０の電位より低くなり、相補用トランジスタ４０１はオフし、駆
動トランジスタ４０２はオンし、インバータの出力はＨレベルとなる。一方、信号線４０
７の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のアナログ
信号電位より高くなると、インバータの入力端子４１０の電位も、画素にアナログ信号が
書き込まれた際の入力端子４１０の電位より高くなるため、相補用トランジスタ４０１は
オンし、駆動トランジスタ４０２はオフし、駆動インバータの出力はＬレベルとなる。
したがって、画素の発光期間には、走査線（走査線４０６、走査線４０６Ａなど）をＬレ
ベルにした状態で、信号線４０７に供給する電位をアナログ的に変化させることで、画素
内のインバータの出力のレベルを制御する。こうして、発光素子４０５に電流が流れてい
る時間をアナログ的に制御して階調を表現することができる。
また、相補用トランジスタの第１端子（ソース端子又はドレイン端子の一方）を走査線４
０６Ａに接続したことにより配線数を減らすことができ、開口率が向上する。よって、発
光素子４０５の信頼性の向上を図ることができる。また、歩留まりを向上させ、表示パネ
ルのコストの抑制を図ることができる。
続いて画素の発光期間において、信号線４０７に供給する電位について説明する。信号線
４０７に供給する電位は周期的に変化する波形のアナログ電位を用いることができる。よ
って、図１２で示したように、波形１２０１、波形１２０２、波形１２０３、波形１２０
４、波形１２０５、波形１２０６、波形１２０８、若しくは波形１２０９、又はこれらを
複数連続して供給しても良い。
連続して供給することにより、発光時間を１フレーム内で分割させることができる。その
結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止すること
ができる。
こうして、画素にアナログ信号を書き込む際に信号線４０７に供給されるアナログ信号電
位により画素のアナログ時間階調表示が可能となる。なお、階調数が小さい程このアナロ
グ信号電位は高くなる。
なぜなら、画素の発光期間において加える三角波電位と、画素への信号書き込み期間に画
素に入力したアナログ信号電位との高低関係によって、相補用トランジスタ４０１及び駆
動トランジスタ４０２で構成されるインバータの出力のレベルが決定されるからである。
画素への信号書き込み期間に画素に入力されるアナログ信号電位が、画素の発光期間にお
いて加えられる三角波電位よりも低い場合は、インバータの出力がＨレベルとなり、発光
する。よって、画素への信号書き込み期間に画素に入力されるアナログ信号電位が低い方
が、画素の発光期間において加えられる三角波電位よりも低い期間が長いことになり、発
光する期間も長くなる。よって、階調も高くなる。逆に、画素への信号書き込み期間に画
素に入力されるアナログ信号電位が高い方が、画素の発光期間において加えられる三角波
電位よりも低い期間が短いことになり、発光する期間も短くなる。よって、階調も小さく
なるからである。
（実施の形態２）
本実施の形態では、実施の形態１の画素構成とは異なる構成を示す。本実施の形態に示す
画素構成は、画素にアナログ信号を書き込む際に供給されるアナログ信号電位と、画素の
点灯、非点灯を制御するアナログ電位とを別の配線によって画素に供給する構成としてい
る。
画素は、図６に示すように駆動トランジスタ（第２のトランジスタ）６０１と、相補用ト
ランジスタ（第３のトランジスタ）６０２と、容量素子６０３と、スイッチング用トラン
ジスタ（第１のトランジスタ）６０４と、発光素子６０５と、走査線（Ｓｅｌｅｃｔ ｌ
ｉｎｅ）６０６と、第１のスイッチ６０７と、第２のスイッチ６０８と、第１の信号線（
Ｄａｔａ ｌｉｎｅ１）６０９と、第２の信号線（Ｄａｔａ ｌｉｎｅ２）６１０と、電
源線６１１と、を有している。なお、駆動トランジスタ６０１にはＰチャネル型トランジ
スタ、相補用トランジスタ６０２及びスイッチング用トランジスタ６０４にはＮチャネル
型トランジスタを用いている。
駆動トランジスタ６０１は、第１端子（ソース端子又はドレイン端子の一方）が電源線６
１１と接続され、第２端子（ソース端子又はドレイン端子の他方）が相補用トランジスタ
６０２の第２端子（ソース端子又はドレイン端子の他方）と接続され、ゲート端子が相補
用トランジスタ６０２のゲート端子と接続されている。さらに、駆動トランジスタ６０１
及び相補用トランジスタ６０２のゲート端子は、容量素子６０３の一方の電極と接続され
ると共に、スイッチング用トランジスタ６０４を介して駆動トランジスタ６０１及び相補
用トランジスタ６０２の第２端子（ソース端子又はドレイン端子の他方）と接続されてい
る。つまり、スイッチング用トランジスタ６０４は、第１端子（ソース端子又はドレイン
端子の一方）が駆動トランジスタ６０１及び相補用トランジスタ６０２の第２端子（ソー
ス端子又はドレイン端子の他方）と接続され、第２端子（ソース端子又はドレイン端子の
他方）が駆動トランジスタ６０１及び相補用トランジスタ６０２のゲート端子と接続され
ているため、スイッチング用トランジスタ６０４をオンオフすることで、駆動トランジス
タ６０１及び相補用トランジスタ６０２のゲート端子と第２端子（ソース端子又はドレイ
ン端子の他方）とを導通又は非導通にすることができる。そして、スイッチング用トラン
ジスタ６０４のゲート端子が接続されている走査線６０６に信号を入力することによりス
イッチング用トランジスタ６０４のオンオフを制御する。なお、容量素子６０３の他方の
電極は第１のスイッチ６０７を介して第１の信号線６０９と、第２のスイッチ６０８を介
して第２の信号線６１０と接続されている。また、駆動トランジスタ６０１及び相補用ト
ランジスタ６０２の第２端子（ソース端子又はドレイン端子の他方）は、発光素子６０５
の陽極と接続されている。そして、発光素子６０５の陰極は低電源電位Ｖｓｓが供給され
た配線（Ｃａｔｈｏｄｅ）６１２と接続されている。なお、Ｖｓｓとは、電源線６１１に
供給される電源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、
Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。なお、電源線６１１の電位はこれに限
られない。色要素の画素毎に電源電位の値を変えてもよい。つまり、ＲＧＢの色要素の画
素からなるフルカラー表示装置の場合には、ＲＧＢの色要素の画素毎に、ＲＧＢＷの色要
素の画素からなるフルカラー表示装置の場合には、ＲＧＢＷの色要素の画素毎に電源線の
電位を供給すればよい。
さらに、相補用トランジスタ６０２の第１端子は別の行の画素の走査線６０６Ａに接続さ
れている。ここで、駆動トランジスタ６０１は発光素子６０５を駆動するトランジスタで
あり、相補用トランジスタ６０２は駆動トランジスタ６０１とは極性が反転しているトラ
ンジスタである。つまり、この走査線６０６Ａの信号がＬレベルのときに駆動トランジス
タ６０１と相補用トランジスタ６０２とが相補的にオンオフするインバータを構成してい
る。
次に、図６の画素構成の動作原理について詳しく説明する。ここで、走査線６０６により
選択される画素をｉ行目の画素とし、走査線６０６Ａにより選択される画素をｉ＋１行目
の画素として図７のタイミングチャートを用いて説明する。
図６の画素では各画素の発光時間を決定するアナログ信号電位が第１の信号線（Ｄａｔａ
ｌｉｎｅ１）６０９に供給され、各画素毎の発光時間を制御するアナログ電位が第２の
信号線（Ｄａｔａ ｌｉｎｅ２）６１０に供給される。
なお、第２の信号線（Ｄａｔａ ｌｉｎｅ２）に供給される電位は、実施の形態１の図１
２で示したように、波形１２０１、波形１２０２、波形１２０３、波形１２０４、波形１
２０５、波形１２０６、波形１２０８、若しくは波形１２０９、又はこれらを複数連続し
て供給しても良い。
連続して供給することにより、発光時間を１フレーム内で分割させることができる。その
結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止すること
ができる。
なお、本実施の形態の画素構成を有する表示装置は、画素部の行毎に信号書き込み期間と
発光期間が設定される。
ここで、ｉ行目の画素の信号書き込み期間について説明する。図７に示す期間Ｔｉがｉ行
目の画素の信号書き込み時間を示している。そして、期間Ｔｉ以外の間はｉ行目の画素は
発光期間となる。
まず、ｉ行目の画素への信号書き込み期間Ｔｉには、第１のスイッチ６０７をオンにし、
第２のスイッチ６０８をオフにする。このとき走査線（ｉ＋１行目のＳｅｌｅｃｔ ｌｉ
ｎｅ）６０６ＡにはＬレベルの電位が供給されている。よって、駆動トランジスタ６０１
と相補用トランジスタ６０２とはインバータとして機能する。よって、駆動トランジスタ
６０１及び相補用トランジスタ６０２のゲート端子の接続点がインバータの入力端子６１
３となり、駆動トランジスタ６０１及び相補用トランジスタ６０２の第２端子の接続点が
インバータの出力端子６１４となる。
また、走査線（ｉ行目のＳｅｌｅｃｔ ｌｉｎｅ）６０６にはＨレベルの信号が入力され
スイッチング用トランジスタ６０４がオンする。よって、インバータの入力端子６１３と
出力端子６１４とが導通され、オフセットキャンセルされる。つまり、インバータの入力
端子６１３の電位はインバータの論理しきい値電位Ｖｉｎｖとなっている。よって、この
ときインバータの入力端子６１３の電位はインバータの出力のレベルを制御するために必
要な電位となっている。
そして、容量素子６０３には、インバータの論理しきい値電位Ｖｉｎｖと、書き込み期間
Ｔｉに第１の信号線６０９に供給される電位Ｖａとの電位差分（電圧Ｖｐ）の電荷が蓄積
される。
続いて、第１のスイッチ６０７をオフにし、第２のスイッチ６０８をオンにする。そして
、走査線（ｉ行目のＳｅｌｅｃｔ ｌｉｎｅ）６０６にＬレベルの信号を入力する。する
と、スイッチング用トランジスタ６０４がオフし、容量素子６０３で電圧Ｖｐが保持され
る。こうして期間Ｔｉが終了し、ｉ行目ｊ列の画素にＤａｔａ ｌｉｎｅ１（第１の信号
線６０９）からアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれの
Ｄａｔａ ｌｉｎｅ１（第１の信号線６０９）からそれぞれのアナログ信号電位が入力さ
れ、各列のｉ行目の画素にアナログ信号が書き込まれる。
こうして、ｉ行目の画素の信号書き込み期間Ｔｉが終了すると、ｉ＋１行目の画素の信号
書き込み期間Ｔｉ＋１が始まり、ｉ行目の画素の発光期間が始まる。ｉ＋１行目の画素へ
の信号書き込み時間となる期間Ｔｉ＋１には走査線６０６ＡにＨレベルの信号が入力され
、ｉ行目の画素への信号書き込み動作と同様に信号が書き込まれる。
なお、図７に示すようにＤａｔａ ｌｉｎｅ２（第２の信号線６１０）には三角波電位が
供給されている。ｉ行目ｊ列の画素はＤａｔａ ｌｉｎｅ２（第２の信号線６１０）の電
位が、ｉ行目の画素の信号書き込み期間ＴｉにＤａｔａ ｌｉｎｅ１（第１の信号線６０
９）に供給されたアナログ信号電位より高い電位であるときには発光素子６０５は非発光
の状態を維持し、Ｄａｔａ ｌｉｎｅ２（第２の信号線６１０）の電位が、ｉ行目の画素
の信号書き込み期間ＴｉにＤａｔａ ｌｉｎｅ１（第１の信号線６０９）に供給されたア
ナログ信号電位より低い電位の間は発光素子６０５は発光する。よって、それぞれ画素へ
の信号書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって発
光素子６０５の発光時間が制御される。こうして、アナログ時間階調表示が可能となる。
なお、ｉ行目の画素への信号書き込み時間が終了し、ｉ＋１行目の画素への信号書き込み
時間になると、ｉ行目の画素の相補用トランジスタ６０２の第１端子（ソース端子又はド
レイン端子の一方）が接続されている走査線６０６ＡにＨレベルの信号を入力する。ここ
で、第２の信号線６１０に供給されている三角波電位が、ｉ行目の画素の書き込み時間に
おいて第１の信号線６０９により書き込まれたアナログ信号電位より高くなった場合、相
補用トランジスタ６０２がオンする。よって、インバータの出力は走査線６０６ＡのＨレ
ベルの電位が出力されてしまうことがある。
したがって、非発光の状態であるべきところの画素が発光してしまうことになる。非発光
とすべきところの画素が発光してしまうと人間の目にも目立ってしまうという問題がある
。よって図５０に示すように、インバータの出力端子６１４と発光素子６０５の陽極の間
にＰチャネル型トランジスタ５００１を介すようにするとよい。つまり、Ｐチャネル型ト
ランジスタ５００１は、第１端子（ソース端子又はドレイン端子の一方）がインバータの
出力端子６１４と接続され、第２端子（ソース端子又はドレイン端子の他方）が発光素子
６０５の陽極と接続され、ゲート端子が走査線６０６Ａと接続されている。こうすること
により、走査線６０６ＡにＨレベルの信号が入力され、ｉ＋１行目の画素が選択されてい
るときには、ｉ行目の画素のＰチャネル型トランジスタ５００１はオフする。よって、非
発光の状態であるべきところの画素が発光してしまうことがなくなる。
このように本実施の形態の画素構成を有する表示装置は、画素行毎に順次、信号書き込み
期間が始まり、信号書き込み期間が終了すると画素行毎に発光期間が始まる。よって、本
実施の形態のように線順次で信号が画素に書き込まれる場合には、書き込み期間は一画素
分の時間で良いため、発光期間を長くすることができる。つまり、デューティー比（１フ
レーム期間における発光期間の割合）が高いので、発光素子の瞬間輝度を低くすることが
できる。よって、発光素子の信頼性を向上することができる。
また、一行毎の画素の書き込み期間を長くすることができることから、Ｄａｔａ ｌｉｎ
ｅ１（第１の信号線６０９）にアナログ信号電位を入力する信号線駆動回路の周波数を低
くすることができる。よって、消費電力を小さくすることができる。
このように、信号線６１０に三角波電位が供給され、それぞれ書き込み期間にアナログ信
号が書き込まれた際のアナログ信号電位にしたがって発光素子６０５の発光時間が設定さ
れる。こうして、アナログ時間階調表示が可能となる。アナログ的に発光時間を制御する
ため、デジタル的に発光時間を制御したときのように擬似輪郭が生じることはない。よっ
て、画質不良のない、きれいな表示を行うことができる。
なお、発光素子６０５の発光・非発光を制御するインバータの出力のレベルは、上述した
ように、画素への信号書き込み時間にＤａｔａ ｌｉｎｅ１（信号線６０９）に供給され
たアナログ信号電位が、発光期間にＤａｔａ ｌｉｎｅ２（信号線６１０）に入力される
三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、駆
動トランジスタ６０１や相補用トランジスタ６０２の特性のバラツキの影響を受けること
が少なく発光素子６０５の発光・非発光を制御することができる。つまり、画素毎の発光
のバラツキを改善することができる。
特に、本実施の形態に示した画素構成は、画素内のインバータがＰチャネル型のトランジ
スタでなる駆動トランジスタ６０１と、Ｎチャネル型のトランジスタでなる相補用トラン
ジスタ６０２で構成されるため、駆動トランジスタ６０１や相補用トランジスタ６０２の
トランジスタ特性がバラツキ、インバータ伝達特性が画素毎に多少異なっても、それらの
影響をほとんど受けることなく発光素子６０５の発光・非発光を制御することができる。
また、本実施の形態の画素構成は図６の構成に限られない。つまり、図６の構成において
はインバータを構成するＰチャネル型トランジスタとＮチャネル型トランジスタのうち、
Ｎチャネル型トランジスタのソース端子に電位を供給する配線の代わりに他の行の走査線
を用いたが、図８のようにＰチャネル型トランジスタのソース端子に電位を供給する配線
の代わりに他の行の走査線を用いてもよい。
図８に示す画素は、相補用トランジスタ（第３のトランジスタ）８０１と、駆動トランジ
スタ（第２のトランジスタ）８０２と、容量素子８０３と、スイッチング用トランジスタ
（第１のトランジスタ）８０４と、発光素子８０５と、走査線（Ｓｅｌｅｃｔ ｌｉｎｅ
）８０６と、第１のスイッチ８０７と、第２のスイッチ８０８と、第１の信号線（Ｄａｔ
ａ ｌｉｎｅ１）８０９と、第２の信号線（Ｄａｔａ ｌｉｎｅ２）８１０と、電源線８
１１と、を有している。なお、相補用トランジスタ８０１にはＮチャネル型トランジスタ
、駆動トランジスタ８０２及びスイッチング用トランジスタ８０４にはＰチャネル型トラ
ンジスタを用いている。
相補用トランジスタ８０１は、第１端子（ソース端子又はドレイン端子の一方）が電源線
８１１と接続され、第２端子（ソース端子又はドレイン端子の他方）が駆動トランジスタ
８０２の第２端子（ソース端子又はドレイン端子の他方）と接続され、ゲート端子が駆動
トランジスタ８０２のゲート端子と接続されている。さらに、相補用トランジスタ８０１
及び駆動トランジスタ８０２のゲート端子は、容量素子８０３の一方の電極と接続される
と共に、スイッチング用トランジスタ８０４を介して相補用トランジスタ８０１及び駆動
トランジスタ８０２の第２端子（ソース端子又はドレイン端子の他方）と接続されている
。つまり、スイッチング用トランジスタ８０４は、第１端子（ソース端子又はドレイン端
子の一方）が相補用トランジスタ８０１及び駆動トランジスタ８０２の第２端子（ソース
端子又はドレイン端子の他方）と接続され、第２端子（ソース端子又はドレイン端子の他
方）が相補用トランジスタ８０１及び駆動トランジスタ８０２のゲート端子と接続されて
いるため、スイッチング用トランジスタ８０４をオンオフすることで、相補用トランジス
タ８０１及び駆動トランジスタ８０２のゲート端子と第２端子（ソース端子又はドレイン
端子の他方）とを導通又は非導通にすることができる。そして、スイッチング用トランジ
スタ８０４のゲート端子が接続されている走査線８０６に信号を入力することによりスイ
ッチング用トランジスタ８０４のオンオフを制御する。なお、容量素子８０３の他方の電
極は、第１のスイッチ８０７を介して第１の信号線８０９と、第２のスイッチ８０８を介
して第２の信号線８１０と接続されている。また、相補用トランジスタ８０１及び駆動ト
ランジスタ８０２の第２端子（ソース端子又はドレイン端子の他方）は、発光素子８０５
の陽極と接続されている。そして、発光素子８０５の陰極は低電源電位Ｖｓｓが供給され
た配線（Ｃａｔｈｏｄｅ）８１２と接続されている。なお、Ｖｓｓとは、走査線８０６Ａ
に入力されるＨレベルの電位の電源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電
位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。また、電源線８１
１に供給される電位は、配線（Ｃａｔｈｏｄｅ）８１２との電位差が発光素子８０５の順
方向しきい値電圧以下となるように設定する。つまり、電源線８１１に供給されている電
位が発光素子８０５の第１電極に供給され、低電源電位Ｖｓｓが発光素子８０５の第２電
極に供給されたときに、発光素子８０５に印加される電圧が順方向しきい値電圧ＶＥＬ以
下となればよい。なお、このとき、発光素子８０５の第１電極は陽極であり、第２電極は
陰極である。一方、電源線８１１に供給される電位をさらに低い電位、つまり低電源電位
Ｖｓｓより低い電位とし、発光素子８０５に印加される電圧を逆方向バイアスにしてもよ
い。逆バイアス電圧を加えることにより、発光素子８０５の信頼性を向上させたり、発光
素子８０５の中で不具合のある部分を焼き切ったりすることができる。
さらに、駆動トランジスタ８０２の第１端子は別の行の画素の走査線８０６Ａに接続され
ている。ここで、駆動トランジスタ８０２は発光素子８０５を駆動するトランジスタであ
り、相補用トランジスタ８０１は駆動トランジスタ８０２とは極性が反転しているトラン
ジスタである。つまり、この走査線８０６Ａの信号がＨレベルのときに相補用トランジス
タ８０１と駆動トランジスタ８０２とが相補的にオンオフするインバータを構成している
。
次に、図８の画素構成の動作原理について詳しく説明する。ここで、走査線８０６により
選択される画素をｉ行目の画素とし、走査線８０６Ａにより選択される画素をｉ＋１行目
の画素として図９のタイミングチャートを用いて説明する。
図８の画素では各画素の発光時間を決定するアナログ信号電位が第１の信号線（Ｄａｔａ
ｌｉｎｅ１）８０９に供給され、各画素毎の発光時間を制御するアナログ電位が第２の
信号線（Ｄａｔａ ｌｉｎｅ２）８１０に供給される。
なお、第２の信号線（Ｄａｔａ ｌｉｎｅ２）に供給される電位は、実施の形態１の図１
２で示したように、波形１２０１、波形１２０２、波形１２０３、波形１２０４、波形１
２０５、波形１２０６、波形１２０８、若しくは波形１２０９、又はこれらを複数連続し
て供給しても良い。
連続して供給することにより、発光時間を１フレーム内で分割させることができる。その
結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止すること
ができる。
なお、本実施の形態の画素構成を有する表示装置は、画素部の行毎に信号書き込み期間と
発光期間が設定される。
ここで、ｉ行目の画素の信号書き込み期間について説明する。図９に示す期間Ｔｉがｉ行
目の画素の信号書き込み時間を示している。そして、期間Ｔｉ以外の期間はｉ行目の画素
は発光期間となる。
まず、ｉ行目の画素への信号書き込み期間Ｔｉには、第１のスイッチ８０７をオンにし、
第２のスイッチ８０８をオフにする。このとき、走査線（ｉ＋１行目のＳｅｌｅｃｔ ｌ
ｉｎｅ）８０６ＡにはＨレベルの電位が供給されている。よって、相補用トランジスタ８
０１と駆動トランジスタ８０２とはインバータとして機能する。よって、相補用トランジ
スタ８０１及び駆動トランジスタ８０２のゲート端子の接続点がインバータの入力端子８
１３となり、相補用トランジスタ８０１及び駆動トランジスタ８０２の第２端子の接続点
がインバータの出力端子８１４となる。
また、走査線（ｉ行目のＳｅｌｅｃｔ ｌｉｎｅ）８０６にはＬレベルの信号が入力され
スイッチング用トランジスタ８０４がオンする。よって、インバータの入力端子８１３と
出力端子８１４とが導通され、オフセットキャンセルされる。つまり、インバータの入力
端子８１３の電位はインバータの論理しきい値電位Ｖｉｎｖとなっている。よって、この
ときインバータの入力端子８１３の電位はインバータの出力のレベルを制御するために必
要な電位となっている。
そして、容量素子８０３には、インバータの論理しきい値電位Ｖｉｎｖと、書き込み期間
Ｔｉに第１の信号線８０９に供給される電位Ｖａとの電位差分（電圧Ｖｐ）の電荷が蓄積
される。
続いて、第１のスイッチ８０７をオフにし、第２のスイッチ８０８をオンにする。そして
、走査線（ｉ行目のＳｅｌｅｃｔ ｌｉｎｅ）８０６にＨレベルの信号を入力する。する
と、スイッチング用トランジスタ８０４がオフし、容量素子８０３で電圧Ｖｐが保持され
る。こうして期間Ｔｉが終了し、ｉ行目ｊ列の画素にＤａｔａ ｌｉｎｅ１（第１の信号
線８０９）からアナログ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれの
Ｄａｔａ ｌｉｎｅ１（第１の信号線８０９）からそれぞれのアナログ信号電位が入力さ
れ、各列のｉ行目の画素にアナログ信号が書き込まれる。
こうして、ｉ行目の画素の信号書き込み期間Ｔｉが終了すると、ｉ＋１行目の画素の信号
書き込み期間Ｔｉ＋１が始まり、ｉ行目の画素の発光期間が始まる。ｉ＋１行目の画素へ
の信号書き込み時間となる期間Ｔｉ＋１には走査線８０６ＡにＬレベルの信号が入力され
、ｉ行目の画素への信号書き込み動作と同様に信号が書き込まれる。
なお、図７に示すようにＤａｔａ ｌｉｎｅ２（第２の信号線８１０）には三角波電位が
供給されている。ｉ行目ｊ列の画素はＤａｔａ ｌｉｎｅ２（第２の信号線８１０）の電
位が、ｉ行目の画素の信号書き込み期間ＴｉにＤａｔａ ｌｉｎｅ１（第１の信号線８０
９）に供給されたアナログ信号電位より高い電位であるときには発光素子８０５は非発光
の状態を維持し、Ｄａｔａ ｌｉｎｅ２（第２の信号線８１０）の電位が、ｉ行目の画素
の信号書き込み期間ＴｉにＤａｔａ ｌｉｎｅ１（第１の信号線８０９）に供給されたア
ナログ信号電位より低い電位の間は発光素子８０５は発光する。よって、それぞれ画素へ
の信号書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって発
光素子８０５の発光時間が制御される。こうして、アナログ時間階調表示が可能となる。
このように本実施の形態の画素構成を有する表示装置は、画素行毎に順次、信号書き込み
期間となり、信号書き込み期間が終了すると画素行毎に発光期間に移る。よって、本実施
の形態のように線順次で信号が画素に書き込まれる場合には、書き込み期間は一画素分の
時間で良いため、発光期間を長くすることができる。つまり、デューティー比（１フレー
ム期間における発光期間の割合）が高いので、発光素子の瞬間輝度を低くすることができ
る。よって、発光素子の信頼性を向上することができる。
また、一行毎の画素の書き込み期間を長くすることができることから、Ｄａｔａ ｌｉｎ
ｅ１（第１の信号線８０９）にアナログ信号電位を入力する信号線駆動回路の周波数を低
くすることができる。よって、消費電力を小さくすることができる。
このように、信号線８１０に三角波電位が供給され、それぞれ書き込み期間にアナログ信
号が書き込まれた際のアナログ信号電位にしたがって発光素子８０５の発光時間が設定さ
れる。こうして、アナログ時間階調表示が可能となる。アナログ的に発光時間を制御する
ため、デジタル的に発光時間を制御したときのように擬似輪郭が生じることはない。よっ
て、画質不良のない、きれいな表示を行うことができる。
なお、発光素子８０５の発光・非発光を制御するインバータの出力のレベルは、上述した
ように、画素への信号書き込み時間にＤａｔａ ｌｉｎｅ１（信号線８０９）に供給され
たアナログ信号電位が、発光期間にＤａｔａ ｌｉｎｅ２（信号線８１０）に入力される
三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、相
補用トランジスタ８０１や駆動トランジスタ８０２の特性のバラツキの影響を受けること
が少なく発光素子８０５の発光・非発光を制御することができる。つまり、画素毎の発光
のバラツキを改善することができる。
特に、本実施の形態に示した画素構成は、画素内のインバータがＰチャネル型のトランジ
スタでなる駆動トランジスタ８０２と、Ｎチャネル型のトランジスタでなる相補用トラン
ジスタ８０１で構成されるため、相補用トランジスタ８０１や駆動トランジスタ８０２の
トランジスタ特性がバラツキ、インバータ伝達特性が画素毎に多少異なっても、それらの
影響をほとんど受けることなく発光素子８０５の発光・非発光を制御することができる。
なお、図６の構成での第１のスイッチ６０７及び第２のスイッチ６０８、図８での第１の
スイッチ８０７及び第２のスイッチ８０８はトランジスタを用いることができる。
例えば図６の構成の第１のスイッチ６０７及び第２のスイッチ６０８にＮチャネル型トラ
ンジスタを適用した構成を図５７に示す。第１のスイッチ６０７の代わりに書き込み選択
用トランジスタ５７０１、第２のスイッチ６０８の代わりに発光選択用トランジスタ５７
０２を用いている。書き込み選択用トランジスタ５７０１は第２の走査線５７０３に信号
を入力してオンオフを制御し、発光選択用トランジスタ５７０２は第３の走査線５７０４
に信号を入力してオンオフを制御する。
ここで、スイッチの代わりに用いるトランジスタはリーク電流（オフ電流及びゲートリー
ク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジス
タがオフしているときにソース・ドレイン間に流れてしまう電流であり、ゲートリーク電
流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電
流である。
よって、書き込み選択用トランジスタ５７０１、発光選択用トランジスタ５７０２及びス
イッチング用トランジスタ６０４に用いられるＮチャネル型のトランジスタは、低濃度不
純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎｓ：ＬＤＤ領域ともいう）を設けた
構成とするのが好ましい。ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減する
ことができるからである。書き込み選択用トランジスタ５７０１、発光選択用トランジス
タ５７０２及びスイッチング用トランジスタ６０４にオフ電流が流れると、容量素子６０
３が電圧を保持できなくなるからである。
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって
、駆動トランジスタ６０１の膜厚よりも書き込み選択用トランジスタ５７０１、発光選択
用トランジスタ５７０２及びスイッチング用トランジスタ６０４の膜厚を薄くする良い。
また、書き込み選択用トランジスタ５７０１、発光選択用トランジスタ５７０２及びスイ
ッチング用トランジスタ６０４をマルチゲートのトランジスタとすることでゲートリーク
電流を低減することができる。
また、書き込み選択用トランジスタ５７０１とスイッチング用トランジスタ６０４のオン
オフは同じタイミングで制御することが可能である。よって、図５７の構成において、第
２の走査線５７０３を省略し、書き込み選択用トランジスタ５７０１のゲート端子を走査
線６０６に接続する構成としてもよい。
ここで、Ｎチャネル型のトランジスタはＬＤＤ領域を容易に形成することができる。よっ
て、Ｎチャネル型のトランジスタをスイッチとして用いることにより、オフ電流を低減す
ることができる。また、このトランジスタをマルチゲートとすることによりさらなるゲー
トリーク電流の低減が図られる。よって、トランジスタのスイッチとしての機能をより向
上させることができる。
また、図６の構成において、第１のスイッチ６０７の代わりにＮチャネル型のトランジス
タ、第２のスイッチ６０８の代わりにＰチャネル型のトランジスタを適用した場合につい
て図５８に示す。
第１のスイッチ６０７の代わりに書き込み選択用トランジスタ５８０１、第２のスイッチ
６０８の代わりに発光選択用トランジスタ５８０２を用いている。書き込み選択用トラン
ジスタ５８０１と発光選択用トランジスタ５８０２とはいずれか一方がオンしているとき
、他方をオフさせるので、書き込み選択用トランジスタ５８０１及び発光選択用トランジ
スタ５８０２のゲート端子を第２の走査線５８０３に接続し、第２の走査線５８０３に信
号を入力して書き込み選択用トランジスタ５８０１と発光選択用トランジスタ５８０２と
のオンオフを制御する。なお、図５９に示すように書き込み選択用トランジスタ５８０１
及び発光選択用トランジスタ５８０２のゲート端子を走査線６０６に接続してオンオフを
制御してもよい。
このように、第１のスイッチ６０７の代わりにＮチャネル型のトランジスタ、第２のスイ
ッチ６０８の代わりにＰチャネル型のトランジスタを適用することで、これらを制御する
ための配線を減らすことができる。つまり、画素の開口率を向上させることができる。よ
って、発光素子の信頼性を向上させることができる。
（実施の形態３）
本実施の形態では、電位が固定されている電源線の代わりに、電位のレベルを信号により
制御することができる電位制御線を用いた場合の本発明の画素構成及び表示装置並びにそ
の駆動法について説明する。
図１の画素構成における電源線１０８の代わりに電位供給線４８０８を適用した場合の画
素構成を図４８に示す。
画素は、駆動トランジスタ（第２のトランジスタ）４８０１と、相補用トランジスタ（第
３のトランジスタ）４８０２と、容量素子４８０３と、スイッチング用トランジスタ（第
１のトランジスタ）４８０４と、発光素子４８０５と、走査線（Ｓｅｌｅｃｔ ｌｉｎｅ
）４８０６と、信号線（Ｄａｔａ ｌｉｎｅ）４８０７と、電位供給線（Ｉｌｌｕｍｉｎ
ａｔｉｏｎ ｌｉｎｅ）４８０８とを有している。なお、駆動トランジスタ４８０１には
Ｐチャネル型トランジスタ、相補用トランジスタ４８０２及びスイッチング用トランジス
タ４８０４にはＮチャネル型トランジスタを用いている。
駆動トランジスタ４８０１は、第１端子（ソース端子又はドレイン端子の一方）が電位供
給線４８０８と接続され、第２端子（ソース端子又はドレイン端子の他方）が相補用トラ
ンジスタ４８０２の第２端子（ソース端子又はドレイン端子の他方）と接続され、ゲート
端子が相補用トランジスタ４８０２のゲート端子と接続されている。さらに、駆動トラン
ジスタ４８０１及び相補用トランジスタ４８０２のゲート端子は、容量素子４８０３を介
して信号線４８０７に接続されると共に、スイッチング用トランジスタ４８０４を介して
駆動トランジスタ４８０１及び相補用トランジスタ４８０２の第２端子（ソース端子又は
ドレイン端子の他方）と接続されている。つまり、スイッチング用トランジスタ４８０４
は、第１端子（ソース端子又はドレイン端子の一方）が駆動トランジスタ４８０１及び相
補用トランジスタ４８０２の第２端子（ソース端子又はドレイン端子の他方）と接続され
、第２端子（ソース端子又はドレイン端子の他方）が駆動トランジスタ４８０１及び相補
用トランジスタ４８０２のゲート端子と接続されているため、スイッチング用トランジス
タ４８０４をオンオフすることで、駆動トランジスタ４８０１及び相補用トランジスタ４
８０２のゲート端子と第２端子（ソース端子又はドレイン端子の他方）とを導通又は非導
通にすることができる。そして、スイッチング用トランジスタ４８０４のゲート端子が接
続されている走査線４８０６に信号を入力することによりスイッチング用トランジスタ４
８０４のオンオフを制御する。また、駆動トランジスタ４８０１及び相補用トランジスタ
４８０２の第２端子（ソース端子又はドレイン端子の他方）は、発光素子４８０５の陽極
と接続されている。そして、発光素子４８０５の陰極は低電源電位Ｖｓｓが供給された配
線（Ｃａｔｈｏｄｅ）４８０９と接続されている。なお、Ｖｓｓとは、電位供給線４８０
８に供給されるＨレベルの電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である
。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
さらに、相補用トランジスタ４８０２の第１端子は別の行の画素の走査線４８０６Ａに接
続されている。ここで、駆動トランジスタ４８０１は発光素子４８０５を駆動するトラン
ジスタであり、相補用トランジスタ４８０２は駆動トランジスタ４８０１とは極性が反転
しているトランジスタである。つまり、電位供給線４８０８の信号がＨレベルであり、走
査線４８０６Ａの信号がＬレベルのときに駆動トランジスタ４８０１と相補用トランジス
タ４８０２とが相補的にオンオフするインバータとして機能する。
画素への信号書き込み期間には、信号線４８０７にはアナログ信号電位が供給される。こ
のアナログ信号電位がビデオ信号に相当する。そして、画素へビデオ信号を書き込む際に
は、電位供給線４８０８に入力する信号をＨレベルにし、駆動トランジスタ４８０１の第
１端子（ソース端子又はドレイン端子の一方）にＶｄｄを供給する。また、走査線４８０
６にＨレベルの信号を入力してスイッチング用トランジスタ４８０４をオンさせる。なお
、このとき、別の行の画素を選択する走査線４８０６ＡはＬレベルの信号が入力されてい
る。よって、画素へ信号を書き込む際には駆動トランジスタ４８０１と相補用トランジス
タ４８０２とはインバータとして動作することになる。なお、インバータとして動作して
いるときには、駆動トランジスタ４８０１及び相補用トランジスタ４８０２のゲート端子
の接続点がインバータの入力端子４８１０となり、駆動トランジスタ４８０１及び相補用
トランジスタ４８０２の第２端子の接続点がインバータの出力端子４８１１となる。また
、インバータとして動作しているときには、駆動トランジスタ４８０１及び相補用トラン
ジスタ４８０２は共に第１端子がソース端子、第２端子がドレイン端子となる。
なお、インバータの出力のＨレベルは電位供給線４８０８のＨレベルの出力となる電源電
位Ｖｄｄであり、Ｌレベルは走査線４８０６ＡのＬレベルの電位である。また、インバー
タのＨレベルの出力となる電源電位Ｖｄｄと、インバータのＬレベルの出力となる走査線
４８０６や走査線４８０６ＡのＬレベルの電位は、配線４８０９の電位を基準に設定する
。そして、インバータの出力がＨレベルのときは、発光素子４８０５が発光し、Ｌレベル
のときには非発光となるようにする。
つまり、発光素子４８０５が発光し始めるときの電圧をＶＥＬとすると、Ｌレベルの電位
は配線４８０９の電位Ｖｓｓ＋ＶＥＬよりも低くする必要がある。また、Ｈレベルの電位
は、配線４８０９の電位Ｖｓｓ＋ＶＥＬよりも高くする必要がある。
なお、Ｌレベルの電位が配線４８０９の電位よりも低い電位とすると、発光素子４８０５
に逆バイアス状態の電圧が加わる。よって、発光素子４８０５の劣化が抑制され、望まし
い。
次に、図４８の画素構成の動作原理について詳しく説明する。走査線４８０６により選択
される画素をｉ行目の画素とし、走査線４８０６Ａにより選択される画素をｉ＋１行目の
画素として図４９のタイミングチャートを用いて説明する。
ここで、ｉ行目の画素の信号書き込み期間について説明する。図４９に示す期間Ｔｉがｉ
行目の画素の信号書き込み時間を示している。
まず、画素への信号書き込み期間Ｔｉには、走査線（ｉ行目のＳｅｌｅｃｔ ｌｉｎｅ）
４８０６にはＨレベルの信号が入力されスイッチング用トランジスタ４８０４がオンする
。なお、走査線（ｉ＋１行目のＳｅｌｅｃｔ ｌｉｎｅ）４８０６ＡにはＬレベルの電位
が供給されている。そして、電位供給線４８０８にはＨレベルの信号が入力され、駆動ト
ランジスタ４８０１の第１端子（ソース端子又はドレイン端子の一方）に電位Ｖｄｄが供
給される。よって、駆動トランジスタ４８０１と相補用トランジスタ４８０２とはインバ
ータとして機能する。したがって、駆動トランジスタ４８０１及び相補用トランジスタ４
８０２のゲート端子の接続点がインバータの入力端子４８１０となり、駆動トランジスタ
４８０１及び相補用トランジスタ４８０２の第２端子の接続点がインバータの出力端子４
８１１となる。
よって、インバータの入力端子４８１０と出力端子４８１１とが導通され、オフセットキ
ャンセルされる。つまり、インバータの入力端子４８１０の電位はインバータの論理しき
い値電位Ｖｉｎｖとなっている。よって、このときインバータの入力端子４８１０の電位
はインバータの出力のレベルを制御するために必要な電位となっている。
そして、容量素子４８０３には、インバータの論理しきい値電位Ｖｉｎｖと、書き込み期
間Ｔｉに信号線４８０７に供給される電位Ｖａとの電位差分（電圧Ｖｐ）の電荷が蓄積さ
れる。
続いて、走査線（ｉ行目のＳｅｌｅｃｔ ｌｉｎｅ）４８０６をＬレベルにする。すると
、スイッチング用トランジスタ４８０４がオフし、容量素子４８０３で電圧Ｖｐが保持さ
れる。また、電位供給線４８０８をＬレベルにする。こうして期間Ｔｉが終了し、ｉ行目
ｊ列の画素にＤａｔａ ｌｉｎｅ（信号線４８０７）からアナログ信号が書き込まれる。
なお、このとき、各画素列毎にそれぞれのＤａｔａ ｌｉｎｅ（信号線４８０７）からそ
れぞれのアナログ信号電位が入力され、各列のｉ行目の画素にアナログ信号が書き込まれ
る。
また、このとき電位供給線４８０８はＬレベルの電位としなくてもよい。例えば電位供給
線４８０８をフローティングとしてもよい。図４８に示す画素を有する表示装置の模式図
を図５６に示す。表示装置は、信号線駆動回路５６０１と画素部５６０２と電位供給線駆
動回路５６０３と、走査線駆動回路５６０４とフローティング用スイッチ５６０５とを有
する。よって、画素への信号の書き込み時間や発光期間の間はフローティング用スイッチ
５６０５をオンにし、他の行の信号書き込み時間などはフローティング用スイッチ５６０
５をオフにすればよい。つまり、図４９におけるタイミングチャートにおいてＩｌｌｕｍ
ｉｎａｔｉｏｎ ｌｉｎｅのＬレベルのときはフローティングとしても良い。
こうして、ｉ行目の画素の信号書き込み期間Ｔｉが終了すると、ｉ＋１行目の画素の信号
書き込み期間Ｔｉ＋１が始まり、走査線４８０６ＡにＨレベルの信号が入力され、ｉ行目
の画素への信号書き込み動作と同様にｉ＋１行目の画素に信号が書き込まれる。
このように、全行の画素に信号が書き込まれ書き込み期間が終了すると、信号線４８０７
には三角波電位が供給される。つまり、ｉ行目ｊ列の画素は三角波電位が、ｉ行目の画素
の信号書き込み期間ＴｉにＤａｔａ ｌｉｎｅ（信号線４８０７）に供給されたアナログ
信号電位より高い電位であるときには発光素子４８０５は非発光の状態を維持し、Ｄａｔ
ａ ｌｉｎｅ（信号線４８０７）の電位が、ｉ行目の画素の信号書き込み期間ＴｉにＤａ
ｔａ ｌｉｎｅ（信号線４８０７）に供給されたアナログ信号電位より低い電位の間は発
光素子４８０５は発光する。よって、それぞれ画素への信号書き込み期間にアナログ信号
が書き込まれた際のアナログ信号電位にしたがって発光素子４８０５の発光時間が制御さ
れる。こうして、アナログ時間階調表示が可能となる。アナログ的に発光時間を制御する
ため、デジタル的に発光時間を制御したときのように擬似輪郭が生じることはない。よっ
て、画質不良のない、きれいな表示を行うことができる。
なお、発光素子４８０５の発光・非発光を制御するインバータの出力のレベルは、上述し
たように、画素への信号書き込み時間にＤａｔａ ｌｉｎｅ（信号線４８０７）に供給さ
れたアナログ信号電位が、発光期間にＤａｔａ ｌｉｎｅ（信号線４８０７）に入力され
る三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、
駆動トランジスタ４８０１や相補用トランジスタ４８０２の特性のバラツキの影響を受け
ることが少なく発光素子４８０５の発光・非発光を制御することができる。つまり、画素
毎の発光のバラツキを改善することができる。
特に、本実施の形態に示した画素構成は、画素内のインバータがＰチャネル型のトランジ
スタでなる駆動トランジスタ４８０１と、Ｎチャネル型のトランジスタでなる相補用トラ
ンジスタ４８０２で構成されるため、駆動トランジスタ４８０１や相補用トランジスタ４
８０２のトランジスタ特性がバラツキ、インバータ伝達特性が画素毎に多少異なっても、
それらの影響をほとんど受けることなく発光素子４８０５の発光・非発光を制御すること
ができる。
なお、信号線（Ｄａｔａ ｌｉｎｅ）４８０７に供給される電位は、実施の形態１の図１
２で示したように、波形１２０１、波形１２０２、波形１２０３、波形１２０４、波形１
２０５、波形１２０６、波形１２０８、若しくは波形１２０９、又はこれらを複数連続し
て供給しても良い。
連続して供給することにより、発光時間を１フレーム内で分割させることができる。その
結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止すること
ができる。
また、相補用トランジスタ４８０２の第１端子（ソース端子又はドレイン端子の一方）を
走査線４８０６Ａに接続したことにより配線数を減らすことができ、開口率が向上する。
よって、発光素子４８０５の信頼性の向上を図ることができる。また、歩留まりを向上さ
せ、コストの抑制を図ることができる。
なお、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）４８０８のＬレベルの電位は
、配線（Ｃａｔｈｏｄｅ）４８０９に供給される低電源電位Ｖｓｓとの電位差が発光素子
４８０５の順方向しきい値電圧以下となるように設定する。つまり、電位供給線４８０８
のＬレベルの電位が発光素子４８０５の第１電極に供給され、低電源電位Ｖｓｓが発光素
子４８０５の第２電極に供給されたときに、発光素子４８０５に印加される電圧が順方向
しきい値電圧ＶＥＬ以下となればよい。なお、このとき、発光素子４８０５の第１電極は
陽極であり、第２電極は陰極である。一方、電位供給線４８０８のＬレベルの電位をさら
に低い電位、つまり低電源電位より低い電位とし、発光素子４８０５に印加される電圧を
逆方向バイアスにしてもよい。逆バイアス電圧を加えることにより、発光素子４８０５の
信頼性を向上させたり、発光素子４８０５の中で不具合のある部分を焼き切ったりするこ
とができる。よって、本実施の形態の画素構成によれば、発光素子４８０５の陰極の電位
は固定電位とすることができる。
また、画素へ信号を書き込むときに電位供給線４８０８をＬレベル又はフローティングに
するので発光素子４８０５に電流が流れて画像が変になってしまうのを防ぐことができる
。
なお、本実施の形態の構成において、色要素の画素毎に発光素子に印加する電圧を変えて
もよい。図４８に示す画素構成に示す画素における電位供給線４８０８を色要素の画素毎
に設けた構成を図６１に示す。ここでは、色要素として、ＲＧＢの色要素として説明する
が、例えばＲＧＢＷの色要素の場合でも適用することができる。
図６１に示すようにＲの色要素の列の画素は駆動トランジスタの第１端子（ソース端子又
はドレイン端子の一方）が電位供給線Ｉｒに接続され、Ｇの色要素の列の画素は駆動トラ
ンジスタの第１端子（ソース端子又はドレイン端子の一方）が電位供給線Ｉｇに接続され
、Ｂの色要素の列の画素は駆動トランジスタの第１端子（ソース端子又はドレイン端子の
一方）が電位供給線Ｉｂに接続されている。よって、発光素子の色毎に印加する電圧を適
宜設定することができる。
（実施の形態４）
本実施の形態では、実施の形態１、実施の形態２及び実施の形態３で示した画素構成を有
する表示装置において、より好適な表示装置の構成について説明する。
本実施の形態の表示装置の特徴は、走査線や信号線や電位供給線にバッファを設けている
。つまり、走査線駆動回路からの信号がバッファに入力され、バッファから走査線へ信号
が出力されるようにする。また、信号線駆動回路からの信号がバッファに入力され、バッ
ファから信号線へ信号が出力されるようにする。また、電位供給線駆動回路からの信号が
バッファに入力され、バッファから電位供給線へ信号が出力されるようにする。こうして
、走査線駆動回路や信号線駆動回路や電位供給線駆動回路の出力信号のインピーダンス変
換を行い、電流供給能力を高めている。
なお、走査線や信号線や電位供給線にバッファを設けなくとも、走査線駆動回路や信号線
駆動回路や電位供給線駆動回路の中にバッファを設けてこれらの駆動回路の出力の電流供
給能力を高くしても良い。
本実施の形態で示す表示装置の基本的な構成を図１３を用いて説明する。なお、実施の形
態１において、図２を用いて説明した表示装置と共通するところは共通の符号を用いてい
る。
走査線Ｓ１〜Ｓｍはそれぞれ１行分の画素のスイッチを制御する。例えば、スイッチにト
ランジスタを用いている場合には、走査線Ｓ１〜Ｓｍのそれぞれに、１行分の画素のスイ
ッチング用トランジスタのゲート端子が接続されている。そして、１行分のスイッチング
用トランジスタを一斉にオンにしなければならない。特に解像度が高くなればなるほど一
斉にオンしなければならないトランジスタの数も多くなる。そこで、本実施の形態に用い
るバッファには電流供給能力の高いものが好ましい。
また、図１３に示す表示装置の走査線Ｓ１〜Ｓｍはそれぞれ配線抵抗を有しており、さら
に、信号線Ｄ１〜Ｄｎと交差するところでは寄生容量（交差容量）が形成される。よって
、走査線Ｓ１〜Ｓｍはそれぞれ、抵抗１４０１と容量素子１４０２とを用いて図１４に示
すような等価回路で表すことができる。
この等価回路に、矩形波の入力パルス１４０３を入力すると、応答波は出力パルス１４０
４のようになまりが生じた波形となってしまう。つまり、パルスの立ち上がりと立ち下が
りが遅延してしまう。すると、スイッチング用トランジスタ２０８は正常なタイミングで
オンしなくなり、ビデオ信号を画素に正確に書き込むことができなくなってしまう。よっ
て、本実施の形態の表示装置においては走査線から出力される信号はバッファを介して電
流供給能力を高くすることで、なまりの発生を低減させることができる。
また、信号線Ｄ１〜Ｄｎについても、寄生容量が形成されると、映像信号に相当するアナ
ログ信号電位を供給するのに遅延が生じてしまうため、画素へ信号を正確に書き込むこと
ができなくなってしまう。よって、本実施の形態の表示装置においては信号線から出力さ
れる信号もバッファを介して電流供給能力を高くすると良い。
図１３に示す表示装置は走査線駆動回路２０２から出力される信号が走査線Ｓ１〜Ｓｍに
設けられたそれぞれのバッファ１３０２を介して走査線Ｓ１〜Ｓｍに入力される。つまり
、バッファ１３０２を介することで走査線駆動回路２０２から出力される信号の電流供給
能力を高くする。同様に、信号線Ｄ１〜Ｄｎのそれぞれにもバッファ１３０１を設けてい
る。なお、バッファ１３０１はアナログバッファを用いている。
よって、各駆動回路から出力される信号は電流供給能力が高いため、上述したパルス信号
のなまりを低減することができる。よって、素早く１行分の画素のスイッチング用トラン
ジスタをオンにし、素早くビデオ信号を書き込むことができる。よって、画素の書き込み
期間を短くすることができる。
ここで、本実施の形態で用いることができるバッファの例を示す。以下、バッファにおい
て、入力電位Ｖｉｎが入力される端子を入力端子、出力電位Ｖｏｕｔが出力される端子を
出力端子という。
例えば、図１５（ａ）に示すようなボルテージフォロワ回路１５０１の入力端子を信号線
駆動回路の出力端子に接続し、ボルテージフォロワ回路１５０１の出力端子を信号線に接
続する。ボルテージフォロワ回路をバッファに用いるときには特性のバラツキの小さいト
ランジスタを形成することができるＩＣチップ上に形成するとよい。なお、本明細書にお
いて、ＩＣチップとは、基板上に形成された集積回路をチップ上に切り離したものをいう
。特に、ＩＣチップとしては、単結晶シリコンウエハを基板に用いて素子分離などにより
回路を形成し、単結晶シリコンウエハを任意の形状に切り離したものが適している。
よって、バッファとしてボルテージフォロワ回路１５０１を採用する場合、走査線駆動回
路や信号線駆動回路と共にバッファを形成したＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇ
ｌａｓｓ）などで表示パネルに実装すると良い。なお、ボルテージフォロワ回路は図１３
の表示装置において、バッファ１３０１及びバッファ１３０２に適用することができるが
、アナログバッファとして機能するので、とくにバッファ１３０１に適している。
また、図１５（ｂ）に示すようにＮチャネル型トランジスタ１５０２及びＰチャネル型ト
ランジスタ１５０３からなるインバータをバッファに用いても良い。Ｎチャネル型トラン
ジスタ１５０２のゲート端子とＰチャネル型トランジスタ１５０３のゲート端子は共に入
力端子に接続され入力電位Ｖｉｎが入力される。また、Ｎチャネル型トランジスタ１５０
２のソース端子は低電源電位Ｖｓｓに接続され、ドレイン端子はＰチャネル型トランジス
タ１５０３のドレイン端子と共に出力端子に接続され、出力端子から出力電位Ｖｏｕｔを
出力する。バッファとしては複数のインバータを直列接続して用いることができる。この
とき、インバータから出力された出力電位Ｖｏｕｔが入力端子に入力される次の段のイン
バータは、約３倍の電流供給能力とすると、効率良く電流供給能力を高くすることができ
る。つまり、最初に入力されたインバータから出力された電位が次の段のインバータに入
力される際には約３倍の電流供給能力のインバータを直列に接続する。このようにして偶
数個のインバータを接続すればバッファとして用いることができる。なお、Ｎチャネル型
トランジスタ１５０２及びＰチャネル型トランジスタ１５０３の設計において、チャネル
幅Ｗとチャネル長Ｌの比：Ｗ／Ｌを調整することで電流供給能力を調整することができる
。なお、図１５（ｂ）に示した様なインバータを用いたバッファは図１３の表示装置にお
いて、バッファ１３０２に適用することができる。なお、このようなインバータを用いた
バッファは構成が単純であり、基板上に画素と共に走査線駆動回路や信号線駆動回路が一
体形成された薄膜トランジスタを有する表示パネルを作製する場合にはバッファも一体形
成することができる。バッファを一体形成することで、コストダウンを図ることができる
。また、図１５（ｂ）のように、Ｎチャネル型トランジスタ１５０２及びＰチャネル型ト
ランジスタ１５０３からなるＣＭＯＳインバータは、入力端子にインバータの論理しきい
値電位Ｖｉｎｖの近傍の電位が入力されているときには、Ｎチャネル型トランジスタ１５
０２及びＰチャネル型トランジスタ１５０３に電流が流れるが、入力端子にＨレベルかＬ
レベルの電位が入力されるといずれか一方のトランジスタがオフするため無駄に電力が消
費されることがない。よって、図１５（ｂ）に示すようなＣＭＯＳインバータを用いるこ
とで低消費電力化を図ることができる。
さらに、図１５（ｃ）に示すようにソースフォロワ回路を用いてバッファを形成すること
もできる。ソースフォロア回路は、ソースフォロワトランジスタ１５０４と電流源１５０
５からなり、ソースフォロワトランジスタ１５０４のゲート端子は入力端子に接続され、
ドレイン端子は電源電位Ｖｄｄが供給された配線に接続され、ソース端子は電流源１５０
５の一方の端子と出力端子に接続されている。電流源１５０５の他方の端子は低電源電位
Ｖｓｓの供給された配線に接続されている。ここで、ソースフォロワトランジスタ１５０
４のゲートソース間電圧Ｖｇｓを用いて、出力電位Ｖｏｕｔは以下の式、Ｖｏｕｔ＝Ｖｉ
ｎ−Ｖｇｓ・・・（１）で表される。
ここで、Ｖｇｓはソースフォロワトランジスタ１５０４が電流Ｉ０を流すのに必要な電圧
である。
よって、出力電位Ｖｏｕｔは入力電位ＶｉｎからＶｇｓ分低い電位となる。しかし、入力
電位Ｖｉｎに入力される信号がデジタル信号であれば、ソースフォロワトランジスタ１５
０４のゲートソース間電圧Ｖｇｓに多少のバラツキがあってもソースフォロワ回路をバッ
ファとして用いることができる。よって、図１３の表示装置においては、ソースフォロア
回路をバッファ１３０２に用いることができる。
また、図１５（ｃ）で示したようなソースフォロワ回路は構成が単純であり薄膜トランジ
スタを用いて容易に作製することができる。よって、基板上に画素と共に走査線駆動回路
や信号線駆動回路が一体形成された薄膜トランジスタを有する表示パネルを作製する場合
にはバッファも一体形成することができる。バッファを一体形成することで、コストダウ
ンを図ることができる。
また、ソースフォロワトランジスタ１５０４として、図１５（ｃ）に示すようにＮチャネ
ル型トランジスタを用いることで、画素と走査線駆動回路や信号線駆動回路とバッファと
が一体形成された表示パネルにおいて、Ｎチャネル型トランジスタのみからなる単極性表
示パネルを作製することができる。
また、ソースフォロワ回路をバッファに用いる場合、図１５（ｄ）に示すようにソースフ
ォロワトランジスタ１５０６をデュアルゲートとすることで、しきい値電圧の低いトラン
ジスタとすることもできる。なお、ソースフォロワトランジスタ１５０６以外の構成は図
１５（ｃ）と共通するので共通の符号を用い説明は省略する。
図１５（ｄ）のようなソースフォロワトランジスタによりしきい値電圧Ｖｔｈが低くなり
、ソースフォロワ回路を構成する各ソースフォロワトランジスタ間で、しきい値電圧Ｖｔ
ｈのバラツキが低減されれば、アナログバッファとしても用いることができる。よって、
図１３の表示装置においてバッファ１３０２は言うまでもなく、バッファ１３０１にも図
１５（ｄ）のようなソースフォロワ回路を適用することができる。
また、図１６（ｂ）のような構成をバッファに用いることもできる。ソースフォロワ回路
はソースフォロワトランジスタ１６０４と、容量素子１６０５と、第１のスイッチ１６０
６と、第２のスイッチ１６０７と、第３のスイッチ１６０８と、電流源１６０９と、電圧
源１６１０とからなる。そして、ソースフォロワトランジスタ１６０４のドレイン端子は
電源電位Ｖｄｄが供給された配線に接続され、ソース端子は出力端子と、電流源１６０９
を介して低電源電位Ｖｓｓが供給された配線と、第１のスイッチ１６０６の一方の端子と
接続されている。そして、第１のスイッチ１６０６の他方の端子は容量素子１６０５の一
方の端子と、第３のスイッチ１６０８を介して入力端子と接続されている。また、容量素
子１６０５の他方の端子はソースフォロワトランジスタ１６０４のゲート端子と、第２の
スイッチ１６０７及び電圧源１６１０を介して低電源電位Ｖｓｓが供給された配線と接続
されている。
図１６（ｂ）のソースフォロワ回路の動作について簡単に説明する。プリチャージ期間に
第１のスイッチ１６０６と第２のスイッチ１６０７をオンにする。すると容量素子１６０
５にはソースフォロワトランジスタ１６０４のゲートソース間電圧が電流Ｉ１を流すのに
必要な電圧Ｖｇｓとなる電荷が蓄積される。そして、第１のスイッチ１６０６及び第２の
スイッチ１６０７をオフにする。すると容量素子１６０５はソースフォロワトランジスタ
１６０４のゲートソース間電圧Ｖｇｓを保持する。そして第３のスイッチ１６０８をオン
にすると、容量素子１６０５がゲートソース間電圧Ｖｇｓを保持したまま入力端子に入力
電位Ｖｉｎが入力される。よって、容量素子１６０５の他方の端子が接続されたソースフ
ォロワトランジスタ１６０４のゲート端子には入力電位Ｖｉｎにゲートソース間電圧Ｖｇ
ｓを加えた電位が供給される。一方、出力端子から出力される出力電位Ｖｏｕｔはソース
フォロワトランジスタ１６０４のゲート端子の電位からゲートソース間電圧Ｖｇｓを引い
た電位である。よって、出力端子から出力される電位は入力端子に入力される電位と同じ
になりＶｉｎ＝Ｖｏｕｔとなる。
よって、図１６（ｂ）に示すソースフォロワ回路は、図１３の表示装置においてバッファ
１３０２は言うまでもなく、アナログ信号の電流供給能力を高くするためのバッファ１３
０１にも適用することができる。
また、ボルテージフォロワ回路に比べて回路が単純であるため、画素と共に走査線駆動回
路や信号線駆動回路とが一体形成された薄膜トランジスタを有する表示パネルを作製する
場合にはバッファとして、図１６（ｂ）に示すソースフォロワ回路も一体形成することが
できる。また、図１６（ｂ）のソースフォロワ回路は単極性のトランジスタで構成するこ
とができるため単極性表示パネルを作製することができる。
なお、図１５（ｃ）（ｄ）で示した電流源１５０５や、図１６（ｂ）で示した電流源１６
０９には飽和領域で動作するトランジスタや、抵抗素子や、整流素子を用いることができ
る。さらには、整流素子としてはＰＮ接続ダイオードや、ダイオード接続トランジスタを
用いることもできる。
ここで、図１５（ｄ）の電流源１５０５にダイオード接続したトランジスタを適用した場
合について図１６（ａ）を用いて説明する。ソースフォロア回路は、ソースフォロワトラ
ンジスタ１５０６とダイオード接続したトランジスタ１５０７からなり、ソースフォロワ
トランジスタ１５０６のドレイン端子は電源電位Ｖｄｄが供給された配線に接続され、ソ
ース端子はダイオード接続したトランジスタ１５０７のドレイン端子と出力端子とに接続
されている。また、ダイオード接続したトランジスタ１５０７はドレイン端子とゲート端
子が接続され、ソース端子は低電源電位Ｖｓｓの供給された配線に接続されている。
なお、本実施の形態の表示装置に適用可能な画素構成は、図１３に示した構成に限られず
、実施の形態１、実施の形態２、実施の形態３及び実施の形態４に示した様々な画素構成
を適用することが可能であり、また、バッファも全ての走査線駆動回路や信号線駆動回路
や電位供給線駆動回路の出力が入力される走査線や信号線や電位供給線に設ける必要はな
く適宜設けることができる。特に、実施の形態３で説明した図４８の画素構成を有する表
示装置のときには電位供給線４８０８に入力する信号は、一行分の画素の発光素子に電流
を流すだけの電流が必要であるため、電位供給線４８０８に信号を入力する電位供給線駆
動回路にバッファを設けると良い。
（実施の形態５）
本実施の形態では、本発明の画素構成を有する表示装置の走査線駆動回路や信号線駆動回
路や電位供給線駆動回路について説明する。つまり、本実施の形態で示す走査線駆動回路
や信号線駆動回路や電位供給線駆動回路は、実施の形態１、実施の形態２及び実施の形態
３で示した画素構成を有する表示装置や実施の形態４に示した表示装置に適宜用いること
ができる。
図２５（ａ）に示す表示装置は、基板２５０１上に、複数の画素が配置された画素部２５
０２を有し、画素部２５０２の周辺には、電位供給線駆動回路２５０３、走査線駆動回路
２５０４及び信号線駆動回路２５０５を有している。なお、実施の形態１や実施の形態２
に示す画素構成を有する表示装置の場合には、電位供給線駆動回路２５０３は設けなくて
も良い。その場合、走査線駆動回路２５０４が図２の走査線駆動回路２０２に相当し、信
号線駆動回路２５０５が図２の信号線駆動回路２０１に相当する。
電位供給線駆動回路２５０３、走査線駆動回路２５０４及び信号線駆動回路２５０５に入
力される信号はフレキシブルプリントサーキット（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉ
ｒｃｕｉｔ：ＦＰＣ）２５０６を介して外部より供給される。
なお、図示していないが、ＦＰＣ２５０６上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）や
ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）等によりＩＣチップが実装さ
れていても良い。つまり、画素部２５０２と一体形成が困難な、電位供給線駆動回路２５
０３、走査線駆動回路２５０４及び信号線駆動回路２５０５の一部のメモリやバッファな
どをＩＣチップ上に形成して表示装置に実装しても良い。
また、図２５（ｂ）に示すように、電位供給線駆動回路２５０３及び走査線駆動回路２５
０４を画素部２５０２の片側に配置しても良い。なお、図２５（ｂ）に示す表示装置は、
図２５（ａ）に示す表示装置と、電位供給線駆動回路２５０３の配置が異なるだけである
ので同様の符号を用いている。また、電位供給線駆動回路２５０３及び走査線駆動回路２
５０４は一つの駆動回路で同様の機能を果たすようにしても良い。
続いて、図２５（ａ）、（ｂ）に示した表示装置の信号線駆動回路２５０５の構成例を示
す。これは、図２の表示装置の信号線（Ｄ１〜Ｄｎ）に信号を供給するための駆動回路で
ある。図３１（ａ）に示す信号線駆動回路は、パルス出力回路３１０１、第１のラッチ回
路３１０２、第２のラッチ回路３１０３、Ｄ／Ａ変換回路（デジタルアナログ変換回路）
３１０４、書き込み期間・発光期間選択回路３１０５及びアナログバッファ回路３１０６
を有している。
図３１（ａ）に示す信号線駆動回路の動作について、図３３に示した詳しい構成を用いて
説明する。
パルス出力回路３３０１はフリップフロップ回路（ＦＦ）３３０９等を複数段用いて構成
され、クロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパル
ス信号（Ｓ−ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリング
パルスが出力される。
パルス出力回路３３０１により出力されたサンプリングパルスは、第１のラッチ回路３３
０２に入力される。第１のラッチ回路３３０２には、デジタル映像信号が入力されており
、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持
する。ここでは、デジタル映像信号は各段毎に３ビット入力されており、各ビットの映像
信号を、それぞれ第１のラッチ回路３３０２において保持する。一つのサンプリングパル
スによって、第１のラッチ回路３３０２の各段の三つのラッチ回路が平行して動作する。
第１のラッチ回路３３０２において、最終段までデジタル映像信号の保持が完了すると、
水平帰線期間中に、第２のラッチ回路３３０３にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ
）が入力され、第１のラッチ回路３３０２に保持されていたデジタル映像信号は、一斉に
第２のラッチ回路３３０３に転送される。その後、第２のラッチ回路３３０３に保持され
たデジタル映像信号は１行分が同時にＤＡＣ（Ｄ／Ａ変換回路）３３０４へ入力される。
ＤＡＣ３３０４においては、入力されるデジタル映像信号をデジタル−アナログ変換し、
アナログ電位を有する映像信号として、書き込み期間・発光期間選択回路３３０５の有す
る切り替え回路３３０７に入力する。
第２のラッチ回路３３０３に保持されたデジタル映像信号がＤＡＣ３３０４に入力されて
いる間、パルス出力回路３３０１からは、再びサンプリングパルスが出力される。そして
、書き込み期間においては、上述した動作を繰り返し、１フレーム分の映像信号の処理を
行う。
また、書き込み期間・発光期間選択回路３３０５は、三角波電位生成回路３３０８を有し
、発光期間においては、切り替え回路３３０７には、三角波電位生成回路３３０８によっ
て生成された三角波電位が入力される。
こうして、切り替え回路３３０７には、書き込み期間はＤＡＣ３３０４からの映像信号が
入力され、発光期間には三角波電位生成回路３３０８からの三角波電位が入力される。そ
して、切り替え回路３３０７は書き込み期間には映像信号を、発光期間には三角波電位を
アナログバッファ回路３３０６に入力する。
アナログバッファ回路３３０６はインピーダンス変換し、入力された電位と同等の電位を
信号線Ｄ１〜Ｄｎへ供給する。つまり、映像信号はアナログバッファ回路３３０６で電流
供給能力を高くされ、アナログ信号電位として信号線Ｄ１〜Ｄｎに供給される。なお、こ
の信号線Ｄ１〜Ｄｎは、例えば図２や図１３の表示装置の信号線Ｄ１〜Ｄｎに相当する。
図３１（ａ）において、入力されるＤｉｇｉｔａｌ Ｖｉｄｅｏ Ｄａｔａはアナログ信
号に変換する前に補正することが望ましい場合もある。よって図３１（ｂ）に示すように
、第１のラッチ回路３１０２に入力する前にＤｉｇｉｔａｌ Ｖｉｄｅｏ Ｄａｔａを補
正回路３１０７によって補正してから第１のラッチ回路３１０２に入力するようにするの
が好ましい。補正回路３１０７では、例えばガンマ補正などを行うことができる。
また、インピーダンス変換はＤ／Ａ変換回路の出力を書き込み期間・発光期間選択回路に
入力する前に行っても良い。つまり、図３１（ａ）の構成において、Ｄ／Ａ変換回路３１
０４の出力をインピーダンス変換して書き込み期間・発光期間選択回路３１０５に入力す
る構成として、図３５（ａ）のような構成とすることができる。また、このとき、図３１
（ａ）の構成を詳細に示した図３３の構成は図３７のような構成となる。図３７において
、３７０１はパルス出力回路、３７０２は第１のラッチ回路、３７０３は第２のラッチ回
路、３７０４はＤ／Ａ変換回路、３７０５は書き込み期間・発光期間選択回路、３７０６
はアナログ回路、３７０７は切り替え回路、３７０８は三角波電位生成回路である。また
、図３１（ｂ）の構成において、Ｄ／Ａ変換回路３１０４の出力をインピーダンス変換し
て書き込み期間・発光期間選択回路３１０５に入力する構成として、図３５（ｂ）のよう
な構成とすることができる。
また、図３１及び図３３では信号線駆動回路に入力される映像信号がデジタルの場合の構
成について説明したが、図３２及び図３４では映像信号がアナログの場合について説明す
る。この場合には、図３１に示すようにＤ／Ａ変換回路は設けなくて良い。また、アナロ
グの映像信号を保持することができるアナログラッチ回路及びアナログラッチ回路は各段
に１ビット分ずつ設ければよい。図３２（ａ）に示すように、パルス出力回路３２０１、
第１のアナログラッチ回路３２０２、第２のアナログラッチ回路３２０３、書き込み期間
・発光期間選択回路３２０４及びアナログバッファ回路３２０５を有している。
図３２（ａ）に示す信号線駆動回路の動作について、図３４に示した詳しい構成を用いて
説明する。
パルス出力回路３４０１はフリップフロップ回路（ＦＦ）３４０８等を複数段用いて構成
され、クロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパル
ス信号（Ｓ−ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリング
パルスが出力される。
パルス出力回路３４０１により出力されたサンプリングパルスは、第１のアナログラッチ
回路３４０２に入力される。第１のアナログラッチ回路３４０２には、アナログ映像信号
が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にアナロ
グ映像信号を保持する。ここでは、アナログ映像信号は各段毎に１ビット入力されており
、１ビットの映像信号を、それぞれの段毎の第１のアナログラッチ回路３４０２において
保持する。
第１のアナログラッチ回路３４０２において、最終段までアナログ映像信号の保持が完了
すると、水平帰線期間中に、第２のアナログラッチ回路３４０３にラッチパルス（Ｌａｔ
ｃｈ Ｐｕｌｓｅ）が入力され、第１のアナログラッチ回路３４０２に保持されていたア
ナログ映像信号は、一斉に第２のアナログラッチ回路３４０３に転送される。その後、第
２のアナログラッチ回路３４０３に保持されたアナログ映像信号は１行分が同時に書き込
み期間・発光期間選択回路３４０４の有する切り替え回路３４０６に入力される。
そして、書き込み期間には、切り替え回路３４０６は第２のアナログラッチ回路３４０３
から入力された映像信号をアナログバッファ回路３４０５に入力し、アナログバッファ回
路３４０５はインピーダンス変換して、信号線Ｄ１〜Ｄｎへそれぞれのアナログ信号電位
を供給する。なお、この信号線Ｄ１〜Ｄｎは、例えば図２や図１３の表示装置の信号線Ｄ
１〜Ｄｎに相当する。
このように画素１行分のアナログ信号電位を信号線Ｄ１〜Ｄｎに供給している間、パルス
出力回路３４０１においては、再びサンプリングパルスが出力される。そして、書き込み
期間においては、上述した動作を繰り返し、１フレーム分の映像信号の処理を行う。
また、書き込み期間・発光期間選択回路３４０４は、三角波電位生成回路を有し、発光期
間においては、切り替え回路３４０６には、三角波電位生成回路３４０７によって生成さ
れた三角波電位が入力される。そして、発光期間にはアナログバッファ回路３４０５はイ
ンピーダンス変換し、入力された三角波電位と同等の電位を信号線Ｄ１〜Ｄｎへ供給する
。つまり、アナログバッファ回路で出力電流能力を高くする。
こうして、切り替え回路３４０６には、書き込み期間は第２のアナログラッチ回路３４０
３からの映像信号が入力され、発光期間には三角波電位生成回路３４０７からの三角波電
位が入力される。そして、切り替え回路３４０６は書き込み期間には映像信号を、発光期
間には三角波電位をアナログバッファ回路３４０５に入力する。
また、外部からの映像信号がデジタル映像信号であるときには、図３２（ｂ）に示すよう
にＤ／Ａ変換回路３２０６でデジタル映像信号をアナログ映像信号に変換してから第１の
アナログラッチ回路３２０２に入力するようにしても良い。
また、インピーダンス変換は第２のラッチ回路の出力を書き込み期間・発光期間選択回路
に入力する前に行っても良い。つまり、図３２（ａ）の構成において、第２のアナログラ
ッチ回路３２０３の出力をインピーダンス変換して書き込み期間・発光期間選択回路３２
０４に入力する構成として、図３６（ａ）のような構成とすることができる。また、この
とき、図３２（ａ）の構成を詳細に示した図３４の構成は図３８のような構成となる。図
３８において、３８０１はパルス出力回路、３８０２は第１のラッチ回路、３８０３は第
２のラッチ回路、３８０４は書き込み期間・発光期間選択回路、３８０５はアナログバッ
ファ回路、３８０６は切り替え回路、３８０７は三角電位生成回路である。また、図３２
（ｂ）の構成において、第２のアナログラッチ回路３２０３の出力をインピーダンス変換
して書き込み期間・発光期間選択回路３２０４に入力する構成として、図３６（ｂ）のよ
うな構成とすることができる。
また、ビデオ信号に相当するアナログ信号電位と、駆動トランジスタのオンオフを制御す
るアナログ的に変化する電位を別の信号線で画素に入力する画素構成（例えば図６や図８
のような画素構成）を有する表示装置に適用可能な信号線駆動回路について図３９及び図
４０を用いて説明する。
まず、図３９の構成について説明する。
パルス出力回路３９０１はフリップフロップ回路（ＦＦ）３９０７等を複数段用いて構成
され、クロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパル
ス信号（Ｓ−ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリング
パルスが出力される。
パルス出力回路３９０１により出力されたサンプリングパルスは、第１のラッチ回路３９
０２に入力される。第１のラッチ回路３９０２には、デジタル映像信号が入力されており
、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持
する。ここでは、デジタル映像信号は各段毎に３ビット入力されており、各ビットの映像
信号を、それぞれ第１のラッチ回路３９０２において保持する。一つのサンプリングパル
スによって、第１のラッチ回路３９０２の各段の三つのラッチ回路が平行して動作する。
第１のラッチ回路３９０２において、最終段までデジタル映像信号の保持が完了すると、
水平帰線期間中に、第２のラッチ回路３９０３にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ
）が入力され、第１のラッチ回路３９０２に保持されていたデジタル映像信号は、一斉に
第２のラッチ回路３９０３に転送される。その後、第２のラッチ回路３９０３に保持され
たデジタル映像信号は１行分が同時にＤＡＣ（Ｄ／Ａ変換回路）３９０４へ入力される。
ＤＡＣ３９０４においては、入力されるデジタル映像信号をデジタル−アナログ変換し、
アナログ電位を有する映像信号として、アナログバッファ回路３９０５に入力する。
アナログバッファ回路３９０５から各信号線Ｄ１ａ１〜Ｄ１ａｎにアナログ信号電位が供
給される。また、同時に三角波電位生成回路３９０６からも三角波電位が各信号線Ｄ２ａ
１〜Ｄ２ａｎに供給される。なお、信号線Ｄ１ａ１〜Ｄ１ａｎは図６や図８等の画素を有
する表示装置の第１の信号線６０９や第１の信号線８０９に相当する。また、信号線Ｄ２
ａ１〜Ｄ２ａｎは図６や図８等の画素を有する表示装置の第２の信号線６１０や第２の信
号線８１０に相当する。
また、図４０の構成について説明する。
パルス出力回路４００１はフリップフロップ回路（ＦＦ）４００６等を複数段用いて構成
され、クロック信号（Ｓ−ＣＬＫ）、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパル
ス信号（Ｓ−ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリング
パルスが出力される。
パルス出力回路４００１により出力されたサンプリングパルスは、第１のアナログラッチ
回路４００２に入力される。第１のアナログラッチ回路４００２には、アナログ映像信号
（Ａｎａｌｏｇ Ｄａｔａ）が入力されており、サンプリングパルスが入力されるタイミ
ングに従って、各段にアナログ映像信号を保持する。ここでは、アナログ映像信号は各段
毎に１ビット入力されており、１ビットの映像信号を、それぞれの段毎の第１のアナログ
ラッチ回路４００２において保持する。
第１のアナログラッチ回路４００２において、最終段までアナログ映像信号の保持が完了
すると、水平帰線期間中に、第２のアナログラッチ回路４００３にラッチパルス（Ｌａｔ
ｃｈ Ｐｕｌｓｅ）が入力され、第１のアナログラッチ回路４００２に保持されていたア
ナログ映像信号は、一斉に第２のアナログラッチ回路４００３に転送される。その後、第
２のラッチ回路４００３に保持されたアナログ映像信号は１行分が同時にアナログバッフ
ァ回路４００４に入力される。
アナログバッファ回路４００４から各信号線Ｄ１ａ１〜Ｄ１ａｎにアナログ信号電位が供
給される。また、同時に三角波電位生成回路４００５からも三角波電位が各信号線Ｄ２ａ
１〜Ｄ２ａｎに供給される。
なお、行方向に選択された画素に一斉に信号を書き込む（線順次方式ともいう）場合の信
号線駆動回路について説明したが、信号線駆動回路に入力されるビデオ信号を、パルス出
力回路から出力される信号に従って、そのまま画素に書き込む（点順次方式ともいう）よ
うにしても良い。
実施の形態１で示した図１や図４の画素構成に適用可能な点順次方式の信号線駆動回路に
ついて、図４１（ａ）を用いて説明する。信号線駆動回路は、パルス出力回路４１０１、
第１のスイッチ群４１０２、第２のスイッチ群４１０３からなる。第１のスイッチ群４１
０２及び第２のスイッチ群４１０３はそれぞれ複数の段のスイッチを有する。この複数の
段はそれぞれ信号線に対応している。
第１のスイッチ群４１０２のそれぞれの段のスイッチの一方の端子はビデオ信号に相当す
るＡｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａが入力される配線に接続され、他方の端子はそれ
ぞれ対応する信号線に接続されている。また、第２のスイッチ群４１０３のそれぞれの段
のスイッチの一方の端子は三角波電位の供給される配線に接続され、他方の端子はそれぞ
れ対応する信号線に接続されている。
画素の信号書き込み期間には、パルス出力回路４１０１に、クロック信号（Ｓ−ＣＬＫ）
、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパルス信号（Ｓ−ＳＰ）が入力される。
これらの信号のタイミングに従って順次サンプリングパルスが出力される。なお、このと
き第２のスイッチ群４１０３のオンオフを制御する制御信号は、全ての段のスイッチがオ
フするように設定する。
そして、サンプリングパルスの出力に従って、第１のスイッチ群４１０２のスイッチは１
段づつオンする。
よって、書き込み期間には、第１のスイッチ群４１０２のオンしたスイッチの段に対応す
る信号線にＡｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａが入力される。こうして、順次第１のス
イッチ群４１０２の各段のスイッチをオンさせ、選択されている行の画素に順次Ａｎａｌ
ｏｇ Ｖｉｄｅｏ Ｄａｔａを書き込む。
続いて、次の行の画素が選択され、同様に信号が書き込まれる。全ての行の画素に信号が
書き込まれると、信号書き込み期間は終了する。
画素への信号書き込み期間が終了すると発光期間が始まる。画素の発光期間には、パルス
出力回路４１０１からサンプリングパルスが出力されないようにする。つまり、パルス出
力回路４１０１の出力を第１のスイッチ群４１０２に入力されないようにしてもいいし、
パルス出力回路４１０１にスタートパルス信号（Ｓ−ＳＰ）が入力されないようにしても
いい。つまり、第１のスイッチ群４１０２のスイッチがオフしていれば良い。
また、第２のスイッチ群４１０３の全てのスイッチがオンするように制御信号を入力する
。すると、全ての信号線に三角波電位が供給される。なお、発光期間においては、全ての
行の画素が選択されているため全ての画素に三角波電位を供給することができる。
このようにして、三角波電位が入力される。
こうして、発光期間が終わると１フレーム期間は終了する。
次に、実施の形態２で示した図６や図８の画素構成に適用可能な点順次方式の信号線駆動
回路について、図４１（ｂ）を用いて説明する。信号線駆動回路は、パルス出力回路４１
１１、スイッチ群４１１２からなる。スイッチ群４１１２はそれぞれ複数の段のスイッチ
を有する。この複数の段はそれぞれ第１の信号線に対応している。
スイッチ群４１１２のそれぞれの段のスイッチの一方の端子はビデオ信号に相当するＡｎ
ａｌｏｇ Ｖｉｄｅｏ Ｄａｔａが入力される配線に接続され、他方の端子はそれぞれ画
素の列に対応する第１の信号線に接続されている。また、三角波電位の供給される配線は
それぞれ画素の列に対応する第２の信号線に接続されている。
画素の信号書き込み期間には、パルス出力回路４１１１に、クロック信号（Ｓ−ＣＬＫ）
、クロック反転信号（Ｓ−ＣＬＫＢ）、スタートパルス信号（Ｓ−ＳＰ）が入力される。
これらの信号のタイミングに従って順次サンプリングパルスが出力される。
そして、サンプリングパルスの出力に従って、スイッチ群４１１２のスイッチは１段づつ
オンする。
よって、画素への信号書き込み期間には、スイッチ群４１１２のオンしたスイッチの段に
対応する第１の信号線にＡｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａが入力される。こうして、
順次スイッチ群４１１２の各段のスイッチをオンさせ、選択されている行の画素に順次Ａ
ｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａを書き込む。
なお、選択されていない行の画素は、第２の信号線に接続され発光期間となる。
このように、図４１（ｂ）の構成では、画素の行毎に書き込み期間が設定され、他の行の
書き込み期間に発光期間とすることができる実施の形態２の図６や図８で示したような画
素に適用することができる。
続いて、走査線駆動回路や電位供給線駆動回路の構成について説明する。
走査線駆動回路や電位供給線駆動回路は、パルス出力回路を有する。そして、書き込み期
間においては、パルス出力回路からのサンプリングパルスを走査線及び電位供給線に出力
する。そして、発光期間においては、サンプリングパルスの出力が出力されないようにし
、走査線には全ての画素行が選択されないような信号を入力しておく。また、電位供給線
には、発光素子に順方向電圧を印加するような電位を供給する。
なお、走査線駆動回路と電位供給線駆動回路とを一つの駆動回路で形成することで駆動回
路の占有面積を減らし、狭額縁化が図れる。
次に、本実施の形態のＤ／Ａ変換回路に用いることのできる構成について説明する。
図１７に示すのは３ビットのデジタル信号をアナログ信号に変換することのできる抵抗ス
トリング型のＤ／Ａ変換回路である。
複数の抵抗素子が直列に接続され、それらの抵抗素子群の一方の端子には参照電源電位Ｖ
ｒｅｆが供給され、他方の端子には低電源電位（例えばＧＮＤ）が供給されている。そし
て、抵抗素子群には電流が流れ、電圧降下により各抵抗素子の両端の端子で電位が異なる
。入力端子１、入力端子２及び入力端子３のそれぞれに入力される信号に従って、スイッ
チのオンオフを選択し、８通りのそれぞれ異なる電位を出力端子から得ることができる。
具体的には、入力端子３に入力される信号により８通りの電位のうち高い方の４つの電位
か低い方の４つの電位かが選択される。そして、入力端子２に入力される信号により入力
端子３により選択される４つの電位のうち、高い方の２つの電位か低い方の２つの電位か
が選択される。そして、入力端子１に入力される信号により、入力端子２で選択された２
つの電位のうち高い方又は低い方のいずれかが選択される。こうして、８通りの電位の中
から一つの電位が選択される。したがって、入力端子１、入力端子２及び入力端子３に入
力されるデジタル信号を、アナログ信号電位に変換することができる。
また、図１８に示すのは６ビットのデジタル信号をアナログ信号に変換することのできる
容量アレイ型のＤ／Ａ変換回路を用いることもできる。
複数の静電容量の異なる容量素子を並列に電気的に接続し、これらの容量素子のうちデジ
タル信号に従ってスイッチ１〜スイッチ６のオンオフを制御し、任意の容量素子に参照電
源電位Ｖｒｅｆと低電源電位（例えばＧＮＤ）との電位差分の電荷を蓄積した後、蓄積さ
れた電荷を複数の容量素子で分配する。すると、複数の容量素子の電圧はある値で落ち着
く。この電圧から、一方の電位をアンプで検出することで、デジタル信号から、アナログ
信号電位に変換することができる。
また、抵抗ストリング型と容量アレイ型を組み合わせたＤ／Ａ変換回路を用いても良い。
これらのＤ／Ａ変換回路は一例であって、様々なＤ／Ａ変換回路を適宜用いることができ
る。
（実施の形態６）
本実施の形態では、実施の形態１、実施の形態２、実施の形態３、実施の形態４で示した
画素構成を有する表示パネルの構成について図１９（ａ）、（ｂ）を用いて説明する。
本実施の形態では、画素部に本発明の画素構成を有する表示パネルについて図１９を用い
て説明する。なお、図１９（ａ）は、表示パネルを示す上面図、図１９（ｂ）は図１９（
ａ）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路（Ｄａｔａ ｌ
ｉｎｅ）１９０１、画素部１９０２、電位供給線駆動回路（Ｉｌｌｕｍｉｎａｔｉｏｎ
ｌｉｎｅ）１９０３、走査線駆動回路（Ｒｅｓｅｔ ｌｉｎｅ）１９０６を有する。また
、封止基板１９０４、シール材１９０５を有し、シール材１９０５で囲まれた内側は、空
間１９０７になっている。なお、実施の形態１や実施の形態２の画素構成の場合には、電
位供給線駆動回路１９０３は設けなくて良い。
なお、配線１９０８は電位供給線駆動回路１９０３、走査線駆動回路１９０６及び信号
線駆動回路１９０１に入力される信号を伝送するための配線であり、外部入力端子となる
ＦＰＣ（フレキシブルプリントサーキット）１９０９からビデオ信号、クロック信号、ス
タート信号等を受け取る。ＦＰＣ１９０９と表示パネルとの接合部上にはＩＣチップ（メ
モリ回路や、バッファ回路などが形成された半導体チップ）１９１９Ａ、１９１９ＢがＣ
ＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図
示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても
良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしく
はＰＷＢが取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装された
ものを含むものとする。
次に、断面構造について図１９（ｂ）を用いて説明する。基板１９１０上には画素部１
９０２とその周辺駆動回路（電位供給線駆動回路１９０３、走査線駆動回路１９０６及び
信号線駆動回路１９０１）が形成されているが、ここでは、信号線駆動回路１９０１と、
画素部１９０２が示されている。
また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、
必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップなどに形成し、
ＣＯＧなどで実装しても良い。その場合には駆動回路は単極性にする必要がなくＰチャネ
ル型トランジスタを組み合わせて用いることができる。また、本実施の形態に示す表示パ
ネルでは図１３に示した表示装置におけるバッファ１３０１、バッファ１３０２が図示さ
れていないが、それぞれの周辺駆動回路にバッファを備えている。
また、画素部１９０２はスイッチング用ＴＦＴ１９１１と、駆動用ＴＦＴ１９１２とを
含む画素を構成する複数の回路を有している。なお、駆動ＴＦＴ１９１２のソース電極は
第１の電極１９１３と接続されている。また、第１の電極１９１３の端部を覆って絶縁物
１９１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることによ
り形成する。
また、カバレッジを良好なものとするため、絶縁物１９１４の上端部または下端部に曲
率を有する曲面が形成されるようにする。例えば、絶縁物１９１４の材料としてポジ型の
感光性アクリルを用いた場合、絶縁物１９１４の上端部のみに曲率半径（０．２μｍ〜３
μｍ）を有する曲面を持たせることが好ましい。また、絶縁物１９１４として、感光性の
光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。
第１の電極１９１３上には、有機化合物を含む層（電界発光層）１９１６、および第２
の電極１９１７がそれぞれ形成されている。ここで、陽極として機能する第１の電極１９
１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、Ｉ
ＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、
クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウ
ムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタ
ン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗
も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる
。
また、有機化合物を含む層１９１６は、蒸着マスクを用いた蒸着法、またはインクジェ
ット法によって形成される。有機化合物を含む層１９１６には、元素周期律第４族金属錯
体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては
、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用
いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施
の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めること
とする。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層１９１６上に形成される第２の電極（陰極）１９１７に用
いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合
金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａＮ）を用いればよい。なお、有
機化合物を含む層（電界発光層）１９１６で生じた光が第２の電極１９１７を透過させる
場合には、第２の電極（陰極）１９１７として、膜厚を薄くした金属薄膜と、透明導電膜
（ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―
ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
さらにシール材１９０５で封止基板１９０４を基板１９１０と貼り合わせることにより
、基板１９１０、封止基板１９０４、およびシール材１９０５で囲まれた空間１９０７に
発光素子１９１８が備えられた構造になっている。なお、空間１９０７には、不活性気体
（窒素やアルゴン等）が充填される場合の他、シール材１９０５で充填される構成も含む
ものとする。
なお、シール材１９０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材
料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板１９
０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒ
ｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー
、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。なお、
１９２０はＮチャネル型トランジスタ、１９２１はＰチャネル型トランジスタである。
図１９示すように、信号線駆動回路１９０１、画素部１９０２、電位供給線駆動回路１９
０３及び走査線駆動回路１９０６を一体形成することで、表示装置の低コスト化が図れる
。また、この場合において、信号線駆動回路１９０１、画素部１９０２、電位供給線駆動
回路１９０３及び走査線駆動回路１９０６に用いられるトランジスタを単極性とすること
で作製工程の簡略化が図れるためさらなる低コスト化が図れる。
なお、表示パネルの構成としては、図１９（ａ）に示したように信号線駆動回路１９０１
、画素部１９０２、電位供給線駆動回路１９０３及び走査線駆動回路１９０６を一体形成
した構成に限られず、信号線駆動回路１９０１に相当する図４２（ａ）に示す信号線駆動
回路４２０１をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても
良い。なお、図４２（ａ）の基板４２００、画素部４２０２、走査線駆動回路４２０３、
電位供給線駆動回路４２０４、ＦＰＣ４２０５、ＩＣチップ４２０６、ＩＣチップ４２０
７、封止基板４２０８、シール材４２０９は図１９（ａ）の基板１９１０、画素部１９０
２、電位供給線駆動回路１９０３、走査線駆動回路１９０６、ＦＰＣ１９０９、ＩＣチッ
プ１９１９Ａ、ＩＣチップ１９１９Ｂ、封止基板１９０４、シール材１９０５に相当する
。
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いてＩ
Ｃチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体
チップとすることで、より高速動作且つ低消費電力化を図れる。
そして、走査線駆動回路４２０３や電位供給線駆動回路４２０４を画素部４２０２と一体
形成することで、低コスト化が図れる。そして、この走査線駆動回路４２０３、電位供給
線駆動回路４２０４及び画素部４２０２を単極性のトランジスタで構成することでさらな
る低コスト化が図れる。画素部４２０２の有する画素の構成としては実施の形態１、２、
３、４及び５で示した画素を適用することができる。よって、開口率の高い画素を提供す
ることが可能となる。
こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ４２０５と基板４２０
０との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装する
ことで基板面積を有効利用することができる。
また、図１９（ａ）の信号線駆動回路１９０１、電位供給線駆動回路１９０３及び走査線
駆動回路１９０６に相当する図４２（ｂ）の信号線駆動回路４２１１、電位供給線駆動回
路４２１４及び走査線駆動回路４２１３をＩＣチップ上に形成して、ＣＯＧ等で表示パネ
ルに実装した構成としても良い。この場合には高精細な表示装置をより低消費電力にする
ことが可能である。よって、より消費電力が少ない表示装置とするため、画素部に用いら
れるトランジスタの半導体層にはポリシリコンを用いることが望ましい。なお、図４２（
ｂ）の基板４２１０、画素部４２１２、ＦＰＣ４２１５、ＩＣチップ４２１６、ＩＣチッ
プ４２１７、封止基板４２１８、シール材４２１９は図１９（ａ）の基板１９１０、画素
部１９０２、ＦＰＣ１９０９、ＩＣチップ１９１９Ａ、ＩＣチップ１９１９Ｂ、封止基板
１９０４、シール材１９０５に相当する。
また、画素部４２１２のトランジスタの半導体層にアモルファスシリコンを用いることに
より低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能と
なる。
また、画素の行方向及び列方向に走査線駆動回路、電位供給線駆動回路及び信号線駆動回
路を設けなくても良い。例えば、図２６（ａ）に示すようにＩＣチップ上に形成された周
辺駆動回路２６０１が図４２（ｂ）に示す、電位供給線駆動回路４２１４、走査線駆動回
路４２１３及び信号線駆動回路４２１１の機能を有するようにしても良い。なお、図２６
（ａ）の基板２６００、画素部２６０２、ＦＰＣ２６０４、ＩＣチップ２６０５、ＩＣチ
ップ２６０６、封止基板２６０７、シール材２６０８は図１９（ａ）の基板１９１０、画
素部１９０２、ＦＰＣ１９０９、ＩＣチップ１９１９Ａ、ＩＣチップ１９１９Ｂ、封止基
板１９０４、シール材１９０５に相当する。
なお、図２６（ａ）の表示装置の信号線の接続を説明する模式図を図２６（ｂ）に示す。
表示装置は、基板２６１０、周辺駆動回路２６１１、画素部２６１２、ＦＰＣ２６１３、
ＦＰＣ２６１４有する。ＦＰＣ２６１３より周辺駆動回路２６１１に外部からの信号及び
電源電位が入力される。そして、周辺駆動回路２６１１からの出力は、画素部２６１２の
有する画素に接続された行方向及び列方向の信号線に入力される。
さらに、発光素子１９１８に適用可能な発光素子の例を図２０（ａ）、（ｂ）に示す。つ
まり、実施の形態１、実施の形態２、実施の形態３、実施の形態４及び実施の形態５で示
した画素に適用可能な発光素子の構成について図２０（ａ）、（ｂ）を用いて説明する。
図２０（ａ）の発光素子は、基板２００１の上に陽極２００２、正孔注入材料からなる正
孔注入層２００３、その上に正孔輸送材料からなる正孔輸送層２００４、発光層２００５
、電子輸送材料からなる電子輸送層２００６、電子注入材料からなる電子注入層２００７
、そして陰極２００８を積層させた素子構造である。ここで、発光層２００５は、一種類
の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい。
また本発明の素子の構造は、この構造に限定されない。
また、図２０（Ａ）で示した各機能層を積層した積層構造の他、高分子化合物を用いた
素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、
バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御
し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能
である。
図２０（Ａ）に示す本発明の素子作製方法は、まず、陽極２００２（ＩＴＯ）を有する
基板２００１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材
料、電子注入材料を蒸着し、最後に陰極２００８を蒸着で形成する。
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に
好適な材料を以下に列挙する。
正孔注入材料としては、有機化合物であればポルフィリン系の化合物や、フタロシアニン
（以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効
である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、
正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子
化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」
と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や
、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有
効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も
用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）
の超薄膜などがある。
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼ
ン環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，
４’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導
体である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフ
ェニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェ
ニル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−
トリス（Ｎ，Ｎ− ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」
と記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ− フェニル−ア
ミノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型
芳香族アミン化合物が挙げられる。
電子輸送材料としては、金属錯体がよく用いられ、先に述べたＡｌｑ３、ＢＡｌｑ、ト
リス（４−メチル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビ
ス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「ＢｅＢｑ」と記
す）などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、
ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（Ｂ
ＯＸ）２」と記す）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛
（以下、「Ｚｎ（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有
する金属錯体もある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４
−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記
す）、ＯＸＤ−７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチル
フェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１、２、４−ト
リアゾール（以下、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナ
ントロリン（以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電
子輸送性を有する。
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ
化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウ
ムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウ
ムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リ
チウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
発光材料としては、先に述べたＡｌｑ３、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ
）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素とし
ては、青色の４，４’−ビス（２，２ − ジフェニル−ビニル）−ビフェニルや、赤橙
色の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４
Ｈ−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを
中心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジ
ン）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセト
ナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、 ２，３，７，８，１２
，１３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られて
いる。
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製
することができる。
また、実施の形態１や実施の形態２や実施の形態３などで示した画素構成のトランジスタ
の極性を反転し、電源電位や低電源電位が供給されている配線の電位を逆にし、走査線や
信号線のレベルを反転させることで、図２０（ｂ）に示すように図２０（ａ）とは逆の順
番に層を形成した発光素子を用いることができる。つまり、基板２０１１の上に陰極２０
１８、電子注入材料からなる電子注入層２０１７、その上に電子輸送材料からなる電子輸
送層２０１６、発光層２０１５、正孔輸送材料からなる正孔輸送層２０１４、正孔注入材
料からなる正孔注入層２０１３、そして陽極２０１２を積層させた素子構造である。
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよ
い。そして、基板上にＴＦＴ及び発光素子を形成し、基板とは逆側の面から発光を取り出
す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の
面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造
の発光素子にも適用することができる。
上面射出構造の発光素子について図２１（ａ）を用いて説明する。
基板２１００上に駆動用ＴＦＴ２１０１が形成され、駆動用ＴＦＴ２１０１のソース電極
に接して第１の電極２１０２が形成され、その上に有機化合物を含む層２１０３と第２の
電極２１０４が形成されている。
また、第１の電極２１０２は発光素子の陽極である。そして第２の電極２１０４は発光素
子の陰極である。つまり、第１の電極２１０２と第２の電極２１０４とで有機化合物を含
む層２１０３が挟まれているところが発光素子となる。
また、ここで、陽極として機能する第１の電極２１０２に用いる材料としては、仕事関数
の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン
膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜と
の積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を
用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミ
ックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜
を用いることで光を透過させない陽極を形成することができる。
また、陰極として機能する第２の電極２１０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ２、またはＣａＮ）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化
物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが
良い。こうして薄い金属膜と、光透過性を有する透明導電膜を用いることで光を透過させ
ることが可能な陰極を形成することができる。
こうして、図２１（ａ）の矢印に示すように発光素子からの光を上面に取り出すことが可
能になる。つまり、図１９の表示パネルに適用した場合には、封止基板１９０４側に光が
射出することになる。従って上面射出構造の発光素子を表示装置に用いる場合には封止基
板１９０４は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、封止基板１９０４に光学フィルムを設ければよ
い。
なお、図２１（Ａ）の画素構成については、第１の電極２１０２を陰極として機能させる
場合、陰極としてＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ等の仕事関数の小さい材料からなる金属
膜を用いることができる。そして、陽極として第２の電極２１０４にはＩＴＯ（インジウ
ムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）などの透明導電膜を用いることがで
きる。よって、この構成によれば、上面射出の透過率を高くすることができる。
また、下面射出構造の発光素子について図２１（ｂ）を用いて説明する。射出構造以外は
図２１（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極２１０２に用いる材料としては、仕事関数の大き
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウ
ム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明
導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極２１０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ２、またはＣａＮ）からなる金属膜を用いることができる。こうして、光を反射する
金属膜を用いることで光が透過しない陰極を形成することができる。
こうして、図２１（ｂ）の矢印に示すように発光素子からの光を下面に取り出すことが可
能になる。つまり、図１９の表示パネルに適用した場合には、基板１９１０側に光が射出
することになる。従って下面射出構造の発光素子を表示装置に用いる場合には基板１９１
０は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板１９１０に光学フィルムを設ければよい。
両面射出構造の発光素子について図２１（ｃ）を用いて説明する。射出構造以外は図２１
（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極２１０２に用いる材料としては、仕事関数の大き
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウ
ム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明
導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極２１０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ２、またはＣａＮ）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化
物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）と
の積層を用いるのが良い。こうして薄い金属膜と、透明性を有する透明導電膜を用いるこ
とで光を透過させることが可能な陰極を形成することができる。
こうして、図２１（ｃ）の矢印に示すように発光素子からの光を両面に取り出すことが可
能になる。つまり、図１９の表示パネルに適用した場合には、基板１９１０側と封止基板
１９０４側に光が射出することになる。従って両面射出構造の発光素子を表示装置に用い
る場合には基板１９１０および封止基板１９０４は、ともに光透過性を有する基板を用い
る。
また、光学フィルムを設ける場合には、基板１９１０および封止基板１９０４の両方に
光学フィルムを設ければよい。
また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置に
も本発明を適用することが可能である。
図２２に示すように、基板２２００上に下地膜２２０２が形成され、その上に駆動用ＴＦ
Ｔ２２０１が形成され、駆動用ＴＦＴ２２０１のソース電極に接して第１の電極２２０３
が形成され、その上に有機化合物を含む層２２０４と第２の電極２２０５が形成されてい
る。
また、第１の電極２２０３は発光素子の陽極である。そして第２の電極２２０５は発光素
子の陰極である。つまり、第１の電極２２０３と第２の電極２２０５とで有機化合物を含
む層２２０４が挟まれているところが発光素子となる。図２２の構成では白色光を発光す
る。そして、発光素子の上部に赤色のカラーフィルター２２０６Ｒ、緑色のカラーフィル
ター２２０６Ｇ、青色のカラーフィルター２２０６Ｂを設けられており、フルカラー表示
を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス（
ＢＭともいう）２２０７が設けられている。
また、図２２に示す白色の発光素子を用いた表示装置の他に、フルカラー表示が実現可
能な表示装置を本発明に適用してもよい。例えば、赤色（Ｒ）の発光素子、緑色（Ｇ）の
発光素子、青色（Ｂ）の発光素子のそれぞれに、赤色のカラーフィルター、緑色のカラー
フィルター、青色のカラーフィルターを設けた構造を有する表示装置としてもよい。この
構造により、各発光素子から得られる光の不要な周波数成分をカットし、色純度を高める
ことができる。よって、忠実な色再現性のある表示を行うことができる。また、カラーフ
ィルターを用いることにより、反射光を低減することができるので、偏光板を設けなくて
も外部の光の写り込みを抑えることが出来る。従って、別途偏光板を設けることによる透
過率の低下を招くことなく、外部の光の写り込みを抑えることができる。
上述した発光素子の構成は組み合わせて用いることができ、本発明の画素構成を有する
表示装置に適宜用いることができる。また、上述した表示パネルの構成や、発光素子は例
示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。
次に、表示パネルの画素部の部分断面図を示す。
まず、トランジスタの半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）膜を用いた場合について
図２３及び図２４を用いて説明する。
ここで、半導体層は、例えば基板上にアモルファスシリコン（ａ−Ｓｉ）膜を公知の成膜
法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む
半導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜
などの非晶質構造を含む化合物半導体膜でも良い。
そして、アモルファスシリコン膜をレーザ結晶化法や、ＲＴＡやファーネスアニール炉を
用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などとにより結晶化
させる。もちろん、これらを組み合わせて行っても良い。
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。
さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にエッチングして、
結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導体
層に用いる。
図２３に示すように、基板２３１０１上に下地膜２３１０２が形成され、その上に半導体
層が形成されている。半導体層は駆動トランジスタ２３１１８のチャネル形成領域２３１
０３、ＬＤＤ領域２３１０４及びソース又はドレイン領域となる不純物領域２３１０５、
並びに容量素子２３１１９の下部電極となるチャネル形成領域２３１０６、ＬＤＤ領域２
３１０７及び不純物領域２３１０８を有する。なお、チャネル形成領域２３１０３及びチ
ャネル形成領域２３１０６はチャネルドープが行われていても良い。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
２３１０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪
素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層上にはゲート絶縁膜２３１０９を介してゲート電極２３１１０及び容量素子の上
部電極２３１１１が形成されている。
駆動トランジスタ２３１１８及び容量素子２３１１９を覆って層間絶縁膜２３１１２が形
成され、層間絶縁膜２３１１２上にコンタクトホールを介して配線２３１１３が不純物領
域２３１０５と接している。配線２３１１３に接して画素電極２３１１４が形成され、画
素電極２３１１４の端部及び配線２３１１３を覆って絶縁物２３１１５が形成されている
。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そして、画素
電極２３１１４上に有機化合物を含む層２３１１６及び対向電極２３１１７が形成され、
画素電極２３１１４と対向電極２３１１７とで有機化合物を含む層２３１１６が挟まれた
領域では発光素子２３１２０が形成されている。
また、図２３（ｂ）に示すように、容量素子２３１１９の下部電極の一部を構成するＬＤ
Ｄ領域が、上部電極２３１１１と重なるような領域２３２０２を設けても良い。なお、図
２３（ａ）と共通するところは共通の符号を用い、説明は省略する。
また、図２４（ａ）に示すように、駆動トランジスタ２３１１８の不純物領域２３１０５
と接する配線２３１１３と同じ層に形成された第２の上部電極２３３０１を有していても
良い。なお、図２３（ａ）と共通するところは共通の符号を用い、説明は省略する。第２
の上部電極２３３０１と上部電極２３１１１とで層間絶縁膜２３１１２挟みこみ、第２の
容量素子を構成している。また、第２の上部電極２３３０１は不純物領域２３１０８と接
しているため、上部電極２３１１１とチャネル形成領域２３１０６とでゲート絶縁膜２３
１０９を挟みこんで構成される第１の容量素子と、上部電極２３１１１と第２の上部電極
２３３０１とで層間絶縁膜２３１１２を挟みこんで構成される第２の容量素子と、が並列
に接続され、第１の容量素子と第２の容量素子からなる容量素子２３３０２を構成してい
る。この容量素子２３３０２の容量は第１の容量素子と第２の容量素子の容量を加算した
合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる。つま
り、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。
また、図２４（ｂ）に示すような容量素子の構成としても良い。基板２４１０１上に下地
膜２４１０２が形成され、その上に半導体層が形成されている。半導体層は駆動トランジ
スタ２４１１８のチャネル形成領域２４１０３、ＬＤＤ領域２４１０４及びソース又はド
レイン領域となる不純物領域２４１０５を有する。なお、チャネル形成領域２４１０３は
チャネルドープが行われていても良い。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
２４１０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪
素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層上にはゲート絶縁膜２４１０６を介してゲート電極２４１０７及び第１の電極２
４１０８が形成されている。
駆動トランジスタ２４１１８及び第１の電極２４１０８を覆って第１の層間絶縁膜２４１
０９が形成され、第１の層間絶縁膜２４１０９上にコンタクトホールを介して配線２４１
１０が不純物領域２４１０５と接している。また、配線２４１１０と同じ材料からなる同
層の第２の電極２４１１１が形成される。
さらに、配線２４１１０及び第２の電極２４１１１を覆うように第２の層間絶縁膜２４１
１２が形成され、第２の層間絶縁膜２４１１２上にコンタクトホールを介して、配線２４
１１０と接して画素電極２４１１３が形成されている。また、画素電極２４１１３のと同
じ材料からなる同層の第３の電極２４１１４が形成されている。ここで、第１の電極２４
１０８、第２の電極２４１１１及び第３の電極２４１１４からなる容量素子２４１１９が
形成される。
画素電極２４１１３と第３の電極２４１１４の端部を覆って絶縁物２４１１５が形成され
、絶縁物２４１１５及び第３の電極２４１１４上に有機化合物を含む層２４１１６及び対
向電極２４１１７が形成され、画素電極２４１１３と対向電極２４１１７とで有機化合物
を含む層２４１１６が挟まれた領域では発光素子２４１２０が形成されている。
上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図２３及び図
２４に示したような構成が挙げられる。なお、図２３及び図２４に示したトランジスタの
構造はトップゲートの構造のトランジスタの一例である。つまり、ＬＤＤ領域はゲート電
極と重なっていても良いし、ゲート電極と重なっていなくても良いし、又はＬＤＤ領域の
一部の領域が重なっていてもよい。さらに、ゲート電極はテーパー形状でもよく、ゲート
電極のテーパー部の下部にＬＤＤ領域が自己整合的に設けられていても良い。また、ゲー
ト電極は二つに限られず三以上のマルチゲート構造でも良いし、一つのゲート電極でも良
い。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレ
イン領域など）に結晶性半導体膜を用いることで、例えば、図２における走査線駆動回路
２０２及び信号線駆動回路２０１を画素部２０３と一体形成することが容易になる。また
、図１３の構成においては、バッファ１３０１やバッファ１３０２も一体形成が容易にな
る。また、図２の信号線駆動回路２０１の一部を画素部２０３と一体形成し、一部はＩＣ
チップ上に形成して図１９の表示パネルに示すようにＣＯＧ等で実装しても良い。こうし
て、製造コストの削減を図ることができる。
また、半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）を用いたトランジスタの構成として、基
板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位
置するボトムゲートのトランジスタを適用した表示パネルの部分断面を図２７に示す。
基板２７０１上に下地膜２７０２が形成されている。さらに下地膜２７０２上にゲート
電極２７０３が形成されている。また、ゲート電極２７０３と同層に同じ材料からなる第
１の電極２７０４が形成されている。ゲート電極２７０３の材料にはリンが添加された多
結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物で
あるシリサイドでもよい。
また、ゲート電極２７０３及び第１の電極２７０４を覆うようにゲート絶縁膜２７０５が
形成されている。ゲート絶縁膜２７０５としては酸化珪素膜や窒化珪素膜などが用いられ
る。
また、ゲート絶縁膜２７０５上に、半導体層が形成されている。半導体層は駆動トラン
ジスタ２７２２のチャネル形成領域２７０６、ＬＤＤ領域２７０７及びソース又はドレイ
ン領域となる不純物領域２７０８、並びに容量素子２７２３の第２の電極となるチャネル
形成領域２７０９、ＬＤＤ領域２７１０及び不純物領域２７１１を有する。なお、チャネ
ル形成領域２７０６及びチャネル形成領域２７０９はチャネルドープが行われていても良
い。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
２７０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素
（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層を覆って第１の層間絶縁膜２７１２が形成され、第１の層間絶縁膜２７１２上に
コンタクトホールを介して配線２７１３が不純物領域２７０８と接している。また、配線
２７１３と同層に同じ材料で第３の電極２７１４が形成されている。第１の電極２７０４
、チャネル形成領域２７０９、第３の電極２７１４によって容量素子２７２３が構成され
ている。
また、第１の層間絶縁膜２７１２には開口部２７１５が形成されている。駆動トランジス
タ２７２２、容量素子２７２３及び開口部２７１５を覆うように第２の層間絶縁膜２７１
６が形成され、第２の層間絶縁膜２７１６上にコンタクトホールを介して、画素電極２７
１７が形成されている。また、画素電極２７１７の端部を覆って絶縁物２７１８が形成さ
れている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素
電極２７１７上に有機化合物を含む層２７１９及び対向電極２７２０が形成され、画素電
極２７１７と対向電極２７２０とで有機化合物を含む層２７１９が挟まれた領域では発光
素子２７２１が形成されている。そして、発光素子２７２１の下部に開口部２７１５が位
置している。つまり、発光素子２７２１からの発光を基板側から取り出すときには開口部
２７１５を有するため透過率を高めることができる。
また、図２７（ａ）において画素電極２７１７と同層に同じ材料を用いて第４の電極２７
２４を形成して、図２７（ｂ）のような構成としてもよい。すると、第１の電極２７０４
、第２の電極２７０９、第３の電極２７１４及び第４の電極２７２４によって構成される
容量素子２７２５を形成することができる。
次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合
について説明する。図２８にはトップゲートのトランジスタ、図２９及び図３０にはボト
ムゲートのトランジスタの場合について示す。
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図２
８（ａ）に示す。基板２８０１上に下地膜２８０２が形成されている。さらに下地膜２８
０２上に画素電極２８０３が形成されている。また、画素電極２８０３と同層に同じ材料
からなる第１の電極２８０４が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
２８０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素
（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
また、下地膜２８０２上に配線２８０５及び配線２８０６が形成され、画素電極２８０３
の端部が配線２８０５で覆われている。配線２８０５及び配線２８０６の上部にＮ型の導
電型を有するＮ型半導体層２８０７及びＮ型半導体層２８０８が形成されている。また、
配線２８０６と配線２８０５の間であって、下地膜２８０２上に半導体層２８０９が形成
されている。そして、半導体層２８０９の一部はＮ型半導体層２８０７及びＮ型半導体層
２８０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓ
ｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されてい
る。また、半導体層２８０９上にゲート絶縁膜２８１０が形成されている。また、ゲート
絶縁膜２８１０と同層の同じ材料からなる絶縁膜２８１１が第１の電極２８０４上にも形
成されている。なお、ゲート絶縁膜２８１０としては酸化珪素膜や窒化珪素膜などが用い
られる。
また、ゲート絶縁膜２８１０上に、ゲート電極２８１２が形成されている。また、ゲー
ト電極２８１２と同層に同じ材料でなる第２の電極２８１３が第１の電極２８０４上に絶
縁膜２８１１を介して形成されている。第１の電極２８０４及び第２の電極２８１３で絶
縁膜２８１１を挟まれた容量素子２８１９が形成されている。また、画素電極２８０３の
端部、駆動トランジスタ２８１８及び容量素子２８１９を覆い、層間絶縁膜２８１４が形
成されている。
層間絶縁膜２８１４及びその開口部に位置する画素電極２８０３上に有機化合物を含む層
２８１５及び対向電極２８１６が形成され、画素電極２８０３と対向電極２８１６とで有
機化合物を含む層２８１５が挟まれた領域では発光素子２８１７が形成されている。
また、図２８（ａ）に示す第１の電極２８０４を図２８（ｂ）に示すように第１の電極２
８２０で形成してもよい。第１の電極２８２０は配線２８０５及び２８０６と同層の同一
材料で形成されている。
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用い
た表示パネルの部分断面を図２９に示す。
基板２９０１上に下地膜２９０２が形成されている。さらに下地膜２９０２上にゲート
電極２９０３が形成されている。また、ゲート電極２９０３と同層に同じ材料からなる第
１の電極２９０４が形成されている。ゲート電極２９０３の材料にはリンが添加された多
結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物で
あるシリサイドでもよい。
また、ゲート電極２９０３及び第１の電極２９０４を覆うようにゲート絶縁膜２９０５が
形成されている。ゲート絶縁膜２９０５としては酸化珪素膜や窒化珪素膜などが用いられ
る。
また、ゲート絶縁膜２９０５上に、半導体層２９０６が形成されている。また、半導体
層２９０６と同層に同じ材料からなる半導体層２９０７が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
２９０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素
（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層２９０６上にはＮ型の導電型を有するＮ型半導体層２９０８、２９０９が形成さ
れ、半導体層２９０７上にはＮ型半導体層２９１０が形成されている。
Ｎ型半導体層２９０８、２９０９上にはそれぞれ配線２９１１、２９１２が形成され、Ｎ
型半導体層２９１０上には配線２９１１及び２９１２と同層の同一材料からなる導電層２
９１３が形成されている。
半導体層２９０７、Ｎ型半導体層２９１０及び導電層２９１３からなる第２の電極が構成
される。なお、この第２の電極と第１の電極２９０４でゲート絶縁膜２９０５を挟み込ん
だ構造の容量素子２９２０が形成されている。
また、配線２９１１の一方の端部は延在し、その延在した配線２９１１上部に接して画素
電極２９１４が形成されている。
また、画素電極２９１４の端部、駆動トランジスタ２９１９及び容量素子２９２０を覆う
ように絶縁物２９１５が形成されている。
画素電極２９１４及び絶縁物２９１５上には有機化合物を含む層２９１６及び対向電極２
９１７が形成され、画素電極２９１４と対向電極２９１７とで有機化合物を含む層２９１
６が挟まれた領域では発光素子２９１８が形成されている。
容量素子の第２の電極の一部となる半導体層２９０７及びＮ型半導体層２９１０は設ける
なくても良い。つまり第２の電極は導電層２９１３とし、第１の電極２９０４と導電層２
９１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
なお、図２９（ａ）において、配線２９１１を形成する前に画素電極２９１４を形成する
ことで、図２９（ｂ）に示すような、画素電極２９１４からなる第２の電極２９２１と第
１の電極２９０４でゲート絶縁膜２９０５が挟まれた構造の容量素子２９２２を形成する
ことができる。
なお、図２９では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、
もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの
場合について、図３０（ａ）、（ｂ）を用いて説明する。
図３０（ａ）に示すチャネル保護型構造のトランジスタは図２９（ａ）に示したチャネル
エッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域
上にエッチングのマスクとなる絶縁物３００１が設けられている点が異なり、他の共通し
ているところは共通の符号を用いている。
また、同様に、図３０（ｂ）に示すチャネル保護型構造のトランジスタは図２９（ｂ）に
示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが
形成される領域上にエッチングのマスクとなる絶縁物３００１が設けられている点が異な
り、他の共通しているところは共通の符号を用いている。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレ
イン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造
は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造の
ものを用いることができる。
（実施の形態７）
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用す
ることができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル
型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオ
コンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電
話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉ
ｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像
を表示しうるディスプレイを備えた装置）などが挙げられる。
図４４（Ａ）はディスプレイであり、筐体４４００１、支持台４４００２、表示部４４０
０３、スピーカー部４４００４、ビデオ入力端子４４００５等を含む。本発明の画素構成
を有する表示装置を表示部４４００３に用いることができる。なお、ディスプレイは、パ
ーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用
表示装置が含まれる。本発明を表示部４４００３に用いたディスプレイは、きれいに階調
を表示することができ、また画素の開口率が高く輝度を下げずに高精細な表示が可能とな
る。
図４４（Ｂ）はカメラであり、本体４４１０１、表示部４４１０２、受像部４４１０３、
操作キー４４１０４、外部接続ポート４４１０５、シャッター４４１０６等を含む。
近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、いかに
高性能なものを低価格に抑えるかが重要となる。本発明を表示部４４１０２に用いたデジ
タルカメラは、きれいに階調を表示することができ、また画素の開口率が高く輝度を下げ
ずに高精細な表示が可能となる。
図４４（Ｃ）はコンピュータであり、本体４４２０１、筐体４４２０２、表示部４４２
０３、キーボード４４２０４、外部接続ポート４４２０５、ポインティングマウス４４２
０６等を含む。本発明を表示部４４２０３に用いたコンピュータは、きれいに階調を表示
することができ、また画素の開口率が高く輝度を下げずに高精細な表示が可能となる。
図４４（Ｄ）はモバイルコンピュータであり、本体４４３０１、表示部４４３０２、ス
イッチ４４３０３、操作キー４４３０４、赤外線ポート４４３０５等を含む。本発明を表
示部４４３０２に用いたモバイルコンピュータは、きれいに階調を表示することができ、
また画素の開口率が高く輝度を下げずに高精細な表示が可能となる。
図４４（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）で
あり、本体４４４０１、筐体４４４０２、表示部Ａ４４４０３、表示部Ｂ４４４０４、記
録媒体（ＤＶＤ等）読み込み部４４４０５、操作キー４４４０６、スピーカー部４４４０
７等を含む。表示部Ａ４４４０３は主として画像情報を表示し、表示部Ｂ４４４０４は主
として文字情報を表示することができる。本発明を表示部Ａ４４４０３や表示部Ｂ４４４
０４に用いた画像再生装置は、きれいに階調を表示することができ、また画素の開口率が
高く輝度を下げずに高精細な表示が可能となる。
図４４（Ｆ）はゴーグル型ディスプレイであり、本体４４５０１、表示部４４５０２、
アーム部４４５０３を含む。本発明を表示部４４５０２に用いたゴーグル型ディスプレイ
は、きれいに階調を表示することができ、また画素の開口率が高く輝度を下げずに高精細
な表示が可能となる。
図４４（Ｇ）はビデオカメラであり、本体４４６０１、表示部４４６０２、筐体４４６
０３、外部接続ポート４４６０４、リモコン受信部４４６０５、受像部４４６０６、バッ
テリー４４６０７、音声入力部４４６０８、操作キー４４６０９、接眼部４４６１０等を
含む。本発明を表示部４４６０２に用いたビデオカメラは、きれいに階調を表示すること
ができ、また画素の開口率が高く輝度を下げずに高精細な表示が可能となる。
図４４（Ｈ）は携帯電話機であり、本体４４７０１、筐体４４７０２、表示部４４７０
３、音声入力部４４７０４、音声出力部４４７０５、操作キー４４７０６、外部接続ポー
ト４４７０７、アンテナ４４７０８等を含む。
近年、携帯電話機はゲーム機能やカメラ機能、電子マネー機能等を搭載し、高付加価値の
携帯電話機のニーズが強くなっている。さらに、ディスプレイも高精細なものが求められ
ている。本発明を表示部４４７０３に用いた携帯電話機は、きれいに階調を表示すること
ができ、また画素の開口率が高く輝度を下げずに高精細な表示が可能となる。
また、図２１（ｃ）に示すような両面射出構造の表示装置を表示部に有することで、付加
価値が高く、高精細な表示部を有する携帯電話を提供することができる。
このように多機能化し、携帯電話機は使用頻度が高まる一方で、一回の充電により長時間
使用できることが要求される。
例えば、図４２（ｂ）に示すように周辺駆動回路をＩＣチップ上に形成し、ＣＭＯＳ等を
用いることにより低消費電力化を図ることが可能である。
このように本発明は、あらゆる電子機器に適用することが可能である。
本実施例において、本発明の画素構成を用いた表示装置を表示部に有する携帯電話の構成
例について図４７を用いて説明する。
表示パネル４７１０はハウジング４７００に脱着自在に組み込まれる。ハウジング４７
００は表示パネル４７１０のサイズに合わせて、形状や寸法を適宜変更することができる
。表示パネル４７１０を固定したハウジング４７００はプリント基板４７０１に嵌入され
モジュールとして組み立てられる。
表示パネル４７１０はＦＰＣ４７１１を介してプリント基板４７０１に接続される。プ
リント基板４７０１には、スピーカ４７０２、マイクロフォン４７０３、送受信回路４７
０４、ＣＰＵ及びコントローラなどを含む信号処理回路４７０５が形成されている。この
ようなモジュールと、入力手段４７０６、バッテリ４７０７を組み合わせ、筐体４７０９
に収納する。表示パネル４７１０の画素部は筐体４７０９に形成された開口窓から視認で
きように配置する。
表示パネル４７１０は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波
数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の
駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップを
ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル４７１０に実装しても良い。あるい
は、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を
用いてガラス基板と接続してもよい。なお、一部の周辺駆動回路を基板上に画素部と一体
形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した表示パネルの構成
は図４２（ａ）に一例を示してある。このような構成とすることで、表示装置の低消費電
力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携
帯電話機の低コスト化を図ることができる。
また、画素部には実施の形態１乃至３で示した画素構成を適宜適用することができる。
また、実施の形態２の図６や図８で示した画素構成を適用することで、点灯期間を長くす
ることができるため、発光素子の瞬間輝度を低くすることができ、発光素子の信頼性を向
上させることができる。
また、走査線や信号線に供給する信号をバッファによりインピーダンス変換し電流供給能
力を高めることで、信号の遅延を防ぎ、１行毎の画素の書き込み時間を短くすることがで
きる。よって高階調な表示装置を提供することができる。
また、さらに消費電力の低減を図るため、図４２（ｂ）に示すように、基板上にＴＦＴを
用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップを
ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装しても良い。
また、本実施例に示した構成は携帯電話機の一例であって、本発明の画素構成はこのよう
な構成の携帯電話機に限られず様々な構成の携帯電話に適用することができる。
図４５は表示パネル４５０１と、回路基板４５０２を組み合わせたＥＬモジュールを示
している。表示パネル４５０１は画素部４５０３、走査線駆動回路４５０４及び信号線駆
動回路４５０５を有している。回路基板４５０２には、例えば、コントロール回路４５０
６や信号分割回路４５０７などが形成されている。表示パネル４５０１と回路基板４５０
２は接続配線４５０８によって接続されている。接続配線４５０８にはＦＰＣ等を用いる
ことができる。
表示パネル４５０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数
の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆
動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣ
ＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル４５０１に実装するとよい。ある
いは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板
を用いて表示パネル４５０１に実装しても良い。なお、一部の周辺駆動回路を基板上に画
素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は
図４２（ａ）に一例を示してある。
また、画素部には実施の形態１乃至３で示した画素構成を適宜適用することができる。
また、実施の形態２の図６や図８で示した画素構成を適用することで、点灯期間を長くす
ることができるため、発光素子の瞬間輝度を低くすることができ、発光素子の信頼性を向
上させることができる。
また、走査線や信号線に供給する信号をバッファによりインピーダンス変換し、電流供給
能力を高めることで、信号の遅延を防ぎ、１行毎の画素の書き込み時間を短くすることが
できる。よって高階調な表示装置を提供することができる。
また、さらに消費電力の低減を図るため、ガラス基板上にＴＦＴを用いて画素部を形成し
、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏ
ｎ Ｇｌａｓｓ）などで表示パネルに実装してもよい。
なお、非晶質半導体膜を、画素を構成するトランジスタの半導体層に適用する場合には、
基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、
そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネルに実装するとよい
。なお、基板上に画素部を形成し、その基板上に周辺駆動回路を形成したＩＣチップをＣ
ＯＧ等で実装した構成は図４２（ｂ）に一例を示してある。
このＥＬモジュールによりＥＬテレビ受像機を完成させることができる。図４６は、Ｅ
Ｌテレビ受像機の主要な構成を示すブロック図である。チューナ４６０１は映像信号と音
声信号を受信する。映像信号は、映像信号増幅回路４６０２と、そこから出力される信号
を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路４６０３と、その映像
信号を駆動回路の入力仕様に変換するためのコントロール回路４５０６により処理される
。コントロール回路４５０６は、走査線側と信号線側にそれぞれ信号が出力する。デジタ
ル駆動する場合には、信号線側に信号分割回路４５０７を設け、入力デジタル信号をｍ個
に分割して供給する構成としても良い。
チューナ４６０１で受信した信号のうち、音声信号は音声信号増幅回路４６０４に送ら
れ、その出力は音声信号処理回路４６０５を経てスピーカー４６０６に供給される。制御
回路４６０７は受信局（受信周波数）や音量の制御情報を入力部４６０８から受け、チュ
ーナ４６０１や音声信号処理回路４６０５に信号を送出する。
図４４（Ａ）に示すように、図４５のＥＬモジュールを筐体４４００１に組みこんで、
テレビ受像機を完成させることができる。ＥＬモジュールにより、表示部４４００３が形
成される。また、スピーカー部４４００４、ビデオ入力端子４４００５などが適宜備えら
れている。
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ
、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の
表示媒体として様々な用途に適用することができる。

Claims (5)

  1. トランジスタと、容量と、インバータと、表示素子と、第１の配線と、第２の配線と、第３の配線と、を有し、
    前記トランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記トランジスタのソース又はドレインの一方は、前記容量の第１の電極、及び前記インバータの入力端子と電気的に接続され、
    前記トランジスタのソース又はドレインの他方は、前記インバータの出力端子と電気的に接続され、
    前記容量の第２の電極は、前記第２の配線と電気的に接続され、
    前記表示素子の第１の電極は、前記インバータの出力端子と電気的に接続され、
    前記表示素子の第２の電極は、前記第３の配線と電気的に接続され、
    前記トランジスタがオンであり、前記第２の配線に第１の信号が供給されることにより前記容量において電荷の放電又は蓄積が行われる第１の期間と、
    前記トランジスタがオフであり、前記第２の配線に第２の信号が供給されることにより前記インバータの出力が制御される第２の期間と、を有し、
    前記第１の期間において、前記表示素子の前記第２の電極には、前記第３の配線を介して第１の電位が供給され、
    前記第２の期間において、前記表示素子の前記第２の電極には、前記第３の配線を介して第２の電位が供給され、
    前記第１の電位は、前記表示素子の前記第１の電極の電位との電位差が、前記表示素子のしきい値電圧よりも小さくなる値を有し、
    前記第２の電位は、前記表示素子の前記第１の電極の電位に応じて、前記表示素子が導通状態となる値を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第１の電位は、第１のスイッチを介して前記第３の配線と電気的に接続された第４の配線から供給され、
    前記第２の電位は、第２のスイッチを介して前記第３の配線と電気的に接続された第５の配線から供給されることを特徴とする半導体装置。
  3. 請求項２において、
    前記第１のスイッチ又は前記第２のスイッチの一方を制御する信号は、前記第１のスイッチ又は前記第２のスイッチの他方を制御する信号が反転された信号であることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記インバータは、Ｎチャネル型トランジスタと、Ｐチャネル型トランジスタと、を有し、
    前記第１の期間は、前記Ｎチャネル型トランジスタ及び前記Ｐチャネル型トランジスタが飽和領域で動作する期間を有することを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一項において、
    前記表示素子は、発光素子であることを特徴とする半導体装置。
JP2012270886A 2005-01-21 2012-12-12 半導体装置 Active JP5640066B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012270886A JP5640066B2 (ja) 2005-01-21 2012-12-12 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005014890 2005-01-21
JP2005014890 2005-01-21
JP2012270886A JP5640066B2 (ja) 2005-01-21 2012-12-12 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006010411A Division JP5177953B2 (ja) 2005-01-21 2006-01-18 半導体装置及び表示装置

Publications (2)

Publication Number Publication Date
JP2013101357A JP2013101357A (ja) 2013-05-23
JP5640066B2 true JP5640066B2 (ja) 2014-12-10

Family

ID=36696250

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012270886A Active JP5640066B2 (ja) 2005-01-21 2012-12-12 半導体装置

Country Status (4)

Country Link
US (2) US7646367B2 (ja)
JP (1) JP5640066B2 (ja)
KR (1) KR101189113B1 (ja)
CN (1) CN100565645C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019235679A1 (ko) * 2018-06-05 2019-12-12 (주)실리콘인사이드 Led 액티브 매트릭스 디스플레이 구현을 위한 led 픽셀 패키지

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831299B2 (en) * 2000-11-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7365713B2 (en) * 2001-10-24 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US7646367B2 (en) * 2005-01-21 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic apparatus
US20070063192A1 (en) * 2005-09-20 2007-03-22 Toppoly Optoelectronics Corp. Systems for emitting light incorporating pixel structures of organic light-emitting diodes
KR101324756B1 (ko) 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
US8138075B1 (en) 2006-02-06 2012-03-20 Eberlein Dietmar C Systems and methods for the manufacture of flat panel devices
US9101279B2 (en) 2006-02-15 2015-08-11 Virtual Video Reality By Ritchey, Llc Mobile user borne brain activity data and surrounding environment data correlation system
TWI279763B (en) * 2006-03-13 2007-04-21 Himax Tech Ltd Light emitting display, pixel circuit and driving method thereof
EP1873746A1 (en) * 2006-06-30 2008-01-02 Deutsche Thomson-Brandt Gmbh Method and apparatus for driving an amoled with variable driving voltage
US20100038658A1 (en) * 2006-09-11 2010-02-18 Vanderbilt University Polymer light-emitting diode and fabrication of same by resonant infrared laser vapor deposition
KR100769425B1 (ko) 2006-09-21 2007-10-22 삼성에스디아이 주식회사 유기전계발광 표시장치
KR100729084B1 (ko) 2006-09-21 2007-06-14 삼성에스디아이 주식회사 유기 전계 발광표시장치
JP4346636B2 (ja) * 2006-11-16 2009-10-21 友達光電股▲ふん▼有限公司 液晶表示装置
EP2122695A4 (en) * 2007-03-08 2013-09-11 3M Innovative Properties Co NETWORK OF LUMINESCENT ELEMENTS
JP2008233122A (ja) * 2007-03-16 2008-10-02 Sony Corp 表示装置、表示装置の駆動方法および電子機器
KR101452204B1 (ko) * 2007-11-05 2014-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 상기 박막 트랜지스터를 구비하는 표시 장치
JP5298284B2 (ja) * 2007-11-30 2013-09-25 株式会社ジャパンディスプレイ 画像表示装置とその駆動方法
CN101911165B (zh) * 2007-12-28 2014-04-30 乐金显示有限公司 图像显示装置
KR100916914B1 (ko) * 2008-04-25 2009-09-09 삼성모바일디스플레이주식회사 유기전계발광 표시장치
CN102057504A (zh) * 2008-06-05 2011-05-11 3M创新有限公司 接合有半导体波长转换器的发光二极管
EP2323122A4 (en) * 2008-09-10 2011-08-10 Sharp Kk DISPLAY DEVICE AND CONTROL METHOD THEREFOR
KR101498094B1 (ko) * 2008-09-29 2015-03-05 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
JP5329327B2 (ja) * 2009-07-17 2013-10-30 株式会社ジャパンディスプレイ 画像表示装置
KR101711236B1 (ko) * 2009-10-09 2017-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9064473B2 (en) * 2010-05-12 2015-06-23 Semiconductor Energy Laboratory Co., Ltd. Electro-optical display device and display method thereof
US9935622B2 (en) 2011-04-28 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Comparator and semiconductor device including comparator
JP6050054B2 (ja) * 2011-09-09 2016-12-21 株式会社半導体エネルギー研究所 半導体装置
US10043794B2 (en) 2012-03-22 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2013172220A1 (en) * 2012-05-18 2013-11-21 Semiconductor Energy Laboratory Co., Ltd. Pixel circuit, display device, and electronic device
KR101360767B1 (ko) * 2012-08-17 2014-02-12 엘지디스플레이 주식회사 유기 발광 다이오드 표시장치 및 그 구동 방법
DE102012111247A1 (de) 2012-11-21 2014-05-22 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil
JP6406926B2 (ja) * 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
CN103715226A (zh) * 2013-12-12 2014-04-09 京东方科技集团股份有限公司 Oled阵列基板及其制备方法、显示面板及显示装置
CN104113053B (zh) * 2014-04-21 2017-05-24 京东方科技集团股份有限公司 静电放电保护电路、显示基板和显示装置
KR102298336B1 (ko) * 2014-06-20 2021-09-08 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR102465559B1 (ko) * 2015-12-28 2022-11-11 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20180038600A (ko) * 2016-10-06 2018-04-17 삼성디스플레이 주식회사 표시 장치
KR20230164225A (ko) * 2018-02-01 2023-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN110473497B (zh) * 2018-05-09 2021-01-22 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板
KR102598383B1 (ko) * 2018-12-10 2023-11-06 엘지디스플레이 주식회사 표시 장치 및 신호 반전 장치
CN109859686B (zh) * 2019-03-29 2021-03-23 京东方科技集团股份有限公司 像素驱动电路及其驱动方法以及显示面板
KR20210048945A (ko) 2019-10-24 2021-05-04 엘지디스플레이 주식회사 스트레쳐블 표시 장치
JP2021071593A (ja) 2019-10-30 2021-05-06 キヤノン株式会社 表示装置、情報表示装置、及び電子機器
CN112767874B (zh) 2019-11-01 2022-05-27 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板
KR20220026172A (ko) * 2020-08-25 2022-03-04 엘지디스플레이 주식회사 디스플레이 장치
KR20240040188A (ko) * 2022-09-20 2024-03-28 삼성디스플레이 주식회사 화소, 표시 장치 및 표시 장치의 구동 방법

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461424A (en) * 1992-11-20 1995-10-24 Kabushiki Kaisha Toshiba Display control apparatus and method for driving a display having a plurality of horizontal pixel lines
JP2821347B2 (ja) 1993-10-12 1998-11-05 日本電気株式会社 電流制御型発光素子アレイ
US6175345B1 (en) 1997-06-02 2001-01-16 Canon Kabushiki Kaisha Electroluminescence device, electroluminescence apparatus, and production methods thereof
JPH113048A (ja) 1997-06-10 1999-01-06 Canon Inc エレクトロ・ルミネセンス素子及び装置、並びにその製造法
JP2000268957A (ja) 1999-03-18 2000-09-29 Sanyo Electric Co Ltd エレクトロルミネッセンス表示装置
JP2001202035A (ja) 2000-01-18 2001-07-27 Sharp Corp 有機エレクトロルミネッセンス表示装置
TW494447B (en) 2000-02-01 2002-07-11 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4954380B2 (ja) 2000-03-27 2012-06-13 株式会社半導体エネルギー研究所 発光装置、半導体装置
TW521226B (en) 2000-03-27 2003-02-21 Semiconductor Energy Lab Electro-optical device
US6989805B2 (en) 2000-05-08 2006-01-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20020030647A1 (en) 2000-06-06 2002-03-14 Michael Hack Uniform active matrix oled displays
TW502236B (en) 2000-06-06 2002-09-11 Semiconductor Energy Lab Display device
GB0017471D0 (en) 2000-07-18 2000-08-30 Koninkl Philips Electronics Nv Thin film transistors and their manufacture
GB2367413A (en) 2000-09-28 2002-04-03 Seiko Epson Corp Organic electroluminescent display device
US7015882B2 (en) 2000-11-07 2006-03-21 Sony Corporation Active matrix display and active matrix organic electroluminescence display
JP2003195815A (ja) 2000-11-07 2003-07-09 Sony Corp アクティブマトリクス型表示装置およびアクティブマトリクス型有機エレクトロルミネッセンス表示装置
JP3620490B2 (ja) 2000-11-22 2005-02-16 ソニー株式会社 アクティブマトリクス型表示装置
SG111928A1 (en) 2001-01-29 2005-06-29 Semiconductor Energy Lab Light emitting device
US6661180B2 (en) * 2001-03-22 2003-12-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting device, driving method for the same and electronic apparatus
JP3819723B2 (ja) 2001-03-30 2006-09-13 株式会社日立製作所 表示装置及びその駆動方法
JP4982014B2 (ja) 2001-06-21 2012-07-25 株式会社日立製作所 画像表示装置
JP4075505B2 (ja) 2001-09-10 2008-04-16 セイコーエプソン株式会社 電子回路、電子装置、及び電子機器
JP3917494B2 (ja) * 2001-09-17 2007-05-23 株式会社半導体エネルギー研究所 発光装置の駆動方法
JP3899886B2 (ja) 2001-10-10 2007-03-28 株式会社日立製作所 画像表示装置
US7456810B2 (en) * 2001-10-26 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and driving method thereof
JP3866084B2 (ja) 2001-11-08 2007-01-10 松下電器産業株式会社 アクティブマトリクス型表示装置およびその駆動方法
JP3800404B2 (ja) 2001-12-19 2006-07-26 株式会社日立製作所 画像表示装置
GB0130411D0 (en) 2001-12-20 2002-02-06 Koninkl Philips Electronics Nv Active matrix electroluminescent display device
JP3892732B2 (ja) 2002-01-31 2007-03-14 株式会社日立製作所 表示装置の駆動方法
JP4024557B2 (ja) 2002-02-28 2007-12-19 株式会社半導体エネルギー研究所 発光装置、電子機器
JP4165120B2 (ja) 2002-05-17 2008-10-15 株式会社日立製作所 画像表示装置
JP4206693B2 (ja) 2002-05-17 2009-01-14 株式会社日立製作所 画像表示装置
JP2003330422A (ja) 2002-05-17 2003-11-19 Hitachi Ltd 画像表示装置
JP2004145278A (ja) 2002-08-30 2004-05-20 Seiko Epson Corp 電子回路、電子回路の駆動方法、電気光学装置、電気光学装置の駆動方法及び電子機器
JP2004117921A (ja) 2002-09-26 2004-04-15 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示装置およびｅｌ表示装置の駆動方法
JP2004157250A (ja) * 2002-11-05 2004-06-03 Hitachi Ltd 表示装置
US7327168B2 (en) 2002-11-20 2008-02-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP4409821B2 (ja) 2002-11-21 2010-02-03 奇美電子股▲ふん▼有限公司 Ｅｌ表示装置
JP2004191752A (ja) * 2002-12-12 2004-07-08 Seiko Epson Corp 電気光学装置、電気光学装置の駆動方法および電子機器
US7230594B2 (en) 2002-12-16 2007-06-12 Eastman Kodak Company Color OLED display with improved power efficiency
JP2004246320A (ja) 2003-01-20 2004-09-02 Sanyo Electric Co Ltd アクティブマトリクス駆動型表示装置
EP1590787A1 (en) 2003-01-24 2005-11-02 Koninklijke Philips Electronics N.V. Active matrix display devices
TWI228696B (en) 2003-03-21 2005-03-01 Ind Tech Res Inst Pixel circuit for active matrix OLED and driving method
JP2004325885A (ja) 2003-04-25 2004-11-18 Seiko Epson Corp 電気光学装置、電気光学装置の駆動方法および電子機器
JP4366988B2 (ja) 2003-05-01 2009-11-18 セイコーエプソン株式会社 有機ｅｌ装置および電子機器
JP2004341144A (ja) 2003-05-15 2004-12-02 Hitachi Ltd 画像表示装置
JP2004341263A (ja) 2003-05-16 2004-12-02 Hitachi Ltd 自発光素子表示方法および装置
JP4425571B2 (ja) 2003-06-11 2010-03-03 株式会社半導体エネルギー研究所 発光装置及び素子基板
JP2005005227A (ja) 2003-06-16 2005-01-06 Hitachi Displays Ltd 有機ｅｌ発光表示装置
JP5051565B2 (ja) * 2003-12-10 2012-10-17 奇美電子股▲ふん▼有限公司 画像表示装置
KR101013631B1 (ko) * 2003-12-30 2011-02-10 엘지디스플레이 주식회사 액정 표시소자의 구동장치 및 그 구동방법
JP2005354036A (ja) 2004-05-14 2005-12-22 Toppan Printing Co Ltd 半導体装置の形成方法
JP2005354035A (ja) 2004-05-14 2005-12-22 Toppan Printing Co Ltd 半導体装置の形成方法
JP2006013433A (ja) 2004-05-24 2006-01-12 Toppan Printing Co Ltd 薄膜トランジスタ
JP4846999B2 (ja) 2004-10-20 2011-12-28 株式会社 日立ディスプレイズ 画像表示装置
JP4617840B2 (ja) 2004-11-17 2011-01-26 日本電気株式会社 ブートストラップ回路及びその駆動方法並びにシフトレジスタ回路、論理演算回路、半導体装置
EP1817764A4 (en) 2004-11-30 2009-08-26 Semiconductor Energy Lab DISPLAY DEVICE AND CONTROL METHOD FOR CELLUI-CI, SEMICONDUCTOR DEVICE, AND ELECTRONIC APPARATUS
US7646367B2 (en) * 2005-01-21 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic apparatus
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019235679A1 (ko) * 2018-06-05 2019-12-12 (주)실리콘인사이드 Led 액티브 매트릭스 디스플레이 구현을 위한 led 픽셀 패키지
CN110856453A (zh) * 2018-06-05 2020-02-28 株式会社矽因赛德 用于实现led有源矩阵显示的led像素封装
CN110856453B (zh) * 2018-06-05 2022-03-29 株式会社矽因赛德 用于实现led有源矩阵显示的led像素封装

Also Published As

Publication number Publication date
KR101189113B1 (ko) 2012-10-08
JP2013101357A (ja) 2013-05-23
US20060164359A1 (en) 2006-07-27
US20100110113A1 (en) 2010-05-06
CN1822083A (zh) 2006-08-23
CN100565645C (zh) 2009-12-02
KR20060085181A (ko) 2006-07-26
US8395604B2 (en) 2013-03-12
US7646367B2 (en) 2010-01-12

Similar Documents

Publication Publication Date Title
JP7304929B2 (ja) 表示装置
JP5640066B2 (ja) 半導体装置
JP6091670B2 (ja) 表示装置、表示モジュール及び電子機器
JP5917649B2 (ja) 半導体装置、表示モジュール、及び電子機器
JP5538451B2 (ja) 表示装置
JP2015028635A (ja) 表示装置
JP5264014B2 (ja) 半導体装置、表示装置及び電子機器
JP2006293344A (ja) 半導体装置、表示装置及びその駆動方法並びに電子機器
JP4999390B2 (ja) 表示装置
JP5177953B2 (ja) 半導体装置及び表示装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140408

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141021

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141027

R150 Certificate of patent or registration of utility model

Ref document number: 5640066

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250