KR101189113B1 - 반도체장치, 표시장치 및 전자기기 - Google Patents

반도체장치, 표시장치 및 전자기기 Download PDF

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Abstract

저항 부하형 인버터를 이용하여 화소의 점등 또는 비점등을 제어하면, 저항 부하형 인버터를 구성하는 트랜지스터의 특성의 편차에 따라, 화소마다의 발광에 격차가 생긴다. 화소 내의 인버터로서 N 채널형 트랜지스터와 P 채널형 트랜지스터 을 이용하여 CMOS 인버터를 적용한다. CMOS 인버터를 구성하는 트랜지스터의 특성이 변동하여, 인버터 전달 특성이 변동해도, 화소의 점등 또는 비점등의 제어에 영향을 주는 것이 없어져, 화소마다의 발광의 격차를 없앨 수 있다. 또한, 인버터의 한 쪽의 전원으로서 주사선의 신호를 사용함으로써 화소의 개구율을 높게 할 수 있다.
표시장치, 저항 부하형 인버터, CMOS 인버터, 개구율

Description

반도체장치, 표시장치 및 전자기기{SEMICONDUCTOR DEVICE, DISPLAY DEVICE AND ELECTRONIC APPARATUS}
도1은 본 발명의 화소 구성을 도시한 도면.
도2는 본 발명의 화소 구성을 가지는 표시장치를 설명하는 도면.
도3은 본 발명의 화소 구성을 가지는 표시장치의 타이밍 차트를 나타내는 도면.
도4는 본 발명의 화소 구성을 도시한 도면.
도5는 본 발명의 화소 구성을 가지는 표시장치의 타이밍 차트를 나타내는 도면.
도6은 본 발명의 화소 구성을 도시한 도면.
도7은 본 발명의 화소 구성을 가지는 표시장치의 타이밍 차트를 나타내는 도면.
도8은 본 발명의 화소 구성을 도시한 도면.
도9는 본 발명의 화소 구성을 가지는 표시장치의 타이밍 차트를 도시한 도면.
도10a 및 도 10b는 본 발명의 화소 구성을 도시한 도면.
도11a 및 도 11b는 본 발명의 화소 구성을 가지는 표시장치를 설명하는 도면.
도12는 주기적으로 변하는 파형을 설명하는 도면.
도13은 본 발명의 화소 구성을 가지는 표시장치를 설명하는 도면.
도14는 신호의 상승 및 하강의 지연의 발생을 설명하는 도면.
도15a 내지 도 15d는 본 발명의 화소 구성을 가지는 표시장치에 적용가능한 버퍼를 도시한 도면.
도16a 및 도 16b는 본 발명의 화소 구성을 가지는 표시장치에 적용가능한 버퍼를 도시한 도면.
도 17은 본 발명의 화소 구성을 가지는 표시장치에 적용가능한 DA 변환회로의 일례를 도시한 도면.
도18은 본 발명의 화소 구성을 가지는 표시장치에 적용가능한 DA 변환회로의 일례를 도시한 도면.
도19a 및 도 19b는 본 발명의 화소 구성을 가지는 표시 패널을 설명하는 도면.
도20a 및 도 20b는 본 발명의 화소 구성이 가지는 표시장치에 적용가능한 발광 소자의 예를 나타내는 도면.
도21a 내지 도 21c는 발광 소자의 출사 구조를 설명하는 도면.
도22는 칼라 필터를 이용하여 풀칼라 표시를 행하는 표시 패널의 단면도.
도23a 및 도 23b는 표시 패널의 부분단면도.
도24a 및 도 24b는 표시 패널의 부분단면도.
도25a 및 도 25b는 본 발명의 표시장치의 모식도.
도26a 및 도 26b는 본 발명의 화소 구성을 가지는 표시 패널을 설명하는 도면.
도27a 및 도 27b는 표시 패널의 부분단면도.
도28a 및 도 28b는 표시 패널의 부분단면도.
도29a 및 도 29b는 표시 패널의 부분단면도.
도30a 및 도 30b는 표시 패널의 부분단면도.
도31a 및 도 31b는 본 발명의 표시장치에 적용가능한 신호선 구동회로의 예.
도32a 및 도 32b는 본 발명의 표시장치에 적용가능한 신호선 구동회로의 예.
도33은 본 발명의 표시장치에 적용가능한 신호선 구동회로의 예.
도34는 본 발명의 표시장치에 적용가능한 신호선 구동회로의 예.
도35a 및 도 35b는 본 발명의 표시장치에 적용가능한 신호선 구동회로의 예.
도36a 및 도 36b는 본 발명의 표시장치에 적용가능한 신호선 구동회로의 예.
도37은 본 발명의 표시장치에 적용가능한 신호선 구동회로의 예.
도38은 본 발명의 표시장치에 적용가능한 신호선 구동회로의 예.
도39는 본 발명의 표시장치에 적용가능한 신호선 구동회로의 예.
도40은 본 발명의 표시장치에 적용가능한 신호선 구동회로의 예.
도41a 및 도 41b는 본 발명의 표시장치에 적용가능한 신호선 구동회로의 예.
도42a 및 도 42b는 본 발명의 화소 구성을 가지는 표시 패널을 설명하는 도면.
도43은 본 발명의 화소 구성을 갖는 표시장치를 나타낸 도면.
도44a 내지 도 44h는 본 발명의 화소 구성을 가지는 표시장치를 화소부에 적용가능한 전자기기의 예를 나타내는 도면.
도45는 EL 모듈의 예.
도46은 EL 텔레비젼 수상기의 주요한 구성을 나타내는 블록도.
도47은 본 발명의 적용가능한 휴대전화기의 예.
도48은 본 발명의 화소 구성을 도시한 도면.
도49는 본 발명의 화소 구성을 가지는 표시장치의 타이밍 차트를 도시한 도면.
도50은 본 발명의 화소 구성을 도시한 도면.
도51은 본 발명의 화소 구성을 가지는 표시장치를 설명하는 도면.
도52는 본 발명의 화소 구성을 가지는 표시장치를 설명하는 도면.
도53은 본 발명의 화소 구성을 가지는 표시장치의 타이밍 차트를 도시한 도면.
도54는 본 발명의 화소 구성을 가지는 표시장치의 타이밍 차트를 도시한 도면.
도56은 본 발명의 화소 구성을 가지는 표시장치를 설명하는 도면.
도57은 본 발명의 화소 구성을 도시한 도면.
도58은 본 발명의 화소 구성을 도시한 도면.
도59는 본 발명의 화소 구성을 도시한 도면.
도60은 본 발명의 화소 구성을 도시한 도면.
도61은 본 발명의 화소 구성을 도시한 도면.
도62a는 본 발명의 화소 구성을 나타내는 도면이고, 도62b는 삼각파 전위를 도시한 도면.
도 63은 기록 기간에 신호선에 공급된 신호와 발광 기간에 신호선에 공급된 전위 사이의 관계를 나타낸 도면.
도 64는 기록 기간에 신호선에 공급된 신호와 발광 기간에 신호선에 공급된 전위 사이의 관계를 나타낸 도면.
본 발명은 부하에 공급하는 전류를 트랜지스터에서 제어하는 기능을 설치한 반도체장치에 관한 것으로, 특히 전류에 의해 휘도가 변화되는 전류 구동형 발광 소자로 형성된 화소나, 그것의 신호선 구동회로를 포함하는 표시장치에 관한 것이다. 또한, 그것의 구동 방법에 관한 것이다. 또한, 그 표시장치를 표시부에 가지는 전자기기에 관한 것이다.
최근, 화소를 발광 다이오드(LED) 등의 발광 소자로 형성한, 소위 자발광형의 표시장치가 주목을 받고 있다. 이러한 자발광형의 표시장치에 사용할 수 있는 발광 소자로서는, 유기 발광 다이오드(OLED(Organic Light Emitting Diode), 유기 EL 소자, 일렉트로루미세센스(Electro Luminescence: EL) 소자 등이라고도 한다)가 주목을 모으고 있고, EL 디스플레이 등에 사용할 수 있게 되어 오고 있다. OLED 등의 발광 소자는 자발광형이기 때문에, 액정 모니터에 비교해서 화소의 시인성이 높고, 백라이트가 불필요하고 응답 속도가 빠른 등의 이점이 있다. 또, 발광 소자의 휘도는, 그것을 흐르는 전류치에 의해 제어된다.
이러한 표시장치의 계조를 표현하는 구동방식으로서, 디지털 계조방식과 아날로그 계조방식이 있다. 디지털 계조방식은 디지털 제어로 발광 소자를 온 오프시켜, 계조를 표현하고 있다. 디지털 계조방식의 경우, 발광?비발광의 2상태밖에 없기 때문에, 이대로는, 2계조밖에 표현할 수 없다. 그래서, 다른 방법을 조합하고, 다계조화를 꾀하는 것이 행해지고 있다. 다계조화를 위한 방법으로서는, 시간계조법을 사용할 수 있는 것이 많다. 디지털 시간 계조방식은, 화소마다의 휘도의 균일성에 뛰어난 반면, 주파수를 높게 할 필요가 있어, 소비전력이 커져버린다. 한편, 아날로그 방식에는, 발광 소자의 발광 강도를 아날로그 제어하는 방식과 발광 소자의 발광 시간을 아날로그 제어하는 방식이 있다. 발광 강도를 아날로그 제어하는 방식은, 화소마다의 박막 트랜지스터(이하 TFT라고도 한다)의 특성의 편차의 영향을 받기 쉬어, 화소마다의 발광에도 편차가 생겨 버린다. 이에 대하여 발광 시간을 아날로그 제어하여, 화소마다의 발광의 균일성이 뛰어난 아날로그 시간 계조방식의 표시장치가 비특허문헌 1에 기재되어 있다(비특허문헌 1: SID 04 DIGEST P1394～P1397 참조).
즉, 비특허문헌 1에 기재의 표시장치의 화소는, 발광 소자와 발광 소자를 구동하는 트랜지스터에 의하여 인버터를 구성하고 있다. 구동 트랜지스터의 게이트 단자가 인버터의 입력 단자가 되고, 구동 트랜지스터의 드레인 단자가 인버터의 출력 단자가 된다. 그리고, 인버터의 출력이, 발광 소자의 양극으로 설정된다. 화소에 영상신호 전압을 기록하는 때는, 인버터를 온과 오프의 중간으로 설정한다. 그리고, 발광 기간에는 화소에 삼각파 전압을 입력함으로써 인버터의 출력을 제어한다. 즉, 발광 소자의 양극에 설정되는 전위가 되는 인버터의 출력을 제어함으로써 발광 소자의 발광?비발광을 제어하고 있다.
여기에서, 저항 부하형 인버터를 도10b에 나타내고, 그것의 저항 부하형 인버터 전달 특성을 도10a에 나타낸다. 도10a의 가로축은 저항 부하형 인버터의 입력 단자에의 입력 전위 Vin을 나타내고, 세로축은 저항 부하형 인버터의 출력 단자로부터의 출력 전위 Vout를 나타내고 있다. 저항 부하형 인버터는 트랜지스터와 저항소자로 구성되어, 트랜지스터의 소스 단자에는 고전원 전위 Vdd가 설정되고, 드레인 단자에는 저항소자의 한쪽의 단자가 접속되어 있다. 또 저항소자의 다른쪽의 단자는 저전원 전위 Vss가 설정되어 있다. 또, 여기에서는 Vss=0V라고 한다. 트랜지스터의 게이트 단자가 저항 부하형 인버터의 입력 단자가 되고, 트랜지스터의 드레인 단자가 저항 부하형 인버터의 출력 단자가 된다.
도10a에 나타내는 곡선 1002은, 저항 부하형 인버터의 인버터 전달특성을 나타내고 있고, 곡선 1001은 저항 부하형 인버터를 구성하는 트랜지스터의 전류 공급 능력이 높을 경우의 저항 부하형 인버터 전달 특성을 나타내고, 곡선 1001은 트랜지스터의 전류 공급 능력이 낮을 경우의 저항 부하형 인버터 전달 특성을 나타내고 있다.
즉, 입력 전위가 충분하게 높고 트랜지스터가 오프되어 있을 때에는, 저항 부하형 인버터의 출력 단자의 전위는 0V의 전위가 되고, 트랜지스터가 충분히 온 상태에 있을 때에는, 저항 부하형 인버터의 출력단자의 전위가 Vdd가 된다.
여기에서, 저항 부하형 인버터의 출력 Vout는, 전원전위 Vdd와 저항소자의 저항 R와 트랜지스터의 드레인 소스간 전류 Ids을 이용하여 이하의 식으로 나타낸 다.
Vout = R×Ids
또한, 트랜지스터의 드레인 소스간 전류 Ids는, 포화 영역에서의 동작일 때는, 다음과 같이 표시된다. 또, μ는 트랜지스터의 캐리어 이동도를, Cox는 게이트 절연막의 용량을, W/L은 트랜지스터의 채널 폭 W와 채널길이 L의 비를, Vth는 트랜지스터의 한계전압을 나타낸다.
Figure 112006003631610-pat00001
따라서, 트랜지스터의 전류공급 능력은 μ, Cox, L/W, Vth 등의 크기에 의해 달라진다. 따라서, 트랜지스터의 이들 값의 편차에 의해 저항 부하형 인버터 전달 특성이 달라져 버린다.
이러한 저항 부하형 인버터 전달 특성의 편차는, 저항소자로서 발광 소자를 사용했을 경우에도 마찬가지로 생긴다. 그러면, 비특허문헌 1에 기재된 화소를 가지는 표시장치에 있어서도, 곡선 1001과 같은 저항 부하형 인버터 전달 특성이나 곡선 1002나 곡선 1003과 같은 저항 부하형 인버터 전달 특성의 화소가 존재하는 것이 된다. 그러면, 트랜지스터가 포화 영역에서 온되고 나서 트랜지스터가 오프되어, 저항 부하형 인버터의 출력 전위가 Vx가 될 때까지의 시간은 물론이고, 입력 단자와 출력 단자가 도통되어, 오프셋 캔슬된 각각의 저항 부하형 인버터의 입력 전위 Vinvl, Vinv2, Vinv3로부터 저항 부하형 인버터의 출력 전위가 Vx가 되는 각 각의 입력 전위 Va1, Va2, Va3까지의 시간도 저항 부하형 인버터의 전달 특성이 다른 화소마다에서 변동하는 것이 된다.
따라서, 아날로그의 시간으로 계조를 표현하는 구동방식의 표시장치에 있어서, 같은 계조의 표시라도 화소 사이에서 달라져 버려, 깨끗한 표시를 할 수 없어져 버린다.
또한, 종래의 구성에서는 화소중의 트랜지스터나 배선의 수가 많아져 버려, 개구율이 낮아져 버리는 등의 문제가 있다. 개구율이 높은 화소와 개구율이 낮은 화소에서 같은 광도를 얻을 경우, 개구율이 낮은 화소는, 개구율이 높은 화소에 비교해서 발광 소자의 휘도를 높게 할 필요가 있다. 따라서, 개구율이 낮은 화소는, 발광 소자의 열화의 진행이 빨라져 버린다. 또한, 휘도를 높게 하기 위해서 소비전력도 높아져 버린다.
또한, 화소중의 트랜지스터나 배선의 수가 많아지면, 수율도 낮아지기 쉬워, 표시 패널의 코스트도 높아져 버린다.
그래서, 트랜지스터의 특성 편차에 기인하는 저항 부하형 인버터 전달 특성이 변동해도, 그것들의 영향을 억제하여, 깨끗하게 계조를 표시할 수 있는 아날로그 시간계조 방식의 표시장치를 제공하는 것을 과제로 한다. 또한, 개구율이 높은 화소를 가지는 표시장치를 제공하여, 발광 소자의 신뢰성의 향상이나, 표시 패널의 코스트 증가를 억제한 표시장치를 제공하는 것을 과제로 한다.
또한, 그것들을 표시부에 가지는 전자기기를 제공하는 것을 과제로 한다.
본 발명은, 상보적으로 온 오프하는 N 채널형 트랜지스터와 P 채널형 트랜지스터로 구성되는 CMOS 인버터를 화소에 적용하고, CMOS 인버터의 한 쪽의 전원으로서 다른 행의 화소의 선택을 제어하는 신호 전위를 사용하는 것이다.
본 발명의 반도체장치는, 게이트 단자가 주사선에 접속되는 제 1 트랜지스터와, 소스 단자 또는 드레인 단자 중에서 한 개가 전원선에 접속되는 제 2 트랜지스터와, 소스 단자 또는 드레인 단자 중에서 한 개가 상기 주사선과는 다른 또 다른 주사선에 접속되는 제 3 트랜지스터와, 한 개의 전극이 제 2 트랜지스터의 게이트 단자와 제 3 트랜지스터의 게이트 단자에 접속되는 한편, 나머지 전극이 신호선에 접속되는 용량소자를 구비하고, 제 2 트랜지스터의 소스 단자 또는 드레인 단자 중에서 나머지 한 개와 제 3 트랜지스터의 소스 단자 또는 드레인 단자의 나머지 한 개가 화소 전극에 접속되고, 제 1 트랜지스터의 소스 단자 또는 드레인 단자 중에서 한 개가 제 2 트랜지스트의 소스 단자 또는 드레인 단자 중에서 나머지 한 개와 제 3 트랜지스터의 소스 단자 또는 드레인 단자의 나머지 한 개에 접속되며, 제 1 트랜지스터의 소스 단자 또는 드레인 단자 중에서 나머지 한 개가 제 2 트랜지스터의 게이트 단자와 제 3 트랜지스터의 게이트 단자에 접속된다.
더구나, 본 발명의 반도체 장치에 따르면, 상기 구성에서 제 1 트랜지스터와 제 3 트랜지스터가 N 채널 트랜지스터이고, 제 2 트랜지스터가 P 채널 트랜지스터이다.
본 발명의 표시장치는 매트릭스로 배치된 복수의 화소를 갖고, 이들 화소 중 에서 적어도 한 개가 P 채널형 트랜지스터 및 N 채널형 트랜지스터로 이루어지는 CMOS 회로와, 상기 CMOS 회로의 입력 단자와 출력 단자를 접속하는 스위치와, 아날로그의 전위가 입력되는 신호선과, 상기 CMOS 회로의 입력 단자와 상기 신호선과의 전위차를 유지하는 수단과, 상기 CMOS 회로의 출력에 의해 발광/비발광이 제어되는 발광 소자를 제공하며, 상기 CMOS 회로의 한 쪽의 전원 전위로서, 적어도 한 개의 다른 화소의 스위치의 온 오프를 제어하기 위한 신호 전위가 사용된다.
본 발명의 다른 구성의 표시장치는, 상기 구성에 있어서, 상기 스위치에 N 채널형 트랜지스터를 사용하고 있다.
본 발명의 다른 구성의 표시장치는, 상기 구성에 있어서, 상기 스위치에 P 채널형 트랜지스터를 사용하고 있다.
본 발명의 표시장치는, 게이트 단자가 주사선에 접속되는 제 1 트랜지스터와, 소스 단자 또는 드레인 단자 중에서 한 개가 전원선에 접속되는 제 2 트랜지스터와, 소스 단자 또는 드레인 단자 중에서 한 개가 상기 주사선과는 다른 또 다른 주사선에 접속되는 제 3 트랜지스터와, 한 개의 전극이 제 2 트랜지스터의 게이트 단자와 제 3 트랜지스터의 게이트 단자에 접속되는 한편, 나머지 전극이 신호선에 접속되는 용량소자와, 화소 전극이 제 2 트랜지스터의 소스 단자 또는 드레인 단자의 나머지 한 개와 제 3 트랜지스터의 소스 단자 또는 드레인 단자의 나머지 한 개와 접속되는 발광소자를 구비하고, 제 1 트랜지스터의 소스 단자 또는 드레인 단자 중에서 한 개가 제 2 트랜지스터의 소스 단자 또는 드레인 단자 중에서 나머지 한 개와 제 3 트랜지스터의 소스 단자 또는 드레인 단자의 나머지 한 개에 접속되며, 제 1 트랜지스터의 소스 단자 또는 드레인 단자 중에서 나머지 한 개가 제 2 트랜지스터의 게이트 단자와 제 3 트랜지스터의 게이트 단자에 접속된다.
더구나, 본 발명의 표시장치에 따르면, 상기 구성에서 제 1 트랜지스터와 제 3 트랜지스터가 N 채널 트랜지스터이고, 제 2 트랜지스터가 P 채널 트랜지스터이다.
또, 명세서에 나타내는 스위치는, 전기적 스위치라도 기계적인 스위치라도 무엇이든지 좋다. 전류의 흐름을 제어할 수 있는 것이면, 무엇이든지 좋다. 트랜지스터라도 좋고, 다이오드라도 좋고, 그것들을 조합한 논리회로라도 좋다. 따라서, 스위치로서 트랜지스터를 사용할 경우, 그 트랜지스터는, 단순한 스위치로서 동작하기 때문에, 트랜지스터의 극성(도전형)은 특별하게 한정되지 않는다. 단, 오프 전류가 적은 쪽이 바람직할 경우, 오프 전류가 적은 쪽의 극성의 트랜지스터를 사용하는 것이 바람직하다. 오프 전류가 적은 트랜지스터로서는, LDD 영역을 설치하고 있는 것이나, 멀티 게이트 구조로 하고 있는 것 등이 있다. 또한, 스위치로서 동작시키는 트랜지스터의 소스 단자의 전위가, 저전위측 전원(Vss, GND, 0V 등)에 가까운 상태에서 동작하는 경우에는 N 채널형을, 반대로, 소스 단자의 전위가, 고전위측 전원(Vdd 등)에 가까운 상태에서 동작하는 경우에는 P 채널형을 사용하는 것이 바람직하다. 왜냐하면, 게이트?소스간 전압의 절대치를 크게 할 수 있기 때문에, 스위치로서, 동작하기 쉽기 때문이다. 또, N 채널형과 P 채널형의 양쪽을 이용하여, CMOS형의 스위치로 하여도 좋다.
또, 본 발명에 있어서 접속되어 있다란, 전기적으로 접속되어 있는 것과 같 은 의미이다. 따라서, 사이에 다른 소자나 스위치 등이 배치되어 있어도 좋다.
또, 발광 소자는, 무엇이든지 좋다. EL 소자(유기 EL 소자, 무기 EL 소자 또는 유기물 및 무기물을 포함하는 EL 소자)나 필드 에미션 디스플레이(FED), FED의 일종인 SED(Surface-conduction Electron-emitter Display), 액정 표시장치(LCD), 플라즈마 디스플레이(PDP), 전자 페이퍼 디스플레이, 디지털 마이크로미러 소자(DMD), 또는 압전 세라믹 디스플레이에서 사용하는 소자 등, 어떤 발광 소자라도 좋다.
본 발명에 있어서, 적용가능한 트랜지스터의 종류에 한정은 없고, 비정질 실리콘이나 다결정 실리콘으로 대표되는 비단결정 반도체막을 사용한 박막 트랜지스터(TFT), 반도체 기판이나 SOI 기판을 이용하여 형성되는 MOS형 트랜지스터, 접합형 트랜지스터, 바이폴러 트랜지스터, 유기 반도체나 카본 나노튜브를 사용한 트랜지스터, 그 밖의 트랜지스터를 적용할 수 있다. 또한, 트랜지스터가 배치되어 있는 기판의 종류에 한정은 없고, 단결정 기판, SOI 기판, 글래스 기판, 플라스틱 기판 등에 배치할 수 있다.
본 명세서에 있어서는, 1 화소란 색 요소의 1요소의 화소를 나타내는 것으로 한다. 따라서, R(빨강) G(초록) B(파랑)의 색 요소로 이루어지는 풀칼라 표시장치의 경우에는, 1 화소란 R의 색 요소의 화소나 G의 색 요소의 화소나 B의 색 요소의 화소의 어느쪽 한 개를 말하는 것으로 한다.
또, 본 명세서에 있어서, 화소가 매트릭스로 배치되어 있다란, 세로의 줄무늬와 가로 줄무늬를 조합한 소위 격자상으로 배열되어 있는 스트라이프 배치의 경 우에는 물론, 3색의 색 요소(예를 들면, RGB)로 풀칼라 표시를 행할 경우에, 1개의 화상의 최소 요소를 나타내는 3개의 색 요소의 화소가 소위 델타 배치되어 있을 경우도 포함하는 것으로 한다.
또, 본 명세서에 있어서, 반도체장치란, 반도체소자(트랜지스터나 다이오드 등)을 포함하는 회로를 가지는 장치를 말한다.
또, 본 명세서에 있어서 발광 소자의 양극 및 음극이란, 발광 소자에 순방향 전압을 인가했을 때의 전극을 말하는 것으로 한다.
[발명을 실시하기 위한 최선의 형태]
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 설명한다. 단, 본 발명은 많은 다양한 태양으로 실시하는 것이 가능해서, 본 발명의 취지 및 그 범위로부터 일탈하는 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시형태의 기재 내용에 한정해서 해석되는 것이 아니다.
(실시형태1)
본 실시형태에서는 본 발명의 표시장치의 화소 구성과 그 동작 원리에 관하여 설명한다.
우선, 도1을 이용하여 본 발명의 표시장치의 화소 구성에 대해서 상세하게 설명한다. 여기에서는, 열방향으로 늘어서서 배치된 2화소만을 도시하고 있지만, 표시장치의 화소부는 실제로는 행방향과 열방향으로 매트릭스로 복수의 화소가 배치되어 있다.
화소는, 구동 트랜지스터(제 2 트랜지스터)(101)와, 상보용 트랜지스터(제 3 트랜지스터)(102)과, 용량소자(103)과, 스위칭용 트랜지스터(제 1 트랜지스터)(104)과, 발광 소자(105)과, 주사선(Select line)(106)과, 신호선(Data line(107)과, 전원선(108)를 가지고 있다. 또, 구동 트랜지스터(101)에는 P 채널형 트랜지스터, 상보용 트랜지스터(102) 및 스위칭용 트랜지스터(104)에는 N 채널형 트랜지스터를 사용하고 있다.
구동 트랜지스터(101)는, 제1단자(소스 단자 또는 드레인 단자)가 전원선(108)과 접속되고, 제2단자(소스 단자 또는 드레인 단자)가 상보용 트랜지스터(102)의 제2단자(소스 단자 또는 드레인 단자)과 접속되고, 게이트 단자가 상보용 트랜지스터(102)의 게이트 단자와 접속되어 있다. 또한, 구동 트랜지스터(101) 및 상보용 트랜지스터(102)의 게이트 단자는, 용량소자(103)를 거쳐서 신호선(107)에 접속되는 동시에, 스위칭용 트랜지스터(104)를 거쳐서 구동 트랜지스터(101) 및 상보용 트랜지스터(102)의 제2단자(소스 단자 또는 드레인 단자)과 접속되어 있다. 즉, 스위칭용 트랜지스터(104)은, 제1단자(소스 단자 또는 드레인 단자)가 구동 트랜지스터(101) 및 상보용 트랜지스터(102)의 제2단자(소스 단자 또는 드레인 단자)과 접속되고, 제2단자(소스 단자 또는 드레인 단자)가 구동 트랜지스터(101) 및 상보용 트랜지스터(102)의 게이트 단자와 접속되어 있기 때문에, 스위칭용 트랜지스터(104)을 온 오프함으로써 구동 트랜지스터(101) 및 상보용 트랜지스터(102)의 게 이트 단자와 제2단자(소스 단자 또는 드레인 단자)를 도통 또는 비도통으로 할 수 있다. 그리고, 스위칭용 트랜지스터(104)의 게이트 단자가 접속되어 있는 주사선(106)에 신호를 입력함으로써 스위칭용 트랜지스터(104)의 온 오프를 제어한다. 또한, 구동 트랜지스터(101) 및 상보용 트랜지스터(102)의 제2단자(소스 단자 또는 드레인 단자)은, 발광 소자(105)의 양극과 접속되어 있다. 그리고, 발광 소자(105)의 음극은 저전원전위 Vss가 설정된 배선(Cathode)(109)과 접속되어 있다. 이때, Vss란, 전원선(108)에 설정되는 전원전위 Vdd를 기준으로 하여, Vss<Vdd를 만족시키는 전위이다. 예를 들면, Vss=GND(그라운드 전위)로서 하여도 좋다.
또한, 상보용 트랜지스터(102)의 제1단자는 다른 행의 화소의 주사선(106A)에 접속되어 있다. 여기에서, 구동 트랜지스터(101)는 발광 소자(105)를 구동하는 트랜지스터이며, 상보용 트랜지스터(102)는 구동 트랜지스터(101)와는 극성이 반전되어 있는 트랜지스터이다. 즉, 이 주사선(106A)의 신호가 L 레벨일 때에 구동 트랜지스터(101)과 상보용 트랜지스터(102)가 상보적으로 온 오프하는 인버터를 구성하고 있다.
다음에 도1의 화소 구성의 동작 원리에 대해서 상세하게 설명한다.
화소에의 신호기록 기간에는, 신호선(107)에는 아날로그 신호전위가 설정된다. 이 아날로그 신호전위가 비디오 신호에 해당한다. 그리고, 화소에 비디오 신호를 기록할 때에는, 주사선(106)에 H 레벨의 신호를 입력해서 스위칭용 트랜지스터(104)를 온시킨다. 또, 이 때, 다른 행의 화소를 선택하는 주사선(106A)는 L 레벨의 신호가 입력되어 있다. 따라서, 화소에 신호를 기록할 때에는 구동 트랜지스터 (101)과 상보용 트랜지스터(102)는 인버터로서 동작하게 된다. 또, 인버터로서 동작하고 있을 때에는, 구동 트랜지스터(101) 및 상보용 트랜지스터(102)의 게이트 단자의 접속점이 인버터의 입력 단자(110)가 되고, 구동 트랜지스터(101) 및 상보용 트랜지스터(102)의 제2단자의 접속점이 인버터의 출력 단자(111)가 된다. 또한, 인버터로서 동작하고 있을 때에는, 구동 트랜지스터(101) 및 상보용 트랜지스터(102)는 모두 제1단자가 소스 단자, 제2단자가 드레인 단자가 된다.
이와 같이 스위칭용 트랜지스터(104)가 온되면, 인버터의 입력 단자(110)은 출력 단자(111)와 도통하여, 구동 트랜지스터(101), 상보용 트랜지스터(102), 발광 소자(105)에 전류가 흘러, 용량소자(103)에서는 전하의 방전 또는 축적이 행해진다.
이렇게 해서, 인버터는 오프셋 캔슬한다. 또, 오프셋 캔슬이란, 입력 단자(110)과 출력 단자(111)을 도통하여, 입력 전위와 출력 전위를 같게 하고, 입력 단자(110)를 인버터의 논리 임계값 전위 Vinv로 하는 것을 말한다. 따라서, 이 논리 임계값 Vinv는, 이상적으로는 인버터의 출력의 L 레벨과 H 레벨의 중간의 전위이다.
또, 인버터의 출력의 H 레벨은 전원선(108)의 전원전위 Vdd이며, L 레벨은 주사선(106A)의 L 레벨의 전위다. 또한, 인버터의 H 레벨의 출력이 되는 전원전위 Vdd와, L 레벨의 출력이 되는 주사선(106)이나 주사선(106)A의 L 레벨의 전위는, 배선(109)의 전위를 기준으로 설정한다. 그리고, 인버터의 출력이 H 레벨일 때에는, 발광 소자(105)가 발광하고, L 레벨일 때에는 비발광이 되도록 한다.
즉, 발광 소자(105)가 발광하기 시작할 때의 전압을 VEL로 하면, L 레벨의 전위는 배선(109)의 전위 Vss+VEL보다도 낮게 할 필요가 있다. 또한, H 레벨의 전위는, 배선(109)의 전위 Vss+VEL보다도 높게 할 필요가 있다.
또, L 레벨의 전위가 배선(109)의 전위보다도 낮은 전위로 하면, 발광 소자(105)에 역 바이어스 상태의 전압이 가해진다. 따라서, 발광 소자(105)의 열화가 억제되어, 바람직하다.
또, 용량소자(103)에서의 전하의 방전 또는 축적은, 원래 용량소자(103)에 축적되어 있었던 전하와, 신호선(107)에 설정되는 전위와의 관계에서 결정된다. 그리고, 용량소자(103)에서의 전하의 방전 또는 축적이 완료하면, 용량소자(103)에는 신호선(107)과, 논리 임계값 Vinv와의 전위차(전압 Vp)만큼의 전하가 축적되어 있게 된다. 그리고, 주사선(106)의 신호를 L 레벨로 하는 것에 의해, 스위칭용 트랜지스터(104)를 오프로 하여, 용량소자(103)에서, 이 전압 Vp를 유지한다.
또, 기록 기간에 있어서, 배선(Cathode)(109)의 전위를 Vss2로 설정해도 좋다. 이 Vss2은 Vss<Vss2을 만족시키는 전위이며, 인버터를 오프셋 캔슬할 때, 발광 소자(105)에 인가되는 전압이 발광 소자(105)의 순방향 임계값 전압 VEL보다 작아지도록 설정한다. 즉, Vinv-Vss2<VEL이 되도록 설정한다. 이렇게 하면, 기록 기간에 있어서, 발광 소자(105)에 거의 전류가 흐를 일이 없어, 소비전력을 저감할 수 있다.
또한, Vss2을 크게 하여, 발광 소자(105)에 역 바이어스의 전압이 가해지도 록 해도 좋다. 역 바이어스 전압을 가함으로써, 발광 소자(105)의 신뢰성을 향상시키거나, 발광 소자(105) 내부에서 문제가 있는 부분을 베이크하여 절단할 수 있다.
또, 배선(109)에 전류가 흐르지 않도록 하면 좋으므로, 다른 방법을 사용할 수도 있다. 예를 들면, 배선(109)을 부유 상태로 하여도 좋다. 그 결과, 발광 소자(105)에는 전류는 흐르지 않는다. 혹은, 인버터의 출력 단자(111)로부터 배선(109) 사이에 스위치를 넣어도 좋다. 이 스위치를 제어함으로써, 발광 소자(105)에 전류가 흐르지 않도록 할 수 있다.
예를 들면, 도55에 나타나 있는 바와 같이 구동 트랜지스터(101)의 제1단자(소스 단자 또는 드레인 단자)은 스위치(5501)를 거쳐서 전원선(108)과 접속하도록 하여도 좋다. 그리고, 화소에의 신호기록 기간에 있어서는, 그 행의 화소에의 신호기록 시간만 스위치(5501)을 온시키도록 한다. 그러면, 기록을 행하지 않고 있는 행의 화소는, 다른 행의 화소에의 신호기록 시간에는, 비발광으로 할 수 있어, 화상이 이상하게 되어버리는 것을 방지 할 수 있는 동시에, 소비전력의 저감을 꾀할 수 있다. 또, 발광 기간에 있어서는, 스위치(5501)는 온으로 해 둔다.
이렇게 해서 이 화소에 비디오 신호의 기록이 종료한다.
또, 화소에 비디오 신호가 기록된 후에는, 그 화소에 비디오 신호가 기록되었을 때에 신호선(107)에 설정된 아날로그 신호전위를 기준으로 해서, 신호선(107)의 전위의 변동에 따라서, 인버터의 출력의 레벨이 제어되게 된다. 즉, 신호선(107)의 전위가, 화소에의 신호기록 기간에, 화소에 비디오 신호가 기록되었을 때의 아날로그 신호전위보다 높을 때에는 인버터의 출력은 L 레벨이 되고, 화소에 비 디오 신호가 기록되었을 때의 아날로그 신호전위보다 낮아지면 인버터의 출력은 H 레벨이 된다.
왜냐하면, 화소에 비디오 신호가 기록되면, 용량소자(103)가 전위차(Vp)를 유지하기 때문에, 신호선(107)의 전위가, 화소에 비디오 신호가 기록되었을 때의 아날로그 신호전위보다 높을 때에는, 인버터의 입력 단자(110)의 전위도, 화소에 비디오 신호가 기록되었을 때의 입력 단자(110)의 전위보다 높아져, 구동 트랜지스터(101)는 오프되고, 상보용 트랜지스터(102)은 온되어, 인버터의 출력은 L 레벨이 된다. 한편, 신호선(107)의 전위가, 화소에의 신호기록 기간에 화소에 비디오 신호가 기록되었을 때의 아날로그 신호전위보다 낮아지면, 인버터의 입력 단자(110)의 전위도, 화소에 아날로그 신호가 기록되었을 때의 입력 단자(110)의 전위보다 낮아지기 때문에, 구동 트랜지스터(101)는 온되고, 상보용 트랜지스터(102)는 오프되어, 구동 인버터의 출력은 H 레벨이 된다.
따라서, 화소의 발광 기간에는, 주사선(주사선 106, 주사선 106A 등)을 L 레벨로 한 상태에서, 신호선(107)에 설정하는 전위를 아날로그적으로 변화시킴으로써 화소 내의 인버터의 출력의 레벨을 제어한다. 이렇게 해서, 발광 소자(105)에 전류가 흐르고 있는 시간을 아날로그적으로 제어해서 계조를 표현할 수 있다.
또한, 상보용 트랜지스터의 제1단자(소스 단자 또는 드레인 단자)을 주사선(106A)에 접속한 것에 의해 배선수를 절감할 수 있고, 개구율이 향상한다. 따라서, 발광 소자의 신뢰성의 향상을 꾀할 수 있다. 또한, 수율을 향상시켜, 코스트의 억제를 꾀할 수 있다.
이어서 화소의 발광 기간에 있어서, 신호선(107)에 설정하는 전위에 관하여 설명한다. 신호선(107)에 설정하는 전위는 주기적으로 변화되는 파형의 아날로그 전위를 사용할 수 있다.
예를 들면, 발광 기간에는, 신호선(107)에 저전위로부터 고전위로 아날로그적으로 변화되는 전위를 설정한다. 일례로서, 도12의 파형 1201과 같이 직선적으로 전위가 상승하여도 좋다. 또, 이러한 파형을 톱니파라고도 한다.
또한, 고전위로부터 저전위로 아날로그적으로 변화되는 전위를 설정해도 좋다. 예를 들면, 파형 1202과 같이 직선적으로 전위가 하강하여도 좋다.
또한, 그것들을 조합한 파형이라도 좋다. 즉, 일례로서, 파형 1203과 같이 저전위로부터 고전위로 직선적으로 상승하고, 고전위로부터 저전위로 하강하는 것 같은 전위를 설정해도 좋다. 또, 이하 이러한 파형 1203을 삼각파 전위라고 한다. 또는, 파형 1204과 같이 고전위로부터 저전위로 직선적으로 하강하고, 저전위로부터 고전위로 직선적으로 상승하는 것 같은 삼각파 전위를 설정해도 좋다.
또한, 신호선(107)에 설정하는 전위는 직선적인 변화가 아니더라도 좋다. 파형 1205과 같이 전파정류회로의 출력 파형의 1주기에 해당하는 파형 1205의 전위를 설정해도 좋고, 그 파형을 상하 반전시킨 파형 1206의 전위를 설정해도 좋다.
이러한 파형으로 함으로써, 비디오 신호에 대한 발광 시간을 자유롭게 설정 할 수 있다. 따라서, 감마 보정 등을 행하는 것도 가능해 진다.
또한, 화소의 발광 기간에 있어서, 상기한 파형 1201, 파형 1202, 파형 1203, 파형 1204, 파형 1205 또는 파형 1206의 펄스를 복수연속해서 설정해도 좋 다. 일례로서, 파형 1207에 나타낸 것과 같이 파형 1201의 펄스를 화소의 발광 기간에 있어서, 2회 연속해서 설정해도 좋다.
이와 같이 함으로써, 발광 시간을 1 프레임 내에서 분산되게 할 수 있다. 그 결과, 프레임 주파수가 향상되는 것처럼 보여, 화면의 깜빡임을 방지 할 수 있다.
이렇게 해서, 화소에 아날로그 신호를 기록할 때에 신호선(107)에 설정되는 아날로그 신호전위에 의해 화소의 아날로그 시간계조 표시가 가능해 진다. 또, 계조수가 작을수록 이 아날로그 신호전위는 낮아지고, 계조수가 높을수록, 아날로그 신호전위가 증가한다.
왜냐하면, 화소의 발광 기간에 있어서 가하는 삼각파 전위와, 화소에의 신호기록 기간에 화소에 입력한 아날로그 신호전위와의 고저관계에 의해, 구동 트랜지스터(101) 및 상보용 트랜지스터(102)로 구성되는 인버터의 출력의 레벨이 결정되기 때문이다. 화소에의 신호기록 기간에 화소에 입력되는 아날로그 신호전위가, 화소의 발광 기간에 있어서 가해지는 삼각파 전위보다도 높은 경우에는, 인버터의 출력이 H 레벨이 되어, 발광한다. 따라서, 화소에의 신호기록 기간에 화소에 입력되는 아날로그 신호전위가 높은 쪽이, 화소의 발광 기간에 있어서 가해지는 삼각파 전위보다도 높은 기간이 긴 것으로 되어, 발광하는 기간도 길어진다. 따라서, 계조도 높아진다. 반대로, 화소에의 신호기록 기간에 화소에 입력되는 아날로그 신호전위가 낮은 쪽이, 화소의 발광 기간에 있어서 가해지는 삼각파 전위보다도 높은 기간이 짧은 것으로 되어, 발광하는 기간도 짧아진다. 따라서, 계조도 작아지기 때문이다.
또, 도1의 구성에 한정되지 않고, 본 실시형태에 나타내는 화소는, 상보용 트랜지스터(102)의 제2단자(소스 단자 또는 드레인 단자)를 임의의 다른 행의 화소의 주사선에 접속해도 좋다. 예를 들면, 도60에 나타낸 것과 같이 상보용 트랜지스터(102)의 제2단자(소스 단자 또는 드레인 단자)를, 이웃한 행의 화소의 스위칭용 트랜지스터의 온 오프를 제어하는 주사선(106B)과 접속해도 좋다.
이어서 화소부에 도1의 화소 구성을 가지는 표시장치에 대해서 도2을 사용하여 설명한다. 도2의 표시장치는, 신호선 구동회로(201), 주사선 구동회로(202) 및 화소부(203)을 가지고, 화소부(203)은 화소(204)을 복수 구비하고 있다. 행방향으로 배치된 주사선(Select line) S1～Sm과 열방향으로 배치된 신호선(Data line) D1～Dn에 대응해서 화소(204)가 매트릭스로 배치되어 있다.
화소(204)는 구동 트랜지스터(205)과, 상보용 트랜지스터(206)과, 용량소자(207)과, 스위칭용 트랜지스터(208)과, 발광 소자(209)과, 주사선 Si(S1～Sm 중 어느 하나)와, 신호선 Dj(D1～Dn 중 어느 하나)와, 전원선 Vj(V1～Vn 중 어느 하나)를 가지고 있다. 또, 구동 트랜지스터(205)에는 P 채널형 트랜지스터, 상보용 트랜지스터(206) 및 스위칭용 트랜지스터(208)에는 N 채널형 트랜지스터를 사용하고 있다. 또, 화소(204)는 화소부(203)에 복수 배치된 화소의 1 화소를 나타내고 있다.
구동 트랜지스터(205)는, 제1단자(소스 단자 또는 드레인 단자)가 전원선 Vj와 접속되고, 제2단자(소스 단자 또는 드레인 단자)가 상보용 트랜지스터(206)의 제2단자(소스 단자 또는 드레인 단자)와 접속되고, 게이트 단자가 상보용 트랜지스터(206)의 게이트 단자와 접속되어 있다. 또한, 구동 트랜지스터(205) 및 상보용 트랜지스터(206)의 게이트 단자는, 용량소자(207)를 거쳐서 신호선 Dj에 접속되는 동시에, 스위칭용 트랜지스터(208)를 거쳐서 구동 트랜지스터(205) 및 상보용 트랜지스터(206)의 제2단자(소스 단자 또는 드레인 단자)과 접속되어 있다. 즉, 스위칭용 트랜지스터(208)은, 제1단자(소스 단자 또는 드레인 단자)가 구동 트랜지스터(205) 및 상보용 트랜지스터(206)의 제2단자(소스 단자 또는 드레인 단자)과 접속되고, 제2단자가 구동 트랜지스터(205) 및 상보용 트랜지스터(206)의 게이트 단자와 접속되어 있기 때문에, 스위칭용 트랜지스터(208)을 온 오프함으로써 구동 트랜지스터(205) 및 상보용 트랜지스터(206)의 게이트 단자와 제2단자(소스 단자 또는 드레인 단자)를 도통 또는 비도통으로 할 수 있다. 그리고, 스위칭용 트랜지스터(208)의 게이트 단자가 접속되어 있는 주사선 Si에 신호를 입력함으로써 스위칭용 트랜지스터(208)의 온 오프를 제어한다. 또한, 구동 트랜지스터(205) 및 상보용 트랜지스터(206)의 제2단자(소스 단자 또는 드레인 단자)는, 발광 소자(209)의 양극과 접속되어 있다. 그리고, 발광 소자(209)의 음극은 저전원전위 Vss가 설정된 배선(Cathode)(210)과 접속되어 있다. 또, Vss란, 전원선 Vj로 설정되는 전원전위 Vdd를 기준으로 하여 Vss<Vdd를 만족시키는 전위이다. 예를 들면, Vss=GND(그라운드 전위)로 하여도 좋다.
또한, 상보용 트랜지스터(206)의 제1단자는 다른 행의 화소의 주사선 Si+1에 접속되어 있다. 또, 도2에 나타내는 표시장치와 같이 하부 행의 화소를 선택하는 주사선에, 상보용 트랜지스터(206)의 제1단자가 접속되어 있는 구성인 경우에는, 최하행의 화소의 상보용 트랜지스터의 제1단자에 전위를 설정하는 배선 Sx만, 주사 선 S1～Sm과는 별도로 설치하면 된다.
또한, 전원선 V1～Vn에 설정하는 전원전위는 Vdd에 한정되지 않고, 예를 들면, RGB의 색요소로 이루어지는 풀칼라 표시의 경우에는, RGB의 각각의 색요소를 나타내는 화소마다 설정하는 전원전위의 값을 바꾸어도 좋다.
여기에서, R, G, B의 색요소의 화소열마다 다른 전원전위가 설정된 전원선을 가질 경우에 대해서 도43을 사용하여 설명한다.
도43은, 도2의 화소부(203)의 일부를 나타낸 도면이다. 도43에 나타내는 화소 구성은 전원선 이외는 도2의 화소(204)과 같은 구성이기 때문에, 각각의 화소를 구성하는 구동 트랜지스터, 상보용 트랜지스터, 용량소자, 스위칭용 트랜지스터 및 발광 소자의 부호를 생략하고 있다. 따라서, 화소를 구성하는 이들 소자의 부호는 도2 및 그 설명을 참조하고 싶다. 도43에 있어서, i행째(1～m행의 어느 한개)의 화소는 전원선 Vr, Vg, Vb을 가지고 있다. 그리고, R의 색요소의 열의 화소는, 구동 트랜지스터(205)의 제1단자가 Vr에 접속되고, G의 색요소의 열의 화소는, 구동 트랜지스터(205)의 제1단자가 Vg에 접속되고, B의 색요소의 열의 화소는, 구동 트랜지스터(205)의 제1단자가 Vb에 접속되어 있다. 전원선 Vr에는 발광 기간에 R의 색요소의 열의 화소의 발광 소자(209)에 원하는 전류를 흘리기 위한 전위 Vdd1이 설정된다. 전원선 Vg에는 발광 기간에 G의 색요소의 열의 화소의 발광 소자(209)에 원하는 전류를 흘리기 위한 전위 Vdd2가 설정된다. 전원선 Vb에는 발광 기간에 B의 색요소의 열의 화소의 발광 소자(209)에 원하는 전류를 흘리기 위한 전위 Vdd3가 설정된다. 이렇게 해서, 색요소마다 화소의 발광 소자(209)에 인가하는 전압을 설 정할 수 있다. 그 결과, 색마다 다른 크기의 전압을 가할 수 있다. 따라서, 색마다의 휘도를 개별적으로 제어할 수 있다. 또, 색요소로서는, RGB에 한정되지 않고, R(빨강), G(초록), B(파랑), W(흰색)의 4개의 색요소를 이용하여 풀칼라 표시를 하는 것이라도 상관없다. 이 경우도 마찬가지로 색마다 발광 소자에 인가하는 전압을 바꿀 수 있다.
다음에 도2 및 도3 을 이용하여 본 발명의 표시장치의 동작 원리에 관하여 설명한다. 도3은 도2에 있어서의 표시장치의 화소부(203)의 어떤 화소열(j열째)의 타이밍 차트를 도시한 도면이다. 또, 화소부(203)에 복수배치된 각각의 화소는, 화소(204)와 동일한 구성이기 때문에, 각각의 화소의 구동 트랜지스터, 상보용 트랜지스터, 용량소자, 스위칭용 트랜지스터, 발광 소자는 화소(204)와 같은 부호를 사용하여 설명한다.
도3에 나타낸 것과 같이 기록 기간에는 j열째의 화소의 Data line(신호선 Dj)에 아날로그 신호전위가 입력되고 있다. 그리고, i행째의 화소의 기록 시간 Ti에 있어서, i행째의 Select line(주사선 Si)에 펄스 신호(H 레벨)가 입력되면, i행째의 화소의 스위칭용 트랜지스터(208)가 온되어, 구동 트랜지스터(205), 상보용 트랜지스터(206) 및 발광 소자(209)에 전류가 흐른다. 또, 이 때, i+1행째의 Select line(주사선 Si+1)은 L 레벨인 채이다.
그리고, i행째의 화소의 용량소자(207)에서는 전하의 또는 방전이 행해진다. 즉, 용량소자(207)에 원래 축적되어 있었던 전하와 Data line(신호선 Dj)에 설정된 전위(Va)와의 관계에서 전하의 축적이나 방전의 어느쪽인가가 일어난다.
이윽고, 용량소자(207)의 전하의 축적 또는 방전이 완료하여, 구동 트랜지스터(205), 상보용 트랜지스터(206) 및 발광 소자(209)에 흐르는 전류가 일정하게 된다. 이 때, 완전하게 정상상태가 안되어도 좋다. 구동 트랜지스터(205)과 상보용 트랜지스터(206)로 구성되는 인버터의 출력의 레벨(구동 트랜지스터(205) 및 상보용 트랜지스터(206)의 제2단자의 전위)을 제어하는데에 필요한 입력 전위(구동 트랜지스터(205) 및 상보용 트랜지스터(206)의 게이트 전위)을 취득할 수 있으면 좋다. 바람직하게는, 이 때 구동 트랜지스터(205) 및 상보용 트랜지스터(206)가 포화 영역에서 동작하도록 되어 있어도 좋다.
그 후에 Select line(주사선 Si)을 L 레벨로 하여, 스위칭용 트랜지스터(208)를 오프로 한다. 그러면, 용량소자(207)은 인버터의 출력의 레벨(구동 트랜지스터(205) 및 상보용 트랜지스터(206)의 제2단자의 전위)을 제어하는데에 필요한 인버터의 입력 전위(구동 트랜지스터(205) 및 상보용 트랜지스터(206)의 게이트 전위)와, 스위칭용 트랜지스터(208)를 오프로 한 순간의 Data line(신호선 Dj)에 설정되어 있는 아날로그 신호전위와의 전위차를 유지한다.
이렇게 해서, i행째의 화소의 기록 시간 Ti에는, i행째 j열의 화소에 Data line(신호선 Dj)으로부터 아날로그 신호전위 Va가 입력되어, 비디오 신호가 기록된다. 그리고, i행째의 화소의 기록 시간 Ti에는, 각 화소열마다 각각의 Data line(신호선 D1～Dn)으로부터 각각의 아날로그 신호전위가 입력되어, 각 열의 i행째의 화소에 비디오 신호가 기록된다.
다음에 i+1행째의 화소에의 신호기록 시간 Ti+1에는, Select line(주사선 Si+1)에 펄스 신호(H 레벨)가 입력되고, i+1행째 j열의 화소의 Data line(신호선 Dj)에는 전위(Vb)가 입력되어, i+1행째 j열의 화소에 비디오 신호가 기록된다. 또, 이 때, 각 화소열마다 각각의 Data line(신호선 D1～Dn)으로부터 각각의 아날로그 신호전위가 입력되어, 각 열의 i+1행째의 화소에도 비디오 신호가 기록된다. 이 때, i+2행째의 화소의 Select line(주사선 Si+2)은 L 레벨로 해 둔다.
이와 같이, 화소의 각 행의 Select line(주사선 S1～Sm)에 펄스신호(H 레벨)이 입력되어, 각각의 화소에 비디오 신호가 기록되면 1 프레임 기간의 화소부(203)에의 신호기록 기간이 종료한다.
또, 도3에서는 S1, S2, S3, ???, Sm이라고 하는 것 같이 Select line(주사선 S1～Sm)에 펄스신호를 입력하고, 화소를 1행째로부터 2행째, 3행째, ???, m행째로 선택했지만 이것에 한정되지 않는다. Sm , Sm-1, Sm-2, ???, 1이라고 하는 것 같이 Select line(주사선 S1～Sm)에 펄스신호를 입력하고, 화소를 m행째로부터 m-1행째, m-2행째, ‥?, 1행째라고 하는 것 같이 선택해도 좋다. 이렇게 주사함으로써 Select line(주사선 S1～Sm)에 입력하는 신호의 지체에 기인하는 화소에의 신호의 기록 불량을 방지할 수 있다.
여기에서, 도3에 나타내는 i행째의 Select line(주사선 Si)과 i+1행째의 Select line(주사선 Si+1)에 입력한 펄스 신호에, 지체가 생겼을 경우의 타이밍 차트를 도53에 나타낸다. 펄스신호에 지체가 생기면, 신호의 상승 및 하강이 지연한다. 따라서, i행째의 화소에의 신호기록 시간인 기간 Ti를 지나쳐도 Select line(주사선 Si)의 신호는 스위칭용 트랜지스터(208)를 오프로 하기 위한 L 레벨이 전부 될 수 없다. 따라서, 스위칭용 트랜지스터(208)가, 아직 온되어 있는 상태에서 i+1행째의 Select line(주사선 Si+1)의 신호의 상승이 시작된다. 그러면, 인버터의 L 레벨의 출력 전위의 기준이 되는 전위가 변동해 버려, 인버터 특성이 변화되어 버린다. 이렇게 해서, 화소에의 신호의 기록이 정상으로 행해지지 않게 되어 버린다.
다음에 화소의 주사 방향을 반대로 했을 경우에 있어서, i행째의 Select line(주사선 Si)과 i+1행째의 Select line(주사선 Si+1)에 입력하는 펄스 신호에 지체가 생겼을 경우의 타이밍 차트를 도54에 나타낸다. 이 경우, M행째로부터 화소에의 신호의 기록이 이루어지기 때문에, i+1행째의 화소에의 신호의 기록이 행해진 후, i행째의 화소에의 기록이 행해진다. 즉, i+1행째의 Select line(주사선 Si+1)에 펄스 신호가 입력된 후, Select line(주사선 Si)에 펄스신호가 입력된다. 여기에서, i+1행째의 Select line(주사선 Si+1)에 입력된 펄스신호의 하강이 지연되면, i행째의 화소의 기록 시간인 기간 Ti의 전반부에 있어서는, 인버터의 L 레벨의 출력 전위의 기준이 되는 전위가 변동해 버려, 인버터 특성이 변화되어 버리지만, 기간 Ti의 후반에는 인버터의 출력 전위의 기준이 되는 L 레벨의 전위도 정상으로 된다. 따라서, 화소에의 신호의 기록을 정상으로 행할 수 있다.
이어서, 발광 기간에는, Data line(신호선 D1～Dn)에는 삼각파 전위를 설정한다. 그러면, I행째 j열의 화소는 Data line(신호선 Dj)이 Va보다 높은 전위일 때에는 발광 소자(209)은 비발광의 상태를 유지하고, Data line(신호선 Dj)이 Va보다 낮은 전위의 사이(Ta)은 발광 소자(209)은 발광한다. 또한, i+1행째 j열의 화소도 마찬가지로, 기간(Tb)의 사이는 발광 소자(209)가 발광한다.
또, 화소에의 신호기록 기간이 종료한 후, 아날로그 신호가 기록된 아날로그 신호전위보다 높은 전위가 Data line(신호선 D1～Dn)에 설정되고 있는 사이는 그 화소의 발광 소자(209)은 발광하지 않고, 신호가 기록되었을 때의 아날로그 신호전위보다 낮아지면 그 화소의 발광 소자(209)가 발광하는 원리에 대해서는, 도1의 화소 구성을 이용하여 설명한 바와 같으므로 여기에서는 설명을 생략한다.
또, Cathode(배선 210)에 설정되는 저전원전위는, 화소에의 신호기록 기간과 발광 기간에서 전위를 다르도록 해도 좋다. 도3에 나타낸 것과 같이 화소에의 신호기록 기간에 있어서의 Cathode(배선 210)의 전위를 발광 기간에 있어서의 Cathode(배선 210)의 전위보다 높게 해 두면 좋다. 즉, 화소에의 신호기록 기간에 있어서의 Cathode(배선 210)의 전위를 Vss2로 하고, 발광 기간에 있어서의 Cathode(배선 210)의 전위를 Vss로 한다. 그리고, 이때 Vss2>Vss로 한다. 예를 들면, Vss=GND(그라운드 전위)로 하여도 좋다.
이와 같이, 화소에의 신호기록 기간에 Cathode(배선 210) 배선의 전위를 높게 해 둠으로써, 발광소자(209)가 빛을 방출하는 것에 기인한 표시결함이 일어나는 것을 방지할 수 있다. 더구나, 화소에의 신호기록 기간에 있어서의 소비전력을 저감할 수 있다.
또한, Cathode(배선 210)의 전위를 적절히 설정함으로써 화소의 신호기록 기간에 있어서, 발광 소자(209)에는 전류를 흘리지 않도록 할 수 있으므로, 신호기록 기간에 있어서 발광 소자(209)가 발광해서 화상이 이상하게 되어 버리는 것을 방지할 수 있는 동시에, 소비전력의 저감을 더 꾀할 수 있다. 예를 들면, 전원선 V1～ Vn 에 설정되는 전위와, 주사선 S1～Sm이나 용장배선 Sx에 설정되는 전위와의 중간의 전위로 설정한다. 즉, 이 전위는 구동 트랜지스터(205)과 상보용 트랜지스터(206)로 구성되는 인버터의 이상적인 논리 임계값 전위이다. 이 이상적인 인버터의 논리 임계값 전위로 해 두면 화소마다 인버터 전달 특성이 다소 달라도, 발광 소자(209)의 순방향 임계값 전압 VEL이 있기 때문에 발광 소자(209)에는 전류가 흐르지 않거나, Cathode(배선 210)의 전위의 진폭도 작아지기 때문에, 소비전력은 그다지 커지지 않기 때문이다.
또한, 발광 소자(209)의 음극에 접속하는 배선을 신호기록 기간에는 다른 배선과 접속시켜도 좋다. 예를 들면, 도52에 나타낸 것과 같이 발광 소자(209)의 음극을 제1의 스위치(5201)를 거쳐서 Cathode(배선 210)와, 제2의 스위치(5202)을 거쳐서 제2의 배선(5203)과 접속하도록 하여도 좋다. 그리고, 제1의 스위치(5201)과 제2의 스위치(5202)의 온 오프를 제어하는 제어신호는 각각 반전된 신호로 한다. 도52의 구성에서는, 제2의 스위치(5202)에는 그대로 제어신호를 입력하고, 제1의 스위치(5201)에는 인버터(5204)를 거쳐서 제어신호를 입력한다. 즉, 제어신호의 레벨은 반전되어, 제1의 스위치(5201)에 입력된다. 이렇게 해서, 발광 소자(209)의 음극은, 배선(210) 또는 제2의 배선(5203) 중 어느 하나에 접속할 수 있다. 따라서, 신호기록 기간에는, 발광 소자(209)의 음극을, 배선(210)에 설정된 전위 Vss보다 높은 전위가 설정된 제2의 배선(5203)에 접속함으로써, 화상이 이상하게 되어 버리는 것을 방지할 수 있는 동시에, 신호기록 기간에 있어서의 소비전력을 저감할 수 있다.
또한, Cathode(배선 210)의 전위를 변화시키지 않아도, 발광 소자(209)의 음극을 플로팅으로 하는 것에 의해서도, 화상이 이상하게 되어 버리는 것을 방지할 수 있는 동시에, 신호기록 기간에 있어서의 소비전력을 저감할 수 있다. 예를 들면, 도51에 나타낸 것과 같이 발광 소자(209)의 음극과 Cathode(배선 210)의 사이에 스위치(5101)를 접속하고, 스위치(5101)를 온으로 해서 발광 소자(209)의 음극에 저전원전위 Vss를 설정하고, 스위치(5101)를 오프로 하여 발광 소자(209)의 음극을 플로팅으로 할 수 있다. 또, 발광 소자(209)의 음극이 스위치(5101)를 거쳐서 배선 210에 접속되어 있는 점을 제외하고, 화소의 구성은 도2과 같으므로, 상세하게는 도2의 설명을 참조하고자 한다.
이와 같이, 발광 기간에 있어서는, 전체 화소의 신호선 D1～Dn에 삼각파 전위가 설정되어, 각각 기록 기간에 아날로그 신호가 기록되었을 때의 아날로그 신호전위에 따라서, 발광 소자(209)의 발광 시간이 설정된다. 이렇게 해서, 아날로그 시간계조 표시가 가능해 진다. 아날로그적으로 발광 시간을 제어하기 때문에, 디지털적으로 발광 시간을 제어했을 때와 같이 의사윤곽이 생기는 일은 없다. 따라서, 화질불량의 없는 깨끗한 표시를 행할 수 있다.
또, 발광 소자(209)의 발광?비발광을 제어하는 인버터의 출력의 레벨은, 상기한 바와 같이, 기록 기간에 Data line(신호선 D1～Dn)에 설정된 아날로그 신호전위가, 발광 기간에 Data line(신호선 D1～Dn)에 입력되는 삼각파 전위보다 높은지 낮은지로 결정되어, 디지털적으로 제어할 수 있다. 따라서, 구동 트랜지스터(205)나 상보용 트랜지스터(206)의 특성의 편차의 영향을 받는 일이 적게 발광 소자 (209)의 발광?비발광을 제어할 수 있다. 즉, 화소마다의 발광의 편차를 개선할 수 있다.
특히, 본 실시형태에 나타낸 화소 구성은, 화소 내의 인버터가 P 채널형의 트랜지스터로 이루어진 구동 트랜지스터(205)과, N 채널형의 트랜지스터로 이루어진 상보용 트랜지스터(206)로 구성되기 때문에, 구동 트랜지스터(205)나 상보용 트랜지스터(206)의 트랜지스터 특성 편차, 인버터 전달 특성이 화소마다 다소 달라도, 그것들의 영향을 거의 받지 않고 발광 소자(209)의 발광?비발광을 제어 할 수 있다.
여기에서, P 채널형 트랜지스터와 N 채널형 트랜지스터로 이루어진 CMOS 인버터를 도11b에, 그것의 특성을 도11a에 나타낸다. 도11a의 가로축은 CMOS 인버터의 입력 단자에의 입력 전위 Vin을 나타내고, 세로축은 CMOS 인버터의 출력 단자로부터의 출력 전위 Vout를 나타내고 있다. CMOS 인버터는 P 채널형 트랜지스터와 N 채널형 트랜지스터로 구성되고, P 채널형 트랜지스터의 소스 단자에는 고전원전위 Vdd가 설정되고, N 채널형 트랜지스터의 소스 단자에는 저전원전위 Vss가 설정된다. 또, 여기에서는 Vss=0V로 한다. 또한, P 채널형 트랜지스터 및 N 채널형 트랜지스터의 각각의 게이트 단자와 각각의 드레인 단자는 모두 접속되고, 게이트 단자가 CMOS 인버터의 입력 단자가 되고, 드레인 단자가 CMOS 인버터의 출력 단자가 된다.
도11a에 나타내는 곡선 1101은 P 채널형 트랜지스터의 전류공급 능력이 N 채널형 트랜지스터의 전류공급 능력보다 높을 경우의 CMOS 인버터 전달 특성을 나타 내고, 곡선 1003은 P 채널형 트랜지스터의 전류공급 능력이 N 채널형 트랜지스터의 전류공급 능력보다 낮을 경우의 CMOS 인버터 전달 특성을 나타내고, 곡선 1002은, P 채널형 트랜지스터의 전류공급 능력과 N 채널형 트랜지스터의 전류공급 능력이 같을 경우의 CMOS 인버터 전달 특성을 나타내고 있다.
즉, 입력 전위가 충분히 높아 트랜지스터가 오프되어 있을 때에는, CMOS 인버터의 출력 단자의 전위는 0V의 전위가 된다. 이 때, N 채널형 트랜지스터는 선형영역에서 온되고, P 채널형 트랜지스터는 오프되어 있다. 그리고, 입력 전위가 서서히 낮아져 오면 P 채널형 트랜지스터는 포화 영역에서 온된다. 이 때, P 채널형 트랜지스터와 N 채널형 트랜지스터의 전류공급 능력이 같으면 곡선 1102와 같은 CMOS 인버터 전달 특성을 나타내고, P 채널형 트랜지스터의 전류공급 능력이 N 채널형 트랜지스터의 전류공급 능력보다 높으면, 곡선 1101측으로 CMOS 인버터 전달 특성이 시프트한다. 한편, P 채널형 트랜지스터의 전류공급 능력이 N 채널형 트랜지스터의 전류공급 능력보다 낮으면, 곡선1103측으로 CMOS 인버터 전달 특성이 시프트한다.
이와 같이, 인버터 전달 특성이 변동해도, CMOS 인버터의 경우에는, 출력의 전위의 변동의 비율이 높기 때문에, P 채널형 트랜지스터가 포화영역에서 온되고 나서 P 채널형 트랜지스터가 오프되고, CMOS 인버터의 출력 전위가 Vx가 될 때까지의 시간은 물론, 입력 단자와 출력 단자가 도통되어, 오프셋 캔슬된 각각의 CMOS 인버터의 입력 전위 Vinv1, Vinv2, Vinv3로부터 CMOS 인버터의 출력 전위가 Vx가 되는 각각의 입력 전위 Vb1, Vb2, Vb3까지의 시간도, CMOS 인버터의 전달 특성이 다른 화소마다에 있어서 거의 바뀌지 않는다.
따라서, 본 실시형태에 나타내는 화소 구성을 적용하면, 화소간의 트랜지스터 특성의 편차의 영향을 저감하여, 깨끗한 표시를 행하는 것이 가능해 진다. 또한, 화소의 개구율을 높게 할 수 있으므로, 고선명 표시에도 적합하다.
이때, 발광 기간에 있어서, Data line(신호선 D1～Dn)에 설정하는 전위는, 도12에 나타낸 것과 같이, 파형 1201, 파형 1202, 파형 1203, 파형 1204, 파형 1205, 파형 1206, 파형 1208, 파형 1209, 또는 이들을 복수 연속해서 설정해도 좋다.
연속해서 설정함으로써, 발광 시간을 1 프레임 내에서 분산되게 할 수 있다. 그 결과, 프레임 주파수가 향상되는 것서처럼 보여, 화면의 깜빡임을 방지 할 수 있다.
또한, 발광 기간에 있어서 Data line(신호선 D1～Dn)에 설정하는 전위는, 색요소의 화소마다 파형을 바꾸어도 좋다. 예를 들면, 색요소가 다른 화소를 가지는 표시장치에 있어서, 같은 전압을 인가해도 발광 소자로부터 얻을 수 있는 휘도가 색마다 다른 경우, 삼각파 전위의 전위 변화를 각각 다르게 해서 설정하면 좋다. 여기에서, 일례로서 도62a에 나타내는 RGB의 색요소의 화소를 가지는 표시장치를 사용하여 설명한다. R의 색요소의 화소에는 신호선 Dr, G의 색요소의 화소에는 신호선 Dg, B의 색요소의 화소에는 Db의 신호선으로부터 삼각파 전위를 발광 기간에 설정한다. 이 때, 도62b에 나타내는 삼각파 전위 6201, 삼각파 전위 6202, 삼각파 전위 6203 중 어느 하나를, 적당하게 화소의 색마다 설정한다. 즉, 삼각파 전위 6201은 1 프레임 중에 있어서 전체표시하고 있는 기간을 길게 설정할 수 있으므로, 이러한 삼각파 전위는 발광 소자로부터 얻어지는 휘도가 낮은 화소의 신호선에 설정하면 좋다. 한편 삼각파 전위 6203은 1 프레임 중에 있어서 전체표시하고 있는 기간이 짧기 때문에, 이러한 삼각파 전위는 발광 소자로부터 얻어지는 휘도가 높은 화소의 신호선에 설정하면 좋다.
이에 따르면, 각각의 색의 화소에 의존하여 다양한 삼각파가 공급되므로, 각각의 색의 발광소자의 휘도 특성에 따라, 발광시간이 제어될 수 있다. 따라서, 명확한 풀칼라 표시가 행해질 수 있다.
도 63을 참조하여 발광소자의 휘도 특성과 신호선에 입력된 삼각파 사이의 관계에 대해 설명한다. 예를 들어, R의 색요소인 화소의 발광소자의 휘도 특성에 근거하여, G의 색요소의 화소이 발광소자에서 얻어진 휘도가 낮고 B의 색요소의 화소의 발광소자에서 얻어진 휘도가 높은 경우에 대해 설명한다.
이 경우에는, 신호선 Dr(데이터선 R 화소)에 입력된 삼각파 전위에 근거하여, 가파른 계조를 갖는 삼각파 전위가 신호선 Dg(데이터선 G 화소)에 입력된다. 즉, 삼각파 전위의 진폭이 증가한다. 이에 반해, 약간의 계조를 갖는 삼각파 전위가 신호선 Db(데이터선 B 화소)에 입력된다. 즉 삼각파 전위의 진폭이 감소한다.
이에 따르면, 동일한 계조의 경우에도, 화소의 각각의 색요소에 따라 발광 시간이 변할 수 있다. 예를 들면, R의 화소의 1 프레임 기간의 최대 계조의 표시 시간은 Tmax(R)이고, G의 화소의 1 프레임 기간의 최대 계조의 표시 시간은 Tmax(G)이고, B의 화소의 1 프레임 기간의 최대 계조의 표시 시간은 Tmax(B)이다.
더구나, 다른 구성으로서 각각의 색의 화소에서 비디오 신호의 전위폭이 변할 수도 있다. 즉, 도 64에 도시된 것과 같이, R의 색요소의 화소에 근거하여, G의 색요소의 화소의 발광소자에서 얻어진 발광이 높은 경우에, G의 비디오 신호의 전위 폭이 감소한다. 더구나, B의 색요소의 화소의 발광소자에서 얻어진 휘도가 낮은 경우에, B의 비디오 신호의 전위 폭이 증가한다. 따라서, 동일한 계조의 경우에도, 화소의 각각의 색요소에 따라 발광 시간이 변할 수도 있다. 예를 들면, R의 화소의 1 프레임 기간의 최대 계조의 표시 시간은 Tmax(R)이고, G의 화소의 1 프레임 기간의 최대 계조의 표시 시간은 Tmax(G)이고, B의 화소의 1 프레임 기간의 최대 계조의 표시 시간은 Tmax(B)이다.
또한, 다른 구성으로서, 비디오 신호의 각각의 계조에 대응하는 전위가 색요소마다 이동하는 구성과, 삼각파 전위의 진폭이 색요소마다 변하는 구성이 조합될 수도 있다. 이에 따르면, 진폭이 작아질 수 있어, 소비전력을 저감할 수 있다.
또한, 풀칼라 표시의 경우에는, 각각의 색요소의 화소마다 전원선(Supply line)이 설치되고, 색요소마다 각각의 전원선 전위가 설정되므로, 발광소자의 휘도가 색마다 조정될 수 있다. 따라서, 발광소자의 휘도 특성이 서로 다를 때에도, 색이 조정될 수 있다. 예를 들어, 도 2에 도시된 것과 같은 화소를 갖는 경우에는, 전원선 V1 내지 Vn 중에서, 각각의 색의 휘도 특성에 따른 전위가, R(빨강)의 색요소의 화소의 발광소자의 양극에 입력된 전위가 공급되는 전원선과, G(녹색)의 색요소의 화소의 발광소자의 양극에 입력된 전위가 공급되는 전원선과, R(파랑)의 색요소의 화소의 발광소자의 양극에 입력된 전위가 공급되는 전원선과, W(흰색)의 색 요소의 화소의 발광소자의 양극에 입력된 전위가 공급되는 전원선에 설정될 수 있다.
또한, 다른 구성으로서, 예를 들어, 흰색(W)의 발광소자가 화소의 발광소자에 적용되고 칼라 필터를 사용하여 풀칼라 표시를 수행하여, 각각의 색요소에서 얻어진 휘도가 대략 같을 수 있다.
또한, 본 발명의 화소 구성은 도1의 구성에 한정되지 않는다. 즉, 도1의 구성에 있어서는 인버터를 구성하는 P 채널형 트랜지스터와 N 채널형 트랜지스터 중, N 채널형 트랜지스터의 소스 단자에 전위를 설정하는 배선 대신에 다른 행의 주사선을 사용했지만, 도4와 같이 P 채널형 트랜지스터의 소스 단자에 전위를 설정하는 배선 대신에 다른 행의 주사선을 이용하여도 좋다'
도4에 나타내는 화소는, 상보용 트랜지스터(401)와, 구동 트랜지스터(402)과, 용량소자(403)과, 스위칭용 트랜지스터(404)과, 발광 소자(405)과, 주사선(Select line)(406)과, 신호선(Data line)(407)과, 전원선(408)을 가지고 있다. 또, 상보용 트랜지스터(401)에는 N 채널형 트랜지스터, 구동 트랜지스터(402) 및 스위칭용 트랜지스터(404)에는 P 채널형 트랜지스터를 사용하고 있다.
상보용 트랜지스터(401)는, 제1단자(소스 단자 또는 드레인 단자)가 전원선(408)과 접속되고, 제2단자(소스 단자 또는 드레인 단자)가 구동 트랜지스터(402)의 제2단자(소스 단자 또는 드레인 단자)와 접속되고, 게이트 단자가 구동 트랜지스터(402)의 게이트 단자와 접속되어 있다. 또한, 상보용 트랜지스터(401) 및 구동 트랜지스터(402)의 게이트 단자는, 용량소자(403)를 거쳐서 신호선(407)에 접속되 는 동시에, 스위칭용 트랜지스터(404)를 거쳐서 상보용 트랜지스터(401) 및 구동 트랜지스터(402)의 제2단자(소스 단자 또는 드레인 단자)와 접속되어 있다. 즉, 스위칭용 트랜지스터(404)는, 제1단자(소스 단자 또는 드레인 단자)가 상보용 트랜지스터(401) 및 구동 트랜지스터(402)의 제2단자(소스 단자 또는 드레인 단자)과 접속되어, 제2단자(소스 단자 또는 드레인 단자)가 상보용 트랜지스터(401) 및 구동 트랜지스터(402)의 게이트 단자와 접속되어 있기 때문에, 스위칭용 트랜지스터(404)을 온 오프함으로써 상보용 트랜지스터(401) 및 구동 트랜지스터(402)의 게이트 단자와 제2단자(소스 단자 또는 드레인 단자)를 도통 또는 비도통으로 할 수 있다. 그리고, 스위칭용 트랜지스터(404)의 게이트 단자가 접속되어 있는 주사선(406)에 신호를 입력함으로써 스위칭용 트랜지스터(404)의 온 오프를 제어한다. 또한, 상보용 트랜지스터(401) 및 구동 트랜지스터(402)의 제2단자(소스 단자 또는 드레인 단자)은, 발광 소자(405)의 양극과 접속되어 있다. 그리고, 발광 소자(405)의 음극은 저전원전위 Vss가 설정된 배선(Cathode)(409)과 접속되어 있다. 또, Vss로는, 주사선(406A)의 H 레벨의 전위인 전원전위 Vdd를 기준으로 하여, Vss<Vdd를 만족시키는 전위이다. 예를 들면, Vss=GND(그라운드 전위)로 하여도 좋다.
또한, 구동 트랜지스터(402)의 제1단자는 다른 행의 화소의 주사선(406A)에 접속되어 있다. 여기에서, 구동 트랜지스터(402)은 발광 소자(405)을 구동하는 트랜지스터이며, 상보용 트랜지스터(401)은 구동 트랜지스터(402)와는 극성이 반전되어 있는 트랜지스터이다. 즉, 이 주사선(406A)의 신호가 H 레벨일 때에 상보용 트랜지스터(401)과 구동 트랜지스터(402)가 상보적으로 온 오프하는 인버터를 구성하 고 있다.
다음에 도4의 화소 구성의 동작 원리에 대해서 상세하게 설명한다. 여기에서, 주사선(406)에 의해 선택되는 화소를 i행째의 화소로 하고 주사선(406A)에 의해 선택되는 화소를 i+1행째의 화소로 하여 도5의 타이밍 차트를 사용하여 설명한다.
화소에의 신호기록 기간에는, 신호선(407)에는 아날로그 신호전위가 설정된다. 이 아날로그 신호전위가 비디오 신호에 해당한다. 그리고, 화소에 비디오 신호를 기록할 때에는, 주사선(406)(i행째의 Select line)에 L 레벨의 신호를 입력해서 스위칭용 트랜지스터(404)을 온시킨다. 또, 이때, 다른 행의 화소를 선택하는 주사선(406A)(i+1행째의 Select line)은 H 레벨의 신호가 입력되고 있다. 따라서, 화소에 신호를 기록할 때에는 상보용 트랜지스터(401)과 구동 트랜지스터(402)는 인버터로서 동작하게 된다. 또, 인버터로서 동작하고 있을 때에는, 상보용 트랜지스터(401) 및 구동 트랜지스터(402)의 게이트 단자의 접속점이 인버터의 입력 단자(410)가 되고, 상보용 트랜지스터(401) 및 구동 트랜지스터의 제2단자의 접속점이 인버터의 출력 단자(411)가 된다. 또한, 인버터로서 동작하고 있을 때에는, 상보용 트랜지스터(401) 및 구동 트랜지스터(402)은 모두 제1단자가 소스 단자, 제2단자가 드레인 단자가 된다.
이와 같이 스위칭용 트랜지스터(404)가 온되면, 인버터의 입력 단자(410)는 출력 단자(411)와 도통하고, 상보용 트랜지스터(401), 구동 트랜지스터(402), 발광 소자(405)에 전류가 흘러, 용량소자(403)에서는 전하의 방전 또는 축적이 행해진 다.
이렇게 해서, 인버터는 오프셋 캔슬한다. 또, 오프셋 캔슬이란, 입력 단자(410)과 출력 단자(411)을 도통하고, 입력 전위와 출력 전위를 같게 하여, 입력 단자(410)를 인버터의 논리 임계값 전위 Vinv로 하는 것을 말한다. 따라서, 이 논리 임계값 Vinv는, 이상적으로는 인버터의 출력의 L 레벨과 H 레벨의 중간의 전위이다.
또, 용량소자(403)에서의 전하의 방전 또는 축적은, 원래 용량소자(403)에 축적되어 있었던 전하와, 신호선(407)에 설정되는 전위와의 관계에서 결정된다. 그리고, 용량소자(403)에서의 전하의 방전 또는 축적이 완료하면, 용량소자(403)에는 신호선(407)과, 논리 임계값 Vinv과의 전위차(전압 Vp) 만큼의 전하가 축적되어 있게 된다. 그리고, 주사선(406)의 신호를 H 레벨로 함으로써, 스위칭용 트랜지스터(404)를 오프로 하여 용량소자(403)에서, 이 전압 Vp을 유지한다.
또, 기록 기간에 있어서, 배선(Cathode)(409_의 전위를 Vss2로 설정해도 좋다. 이 Vss2은 Vss<Vss2을 만족시키는 전위이며, 인버터를 오프셋 캔슬할 때, 발광 소자(405)에 인가되는 전압이 발광 소자(405)의 순방향 임계값 전압 VEL보다 작아지도록 설정한다. 즉, Vinv-Vss2<VEL이 되도록 설정한다. 이렇게 하면, 기록 기간에 있어서, 발광 소자(405)에 거의 전류가 흐르는 일은 없어, 소비전력을 저감할 수 있다.
또한, Vss2을 크게 하여, 발광 소자(405)에 역 바이어스의 전압이 가해지도 록 하여도 좋다. 역 바이어스 전압을 가함으로써, 발광 소자(405)의 신뢰성을 향상시키거나, 발광 소자(405) 내부에서 문제가 있는 부분을 베이크하여 절단할 수 있다.
또, 배선(409)에 전류가 흐르지 않도록 하면 좋으므로, 다른 방법을 사용할 수도 있다. 예를 들면, 배선(409)을 플로팅 상태로 하여도 좋다. 그 결과, 발광 소자(405)에는 전류는 흐르지 않는다. 혹은, 인버터의 출력 단자(111)로부터 배선(409) 사이에 스위치를 넣어도 좋다. 이 스위치를 제어함으로써, 발광 소자(405)에 전류가 흐르지 않도록 할 수 있다.
이렇게 해서 이 화소에 비디오 신호의 기록이 종료한다.
또, 화소에 비디오 신호가 기록된 후에는, 그 화소에 비디오 신호가 기록되었을 때에 신호선(407)에 설정된 아날로그 신호전위를 기준으로 해서, 신호선(407)의 전위의 변동에 따라서, 인버터의 출력의 레벨이 제어되게 된다. 즉, 신호선(407)의 전위가, 화소에의 신호기록 기간에, 화소에 비디오 신호가 기록되었을 때의 아날로그 신호전위보다 낮을 때에는 인버터의 출력은 H 레벨이 되고, 화소에 비디오 신호가 기록되었을 때의 아날로그 신호전위보다 높아지면 인버터의 출력은 L 레벨이 된다.
왜냐하면, 화소에 비디오 신호가 기록되면, 용량소자(403)가 전위차(Vp)를 유지하기 위해서, 신호선(407)의 전위가, 화소에 비디오 신호가 기록되었을 때의 아날로그 신호전위보다 낮을 때에는, 인버터의 입력 단자(410)의 전위도, 화소에 비디오 신호가 기록되었을 때의 입력 단자(410)의 전위보다 낮아져, 상보용 트랜지 스터(401)는 오프되고, 구동 트랜지스터(402)은 온되어, 인버터의 출력은 H 레벨이 된다. 한편, 신호선(407)의 전위가, 화소에의 신호기록 기간에 화소에 비디오 신호가 기록되었을 때의 아날로그 신호전위보다 높아지면, 인버터의 입력 단자(410)의 전위도, 화소에 아날로그 신호가 기록되었을 때의 입력 단자(410)의 전위보다 높아지기 때문에, 상보용 트랜지스터(401)은 온되고, 구동 트랜지스터(402)은 오프되어, 구동 인버터의 출력은 L 레벨이 된다.
따라서, 화소의 발광 기간에는, 주사선(주사선(406), 주사선(406A) 등)을 L 레벨로 한 상태에서, 신호선(407)에 설정하는 전위를 아날로그적으로 변화시킴으로써 화소 내의 인버터의 출력의 레벨을 제어한다. 이렇게 해서, 발광 소자(405)에 전류가 흐르고 있는 시간을 아날로그적으로 제어해서 계조를 표현할 수 있다.
또한, 상보용 트랜지스터의 제1단자(소스 단자 또는 드레인 단자)을 주사선(406A)에 접속함으로써 배선수를 절감할 수 있어, 개구율이 향상한다. 따라서, 발광 소자의 신뢰성의 향상을 꾀할 수 있다. 또한, 수율을 향상시켜, 코스트의 억제를 꾀할 수 있다.
이어서 화소의 발광 기간에 있어서, 신호선(407)에 설정되는 전위에 관하여 설명한다. 신호선(407)에 설정되는 전위는 주기적으로 변화되는 파형의 아날로그 전위를 사용할 수 있다. 따라서, 도12에서 나타낸 것과 같이, 파형 1201, 파형 1202, 파형 1203, 파형 1204, 파형 1205, 파형 1206, 파형 1208 또는 파형 1209, 또는 이것들을 복수연속해서 설정해도 좋다.
연속해서 설정함으로써, 발광 시간을 1 프레임 내에서 분산되게 할 수 있다. 그 결과, 프레임 주파수가 향상되는 것처럼 보여, 화면의 깜빡임을 방지할 수 있다.
이렇게 해서, 화소에 아날로그 신호를 기록할 때에 신호선(407)에 설정되는 아날로그 신호전위에 의해 화소의 아날로그 시간계조 표시가 가능해 진다. 또, 계조수가 작을수록 이 아날로그 신호전위는 높아진다.
왜냐하면, 화소의 발광 기간에 있어서 가하는 삼각파 전위와, 화소에의 신호기록 기간에 화소에 입력한 아날로그 신호전위와의 고저관계에 의해, 상보용 트랜지스터(401) 및 구동 트랜지스터(402)로 구성되는 인버터의 출력의 레벨이 결정되기 때문이다. 화소에의 신호기록 기간에 화소에 입력되는 아날로그 신호전위가, 화소의 발광 기간에 있어서 가해지는 삼각파 전위보다도 낮은 경우에는, 인버터의 출력이 H 레벨이 되어, 발광한다. 따라서, 화소에의 신호기록 기간에 화소에 입력되는 아날로그 신호전위가 낮은 쪽이, 화소의 발광 기간에 있어서 가해지는 삼각파 전위보다도 낮은 기간이 길게 되어, 발광하는 기간도 길어진다. 따라서, 계조도 높아진다. 반대로, 화소에의 신호기록 기간에 화소에 입력되는 아날로그 신호전위가 높은 쪽이, 화소의 발광 기간에 있어서 가해지는 삼각파 전위보다도 낮은 기간이 짧게 되어, 발광하는 기간도 짧아진다. 따라서, 계조도 작아지기 때문이다.
(실시형태2)
본 실시형태에서는, 실시형태1의 화소 구성과는 다른 구성을 나타낸다. 본 실시형태에 나타내는 화소 구성은, 화소에 아날로그 신호를 기록할 때에 설정되는 아날로그 신호전위와, 화소의 점등, 비점등을 제어하는 아날로그 전위를 다른 배선에 의해 화소에 설정하는 구성으로 하고 있다.
화소는, 구동 트랜지스터(제 2 트랜지스터)(601)과, 상보용 트랜지스터(제 3 트랜지스터)(602)과, 용량소자(603)과, 스위칭용 트랜지스터(제 1 트랜지스터)(604)과, 발광 소자(605)과, 주사선(Select line)(606)과, 제1의 스위치(607)과, 제2의 스위치(608)과, 제1의 신호선(Data line1)(609)과, 제2의 신호선(Data line2)(610)과, 전원선(611)을 가지고 있다. 또, 구동 트랜지스터(601)에는 P 채널형 트랜지스터, 상보용 트랜지스터(602) 및 스위칭용 트랜지스터(604)에는 N 채널형 트랜지스터를 사용하고 있다.
구동 트랜지스터(601)은, 제1단자(소스 단자 또는 드레인 단자)가 전원선(611)과 접속되고, 제2단자(소스 단자 또는 드레인 단자)가 상보용 트랜지스터\(602)의 제2단자(소스 단자 또는 드레인 단자)과 접속되고, 게이트 단자가 상보용 트랜지스터(602)의 게이트 단자와 접속되어 있다. 또한, 구동 트랜지스터(601) 및 상보용 트랜지스터(602)의 게이트 단자는, 용량소자(603)의 한쪽의 전극과 접속되는 동시에, 스위칭용 트랜지스터(604)를 거쳐서 구동 트랜지스터(601) 및 상보용 트랜지스터(602)의 제2단자(소스 단자 또는 드레인 단자)과 접속되어 있다. 즉, 스위칭용 트랜지스터(604)은, 제1단자(소스 단자 또는 드레인 단자)가 구동 트랜지스터(601) 및 상보용 트랜지스터(602)의 제2단자(소스 단자 또는 드레인 단자)와 접속되고, 제2단자(소스 단자 또는 드레인 단자)가 구동 트랜지스터(601) 및 상보용 트랜지스터(602)의 게이트 단자와 접속되어 있기 때문에, 스위칭용 트랜지스터 (604)을 온 오프함으로써 구동 트랜지스터(601) 및 상보용 트랜지스터(602)의 게이트 단자와 제2단자(소스 단자 또는 드레인 단자)를 도통 또는 비도통으로 할 수 있다. 그리고, 스위칭용 트랜지스터(604)의 게이트 단자가 접속되어 있는 주사선(606)에 신호를 입력함으로써 스위칭용 트랜지스터(604)의 온 오프를 제어한다. 또, 용량소자(603)의 다른쪽의 전극은 제1의 스위치(607)를 거쳐서 제1의 신호선(609)과, 제2의 스위치(608)를 거쳐서 제2의 신호선(610)과 접속되어 있다. 또한, 구동 트랜지스터(601) 및 상보용 트랜지스터(602)의 제2단자(소스 단자 또는 드레인 단자)은, 발광 소자(605)의 양극과 접속되어 있다. 그리고, 발광 소자(605)의 음극은 저전원전위 Vss에 설정된 배선(Cathode)(612)과 접속되어 있다. 또, Vss로는, 전원선(611)에 설정되는 전원전위 Vdd를 기준으로 하여, Vss<Vdd를 만족시키는 전위이다. 예를 들면, Vss=GND(그라운드 전위)로 하여도 좋다. 또, 전원선(611)의 전위는 이것에 한정되지 않는다. 색요소의 화소마다 전원전위의 값을 바꾸어도 좋다. 즉, RGB의 색요소의 화소로 이루어지는 풀칼라 표시의 경우에는, RGB의 색요소의 화소마다, RGBW의 색요소의 화소로 이루어지는 풀칼라 표시장치의 경우에는, RGBW의 색요소의 화소마다 전원선의 전위를 설정하면 좋다.
또한, 상보용 트랜지스터(602)의 제1단자는 다른 행의 화소의 주사선(606A)에 접속되어 있다. 여기에서, 구동 트랜지스터(601)은 발광 소자(605)을 구동하는 트랜지스터이며, 상보용 트랜지스터(602)은 구동 트랜지스터(601)과는 극성이 반전되어 있는 트랜지스터이다. 즉, 이 주사선(606A)의 신호가 L 레벨일 때에 구동 트랜지스터(601)과 상보용 트랜지스터(602)가 상보적으로 온 오프하는 인버터를 구성 하고 있다.
다음에 도6의 화소 구성의 동작 원리에 대해서 상세하게 설명한다. 여기에서, 주사선(606)에 의해 선택되는 화소를 i행째의 화소로 하고, 주사선(606A)에 의해 선택되는 화소를 i+1행째의 화소로 하여 도7의 타이밍 차트를 사용하여 설명한다.
도6의 화소에서는 각 화소의 발광 시간을 결정하는 아날로그 신호전위가 제1의 신호선(Data line1)(609)에 설정되고 각 화소마다의 발광 시간을 제어하는 아날로그 전위가 제2의 신호선(Data line2)(610)에 설정된다.
또, 제2의 신호선(Data line2)에 설정되는 전위는, 실시형태1의 도1에서 나타낸 것과 같이, 파형 1201, 파형 1202, 파형 1203, 파형 1204, 파형 1205, 파형 1206, 파형 1208 또는 파형 1209, 또는 이것들을 복수연속해서 설정해도 좋다.
연속해서 설정함으로써, 발광 시간을 1 프레임 내에서 분산되게 할 수 있다. 그 결과, 프레임 주파수가 향상되는 것처럼 보여, 화면의 깜빡임을 방지 할 수 있다.
또, 본 실시형태의 화소 구성을 가지는 표시장치는, 화소부의 행마다 신호기록 기간과 발광 기간이 설정된다.
여기에서, i행째의 화소의 신호기록 기간에 관하여 설명한다. 도7에 나타내는 기간 Ti가 i행째의 화소의 신호기록 시간을 나타내고 있다. 그리고, 기간 Ti 이외의 사이는 i행째의 화소는 발광 기간이 된다.
우선, i행째의 화소에의 신호기록 기간 Ti에는, 제1의 스위치(607)를 온으로 하고, 제2의 스위치(608)을 오프로 한다. 이때 주사선(i+1행째의 Select line)(606A)에는 L 레벨이 설정되어 있다. 따라서, 구동 트랜지스터(601)과 상보용 트랜지스터(602)는 인버터로서 기능한다. 따라서, 구동 트랜지스터(601) 및 상보용 트랜지스터(602)의 게이트 단자의 접속점이 인버터의 입력 단자(613)가 되고, 구동 트랜지스터(601) 및 상보용 트랜지스터(602)의 제2단자의 접속점이 인버터의 출력 단자(614)가 된다.
또한, 주사선(i행째의 Select line)(606)에는 H 레벨의 신호가 입력되어 스위칭용 트랜지스터(604)이 온된다. 따라서, 인버터의 입력 단자(613)과 출력 단자(614)가 도통되어, 오프셋 캔슬된다. 즉, 인버터의 입력 단자(613)은 인버터의 논리 임계값 전위 Vinv로 되고 있다. 따라서, 이 때 인버터의 입력 단자(613)은 인버터의 출력의 레벨을 제어하기 위해서 필요한 전위로 되어 있다.
그리고, 용량소자(603)에는, 인버터의 논리 임계값 전위 Vinv와, 기록 기간 Ti에 제1의 신호선(609)에 설정되는 전위 Va와의 전위 차분(전압 Vp)의 전하가 축적된다.
이어서, 제1의 스위치(607)을 오프로 하고 제2의 스위치(608)을 온으로 한다. 그리고, 주사선(i행째의 Select line)(606)을 L 레벨로 한다. 그러면, 스위칭용 트랜지스터(604)가 오프되어, 용량소자(603)에서 전압 Vp가 유지된다. 이렇게 해서 기간 Ti가 종료하고, I행째 j열의 화소에 Data line1(제1의 신호선(609))으로부터 아날로그 신호가 기록된다. 또, 이때, 각 화소열마다 각각의 Data line1(제1의 신호선(609))으로부터 각각의 아날로그 신호전위가 입력되어, 각열의 i행째의 화소에 아날로그 신호가 기록된다.
이렇게 해서, i행째의 화소의 신호기록 기간 Ti가 종료하면, i+1행째의 화소의 신호기록 기간 Ti+1이 시작되고, i 행째의 화소는 발광 기간이 된다. i+1행째의 화소에의 신호기록 시간이 되는 기간 Ti+1에는 주사선(606A)에 H 레벨의 신호가 입력되어, i행째의 화소에의 신호기록 동작과 마찬가지로 신호가 기록된다.
또, 도7에 나타낸 것과 같이 Data line2(제2의 신호선(610))에는 삼각파 전위가 설정되어 있다. I행째 j열의 화소는 Data line2(제2의 신호선(610))가 i행째의 화소의 신호기록 기간 Ti에 Data line1(제1의 신호선(609))에 설정된 아날로그 신호전위보다 높은 전위일 때에는 발광 소자(605)는 비발광의 상태를 유지하고, Data line2(제2의 신호선(610))이, i행째의 화소의 신호기록 기간 Ti에 Data line1(제1의 신호선(609))에 설정된 아날로그 신호전위보다 낮은 전위의 사이는 발광 소자(605)은 발광한다. 따라서, 각각 화소에의 신호기록 기간에 아날로그 신호가 기록되었을 때의 아날로그 신호전위에 따라서, 발광 소자(605)의 발광 시간이 제어된다. 이렇게 해서, 아날로그 시간계조 표시가 가능해 진다.
또, i행째의 화소에의 신호기록 시간이 종료하고, i+1행째의 화소에의 신호기록 시간이 되면, i행째의 화소의 상보용 트랜지스터(602)의 제1단자(소스 단자 또는 드레인 단자)가 접속되어 있는 주사선(606A)이 H 레벨이 된다. 여기에서, 제2의 신호선(610)에 설정되어 있는 삼각파 전위가, i행째의 화소의 기록 시간에 있어서 제1의 신호선(609)에 의해 기록된 아날로그 신호전위보다 높아졌을 경우, 상보용 트랜지스터(602)이 온된다. 따라서, 인버터의 출력은 주사선(606A)의 H 레벨의 전위가 출력되어 버리는 일이 있다.
따라서, 비발광의 상태이어야 할 곳의 화소가 발광해 버리게 된다. 비발광이이 되어야 할 곳의 화소가 발광해 버리면 인간의 눈에도 눈에 띄어버린다고 하는 문제가 있다. 따라서, 도50에 나타낸 것과 같이 인버터의 출력 단자(614)과 발광 소자(605)의 양극의 사이에 P 채널형 트랜지스터(5001)을 개재하도록 하면 좋다. 즉, P 채널형 트랜지스터(5001)은, 제1단자(소스 단자 또는 드레인 단자)가 인버터의 출력 단자(614)과 접속되고, 제2단자(소스 단자 또는 드레인 단자)가 발광 소자(605)의 양극과 접속되며, 게이트 단자가 주사선(606A)과 접속되어 있다. 이렇게 함에 의해, 주사선(606A)에 H 레벨의 신호가 입력되어, i+1행째의 화소가 선택되어 있을 때에는, i행째의 화소의 P 채널형 트랜지스터(5001)는 오프된다. 따라서, 비발광의 상태이어야 할 곳의 화소가 발광해 버리는 일이 없어진다.
이와 같이 본 실시형태의 화소 구성을 가지는 표시장치는, 화소행마다 순차, 신호기록 기간이 되고, 신호기록 기간이 종료하면 화소행마다 발광 기간으로 옮겨진다. 따라서, 본 실시형태와 같이 선순차로 신호가 화소에 기록될 경우에는, 기록 기간은 1 화소분의 시간으로 되기 때문에, 발광 기간을 길게 할 수 있다. 즉, 듀티비(1 프레임 기간에 있어서의 발광 기간의 비율)이 높으므로, 발광 소자의 순간 휘도를 낮게 할 수 있다. 따라서, 발광 소자의 신뢰성을 향상할 수 있다.
또한, 1행마다의 화소의 기록 기간을 길게 할 수 있기 때문에, Data1 line(제1의 신호선(609))에 아날로그 신호전위를 입력하는 신호선 구동회로의 주파수를 낮게 할 수 있다. 따라서, 소비전력을 작게 할 수 있다.
이와 같이, 신호선(610)에 삼각파 전위가 설정되어, 각각 기록 기간에 아날로그 신호가 기록되었을 때의 아날로그 신호전위에 따라서, 발광 소자(605)의 발광 시간이 설정된다. 이렇게 해서, 아날로그 시간계조 표시가 가능해 진다. 아날로그적으로 발광 시간을 제어하기 때문에, 디지털적으로 발광 시간을 제어했을 때와 같이 의사윤곽이 보이는 일은 없다. 따라서, 화질불량이 없는, 깨끗한 표시를 행할 수 있다.
또, 발광 소자(605)의 발광?비발광을 제어하는 인버터의 출력의 레벨은, 상기한 바와 같이, 화소에의 신호기록 시간에 Data line1(신호선(609))에 설정된 아날로그 신호전위가, 발광 기간에 Data line2(신호선(610))에 입력되는 삼각파 전위보다 높은지 낮은지로 결정되어, 디지털적으로 제어 할 수 있다. 따라서, 구동 트랜지스터(601)나 상보용 트랜지스터(602)의 특성의 편차의 영향을 받는 것이 적게 발광 소자(605)의 발광?비발광을 제어 할 수 있다. 즉, 화소마다의 발광의 편차를 개선 할 수 있다.
특히, 본 실시형태에 나타낸 화소 구성은, 화소 내의 인버터가 P 채널형의 트랜지스터로 이루어진 구동 트랜지스터(601)과, N 채널형의 트랜지스터로 이루어진 상보용 트랜지스터(602)로 구성되기 때문에, 구동 트랜지스터(601)나 상보용 트랜지스터(602)의 트랜지스터 특성이 편차가 생겨, 인버터 전달 특성이 화소마다 다소 달라도, 그것들의 영향을 거의 받지 않고 발광 소자(605)의 발광?비발광을 제어할 수 있다.
또한, 본 실시형태의 화소 구성은 도6의 구성에 한정되지 않는다. 즉, 도6의 구성에 있어서는 인버터를 구성하는 P 채널형 트랜지스터와 N 채널형 트랜지스터 중, N 채널형 트랜지스터의 소스 단자에 전위를 설정하는 배선 대신에 다른 행의 주사선을 사용했지만, 도8과 같이 P 채널형 트랜지스터의 소스 단자에 전위를 설정하는 배선 대신에 다른 행의 주사선을 이용하여도 좋다.
화소는, 상보용 트랜지스터(801)과, 구동 트랜지스터(802)과, 용량소자(803)과, 스위칭용 트랜지스터(804)과, 발광 소자(805)과, 주사선(Select line)(806)과, 제1의 스위치(807)과, 제2의 스위치(808)과, 제1의 신호선(Data line1)(809)과, 제2의 신호선(Data line2)(810)과, 전원선(811)을 가지고 있다. 또, 상보용 트랜지스터(801)에는 N 채널형 트랜지스터, 구동 트랜지스터(802) 및 스위칭용 트랜지스터(804)에는 P 채널형 트랜지스터를 사용하고 있다.
상보용 트랜지스터(801)은, 제1단자(소스 단자 또는 드레인 단자)가 전원선(811)과 접속되고, 제2단자(소스 단자 또는 드레인 단자)가 구동 트랜지스터(802)의 제2단자(소스 단자 또는 드레인 단자)과 접속되고, 게이트 단자가 구동 트랜지스터(802)의 게이트 단자와 접속되어 있다. 또한, 상보용 트랜지스터(801) 및 구동 트랜지스터(802)의 게이트 단자는, 용량소자(803)의 한쪽의 전극과 접속되는 동시에, 스위칭용 트랜지스터(804)를 거쳐서 상보용 트랜지스터(801) 및 구동 트랜지스터(802)의 제2단자(소스 단자 또는 드레인 단자)와 접속되어 있다. 즉, 스위칭용 트랜지스터(804)은, 제1단자(소스 단자 또는 드레인 단자)가 상보용 트랜지스터(801) 및 구동 트랜지스터(802)의 제2단자(소스 단자 또는 드레인 단자)과 접속되고, 제2단자(소스 단자 또는 드레인 단자)가 상보용 트랜지스터(801) 및 구동 트랜 지스터(802)의 게이트 단자와 접속되어 있기 때문에, 스위칭용 트랜지스터(804)을 온 오프함으로써 상보용 트랜지스터(801) 및 구동 트랜지스터(802)의 게이트 단자와 제2단자(소스 단자 또는 드레인 단자)과 도통 또는 비도통으로 할 수 있다. 그리고, 스위칭용 트랜지스터(804)의 게이트 단자가 접속되어 있는 주사선(806)에 신호를 입력함으로써 스위칭용 트랜지스터(804)의 온 오프를 제어한다. 또, 용량소자(803)의 다른쪽의 전극은, 제1의 스위치(807)를 거쳐서 제1의 신호선(809)과, 제2의 스위치(808)을 거쳐서 제2의 신호선(810)과 접속되어 있다. 또한, 상보용 트랜지스터(801) 및 구동 트랜지스터(802)의 제2단자(소스 단자 또는 드레인 단자)은, 발광 소자(805)의 양극과 접속되어 있다. 그리고, 발광 소자(805)의 음극은 저전원전위 Vss가 설정된 배선(Cathode)(812)과 접속되어 있다. 또, Vss로는, 주사선(806A)에 입력되는 H 레벨의 전위의 전원전위 Vdd를 기준으로 하여, Vss<Vdd를 만족시키는 전위이다. 예를 들면, Vss=GND(그라운드 전위)로 하여도 좋다. 또한, 전원선(811)에 설정되는 전위는, 배선(Cathode)(812)과의 전위차가 발광 소자(805)의 순방향 임계값 전압 이하가 되도록 설정한다. 즉, 전원선(811)에 설정되어 있는 전위가 발광 소자(805)의 제1전극에 설정되고, 저전원전위 Vss가 발광 소자(805)의 제2전극에 설정되었을 때에, 발광 소자(4805)에 인가되는 전압이 순방향 임계값 전압 VEL 이하가 되면 좋다. 또, 이 때, 발광 소자(805)의 제1전극은 양극이며, 제2전극은 음극이다. 한편, 전원선(811)에 설정되는 전위를 더 낮은 전위, 즉 저전원전위 Vss보다 낮은 전위로 하고 발광 소자(805)에 인가되는 전압을 역방향 바이어스로 하여도 좋다. 역 바이어스 전압을 가함으로써, 발광 소자(805)의 신뢰성을 향상 시키거나, 발광 소자(805) 내부에서 문제가 있는 부분을 베이크하여 절단할 수 있다.
또한, 구동 트랜지스터(802)의 제1단자는 다른 행의 화소의 주사선(806A)에 접속되어 있다. 여기에서, 구동 트랜지스터(802)는 발광 소자(805)을 구동하는 트랜지스터이며, 상보용 트랜지스터(801)은 구동 트랜지스터(802)와는 극성이 반전되어 있는 트랜지스터이다. 즉, 이 주사선(806A)의 신호가 H 레벨일 때에 상보용 트랜지스터(801)과 구동 트랜지스터(802)가 상보적으로 온 오프하는 인버터를 구성하고 있다.
다음에 도8의 화소 구성의 동작 원리에 대해서 상세하게 설명한다. 여기에서, 주사선(806)에 의해 선택되는 화소를 i행째의 화소로 하고, 주사선(806A)에 의해 선택되는 화소를 i+1행째의 화소로 하여 도9의 타이밍 차트를 사용하여 설명한다.
도8의 화소에서는 각 화소의 발광 시간을 결정하는 아날로그 신호전위가 제1의 신호선(Data line1)(809)에 설정되고, 각 화소마다의 발광 시간을 제어하는 아날로그 전위가 제2의 신호선(Data line2)(810)에 설정된다.
또, 제2의 신호선(Data line2)에 설정되는 전위는, 실시형태1의 도12에서 나타낸 것과 같이, 파형 1201, 파형 1202, 파형 1203, 파형 1204, 파형 1205, 파형 1206, 파형 1208, 파형 1209, 또는 이것들을 복수연속해서 설정해도 좋다.
연속해서 설정함으로써, 발광 시간을 1 프레임 내에서 분산되게 할 수 있다. 그 결과, 프레임 주파수가 향상되는 것처럼 보여, 화면의 깜빡임을 방지 할 수 있 다.
또, 본 실시형태의 화소 구성을 가지는 표시장치는, 화소부의 행마다 신호기록 기간과 발광 기간이 설정된다.
여기에서, i행째의 화소의 신호기록 기간에 관하여 설명한다. 도9에 나타내는 기간 Ti가 i행째의 화소의 신호기록 시간을 나타내고 있다. 그리고, 기간 Ti 이외의 사이는 i행째의 화소는 발광 기간이 된다.
우선, i행째의 화소에의 신호기록 기간 Ti에는, 제1의 스위치(807)을 온으로 하고, 제2의 스위치(808)을 오프로 한다. 이 때, 주사선(i+1행째의 Select line)(806A)에는 H 레벨이 설정되어 있다. 따라서, 상보용 트랜지스터(801)과 구동 트랜지스터(802)는 인버터로서 기능한다. 따라서, 상보용 트랜지스터(801) 및 구동 트랜지스터(802)의 게이트 단자의 접속점이 인버터의 입력 단자(813)가 되고, 상보용 트랜지스터(801) 및 구동 트랜지스터(802)의 제2단자의 접속점이 인버터의 출력 단자(814)가 된다.
또한, 주사선(i행째의 Select line)(806)에는 L 레벨의 신호가 입력되어 스위칭용 트랜지스터(804)가 온된다. 따라서, 인버터의 입력 단자(813)과 출력 단자(814)가 도통되어, 오프셋 캔슬된다. 즉, 인버터의 입력 단자(813)은 인버터의 논리 임계값 전위 Vinv가 되고 있다. 따라서, 이 때 인버터의 입력 단자(813)는 인버터의 출력의 레벨을 제어하기 위해서 필요한 전위로 되어 있다.
그리고, 용량소자(803)에는, 인버터의 논리 임계값 전위 Vinv와, 기록 기간 Ti에 제1의 신호선(809)에 설정되는 전위와의 전위 차분(전압 Vp)의 전하가 축적된 다.
이어서, 제1의 스위치(807)을 오프로 하고 제2의 스위치(808)을 온으로 한다. 그리고, 주사선(i행째의 Select line)(806)을 H 레벨로 한다. 그러면, 스위칭용 트랜지스터(804)가 오프되어, 용량소자(803)에서 전압 Vp가 유지된다. 이렇게 해서 기간 Ti가 종료하고, I행째 j열의 화소에 Data line1(제1의 신호선(809))으로부터 아날로그 신호가 기록된다. 또, 이 때, 각 화소열마다 각각의 Dataline1(제1의 신호선(809))로부터 각각의 아날로그 신호전위가 입력되어, 각열의 i행째의 화소에 아날로그 신호가 기록된다.
이렇게 해서, i행째의 화소의 신호기록 기간 Ti가 종료하면, i+1행째의 화소의 신호기록 기간 Ti+1이 시작되고, i행째의 화소는 발광 기간이 된다. i+1행째의 화소에의 신호기록 시간이 되는 기간 Ti+1에는 주사선(806A)에 L 레벨의 신호가 입력되고, i행째의 화소에의 신호기록 동작과 마찬가지로 신호가 기록된다.
또, 도7에 나타낸 것과 같이 Data line2(제2의 신호선(810))에는 삼각파 전위가 설정되어 있다. I행째 j열의 화소는 Data line2(제2의 신호선(810))가, i행째의 화소의 신호기록 기간 Ti에 Data line1(제1의 신호선(809))에 설정된 아날로그 신호전위보다 높은 전위일 때에는 발광 소자(805)은 비발광의 상태를 유지하고, Data line2(제2의 신호선(810))가, i행째의 화소의 신호기록 기간 Ti에 Data line1(제1의 신호선(809))에 설정된 아날로그 신호전위보다 낮은 전위의 사이는 발광 소자(805)은 발광한다. 따라서, 각각 화소에의 신호기록 기간에 아날로그 신호가 기록되었을 때의 아날로그 신호전위에 따라서, 발광 소자(805)의 발광 시간이 제어된다. 이렇게 해서, 아날로그 시간계조 표시가 가능해진다.
이와 같이 본 실시형태의 화소 구성을 가지는 표시장치는, 화소행마다 순차, 신호기록 기간이 되고, 신호기록 기간이 종료하면 화소행마다 발광 기간으로 옮겨진다. 따라서, 본 실시형태와 같이 선순차로 신호가 화소에 기록될 경우에는, 기록 기간은 1 화소분의 시간으로 되기 때문에, 발광 기간을 길게 할 수 있다. 즉, 듀티비(1 프레임 기간에 있어서의 발광 기간의 비율)가 높으므로, 발광 소자의 순간휘도를 낮게 할 수 있다. 따라서, 발광 소자의 신뢰성을 향상할 수 있다.
또한, 1행마다의 화소의 기록 기간을 길게 할 수 있기 때문에, Data line1(제1의 신호선(809))에 아날로그 신호전위를 입력하는 신호선 구동회로의 주파수를 낮게 할 수 있다. 따라서, 소비전력을 작게 할 수 있다.
이와 같이, 신호선(810)에 삼각파 전위가 설정되어, 각각 기록 기간에 아날로그 신호가 기록되었을 때의 아날로그 신호전위에 따라서, 발광 소자(805)의 발광 시간이 설정된다. 이렇게 해서, 아날로그 시간계조 표시가 가능해 진다. 아날로그적으로 발광 시간을 제어하기 때문에, 디지털적으로 발광 시간을 제어했을 때와 같이 의사윤곽이 보이는 일은 없다. 따라서, 화질불량의 없는, 깨끗한 표시를 행할 수 있다.
또, 발광 소자(805)의 발광?비발광을 제어하는 인버터의 출력의 레벨은, 상기 한 바와 같이, 화소에의 신호기록 시간에 Data line1(신호선809)에 설정된 아날로그 신호전위가, 발광 기간에 Data line2(신호선810)에 입력되는 삼각파 전위보다 높은지 낮은지로 결정되어, 디지털적으로 제어 할 수 있다. 따라서, 상보용 트랜지 스터(801)나 구동 트랜지스터(802)의 특성의 편차의 영향을 받는 것이 적게 발광 소자(805)의 발광?비발광을 제어 할 수 있다. 즉, 화소마다의 발광의 편차를 개선 할 수 있다.
특히, 본 실시형태에 나타낸 화소 구성은, 화소 내의 인버터가 P 채널형의 트랜지스터로 이루어진 구동 트랜지스터(802)과, N 채널형의 트랜지스터로 이루어진 상보용 트랜지스터(801)로 구성되기 때문에, 상보용 트랜지스터(801)나 구동 트랜지스터(802)의 트랜지스터 특성이 편차가 발생하여, 인버터 전달 특성이 화소마다 다소 달라도, 그것들의 영향을 거의 받지 않고 발광 소자(805)의 발광?비발광을 제어 할 수 있다.
또, 도6의 구성에서의 제1의 스위치(607) 및 제2의 스위치(608), 도8에서의 제1의 스위치(807) 및 제2의 스위치(808)는 트랜지스터를 사용할 수 있다.
예를 들면, 도6의 구성의 제1의 스위치(607) 및 제2의 스위치(608)에 N 채널형 트랜지스터를 적용한 구성을 도57에 나타낸다. 제1의 스위치(607) 대신에 기록 선택용 트랜지스터(5701), 제2의 스위치(608) 대신에 발광 선택용 트랜지스터(5702)을 사용하고 있다. 기록 선택용 트랜지스터(5701)는 제2의 주사선(5703)에 신호를 입력해서 온 오프를 제어하고, 발광 선택용 트랜지스터(5702)은 제3의 주사선(5704)에 신호를 입력해서 온 오프를 제어한다.
여기에서, 스위치 대신에 사용하는 트랜지스터는 리크 전류(오프 전류 및 게이트 리크 전류)가 적은 구성으로 하는 것이 바람직하다고 할 수 있다. 또, 오프 전류란, 트랜지스터가 오프되어 있을 때에 소스?드레인 사이에 흘러 버리는 전류 이며, 게이트 리크 전류란, 게이트 절연막을 거쳐서 게이트와 소스는 드레인 사이에 전류가 흘러 버리는 전류이다.
따라서, 기록 선택용 트랜지스터(5701), 발광 선택용 트랜지스터(5702) 및 스위칭용 트랜지스터(604)에 사용되는 N 채널형의 트랜지스터는, 저농도 불순물 영역(Lightly Doped Drains: LDD 영역이라고도 한다)을 설치한 구성으로 하는 것이 바람직하다. LDD 영역을 설치한 구성의 트랜지스터는 오프 전류를 저감할 수 있기 때문이다. 기록 선택용 트랜지스터(5701), 발광 선택용 트랜지스터(5702) 및 스위칭용 트랜지스터(604)에 오프 전류가 흐르면, 용량소자(603)가 전압을 유지할 수 없게 되기 때문이다.
또한, 게이트 절연막의 막두께를 얇게 하는 것으로 오프 전류는 저감 할 수 있다. 따라서, 구동 트랜지스터(601)의 막두께보다도 기록 선택용 트랜지스터(5701), 발광 선택용 트랜지스터(5702) 및 스위칭용 트랜지스터(604)의 막두께를 얇게 하면 좋다.
또한, 기록 선택용 트랜지스터(5701), 발광 선택용 트랜지스터(5702) 및 스위칭용 트랜지스터(604)을 멀티게이트의 트랜지스터로 함으로써 게이트 리크 전류를 저감 할 수 있다.
또한, 기록 선택용 트랜지스터(5701)과 스위칭용 트랜지스터(604)의 온 오프는 같은 타이밍으로 제어하는 것이 가능하다. 따라서, 도57의 구성에 있어서, 제2의 주사선(5703)을 생략하고, 기록 선택용 트랜지스터(5701)의 게이트 단자를 주사선(606)에 접속하는 구성으로 하여도 좋다.
여기에서, N 채널형의 트랜지스터는 LDD 영역을 용이하게 형성 할 수 있다. 따라서, N 채널형의 트랜지스터를 스위치로서 사용함으로써, 오프 전류를 저감할 수 있다. 또한, 이 트랜지스터를 멀티 게이트로 함으로써 한층 더 게이트 리크 전류의 저감을 도모할 수 있다. 따라서, 트랜지스터의 스위치로서의 기능을 보다 향상시킬 수 있다.
또한, 도6의 구성에 있어서, 제1의 스위치(607) 대신에 N 채널형의 트랜지스터, 제2의 스위치(608) 대신에 P 채널형의 트랜지스터를 적용했을 경우에 대해서 도58에 나타낸다.
제1의 스위치(607) 대신에 기록 선택용 트랜지스터(5801), 제2의 스위치(608) 대신에 발광 선택용 트랜지스터(5802)을 사용하고 있다. 기록 선택용 트랜지스터(5801)과 발광 선택용 트랜지스터(5802)는 어느 한쪽이 온되어 있을 때, 다른쪽을 오프시키므로, 기록 선택용 트랜지스터(5801) 및 발광 선택용 트랜지스터(5802)의 게이트 단자를 제2의 주사선(5803)에 접속하고, 제2의 주사선(5803)에 신호를 입력해서 기록 선택용 트랜지스터(5801)과 발광 선택용 트랜지스터(5802)의 온 오프를 제어한다. 또, 도59에 나타낸 것과 같이 기록 선택용 트랜지스터(5801) 및 발광 선택용 트랜지스터(5802)의 게이트 단자를 주사선(606)에 접속해서 온 오프를 제어해도 좋다.
이와 같이, 제1의 스위치(607) 대신에 N 채널형의 트랜지스터, 제2의 스위치(608) 대신에 P 채널형의 트랜지스터를 적용함으로써 이들을 제어하기 위한 배선을 줄일 수 있다. 즉, 화소의 개구율을 향상시킬 수 있다. 따라서, 발광 소자의 신뢰 성을 향상시킬 수 있다.
(실시형태3)
본 실시형태에서는, 전위가 고정되어 있는 전원선 대신에, 전위의 레벨을 신호에 의해 제어할 수 있는 전위 제어선을 사용했을 경우의 본 발명의 화소 구성 및 표시장치와 그것의 구동법에 관하여 설명한다.
도1의 화소 구성에 있어서의 전원선(108) 대신에 전위 공급선(4808)을 적용했을 경우의 화소 구성을 도48에 나타낸다.
화소는, 구동 트랜지스터(제 2 트랜지스터)(4801)과, 상보용 트랜지스터(제 3 트랜지스터)(4802)과, 용량소자(4803)과, 스위칭용 트랜지스터(제 1 트랜지스터)(4804)과, 발광 소자(4805)과, 주사선(Select line)(4806)과, 신호선(Data line)(4807)과, 전위 공급선(Illumination line)(4808)을 가지고 있다. 또, 구동 트랜지스터(4801)에는 P 채널형 트랜지스터, 상보용 트랜지스터(4802) 및 스위칭용 트랜지스터(4804)에는 N 채널형 트랜지스터를 사용하고 있다.
구동 트랜지스터(4801)는, 제1단자(소스 단자 또는 드레인 단자)가 전위 공급선(4808)과 접속되어, 제2단자(소스 단자 또는 드레인 단자)가 상보용 트랜지스터(4802)의 제2단자(소스 단자 또는 드레인 단자)과 접속되어, 게이트 단자가 상보용 트랜지스터(4802)의 게이트 단자와 접속되어 있다. 또한, 구동 트랜지스터(4801) 및 상보용 트랜지스터(4802)의 게이트 단자는, 용량소자(4803)를 거쳐서 신호선(4807)에 접속되는 동시에, 스위칭용 트랜지스터(4804)를 거쳐서 구동 트랜지 스터(4801) 및 상보용 트랜지스터(4802)의 제2단자(소스 단자 또는 드레인 단자)과 접속되어 있다. 즉, 스위칭용 트랜지스터(4804)은, 제1단자(소스 단자 또는 드레인 단자)가 구동 트랜지스터(4801) 및 상보용 트랜지스터(4802)의 제2단자(소스 단자 또는 드레인 단자)과 접속되고, 제2단자(소스 단자 또는 드레인 단자)가 구동 트랜지스터(4801) 및 상보용 트랜지스터(4802)의 게이트 단자와 접속되어 있기 때문에, 스위칭용 트랜지스터(4804)를 온 오프함으로써 구동 트랜지스터(4801) 및 상보용 트랜지스터(4802)의 게이트 단자와 제2단자(소스 단자 또는 드레인 단자)를 도통 또는 비도통으로 할 수 있다. 그리고, 스위칭용 트랜지스터(4804)의 게이트 단자가 접속되어 있는 주사선(4806)에 신호를 입력하는 것에 의해 스위칭용 트랜지스터(4804)의 온 오프를 제어한다. 또한, 구동 트랜지스터(4801) 및 상보용 트랜지스터(4802)의 제2단자(소스 단자 또는 드레인 단자)는, 발광 소자(4805)의 양극과 접속되어 있다. 그리고, 발광 소자(4805)의 음극은 저전원전위 Vss가 설정된 배선(Cathode)(4809)과 접속되어 있다. 또, Vss로는, 전위 공급선(4808)에 설정되는 H 레벨의 전위 Vdd를 기준으로 하여, Vss<Vdd를 만족시키는 전위이다. 예를 들면,Vss=GND(그라운드 전위)로 하여도 좋다.
또한, 상보용 트랜지스터(4802)의 제1단자는 다른 행의 화소의 주사선(4806A)에 접속되어 있다. 여기에서, 구동 트랜지스터(4801)은 발광 소자(4805)을 구동하는 트랜지스터이며, 상보용 트랜지스터(4802)는 구동 트랜지스터(4801)과는 극성이 반전되어 있는 트랜지스터이다. 즉, 전위 공급선(4808)의 신호가 H 레벨이며, 주사선(4806A)의 신호가 L 레벨일 때에 구동 트랜지스터(4801)과 상보용 트랜 지스터(4802)가 상보적으로 온 오프하는 인버터로서 기능한다.
화소에의 신호기록 기간에는, 신호선(4807)에는 아날로그 신호전위가 설정된다. 이 아날로그 신호전위가 비디오 신호에 해당한다. 그리고, 화소에 비디오 신호를 기록할 때에는, 전위 공급선(4808)에 입력하는 신호를 H 레벨로 하여, 구동 트랜지스터(4801)의 제1단자(소스 단자 또는 드레인 단자)에 Vdd를 설정한다. 또한, 주사선(4806)에 H 레벨의 신호를 입력해서 스위칭용 트랜지스터(4804)를 온시킨다. 또, 이 때, 다른 행의 화소를 선택하는 주사선(4806A)은 L 레벨의 신호가 입력되고 있다. 따라서, 화소에 신호를 기록할 때에는 구동 트랜지스터(4801)과 상보용 트랜지스터(4802)는 인버터로서 동작하게 된다. 또, 인버터로서 동작하고 있을 때에는, 구동 트랜지스터(4801) 및 상보용 트랜지스터(4802)의 게이트 단자의 접속점이 인버터의 입력 단자(4810)가 되고, 구동 트랜지스터(4801) 및 상보용 트랜지스터(4802)의 제2단자의 접속점이 인버터의 출력 단자(4811)가 된다. 또한, 인버터로서 동작하고 있을 때에는, 구동 트랜지스터(4801) 및 상보용 트랜지스터(4802)는 모두 제1단자가 소스 단자, 제2단자가 드레인 단자가 된다.
또, 인버터의 출력의 H 레벨은 전위 공급선(4808)의 H 레벨의 출력이 되는 전원전위 Vdd이며, L 레벨은 주사선(4806A)의 L 레벨의 전위이다. 또한, 인버터의 H 레벨의 출력이 되는 전원전위 Vdd와, L 레벨의 출력이 되는 주사선(4806)이나 주사선(4806A)의 L 레벨의 전위는, 배선(4809)의 전위를 기준으로 설정한다. 그리고, 인버터의 출력이 H 레벨일 때에는, 발광 소자(4805)가 발광하고, L 레벨일 때에는 비발광이 되도록 한다.
즉, 발광 소자(4805)가 발광하기 시작할 때의 전압을 VEL이라고 하면, L 레벨의 전위는 배선(4809)의 전위 Vss+VEL보다도 낮게 할 필요가 있다. 또한, H 레벨의 전위는, 배선(4809)의 전위 Vss+VEL보다도 높게 할 필요가 있다.
또, L 레벨의 전위가 배선(4809)의 전위보다도 낮은 전위라고 하면, 발광 소자(4805)에 역 바이어스 상태의 전압이 가해진다. 따라서, 발광 소자(4805)의 열화가 억제되어 바람직하다.
다음에 도48의 화소 구성의 동작 원리에 대해서 상세하게 설명한다. 주사선(4806)에 의해 선택되는 화소를 i행째의 화소로 하고 주사선(4806A)에 의해 선택되는 화소를 i+1행째의 화소로 하여 도49의 타이밍 차트를 사용하여 설명한다.
여기에서, i행째의 화소의 신호기록 기간에 관하여 설명한다. 도49에 나타내는 기간 Ti가 i행째의 화소의 신호기록 시간을 나타내고 있다.
우선, 화소에의 신호기록 기간 Ti에는, 주사선(i행째의 Select line)(4806)에는 H 레벨의 신호가 입력되어 스위칭용 트랜지스터(4804)가 온된다. 또, 주사선(i+1행째의 Select line)(4806A)에는 L 레벨이 설정되어 있다. 그리고, 전위 공급선(4808)에는 H 레벨의 신호가 입력되어, 구동 트랜지스터(4801)의 제1단자(소스 단자 또는 드레인 단자)에 전위 Vdd가 설정된다. 따라서, 구동 트랜지스터(4801)과 상보용 트랜지스터(4802)는 인버터로서 기능한다. 따라서, 구동 트랜지스터(4801) 및 상보용 트랜지스터(4802)의 게이트 단자의 접속점이 인버터의 입력 단자(4810)가 되고, 구동 트랜지스터(4801) 및 상보용 트랜지스터(4802)의 제2단자의 접속점 이 인버터의 출력 단자(4811)가 된다.
따라서, 인버터의 입력 단자(4810)와 출력 단자(4811)가 도통되어, 오프셋 캔슬된다. 즉, 인버터의 입력 단자(4810)는 인버터의 논리 임계값 전위 Vinv가 되고 있다. 따라서, 이 때 인버터의 입력 단자(4810)는 인버터의 출력의 레벨을 제어하기 위해서 필요한 전위로 되어 있다.
그리고, 용량소자(4803)에는, 인버터의 논리 임계값 전위 Vinv와, 기록 기간 Ti에 신호선(4807)에 설정되는 전위 Va와의 전위 차분(전압 Vp)의 전하가 축적된다.
이어서, 주사선(i행째의 Select line)(4806)을 L 레벨로 한다. 그러면, 스위칭용 트랜지스터(4804)가 오프되어, 용량소자(4803)에서 전압 Vp이 유지된다. 또한, 전위 공급선(4808)을 L 레벨로 한다. 이렇게 해서 기간 Ti가 종료하고, I행째 j열의 화소에 Data line(신호선(4807))으로부터 아날로그 신호가 기록된다. 또, 이 때, 각 화소열마다 각각의 Data line(신호선4807)로부터 각각의 아날로그 신호전위가 입력되어, 각 열의 i행째의 화소에 아날로그 신호가 기록된다.
또한, 이 때 전위 공급선(4808)은 L 레벨의 전위로 하지 않아도 좋다. 예를 들면, 전위 공급선(4808)을 플로팅으로 하여도 좋다. 도48에 나타내는 화소를 가지는 표시장치의 모식도를 도56에 나타낸다. 표시장치는, 신호선 구동회로(5601)과 화소부(5602)과 전위 공급선 구동회로(5603)과, 주사선 구동회로(5604)과 플로팅용 스위치(5605)를 가진다. 따라서, 화소에의 신호의 기록 시간이나 발광 기간의 사이는 플로팅용 스위치(5605)을 온으로 하고, 다른 행의 신호기록 시간 등은 플로팅용 스위치(5605)을 오프로 하면 된다. 즉, 도49에 있어서의 타이밍 차트에 있어서 Illumination line의 L 레벨일 때는 플로팅으로 하여도 좋다.
이렇게 해서, i행째의 화소의 신호기록 기간 Ti가 종료하면, i+1행째의 화소의 신호기록 기간 Ti+1이 시작되고, 주사선(4806A)에 H 레벨의 신호가 입력되어, i 행째의 화소에의 신호기록 동작과 마찬가지로 i+1행째의 화소에 신호가 기록된다.
이와 같이, 전체 행의 화소에 신호가 기록되어 기록 기간이 종료하면, 신호선(4807)에는 삼각파 전위가 설정된다. 즉, i행째 j열의 화소는 삼각파 전위가, i행째의 화소의 신호기록 기간 Ti에 Data line(신호선(4807))에 설정된 아날로그 신호전위보다 높은 전위일 때에는 발광 소자(4805)은 비발광의 상태를 유지하고, Data line(신호선(4807))이, i행째의 화소의 신호기록 기간 Ti에 Data line(신호선(4807))에 설정된 아날로그 신호전위보다 낮은 전위의 사이는 발광 소자(4805)는 발광한다. 따라서, 각각 화소에의 신호기록 기간에 아날로그 신호가 기록되었을 때의 아날로그 신호전위에 따라서, 발광 소자(4805)의 발광 시간이 제어된다. 이렇게 해서, 아날로그 시간계조 표시가 가능해 진다. 아날로그적으로 발광 시간을 제어하기 때문에, 디지털적으로 발광 시간을 제어했을 때와 같이 의사윤곽이 보이는 일은 없다. 따라서, 화질불량이 없는 깨끗한 표시를 행할 수 있다.
또, 발광 소자(4805)의 발광?비발광을 제어하는 인버터의 출력의 레벨은, 상기한 바와 같이, 화소에의 신호기록 시간에 Data line(신호선(4807))에 설정된 아날로그 신호전위가, 발광 기간에 Data line(신호선(4807))에 입력되는 삼각파 전위보다 높은지 낮은지로 결정되어, 디지털적으로 제어할 수 있다. 따라서, 구동 트 랜지스터(4801)나 상보용 트랜지스터(4802)의 특성의 편차의 영향을 받는 일이 적게 발광 소자(4805)의 발광?비발광을 제어할 수 있다. 즉, 화소마다의 발광의 편차를 개선할 수 있다.
특히, 본 실시형태에 나타낸 화소 구성은, 화소 내의 인버터가 P 채널형의 트랜지스터로 이루어진 구동 트랜지스터(4801)과, N 채널형의 트랜지스터로 이루어진 상보용 트랜지스터(4802)로 구성되기 때문에, 구동 트랜지스터(4801)나 상보용 트랜지스터(4802)의 트랜지스터 특성이 편차가 발생하여, 인버터 전달 특성이 화소 마다 다소 달라도, 그것들의 영향을 거의 받지 않고 발광 소자(4805)의 발광?비발광을 제어 할 수 있다.
또, 신호선(Data line)(4807)에 설정되는 전위는, 실시형태1의 도12에서 나타낸 것과 같이, 파형 1201, 파형 1202, 파형 1203, 파형 1204, 파형 1205, 파형 1206 또는 파형 1207, 또는 이들을 복수연속해서 설정해도 좋다.
연속해서 설정함으로써, 발광 시간을 1 프레임 내에서 분산되게 할 수 있다. 그 결과, 프레임 주파수가 향상되는 것처럼 보여, 화면의 깜빡임을 방지할 수 있다.
또한, 상보용 트랜지스터의 제1단자(소스 단자 또는 드레인 단자)를 주사선(4806A)에 접속함으로써 배선수를 절감할 수 있어, 개구율이 향상한다. 따라서, 발광 소자의 신뢰성의 향상을 꾀할 수 있다. 또한, 수율을 향상시켜, 코스트의 억제를 꾀할 수 있다.
또, 전위 공급선 배선(Illumination line)(4808)의 L 레벨의 전위는, 배선 (Cathode)(4809)에 설정되는 저전원전위 Vss와의 전위차가 발광 소자(4805)의 순방향 임계값 전압 이하가 되도록 설정한다. 즉, 전위 공급선(4808)의 L 레벨의 전위가 발광 소자(4805)의 제1전극에 설정되고, 저전원전위 Vss가 발광 소자(4805)의 제2전극에 설정되었을 때에, 발광 소자(4805)에 인가되는 전압이 순방향 임계값 전압 VEL 이하가 되면 좋다. 또, 이 때, 발광 소자(4805)의 제1전극은 양극이며, 제2전극은 음극이다. 한편, 전위 공급선(4808)의 L 레벨의 전위를 더 낮은 전위, 즉 저전원전위보다 낮은 전위로 해서 발광 소자(4805)에 인가되는 전압을 역방향 바이어스로 하여도 좋다. 역 바이어스 전압을 가함으로써, 발광 소자(4805)의 신뢰성을 향상시키거나, 발광 소자(4805) 내부에서 문제가 있는 부분을 베이크하여 절단할 수 있다. 따라서, 본 실시형태의 화소 구성에 의하면, 발광 소자(4805)의 음극의 전위는 고정 전위로 할 수 있다.
또한, 화소에 신호를 기록할 때에 전위 공급선(4808)을 L 레벨 또는 플로팅으로 하므로 발광 소자(4805)에 전류가 흘러서 화상이 이상해져 버리는 것을 막을 수 있다.
또, 본 실시형태의 구성에 있어서, 색요소의 화소마다 발광 소자에 인가하는 전압을 바꾸어도 좋다. 도48에 나타내는 화소 구성에 나타낸 화소에 있어서의 전위 공급선(4808)을 색요소의 화소마다 설치한 구성을 도61에 나타낸다. 여기에서는, 색요소로서, RGB의 색요소로서 설명하지만, 예를 들면, RGBW의 색요소의 경우에도 적용할 수 있다.
도61에 나타낸 것과 같이 R의 색요소의 열의 화소는 구동 트랜지스터의 제1 단자(소스 단자 또는 드레인 단자)가 전위 공급선 Ir에 접속되고, G의 색요소의 열의 화소는 구동 트랜지스터의 제1단자(소스 단자 또는 드레인 단자)가 전위 공급선 Ig에 접속되고, B의 색요소의 열의 화소는 구동 트랜지스터의 제1단자(소스 단자 또는 드레인 단자)가 전위 공급선 Ib에 접속되어 있다. 따라서, 발광 소자의 색마다 인가하는 전압을 적절히 설정할 수 있다.
(실시형태4)
본 실시형태에서는, 실시형태1, 실시형태2 및 실시형태3에서 나타낸 화소 구성을 가지는 표시장치에 있어서, 보다 적합한 표시장치의 구성에 관하여 설명한다.
본 실시형태의 표시장치의 특징은, 주사선이나 신호선이나 전위 공급선에 버퍼를 설치하고 있다. 즉, 주사선 구동회로로부터의 신호가 버퍼에 입력되고, 버퍼에서 주사선에 신호가 출력되도록 한다. 또한, 신호선 구동회로로부터의 신호가 버퍼에 입력되어, 버퍼에서 신호선에 신호가 출력되도록 한다. 또한, 전위 공급선 구동회로로부터의 신호가 버퍼에 입력되어, 버퍼에서 전위 공급선에 신호가 출력되도록 한다. 이렇게 해서, 주사선 구동회로나 신호선 구동회로나 전위 공급선의 출력 신호의 임피던스 변환을 행하여, 전류공급 능력을 높이고 있다.
또, 주사선이나 신호선이나 전위 공급선에 버퍼를 설치하지 않더라도, 주사선 구동회로나 신호선 구동회로나 전위 공급선 구동회로 내부에 버퍼를 만들어서 이들 구동회로의 출력의 전류공급 능력을 높게 해도 좋다.
본 실시형태에서 나타내는 표시장치의 기본적인 구성을 도13을 사용하여 설 명한다. 또, 실시형태1에 있어서, 도2을 사용하여 설명한 표시장치와 공통되는 곳은 공통의 부호를 사용하고 있다.
주사선 S1～Sm은 각각 1행분의 화소의 스위치를 제어한다. 예를 들면, 스위치에 트랜지스터를 사용하고 있을 경우에는, 주사선 S1～Sm의 각각에, 1행분의 화소의 스위칭용 트랜지스터의 게이트 단자가 접속되어 있다. 그리고, 1행분의 스위칭용 트랜지스터를 일제히 온으로 해야만 한다. 특히 해상도가 높아지면 높아질수록 일제히 온 해야만 하는 트랜지스터의 수도 많아진다. 그래서, 본 실시형태에 사용하는 버퍼에는 전류공급 능력이 높은 것이 바람직하다.
또한, 도13에 나타내는 표시장치의 주사선 S1～Sm은 각각 배선 저항을 가지고 있고, 또한, 신호선 D1～DnD이 교차하는 곳에서는 기생 용량(교차 용량)이 형성된다. 따라서, 주사선 S1～Sm은 각각, 저항(1401)과 용량소자(1402)을 이용하여 도14에 나타낸 것과 같은 등가회로로 나타낼 수 있다.
이 등가회로에, 사각형파의 입력펄스(1403)을 입력하면, 응답파는 출력펄스(1404)와 같이 지체가 생긴 파형이 되어버린다. 즉, 펄스의 상승과 하강이 지연되어 버린다. 그러면, 스위치(208)는 정상인 타이밍에서 온하지 않게 되고, 비디오 신호를 화소에 정확하게 기록할 수 없어져 버린다. 따라서, 본 실시형태의 표시장치에 있어서는 주사선으로부터 출력되는 신호는 버퍼를 거쳐서 전류공급 능력을 높게 함으로써 지체의 발생을 줄일 수 있다.
또한, 신호선 D1～Dn에 관해서도, 기생 용량이 형성되면, 영상신호에 해당하는 아날로그 신호전위를 설정하는데에 지연이 생겨 버리기 때문에, 화소에 신호를 정확하게 기록할 수 없어져 버린다. 따라서, 본 실시형태의 표시장치에 있어서는 신호선으로부터 출력되는 신호도 버퍼를 거쳐서 전류공급 능력을 높게 하면 좋다.
도13에 나타내는 표시장치는 주사선 구동회로(202)로부터 출력되는 신호가 주사선 S1～Sm에 설치된 각각의 버퍼(1302)을 거쳐서 주사선 S1～Sm에 입력된다. 즉, 버퍼(1302)을 거침으로써 주사선 구동회로(202)로부터 출력되는 신호의 전류공급 능력을 높게 한다. 마찬가지로, 신호선 D1～Dn의 각각도 버퍼(1301)를 설치하고 있다. 또, 버퍼(1301)은 아날로그 버퍼를 사용하고 있다.
따라서, 각 구동회로로부터 출력되는 신호는 전류공급 능력이 높기 때문에, 전술한 펄스신호의 지체를 저감 할 수 있다. 따라서, 재빠르게 1행분의 화소의 스위칭용 트랜지스터를 온으로 하여, 재빠르게 비디오 신호를 기록할 수 있다. 따라서, 화소의 기록 기간을 짧게 할 수 있다.
여기에서, 본 실시형태에서 사용할 수 있는 버퍼의 예를 나타낸다. 이하, 버퍼에 있어서, 입력 전위 Vin이 입력되는 단자를 입력 단자, 출력 전위 Vout가 출력되는 단자를 출력 단자로 한다.
예를 들면, 도15a에 나타낸 것과 같은 전압 폴로워 회로(1501)의 입력 단자를 신호선 구동회로의 출력 단자에 접속하고, 전압 폴로워 회로(1501)의 출력 단자를 신호선에 접속한다. 전압 폴로워 회로를 버퍼에 사용할 때에는 특성의 편차가 작은 트랜지스터를 형성할 수 있는 IC 칩 위에 형성하면 좋다. 또, 본 명세서에 있어서, IC 칩이란, 기판 위에 형성된 집적회로를 칩 위에 분리한 것을 말한다. 특히, IC 칩으로서는, 단결정 실리콘 웨이퍼를 기판에 사용해서 소자분리 등에 의해 회로를 형성하고, 단결정 실리콘 웨이퍼를 임의의 형상으로 분리한 것이 적합하다.
따라서, 버퍼로서 전압 폴로워 회로(1501)을 채용할 경우, 주사선 구동회로나 신호선 구동회로와 함께 버퍼를 형성한 IC 칩을 COG(Chip On Glass) 등으로 표시 패널에 설치하면 좋다. 또, 전압 폴로워 회로는 도13의 표시장치에 있어서, 버퍼(1301) 및 버퍼(1302)에 적용할 수 있지만, 아날로그 버퍼로서 기능하므로, 특히 버퍼 1301에 적합하다.
또한, 도15b에 나타낸 것과 같이 N 채널형 트랜지스터(1502) 및 P 채널형 트랜지스터(1503)로 이루어지는 인버터를 버퍼에 사용해도 좋다. N 채널형 트랜지스터(1502)의 게이트 단자와 P 채널형 트랜지스터(1503)의 게이트 단자는 모두 입력 단자에 접속되어 입력 전위 Vin이 입력된다. 또한, N 채널형 트랜지스터(1502)의 소스 단자는 저전원전위 Vss에 접속되고, 드레인 단자는 P 채널형 트랜지스터(1503)의 드레인 단자와 함께 출력 단자에 접속되어, 출력 단자로부터 출력 전위 Vout를 출력한다. 버퍼로서는 복수의 인버터를 직렬접속해서 사용할 수 있다. 이 때, 인버터로부터 출력된 출력 전위 Vout가 입력 단자에 입력되는 다음 단의 인버터는, 약 3배의 전류공급 능력으로 하면, 효율적으로 전류공급 능력을 높게 할 수 있다. 즉, 최초에 입력된 인버터로부터 출력된 전위가 다음 단의 인버터에 입력될 때에는 약 3배의 전류공급 능력의 인버터를 직렬로 접속한다. 이렇게 하여 짝수개의 인버터를 접속하면 버퍼로서 사용할 수 있다. 또, N 채널형 트랜지스터(1502) 및 P 채널형 트랜지스터(1503)의 설계에 있어서, 채널 폭 W와 채널길이 L의 비: W/L을 조정함으로써 전류공급 능력을 조정할 수 있다. 또, 도15b에 나타낸 것과 같 은 인버터를 사용한 버퍼는 도13의 표시장치에 있어서, 버퍼(1302)에 적용할 수 있다. 또, 이러한 인버터를 사용한 버퍼는 구성이 단순해서, 기판 위에 화소와 함께 주사선 구동회로나 신호선 구동회로가 일체로 형성된 박막트랜지스터를 가지는 표시 패널을 제작할 경우에는 버퍼도 일체로 형성 할 수 있다. 버퍼를 일체로 형성함으로써 코스트 다운을 꾀할 수 있다. 또한, 도15b와 같이, N 채널형 트랜지스터(1502) 및 P 채널형 트랜지스터(1503)로 이루어지는 CMOS 인버터는, 입력 단자에 인버터의 논리 임계값 Vinv의 근방의 전위가 입력되고 있을 때에는, N 채널형 트랜지스터(1502) 및 P 채널형 트랜지스터(1503)에 전류가 흐르지만, 입력 단자에 H 레벨이나 L 레벨의 전위가 입력되면 어느 한쪽의 트랜지스터가 오프되기 때문에 쓸데없이 전력이 소비되는일이 없다. 따라서, 도15b에 나타낸 것과 같은 CMOS 인버터를 사용함으로써 저소비전력화를 꾀할 수 있다.
또한, 도15c에 나타낸 것과 같이 소스 폴로워 회로를 이용하여 버퍼를 형성할 수도 있다. 소스 폴로워 트랜지스터(1504)와 전류원(1505)으로 이루어지고, 소스 폴로워 트랜지스터(1504)의 게이트 단자는 입력 단자에 접속되고, 드레인 단자는 전원전위 Vdd가 설정된 배선에 접속되며, 소스 단자는 전류원(1505)의 한쪽의 단자와 출력 단자에 접속되어 있다. 전류원(1505)의 다른쪽의 단자는 저전원전위 Vss의 설정된 배선에 접속되어 있다. 여기에서, 소스 폴로워 트랜지스터(1504)의 게이트 소스간 전압 Vgs를 이용하여, 출력 전위 Vout는 이하의 식으로 표시된다. Vout=Vin-Vgs…(1).
여기에서, Vgs는 소스 폴로워 트랜지스터(1504)가 전류 Io를 흘리는데에 필 요한 전압이다.
따라서, 출력 전위 Vout는 입력 전위 Vin으로부터 Vgs만큼 낮은 전위가 된다. 그러나, 입력 전위 Vin에 입력되는 신호가 디지털 신호이면, 소스 폴로워 트랜지스터(1504)의 게이트 소스간 전압 Vgs에 다소의 편차가 있어도 소스 폴로워 회로를 버퍼로서 사용할 수 있다. 따라서, 도13의 표시장치에 있어서는, 버퍼(1302)에 사용할 수 있다.
또한, 도15c에 나타낸 것 같은 소스 폴로워 회로는 구성이 단순해서 박막 트랜지스터를 이용하여 용이하게 제작할 수 있다. 따라서, 기판 위에 화소와 함께 주사선 구동회로나 신호선 구동회로가 일체로 형성된 박막 트랜지스터를 가지는 표시 패널을 제작할 경우에는 버퍼도 일체로 형성 할 수 있다. 버퍼를 일체로 형성함으로써 코스트 다운을 꾀할 수 있다.
또한, 소스 폴로워 트랜지스터(1504)로서, 도15c에 나타낸 것과 같이 N 채널형 트랜지스터를 사용함으로써 화소와 주사선 구동회로나 신호선 구동회로와 버퍼가 일체로 형성된 표시 패널에 있어서, N 채널형 트랜지스터만으로 이루어지는 단극성 표시 패널을 제작 할 수 있다.
또한, 소스 폴로워 회로를 버퍼에 사용할 경우, 도15d에 나타낸 것과 같이 소스 폴로워 트랜지스터(1506)를 듀얼 게이트러 함으로써, 임계값 전압이 낮은 트랜지스터로 할 수도 있다. 또, 소스 폴로워 트랜지스터(1506) 이외의 구성은 도15c와 공통되므로 공통인 부호를 사용하고 설명은 생략한다.
도15d와 같은 소스 폴로워 트랜지스터회로에 의해 임계값 전압 Vth가 낮아 져, 소스 폴로워 트랜지스터를 구성하는 각 트랜지스터 사이에서, 임계값 전압 Vth의 편차가 저감되면, 아날로그 버퍼로서도 사용할 수 있다. 따라서, 도13의 표시장치에 있어서 버퍼(1302)는 말할 필요도 없고, 버퍼(1302)에도 도15d와 같은 소스 폴로워 회로를 적용 할 수 있다.
또한, 도16b와 같은 구성을 버퍼에 사용할 수도 있다. 소스 폴로워 회로는 소스 폴로워 트랜지스터(1604)과, 용량소자(1605)과, 제1의 스위치(1606)과, 제2의 스위치(1607)과, 제3의 스위치(1608)과, 전류원(1609)과, 전압원(1610)으로 이루어진다. 그리고, 소스 폴로워 트랜지스터(1604)의 드레인 단자는 전원전위 Vdd가 설정된 배선에 접속되고, 소스 단자는 출력 단자와, 전류원(1609)을 거쳐서 저전원전위 Vss가 설정된 배선과, 제1의 스위치(1606)의 한쪽의 단자와 접속되어 있다. 그리고, 제1의 스위치(1606)의 다른쪽의 단자는 용량소자의 한쪽의 단자와, 제3의 스위치(1608)를 거쳐서 입력 단자와 접속되어 있다. 또한, 용량소자(1605)의 다른쪽의 단자는 소스 폴로워 트랜지스터(1604)의 게이트 단자와, 제2의 스위치(1607) 및 전압원(1610)을 거쳐서 저전원전위 Vss가 설정된 배선과 접속되어 있다.
도16b의 소스 폴로워 회로의 동작에 대해서 간단하게 설명한다. 프리 챠지 기간에 제1의 스위치(1606)과 제2의 스위치(1607)을 온으로 한다. 그러면, 용량소자(1605)에는 소스 폴로워 트랜지스터(1604)의 게이트 소스간 전압이 전류 I1을 흘리는데에 필요한 전압 Vgs가 되는 전하가 축적된다. 그리고, 제1의 스위치(1606) 및 제2의 스위치(1607)를 오프로 한다. 그러면, 용량소자(1605)은 소스 폴로워 트랜지스터(1604)의 게이트 소스간 전압 Vgs를 유지한다. 그리고 제3의 스위치(1608) 을 온으로 하면, 용량소자(1605)가 게이트 소스간 전압 Vgs를 유지한 채 입력 단자에 입력 전위 Vin이 입력된다. 따라서, 용량소자(1605)의 다른쪽의 단자가 접속된 소스 폴로워 트랜지스터(1604)의 게이트 단자에는 입력 전위 Vin에 게이트 소스간 전압 Vgs를 더한 전위가 설정된다. 한편, 출력 전위로부터 출력되는 출력 전위 Vout는 소스 폴로워 트랜지스터(1604)의 게이트 단자의 전위에서 게이트 소스간 전압 Vgs를 뺀 전위이다. 따라서, 출력 단자로부터 출력되는 전위는 입력 단자에 입력되는 전위와 같아져 Vin=Vout가 된다.
따라서, 도16b에 나타낸 소스 폴로워 회로는, 도13의 표시장치에 있어서 버퍼(1302)는 말할 필요도 없고, 아날로그 신호의 전류공급 능력을 높게 하기 위한 버퍼(1301)에도 적용 할 수 있다.
또한, 전압 폴로워 회로에 비교해서 회로가 단순하기 때문에, 화소와 함께 주사선 구동회로나 신호선 구동회로가 일체로 형성된 박막 트랜지스터를 가지는 표시 패널을 제작할 경우에는 버퍼로서, 도16b에 나타내는 소스 폴로워 회로도 일체로 형성할 수 있다. 또한, 도16b의 소스 폴로워 회로는 단극성의 트랜지스터로 구성할 수 있으므로 단극성 표시 패널을 제작할 수 있다.
또, 도15c 및 도 15d에 나타낸 전류원(1505)이나, 도16b에서 나타낸 전류원(1609)에는 포화 영역에서 동작하는 트랜지스터나, 저항소자나, 정류소자를 사용할 수 있다. 더구나, 정류소자로서는 PN 접속 다이오드나, 다이오드 접속 트랜지스터를 사용할 수도 있다.
여기에서, 도15d의 전류원(1505)에 다이오드 접속한 트랜지스터를 적용했을 경우에 대해서 도16a를 사용하여 설명한다. 소스 폴로워 트랜지스터(1506)과 다이오드 접속한 트랜지스터(1507)로 이루어지고, 소스 폴로워 트랜지스터(1506)의 드레인 단자는 전원전위 Vdd가 설정된 배선에 접속되며, 소스 단자는 다이오드 접속한 트랜지스터(1507)의 드레인 단자와 출력 단자에 접속되어 있다. 또한, 다이오드 접속한 트랜지스터(1507)는 드레인 단자와 게이트 단자가 접속되고, 소스 단자는 저전원전위 Vss의 설정된 배선에 접속되어 있다.
또, 본 실시형태의 표시장치에 적용가능한 화소 구성은, 도13에 나타낸 구성에 한정되지 않고, 실시형태 1, 실시형태2, 실시형태3 및 실시형태4에 나타낸 여러가지 화소 구성을 적용하는 것이 가능하며, 또한, 버퍼도 모든 주사선 구동회로나 신호선 구동회로나 전위 공급선 구동회로의 출력이 입력되는 주사선이나 신호선이나 전위 공급선에 설치할 필요는 없으며 적절히 설치할 수 있다. 특히, 실시형태3에서 설명한 도48의 화소 구성을 가지는 표시장치일 때에는 전위 공급선(4808)에 입력하는 신호는, 1행분의 화소의 발광 소자에 전류를 흘리는 것만의 전류가 필요하기 때문에, 전위 공급선(4808)에 신호를 입력하는 전위 공급선 구동회로에 버퍼를 설치하면 좋다.
(실시형태5)
본 실시형태에서는, 본 발명의 화소 구성을 가지는 표시장치의 주사선 구동회로나 신호선 구동회로나 전위 공급선 구동회로에 관하여 설명한다. 즉, 본 실시형태에서 나타내는 주사선 구동회로나 신호선 구동회로나 전위 공급선 구동회로는, 실시형태1, 실시형태2 및 실시형태3에서 나타낸 화소 구성을 가지는 표시장치나 실시형태6에 나타낸 표시장치에 적절히 사용할 수 있다.
도25a에 나타내는 표시장치는, 기판(2501) 위에, 복수의 화소가 배치된 화소부(2502)를 가지고, 화소부(2502)의 주변에는, 전위 공급선 구동회로(2503), 주사선 구동회로(2504) 및 신호선 구동회로(2505)을 가지고 있다. 또, 실시형태1이나 실시형태2에 나타내는 화소 구성을 가지는 표시장치의 경우에는, 전위 공급선 구동회로(2503)는 설치하지 않아도 좋다. 그 경우, 주사선 구동회로(2504)가 도2의 주사선 구동회로(202)에 해당하고, 신호선 구동회로(2505)가 도2의 신호선 구동회로(201)에 해당한다.
전위 공급선 구동회로(2503), 주사선 구동회로(2504) 및 신호선 구동회로(2505)에 입력되는 신호는 플렉시블 프린트 서키트(Flexible Print Circuit: FPC)(2506)를 거쳐서 외부에서 공급된다.
또, 도면에 나타내지는 않았지만, FPC(2506) 위에 COG(Chip On Glass)나 TA8(Tape Automated Bonding) 등에 의해 IC 칩이 설치되어 있어도 좋다. 즉, 화소부(2502)와 일체로 형성이 곤란한, 전위 공급선 구동회로(2503), 주사선 구동회로(2504) 및 신호선 구동회로(2505)의 일부의 메모리나 버퍼 등을 IC 칩 위로 형성해서 표시장치에 설치해도 좋다.
또한, 도25b에 나타낸 것과 같이 전위 공급선 구동회로(2503) 및 주사선 구동회로(2504)를 화소부(2502)의 한 쪽에 배치해도 좋다. 또, 도25b에 나타내는 표시장치는, 도25a에 나타내는 표시장치와, 전위 공급선 구동회로(2503)의 배치가 다 른 것 뿐이므로 같은 부호를 사용하고 있다. 또한, 전위 공급선 구동회로(2503) 및 주사선 구동회로(2504)는 한 개의 구동회로로 같은 기능을 달성하도록 해도 좋다.
이어서, 도25a, 도 25b에 나타낸 표시장치의 신호선 구동회로(2505)의 구성예를 나타낸다. 이것은, 도2의 표시장치의 신호선(D1～Dn)에 신호를 설정하기 위한 구동회로이다. 도31a에 나타내는 신호선 구동회로는, 펄스 출력 회로(3101), 제1의 래치회로(3102), 제2의 래치회로(3103), D/A 변환 회로(디지털 아날로그 변환 회로)(3104), 기록 기간?발광 기간 선택회로(3105) 및 아날로그 버퍼 회로(3106)를 가지고 있다.
도31a에 나타내는 신호선 구동회로의 동작에 대해서, 도33에 나타낸 자세한 구성을 사용하여 설명한다.
펄스 출력 회로(3301)는 플립플롭회로(FF)(3309) 등을 복수단 사용해서 구성되고, 클록 신호(S-CLK), 클록 반전 신호(S-CLKB), 스타트 펄스 신호(S-SP)가 입력된다. 이들 신호의 타이밍에 따라서, 순차적으로 샘플링 펄스가 출력된다.
펄스 출력 회로(3301)에 의해 출력된 샘플링 펄스는, 제1의 래치회로(3302)에 입력된다. 제1의 래치회로(3302)에는, 디지털 영상신호가 입력되고 있고, 샘플링 펄스가 입력되는 타이밍을 따라, 각 단에 디지털 영상신호를 유지한다. 여기에서는, 디지털 영상신호는 각 단마다 3비트 입력되고 있고, 각 비트의 영상신호를, 각각 제1의 래치회로(3302)에서 유지한다. 한 개의 샘플링 펄스에 의해, 제1의 래치회로(3302)의 각 단의 3개의 래치회로가 평행하게 동작한다.
제1의 래치회로(3302)에 있어서, 최종단까지 디지털 영상신호의 유지가 완료 하면, 수평귀선시간 중에, 제2의 래치회로(3303)에 래치펄스(Latch Pulse)가 입력되고, 제1의 래치회로(3302)에 유지되어 있었던 디지털 영상신호는, 일제히 제2의 래치회로(3303)에 전송된다. 그 후에 제2의 래치회로(3303)에 유지된 디지털 영상신호는 1행분이 동시에 DAC(D/A 변환 회로)(3304)에 입력된다.
DAC(3304)에 있어서는, 입력되는 디지털 영상신호를 디지털 아날로그 변환하여, 아날로그 전위를 가지는 영상신호로서, 기록 기간?발광 기간 선택회로(3305)가 가지는 변환 회로(3307)에 입력한다.
제2의 래치회로(3303)에 유지된 디지털 영상신호가 DAC(3304)에 입력되어 있는 사이에, 펄스 출력 회로(3301)에서는, 다시 샘플링펄스가 출력된다. 그리고, 기록 기간에 있어서는, 전술한 동작을 반복하여, 1 프레임 분의 영상신호의 처리를 행한다.
또한, 기록 기간?발광 기간 선택회로(3305)는, 삼각파 전위 생성 회로(3308)를 가지고, 발광 기간에 있어서는, 변환 회로(3307)에는, 삼각파 전위 생성 회로(3308)에 의해 생성된 삼각파 전위가 입력된다.
이렇게 해서, 변환 회로(3307)에는, 기록 기간은 DAC(3304)로부터의 영상신호가 입력되고, 발광 기간에는 삼각파 전위 생성 회로(3308)로부터의 삼각파 전위가 입력된다. 그리고, 변환 회로(3307)는 기록 기간에는 영상신호를, 발광 기간에는 삼각파 전위를 아날로그 버퍼 회로(3306)에 입력한다.
아날로그 버퍼 회로(3306)는 임피던스 변환하여, 입력된 전위와 동등한 전위를 신호선 D1～Dn에 설정한다. 즉, 영상신호는 아날로그 버퍼 회로(3306)에서 전류 공급 능력이 높게 되어, 아날로그 신호전위로서 신호선 D1～Dn에 설정된다. 또, 이 신호선 D1～Dn은, 예를 들면, 도2이나 도13의 표시장치의 신호선 D1～Dn에 해당한다.
도31a에 있어서, 입력되는 Digital Video Data는 아날로그 신호로 변환하기 전에 보정하는 것이 바람직한 경우도 있다. 따라서, 도31b에 나타낸 것과 같이 제1의 래치회로(3102)에 입력하기 전에 Digital Video Data를 보정 회로(3107)에 의해 보정하고 나서 제1의 래치회로(3102)에 입력하도록 하는 것이 바람직하다. 보정 회로(3107)에서는, 예를 들면, 감마 보정 등을 행할 수 있다.
또한, 임피던스 변환은 D/A 변환 회로의 출력을 기록 기간?발광 기간 선택회로에 입력하기 전에 행하여도 좋다. 즉, 도31a의 구성에 있어서, D/A 변환 회로(3104)의 출력을 임피던스 변환해서 기록 기간?발광 기간 선택회로(3105)에 입력하는 구성으로 하여, 도35a와 같은 구성으로 할 수 있다. 또한, 이 때, 도31a의 구성을 상세하게 나타낸 도33의 구성은 도37과 같은 구성이 된다. 도 37에서, 참조번호 3701은 펄스 출력회로를 표시하고, 3702는 제 1 래치회로, 3703은 제 2 래치회로, 3704는 D/A 변환회로, 3705는 기록기간?발광기간 선택회로, 3706은 아날로그 버퍼회로, 3707은 스위칭 회로, 3708은 삼각파 전위 발생회로를 나타낸다. 또한, 도31b의 구성에 있어서, D/A 변환 회로(3104)의 출력을 임피던스 변환해서 기록 기간?발광 기간 선택회로(3105)에 입력하는 구성으로 하여, 도35b와 같은 구성으로 할 수 있다.
또한, 도31 및 도33에서는 신호선 구동회로에 입력되는 영상신호가 디지털인 경우의 구성에 관하여 설명했지만, 도32 및 도34에서는 영상신호가 아날로그인 경우에 관하여 설명한다. 이 경우에는, 도31에 나타낸 것과 같이 D/A 변환 회로는 설치하지 않아도 좋다. 또한, 아날로그의 영상신호를 유지할 수 있는 아날로그 래치회로 및 아날로그 래치회로는 각별히 1비트분씩 설치하면 좋다. 도32a에 나타낸 것과 같이 펄스 출력 회로(3201), 제1의 아날로그 래치회로(3202), 제2의 아날로그 래치회로(3203), 기록 기간?발광 기간 선택회로(3204) 및 아날로그 버퍼 회로(3205)를 가지고 있다.
도32a에 나타내는 신호선 구동회로의 동작에 대해서, 도34에 나타낸 자세한 구성을 사용하여 설명한다.
펄스 출력 회로(3401)는 플립플롭회로(FF)(3408) 등을 복수단 사용해서 구성되고, 클록 신호(S-CLK), 클록 반전 신호(S-CLKB), 스타트 펄스신호(S-SP)가 입력된다. 이들 신호의 타이밍에 따라서, 순차적으로 샘플링 펄스가 출력된다.
펄스 출력 회로(3401)에 의해 출력된 샘플링 펄스는, 제1의 아날로그 래치회로(3402)에 입력된다. 제1의 아날로그 래치회로(3402)에는, 아날로그 영상신호가 입력되고 있고, 샘플링 펄스가 입력되는 타이밍에 따르고, 각 단에 아날로그 영상신호를 유지한다. 여기에서는, 아날로그 영상신호는 각 단마다 1비트 입력되고 있고, 1 비트의 영상신호를, 각각의 단마다 제1의 아날로그 래치회로(3402)에서 유지한다.
제1의 아날로그 래치회로(3402)에 있어서, 최종단까지 아날로그 영상신호의 유지가 완료하면, 수평귀선시간 중에, 제2의 아날로그 래치회로(3403)에 래치펄스 (Latch Pulse)가 입력되고, 제1의 아날로그 래치회로(3402)에 유지되어 있었던 아날로그 영상신호는, 일제히 제2의 아날로그 래치회로(3403)에 전송된다. 그 후에 제2의 아날로그 래치회로(3403)에 유지된 아날로그 영상신호는 1행분이 동시에 기록 기간?발광 기간 선택회로(3404)이 가지는 전환 회로(3406)에 입력된다.
그리고, 기록 기간에는, 전환 회로(3406)는 제2의 아날로그 래치회로(3403)로부터 입력된 영상신호를 아날로그 버퍼(3405)에 입력하고, 아날로그 버퍼(3405)는 임피던스 변환하여, 신호선 D1～Dn에 각각의 아날로그 신호전위를 설정한다. 또, 이 신호선 D1～Dn은, 예를 들면, 도2이나 도13의 표시장치의 신호선 D1～Dn에 해당한다.
이와 같이 화소 1행분의 아날로그 신호전위를 신호선 D1～Dn에 설정하고 있는 사이에, 펄스 출력 회로(3401)에 있어서는, 다시 샘플링펄스가 출력된다. 그리고, 기록 기간에 있어서는, 전술한 동작을 반복하여, 1 프레임 분의 영상신호의 처리를 행한다.
또한, 기록 기간?발광 기간 선택회로(3404)는, 삼각파 전위 생성회로를 가지고, 발광 기간에 있어서는, 전환 회로(3406)에는, 삼각파 전위 생성 회로(3407)에 의해 생성된 삼각파 전위가 입력된다. 그리고, 발광 기간에는 아날로그 버퍼 회로(3306)는 임피던스 변환하고, 입력된 삼각파 전위와 동등한 전위를 신호선 D1～Dn에 설정한다. 즉, 아날로그 버퍼 회로에서 출력 전류 능력을 높게 한다.
이렇게 해서, 전환 회로(3406)에는, 기록 기간은 제2의 아날로그 래치회로(3403)로부터의 영상신호가 입력되고, 발광 기간에는 삼각파 전위 생성 회로(3407) 로부터의 삼각파 전위가 입력된다. 그리고, 전환 회로(3406)은 기록 기간에는 영상신호를, 발광 기간에는 삼각파 전위를 아날로그 버퍼 회로(3405)에 입력한다.
또한, 외부로부터의 영상신호가 디지털 영상신호일 때에는, 도32b에 나타낸 것과 같이 D/A 변환 회로(3206)에서 디지털 영상신호를 아날로그 영상신호로 변환하고 나서 제1의 아날로그 래치회로(3202)에 입력하여도 좋다.
또한, 임피던스 변환은 제2의 래치회로의 출력을 기록 기간?발광 기간 선택회로에 입력하기 전에 행하여도 좋다. 즉, 도32a의 구성에 있어서, 제2의 아날로그 래치회로(32030의 출력을 임피던스 변환해서 기록 기간?발광 기간 선택회로(3204)에 입력하는 구성으로 하여, 도36a과 같은 구성으로 할 수 있다. 또한, 이 때, 도32a의 구성을 상세하게 나타낸 도34의 구성은 도38과 같은 구성이 된다. 또한, 도32b의 구성에 있어서, 제2의 아날로그 래치회로(3203)의 출력을 임피던스 변환해서 기록 기간?발광 기간 선택회로(3204)에 입력하는 구성으로 하여, 도36b와 같은 구성으로 할 수 있다.
또한, 비디오 신호에 해당하는 아날로그 신호전위와, 구동 트랜지스터의 온 0오프를 제어하는 아날로그적으로 변화되는 전위를 다른 신호선에서 화소에 입력하는 화소 구성(예를 들면, 도6이나 도8과 같은 화소 구성)을 가지는 표시장치에 적용가능한 신호선 구동회로에 대해서 도39 및 도40을 사용하여 설명한다.
우선, 도39의 구성에 관하여 설명한다.
펄스 출력 회로(3901)는 플립플롭회로(FF)(3907) 등을 복수단 사용해서 구성되고, 클록 신호(S-CLK), 클록 반전 신호(S-CLKB), 스타트 펄스신호(S-SP)가 입력 된다. 이들 신호의 타이밍에 따라서, 순차적으로 샘플링 펄스가 출력된다.
펄스 출력 회로(3901)에 의해 출력된 샘플링 펄스는, 제1의 래치회로(3902)에 입력된다. 제1의 래치회로(3902)에는, 디지털 영상신호가 입력되고 있고, 샘플링펄스가 입력되는 타이밍을 따라, 각 단에 디지털 영상신호를 유지한다. 여기에서는, 디지털 영상신호는 각 단마다 3비트 입력되고 있고, 각 비트의 영상신호를, 각각 제1의 래치회로(3902)에서 유지한다. 한 개의 샘플링펄스에 의해, 제1의 래치회로(3902)의 각 단의 3개의 래치회로가 평행으로 동작한다.
제1의 래치회로(3902)에 있어서, 최종단까지 디지털 영상신호의 유지가 완료하면, 수평귀선시간 중에, 제2의 래치회로(3903)에 래치 펄스(Latch Pulse)가 입력되고, 제1의 래치회로(3902)에 유지되어 있었던 디지털 영상신호는, 일제히 제2의 래치회로(3903)로 전송된다. 그 후에 제2의 래치회로(3903)에 유지된 디지털 영상신호는 1행분이 동시에 DAC(D/A 변환 회로)(3904)에 입력된다.
DAC(3904)에 있어서는, 입력되는 디지털 영상신호를 디지털 아날로그 변환하여, 아날로그 전위를 가지는 영상신호로서, 아날로그 버퍼 회로(3905)에 입력한다.
아날로그 버퍼 회로(3905)로부터 각 신호선 D1a1～D1an에 아날로그 신호전위가 설정된다. 또한, 동시에 삼각파 전위 생성 회로(3906)로부터도 삼각파 전위가 각 신호선 D2a1～D2an에 설정된다. 또, 신호선 D1a1～D1an은 도6이나 도8 등의 화소를 가지는 표시장치의 제1의 신호선(609)이나 제1의 신호선(809)에 해당한다. 또한, 신호선 D2a1～D2an은 도6이나 도8 등의 화소를 가지는 표시장치의 제2의 신호선(610)이나 제2의 신호선(611)에 해당한다.
또한, 도40의 구성에 관하여 설명한다.
펄스 출력 회로(4001)은 플립플롭회로(FF)(4006) 등을 복수단 사용해서 구성되고, 클록 신호(S-CLK), 클록 반전 신호(S-CLKB), 스타트 펄스신호(S-SP)가 입력된다. 이것들의 신호의 타이밍을 따라서, 순차적으로 샘플링펄스가 출력된다.
펄스 출력 회로(4001)에 의해 출력된 샘플링 펄스는, 제1의 아날로그 래치회로(4002)에 입력된다. 제1의 아날로그 래치회로(4002)에는, 아날로그 영상신호(Analog Data)가 입력되고 있고, 샘플링 펄스가 입력되는 타이밍을 따라, 각 단에 아날로그 영상신호를 유지한다. 여기에서는, 아날로그 영상신호는 각 단마다 1비트 입력되고 있고, 1 비트의 영상신호를, 각각의 단마다 제1의 아날로그 래치회로(4002)에서 유지한다.
제1의 아날로그 래치회로(4002)에 있어서, 최종단까지 아날로그 영상신호의 유지가 완료하면, 수평귀선시간 중에, 제2의 아날로그 래치회로(4003)에 래치 펄스(Latch Pulse)가 입력되고, 제1의 아날로그 래치회로(4002)에 유지되어 있었던 아날로그 영상신호는, 일제히 제2의 아날로그 래치회로(4003)에 전송된다. 그 후에 제2의 래치회로(4003)에 유지된 디지털 영상신호는 1행분이 동시에 아날로그 버퍼 회로(4004)에 입력된다.
아날로그 버퍼 회로(4004)로부터 각 신호선 D1a1～D1an에 아날로그 신호전위가 설정된다. 또한, 동시에 삼각파 전위 생성 회로(4005)로부터도 삼각파 전위가 각 신호선 D2a1～D2an에 설정된다.
또, 행방향으로 선택된 화소에 일제히 신호를 기록하는(선순차 방식이라고도 한다) 경우의 신호선 구동회로에 관하여 설명했지만, 신호선 구동회로에 입력되는 비디오 신호를, 펄스 출력 회로로부터 출력되는 신호에 따라, 그대로 화소에 기록하도록(점 순차 방식이라고도 한다) 해도 좋다.
실시형태1에서 나타낸 도1이나 도4의 화소 구성에 적용가능한 점 순차 방식의 신호선 구동회로에 대해서, 도41a를 사용하여 설명한다. 펄스 출력 회로(4101), 제1의 스위치군(4102), 제2의 스위치군(4103)으로 이루어진다. 제1의 스위치군(4102) 및 제2의 스위치군(4103)은 각각 복수의 단의 스위치를 가진다. 이 복수의 단은 각각 신호선에 대응하고 있다.
제1의 스위치군(4102)의 각각의 단의 스위치의 한쪽의 단자는 비디오 신호에 해당하는 Analog Video Data가 입력되는 배선에 접속되고, 다른쪽의 단자는 각각 대응하는 신호선에 접속되어 있다. 또한, 제2의 스위치군(4103)의 각각의 단의 스위치의 한쪽의 단자는 삼각파 전위의 설정되는 배선에 접속되고, 다른쪽의 단자는 각각 대응하는 신호선에 접속되어 있다.
화소의 신호기록 기간에는, 펄스 출력 회로(4101)에, 클록 신호(S-CLK), 클록 반전 신호(S-CLKB), 스타트 펄스신호(S-SP)가 입력된다. 이들 신호의 타이밍에 따라서, 순차적으로 샘플링 펄스가 출력된다. 또, 이 때 제2의 스위치군(4103)의 온 오프를 제어하는 제어신호는, 모든 단의 스위치가 오프하도록 설정한다.
그리고, 샘플링 펄스의 출력에 따라, 제1의 스위치군(4102)의 스위치는 1단씩 온된다.
따라서, 기록 기간에는, 제1의 스위치군(4102)의 온된 스위치의 단에 대응하 는 신호선에 Analog Video Data가 입력된다. 이렇게 해서, 순치적으로 스위치군(4102)의 각 단의 스위치를 온시켜, 선택되어 있는 행의 화소에 순차적으로 Analog Video Data를 기록한다.
이어서, 다음 행의 화소가 선택되고, 마찬가지로 신호가 기록된다. 모든 행의 화소에 신호가 기록되면, 신호기록 기간은 종료한다.
화소에의 신호기록 기간이 종료하면 발광 기간이 된다. 화소의 발광 기간에는, 펄스 출력 회로(4101)로부터 샘플링펄스가 출력되지 않도록 한다. 즉, 펄스 출력 회로(4101)의 출력을 제1의 스위치군(4102)에 입력되지 않도록 해도 좋고, 펄스 출력 회로(4101)에 스타트 펄스신호(S-SP)가 입력되지 않도록 해도 좋다. 즉, 제1의 스위치군(4102)의 스위치가 오프되어 있으면 좋다.
또한, 제2의 스위치군(4103)의 모든 스위치가 온되도록 제어신호를 입력한다. 그러면, 모든 신호선에 삼각파 전위가 설정된다. 또, 발광 기간에 있어서는, 모든 행의 화소가 선택되어 있기 때문에 모든 화소에 삼각파 전위를 설정할 수 있는 삼각파 전위가 입력된다.
이렇게 해서, 발광 기간이 끝나면 1 프레임 기간은 종료한다.
다음에 실시형태2에 나타낸 도6이나 도8의 화소 구성에 적용가능한 점 순차 방식의 신호선 구동회로에 대해서, 도41b를 사용하여 설명한다. 펄스 출력 회로(4111), 스위치군(4112)으로 이루어진다. 스위치군(4112)은 각각 복수의 단의 스위치를 가진다. 이 복수의 단은 각각 제1의 신호선에 대응하고 있다.
스위치군(4112)의 각각의 단의 스위치의 한쪽의 단자는 비디오 신호에 해당 하는 Analog Video Data가 입력되는 배선에 접속되고, 다른쪽의 단자는 각각 화소의 행에 대응하는 제1의 신호선에 접속되어 있다. 또한, 삼각파 전위의 설정되는 배선은 각각 화소의 행에 대응하는 제2의 신호선에 접속되어 있다.
화소의 신호기록 기간에는, 펄스 출력 회로(4111)에, 클록 신호(S-CLK), 클록 반전 신호(S-CLKB), 스타트 펄스신호(S-SP)가 입력된다. 이들 신호의 타이밍에 따라서, 순차적으로 샘플링펄스가 출력된다.
그리고, 샘플링펄스의 출력에 따라, 스위치군(4112)의 스위치는 1단씩 온된다.
따라서, 화소에의 신호기록 기간에는, 스위치군(4112)의 온된 스위치의 단에 대응하는 신호선에 Analog Video Data가 입력된다. 이렇게 해서, 순차적으로 스위치군(4112)의 각단의 스위치를 온시켜, 선택되어 있는 행의 화소에 순차적으로 Analog Video Data를 기록한다.
또, 선택되지 않고 있는 행의 화소는, 제2의 신호선에 접속되어 발광 기간이 된다.
이와 같이, 도41b의 구성에서는, 화소의 행마다 기록 기간이 설정되고, 다른 행의 기록 기간에 발광 기간으로 할 수 있는 실시형태2의 도6이나 도8에서 나타낸 것 같은 화소에 적용 할 수 있다.
이어서, 주사선 구동회로나 전위 공급선 구동회로의 구성에 관하여 설명한다.
주사선 구동회로나 전위 공급선 구동회로는, 펄스 출력 회로를 가진다. 그리 고, 기록 기간에 있어서는, 펄스 출력 회로로부터의 샘플링 펄스를 주사선 및 전위 공급선에 출력한다. 그리고, 발광 기간에 있어서는, 샘플링 펄스의 출력이 출력되지 않도록 하고, 주사선에는 모든 화소행이 선택되지 않도록 하는 신호를 입력해 둔다. 또한, 전위 공급선에는, 발광 소자에 순방향 전압을 인가하도록 하는 전위를 설정한다.
또, 주사선 구동회로와 전위 공급선 구동회로를 한 개의 구동회로로 형성함으로써 구동회로의 점유 면적을 줄여, 좁은 베젤을 얻을 수 있다.
다음에 본 실시형태의 D/A 변환 회로에 사용할 수 있는 구성에 관하여 설명한다.
도17에 도시된 것은 3비트의 디지털 신호를 아날로그 신호로 변환할 수 있는 저항 스트링형의 D/A 변환 회로이다.
복수의 저항소자가 직렬로 접속되고, 그들 저항소자군의 한쪽의 단자에는 참조 전원 전위 Vref가 설정되고, 다른쪽의 단자에는 저전원전위(예를 들면, GND)가 설정되어 있다. 그리고, 저항소자군에는 전류가 흘러, 전압강하에 의해 각 저항소자의 양단의 단자에서 전위가 다르다. 입력 단자1, 입력 단자2 및 입력 단자3의 각각에 입력되는 신호에 따라, 스위치의 온 오프를 선택하고, 8가지 종류의 전위를 출력 단자로부터 얻을 수 있다. 구체적으로는, 입력 단자3에 입력되는 신호에 의해 8가지 종류의 전위 중 높은 쪽의 4개의 전위인지 낮은 쪽의 4개의 전위인지가 선택된다. 그리고, 입력 단자2에 입력되는 신호에 의해 입력 단자3에 의해 선택되는 4개의 전위 중, 높은 쪽의 2개의 전위인지 낮은 쪽의 2개의 전위인지가 선택된다. 그리고, 입력 단자1에 입력되는 신호에 의해, 입력 단자2에서 선택된 2개의 전위 중 높은 쪽 또는 낮은 쪽 중에서 어느 하나가 선택된다. 이렇게 해서, 8가지 종류의 전위 중에서 하나의 전위가 선택된다. 따라서, 입력 단자1, 입력 단자2 및 입력 단자3에 입력되는 디지털 신호를, 아날로그 신호전위로 변환할 수 있다.
또한, 도18에 도시된 것은 6비트의 디지털 신호를 아날로그 신호로 변환할 수 있는 용량 어레이형의 D/A 변환 회로를 사용할 수도 있다.
복수의 정전용량이 다른 용량소자를 병렬로 접속하고, 이들 용량소자 중 디지털 신호에 따라서, 스위치1～스위치6의 온 오프를 제어하여, 임의의 용량소자에 참조 전원 전위 Vref와 저전원전위(예를 들면, GND)와 전위 차분의 전하를 축적한 후, 축적된 전하를 복수의 용량소자에서 분배한다. 그러면, 복수의 용량소자의 전압은 어떤 값에서 안정된다. 이 전압으로부터, 한쪽의 전위를 앰프로 검출함으로써 디지털 신호로부터, 아날로그 신호 전위로 변환할 수 있다.
또한, 저항 스트링형과 용량 어레이형을 조합한 D/A 변환 회로를 이용하여도 좋다. 이들 D/A 변환 회로는 일례이며, 여러가지 D/A 변환 회로를 적절히 사용할 수 있다.
(실시형태6)
본 실시형태에서는, 실시형태1, 실시형태2, 실시형태3, 실시형태4에서 나타낸 화소 구성을 가지는 표시 패널의 구성에 대해서 도19a,도 19b를 사용하여 설명한다.
본 실시형태에서는, 화소부에 본 발명의 화소 구성을 가지는 표시 패널에 대해서 도19을 사용하여 설명한다. 또, 도19a는, 표시 패널을 나타내는 평면도, 도19b는 도19a를 A-A'에서 절단한 단면도이다. 점선으로 표시된 신호선 구동회로(Data line)(1901), 화소부(1902), 전위 공급선 구동회로(Illuminationline)(1903), 주사선 구동회로(Reset line)(1906)을 가진다. 또한, 밀봉기판(1904), 씰재(1905)를 가지고, 씰재(1905)로 둘러싸인 내측은, 공간(1907)으로 되어 있다. 또, 실시형태1이나 실시형태2의 화소 구성의 경우에는, 전위 공급선 구동회로(1903)는 설치하지 않아도 좋다.
또, 배선(1908)은 전위 공급선 구동회로(1903), 주사선 구동회로(1906) 및 신호선 구동회로(1901)에 입력되는 신호를 전송하기 위한 배선이며, 외부 입력 단자가 되는 FPC(플렉시블 프린트 서키트)(1909)로부터 비디오 신호, 클록 신호, 스타트 신호 등을 받는다. FPC(1909)와 표시 패널과의 접합 부위에는 IC 칩(메모리 회로나, 버퍼 회로 등이 형성된 반도체 칩)(1919)이 COG(Chip On Glass) 등으로 설치되어 있다. 또, 여기에서는 FPC밖에 도면에 나타내지는 않았지만, 이 FPC에는 프린터 배선기판(PWB)이 장착되어 있어도 좋다. 본 명세서에 있어서의 표시장치란, 표시 패널 본체 뿐만 아니라, 그곳에 FPC 혹은 PWB가 장착된 상태도 포함하는 것으로 한다. 또한, IC 칩 등이 설치된 것을 포함하는 것으로 한다.
다음에 단면구조에 대해서 도19b를 사용하여 설명한다. 기판(1910) 위에는 화소부(1902)와 그것의 주변 구동회로(전위 공급선 구동회로(1903), 주사선 구동회로(1906) 및 신호선 구동회로(1901))가 형성되어 있지만, 여기에서는, 신호선 구동 회로(1901)와, 화소부(1902)가 표시되어 있다.
또, 신호선 구동회로(1901)는 N 채널형 TFT(1920)나 N 채널형 TFT(1921)와 같이 단극성의 트랜지스터로 구성되어 있다. 또, 전위 공급선 구동회로(1903) 및 주사선 구동회로(1906)도 마찬가지로 N 채널형 트랜지스터로 구성하는 것이 바람직하다. 또, 화소 구성에는 본 발명의 화소 구성을 적용함으로써 단극성의 트랜지스터로 형성할 수 있으므로 단극성 표시 패널을 제작 할 수 있다. 또한, 본 실시형태에서는, 기판 위에 주변 구동회로를 일체로 형성한 표시 패널을 나타내지만, 반드시 그럴 필요는 없고, 주변 구동회로의 전부 또는 일부를 IC 칩 등에 형성하고, COG 등으로 설치해도 좋다. 그 경우에는 구동회로는 단극성으로 할 필요가 없고 P 채널형 트랜지스터를 조합해서 사용할 수 있다. 또한, 본 실시형태에 나타내는 표시 패널에서는 도13에 나타낸 표시장치에 있어서의 버퍼(1301), 버퍼(1302)가 도면에 나타내지는 않았지만, 각각의 주변 구동회로에 버퍼를 구비하고 있다.
또한, 화소부(1902)는 스위칭용 TFT(1911)와, 구동용 TFT(1912)를 포함하는 화소를 구성하는 복수의 회로를 가지고 있다. 또, 구동 TFT(1912)의 소스 전극은 제1의 전극(1913)과 접속되어 있다. 또한, 제1의 전극(1913)의 단부를 덮어서 절연물(1914)이 형성되어 있다. 여기에서는, 포지티브형의 감광성 아크릴 수지막을 사용함으로써 형성한다.
또한, 커버리지를 양호한 것으로하기 위해, 절연물(1914)의 상단부 또는 하단부에 곡률을 가지는 곡면이 형성되도록 한다. 예를 들면, 절연물(1914)의 재료로서 포지티브형의 감광성 아크릴을 사용했을 경우, 절연물(1914)의 상단부에만 곡률 반경(0.2㎛～3㎛)을 가지는 곡면을 갖게 하는 것이 바람직하다. 또한, 절연물(1914)로서, 감광성의 빛에 의해 에천트에 불용해성이 되는 네가티브형, 또는 빛에 의해 에천트에 용해성이 되는 포지티브형의 모두 사용할 수 있다.
제1의 전극(1913) 상에는, 유기 화합물을 포함하는 층(1916), 및 제2의 전극(1917)이 각각 형성되어 있다. 여기에서, 양극으로서 기능하는 제1의 전극(1913)에 사용하는 재료로서는, 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, ITO(인듐 주석 산화물)막, 인듐 아연 산화물(IZO)막, 질화 티탄막, 크롬막, 텅스텐막, Zn막, Pt막 등의 단층막 이외에, 질화 티탄과 알루미늄을 주성분으로 하는 막과의 적층, 질화 티탄막과 알루미늄을 주성분으로 하는 막과 질화 티탄막과의 3층 구조 등을 사용할 수 있다. 또, 적층 구조로 하면, 배선으로서의 저항도 낮고, 양호한 오믹 콘택트가 잡혀, 다시 양극으로서 기능시킬 수 있다.
또한, 유기 화합물을 포함하는 층(1916)은, 증착 마스크를 사용한 증착법, 또는 잉크젯법에 의해 형성된다. 유기 화합물을 포함하는 층(1916)에는, 원소 주기율 제4족 금속 착체를 그 일부에 사용하는 것으로 하고, 기타, 조합해서 사용할 수 있는 재료로서는, 저분자계 재료이어도 고분자계 재료이어도 좋다. 또한, 유기 화합물을 포함하는 층에 사용하는 재료로서는, 보통, 유기 화합물을 단층 혹은 적층으로 사용할 경우가 많지만, 본 실시형태에 있어서는, 유기 화합물로 이루어진 막의 일부에 무기 화합물을 사용하는 구성도 포함시키는 것으로 한다. 또한, 공지의 삼중항 재료를 사용하는 것도 가능하다.
또한, 유기 화합물을 포함하는 층(1916)에 형성되는 제2의 전극(음극)(1917) 에 사용하는 재료로서는, 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이들의 합금 MgAg, MgIn, AILi, CaF2, 또는 CaN)을 사용하면 좋다. 또, 전계발광층(1916)에서 생긴 빛이 제2의 전극(1917)을 투과시킬 경우에는, 제2의 전극(음극)(1917)으로서, 막두께를 얇게 한 금속 박막과, 투명 도전막(ITO(산화 인듐 산화 주석 합금), 산화인듐 산화 아연 합금(In203-ZnO), 산화아연(ZnO) 등)과의 적층을 사용하는 것이 좋다.
또한, 씰재(1905)로 밀봉 기판(1904)을 기판(1910)과 부착함으로써, 기판(1910), 밀봉 기판(1904), 및 씰재(1905)로 둘러싸여진 공간(1907)에 발광 소자(1918)를 구비된 구조로 되어 있다. 또, 공간(1907)에는, 불활성 기체(질소나 아르곤 등)이 충전되는 경우 이외에, 씰재(1905)로 충전되는 구성도 포함하는 것으로 한다.
또, 씰재(1905)에는 에폭시계 수지를 사용하는 것이 바람직하다. 또한, 이들 재료는 가능한 한 수분이나 산소를 투과하지 않는 재료인 것이 바람직하다. 또한, 밀봉 기판(1904)에 사용하는 재료로서 글래스 기판이나 석영기판 이외에, FRP(Fiber glass Reinforced Plastics), PVF(폴리비닐 플로라이드), 마일러(miler), 폴리에스테르 또는 아크릴 등으로 이루어진 플라스틱 기판을 사용할 수 있다.
이상과 같이 하여, 본 발명의 화소 구성을 가지는 표시 패널을 얻을 수 있다. 이때, 참조번호 1920는 N 채널 트랜지스터를 표시하고, 참조번호 1921은 P 채 널 트랜지스터이다.
도19a 및 도 19b에 나타낸 것과 같이 신호선 구동회로(1901), 화소부(1902), 전위 공급선 구동회로(1903) 및 주사선 구동회로(1906)를 일체로 형성함으로써 표시장치의 저코스트화를 꾀할 수 있다. 또한, 이 경우에 있어서, 신호선 구동회로(1901), 화소부(1902), 전위 공급선 구동회로(1903) 및 주사선 구동회로(1906)에 사용되는 트랜지스터를 단극성으로 함으로써 제작 공정의 간략화를 꾀할 수 있기 때문에, 한층 더 저코스트화를 꾀할 수 있다.
또, 표시 패널의 구성으로서는, 도19a에 나타낸 것과 같이 신호선 구동회로(1901), 화소부(1902), 전위 공급선 구동회로(1903) 및 주사선 구동회로(1906)를 일체로 형성한 구성에 한정되지 않고, 신호선 구동회로(1901)에 해당하는 도42에 나타내는 신호선 구동회로(4201)를 IC 칩 위에 형성하고, COG 등으로 표시 패널에 설치한 구성으로 하여도 좋다. 이때, 도42a의 기판(4200), 화소부(4202), 주사선 구동회로(4203), 전위 공급선 구동회로(4204), FPC(4205), IC 칩(4206), IC 칩(4207), 밀봉기판(4208), 씰재(4209)는 도19a의 기판(1910), 화소부(1902), 전위 공급선 구동회로(1903), 주사선 구동회로(1906), FPC(1909), IC 칩(1918), IC 칩(1919), 밀봉 기판(1904), 씰재(1905)에 해당한다.
즉, 구동회로의 고속동작이 요구되는 신호선 구동회로만을, CMOS 등을 이용하여 IC 칩에 형성하여, 저소비전력화를 꾀한다. 또한, IC 칩은 실리콘 웨이퍼 등의 반도체칩으로 함으로써 보다 고속동작과 저소비전력화를 꾀할 수 있다.
그리고, 주사선 구동회로(4203)나 전위 공급선 구동회로(4204)를 화소부 (4202)과 일체로 형성함으로써 저코스트화를 꾀할 수 있다. 그리고, 이 주사선 구동회로(4203), 전위 공급선 구동회로(4204) 및 화소부(4202)는 단극성의 트랜지스터로 구성함으로써 한층 더 저코스트화를 꾀할 수 있다. 화소부(4202)가 가지는 화소의 구성으로서는 실시형태1, 2, 3, 4 및 5에서 나타낸 화소를 적용 할 수 있다. 따라서, 개구율이 높은 화소를 제공하는 것이 가능해 진다.
이렇게 해서, 고정밀한 표시장치의 저코스트화를 꾀할 수 있다. 또한, FPC(4205)과 기판(4200)과의 접속부에 있어서 기능 회로(메모리나 버퍼)가 형성된 IC 칩을 설치함으로써 기판면적을 유효하게 이용할 수 있다.
또한, 도19a의 신호선 구동회로(1901), 전위 공급선 구동회로(1903) 및 주사선 구동회로(1906)에 해당하는 도42b의 신호선 구동회로(4211), 전위 공급선 구동회로(4214) 및 주사선 구동회로(4213)를 IC 칩 위에 형성하고, COG 등으로 표시 패널에 설치한 구성으로 하여도 좋다. 이 경우에는 고정밀한 표시장치를 더욱 저소비전력으로 하는 것이 가능하다. 따라서, 보다 소비전력이 적은 표시장치로 하기 위해서, 화소부에 사용되는 트랜지스터의 반도체층에는 폴리실리콘을 사용하는 것이 바람직하다. 또, 도42b의 기판(4210), 화소부(4212), FPC(4215), IC 칩(4216), IC 칩(4217), 밀봉기판(4218), 씰재(4219)는 도19a의 기판(1910), 화소부(1902), FPC(1909), IC 칩(1918), IC 칩(1919), 밀봉 기판(1904), 씰재(1905)에 해당한다.
또한, 화소부(4212)의 트랜지스터의 반도체층에 아모퍼스 실리콘을 사용함으로써 저코스트화를 꾀할 수 있다. 또한, 대형의 표시 패널을 제작하는 것도 가능해 진다.
또한, 화소의 행방향 및 열방향으로 주사선 구동회로, 전위 공급선 구동회로 및 신호선 구동회로를 설치하지 않아도 좋다. 예를 들면, 도26a에 나타낸 것과 같이 IC 칩 위에 형성된 주변 구동회로(2601)가 도42b에 나타낸 전위 공급선 구동회로(4214), 주사선 구동회로(4213) 및 신호선 구동회로(4211)의 기능을 가지도록 해도 좋다. 또, 도26a의 기판(2600), 화소부(2602), FPC(2604), IC 칩(2605), IC 칩(2606), 밀봉기판(2607), 씰재(2608)는 도19a의 기판(1910), 화소부(1902), FPC(1909), IC 칩(1918), IC 칩(1919), 밀봉 기판(1904), 씰재(1905)에 해당한다.
또, 도26a의 표시장치의 신호선의 접속을 설명하는 모식도를 도26b에 나타낸다. 기판(2610), 주변 구동회로(2611), 화소부(2612), FPC(2613), FPC(2614)를 갖는다. FPC(2613)에서 주변 구동회로(2611)에 외부로부터의 신호 및 전원전위가 입력된다. 그리고, 주변 구동회로(2611)에서의 출력은, 화소부(2612)가 가지는 화소에 접속된 행방향 및 열방향의 신호선에 입력된다.
또한, 발광 소자(1918)에 적용가능한 발광 소자의 예를 도20a, b에 나타낸다. 즉, 실시형태1, 실시형태2, 실시형태3, 실시형태4 및 실시형태5에서 나타낸 화소에 적용가능한 발광 소자의 구성에 대해서 도20a, 도 29b을 사용하여 설명한다.
도20a의 발광 소자는, 기판(2001) 위에 양극(2002), 정공 주입 재료로 이루어진 정공주입층(2003), 그 위에 정공 수송 재료로 이루어진 정공수송층(2004), 발광층(2005), 전자수송 재료로 이루어진 전자수송층(2006), 전자 주입 재료로 이루어지는 전자주입층(2007), 그리고 음극(2008)을 적층시킨 소자 구조이다. 여기에서, 발광층(2005)은, 1종류의 발광 재료만으로 형성되는 일도 있지만, 2 종류 이상 의 재료로 형성되어도 좋다. 또 본 발명의 소자의 구조는, 이 구조에 한정되지 않는다.
또한, 도20에서 나타낸 각 기능층을 적층한 적층 구조 이외에, 고분자 화합물을 사용한 소자, 발광층에 삼중항 여기 상태로부터 발광하는 삼중항 발광 재료를 이용한 고효율 소자 등, 베리에이션은 다방면에 걸친다. 홀 블록층에 의해 캐리어의 재결합 영역을 제어하고, 발광 영역을 2개의 영역으로 나눔으로써 얻어진 백색 발광 소자 등에도 응용가능하다.
도20a에 나타내는 본 발명의 소자 제작 방법은, 우선, 양극(2002)(ITO)을 가지는 기판(2001)에 정공 주입 재료, 정공 수송 재료, 발광 재료를 순차적으로 증착한다. 다음에 전자수송 재료, 전자주입 재료를 증착하고, 최후에 음극(2008)을 증착하여 형성한다.
다음에 정공주입 재료, 정공수송 재료, 전자수송 재료, 전자주입 재료, 발광 재료의 재료에 적합한 재료를 이하에 열거한다.
정공주입 재료로서는, 유기 화합물이라면 포르피린계의 화합물이나, 프탈로시아닌(이하 「H2Pc」라고 적는다), 구리 프탈로시아닌(이하 「CuPc」라고 적는다) 등이 유효하다. 또한, 사용하는 정공수송 재료보다도 이온화퍼텐셜의 값이 작고, 또한, 정공수송 기능을 가지는 재료이면, 이것도 정공주입 재료로서 사용할 수 있다. 도전성 고분자 화합물에 화학 도핑을 시행한 재료도 있으며, 폴리스티렌 설폰산 (이하 「PSS」라고 적는다)을 도프한 폴리에틸렌디옥시티오펜(이하 「PEDOT」이라고 적는다)나, 폴리아닐린 등을 들 수 있다. 또한, 절연체의 고분자 화합물도 양 극의 평탄화의 점에서 유효해서, 폴리이미드(이하 「PI」라고 적는다)가 자주 사용된다. 또한, 무기 화합물도 사용할 수 있어, 금이나 백금 등의 금속박막 이외에, 산화 알루미늄(이하 「알루미나」라고 적는다)의 초박막 등이 있다.
정공수송 재료로서 가장 널리 사용하고 있는 것은, 방향족 아민계(즉, 벤젠 고리-질소의 결합을 가지는 것)의 화합물이다. 널리 사용하고 있는 재료로서, 4,4'-비스(디페닐아미노)-비페닐(이하, 「TAD」라고 적는다)이나, 그 유도체인 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]-비페닐(이하, 「TPD」라고 적는다), 4,4'-비스[N-(1-나프틸)-N-페닐아미노]-비페닐(이하, 「α-NPD」라고 적는다)이 있다. 4,4',4"-트리스(N,N-디페닐아미노)-트리페닐아민(이하, 「TDATA」라고 적는다), 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐아미노]-트리페닐아민(이하,「MTDATA」라고 적는다) 등의 스타버스트형 방향족 아민 화합물을 들 수 있다.
전자수송 재료로서는, 금속 착체가 자주 사용되고, 앞에 서술한 Alq, BAlq, 트리스(4-메틸-8-키놀리노라토)알루미늄(이하, 「Almq」라고 적는다), 비스(10-히드록시벤조[h]키놀리노라토)펠릴리움(이하, 「Bebq」라고 적는다) 등의 키놀린 골격 또는 벤조 키놀린 골격을 가지는 금속 착체 등이 있다. 또한, 비스[2-(2-히드록시페닐)-벤조옥사졸라토]아연(이하, 「Zn(BOX)2」이라고 적는다), 비스[2-(2-히드록시페닐)-벤조티아졸라토]아연(이하, 「Zn(BTZ)2」이라고 적는다) 등의 옥사졸계, 티아졸계 배위자를 가지는 금속 착체도 있다. 또한, 금속 착체 이외에도, 2-(4-비페닐)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(이하, 「PBD」라고 적는다), OXD-7 등 의 옥사디아졸 유도체, TAZ, 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페니릴)-20,4-트리아졸(이하, 「p-EtTAZ」라고 적는다) 등의 트리아졸 유도체, 바소펜안트롤린(이하, 「BPhen」이라고 적는다), BCP 등의 펜안트롤린 유도체가 전자수송성을 가진다.
전자주입 재료로서는, 위에서 서술한 전자수송 재료를 사용할 수 있다. 그 밖에, 불화 칼슘, 불화 리듐, 불화 세슘 등의 금속 할로겐화물이나, 산화 리튬 등의 알칼리 금속 산화물과 같은 절연체의 초박막이 자주 사용된다. 또한, 리튬 아세틸 아세토네이트(이하, 「Li(acac)」라고 적는다)나 8-키놀리노라토리튬(이하, 「Liq」라고 적는다) 등의 알칼리 금속 착체도 유효하다.
발광 재료로서는, 앞에 서술한 Alq, Almq, BeBq, BAlq, Zn(BOX)2, Zn(BTZ)2 등의 금속착체 이외에, 각종 형광색소가 유효하다. 형광 색소로서는, 청색의 4, 4'-비스(2,2-디페닐비닐)-비페닐이나, 적등색의 4-(디사아노메틸렌)-2-메틸-6-(p-디메틸아미노스티릴-4H-피란 등이 있다. 또한, 삼중항 발광 재료도 가능해서, 백금 또는 이리듐을 중심 금속으로 하는 착물이 주체이다. 삼중항 발광 재료로서, 트리스(2-페닐피리딘)이리듐, 비스(2-(4'-토릴)피리디나토-N,C2')아세틸아세토나토이리듐(이하 「acacIr(tpy)2」이라고 적는다), 2, 3, 7, 8, 20, 13, 17, 18-옥타에틸-21H, 23H 포르피린-백금 등이 알려져 있다.
이상에서 서술한 것과 같은 각 기능을 가지는 재료를, 각각 조합하여, 고신뢰성의 발광 소자를 제작할 수 있다.
또한, 실시형태1이나 실시형태2나 실시형태3 등에 나타낸 화소 구성의 트랜지스터의 극성을 반전하고, 전원전위나 저전원 전위가 설정되어 있는 배선의 전위를 반대로 하고, 주사선이나 신호선의 레벨을 반전시킴으로써 도20b에 나타낸 것과 같이 도20a와는 반대의 순서로 층을 형성한 발광 소자를 사용할 수 있다. 즉, 기판(2001) 위에 음극(2008), 전자주입 재료로 이루어진 전자주입층(2007), 그 위에 전자수송 재료로 이루어진 전자수송층(2006), 발광층(2005), 정공수송 재료로 이루어진 정공수송층(2004), 정공주입 재료로 이루어지는 정공주입층(2003), 그리고 양극(2002)을 적층시킨 소자 구조이다.
또한, 발광 소자는 발광을 끄집어내기 위해서 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 TFT 및 발광 소자를 형성하고, 기판과는 반대측의 면에서 발광을 추출하는 상면 출사나, 기판측의 면으로부터 발광을 추출하는 하면 출사나, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 출사 구조의 발광 소자가 있고, 본 발명의 화소 구성은 어떤 출사 구조의 발광 소자에도 적용할 수 있다.
상면 출사 구조의 발광 소자에 대해서 도21a를 사용하여 설명한다.
기판(2100) 위에 구동용 TFT(2101)가 형성되고, 구동용 TFT(2101)의 소스 전극에 접해서 제1의 전극(2102)이 형성되고, 그 위에 유기 화합물을 포함하는 층(2103)과 제2의 전극(2104)이 형성되어 있다.
또한, 제1의 전극(2102)은 발광 소자의 양극이다. 그리고 제2의 전극(2104)은 발광 소자의 음극이다. 즉, 제1의 전극(2102)과 제2의 전극(2104)에서 유기 화 합물을 포함하는 층(2103)이 끼워져 있는 곳이 발광 소자가 된다.
또한, 여기에서, 양극으로서 기능하는 제1의 전극(2102)에 사용하는 재료로서는, 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, 질화 티탄막, 크롬막, 텅스텐막, Zn막, Pt막 등의 단층막 이외에, 질화 티탄과 알루미늄을 주성분으로 하는 막과의 적층, 질화 티탄막과 알루미늄을 주성분으로 하는 막과 질화 티탄막과의 3층 구조 등을 사용할 수 있다. 또, 적층 구조로 하면, 배선으로서의 저항도 낮아, 양호한 오믹 콘택트가 얻어져, 또한, 양극으로서 기능시킬 수 있다. 빛을 반사하는 금속막을 사용함으로써 빛을 투과시키지 않는 양극을 형성 할 수 있다.
또한, 음극으로서 기능하는 제2의 전극(2104)에 사용하는 재료로서는, 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이들의 합금 MgAg, MgIn, AILi, CaF2, 또는 CaN)로 이루어진 금속 박막과, 투명 도전막(ITO(인듐 주석 산화물), 인듐 아연 산화물(IZO), 산화 아연(ZnO) 등)과의 적층을 사용하는 것이 좋다. 이렇게 해서 얇은 금속 박막과, 투명성을 가지는 투명 도전막을 사용함으로써 빛을 투과시키는 것이 가능한 음극을 형성할 수 있다.
이렇게 해서, 도21a의 화살표로 나타낸 것과 같이 발광 소자로부터의 빛을 상면으로 추출하는 것이 가능하게 된다. 즉, 도19의 표시 패널에 적용했을 경우에는, 기판(1910)측으로 빛이 출사하게 된다. 따라서, 상면 출사 구조의 발광 소자를 표시장치에 사용할 경우에는 밀봉 기판(1904)은 광 투과성을 가지는 기판을 사용한다.
또한, 광학 필름을 설치할 경우에는, 밀봉 기판(1904)에 광학 필름을 설치하면 좋다.
또, 도21의 화소 구성의 경우에는, 제1의 전극(2102)을 음극으로서 기능하는 MgAg, MgIn, AILi 등의 일함수가 작은 재료로 이루어진 금속막을 사용할 수 있다. 그리고, 제2의 전극(2104)에는 ITO(인듐 주석 산화물)막, 인듐 아연 산화물(IZO) 등의 투명 도전막을 사용할 수 있다. 따라서, 이 구성에 의하면, 상면 출사의 투과율을 높게 할 수 있다.
또한, 하면 출사 구조의 발광 소자에 대해서 도21b를 사용하여 설명한다. 출사 구조 이외는 도21a와 같은 구조의 발광 소자이기 때문에 동일한 부호를 사용하여 설명한다.
여기에서, 양극으로서 기능하는 제1의 전극(2102)에 사용하는 재료로서는, 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, ITO(인듐 주석 산화물)막, 인듐 아연 산화물(IZO)막 등의 투명 도전막을 사용할 수 있다. 투명성을 가지는 투명 도전막을 사용함으로써 빛을 투과시키는 것이 가능한 양극을 형성할 수 있다.
또한, 음극으로서 기능하는 제2의 전극(2104)에 사용하는 재료로서는, 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이들의 합금 MgAg, MgIn, AILi, CaF2, 또는 CaN)로 이루어진 금속막을 사용할 수 있다. 이렇게 해서, 빛을 반사하는 금속막을 사용함으로써 빛이 투과하지 않는 음극을 형성할 수 있다.
이렇게 해서, 도21b의 화살표에 나타낸 것과 같이 발광 소자로부터의 빛을 하면으로 추출하는 것이 가능하게 된다. 즉, 도19의 표시 패널에 적용했을 경우에는, 기판(1910)측으로 빛이 출사하게 된다. 따라서, 하면 출사 구조의 발광 소자를 표시장치에 사용할 경우에는 기판(1910)은 광 투과성을 가지는 기판을 사용한다.
또한, 광학 필름을 설치할 경우에는, 기판(1910)에 광학 필름을 설치하면 좋다.
양면 출사 구조의 발광 소자에 대해서 도21c를 사용하여 설명한다. 출사 구조 이외는 도21a와 같은 구조의 발광 소자이기 때문에 동일한 부호를 사용하여 설명한다.
여기에서, 양극으로서 기능하는 제1의 전극(2102)에 사용하는 재료로서는, 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, ITO(인듐 주석 산화물)막, 인듐 아연 산화물(IZO)막 등의 투명 도전막을 사용할 수 있다. 투명성을 가지는 투명 도전막을 사용함으로써 빛을 투과시키는 것이 가능한 양극을 형성 할 수 있다.
또한, 음극으로서 기능하는 제2의 전극(2104)에 사용하는 재료로서는, 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이것들의 합금 MgAg, MgIn, AILi, CaF2, 또는 CaN)로 이루어진 금속 박막과, 투명 도전막(ITO(인듐 주석 산화물), 산화 인듐 산화 아연 합금(In2O3-ZnO), 산화아연(ZnO) 등)과의 적층을 사용하는 것이 좋다. 이렇게 해서 얇은 금속박막과, 투명성을 가지는 투명 도전막을 사용함으로써 빛을 투과시키는 것이 가능한 음극을 형성 할 수 있다.
이렇게 해서, 도21c의 화살표에 나타낸 것과 같이 발광 소자로부터의 빛을 양면에 추출하는 것이 가능하게 된다. 즉, 도19의 표시 패널에 적용했을 경우에는, 기판(1910)측과 밀봉 기판(1904)측으로 빛이 출사하게 된다. 따라서, 양면출사 구조의 발광 소자를 표시장치에 사용할 경우에는 기판(1910) 및 밀봉 기판(1904)은 모두 광 투과성을 가지는 기판을 사용한다.
또한, 광학 필름을 설치할 경우에는, 기판(1910) 및 밀봉 기판(1904)의 양쪽에 광학 필름을 설치하면 좋다.
또한, 백색의 발광 소자와 칼라 필터를 이용하여 풀칼라 표시를 실현하는 표시장치에도 본 발명을 적용하는 것이 가능하다.
도22에 나타낸 것과 같이 기판(2200) 위에 하지막(2202)이 형성되고, 그 위에 구동용 TFT(2201)가 형성되며, 구동용 TFT(2201)의 소스 전극에 접해서 제1의 전극(2203)이 형성되고, 그 위에 유기 화합물을 포함하는 층(2204)과 제2의 전극(2205)이 형성되어 있다.
또한, 제1의 전극(2203)은 발광 소자의 양극이다. 그리고 제2의 전극(2205)은 발광 소자의 음극이다. 즉, 제1의 전극(2203)과 제2의 전극(2205)으로 유기 화합물을 포함하는 층(2204)이 끼워져 있는 곳이 발광 소자가 된다. 도22의 구성에서는 백색광을 발광한다. 그리고, 발광 소자의 상부에 적색의 칼라 필터(2206R), 녹색의칼라 필터(2206G), 청색의 칼라 필터(2206B)가 설치되어 있어, 풀칼라 표시를 행할 수 있다. 또한, 이들 칼라 필터를 격리하는 블랙 매트릭스(BM이라고도 한다)(2207)가 설치된다.
이때, 본 발명은 흑백 발광소자를 사용하는 표시장치 이외에 풀칼라 표시를 구현하는 표시장치에도 적용가능하다. 예를 들어, 이 표시장치는, 적색(R) 발광소자, 녹색(G) 발광소자와 청색(B) 발광소자가 적색 칼라필터, 녹색 칼라필터 및 청색 칼라필터를 각각 구비한 구조를 갖는 표시장치가 사용될 수도 있다. 이 구조를 적용함으로써, 발광소자 각각으로부터의 바람직하지 않은 빛 주파수의 성분이 제거되어, 색 순도가 향상됨으로써, 칼라 표시가 적절히 행해질 수 있다. 또한, 반사광을 줄이는 컬라 필터는 편광기를 상요하지 않고도 외부 광이 반사되는 것을 방지한다. 따라서, 편광기에 기인한 광 투과율의 감소없이도 반사된 외부 광이 억제된다.
전술한 발광 소자의 구성은 조합해서 사용할 수 있고, 본 발명의 화소 구성을 가지는 표시장치에 적절히 사용할 수 있다. 또한, 전술한 표시 패널의 구성이나, 발광 소자는 예시이며, 물론 본 발명의 화소 구성은 다른 구성의 표시장치에 적용 할 수도 있다.
다음에 표시 패널의 화소부의 부분 단면도를 나타낸다.
우선, 트랜지스터의 반도체층에 폴리실리콘(p-Si:H)막을 사용한 경우에 대해서 도23a 내지 도24b를 사용하여 설명한다.
여기에서, 반도체층은, 예를 들면, 기판 위에 아모퍼스 실리콘(a-Si)막을 공지의 성막법으로 형성한다. 또, 아모퍼스 실리콘 막에 한정하는 필요는 없고, 비정질 구조를 포함하는 반도체막(미결정 반도체막을 포함한다)이면 좋다. 또한, 비정질 실리콘 게르마늄 등의 비정질 구조를 포함하는 화합물 반도체막이라도 좋다.
그리고, 아모퍼스 실리콘 막을 레이저 결정화법이나, RTA나 퍼니스 아닐로를 사용한 열결정화법이나, 결정화를 조장하는 금속 원소를 사용한 열결정화법 등에 의하여 결정화시킨다. 물론, 이것들을 조합해 가도 좋다.
전술한 결정화에 의해, 비정질 반도체막에 부분적으로 결정화된 영역이 형성된다.
또한, 부분적으로 결정성을 향상시킬 수 있었던 결정성 반도체막을 원하는 형상으로 패터닝하고, 결정화된 영역으로부터 섬 형상의 반도체막을 형성한다. 이 반도체막을 트랜지스터의 반도체층에 사용한다.
도23 및 도 23b에 나타낸 것과 같이 기판(23101) 위에 하지막(23102)이 형성되고, 그 위에 반도체층이 형성되어 있다. 반도체층은 구동 트랜지스터(23118)의 채널 형성 영역(23103), LDD 영역(23104) 및 소스 또는 드레인 영역이 되는 불순물 영역(23105), 및 용량소자(23119)의 하부 전극이 되는 채널 형성 영역(23106), LDD 영역(23107) 및 불순물 영역(23108)을 가진다. 또, 채널 형성 영역(23103) 및 채널 형성 영역(23106)은 채널 도프가 행해지고 있어도 좋다.
기판은 글래스 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 또한, 하지막(23102)으로서는, 질화 알루미늄(AIN)나 산화 규소(SiO2), 산화 질화 규소(SiOxNy) 등의 단층이나 이것들의 적층을 사용할 수 있다.
반도체층 상에는 게이트 절연막(2309)을 거쳐서 게이트 전극(23110) 및 용량소자의 상부 전극(23111)이 형성되어 있다.
구동 트랜지스터(23118) 및 용량소자(23119)를 덮어서 층간 절연막(23112)이 형성되고, 층간 절연막(23112) 위에 콘택홀을 거쳐서 배선(23113)이 불순물 영역(23105)와 접하고 있다. 배선(23113)에 접해서 화소전극(23114)이 형성되고, 화소전극(23114)의 단부 및 배선(23113)을 덮어서 절연물(23115)이 형성되어 있다. 여기에서는, 포지티브형의 감광성 아크릴 수지막을 사용함으로써 형성한다. 그리고, 화소전극(23114) 위에 유기 화합물을 포함하는 층(23116) 및 대향 전극(23117)이 형성되고, 화소전극(23114)과 대향 전극(23117)에서 유기 화합물을 포함하는 층(23116)이 끼워진 영역에서는 발광 소자(23120)가 형성되어 있다.
또한, 도23b에 나타낸 것과 같이 용량소자(23119)의 하부 전극의 일부를 구성하는 LDD 영역이, 상부 전극(2311)과 겹치는 것 같은 영역(23202)을 설치하여도 좋다. 또, 도23a와 공통되는 곳은 공통인 부호를 사용하고, 설명은 생략한다.
또한, 도24a에 나타낸 것과 같이 구동 트랜지스터(23117)의 불순물 영역(23105)에 접하는 배선(23113)과 같은 층에 형성된 제2의 상부 전극(23301)을 가지고 있어도 좋다. 또, 도23a와 공통되는 곳은 공통의 부호를 사용하여, 설명은 생략한다. 제2의 상부 전극(23301)과 상부 전극(23111)에서 층간절연물(23112)을 끼워넣어, 제2의 용량소자를 구성하고 있다. 또한, 제2의 상부 전극(23301)은 불순물 영역(23108)에 접하여 있기 때문에, 상부 전극(23111)과 채널 형성 영역(23106)에서 게이트 절연막(23102)을 끼워서 구성되는 제1의 용량소자와, 상부 전극과 제2의 상부 전극(23301)으로 층간 절연막(23112)을 끼워서 구성되는 제2의 용량소자가 병렬로 접속되어, 제1의 용량소자와 제2의 용량소자로 이루어진 용량소자(23302)를 구성하고 있다. 이 용량소자(23302)의 용량은 제1의 용량소자와 제2의 용량소자의 용량을 가산한 합성 용량이기 때문에, 작은 면적으로 큰 용량의 용량소자를 형성 할 수 있다. 즉, 본 발명의 화소 구성의 용량소자로서 사용함으로써 개구율의 향상을 꾀할 수 있다.
또한, 도24b에 나타낸 것과 같은 용량소자의 구성으로 하여도 좋다. 기판(24101) 위에 하지막(24102)이 형성되고, 그 위에 반도체층이 형성되어 있다. 반도체층은 구동 트랜지스터(24118)의 채널 형성 영역(24103), LDD 영역(24104) 및 소스 또는 드레인 영역이 되는 불순물 영역(24105)을 가진다. 또, 채널 형성 영역(24103)은 채널 도프가 행해지고 있어도 좋다.
기판은 글래스 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 또한, 하지막(23102)으로서는, 질화 알루미늄(AIN)이나 산화 규소(SiO2), 산화 질화 규소(SiOxNy) 등의 단층이나 이것들의 적층을 사용할 수 있다.
반도체층 상에는 게이트 절연막(24106)을 거쳐서 게이트 전극(24107) 및 제1의 전극(24108)이 형성되어 있다.
구동 트랜지스터(24118) 및 제1의 전극(24108)을 덮어서 제1의 층간 절연막(24109)이 형성되고 제1의 층간 절연막(24109) 위에 콘택홀을 거쳐서 배선(24110)이 불순물 영역(24105)과 접하고 있다. 또한, 배선(24110)과 같은 재료로 이루어진 같은 층의 제2의 전극(24111)이 형성된다.
또한, 배선(24110) 및 제2의 전극(24111)을 덮도록 제2의 층간 절연막(24112)이 형성되고, 제2의 층간 절연막(24112) 위에 콘택홀을 거쳐서, 배선 (24110)과 접해서 화소전극(24113)이 형성되어 있다. 또한, 화소전극(24113)과 같은 재료로 이루어진 같은 층의 제3의 전극(24114)이 형성되어 있다. 여기에서, 제1의 전극(24108), 제2의 전극(24111) 및 제3의 전극(24114)으로 이루어진 용량소자(24119)가 형성된다.
화소전극(24113)과 제3의 전극(24114)의 단부를 덮어서 절연물(24115)이 형성되거, 절연물(24115) 및 제3의 전극(24114) 위에 유기 화합물을 포함하는 층(24116) 및 대향 전극(24117)이 형성되고, 화소전극(24113)과 대향 전극(24117)에서 유기 화합물을 포함하는 층(24116)이 끼워진 영역에서는 발광 소자(24120)가 형성되어 있다.
상기한 바와 같이, 결정성 반도체막을 반도체층에 사용한 트랜지스터의 구성은 도23a 내지 도 24b에 나타낸 것과 같은 구성을 들 수 있다. 또, 도23 및 도24에 나타낸 트랜지스터의 구조는 톱 게이트의 구조의 트랜지스터의 일례이다. 즉, LDD 영역은 게이트 전극과 겹쳐 있어도 좋고, 게이트 전극과 겹치지 않고 있어도 좋으며, 또는 LDD 영역의 일부의 영역가 겹쳐 있어도 좋다, 또한, 게이트 전극은 테이퍼 형상이어도 좋고, 게이트 전극의 테이퍼부의 하부에 LDD 영역이 자기정합적으로 설치되어도 좋다. 또한, 게이트 전극은 2개로 한정되지 않고 3개 이상의 멀티 게이트 구조라도 좋으며, 하나의 게이트 전극이라도 좋다.
본 발명의 화소를 구성하는 트랜지스터의 반도체층(채널 형성 영역이나 소스 영역이나 드레인 영역 등)에 결정성 반도체막을 사용함으로써 예를 들면, 도2에 있어서의 주사선 구동회로(202) 및 신호선 구동회로(201)를 화소부(203)와 일체로 형 성하는 것이 용이해진다. 또한, 도13의 구성에 있어서는, 버퍼(1301)나 버퍼(1302)와 일체로 형성이 용이해진다. 또한, 도2의 신호선 구동회로(201)의 일부를 화소부(203)와 일체 형성하고, 일부는 IC 칩 위에 형성해서 도19a 및 도19b의 표시 패널에 나타낸 것과 같이 COG 등으로 설치해도 좋다. 이렇게 해서, 제조 코스트의 삭감을 꾀할 수 있다.
또한, 반도체층에 폴리실리콘(p-Si:H)을 사용한 트랜지스터의 구성으로서, 기판과 반도체층의 사이에 게이트 전극이 끼워진 구조, 즉, 반도체층의 아래에 게이트 전극이 위치하는 보텀 게이트의 트랜지스터를 적용한 표시 패널의 부분 단면을 도27a 및 도 27b에 나타낸다.
기판(2701) 위에 하지막(2702)이 형성되어 있다. 또한, 하지막(2702) 위에 게이트 전극(2703)이 형성되어 있다. 또한, 게이트 전극과 같은 층에 같은 재료로 이루어진 제1의 전극(2704)이 형성되어 있다. 게이트 전극(2703)의 재료에는 인이 첨가된 다결정 실리콘을 사용할 수 있다. 다결정 실리콘 이외에, 금속과 실리콘의 화합물인 실리사이드이어도 좋다.
또한, 게이트 전극(2703) 및 제1의 전극(2704)을 덮도록 게이트 절연막(2705)이 형성되어 있다. 게이트 절연막(2705)으로서는 산화 규소막이나 질화 규소막 등을 사용할 수 있다.
또한, 게이트 절연막(2705) 위에, 반도체층이 형성되어 있다. 반도체층은 구동 트랜지스터(2722)의 채널 형성 영역(2706), LDD 영역(2707) 및 소스 또는 드레인 영역이 되는 불순물 영역(2708), 및 용량소자(2723)의 제2의 전극이 되는 채널 형성 영역(2709), LDD 영역(2710) 및 불순물 영역(2711)을 가진다. 또, 채널 형성 영역(2706) 및 채널 형성 영역(2709)은 채널 도프가 행해지고 있어도 좋다.
기판은 글래스 기판, 석영기판, 세라믹 기판 등을 사용할 수 있다. 또한, 하지막(2702)으로서는, 질화 알루미늄(AIN)이나 산화 규소(SiO2), 산화 질화 규소(SiOxNy) 등의 단층이나 이것들의 적층을 사용할 수 있다.
반도체층을 덮어서 제1의 층간절연막(2712)이 형성되고, 제1의 층간 절연막(2712) 위에 콘택홀을 거쳐서 배선(2713)이 불순물 영역(2708)과 접하고 있다. 또한, 배선(2713)과 같은 층에 같은 재료로 제3의 전극(2714)이 형성되어 있다. 제1의 전극(2704), 채널 형성 영역(2709), 제3의 전극(2714)에 의해 용량소자(2723)가 구성되어 있다.
또한, 제1의 층간 절연막(2712)에는 개구부(2715)가 형성되어 있다. 구동 트랜지스터(2722), 용량소자(2723) 및 개구부(2715)를 덮도록 제2의 층간 절연막(2716)이 형성되고, 제2의 층간 절연막(2716) 위에 콘택홀을 거쳐서, 화소전극(2717)이 형성되어 있다. 또한, 화소전극(2717)의 단부를 덮어서 절연물(2718)이 형성되어 있다. 예를 들면, 포지티브형의 감광성 아크릴 수지막을 사용할 수 있다. 그리고, 화소전극(2718) 위에 유기 화합물을 포함하는 층(2719) 및 대향 전극(2720)이 형성되고, 화소전극(2717)과 대향 전극(2720)에 유기 화합물을 포함하는 층(2719)이 끼워진 영역에서는 발광 소자(2721)가 형성되어 있다. 그리고, 발광 소자(2721)의 하부에 개구부(2715)가 위치하고 있다. 즉, 발광 소자(2721)로부터의 발광을 기판측에서 추출할 때에는 개구부(2715)을 가지기 때문에 투과율을 높일 수 있다.
또한, 도27a에 있어서 화소전극(2717)과 같은 층에 같은 재료를 이용하여 제4의 전극(2724)을 형성하고, 도27b와 같은 구성으로 하여도 좋다. 그러면, 제1의 전극(2704), 제2의 전극, 제3의 전극(2714) 및 제4의 전극(2724)으로 구성되는 용량소자(2725)를 형성 할 수 있다.
다음에 트랜지스터의 반도체층에 아모퍼스 실리콘(a-Si:H)막을 사용했을 경우에 관하여 설명한다. 도28a 및 도 28b에는 톱 게이트의 트랜지스터, 도29a 내지 도30b에는 보텀 게이트의 트랜지스터의 경우에 대해서 나타낸다.
아모퍼스 실리콘을 반도체층에 사용한 톱 게이트 구조의 트랜지스터의 단면을 도28a에 나타낸다. 기판(2801) 위에 하지막(2802)이 형성되어 있다. 또한, 하지막(2802) 위에 화소전극(2803)이 형성되어 있다. 또한, 화소전극(2803)과 같은 층에 같은 재료로 이루어진 제1의 전극(2804)이 형성되어 있다.
기판은 글래스 기판, 석영기판, 세라믹 기판 등을 사용할 수 있다. 또한, 하지막(2702)으로서는, 질화 알루미늄(AIN)이나 산화 규소(SiO2), 산화 질화 규소(SiOxNy) 등의 단층이나 이것들의 적층을 사용할 수 있다.
또한, 하지막(2802) 위에 배선(2805) 및 배선(2806)이 형성되고, 화소전극(2803)의 단부가 배선(2805)으로 덮어져 있다. 배선(2805) 및 배선(2806)의 상부에 N형의 도전형을 가지는 N형 반도체층(2807) 및 N형 반도체층(2808)이 형성되어 있 다. 또한, 배선(2806)과 배선(2805)의 사이로서, 하지막(2809) 위에 반도체층(2809)이 형성되어 있다. 그리고, 반도체층(2809)의 일부는 N형 반도체층(2807) 및 N형 반도체층(2808) 위에까지 연장되어 있다. 또, 이 반도체층은 아모퍼스 실리콘(a-Si:H), 미결정 반도체(μ-Si:H) 등의 비결정성을 가지는 반도체막으로 형성되어 있다. 또한, 반도체층(2809) 위에 게이트 절연막(2810)이 형성되어 있다. 또한, 게이트 절연막(2810)과 같은 층의 같은 재료로 이루어진 절연막(2811)이 제1의 전극(2804) 위에도 형성되어 있다. 또, 게이트 절연막(2810)으로서는 산화 규소막이나 질화 규소막 등을 사용할 수 있다.
또한, 게이트 절연막(2810) 위에, 게이트 전극(2812)이 형성되어 있다. 또한, 게이트 전극과 같은 층을 같은 재료인 제2의 전극(2813)이 제1의 전극(2811) 위에 절연막(2811)을 거쳐서 형성되어 있다. 제1의 전극(2804) 및 제2의 전극(2813)에서 절연막(2811)이 끼워진 용량소자(2819)가 형성되어 있다. 또한, 화소전극(2803)의 단부, 구동 트랜지스터(2818) 및 용량소자(2819)를 덮어, 층간 절연막(2814)이 형성되어 있다.
층간절연물(2814) 및 그것의 개구부에 위치하는 화소전극(2803) 위에 유기 화합물을 포함하는 층(2815) 및 대향 전극(2816)이 형성되고, 화소전극(2803)과 대향 전극(2816)에서 유기 화합물을 포함하는 층(2815)이 끼워진 영역에서는 발광 소자(2817)가 형성되어 있다.
또한, 도28a에 나타내는 제1의 전극(2804)을 도28b에 나타낸 것과 같이 제1의 전극(2820)로 형성해도 좋다. 제1의 전극(2820)은 배선 2805 및 2806과 같은 층 의 동일재료로 형성되어 있다.
또한, 아모퍼스 실리콘을 반도체층에 사용한 보텀 게이트 구조의 트랜지스터를 사용한 표시 패널의 부분 단면을 도29a 및 도 29b에 나타낸다.
기판(2901) 위에 하지막(2902)이 형성되어 있다. 또한, 하지막(2902) 위에 게이트 전극(2903)이 형성되어 있다. 또한, 게이트 전극과 같은 층에 같은 재료로 이루어진 제1의 전극(2904)이 형성되어 있다. 게이트 전극(2903)의 재료에는 인이 첨가된 다결정 실리콘을 사용할 수 있다. 다결정 실리콘 이외에, 금속과 실리콘의 화합물인 실리사이드이어도 좋다.
또한, 게이트 전극(2903) 및 제1의 전극(2904)을 덮도록 게이트 절연막(2905)이 형성되어 있다. 게이트 절연막(2905)으로서는 산화 규소막이나 질화 규소막 등을 사용할 수 있다.
또한, 게이트 절연막(2905) 위에, 반도체층(2906)이 형성되어 있다. 또한, 반도체층(2906)과 같은 층에 같은 재료로 이루어진 반도체층(2907)이 형성되어 있다.
기판은 글래스 기판, 석영기판, 세라믹 기판등을 사용할 수 있다. 또한, 하지막(2702)으로서는, 질화 알루미늄(AIN)이나 산화 규소(SiO2), 산화 질화 규소(SiOxNy) 등의 단층이나 이것들의 적층을 사용할 수 있다.
반도체층(2906) 상에는 N형의 도전성을 가지는 N형 반도체층(2908, 2909)이 형성되고, 반도체층(2907) 상에는 N형 반도체층(2910)이 형성되어 있다.
N형 반도체층(2908, 2909, 2910) 상에는 각각 배선(2911, 2912)이 형성되고, N 형 반도체층(2910) 상에는 배선 2911 및 2912과 같은 층의 동일 재료로 이루어진 도전층(2913)이 형성되어 있다.
반도체층(2907), N형 반도체층(2910) 및 도전층(2913)으로 이루어진 제2의 전극이 구성된다. 또, 이 제2의 전극과 제1의 전극(2904)에서 게이트 절연막(2902)을 끼운 구조의 용량소자(2920)가 형성되어 있다.
또한, 배선(2911)의 한쪽의 단부는 연재하고, 그 연재한 배선(2911) 상부에 접해서 화소전극(2914)이 형성되어 있다.
또한, 화소전극(2914)의 단부, 구동 트랜지스터(2919) 및 용량소자(2920)를 덮도록 절연물(2913)이 형성되어 있다.
화소전극(2914) 및 절연물(2915) 상에는 유기 화합물을 포함하는 층(2916) 및 대향 전극(2917)이 형성되고, 화소전극(2914)과 대향 전극(2917)에서 유기 화합물을 포함하는 층(2916)이 끼워진 영역에서는 발광 소자(2918)가 형성되어 있다.
용량소자의 제2의 전극의 일부가 되는 반도체층(207) 및 N형 반도체층(2910)은 설치하지 않아도 좋다. 즉 제2의 전극은 도전층(2913)으로 하고, 제1의 전극(2904)과 도전층(2913)으로 게이트 절연막이 끼워진 구조의 용량소자로 하여도 좋다.
또, 도29a에 있어서, 배선(2911)을 형성하기 전에 화소전극(2914)을 형성함으로써 도29b에 나타낸 것과 같은, 화소전극(2914)으로 이루어진 제2의 전극(2921)과 제1의 전극(2904)에서 게이트 절연막(2905)이 끼워진 구조의 용량소자(2922)를 형성할 수 있다.
또, 도29a 및 도 29b에서는, 역 스태거형의 채널 에칭 구조의 트랜지스터에 대해서 나타냈지만, 물론 채널 보호 구조의 트랜지스터이어도 좋다. 채널 보호 구조의 트랜지스터의 경우에 대해서, 도30a 및 도 30b를 사용하여 설명한다.
도30a에 나타내는 채널 보호형 구조의 트랜지스터는 도29a에 나타낸 채널 에칭 구조의 구동 트랜지스터(2919)의 반도체층(2906)의 채널이 형성되는 영역위에 에칭의 마스크가 되는 절연물(3001)이 설치되어 있는 점이 다르고, 다른 공통되어 있는 점은 공통인 부호를 사용하고 있다.
또한, 마찬가지로, 도30b에 나타내는 채널 보호형 구조의 트랜지스터는 도29b에 나타낸 채널 에칭 구조의 구동 트랜지스터(2919)의 반도체층(2906)의 채널이 형성되는 영역 위에 에칭의 마스크가 되는 절연물(3001)이 설치되어 있는 점이 다르고, 다른 공통되어 있는 점은 공통인 부호를 사용하고 있다.
본 발명의 화소를 구성하는 트랜지스터의 반도체층(채널 형성 영역이나 소스 영역이나 드레인 영역 등)에 비정질 반도체막을 사용함으로써 제조 코스트를 삭감 할 수 있다.
또, 본 발명의 화소 구성에 적용할 수 있는 트랜지스터의 구조나, 용량소자의 구조는 전술한 구성에 한정되지 않고, 다양한 구성의 트랜지스터의 구조나, 용량소자의 구조의 것을 사용할 수 있다.
(실시형태7)
본 발명은 다양한 전자기기에 적용할 수 있다. 구체적으로는 전자기기의 표시부에 적용할 수 있다. 그러한 전자기기로서, 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 내비게이션시스템, 음향재생장치(카 오디오, 오디오 콤포넌트, 컴퓨터, 게임 기기, 휴대 정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 Digital Versatile Disc(DVD) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다.
도44a는 디스플레이이며, 케이싱(44001), 지지대(44002), 표시부(44003), 스피커부(44004), 비디오 입력 단자(44005) 등을 포함한다. 본 발명의 화소 구성을 가지는 표시장치를 표시부(44003)에 사용할 수 있다. 또, 디스플레이는, 퍼스널컴퓨터용, 텔레비전 방송 수신용, 광고 표시용 등의 모든 정보표시용 표시장치가 포함된다. 본 발명을 표시부(44003)에 사용한 디스플레이는, 화소의 개구율이 높아 상세한 표시가 가능해 진다.
도44b는 카메라이며, 본체(44101), 표시부(44102), 수상부(44103), 조작 키(44104), 외부 접속 포트(44105), 셔터(44106) 등을 포함한다.
최근, 디지털 카메라 등의 고성능화에 따라 생산 경쟁은 격화되고 있다. 그리고, 어떻게 고성능의 것을 저가격으로 억제할지가 중요하게 된다. 본 발명을 표시부(44102)에 사용한 디지털 카메라는, 화소의 개구율이 높아 상세한 표시가 가능해 진다.
도44c는 컴퓨터이며, 본체(44201), 케이싱(44202), 표시부(44203), 키보드 (44204), 외부 접속 포트(442050, 포인팅 마우스(44206) 등을 포함한다. 본 발명을 표시부(44203)에 사용한 컴퓨터는, 화소의 개구율이 높아 상세한 표시가 가능해 진다.
도44d는 모바일 컴퓨터이며, 본체(44301), 표시부(44302), 스위치(44303), 조작 키(44304), 적외선 포트(44305) 등을 포함한다. 본 발명을 표시부(44302)에 사용한 모바일 컴퓨터는, 화소의 개구율이 높아 상세한 표시가 가능해 진다.
도44e는 기록 매체를 구비한 휴대형의 화상재생장치(구체적으로는 DVD 재생장치)이며, 본체(44401), 케이싱(44402), 표시부 A(44403), 표시부 B(44404), 기록 매체(DVD 등) 판독부(44405), 조작 키(44406), 스피커부(44407) 등을 포함한다. 표시부 A(44403)는 주로 화상정보를 표시하고, 표시부 B(44404)은 주로 문자정보를 표시할 수 있다. 본 발명을 표시부 A(44403)나 표시부 B(44404)에 사용한 화상재생장치는, 화소의 개구율이 높아 상세한 표시가 가능해 진다.
도44f는 고글형 디스플레이이며, 본체(44501), 표시부(44502), 암부(44503)를 포함한다. 본 발명을 표시부(44502)에 사용한 고글형 디스플레이는, 화소의 개구율이 높아 상세한 표시가 가능해 진다.
도44g는 비디오 카메라이며, 본체(442001), 표시부(442002), 케이싱(442003), 외부 접속 포트(442004), 리모트 컨트롤 수신부(442005), 수상부(442006), 배터리(442007), 음성 입력부(442008), 조작 키(442009) 등을 포함한다. 본 발명을 표시부(442002)에 사용한 비디오 카메라는, 화소의 개구율이 높아 상세한 표시가 가능해 진다.
도44h는 휴대전화기이며, 본체(44701), 케이싱(44702), 표시부(44703), 음성 입력부(44704), 음성출력부(44705), 조작 키(44706), 외부 접속 포트(44707), 안테나(44708) 등을 포함한다.
최근, 휴대전화기는 게임 기능이나 카메라 기능, 전자 머니 기능 등을 탑재하여, 고부가가치의 휴대전화기의 니즈가 강해지고 있다. 또한, 디스플레이도 고 정밀한 것이 요구되고 있다. 본 발명을 표시부(44703)에 사용한 휴대전화기는, 화소의 개구율이 높아 상세한 표시가 가능해 진다.
또한, 개구율이 향상됨으로써, 도21c에 나타낸 것과 같은 양면출사 구조의 표시장치를 표시부에 가져, 부가가치가 높고, 고정밀한 표시부를 가지는 휴대전화를 제공할 수 있다.
이와 같이 다기능화하여, 휴대전화기는 사용빈도가 높아지는 한편으로, 1회의 충전에 의해 장시간 사용할 수 있는 것이 요구된다.
예를 들면, 도42b에 나타낸 것과 같이 주변 구동회로를 IC 칩 위에 형성하고, CMOS 등을 사용함으로써 저소비전력화를 꾀하는 것이 가능하다.
이와 같이 본 발명은, 모든 전자기기에 적용하는 것이 가능하다.
[실시예1]
본 실시예에 있어서, 본 발명의 화소 구성을 사용한 표시장치를 표시부에 가지는 휴대전화의 구성예에 대해서 도47을 사용하여 설명한다.
표시 패널(4710)은 하우징(4700)에 탈착하도록 삽입된다. 하우징(4700)은 표 시 패널(4710)의 사이즈에 맞추어, 형상이나 치수를 적절히 변경 할 수 있다. 표시 패널(4710)을 고정한 하우징(4700)은 인쇄 기판(4701)에 끼워져 모듈로서 조립할 수 있다.
표시 패널(4710)은 FPC(4711)를 거쳐서 인쇄 기판(4701)에 접속된다. 인쇄 기판(4701)에는, 스피커(4702), 마이크로폰(4703), 송수신회로(4704), CPU 및 콘트롤러 등을 포함하는 신호처리회로(4705)가 형성되어 있다. 이러한 모듈과, 입력 수단(4706), 배터리(4707)를 조합하여, 케이싱(4709)에 수납한다. 표시 패널(4710)의 화소부는 케이싱(4709)에 형성된 통로창으로 시인할 수 있도록 배치한다.
표시 패널(4710)은, 화소부와 일부의 주변 구동회로(복수의 구동회로 중 동작 주파수가 낮은 구동회로)을 기판 위에 TFT를 이용하여 일체 형성하고, 일부의 주변 구동회로(복수의 구동회로 중 동작 주파수가 높은 구동회로)을 IC 칩 위에 형성하고, 그 IC 칩을 COG(Chip On Glass)로 표시 패널(4710)에 설치해도 좋다. 혹은, 그 IC 칩을 TAB(Tape Auto Bonding)이나 인쇄 기판을 이용하여 글래스 기판과 접속해도 좋다. 또, 일부의 주변 구동회로를 기판 위에 화소부와 일체 형성하고, 다른 주변 구동회로를 형성한 IC 칩을 COG 등으로 설치한 표시 패널의 구성은 도42a에 일례를 나타내고 있다. 이러한 구성으로 함으로써 표시장치의 저소비전력화를 꾀하여, 휴대전화기의 1회의 충전에 의한 사용 시간을 길게 할 수 있다. 또한, 휴대전화기의 저코스트화를 꾀할 수 있다.
또한, 화소부에는 실시형태 1 내지 3에 나타낸 화소 구성을 적절히 적용할 수 있다.
또한, 실시형태 2의 도6이나 도8에 나타낸 화소 구성을 적용함으로써 점등 기간을 길게 할 수 있으므로, 발광 소자의 순간 휘도를 낮게 할 수 있어, 발광 소자의 신뢰성을 향상시킬 수 있다.
또한, 주사선이나 신호선에 설정하는 신호를 버퍼에 의해 임피던스 변환해 전류공급 능력을 높임으로써 신호의 지연을 방지하여, 1 행마다의 화소의 기록 시간을 짧게 할 수 있다. 따라서, 고정밀한 표시장치를 제공 할 수 있다.
또한, 소비전력의 저감을 더 꾀하기 위해서, 도42b에 나타낸 것과 같이 기판 위에 TFT을 이용하여 화소부를 형성하고, 모든 주변 구동회로를 IC 칩 위에 형성하고, 그 IC 칩을 COG(Chip On Glass) 등으로 표시 패널에 설치해도 좋다.
또한, 본 실시예에 나타낸 구성은 휴대전화의 일례이며, 본 발명의 화소 구성은 이러한 구성의 휴대전화에 한정되지 않고 다양한 구성의 휴대전화에 적용 할 수 있다.
[실시예2]
도45은 표시 패널(4501)과, 회로기판4(502)을 조합한 EL 모듈을 나타내고 있다. 표시 패널(4501)은 화소부(4503), 주사선 구동회로(4504) 및 신호선 구동회로(4505)를 가지고 있다. 회로기판(4502)에는, 예를 들면, 컨트롤 회로(4506)나 신호분할 회로(4507) 등이 형성되어 있다. 표시 패널(4501)과 회로기판(4502)은 접속 배선(4508)에 의해 접속되어 있다. 접속 배선에는 FPC 등을 사용할 수 있다.
표시 패널(4501)은, 화소부와 일부의 주변 구동회로(복수의 구동회로 중 동 작 주파수가 낮은 구동회로)을 기판 위에 TFT를 이용하여 일체 형성하고, 일부의 주변 구동회로(복수의 구동회로 중 동작 주파수가 높은 구동회로)을 IC 칩 위에 형성하고, 그 IC 칩을 COG(Chip On Glass) 등으로 표시 패널(4501)에 설치하면 좋다. 혹은, 그 IC 칩을 TAB(Tape Auto Bonding)이나 인쇄 기판을 이용하여 표시 패널(4501)에 설치해도 좋다. 또, 일부의 주변 구동회로를 기판 위에 화소부와 일체 형성하고, 다른 주변 구동회로를 형성한 IC 칩을 COG 등으로 설치한 구성은 도42a에 일례를 나타내고 있다.
또한, 화소부에는 실시형태 1 내지 3에서 나타낸 화소 구성을 적절히 적용할 수 있다.
또한, 실시형태 2의 도6이나 도8에서 나타낸 화소 구성을 적용함으로써 점등 기간을 길게 할 수 있으므로, 발광 소자의 순간휘도를 낮게 할 수 있어, 발광 소자의 신뢰성을 향상시킬 수 있다.
또한, 주사선이나 신호선에 설정하는 신호를 버퍼에 의해 임피던스 변환하고, 전류공급 능력을 높임으로써 신호의 지연을 방지하여, 1 행마다의 화소의 기록 시간을 짧게 할 수 있다. 따라서, 고정밀한 표시장치를 제공 할 수 있다.
또한, 소비전력의 저감을 더 꾀하기 위해서, 글래스 기판 위에 TFT를 이용하여 화소부를 형성하고, 모든 주변 구동회로를 IC 칩 위에 형성하여, 그 IC 칩을 COG(Chip On Glass) 표시 패널에 설치해도 좋다.
또, 비정질 반도체막을, 화소를 구성하는 트랜지스터의 반도체층에 적용할 경우에는, 기판 위에 TFT를 이용하여 화소부를 형성하고, 모든 주변 구동회로를 IC 칩 위에 형성하고, 그 IC 칩을 COG(Chip On Glass)로 표시 패널에 설치하면 좋다. 또, 기판 위에 화소부를 형성하고, 그 기판 위에 주변 구동회로를 형성한 IC 칩을 COG 등으로 설치한 구성은 도42b에 일례를 나타내고 있다.
이 EL 모듈에 의해 EL 텔레비젼 수상기를 완성되게 할 수 있다. 도46은, EL 텔레비젼 수상기의 주요한 구성을 나타내는 블록도이다. 튜너(4601)는 영상신호와 음성신호를 수신한다. 영상신호는, 영상신호 증폭회로(4602)과, 거기에서 출력되는 신호를 빨강, 초록, 파랑의 각 색에 대응한 색신호로 변환하는 영상신호 처리 회로(4603)과, 그 영상신호를 구동회로의 입력 수단으로 변환하기 위한 컨트롤 회로(4506)에 의해 처리된다. 컨트롤 회로(4506)는, 주사선측과 신호선측에 각각 신호가 출력한다. 디지털 구동할 경우에는, 신호선측에 신호분할 회로(4507)를 설치하여, 입력 디지털 신호를 m개로 분할해서 공급하는 구성으로 하여도 좋다.
튜너(4601)에서 수신한 신호 중, 음성신호는 음성신호 증폭회로(4604)에 보내져, 그 출력은 음성신호 처리 회로(4605)를 거쳐 스피커(4606)에 공급된다. 제어회로(4607)는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부(4608)로부터 받고, 튜너(4601)나 음성신호 처리 회로(4605)에 신호를 송출한다.
도44a에 나타낸 것과 같이 도45의 EL 모듈을 케이싱(44001)에 짜넣고, 텔레비젼 수상기를 완성되게 할 수 있다. EL 모듈에 의해, 표시부(44003)가 형성된다. 또한, 스피커(44004), 비디오 입력 단자(44005) 등이 적절히 구비되어 있다.
물론, 본 발명은 텔레비젼 수상기에 한정되지 않고, 퍼스널컴퓨터의 모니터를 비롯해, 철도의 역이나 공항 등에 있어서의 정보표시판이나, 가두에 있어서의 광고 표시판 등 특히 대면적의 표시 매체로서 다양한 용도에 적용할 수 있다.
본 출원은 2005년 1월 21일에 일본 특허청에 출원된 일본특허출원 2005-014980에 기초하며, 이 출원의 내용을 참조하기 위해 본 출원이 통합된다.
본 발명은, 화소 내의 인버터를 구성하는 트랜지스터의 특성이 화소마다 변동해도, 그들의 영향을 저감하여, 깨끗하게 계조를 표시할 수 있는 제공할 수 있다.
또한, 화소의 개구율을 높게 하여, 발광 소자의 열화의 진행을 억제하고, 신뢰성의 향상을 꾀할 수 있다. 또한, 수율을 향상하여, 코스트의 억제를 꾀할 수 있다.

Claims (10)

  1. 게이트 단자, 소스 단자와 드레인 단자를 포함하는 제 1 트랜지스터와,
    게이트 단자, 소스 단자와 드레인 단자를 포함하는 제 2 트랜지스터와,
    게이트 단자, 소스 단자와 드레인 단자를 포함하는 제 3 트랜지스터와,
    제 1 전극과 제 2 전극을 포함하는 용량소자를 구비하고,
    상기 제 1 트랜지스터의 게이트 단자는 제 1 주사선에 접속되고,
    상기 제 2 트랜지스터의 소스 단자 또는 드레인 단자 중에서 한 개는 전원선에 접속되고,
    상기 제 3 트랜지스터의 소스 단자 또는 드레인 단자 중에서 한 개는 제 2 주사선에 접속되고,
    상기 용량소자의 제 1 전극은 상기 제 2 트랜지스터의 게이트 단자와 상기 제 3 트랜지스터의 게이트 단자에 접속되고 상기 제 2 전극은 신호선에 접속되며,
    상기 제 2 트랜지스터의 소스 단자 또는 드레인 단자 중에서 나머지 한 개와 상기 제 3 트랜지스터의 소스 단자 또는 드레인 단자 중에서 나머지 한 개는 화소 전극에 접속되고,
    상기 제 1 트랜지스터의 소스 단자 또는 드레인 단자 중에서 한개는 상기 제 2 트랜지스터의 소스 단자 또는 드레인 단자 중에서 상기 나머지 한 개와 상기 제 3 트랜지스터의 소스 단자 또는 드레인 단자 중에서 나머지 한 개에 접속되고,
    상기 제 1 트랜지스터의 소스 단자 또는 드레인 단자 중에서 나머지 한개는 상기 제 2 트랜지스터의 게이트 단자와 상기 제 3 트랜지스터의 게이트 단자에 접속된 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제 1 트랜지스터와 상기 제 3 트랜지스터가 N 채널 트랜지스터이고, 상기 제 2 트랜지스터가 P 채널 트랜지스터인 것을 특징으로 하는 반도체 장치.
  3. 매트릭스로 배치된 복수의 화소를 갖고, 상기 복수의 화소 중에서 적어도 한 개가,
    P 채널 트랜지스터 및 N 채널 트랜지스터로 이루어지는 CMOS 인버터와,
    상기 CMOS 인버터의 입력 단자와 출력 단자를 접속하는 스위치와,
    아날로그의 전위가 입력되는 신호선과,
    상기 CMOS 인버터의 입력 단자와 상기 신호선과의 전위차를 유지하는 용량소자와,
    발광소자를 구비하고,
    상기 CMOS 인버터의 출력에 의해 상기 발광소자의 발광 또는 비발광이 제어되고,
    복수의 화소 중에서 적어도 한 개의 다른 화소의 스위치의 온/오프를 제어하는 신호의 전위가 상기 CMOS 인버터의 P 채널 트랜지스터와 N 채널 트랜지스터 중에서 한 개의 전원 전위에 해당하는 것을 특징으로 하는 표시장치.
  4. 제 3항에 있어서,
    상기 스위치는 N 채널 트랜지스터인 것을 특징으로 하는 표시장치.
  5. 제 3항에 있어서,
    상기 스위치는 P 채널 트랜지스터인 것을 특징으로 하는 표시장치.
  6. 게이트 단자, 소스 단자와 드레인 단자를 포함하는 제 1 트랜지스터와,
    게이트 단자, 소스 단자와 드레인 단자를 포함하는 제 2 트랜지스터와,
    게이트 단자, 소스 단자와 드레인 단자를 포함하는 제 3 트랜지스터와,
    제 1 전극과 제 2 전극을 포함하는 용량소자와,
    화소 전극을 포함하는 발광소자를 구비하고,
    상기 제 1 트랜지스터의 게이트 단자는 제 1 주사선에 접속되고,
    상기 제 2 트랜지스터의 소스 단자 또는 드레인 단자 중에서 한 개는 전원선에 접속되고,
    상기 제 3 트랜지스터의 소스 단자 또는 드레인 단자 중에서 한 개는 제 2 주사선에 접속되고,
    상기 용량소자의 제 1 전극은 상기 제 2 트랜지스터의 게이트 단자와 상기 제 3 트랜지스터의 게이트 단자에 접속되고 상기 제 2 전극은 신호선에 접속되며,
    상기 발광소자의 화소 전극은 상기 제 2 트랜지스터의 소스 단자 또는 드레인 단자 중에서 나머지 한 개와 상기 제 3 트랜지스터의 소스 단자 또는 드레인 단자 중에서 나머지 한 개에 접속되고,
    상기 제 1 트랜지스터의 소스 단자 또는 드레인 단자 중에서 한개는 상기 제 2 트랜지스터의 소스 단자 또는 드레인 단자 중에서 상기 나머지 한 개와 상기 제 3 트랜지스터의 소스 단자 또는 드레인 단자 중에서 나머지 한 개에 접속되고,
    상기 제 1 트랜지스터의 소스 단자 또는 드레인 단자 중에서 나머지 한개는 상기 제 2 트랜지스터의 게이트 단자와 상기 제 3 트랜지스터의 게이트 단자에 접속된 것을 특징으로 하는 표시장치.
  7. 제 6항에 있어서,
    상기 제 1 트랜지스터와 상기 제 3 트랜지스터가 N 채널 트랜지스터이고, 상기 제 2 트랜지스터가 P 채널 트랜지스터인 것을 특징으로 하는 표시장치.
  8. 제 1항에 있어서,
    상기 반도체 장치는 디스플레이, 카메라, 컴퓨터, 모바일 컴퓨터, 휴대형 화상 재생장치, 고글형 디스플레이, 비디오 카메라 및 휴대전화기로 구성된 그룹으로부터 선택된 적어도 한 개의 장치에 포함되는 것을 특징으로 하는 반도체 장치.
  9. 제 3항 또는 제 6항에 있어서,
    상기 표시장치는 디스플레이, 카메라, 컴퓨터, 모바일 컴퓨터, 휴대형 화상 재생장치, 고글형 디스플레이, 비디오 카메라 및 휴대전화기로 구성된 그룹으로부터 선택된 적어도 한 개의 장치에 포함되는 것을 특징으로 하는 표시장치.
  10. 삭제
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831299B2 (en) 2000-11-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7365713B2 (en) * 2001-10-24 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US7646367B2 (en) * 2005-01-21 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic apparatus
US20070063192A1 (en) * 2005-09-20 2007-03-22 Toppoly Optoelectronics Corp. Systems for emitting light incorporating pixel structures of organic light-emitting diodes
KR101324756B1 (ko) * 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
US8138075B1 (en) 2006-02-06 2012-03-20 Eberlein Dietmar C Systems and methods for the manufacture of flat panel devices
US9101279B2 (en) 2006-02-15 2015-08-11 Virtual Video Reality By Ritchey, Llc Mobile user borne brain activity data and surrounding environment data correlation system
TWI279763B (en) * 2006-03-13 2007-04-21 Himax Tech Ltd Light emitting display, pixel circuit and driving method thereof
EP1873746A1 (en) * 2006-06-30 2008-01-02 Deutsche Thomson-Brandt Gmbh Method and apparatus for driving an amoled with variable driving voltage
WO2008033256A1 (en) * 2006-09-11 2008-03-20 Vanderbilt University Polymer light-emitting diode and fabrication of same by resonant infrared laser vapor deposition
KR100769425B1 (ko) * 2006-09-21 2007-10-22 삼성에스디아이 주식회사 유기전계발광 표시장치
KR100729084B1 (ko) 2006-09-21 2007-06-14 삼성에스디아이 주식회사 유기 전계 발광표시장치
JP4346636B2 (ja) * 2006-11-16 2009-10-21 友達光電股▲ふん▼有限公司 液晶表示装置
WO2008109296A1 (en) * 2007-03-08 2008-09-12 3M Innovative Properties Company Array of luminescent elements
JP2008233122A (ja) * 2007-03-16 2008-10-02 Sony Corp 表示装置、表示装置の駆動方法および電子機器
WO2009060922A1 (en) * 2007-11-05 2009-05-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device having the thin film transistor
JP5298284B2 (ja) * 2007-11-30 2013-09-25 株式会社ジャパンディスプレイ 画像表示装置とその駆動方法
CN101911165B (zh) * 2007-12-28 2014-04-30 乐金显示有限公司 图像显示装置
KR100916914B1 (ko) * 2008-04-25 2009-09-09 삼성모바일디스플레이주식회사 유기전계발광 표시장치
KR20110019390A (ko) * 2008-06-05 2011-02-25 쓰리엠 이노베이티브 프로퍼티즈 컴파니 접합형 반도체 파장 변환기를 갖는 발광 다이오드
JP5172963B2 (ja) * 2008-09-10 2013-03-27 シャープ株式会社 表示装置およびその駆動方法
KR101498094B1 (ko) * 2008-09-29 2015-03-05 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
JP5329327B2 (ja) * 2009-07-17 2013-10-30 株式会社ジャパンディスプレイ 画像表示装置
KR101711236B1 (ko) * 2009-10-09 2017-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9064473B2 (en) * 2010-05-12 2015-06-23 Semiconductor Energy Laboratory Co., Ltd. Electro-optical display device and display method thereof
US9935622B2 (en) 2011-04-28 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Comparator and semiconductor device including comparator
JP6050054B2 (ja) * 2011-09-09 2016-12-21 株式会社半導体エネルギー研究所 半導体装置
US10043794B2 (en) 2012-03-22 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2013172220A1 (en) * 2012-05-18 2013-11-21 Semiconductor Energy Laboratory Co., Ltd. Pixel circuit, display device, and electronic device
KR101360767B1 (ko) * 2012-08-17 2014-02-12 엘지디스플레이 주식회사 유기 발광 다이오드 표시장치 및 그 구동 방법
DE102012111247A1 (de) * 2012-11-21 2014-05-22 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil
JP6406926B2 (ja) * 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
CN103715226A (zh) * 2013-12-12 2014-04-09 京东方科技集团股份有限公司 Oled阵列基板及其制备方法、显示面板及显示装置
CN104113053B (zh) * 2014-04-21 2017-05-24 京东方科技集团股份有限公司 静电放电保护电路、显示基板和显示装置
KR102298336B1 (ko) * 2014-06-20 2021-09-08 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR102465559B1 (ko) * 2015-12-28 2022-11-11 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20180038600A (ko) * 2016-10-06 2018-04-17 삼성디스플레이 주식회사 표시 장치
KR20230164225A (ko) * 2018-02-01 2023-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN110473497B (zh) * 2018-05-09 2021-01-22 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板
KR101970713B1 (ko) * 2018-06-05 2019-04-22 (주)실리콘인사이드 Led 액티브 매트릭스 디스플레이 구현을 위한 led 픽셀 패키지
KR102598383B1 (ko) * 2018-12-10 2023-11-06 엘지디스플레이 주식회사 표시 장치 및 신호 반전 장치
CN109859686B (zh) * 2019-03-29 2021-03-23 京东方科技集团股份有限公司 像素驱动电路及其驱动方法以及显示面板
KR20210048945A (ko) 2019-10-24 2021-05-04 엘지디스플레이 주식회사 스트레쳐블 표시 장치
JP2021071593A (ja) 2019-10-30 2021-05-06 キヤノン株式会社 表示装置、情報表示装置、及び電子機器
CN112767874B (zh) * 2019-11-01 2022-05-27 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板
KR20220026172A (ko) * 2020-08-25 2022-03-04 엘지디스플레이 주식회사 디스플레이 장치
KR20240040188A (ko) * 2022-09-20 2024-03-28 삼성디스플레이 주식회사 화소, 표시 장치 및 표시 장치의 구동 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001343911A (ja) 2000-03-27 2001-12-14 Semiconductor Energy Lab Co Ltd 電子装置
JP2004170815A (ja) 2002-11-21 2004-06-17 Chi Mei Electronics Corp Ｅｌ表示装置およびその駆動方法

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461424A (en) * 1992-11-20 1995-10-24 Kabushiki Kaisha Toshiba Display control apparatus and method for driving a display having a plurality of horizontal pixel lines
JP2821347B2 (ja) 1993-10-12 1998-11-05 日本電気株式会社 電流制御型発光素子アレイ
US6175345B1 (en) 1997-06-02 2001-01-16 Canon Kabushiki Kaisha Electroluminescence device, electroluminescence apparatus, and production methods thereof
JPH113048A (ja) 1997-06-10 1999-01-06 Canon Inc エレクトロ・ルミネセンス素子及び装置、並びにその製造法
JP2000268957A (ja) 1999-03-18 2000-09-29 Sanyo Electric Co Ltd エレクトロルミネッセンス表示装置
JP2001202035A (ja) 2000-01-18 2001-07-27 Sharp Corp 有機エレクトロルミネッセンス表示装置
TW494447B (en) 2000-02-01 2002-07-11 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW521226B (en) 2000-03-27 2003-02-21 Semiconductor Energy Lab Electro-optical device
US6989805B2 (en) 2000-05-08 2006-01-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20020030647A1 (en) 2000-06-06 2002-03-14 Michael Hack Uniform active matrix oled displays
TW502236B (en) 2000-06-06 2002-09-11 Semiconductor Energy Lab Display device
GB0017471D0 (en) 2000-07-18 2000-08-30 Koninkl Philips Electronics Nv Thin film transistors and their manufacture
GB2367413A (en) 2000-09-28 2002-04-03 Seiko Epson Corp Organic electroluminescent display device
JP2003195815A (ja) 2000-11-07 2003-07-09 Sony Corp アクティブマトリクス型表示装置およびアクティブマトリクス型有機エレクトロルミネッセンス表示装置
US7015882B2 (en) 2000-11-07 2006-03-21 Sony Corporation Active matrix display and active matrix organic electroluminescence display
JP3620490B2 (ja) 2000-11-22 2005-02-16 ソニー株式会社 アクティブマトリクス型表示装置
TW569016B (en) * 2001-01-29 2004-01-01 Semiconductor Energy Lab Light emitting device
US6661180B2 (en) * 2001-03-22 2003-12-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting device, driving method for the same and electronic apparatus
JP3819723B2 (ja) * 2001-03-30 2006-09-13 株式会社日立製作所 表示装置及びその駆動方法
JP4982014B2 (ja) 2001-06-21 2012-07-25 株式会社日立製作所 画像表示装置
JP4075505B2 (ja) 2001-09-10 2008-04-16 セイコーエプソン株式会社 電子回路、電子装置、及び電子機器
JP3917494B2 (ja) * 2001-09-17 2007-05-23 株式会社半導体エネルギー研究所 発光装置の駆動方法
JP3899886B2 (ja) * 2001-10-10 2007-03-28 株式会社日立製作所 画像表示装置
US7456810B2 (en) * 2001-10-26 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and driving method thereof
JP3866084B2 (ja) 2001-11-08 2007-01-10 松下電器産業株式会社 アクティブマトリクス型表示装置およびその駆動方法
JP3800404B2 (ja) * 2001-12-19 2006-07-26 株式会社日立製作所 画像表示装置
GB0130411D0 (en) 2001-12-20 2002-02-06 Koninkl Philips Electronics Nv Active matrix electroluminescent display device
JP3892732B2 (ja) 2002-01-31 2007-03-14 株式会社日立製作所 表示装置の駆動方法
JP4024557B2 (ja) 2002-02-28 2007-12-19 株式会社半導体エネルギー研究所 発光装置、電子機器
JP4206693B2 (ja) * 2002-05-17 2009-01-14 株式会社日立製作所 画像表示装置
JP2003330422A (ja) * 2002-05-17 2003-11-19 Hitachi Ltd 画像表示装置
JP4165120B2 (ja) 2002-05-17 2008-10-15 株式会社日立製作所 画像表示装置
JP2004145278A (ja) * 2002-08-30 2004-05-20 Seiko Epson Corp 電子回路、電子回路の駆動方法、電気光学装置、電気光学装置の駆動方法及び電子機器
JP2004117921A (ja) 2002-09-26 2004-04-15 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示装置およびｅｌ表示装置の駆動方法
JP2004157250A (ja) * 2002-11-05 2004-06-03 Hitachi Ltd 表示装置
US7327168B2 (en) 2002-11-20 2008-02-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP2004191752A (ja) * 2002-12-12 2004-07-08 Seiko Epson Corp 電気光学装置、電気光学装置の駆動方法および電子機器
US7230594B2 (en) 2002-12-16 2007-06-12 Eastman Kodak Company Color OLED display with improved power efficiency
JP2004246320A (ja) 2003-01-20 2004-09-02 Sanyo Electric Co Ltd アクティブマトリクス駆動型表示装置
EP1590787A1 (en) 2003-01-24 2005-11-02 Koninklijke Philips Electronics N.V. Active matrix display devices
TWI228696B (en) 2003-03-21 2005-03-01 Ind Tech Res Inst Pixel circuit for active matrix OLED and driving method
JP2004325885A (ja) 2003-04-25 2004-11-18 Seiko Epson Corp 電気光学装置、電気光学装置の駆動方法および電子機器
JP4366988B2 (ja) 2003-05-01 2009-11-18 セイコーエプソン株式会社 有機ｅｌ装置および電子機器
JP2004341144A (ja) 2003-05-15 2004-12-02 Hitachi Ltd 画像表示装置
JP2004341263A (ja) 2003-05-16 2004-12-02 Hitachi Ltd 自発光素子表示方法および装置
JP4425571B2 (ja) 2003-06-11 2010-03-03 株式会社半導体エネルギー研究所 発光装置及び素子基板
JP2005005227A (ja) * 2003-06-16 2005-01-06 Hitachi Displays Ltd 有機ｅｌ発光表示装置
JP5051565B2 (ja) * 2003-12-10 2012-10-17 奇美電子股▲ふん▼有限公司 画像表示装置
KR101013631B1 (ko) * 2003-12-30 2011-02-10 엘지디스플레이 주식회사 액정 표시소자의 구동장치 및 그 구동방법
JP2005354036A (ja) 2004-05-14 2005-12-22 Toppan Printing Co Ltd 半導体装置の形成方法
JP2005354035A (ja) 2004-05-14 2005-12-22 Toppan Printing Co Ltd 半導体装置の形成方法
JP2006013433A (ja) 2004-05-24 2006-01-12 Toppan Printing Co Ltd 薄膜トランジスタ
JP4846999B2 (ja) 2004-10-20 2011-12-28 株式会社 日立ディスプレイズ 画像表示装置
JP4617840B2 (ja) 2004-11-17 2011-01-26 日本電気株式会社 ブートストラップ回路及びその駆動方法並びにシフトレジスタ回路、論理演算回路、半導体装置
WO2006059737A1 (en) 2004-11-30 2006-06-08 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof, semiconductor device, and electronic apparatus
US7646367B2 (en) * 2005-01-21 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic apparatus
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001343911A (ja) 2000-03-27 2001-12-14 Semiconductor Energy Lab Co Ltd 電子装置
JP2004170815A (ja) 2002-11-21 2004-06-17 Chi Mei Electronics Corp Ｅｌ表示装置およびその駆動方法

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