JP2001343911A - 電子装置 - Google Patents

電子装置

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JP2001343911A
JP2001343911A JP2001084235A JP2001084235A JP2001343911A JP 2001343911 A JP2001343911 A JP 2001343911A JP 2001084235 A JP2001084235 A JP 2001084235A JP 2001084235 A JP2001084235 A JP 2001084235A JP 2001343911 A JP2001343911 A JP 2001343911A
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Abstract

(57)【要約】 【課題】 電気光学装置において、新規の構成を有する
画素回路を用いることにより、従来の構成の画素よりも
高い開口率を実現することを目的とする。 【解決手段】 ｉ行目を除くゲート信号線の電位は、ｉ
行目のゲート信号線１０６が選択されている以外の期間
においては定電位となっていることを利用し、ｉ−１行
目のゲート信号線１１１をｉ行目のゲート信号線１０６
によって制御されるＥＬ素子１０３への電流供給線とし
て兼用することで配線数を減らし、高開口率を実現す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子装置の構成に
関する。本発明は、特に、絶縁基板上に作成される薄膜
トランジスタ（ＴＦＴ）を有するアクティブマトリクス
型電子装置に関する。
【０００２】
【従来の技術】近年、ＬＣＤ（液晶ディスプレイ）に替
わるフラットパネルディスプレイとして、ＥＬディスプ
レイが注目を集めており、活発な研究が行われている。
【０００３】ＥＬ素子は、エレクトロルミネッセンス
（Electro Luminescence：電場を加えることで発生する
ルミネッセンス）が得られる有機化合物を含む層（以
下、ＥＬ層と記す）と、陽極と、陰極とを有する。有機
化合物におけるルミネッセンスには、一重項励起状態か
ら基底状態に戻る際の発光（蛍光）と三重項励起状態か
ら基底状態に戻る際の発光（リン光）とがあるが、本発
明はどちらの発光を用いた電子装置にも適用可能であ
る。
【０００４】なお、本明細書では、陽極と陰極の間に設
けられた全ての層をＥＬ層と定義する。ＥＬ層には具体
的に、発光層、正孔注入層、電子注入層、正孔輸送層、
電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／
発光層／陰極が順に積層された構造を有しており、この
構造に加えて、陽極／正孔注入層／発光層／陰極や、陽
極／正孔注入層／発光層／電子輸送層／陰極等の順に積
層した構造を有していることもある。
【０００５】また、本明細書中では、陽極、ＥＬ層及び
陰極で形成される素子をＥＬ素子と呼ぶ。
【０００６】ＬＣＤには、駆動方式として大きく分けて
２つのタイプがあった。１つは、ＳＴＮ−ＬＣＤなどに
用いられているパッシブマトリクス型であり、もう１つ
は、ＴＦＴ−ＬＣＤなどに用いられているアクティブマ
トリクス型であった。ＥＬディスプレイにおいても、同
様に、大きく分けて２種類の駆動方式がある。１つはパ
ッシブマトリクス型、もう１つがアクティブマトリクス
型である。
【０００７】パッシブマトリクス型の場合は、ＥＬ素子
の上部と下部とに、電極となる配線が配置されている。
そして、その配線に電圧を順に加えて、ＥＬ素子に電流
を流すことによって点灯させている。一方、アクティブ
マトリクス型の場合は、各画素にＴＦＴを有し、各画素
内で信号を保持出来るようになっている。
【０００８】ＥＬディスプレイに用いられているアクテ
ィブマトリクス型電子装置の構成例を図１５に示す。図
１５（Ａ）は全体回路構成図であり、中央に画素部を有
している。画素部の左側には、ゲート信号線を制御する
ためのゲート信号線側駆動回路が配置されている。画素
部の上側には、ソース信号線を制御するためのソース信
号線側駆動回路が配置されている。図１５（Ａ）におい
て、点線枠で囲まれている部分が１画素分の回路であ
る。拡大図を図１５（Ｂ）に示す。図１５（Ｂ）におい
て、１５０１は、画素に信号を書き込む時のスイッチン
グ素子として機能するＴＦＴ（以下、スイッチング用Ｔ
ＦＴという）である。図１５（Ｂ）では、スイッチング
用ＴＦＴはダブルゲート構造となっているが、シングル
ゲート構造あるいはトリプルゲート構造やそれ以上のゲ
ート本数を持つマルチゲート構造をとっても良い。ま
た、ＴＦＴの極性は回路の構成形態によっていずれかの
極性を用いれば良い。１５０２はＥＬ素子１５０３に供
給する電流を制御するための素子（電流制御素子）とし
て機能するＴＦＴ（以下、ＥＬ駆動用ＴＦＴという）で
ある。図１５（Ｂ）では、ＥＬ素子１５０３の陽極１５
０９と電流供給線１５０７との間に配置されている。別
の構成方法として、ＥＬ素子１５０３の陰極１５１０と
陰極電極１５０８の間に配置したりすることも可能であ
る。また、ＴＦＴの極性は回路の構成形態によっていず
れかの極性を用いれば良い。ただし、トランジスタの動
作としてソース接地が良いこと、ＥＬ素子１５０３の製
造上の制約などから、ＥＬ駆動用ＴＦＴにはｐチャネル
型を用い、ＥＬ素子１５０３の陽極１５０９と電流供給
線１５０７との間にＥＬ駆動用ＴＦＴを配置する方式が
一般的であり、多く採用されている。１５０４は、ソー
ス信号線１５０６から入力される信号（電圧）を保持す
るための保持容量である。図１５（Ｂ）での保持容量１
５０４の一方の端子は、電流供給線１５０７に接続され
ているが、専用の配線を用いることもある。スイッチン
グ用ＴＦＴ１５０１のゲート端子は、ゲート信号線１５
０５に、ソース端子は、ソース信号線１５０６に接続さ
れている。また、ＥＬ駆動用ＴＦＴ１５０２のドレイン
端子はＥＬ素子１５０３の陽極１５０９に、ソース端子
は電流供給線１５０７に接続されている。
【０００９】次に、同図１５を参照して、アクティブマ
トリクス型電子装置の回路の動作について説明する。ま
ず、ゲート信号線１５０６が選択されると、スイッチン
グ用ＴＦＴ１５０１のゲートに電圧が印加され、スイッ
チング用ＴＦＴ１５０１が導通状態になる。すると、ソ
ース信号線１５０６の信号（電圧）が保持容量１５０４
に蓄積される。保持容量１５０４の電圧は、ＥＬ駆動用
ＴＦＴ１５０２のゲート・ソース間電圧ＶGSとなるた
め、 保持容量１５０４の電圧に応じた電流がＥＬ駆動
用ＴＦＴ１５０２とＥＬ素子１５０３に流れる。その結
果、ＥＬ素子１５０３が点灯する。
【００１０】ＥＬ素子１５０３の輝度、つまりＥＬ素子
１５０３を流れる電流量は、ＶGSによって制御出来る。
ＶGSは、保持容量１５０４の電圧であり、それはソース
信号線１５０５に入力される信号（電圧）である。つま
り、ソース信号線１５０５に入力される信号（電圧）を
制御することによって、ＥＬ素子１５０３の輝度を制御
する。最後に、ゲート信号線１５０６を非選択状態にし
て、スイッチング用ＴＦＴ１５０１のゲートを閉じ、ス
イッチング用ＴＦＴ１５０１を非導通状態にする。その
時、保持容量１５０４に蓄積された電荷は保持される。
よって、ＶGSは、そのまま保持され、ＶGSに応じた電流
がＥＬ駆動用ＴＦＴ１５０２とＥＬ素子１５０３に流れ
続ける。
【００１１】以上の内容に関しては、SID99 Digest : P
372 :“Current Status and futureof Light-Emitting
Polymer Display Driven by Poly-Si TFT”、ASIA DISP
LAY98 : P217 :“High Resolution Light Emitting Pol
ymer Display Driven by Low Temperature Polysilicon
Thin Film Transistor with Integrated Driver”、Eu
ro Display99 Late News : P27 :“3.8 Green OLED wit
h Low TemperaturePoly-Si TFT”などに報告されてい
る。
【００１２】
【発明が解決しようとする課題】アクティブマトリクス
型電子装置においては、その表示性能の面から、画素に
は大きな保持容量を持たせるとともに、高開口率化が求
められている。各画素が高い開口率を持つことにより光
の利用効率が向上し、表示装置の省電力化および小型化
が達成出来る。
【００１３】近年、画素サイズの微細化が進み、より高
精細な画像が求められている。画素サイズの微細化は１
つの画素に占めるＴＦＴおよび配線の形成面積が大きく
なり画素開口率を低減させている。
【００１４】そこで、規定の画素サイズの中で各画素の
高開口率を得るためには、画素の回路構成に必要な回路
要素を効率よくレイアウトすることが不可欠である。
【００１５】以上のように、少ないマスク数で画素開口
率の高いアクティブマトリクス型電子装置を実現するた
めには、従来にない新しい画素構成が求められている。
【００１６】本発明は、そのような要求に答えるもので
あり、新規の構成を有する画素を用いて、マスク数およ
び工程数を増加させることなく、高い開口率を実現した
画素を有する電子装置を提供することを課題とする。
【００１７】
【課題を解決するための手段】上述した従来技術の課題
を解決するために、本発明においては以下の手段を講じ
た。
【００１８】本発明の電子装置は、その画素部の構成に
おいて、あるゲート信号線が、その選択期間以外の期間
においては、一定の電位をとっている点に着目した。本
発明の電子装置における特徴は、ｉ行目のゲート信号線
が選択されているとき、ｉ行目の画素に電流を供給する
電流供給線を、ｉ行目のゲート信号線を含むゲート信号
線のいずれか１本によって代用することにより、画素部
においてある割合を占めている電流供給線を省略するこ
とが出来る、というものである。この方法により、マス
ク枚数や作成工程数を増加させることなく、画素部にお
いて高い開口率を実現することが出来る。また、従来の
開口率と同等にするならば、信号線の幅をより大きくと
ることが出来るため、抵抗の低減やノイズの低減といっ
た、画質の向上に寄与することが出来る。
【００１９】以下に、本発明の電子装置の構成について
記載する。
【００２０】請求項１に記載の本発明の電子装置は、ソ
ース信号線駆動回路と、ゲート信号線駆動回路と、画素
部とを有する電子装置であって、前記ソース信号線駆動
回路は、複数のソース信号線を有し、前記ゲート信号線
駆動回路は、複数のゲート信号線を有し、前記画素部
は、複数の画素がマトリクス状に配置された構造を有
し、前記複数の画素はそれぞれ、スイッチング用トラン
ジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有
し、前記スイッチング用トランジスタのゲート電極は、
ゲート信号線と電気的に接続され、前記スイッチング用
トランジスタの不純物領域のうち、一方はソース信号線
と電気的に接続され、残る一方は前記ＥＬ駆動用トラン
ジスタのゲート電極と電気的に接続され、前記ＥＬ駆動
用トランジスタの不純物領域のうち、一方は複数の前記
ゲート信号線のうちいずれか１本と電気的に接続され、
残る一方はＥＬ素子の一方の電極と電気的に接続されて
いることを特徴としている。
【００２１】請求項２に記載の本発明の電子装置は、ソ
ース信号線駆動回路と、ゲート信号線駆動回路と、画素
部とを有する電子装置であって、前記ソース信号線駆動
回路は、複数のソース信号線を有し、前記ゲート信号線
駆動回路は、複数のゲート信号線を有し、前記画素部
は、複数の画素がマトリクス状に配置された構造を有
し、前記複数の画素はそれぞれ、スイッチング用トラン
ジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有
し、ｉ行目の画素において、前記スイッチング用トラン
ジスタのゲート電極は、ｉ行目のゲート信号線と電気的
に接続され、前記スイッチング用トランジスタの不純物
領域のうち、一方は前記ソース信号線と電気的に接続さ
れ、残る一方は前記ＥＬ駆動用トランジスタのゲート電
極と電気的に接続され、前記ＥＬ駆動用トランジスタの
不純物領域のうち、一方は複数の前記ゲート信号線のう
ちいずれか１本と電気的に接続され、残る一方はＥＬ素
子の一方の電極と電気的に接続され、ｉ行目の画素にお
けるＥＬ素子への電流の供給は、ｉ行目の画素における
ＥＬ駆動用トランジスタの不純物領域のうちの一方と電
気的に接続された前記ゲート信号線によって行われるこ
とを特徴としている。
【００２２】請求項３に記載の本発明の電子装置は、ソ
ース信号線駆動回路と、ゲート信号線駆動回路と、画素
部とを有する電子装置であって、前記ソース信号線駆動
回路は、複数のソース信号線を有し、前記ゲート信号線
駆動回路は、複数のゲート信号線を有し、前記画素部
は、複数の画素がマトリクス状に配置された構造を有
し、前記複数の画素はそれぞれ、スイッチング用トラン
ジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有
し、ｉ行目の画素において、前記スイッチング用トラン
ジスタのゲート電極は、ｉ行目のゲート信号線と電気的
に接続され、前記スイッチング用トランジスタの不純物
領域のうち、一方は前記ソース信号線と電気的に接続さ
れ、残る一方は前記ＥＬ駆動用トランジスタのゲート電
極と電気的に接続され、前記ＥＬ駆動用トランジスタの
不純物領域のうち、一方は複数の前記ゲート信号線のう
ちいずれか１本と電気的に接続され、残る一方はＥＬ素
子の一方の電極と電気的に接続され、ｉ行目に走査され
る前記ゲート信号線は、ｉ行目に走査される前記ゲート
信号線と電気的に接続された前記スイッチング用トラン
ジスタを制御する機能と、ｉ行目に走査される前記ゲー
ト信号線と電気的に接続されたＥＬ駆動用トランジスタ
を介して、ＥＬ素子への電流供給を行う機能とを有する
ことを特徴としている。
【００２３】請求項４に記載の本発明の電子装置は、ソ
ース信号線駆動回路と、ゲート信号線駆動回路と、画素
部とを有する電子装置であって、前記ソース信号線駆動
回路は、複数のソース信号線を有し、前記ゲート信号線
駆動回路は、複数のゲート信号線を有し、前記画素部
は、複数の画素がマトリクス状に配置された構造を有
し、前記複数の画素はそれぞれ、スイッチング用トラン
ジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有
し、ｉ行目の画素において、前記スイッチング用トラン
ジスタのゲート電極は、ｉ行目のゲート信号線と電気的
に接続され、前記スイッチング用トランジスタの不純物
領域のうち、一方は前記ソース信号線と電気的に接続さ
れ、残る一方は前記ＥＬ駆動用トランジスタのゲート電
極と電気的に接続され、前記ＥＬ駆動用トランジスタの
不純物領域のうち、一方は複数の前記ゲート信号線のう
ち、ｉ行目に走査される前記ゲート信号線を除くいずれ
か１本と電気的に接続され、残る一方はＥＬ素子の一方
の電極と電気的に接続されていることを特徴としてい
る。
【００２４】請求項５に記載の本発明の電子装置は、ソ
ース信号線駆動回路と、ゲート信号線駆動回路と、画素
部とを有する電子装置であって、前記ソース信号線駆動
回路は、複数のソース信号線を有し、前記ゲート信号線
駆動回路は、複数のゲート信号線を有し、前記画素部
は、複数の画素がマトリクス状に配置された構造を有
し、前記複数の画素はそれぞれ、スイッチング用トラン
ジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有
し、ｉ行目の画素において、前記スイッチング用トラン
ジスタのゲート電極は、ｉ行目のゲート信号線と電気的
に接続され、前記スイッチング用トランジスタの不純物
領域のうち、一方は前記ソース信号線と電気的に接続さ
れ、残る一方は前記ＥＬ駆動用トランジスタのゲート電
極と電気的に接続され、前記ＥＬ駆動用トランジスタの
不純物領域のうち、一方はｉ−１行目に走査される前記
ゲート信号線と電気的に接続され、残る一方はＥＬ素子
の一方の電極と電気的に接続されていることを特徴とし
ている。
【００２５】請求項６に記載の本発明の電子装置は、ソ
ース信号線駆動回路と、ゲート信号線駆動回路と、画素
部とを有する電子装置であって、前記ソース信号線駆動
回路は、複数のソース信号線を有し、前記ゲート信号線
駆動回路は、複数のゲート信号線を有し、前記画素部
は、複数の画素がマトリクス状に配置された構造を有
し、前記複数の画素はそれぞれ、スイッチング用トラン
ジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有
し、ソース信号線より、スイッチング用トランジスタを
介してＥＬ駆動用トランジスタに映像信号が入力され、
複数の前記ゲート信号線のうち１本より、ＥＬ駆動用ト
ランジスタを介してＥＬ素子への電流供給が行われるこ
とを特徴としている。
【００２６】請求項７に記載の本発明の電子装置は、ソ
ース信号線駆動回路と、ゲート信号線駆動回路と、画素
部とを有する電子装置であって、前記ソース信号線駆動
回路は、複数のソース信号線を有し、前記ゲート信号線
駆動回路は、複数のゲート信号線を有し、前記画素部
は、複数の画素がマトリクス状に配置された構造を有
し、前記複数の画素はそれぞれ、スイッチング用トラン
ジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有
し、ソース信号線より、ｉ行目に走査される前記ゲート
信号線と電気的に接続されたスイッチング用トランジス
タを介してＥＬ駆動用トランジスタに映像信号が入力さ
れ、複数の前記ゲート信号線のうち、ｉ行目に走査され
る前記ゲート信号線を除く１本より、ＥＬ駆動用トラン
ジスタを介してＥＬ素子への電流供給が行われることを
特徴としている。
【００２７】請求項８に記載の本発明の電子装置は、ソ
ース信号線駆動回路と、ゲート信号線駆動回路と、画素
部とを有する電子装置であって、前記ソース信号線駆動
回路は、複数のソース信号線を有し、前記ゲート信号線
駆動回路は、複数のゲート信号線を有し、前記画素部
は、複数の画素がマトリクス状に配置された構造を有
し、前記複数の画素はそれぞれ、スイッチング用トラン
ジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有
し、ソース信号線より、ｉ行目に走査される前記ゲート
信号線と電気的に接続されたスイッチング用トランジス
タを介してＥＬ駆動用トランジスタに映像信号が入力さ
れ、ｉ−１行目に走査される前記ゲート信号線より、Ｅ
Ｌ駆動用トランジスタを介してＥＬ素子への電流供給が
行われることを特徴としている。
【００２８】請求項９に記載の本発明の電子装置は、請
求項１乃至請求項８のいずれか１項に記載の電子装置に
おいて、前記ＥＬ素子の発光方向が、駆動回路が形成さ
れている基板に向かう方向であるとき、前記ＥＬ素子と
電気的に接続された前記ＥＬ駆動用トランジスタの極性
はＰチャネル型であり、前記ＥＬ素子の発光方向が、駆
動回路が形成されている基板に向かう方向に対して逆の
方向であるとき、前記ＥＬ素子と電気的に接続された前
記ＥＬ駆動用トランジスタの極性はＮチャネル型である
ことを特徴としている。
【００２９】請求項１０に記載の本発明の電子装置は、
請求項１乃至請求項９のいずれか１項に記載の電子装置
において、ゲート信号線は、アルミニウムあるいはそれ
を主たる成分とした材料を用いて形成されることを特徴
としている。
【００３０】
【発明の実施の形態】本発明の内容について述べる。図
１、図２を参照する。図２は通常の構成のＥＬ画素を、
図１は本発明の構成のＥＬ画素を示している。それぞ
れ、（Ａ）には画素の平面図、（Ｂ）にはその回路図を
示している。図２（Ｂ）中、２０１はスイッチング用Ｔ
ＦＴ、２０２はＥＬ駆動用ＴＦＴ、２０３はＥＬ画素、
２０４は保持容量、２０５はソース信号線、２０６はゲ
ート信号線、２０７は電流供給線、２０８は陰極電極、
２０９はＥＬ画素の陽極、２１０はＥＬ画素の陰極であ
る。図１（Ｂ）中、１０１はスイッチング用ＴＦＴ、１
０２はＥＬ駆動用ＴＦＴ、１０３はＥＬ画素、１０４は
保持容量、１０５はソース信号線、１０６はｉ行目に走
査されるゲート信号線、１０８は陰極配線、１０９はＥ
Ｌ画素の陽極、１１０はＥＬ画素の陰極、１１１は隣り
合う１行前の行のゲート信号線である。スイッチングＴ
ＦＴ１０１，２０１は、前述したように、ＥＬ素子の構
造に応じて極性を決定すれば良い。
【００３１】また、図１、図２におけるスイッチング用
ＴＦＴは、ダブルゲート構造をとっているが、シングル
ゲート構造でも良いし、トリプルゲート構造やそれ以上
のゲート本数を持つマルチゲート構造をとっていても良
い。
【００３２】なお、ＥＬ駆動用ＴＦＴのソース領域とド
レイン領域のうちいずれか一方に電気的に接続されてい
るゲート信号線は、必ずしも隣り合う１行前の行のゲー
ト信号線である必要はない。
【００３３】従来の画素構成では、図２に示すように、
専用の電流供給線２０７を配置し、ＥＬ駆動用ＴＦＴ２
０２のソース電極や保持容量２０４の電極を電流供給線
２０７に接続していた。対して本発明では、図１に示す
ように、ＥＬ駆動用ＴＦＴ１０２のソース電極や保持容
量１０４の電極は、別の行のゲート信号線１１１に接続
する。この場合、配置の関係と各部の電圧の関係とによ
り、１行前に走査されるゲート信号線に接続するのが望
ましい。
【００３４】図１（Ｂ）に示した画素１個分の回路を、
３行２列に画素を並べた場合の回路図を図３に示す。な
お、図３中の画素は図１（Ｂ）にて示したものと同様で
あるので、番号は図１（Ｂ）に付したものを継承する。
図３では、ｉ行目のゲート信号線１０６によって制御さ
れる画素部を、Ａで示される点線枠で囲っている。ただ
し図では２列分のみ表示しているが、列方向にはパネル
の水平方向の画素数分続くものである。ＥＬ駆動用ＴＦ
Ｔ１０２のソース領域や保持容量１０４の電極は、ｉ−
１行目の行のゲート信号線１１１に接続している。ゲー
ト信号線は、図において向かって上の行から順に下方向
に走査されていくので、１行前のゲート信号線に接続し
ていることになる。
【００３５】本発明の着眼点は、現在選択している行に
信号を書き込んでいるとき、既に１行前のゲート信号線
は非選択状態に戻っているということである。そして、
再び選択されるようになるまでの間は、電位は一定（非
選択状態）に保たれる。そこで、１行前のゲート信号線
を定電位線、つまり、電流供給線として取り扱う点に特
徴がある。つまり、ゲート信号線と電流供給線とを共用
するようにする。その結果、配線数を減らすことが出
来、開口率を向上させることが出来る。
【００３６】次に、図１に示した本発明の電子装置を駆
動するための基本的な信号パターンを図４に示す。ここ
では、各部の電位は、スイッチング用ＴＦＴ、ＥＬ駆動
用ＴＦＴの極性がともにｐチャネル型である場合を例と
して示している。図４では、同じ列の画素（ある１本の
ソース信号線に接続されている画素）におけるｉ−１行
目からｉ＋２行目までの４行分の各配線での信号パター
ンを示している。そして、説明のため、時間を期間Ａか
ら期間Ｆまでに分割して示している。図４に示されてい
るのは、ｉ−１行目からｉ＋２行目までの、ＥＬ駆動用
ＴＦＴ１０２のゲート電位、ソース信号線１０５の電
位、ゲート信号線１０６の電位、陰極配線１０８の電
位、ＥＬ駆動用ＴＦＴ１０２のゲート・ソース間電圧Ｖ
GSである。
【００３７】まず、各行において、ゲート信号線が選択
されて、次の行へシフトしていく。スイッチング用ＴＦ
Ｔは、ｐチャネル型であるので、ゲート信号線の電位が
スイッチング用ＴＦＴのソース領域の電位よりも十分に
低い（つまりスイッチング用ＴＦＴのゲート・ソース間
電圧の絶対値がしきい値電圧を上回る）ときに、スイッ
チング用ＴＦＴは導通状態となる。その時のゲート信号
線の電位は、ソース信号線の電圧が画素に書き込まれる
ようにするため、ソース信号線での最も低い電位よりも
十分低くしておく必要がある。まず、ｉ−１行目では、
期間Ｂにおいて、ゲート信号線が選択される。ｉ行目で
は、期間Ｃにおいて選択され、ｉ＋１行目では、期間Ｄ
において選択され、ｉ＋２行目では、期間Ｅにおいて選
択される。このように、各行において、ゲート信号線が
選択されて、次の行へシフトしていく。
【００３８】次に、ソース信号線の電位について述べ
る。ここでは、ある１列のソース信号線に、各行の画素
が接続している。よって、ｉ−１行目からｉ＋２行目ま
でにおいて、ソース信号線の電位は同一である。ここで
は、期間Ａと期間Ｄとにおいて、期間の終了時における
ソース信号線の電位はＨｉ信号の状態にあり、期間Ｂ、
期間Ｃ、期間Ｅ、期間Ｆにおいて、期間の終了時におけ
るソース信号線の電位はＬＯ信号の状態にあるとする。
実際のソース信号線の電位は、表示パターンによって、
様々な値を取る。
【００３９】次に、各画素のＥＬ駆動用ＴＦＴのゲート
電極での電位について述べる。まず、ｉ行目について考
える。期間Ａ以前の期間においては、ｉ行目の画素のＥ
Ｌ駆動用ＴＦＴのゲート電極の電位は、高い状態にある
とする。そして期間Ｂにおいては、ｉ行目の画素のＥＬ
駆動用ＴＦＴのゲート電極での電位は下がる。これは、
ｉ行目の保持容量の片方の電極がｉ−１行目のゲート信
号線に接続されており、そのｉ−１行目のゲート信号線
が選択され、ｉ−１行目のゲート信号線の電圧が低くな
ることが原因である。つまり、保持容量には、すでに蓄
積されている電荷があり、保持容量の両端には、その電
荷に応じた電圧がかかっている。その状態において、保
持容量の片方の電極、つまり、ｉ−１行目のゲート信号
線の電圧を下げる。すると、ｉ行目のスイッチング用Ｔ
ＦＴが非導通状態にあるため、ｉ行目の画素の保持容量
の電荷、つまり、保持容量の両端の電圧はそのまま保持
され、保持容量のもう一方の電極、つまり、ｉ行目のＥ
Ｌ駆動用ＴＦＴのゲート電極の電位も同程度だけ下が
る。よって、保持容量の両端の電圧、つまり、ｉ行目の
ＥＬ駆動用ＴＦＴのゲート・ソース間電圧は、ｉ−１行
目のゲート信号線の電位が変わっても、変化しない。
【００４０】この場合、期間Ａでは、ｉ行目の画素のＥ
Ｌ駆動用ＴＦＴのゲート・ソース間電圧の絶対値は小さ
いので、ＥＬ素子には、電流が流れず、非発光状態にあ
った。従って、期間Ｂにおいても、ＥＬ駆動用ＴＦＴの
ゲート電極の電位は下がったが、同時に、ＥＬ駆動用Ｔ
ＦＴのソース電極の電位も下がるため、ＥＬ駆動用ＴＦ
Ｔのゲート・ソース間電圧は、期間Ａと期間Ｂとでは、
同じである。よって、期間Ｂにおいては、ｉ行目の画素
のＥＬ素子には、電流は流れない。また、たとえ、ＥＬ
駆動用ＴＦＴが導通状態にあったとしても、期間Ｂで
は、ＥＬ駆動用ＴＦＴのソース電極の電位は下がり、Ｅ
Ｌ素子の陰極配線の電位よりも低くなることが想定され
るため、ＥＬ素子には、順バイアスの電圧はかからなく
なるため、電流は流れなくなる。そして、期間Ｂの最後
において、ｉ−１行目のゲート信号線の電圧が元に戻
る。その結果、ｉ行目の画素のＥＬ駆動用ＴＦＴのゲー
ト電極の電位も元に戻る。
【００４１】次に、期間Ｃに移る。期間Ｃでは、ｉ行目
のゲート信号線が選択される。よって、ｉ行目の画素の
ＥＬ駆動用ＴＦＴのゲート電極の電位は、ソース信号線
の電位と同じになる。期間Ｃでは、ソース信号線は、Ｌ
Ｏ信号の状態にあるとしている。よって、ｉ行目の画素
のＥＬ駆動用ＴＦＴのゲート電極の電位も、ソース信号
線と同電位となり、低くなる。その時、保持容量の片方
の電極、つまり、ｉ−１行目のゲート信号線の電位は、
すでに高い状態に戻っている。よって、保持容量には、
ｉ−１行目のゲート信号線とｉ行目の画素のＥＬ駆動用
ＴＦＴのゲート電極との間の電圧が加わることになり、
ｉ行目の画素のＥＬ駆動用ＴＦＴのゲート・ソース間電
圧の絶対値は大きくなる。従って、ｉ行目の画素のＥＬ
駆動用ＴＦＴは導通状態になる。また、ｉ−１行目のゲ
ート信号線の電位、つまり、ｉ行目の画素のＥＬ駆動用
ＴＦＴのソース電極の電位は、すでに高い状態に戻って
いるので、ｉ行目のＥＬ素子の陽極の電位は、陰極配線
の電位よりも高い。その結果、ｉ行目のＥＬ素子に電流
が流れ、発光する。ｉ行目のＥＬ素子を流れる電流は、
ｉ−１行目のゲート信号線を通して供給される。よっ
て、各行のゲート信号線の配線抵抗は、十分低くしてお
く必要がある。
【００４２】次に、期間Ｄへ移る。期間Ｄでは、ｉ行目
のゲート信号線の電圧が元に戻り、ｉ行目のスイッチン
グ用ＴＦＴは非導通状態になる。そして、ｉ行目の画素
のＥＬ駆動用ＴＦＴのゲート電極の電位は、そのまま保
持される。この時、ｉ−１行目のゲート信号線の電位、
つまり、ｉ行目の画素の保持容量の電極とＥＬ駆動用Ｔ
ＦＴのソース電極の電位もそのまま変わらない。よっ
て、以後、ｉ行目の画素のＥＬ駆動用ＴＦＴは導通状態
になり、ｉ行目のＥＬ素子に電流が流れ続ける。
【００４３】同様にして、ｉ＋１行目について考える。
期間Ｂ以前の期間においては、ｉ＋１行目の画素のＥＬ
駆動用ＴＦＴのゲート電極の電位は、高い状態にあると
する。そして期間Ｃにおいては、ｉ＋１行目の画素のＥ
Ｌ駆動用ＴＦＴのゲート電極での電位は下がる。これ
は、ｉ＋１行目の保持容量の片方の電極がｉ行目のゲー
ト信号線に接続されており、そのｉ行目のゲート信号線
が選択され、ｉ行目のゲート信号線の電圧が低くなるこ
とが原因である。そして、期間Ｃの最後において、ｉ行
目のゲート信号線の電圧が元に戻り、ｉ＋１行目の画素
のＥＬ駆動用ＴＦＴのゲート電極の電位も元に戻る。
【００４４】次に、期間Ｄに移る。期間Ｄでは、ｉ＋１
行目のゲート信号線が選択される。よって、ｉ＋１行目
の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、ソー
ス信号線の電位と同じになる。期間Ｄでは、ソース信号
線は、Ｈ信号の状態にあるとしている。よって、ｉ＋１
行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も、
ソース信号線と同電位となり、高くなる。その時、保持
容量の片方の電極、つまり、ｉ行目のゲート信号線の電
位は、すでに高い状態に戻っている。よって、保持容量
には、ｉ行目のゲート信号線とｉ＋１行目の画素のＥＬ
駆動用ＴＦＴのゲート電極との間の電圧が加わることに
なり、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧の絶対
値は小さくなる。従って、ｉ＋１行目の画素のＥＬ駆動
用ＴＦＴは非導通状態になり、ｉ＋１行目のＥＬ素子に
電流が流れず、発光しない。
【００４５】次に、期間Ｅへ移る。期間Ｅでは、ｉ＋１
行目のゲート信号線の電圧が元に戻り、ｉ＋１行目のス
イッチング用ＴＦＴは非選択状態になる。ｉ＋１行目の
画素のＥＬ駆動用ＴＦＴのゲート電極の電位はそのまま
保持される。ｉ行目のゲート信号線の電位、つまり、ｉ
＋１行目の画素の保持容量の電極とＥＬ駆動用ＴＦＴの
ソース電極の電位もそのまま変わらない。よって、以
後、ｉ＋１行目の画素のＥＬ駆動用ＴＦＴは非導通状態
になり、ｉ＋１行目のＥＬ素子に電流が流れない状態が
続く。
【００４６】同様にして、ｉ＋２行目について考える。
期間Ｃ以前の期間においては、ｉ＋２行目の画素のＥＬ
駆動用ＴＦＴのゲート電極の電位は、低い状態にあると
する。そして期間Ｄにおいては、ｉ＋２行目の画素のＥ
Ｌ駆動用ＴＦＴのゲート電極での電位は下がる。これ
は、ｉ＋２行目の保持容量の片方の電極がｉ＋１行目の
ゲート信号線に接続されており、そのｉ＋１行目のゲー
ト信号線が選択され、ｉ＋１行目のゲート信号線の電圧
が低くなることが原因である。期間Ｃ以前の期間では、
ｉ＋２行目の画素のＥＬ駆動用ＴＦＴのゲート・ソース
間電圧の絶対値は大きいので、ｉ＋２行目の画素のＥＬ
素子には、電流が流れ、発光状態にあった。期間Ｄにお
いては、ＥＬ駆動用ＴＦＴのゲート電極の電位は下がっ
たが、同時に、ＥＬ駆動用ＴＦＴのソース電極の電位も
下がるため、ＥＬ駆動用ＴＦＴのゲート・ソース間電圧
は、期間Ｃ以前の期間と期間Ｄとでは、同じである。た
だし、ＥＬ駆動用ＴＦＴが導通状態にあったとしても、
期間Ｄでは、ＥＬ駆動用ＴＦＴのソース電極の電位は下
がり、ＥＬ素子の陰極配線の電位よりも低くなるため、
ＥＬ素子には、電流は流れなくなる。そして、期間Ｄの
最後において、ｉ＋１行目のゲート信号線の電圧が元に
戻る。その結果、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴ
のゲート電極の電位も元に戻る。
【００４７】次に、期間Ｅに移る。期間Ｅでは、ｉ＋２
行目のゲート信号線が選択される。よって、ｉ＋２行目
の画素のＥＬ駆動用ＴＦＴのゲート電極の電位は、ソー
ス信号線の電位と同じになる。期間Ｅでは、ソース信号
線は、Ｌ信号の状態にあるとしている。よって、ｉ＋２
行目の画素のＥＬ駆動用ＴＦＴのゲート電極の電位も、
ソース信号線と同電位となり、低くなる。その時、保持
容量の片方の電極、つまり、ｉ＋１行目のゲート信号線
の電位は、すでに高い状態に戻っている。よって、保持
容量には、ｉ＋１行目のゲート信号線とｉ＋２行目の画
素のＥＬ駆動用ＴＦＴのゲート電極との間の電圧が加わ
ることになり、ＥＬ駆動用ＴＦＴのゲート・ソース間電
圧の絶対値は大きくなる。従って、ｉ＋２行目の画素の
ＥＬ駆動用ＴＦＴは導通状態になり、ｉ＋２行目のＥＬ
素子に電流が流れ、発光する。ｉ＋２行目のＥＬ素子を
流れる電流は、ｉ＋１行目のゲート信号線を通して供給
される。
【００４８】次に、期間Ｆへ移る。期間Ｆでは、ｉ＋２
行目のゲート信号線の電圧が元に戻り、ｉ＋２行目のス
イッチング用ＴＦＴは非導通状態になる。ｉ＋２行目の
画素のＥＬ駆動用ＴＦＴのゲート電極の電位はそのまま
保持される。ｉ＋１行目のゲート信号線の電位、つま
り、ｉ＋２行目の画素の保持容量の電極とＥＬ駆動用Ｔ
ＦＴのソース電極の電位もそのまま変わらない。よっ
て、以後、ｉ＋２行目の画素のＥＬ駆動用ＴＦＴは導通
状態になり、ｉ＋２行目のＥＬ素子に電流が流れ続け
る。
【００４９】以上のような動作を繰り返していけば、Ｅ
Ｌ駆動用ＴＦＴ１０２のソース電極や保持容量１０４の
電極を別の行のゲート信号線に接続することにより、ゲ
ート信号線を通してＥＬ素子に電流を供給させて、動作
させることが出来る。
【００５０】次に、ＴＦＴの極性について述べる。
【００５１】ＥＬ駆動用ＴＦＴの場合は、従来通りで良
い。つまり、ｎチャネル型でもｐチャネル型でも良い。
ただし、トランジスタの動作としてソース接地が良いこ
と、ＥＬ素子の製造上の制約などを考えると、ｐチャネ
ル型の方が望ましい。
【００５２】スイッチング用ＴＦＴについては、ゲート
信号線の電位によって、設定する必要がある。つまり、
ゲート信号線とＥＬ素子の陽極電極とをＥＬ駆動用ＴＦ
Ｔを介して接続する場合においては、ＥＬ素子に電流を
流すためには、ゲート信号線の電位は、陰極配線よりも
高くする必要がある。よって、スイッチング用ＴＦＴに
おいて、非導通状態においてゲート信号線を高い電位に
しておくためには、ｐチャネル型を用いる必要がある。
一方、もし仮に、ゲート信号線とＥＬ素子の陰極電極と
をＥＬ駆動用ＴＦＴを介して接続する場合においては、
スイッチング用ＴＦＴは、ｎチャネル型を用いる必要が
ある。
【００５３】なお、本発明は、アナログ階調方式、デジ
タル階調方式のどちらでも適応可能である。
【００５４】
【実施例】以下に本発明の実施例について記述する。
【００５５】[実施例１]図５（Ａ）に、電子装置全体の
回路構成例を示す。中央に画素部が配置されている。１
画素分の回路図は、図５（Ａ）において、点線枠５００
で囲んだ部分である。図５（Ｂ）に回路図を示す。図５
（Ｂ）内に付した番号は図１（Ｂ）のものと同一であ
る。左側には、ゲート信号線１０６、１１１を制御する
ための、ゲート信号線側駆動回路が配置されている。図
示していないが、ゲート信号線側駆動回路は、画素部の
左右両側に対称に配置するとより効果的に駆動できる。
上側には、ソース信号線１０５を制御するため、ソース
信号線側駆動回路が配置されている。
【００５６】ソース信号線１０５に入力する信号は、デ
ジタル量でもアナログ量でも構わない。つまり、本発明
は、デジタル階調の場合であっても、アナログ階調の場
合であっても、適用する事が出来る。
【００５７】次に、デジタル階調と時間階調を組み合わ
せて、kビット（２k）の階調を表現させた場合について
述べる。簡単のため、３ビット（２3＝８）の階調を表
現することにする。図６、図７に、各行のゲート信号線
の電位を示したタイミングチャートを示す。画素を構成
するＴＦＴの極性には、スイッチング用ＴＦＴ、ＥＬ駆
動用ＴＦＴともにｐチャネル型を用いる場合を例とし
た。
【００５８】タイミングチャートの構成としては、ま
ず、１フレーム期間を３個のサブフレーム期間、ＳＦ1
〜ＳＦ3に分割する。各サブフレーム期間の中には、ア
ドレス（書き込み）期間Ｔａ1〜Ｔａ3やサステイン（点
灯）期間Ｔｓ1〜Ｔｓ3がある。Ｔｓ1〜Ｔｓ3の長さは、
２のべき乗で変わるようにする。つまり、Ｔｓ1：Ｔ
ｓ2：Ｔｓ3=４：２：１とする。
【００５９】まず、１行づつ、画素に信号を入力してい
く。この場合、ゲート信号線１０６を選択して、ソース
信号線１０５を通って、画素に信号を入力していく。そ
して、この動作を、ゲート信号線第１行目から最終行目
まで行う。
【００６０】ここで、アドレス期間は、１行目のゲート
信号線が選択されてから、最終行目のゲート信号線が選
択される時までの期間である。よって、アドレス期間の
長さは、どのサブフレーム期間中においても、同一であ
る。
【００６１】次に、ＳＦ2に移る。ここでも同様に、ゲ
ート信号線１０６を選択して、ソース信号線１０５を通
って、画素に信号を入力していく。そして、この動作
を、ゲート信号線第１行目から最終行目まで行う。
【００６２】この間、陰極配線１０８における電位は、
一定である。よって、各画素のサステイン期間は、ある
１つのサブフレーム期間で画素に信号が書き込まれた時
から、次のサブフレーム期間で画素に信号が書き込まれ
る時までの期間となる。従って、あるサブフレーム期間
においては、各行によって、サステイン期間のタイミン
グは異なるが、その長さは全て同じである。
【００６３】次に、ＳＦ3に移る。ここでも同様に、ゲ
ート信号線１０６を選択して、ソース信号線１０５を通
って、画素に信号を入力していく。ＳＦ3では、アドレ
ス期間Ｔａ3は、サステイン期間Ｔｓ3よりも長い。よっ
て、Ｔｓ3の期間が終了して、すぐに次のフレーム期間
のサブフレームＳＦ1でのアドレス期間Ｔａ1に入ると、
異なる２行のゲート信号線を同時に選択することになる
ため、正常に２行分の信号を同時に入力することは出来
ない。そこで、Ｔｓ3の期間が終了した後、１行目から
順に、１行前のゲート信号線の電位を上げていくように
する。つまり、１行前のゲート信号線を選択状態にす
る。すると、１行目の画素から順に、ＥＬ素子に電圧が
印加されなくなっていき、ＥＬ素子が点灯しなくなって
いく。ただしこの時は、複数行のゲート信号線が同時に
選択されるので、無関係な行にも信号が入力されてい
く。しかし実際は、無関係な行では、ＥＬ素子に電圧が
印加されなくなっており、ＥＬ素子は点灯しなくなって
いくので、考えなくても良い。そして、アドレス期間Ｔ
ａ3が終了し、次のアドレス期間Ｔａ1が開始すると、通
常の動作に戻していく。これにより、サステイン期間Ｔ
ｓ3の長さを制御することが出来る。このように、一つ
前の行のゲート信号線の電位を上げておき、非表示期間
を設ける期間を、クリア期間（Ｔｃn ｎ：サブフレー
ム期間に付された番号）と呼ぶことにする。
【００６４】このように、サステイン期間がアドレス期
間よりも短い場合、サステインが終了してから、アドレ
ス期間が終了する、あるいは、次のアドレス期間が開始
するまでの期間をクリア期間に設定する。これにより、
サステイン期間がアドレス期間よりも短くても、サステ
イン期間の長さを自由に設定することが出来る。
【００６５】[実施例２]本実施例においては、実施例１
で説明した電子装置の作成方法例として、画素部の周辺
に設けられる駆動回路（ソース信号線側駆動回路、ゲー
ト信号線側駆動回路等）のＴＦＴと、画素部のスイッチ
ングＴＦＴおよびＥＬ駆動用ＴＦＴとを同一基板上に作
成する方法について工程に従って詳細に説明する。但
し、説明を簡単にするために、駆動回路部としてはその
基本構成回路であるＣＭＯＳ回路と、画素部としてはス
イッチング用ＴＦＴとＥＬ駆動用ＴＦＴとを図示するこ
とにする。
【００６６】まず、図８（Ａ）に示すように、コーニン
グ社の＃７０５９ガラスや＃１７３７ガラスなどに代表
されるバリウムホウケイ酸ガラス、またはアルミノホウ
ケイ酸ガラスなどのガラスから成る基板５００１上に酸
化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜５００２を形成する。例
えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから
作製される酸化窒化シリコン膜５００２ａを１０〜２０
０[nm]（好ましくは５０〜１００[nm]）形成し、同様に
ＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン
膜５００２ｂを５０〜２００[nm]（好ましくは１００〜
１５０[nm]）の厚さに積層形成する。本実施例では下地
膜５００２を２層構造として示したが、前記絶縁膜の単
層膜または２層以上積層させた構造として形成しても良
い。
【００６７】島状半導体層５００３〜５００６は、非晶
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層５００３〜５００６の厚さは２５〜８
０[nm]（好ましくは３０〜６０[nm]）の厚さで形成す
る。結晶質半導体膜の材料に限定はないが、好ましくは
シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金
などで形成すると良い。
【００６８】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０[Hz]とし、レーザーエ
ネルギー密度を１００〜４００[mJ/cm2](代表的には２
００〜３００[mJ/cm2])とする。また、ＹＡＧレーザー
を用いる場合にはその第２高調波を用いパルス発振周波
数１〜１０[kHz]とし、レーザーエネルギー密度を３０
０〜６００[mJ/cm2] (代表的には３５０〜５００[mJ/cm
2])とすると良い。そして幅１００〜１０００[μm]、例
えば４００[μm]で線状に集光したレーザー光を基板全
面に渡って照射し、この時の線状レーザー光の重ね合わ
せ率（オーバーラップ率）を８０〜９８[％]として行
う。
【００６９】次いで、島状半導体層５００３〜５００６
を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜
５００７はプラズマＣＶＤ法またはスパッタ法を用い、
厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で
形成する。本実施例では、１２０[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。例えば、酸化シリコン膜を用いる場合には、プ
ラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicat
e）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３０
０〜４００[℃]とし、高周波（１３．５６[MHz]）電力
密度０．５〜０．８[W/cm2]で放電させて形成すること
が出来る。このようにして作製される酸化シリコン膜
は、その後４００〜５００[℃]の熱アニールによりゲー
ト絶縁膜として良好な特性を得ることが出来る。
【００７０】そして、ゲート絶縁膜５００７上にゲート
電極を形成するための第１の導電膜５００８と第２の導
電膜５００９とを形成する。本実施例では、第１の導電
膜５００８をＴａで５０〜１００[nm]の厚さに形成し、
第２の導電膜５００９をＷで１００〜３００[nm]の厚さ
に形成する。
【００７１】Ｔａ膜はスパッタ法で形成し、Ｔａのター
ゲットをＡｒでスパッタする。この場合、Ａｒに適量の
ＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜
の剥離を防止することが出来る。また、α相のＴａ膜の
抵抗率は２０[μΩcm]程度でありゲート電極に使用する
ことが出来るが、β相のＴａ膜の抵抗率は１８０[μΩc
m]程度でありゲート電極とするには不向きである。α相
のＴａ膜を形成するために、Ｔａのα相に近い結晶構造
をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａ
の下地に形成しておくとα相のＴａ膜を容易に得ること
が出来る。
【００７２】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることが出来るが、Ｗ中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れ高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]のＷターゲットを用い、さ
らに成膜時に気相中からの不純物の混入がないように十
分配慮してＷ膜を形成することにより、抵抗率９〜２０
[μΩcm]を実現することが出来る。
【００７３】なお、本実施例では、第１の導電膜５００
８をＴａ、第２の導電膜５００９をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
から選ばれた元素、または前記元素を主成分とする合金
材料若しくは化合物材料で形成しても良い。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代
表される半導体膜を用いても良い。本実施例以外の他の
組み合わせの一例は、第１の導電膜５００８を窒化タン
タル（ＴａＮ）で形成し、第２の導電膜５００９をＷと
する組み合わせ、第１の導電膜５００８を窒化タンタル
（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとす
る組み合わせ、第１の導電膜５００８を窒化タンタル
（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとす
る組み合わせが挙げられるが、特に、第１の導電膜５０
０８と第２の導電膜５００９とが、エッチングにより選
択比の取れる組み合わせを用いて形成することが好まし
い。（図８（Ａ））
【００７４】次に、レジストによるマスク５０１０を形
成し、電極および配線を形成するための第１のエッチン
グ処理を行う。本実施例ではＩＣＰ（Inductively Coup
ledPlasma：誘導結合型プラズマ）エッチング法を用
い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの
圧力でコイル型の電極に５００[W]のＲＦ（１３．５６
[MHz]）電力を投入してプラズマを生成して行う。基板
側（試料ステージ）にも１００[W]のＲＦ（１３．５６
[MHz]）電力を投入し、実質的に負の自己バイアス電圧
を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜およ
びＴａ膜とも同程度にエッチングされる。
【００７５】上記のエッチング条件では、レジストによ
るマスクの形状を適したものとすることにより、基板側
に印加するバイアス電圧の効果により第１の導電層およ
び第２の導電層の端部がテーパー形状となる。テーパー
部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣
を残すことなくエッチングするためには、１０〜２０
[％]程度の割合でエッチング時間を増加させると良い。
Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代
表的には３）であるので、オーバーエッチング処理によ
り、酸化窒化シリコン膜が露出した面は２０〜５０[nm]
程度エッチングされることになる。こうして、第１のエ
ッチング処理により第１の導電層と第２の導電層から成
る第１の形状の導電層５０１１〜５０１６（第１の導電
層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜
５０１６ｂ）を形成する。ゲート絶縁膜５００７は、第
１の形状の導電層５０１１〜５０１６で覆われない領域
は２０〜５０[nm]程度エッチングされ、薄くなった領域
が形成される。
【００７６】そして、第１のドーピング処理を行いｎ型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法若しくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を１×１０13〜５×１０
14[atoms/cm2]とし、加速電圧を６０〜１００[keV]とし
て行う。ｎ型を付与する不純物元素として１５族に属す
る元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用
いるが、ここではリン（Ｐ）を用いる。この場合、導電
層５０１１〜５０１５がｎ型を付与する不純物元素に対
するマスクとなり、自己整合的に第１の不純物領域５０
１７〜５０２５が形成される。第１の不純物領域５０１
７〜５０２５には１×１０20〜１×１０21[atoms/cm3]
の濃度範囲でｎ型を付与する不純物元素を添加する。
（図８（Ｂ））
【００７７】次に、第２のエッチング処理を行う。同様
にＩＣＰエッチング法を用い、エッチングガスにＣＦ4
とＣｌ2とＯ2を混合して、１[Pa]の圧力でコイル型の電
極に５００[Ｗ]のＲＦ電力(１３．５６[MHz])を供給
し、プラズマを生成して行う。基板側（試料ステージ）
には５０[W]のＲＦ（１３．５６[MHz]）電力を投入し、
第１のエッチング処理に比べ低い自己バイアス電圧を印
加する。このような条件によりＷ膜を異方性エッチング
し、かつ、それより遅いエッチング速度で第１の導電層
であるＴａを異方性エッチングして第２の形状の導電層
５０２６〜５０３１（第１の導電層５０２６ａ〜５０３
１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成す
る。ゲート絶縁膜５００７は、第２の形状の導電層５０
２６〜５０３１で覆われない領域はさらに２０〜５０[n
m]程度エッチングされ、薄くなった領域が形成される。
（図８（Ｃ））
【００７８】Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、Ｃ
Ｆ4とＣｌ2の混合ガスではＷ膜およびＴａ膜共にエッチ
ングされる。しかし、この混合ガスに適量のＯ2を添加
するとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラジカ
ルまたはＦイオンが多量に発生する。その結果、フッ化
物の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ2を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。
【００７９】そして、図９（Ａ）に示すように第２のド
ーピング処理を行う。この場合、第１のドーピング処理
よりもドーズ量を下げて高い加速電圧の条件としてｎ型
を付与する不純物元素をドーピングする。例えば、加速
電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]
のドーズ量で行い、図８（Ｂ）で島状半導体層に形成さ
れた第１の不純物領域の内側に新たな不純物領域を形成
する。ドーピングは、第２の形状の導電層５０２６〜５
０３０を不純物元素に対するマスクとして用い、第１の
導電層５０２６ａ〜５０３０ａの下側の領域にも不純物
元素が添加されるようにドーピングする。こうして、第
１の導電層５０２６ａ〜５０３０ａと重なる第３の不純
物領域５０３２〜５０４１と、第１の不純物領域と第３
の不純物領域との間の第２の不純物領域５０４２〜５０
５１とを形成する。ｎ型を付与する不純物元素は、第２
の不純物領域で１×１０17〜１×１０19[atoms/cm3]の
濃度となるようにし、第３の不純物領域で１×１０16〜
１×１０18[atoms/cm3]の濃度となるようにする。
【００８０】そして、図９（Ｂ）に示すように、ｐチャ
ネル型ＴＦＴを形成する島状半導体層５００４、５００
５、５００６に一導電型とは逆の導電型の第４の不純物
領域５０５２〜５０７４を形成する。第２の導電層５０
１２〜５０１５を不純物元素に対するマスクとして用
い、自己整合的に不純物領域を形成する。このとき、ｎ
チャネル型ＴＦＴを形成する島状半導体層５００３、配
線を形成する第２の導電層５０３１はレジストマスク５
２００で全面を被覆しておく。不純物領域５０５２〜５
０５４、５０５５〜５０５７、５０５８〜５０６０、５
０６１〜５０６５、５０６６〜５０６８、５０６９〜５
０７１、５０７２〜５０７４にはそれぞれ異なる濃度で
リンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いた
イオンドープ法で形成し、そのいずれの領域においても
不純物濃度を２×１０20〜２×１０ 21[atoms/cm3]とな
るようにする。
【００８１】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第２
の形状の導電層５０２６〜５０３０がゲート電極として
機能する。また、５０３１は信号線として機能する。
【００８２】こうして導電型の制御を目的として図９
（Ｃ）に示すように、それぞれの島状半導体層に添加さ
れた不純物元素を活性化する工程を行う。この工程はフ
ァーネスアニール炉を用いる熱アニール法で行う。その
他に、レーザーアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することが出来る。熱アニ
ール法では酸素濃度が１[ppm]以下、好ましくは０．１
[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表
的には５００〜６００[℃]で行うものであり、本実施例
では５００[℃]で４時間の熱処理を行う。ただし、５０
２６〜５０３１に用いた配線材料が熱に弱い場合には、
配線等を保護するため層間絶縁膜（シリコンを主成分と
する）を形成した後で活性化を行うことが好ましい。
【００８３】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
【００８４】次に、図１０（Ａ）に示すように、第１層
間絶縁膜５０７５を形成する。第１層間絶縁膜５０７５
としては、珪素を含む絶縁膜を単層で用いるか、２種類
以上の珪素を含む絶縁膜を組み合わせた積層膜を用いれ
ば良い。また、膜厚は４００[nm]〜１．５[μm]とすれ
ば良い。本実施例では、２００[nm]厚の窒化酸化珪素膜
を形成した。活性化手段としては、ファーネスアニール
法、レーザーアニール法、またはランプアニール法で行
うことが出来る。本実施例では電熱炉において窒素雰囲
気中、５５０[℃]、４時間の熱処理を行う。
【００８５】このとき、第１層間絶縁膜はゲート電極の
酸化を防止する役目を果たしている。
【００８６】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行い
水素化処理を行う。この工程は熱的に励起された水素に
より半導体膜の不対結合手を水素終端する工程である。
水素化の他の手段として、プラズマ水素化（プラズマに
より励起された水素を用いる）を行っても良い。
【００８７】なお、第１層間絶縁膜５０７５に積層膜を
用いる場合、一つの層を形成する工程と他の層を形成す
る工程との間に水素化処理を行っても良い。
【００８８】次に、活性化工程が終了したら図１０
（Ｂ）に示すように、第２層間絶縁膜５０７６を形成し
た後、第１層間絶縁膜５０７５、第２層間絶縁膜５０７
６、およびゲート絶縁膜５００７に対してコンタクトホ
ールを形成し、各配線（接続電極を含む）５０７７〜５
０８２、ゲート信号線５０８４をパターニング形成した
後、接続電極５０８２に接する画素電極５０８３をパタ
ーニング形成する。
【００８９】第２層間絶縁膜５０７６としては、有機樹
脂を材料とする膜を用い、その有機樹脂としてはポリイ
ミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブ
テン）等を使用することが出来る。特に、第２層間絶縁
膜５０７６は平坦化の意味合いが強いので、平坦性に優
れたアクリルが好ましい。本実施例ではＴＦＴによって
形成される段差を十分に平坦化しうる膜厚でアクリル膜
を形成する。好ましくは１〜５[μm]（さらに好ましく
は２〜４[μm]）とすれば良い。
【００９０】コンタクトホールの形成は、ドライエッチ
ングまたはウエットエッチングを用い、ｎ型の不純物領
域５０１８〜５０２６またはｐ型の不純物領域５０５４
〜５０６５に達するコンタクトホール、配線５０３２に
達するコンタクトホール、電流供給線５０３３に達する
コンタクトホール、およびゲート電極５０２９、５０３
０に達するコンタクトホール（図示せず）をそれぞれ形
成する。
【００９１】また、配線（接続電極、信号線を含む）５
０７７〜５０８２、５０８４として、Ｔｉ膜を１００[n
m]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１
５０[nm]をスパッタ法で連続形成した３層構造の積層膜
を所望の形状にパターニングしたものを用いる。勿論、
他の導電膜を用いても良い。
【００９２】ところで、本発明の画素構成を有する回路
を構成する際には、前記３層構造の積層膜の一部を利用
してゲート信号線を形成し、そのゲート信号線を電流供
給線と共用するので、低抵抗の材料（例えば、アルミニ
ウム、銅などを主たる成分とする材料）を用いることが
望ましい。
【００９３】また、本実施例では、画素電極５０８３と
してＩＴＯ膜を１１０[nm]の厚さに形成し、パターニン
グを行った。画素電極５０８３を接続電極５０８２と接
して重なるように配置することでコンタクトを取ってい
る。また、酸化インジウムに２〜２０[％]の酸化亜鉛
（ＺｎＯ）を混合した透明導電膜を用いても良い。この
画素電極５０８３がＥＬ素子の陽極となる。
【００９４】次に、図１０（Ｂ）に示すように、珪素を
含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の
厚さに形成し、画素電極５０８３に対応する位置に開口
部を形成して第３層間絶縁膜５０８５を形成する。開口
部を形成する際、ウエットエッチング法を用いることで
容易にテーパー形状の側壁とすることが出来る。開口部
の側壁が十分になだらかでないと段差に起因するＥＬ層
の劣化が顕著な問題となってしまう。
【００９５】次に、ＥＬ層５０８６および陰極（ＭｇＡ
ｇ電極）５０８７を、真空蒸着法を用いて大気解放しな
いで連続形成する。なお、ＥＬ層５０８６の膜厚は８０
〜２００[nm]（典型的には１００〜１２０[nm]）、陰極
５０８７の厚さは１８０〜３００[nm]（典型的には２０
０〜２５０[nm]）とすれば良い。
【００９６】この工程では、赤色に対応する画素、緑色
に対応する画素および青色に対応する画素に対して順
次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液
に対する耐性に乏しいためフォトリソグラフィ技術を用
いずに各色個別に形成しなくてはならない。そこでメタ
ルマスクを用いて所望の画素以外を隠し、必要箇所だけ
選択的にＥＬ層および陰極を形成するのが好ましい。
【００９７】即ち、まず赤色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて赤色発光の
ＥＬ層および陰極を選択的に形成する。次いで、緑色に
対応する画素以外を全て隠すマスクをセットし、そのマ
スクを用いて緑色発光のＥＬ層および陰極を選択的に形
成する。次いで、同様に青色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて青色発光の
ＥＬ層および陰極を選択的に形成する。なお、ここでは
全て異なるマスクを用いるように記載しているが、同じ
マスクを使いまわしても構わない。また、全画素にＥＬ
層および陰極を形成するまで真空を破らずに処理するこ
とが好ましい。
【００９８】ここではＲＧＢに対応した三種類のＥＬ素
子を形成する方式を用いたが、白色発光のＥＬ素子とカ
ラーフィルタを組み合わせた方式、青色または青緑発光
のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを
組み合わせた方式、陰極（対向電極）に透明電極を利用
してＲＧＢに対応したＥＬ素子を重ねる方式などを用い
ても良い。
【００９９】なお、ＥＬ層５０８６としては公知の材料
を用いることが出来る。公知の材料としては、駆動電圧
を考慮すると有機材料を用いるのが好ましい。例えば正
孔注入層、正孔輸送層、発光層および電子注入層でなる
４層構造をＥＬ層とすれば良い。また、本実施例ではＥ
Ｌ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、
公知の他の材料であっても良い。
【０１００】次いで、ＥＬ層および陰極を覆って保護電
極５０８８を形成する。この保護電極５０８８としては
アルミニウムを主成分とする導電膜を用いれば良い。保
護電極５０８８はＥＬ層および陰極を形成した時とは異
なるマスクを用いて真空蒸着法で形成すれば良い。ま
た、ＥＬ層および陰極を形成した後で大気解放しないで
連続的に形成することが好ましい。
【０１０１】最後に、窒化珪素膜でなるパッシベーショ
ン膜５０８９を３００[nm]の厚さに形成する。実際には
保護電極５０８８がＥＬ層を水分等から保護する役割を
果たすが、さらにパッシベーション膜５０８９を形成し
ておくことで、ＥＬ素子の信頼性をさらに高めることが
出来る。
【０１０２】こうして図１０（Ｂ）に示すような構造の
アクティブマトリクス型電子装置が完成する。図１０
（Ｂ）中、Ａ−Ａ'、Ｂ−Ｂ'で示される部分は、図１
（Ａ）におけるＡ−Ａ'断面およびＢ−Ｂ'断面に対応し
ている。
【０１０３】なお、本実施例におけるアクティブマトリ
クス型電子装置の作成工程においては、回路の構成およ
び工程の関係上、ゲート電極を形成している材料である
Ｔａ、Ｗによってソース信号線を形成し、ソース、ドレ
イン電極を形成している配線材料であるＡｌによってゲ
ート信号線を形成しているが、異なる材料を用いても良
い。
【０１０４】ところで、本実施例のアクティブマトリク
ス型電子装置は、画素部だけでなく駆動回路部にも最適
な構造のＴＦＴを配置することにより、非常に高い信頼
性を示し、動作特性も向上しうる。また結晶化工程にお
いてＮｉ等の金属触媒を添加し、結晶性を高めることも
可能である。それによって、ソース信号線駆動回路の駆
動周波数を１０[MHz]以上にすることが可能である。
【０１０５】まず、極力動作速度を落とさないようにホ
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦ
Ｔとして用いる。なお、ここでいう駆動回路としては、
シフトレジスタ、バッファ、レベルシフタ、線順次駆動
におけるラッチ、点順次駆動におけるトランスミッショ
ンゲートなどが含まれる。
【０１０６】本実施例の場合、ｎチャネル型ＴＦＴの活
性層は、ソース領域、ドレイン領域、ＧＯＬＤ領域、Ｌ
ＤＤ領域およびチャネル形成領域を含み、ＧＯＬＤ領域
はゲート絶縁膜を介してゲート電極と重なっている。
【０１０７】また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ
は、ホットキャリア注入による劣化が殆ど気にならない
ので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチ
ャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャ
リア対策を講じることも可能である。
【０１０８】その他、駆動回路において、チャネル形成
領域を双方向に電流が流れるようなＣＭＯＳ回路、即
ち、ソース領域とドレイン領域の役割が入れ替わるよう
なＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成
するｎチャネル型ＴＦＴは、チャネル形成領域の両サイ
ドにチャネル形成領域を挟む形でＬＤＤ領域を形成する
ことが好ましい。このような例としては、点順次駆動に
用いられるトランスミッションゲートなどが挙げられ
る。また駆動回路において、オフ電流値を極力低く抑え
る必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ
回路を形成するｎチャネル型ＴＦＴは、ＬＤＤ領域の一
部がゲート絶縁膜を介してゲート電極と重なる構成を有
していることが好ましい。このような例としては、やは
り、点順次駆動に用いられるトランスミッションゲート
などが挙げられる。
【０１０９】なお、実際には図１０（Ｂ）の状態まで完
成したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）や透光性のシーリング
材でパッケージング（封入）することが好ましい。その
際、シーリング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料（例えば酸化バリウム）を配置したりする
とＥＬ素子の信頼性が向上する。
【０１１０】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クタ（フレキシブルプリントサーキット：ＦＰＣ）を取
り付けて製品として完成する。このような出荷出来る状
態にまでした状態を本明細書中ではＥＬディスプレイ
（またはＥＬモジュール）という。
【０１１１】[実施例３]本実施例では、本発明の電子装
置を作製した例について説明する。
【０１１２】図１１（Ａ）は本発明を用いた電子装置の
上面図であり、図１１（Ａ）をＸ−Ｘ'面で切断した断
面図を図１１（Ｂ）に示す。図１１（Ａ）において、４
００１は基板、４００２は画素部、４００３はソース信
号線側駆動回路、４００４はゲート信号線側駆動回路で
あり、それぞれの駆動回路は配線４００５、４００６、
４００７を経てＦＰＣ４００８に至り、外部機器へと接
続される。
【０１１３】このとき、少なくとも画素部、好ましくは
駆動回路および画素部を囲むようにしてカバー材４００
９、密封材４０１０、シーリング材（ハウジング材とも
いう）４０１１（図１１（Ｂ）に図示）が設けられてい
る。
【０１１４】また、図１１（Ｂ）は本実施例の電子装置
の断面構造であり、基板４００１、下地膜４０１２の上
に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦ
Ｔとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を
図示している）４０１３および画素部用ＴＦＴ４０１４
（但し、ここではＥＬ素子への電流を制御するＥＬ駆動
用ＴＦＴだけ図示している）が形成されている。これら
のＴＦＴは公知の構造（トップゲート構造あるいはボト
ムゲート構造）を用いれば良い。
【０１１５】公知の作製方法を用いて駆動回路用ＴＦＴ
４０１３、画素部用ＴＦＴ４０１４が完成したら、樹脂
材料でなる層間絶縁膜（平坦化膜）４０１５の上に画素
部用ＴＦＴ４０１４のドレインと電気的に接続する透明
導電膜でなる画素電極４０１６を形成する。透明導電膜
としては、酸化インジウムと酸化スズとの化合物（ＩＴ
Ｏと呼ばれる）または酸化インジウムと酸化亜鉛との化
合物を用いることができる。そして、画素電極４０１６
を形成したら、絶縁膜４０１７を形成し、画素電極４０
１６上に開口部を形成する。
【０１１６】次に、ＥＬ層４０１８を形成する。ＥＬ層
４０１８は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。
【０１１７】本実施例では、シャドウマスクを用いて蒸
着法によりＥＬ層を形成する。シャドウマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層および青色発光層）を形成することで、
カラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルタを組み合わせた方式、白色発光層
とカラーフィルタを組み合わせた方式があるがいずれの
方法を用いても良い。勿論、単色発光の電子装置とする
こともできる。
【０１１８】ＥＬ層４０１８を形成したら、その上に陰
極４０１９を形成する。陰極４０１９とＥＬ層４０１８
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０１８と陰極４０
１９を連続成膜するか、ＥＬ層４０１８を不活性雰囲気
で形成し、大気解放しないで陰極４０１９を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。
【０１１９】なお、本実施例では陰極４０１９として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的にはＥＬ層４０１８上に蒸
着法で１［nm］厚のＬｉＦ（フッ化リチウム）膜を形成
し、その上に３００［nm］厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いて
も良い。そして陰極４０１９は４０２０で示される領域
において配線４００７に接続される。配線４００７は陰
極４０１９に所定の電圧を与えるための電源線であり、
導電性ペースト材料４０２１を介してＦＰＣ４００８に
接続される。
【０１２０】４０２０に示された領域において陰極４０
１９と配線４００７とを電気的に接続するために、層間
絶縁膜４０１５および絶縁膜４０１７にコンタクトホー
ルを形成する必要がある。これらは層間絶縁膜４０１５
のエッチング時（画素電極用コンタクトホールの形成
時）や絶縁膜４０１７のエッチング時（ＥＬ層形成前の
開口部の形成時）に形成しておけば良い。また、絶縁膜
４０１７をエッチングする際に、層間絶縁膜４０１５ま
で一括でエッチングしても良い。この場合、層間絶縁膜
４０１５と絶縁膜４０１７が同じ樹脂材料であれば、コ
ンタクトホールの形状を良好なものとすることができ
る。
【０１２１】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜４０２２、充填材４０２
３、カバー材４００９が形成される。
【０１２２】さらに、ＥＬ素子部を囲むようにして、カ
バー材４００９と基板４００１の内側にシーリング材４
０１１が設けられ、さらにシーリング材４０１１の外側
には密封材（第２のシーリング材）４０１０が形成され
る。
【０１２３】このとき、この充填材４０２３は、カバー
材４００９を接着するための接着剤としても機能する。
充填材４０２３としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニ
ルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材４０２３の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。また充填材４０２３の内部に、酸素を捕捉する
効果を有する酸化防止剤等を配置することで、ＥＬ層の
劣化を抑えても良い。
【０１２４】また、充填材４０２３の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。
【０１２５】スペーサーを設けた場合、パッシベーショ
ン膜４０２２はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。
【０１２６】また、カバー材４００９としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Fibergla
ss-Reinforced Plastics）板、ＰＶＦ（ポリビニルフル
オライド）フィルム、マイラーフィルム、ポリエステル
フィルムまたはアクリルフィルムを用いることができ
る。なお、充填材４０２３としてＰＶＢやＥＶＡを用い
る場合、数十［μm］のアルミニウムホイルをＰＶＦフ
ィルムやマイラーフィルムで挟んだ構造のシートを用い
ることが好ましい。
【０１２７】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材４００９が透光性を有する
必要がある。
【０１２８】また、配線４００７はシーリング材４０１
１および密封材４０１０と基板４００１との隙間を通っ
てＦＰＣ４００８に電気的に接続される。なお、ここで
は配線４００７について説明したが、他の配線４００
５、４００６も同様にしてシーリング材４０１１および
密封材４０１０の下を通ってＦＰＣ４００８に電気的に
接続される。
【０１２９】なお本実施例では、充填材４０２３を設け
てからカバー材４００９を接着し、充填材４０２３の側
面（露呈面）を覆うようにシーリング材４０１１を取り
付けているが、カバー材４００９およびシーリング材４
０１１を取り付けてから、充填材４０２３を設けても良
い。この場合、基板４００１、カバー材４００９および
シーリング材４０１１で形成されている空隙に通じる充
填材の注入口を設ける。そして前記空隙を真空状態（１
０-2［Torr］以下）にし、充填材の入っている水槽に注
入口を浸してから、空隙の外の気圧を空隙の中の気圧よ
りも高くして、充填材を空隙の中に充填する。
【０１３０】[実施例４]本実施例では、本発明を用いて
実施例３とは異なる形態の電子装置を作製した例につい
て、図１２（Ａ）、（Ｂ）を用いて説明する。図１１
（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指してい
るので説明は省略する。
【０１３１】図１２（Ａ）は本実施例の電子装置の上面
図であり、図１２（Ａ）をＹ−Ｙ'面で切断した断面図
を図１２（Ｂ）に示す。
【０１３２】実施例３に従って、ＥＬ素子の表面を覆っ
てパッシベーション膜４０２２までを形成する。
【０１３３】さらに、ＥＬ素子を覆うようにして充填材
４０２３を設ける。この充填材４０２３は、カバー材４
００９を接着するための接着剤としても機能する。充填
材４０２３としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニ
ルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材４０２３の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。また充填材４０２３の内部に、酸素を捕捉する
効果を有する酸化防止剤等を配置することで、ＥＬ層の
劣化を抑えても良い。
【０１３４】また、充填材４０２３の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。
【０１３５】スペーサーを設けた場合、パッシベーショ
ン膜４０２２はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。
【０１３６】また、カバー材４００９としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Fibergla
ss-Reinforced Plastics）板、ＰＶＦ（ポリビニルフル
オライド）フィルム、マイラーフィルム、ポリエステル
フィルムまたはアクリルフィルムを用いることができ
る。なお、充填材４０２３としてＰＶＢやＥＶＡを用い
る場合、数十［μm］のアルミニウムホイルをＰＶＦフ
ィルムやマイラーフィルムで挟んだ構造のシートを用い
ることが好ましい。
【０１３７】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。
【０１３８】次に、充填材４０２３を用いてカバー材４
００９を接着した後、充填材４０２３の側面（露呈面）
を覆うようにフレーム材４０２４を取り付ける。フレー
ム材４０２４はシーリング材（接着剤として機能する）
４０２５によって接着される。このとき、シーリング材
４０２５としては、光硬化性樹脂を用いるのが好ましい
が、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良
い。なお、シーリング材４０２５はできるだけ水分や酸
素を透過しない材料であることが望ましい。また、シー
リング材４０２５の内部に乾燥剤を添加してあっても良
い。
【０１３９】また、配線４００７はシーリング材４０２
５と基板４００１との隙間を通ってＦＰＣ４００８に電
気的に接続される。なお、ここでは配線４００７につい
て説明したが、他の配線４００５、４００６も同様にし
てシーリング材４０２５の下を通ってＦＰＣ４００８に
電気的に接続される。
【０１４０】なお本実施例では、充填材４０２３を設け
てからカバー材４００９を接着し、充填材４０２３の側
面（露呈面）を覆うようにフレーム材４０２４を取り付
けているが、カバー材４００９、シーリング材４０２５
およびフレーム材４０２４を取り付けてから、充填材４
０２３を設けても良い。この場合、基板４００１、カバ
ー材４００９、シーリング材４０２５およびフレーム材
４０２４で形成されている空隙に通じる充填材の注入口
を設ける。そして前記空隙を真空状態（１０-2［Torr］
以下）にし、充填材の入っている水槽に注入口を浸して
から、空隙の外の気圧を空隙の中の気圧よりも高くし
て、充填材を空隙の中に充填する。
【０１４１】[実施例５]ここで本発明の電子装置におけ
る画素部のさらに詳細な断面構造を図１３に示す。
【０１４２】図１３において、基板４５０１上に設けら
れたスイッチング用ＴＦＴ４５０２は公知の方法で形成
されたｎチャネル型ＴＦＴを用いる。本実施例ではダブ
ルゲート構造としているが、構造および作製プロセスに
大きな違いはないので説明は省略する。但し、ダブルゲ
ート構造とすることで実質的に２つのＴＦＴが直列され
た構造となり、オフ電流値を低減することができるとい
う利点がある。なお、本実施例ではダブルゲート構造と
しているが、シングルゲート構造でも構わないし、トリ
プルゲート構造やそれ以上のゲート本数を持つマルチゲ
ート構造でも構わない。また、公知の方法で形成された
ｐチャネル型ＴＦＴを用いて形成しても構わない。
【０１４３】また、ＥＬ駆動用ＴＦＴ４５０３は公知の
方法で形成されたｎチャネル型ＴＦＴを用いる。スイッ
チング用ＴＦＴ４５０２のドレイン配線４５０４は配線
（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲー
ト電極４５０６に電気的に接続されている。
【０１４４】ＥＬ駆動用ＴＦＴ４５０３はＥＬ素子４５
１０を流れる電流量を制御するための素子であるため、
多くの電流が流れ、熱による劣化やホットキャリアによ
る劣化の危険性が高い素子でもある。そのため、ＥＬ駆
動用ＴＦＴ４５０３のドレイン側、あるいはソース側と
ドレイン側の両方に、ゲート絶縁膜を介してゲート電極
に重なるようにＬＤＤ領域を設ける構造は極めて有効で
ある。図１３においては、例としてＥＬ駆動用ＴＦＴ４
５０３のソース側とドレイン側の両方にＬＤＤ領域を形
成した例を示している。
【０１４５】また、本実施例ではＥＬ駆動用ＴＦＴ４５
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列に接続したマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。
【０１４６】また、ＥＬ駆動用ＴＦＴ４５０３のゲート
電極４５０６を含む配線（図示せず）は、ＥＬ駆動用Ｔ
ＦＴ４５０３のドレイン配線４５１２と絶縁膜を介して
一部で重なり、その領域では保持容量が形成される。こ
の保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４
５０６にかかる電圧を保持する機能を有する。
【０１４７】スイッチング用ＴＦＴ４５０２およびＥＬ
駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５１
４が設けられ、その上に樹脂絶縁膜でなる第２の層間絶
縁膜４５１５が形成される。
【０１４８】４５１７は反射性の高い導電膜でなる画素
電極（ＥＬ素子の陰極）であり、ＥＬ駆動用ＴＦＴ４５
０３のドレイン領域に一部が覆い被さるように形成さ
れ、電気的に接続される。画素電極４５１７としてはア
ルミニウム合金膜、銅合金膜または銀合金膜など低抵抗
な導電膜またはそれらの積層膜を用いることが好まし
い。勿論、他の導電膜との積層構造としても良い。
【０１４９】次に有機樹脂膜４５１６を画素電極４５１
７上に形成し、画素電極４５１７に面する部分をパター
ニングした後、ＥＬ層４５１９が形成される。なおここ
では図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）
の各色に対応した発光層を作り分けても良い。発光層と
する有機ＥＬ材料としてはπ共役ポリマー系材料を用い
る。代表的なポリマー系材料としては、ポリパラフェニ
レンビニレン（ＰＰＶ）系、ポリビニルカルバゾール
（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１５０】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H.Shenk, H.Becker, O.G
elsen, E.Kluge, W.Kreuder and H.Spreitzer :“Polym
ersfor Light Emitting Diodes”,Euro Display,Procee
dings,1999,p.33-37」や特開平１０−９２５７６号公報
に記載されたような材料を用いれば良い。
【０１５１】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０
［nm］（好ましくは４０〜１００［nm］）とすれば良
い。
【０１５２】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光およびそのため
のキャリアの移動を行わせるための層）を形成すれば良
い。
【０１５３】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。
【０１５４】陽極４５２３まで形成された時点でＥＬ素
子４５１０が完成する。なお、ここでいうＥＬ素子４５
１０とは、画素電極（陰極）４５１７と、発光層４５１
９と、正孔注入層４５２２および陽極４５２３で形成さ
れた保持容量とを指す。
【０１５５】ところで、本実施例では、陽極４５２３の
上にさらにパッシベーション膜４５２４を設けている。
パッシベーション膜４５２４としては窒化珪素膜または
窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素
子とを遮断することであり、有機ＥＬ材料の酸化による
劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える
意味との両方を併せ持つ。これにより電子装置の信頼性
が高められる。
【０１５６】以上のように本実施例において説明してき
た電子装置は図１３のような構造の画素からなる画素部
を有し、オフ電流値の十分に低いスイッチング用ＴＦＴ
と、ホットキャリア注入に強いＥＬ駆動用ＴＦＴとを有
する。従って、高い信頼性を有し、且つ、良好な画像表
示が可能な電子装置が得られる。
【０１５７】本実施例において説明した構造を有するＥ
Ｌ素子の場合、発光層４５１９で発生した光は、矢印で
示されるようにＴＦＴが形成された基板の逆方向に向か
って放射される。
【０１５８】[実施例６]本実施例では、実施例５に示し
た画素部において、ＥＬ素子４５１０の構造を反転させ
た構造について説明する。説明には図１４を用いる。な
お、図１３の構造と異なる点はＥＬ素子の部分とＴＦＴ
部分だけであるので、その他の説明は省略することとす
る。
【０１５９】図１２において、スイッチング用ＴＦＴ４
５０２は公知の方法で形成されたｐチャネル型ＴＦＴを
用いる。ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成
されたｐチャネル型ＴＦＴを用いる。ここで、スイッチ
ング用ＴＦＴとＥＬ駆動用ＴＦＴとは、その極性の同じ
物を用いることが望ましい。
【０１６０】本実施例では、画素電極（陽極）４５２５
として透明導電膜を用いる。具体的には酸化インジウム
と酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸
化インジウムと酸化スズとの化合物でなる導電膜を用い
ても良い。
【０１６１】そして、樹脂膜でなる第３の層間絶縁膜４
５２６が形成された後、発光層４５２８が形成される。
その上にはカリウムアセチルアセトネート（ａｃａｃＫ
と表記される）でなる電子注入層４５２９、アルミニウ
ム合金でなる陰極４５３０が形成される。
【０１６２】その後、実施例５と同様に、有機ＥＬ材料
の酸化を防止するためのパッシベーション膜４５３２が
形成され、こうしてＥＬ素子４５３１が形成される。
【０１６３】本実施例において説明した構造を有するＥ
Ｌ素子の場合、発光層４５２８で発生した光は、矢印で
示されるようにＴＦＴが形成された基板の方に向かって
放射される。
【０１６４】[実施例７]本実施例においては、実施例１
とは異なる駆動方法を本発明の電子装置と組み合わせた
場合について述べる。説明には図１６、図１７を参照す
る。
【０１６５】ここでは、簡単のため、デジタル階調と時
間階調とを組み合わせて、３ビットの階調（２3＝８階
調）を表現する場合について説明する。図１６（Ａ）、
（Ｂ）にタイミングチャートを示す。１フレーム期間を
３つのサブフレーム期間ＳＦ 1〜ＳＦ3に分割する。ＳＦ
1〜ＳＦ3の各長さは、２のべき乗で決定される。つまり
この場合、ＳＦ1：ＳＦ2：ＳＦ3＝４：２：１（２2：２
1：２0）となる。
【０１６６】まず、最初のサブフレーム期間において、
１段づつ画素に信号を入力していく。ただしこの場合、
実際にゲート信号線が選択されるのは、前半のサブゲー
ト信号線選択期間のみである。後半のサブゲート信号線
選択期間には、ゲート信号線の選択は行われず、画素へ
の信号の入力も行われない。この動作を、１段目から最
終段まで行う。ここで、アドレス期間は、１段目のゲー
ト信号線が選択されてから、最終段のゲート信号線が選
択されるまでの期間である。よって、アドレス期間の長
さは、どのサブフレーム期間においても同一である。
【０１６７】続いて、第２のサブフレーム期間に入る。
ここでも同様に、１段づつ画素に信号が入力される。こ
の場合も、前半のサブゲート信号線選択期間においての
み行われる。この動作を、１段目から最終段まで行う。
【０１６８】この時、全画素の陰極配線には、一定電圧
が印加されている。よって、あるサブフレーム期間にお
ける画素のサステイン（点灯）期間は、あるサブフレー
ム期間において画素に信号が書き込まれてから、次のサ
ブフレーム期間において画素に信号が書き込まれ始める
までの期間となる。よって、各段におけるサステイン期
間は、時期が異なり、長さが等しい。
【０１６９】続いて、第３のサブフレーム期間について
説明する。まず、第１、第２のサブフレーム期間と同様
に、前半のサブゲート信号線選択期間においてゲート信
号線を選択し、画素に信号を書き込む場合について考え
てみる。この場合、最終段付近の画素への信号の書き込
みが始まる時には、すでに次のフレーム期間での１段目
の画素への書き込み期間、つまりアドレス期間に入って
しまっている。その結果、第３のサブフレーム期間にお
ける最終段付近の画素への書き込みと、次のフレーム期
間の第１のサブフレーム期間における前半のある画素へ
の書き込みが重複することになるわけである。同時に異
なる２段分の信号を異なる２段の画素に正常に書き込む
ことはできない。そこで、第３のサブフレーム期間にお
いては、後半のサブゲート信号線選択期間にゲート信号
線を選択していくことにする。すると、第１のサブフレ
ーム期間（このサブフレーム期間は次のフレーム期間に
属している）ではゲート信号線の選択は前半のサブゲー
ト信号線選択期間において行われているから、同時に異
なる２段の画素に信号を書き込みが行われることを回避
することができる。
【０１７０】以上のように、本発明の駆動方法において
は、あるサブフレーム期間におけるアドレス期間が、別
のサブフレーム期間におけるアドレス期間と重複する場
合、複数のサブゲート信号線選択期間を利用して書き込
み期間の割り当てを行うことにより、実際にゲート信号
線の選択タイミングが重複しないようにすることができ
る。その結果、画素に正常に信号を書き込むことができ
る。
【０１７１】図１７（Ａ）は、本実施例の駆動方法を実
施するための回路構成例を示している。画素部は、本発
明の電子装置の構造を有している。
【０１７２】図１７（Ａ）において、中央に画素部が配
置され、その上方には、ソース信号線を制御するための
ソース信号線側駆動回路を有している。また左右には、
ゲート信号線を制御するための、１対のゲート信号線側
駆動回路を有している。第１のゲート信号線側駆動回路
は、前半のサブゲート信号線選択期間にゲート信号線を
選択し、第２のゲート信号線側駆動回路は、後半のサブ
ゲート信号線選択期間にゲート信号線を選択する。
【０１７３】図１７（Ｂ）は、図１７（Ａ）にて点線枠
で示されている１画素部を拡大して示している。１７０
１は第１のスイッチング用ＴＦＴ、１７０２は第２のス
イッチング用ＴＦＴ、１７０３はＥＬ駆動用ＴＦＴ、１
７０４はＥＬ素子、１７０５は保持容量、１７０６はソ
ース信号線、１７０７は第１のゲート信号線側駆動回路
によって選択されるｉ行目の第１のゲート信号線、１７
０８は第２のゲート信号線側駆動回路によって選択され
るｉ行目の第２のゲート信号線、１７０９は陰極電極、
１７１０はＥＬ素子の陽極、１７１１はＥＬ素子の陰
極、１７１２はＥＬ素子１７０４への電流供給線として
機能する第３のゲート信号線である。第３のゲート信号
線１７１２に関しては、前述の通り、隣り合う１行前の
行のゲート信号線である必要はないが、ここでは簡単の
ため、隣り合う１行前の行のゲート信号線に接続されて
いる場合を例にとって説明する。
【０１７４】前半のサブゲート信号線選択期間にゲート
信号線を選択する際には、アドレス期間において、第１
のゲート信号線側駆動回路からの選択パルスが第１のゲ
ート信号線１７０７から入力され、第１のスイッチング
用ＴＦＴ１７０１が導通状態となる。その後、サステイ
ン期間でＥＬ駆動用ＴＦＴ１７０３が導通状態となり、
第３のゲート信号線１７１２から供給される電流がＥＬ
素子１７０４に流れ、保持容量１７０５がＥＬ駆動用Ｔ
ＦＴ１７０３のゲート電極に印加される電荷を保持して
いる期間だけ発光を続ける。
【０１７５】後半のサブゲート信号線選択期間にゲート
信号線を選択する際には、アドレス期間において、第２
のゲート信号線側駆動回路からの選択パルスが第２のゲ
ート信号線１７０８から入力され、第２のスイッチング
用ＴＦＴ１７０２が導通状態となる。その後、サステイ
ン期間でＥＬ駆動用ＴＦＴ１７０３が導通状態となり、
第３のゲート信号線１７１２から供給される電流がＥＬ
素子１７０４に流れ、保持容量１７０５がＥＬ駆動用Ｔ
ＦＴ１７０３のゲート電極に印加される電荷を保持して
いる期間だけ発光を続ける。
【０１７６】このように、本発明の画素は、様々な駆動
方法と組み合わせて使用することが可能である。
【０１７７】また、図１７（Ｂ）におけるＴＦＴ１７０
１、１７０２、１７０３は、ここではシングルゲートＴ
ＦＴを示しているが、本実施例においてはダブルゲート
型や、それ以上のゲート電極を有するマルチゲート型を
用いても良い。また、ＴＦＴの極性については、ＥＬ素
子の構造等に合わせて決定すれば良い。
【０１７８】[実施例８]本実施例においては、実施例１
におけるクリア期間による非表示期間を、実施例１とは
異なる方法により設ける駆動方法を本発明の電子装置と
組み合わせた場合について述べる。説明には図１８、図
１９を参照する。
【０１７９】図１８（Ａ）は、本実施例の駆動方法を行
う際の、ゲート信号線の電位を示すタイミングチャート
である。各サブフレーム期間におけるゲート信号線選択
のタイミングは、実施例１と同様であるので、ここでは
説明を省略する。
【０１８０】実施例１では、サステイン期間Ｔｓ3と、
次の行のアドレス期間Ｔａ1の重複を回避するために、
電流供給線として機能しているゲート信号線の電位を上
げることで、非表示期間（クリア期間）を設けていた。
対して、本実施例においては、専用の信号線を用いてリ
セット信号を入力することにより、実施例１と同様の非
表示期間を設ける。ここでは、この期間をリセット期間
（Ｔｒn ｎ：サブフレーム期間に付された番号）と呼
ぶことにする。
【０１８１】図１９（Ａ）は、本実施例の駆動方法を実
施するための回路構成例を示している。画素部は、本発
明の電子装置の構造を有している。
【０１８２】図１９（Ａ）において、中央に画素部が配
置され、その上方には、ソース信号線を制御するための
ソース信号線側駆動回路を有している。また左方には、
ゲート信号線を制御するための、ゲート信号線側駆動回
路を有している。図示していないが、ゲート信号線側駆
動回路は、画素アレイの左右両側に配置するとより効果
的に駆動できる。本実施例におけるゲート信号線側駆動
回路は、リセット信号を出力する回路（図示せず）を有
している。
【０１８３】図１９（Ｂ）は、図１９（Ａ）にて点線枠
で示されている１画素部を拡大して示している。１９０
１はスイッチング用ＴＦＴ、１９０２はＥＬ駆動用ＴＦ
Ｔ、１９０３はＥＬ素子、１９０４は保持容量、１９０
５はリセット用ＴＦＴ、１９０６はソース信号線、１９
０７はｉ行目の第１のゲート信号線、１９０８は陰極電
極、１９０９はＥＬ素子の陽極、１９１０はＥＬ素子の
陰極、１９１１はＥＬ素子１９０３への電流供給線とし
て機能する第２のゲート信号線、１９１２はリセット信
号を入力するためのリセット信号線である。第２のゲー
ト信号線１９１１に関しては、前述の通り、隣り合う１
行前の行のゲート信号線である必要はないが、ここでは
簡単のため、隣り合う１行前の行のゲート信号線に接続
されている場合を例にとって説明する。
【０１８４】ゲート信号線側駆動回路からの選択パルス
が第１のゲート信号線１９０７から入力され、スイッチ
ング用ＴＦＴ１９０１が導通状態となる。その後、サス
テイン期間でＥＬ駆動用ＴＦＴ１９０２が導通状態とな
り、第２のゲート信号線１９１１から供給される電流が
ＥＬ素子１９０３に流れ、保持容量１９０４がＥＬ駆動
用ＴＦＴ１９０２のゲート電極に印加される電荷を保持
している期間だけ発光を続ける。
【０１８５】ここで、図１８（Ｂ）においてサステイン
期間Ｔｓ3とアドレス期間Ｔａ1との重複を回避するた
め、リセット期間で、リセット信号線１９１２よりリセ
ット信号が入力され、リセット用ＴＦＴ１９０５が導通
状態となり、保持容量１９０４で保持されていた電荷を
逃がす。よってこの期間はＥＬ素子への電流供給は停止
し、非点灯状態となる。
【０１８６】このような方法で非点灯期間を設けること
により、実施例１と同様、アドレス期間とサステイン期
間の重複を回避し、正常に画像の表示が可能となる。
【０１８７】本実施例で示したような回路を用いる際に
も、本発明の電子装置は、容易に応用が可能である。
【０１８８】また、図１９（Ｂ）におけるＴＦＴ１９０
１、１９０２、１９０５は、ここではシングルゲートＴ
ＦＴを示しているが、本実施例においてはダブルゲート
型や、それ以上のゲート電極を有するマルチゲート型を
用いても良い。また、ＴＦＴの極性については、ＥＬ素
子の構造等に合わせて決定すれば良い。
【０１８９】[実施例９]本実施例においては、実施例８
におけるリセット信号による非表示期間を、実施例８と
は異なる方法により設ける駆動方法を本発明の電子装置
と組み合わせた場合について述べる。説明には図２０を
参照する。
【０１９０】図２０（Ａ）は、本実施例の駆動方法を実
施するための回路構成例を示している。画素部は、本発
明の電子装置の構造を有している。
【０１９１】図２０（Ａ）において、中央に画素部が配
置され、その上方には、ソース信号線を制御するための
ソース信号線側駆動回路を有している。また左方には、
ゲート信号線を制御するための、ゲート信号線側駆動回
路を有している。図示していないが、ゲート信号線側駆
動回路は、画素アレイの左右両側に配置するとより効果
的に駆動できる。本実施例におけるゲート信号線側駆動
回路は、リセット信号を出力する回路（図示せず）を有
している。
【０１９２】図２０（Ｂ）は、図２０（Ａ）にて点線枠
で示されている１画素部を拡大して示している。２００
１はスイッチング用ＴＦＴ、２００２はＥＬ駆動用ＴＦ
Ｔ、２００３はＥＬ素子、２００４は保持容量、２００
５はリセット用ＴＦＴ、２００６はソース信号線、２０
０７はｉ行目の第１のゲート信号線、２００８は陰極電
極、２００９はＥＬ素子の陽極、２０１０はＥＬ素子の
陰極、２０１１はＥＬ素子２００３への電流供給線とし
て機能する第２のゲート信号線、２０１２はリセット信
号を入力するためのリセット信号線である。第２のゲー
ト信号線２０１１に関しては、前述の通り、隣り合う１
行前の行のゲート信号線である必要はないが、ここでは
簡単のため、隣り合う１行前の行のゲート信号線に接続
されている場合を例にとって説明する。
【０１９３】本実施例にて示す回路の駆動方法は、実施
例８のものと同様であるので、図１８（Ａ）（Ｂ）を参
照すればよい。ここでは説明を省略する。実施例８にお
いては、リセット信号の入力により、リセット用ＴＦＴ
を導通状態にして、保持容量の電荷を逃がす方法によ
り、リセット期間を設けていた。これに対して本実施例
においては、リセット用ＴＦＴ２００５を、電流供給線
である第２のゲート信号線２０１１と、ＥＬ駆動用ＴＦ
Ｔ２００２との間に配置する。通常のサステイン期間で
は、リセット用ＴＦＴは導通状態にあり、第２のゲート
信号線２０１１から供給される電流はＥＬ駆動用ＴＦＴ
２００２を通ってＥＬ素子２００３へと流れる。リセッ
ト期間において、リセット信号線２０１２にリセット信
号が入力されると、リセット用ＴＦＴ２００５は非導通
状態となり、ＥＬ素子への電流供給を遮断する。こうす
ることにより非表示期間を設ける。
【０１９４】このような方法で非点灯期間を設けること
により、実施例１および実施例８と同様、アドレス期間
とサステイン期間の重複を回避し、正常に画像の表示が
可能となる。
【０１９５】本実施例で示したような回路を用いる際に
も、本発明の電子装置は、容易に応用が可能である。
【０１９６】また、図２０（Ｂ）におけるＴＦＴ２００
１、２００２、２００５は、ここではシングルゲートＴ
ＦＴを示しているが、本実施例においてはダブルゲート
型や、それ以上のゲート電極を有するマルチゲート型を
用いても良い。また、ＴＦＴの極性については、ＥＬ素
子の構造等に合わせて決定すれば良い。
【０１９７】[実施例１０]本実施例においては、実施例
１、実施例７〜実施例９とは異なる駆動方法を本発明の
画素と組み合わせた場合について述べる。回路構成に関
しては、実施例１で示したものと同様のもので良い。以
下の説明には図５、図２１を参照する。
【０１９８】図２１（Ａ）は、点灯時間の差を利用して
階調を表現する時分割階調方法による駆動を示すタイミ
ングチャートである。本図においては、一例として、フ
レーム周波数６０[Hz]、ＶＧＡ、４ビット階調の例を示
している。
【０１９９】１フレーム期間を４個のサブフレーム期間
に分割する。各サブフレーム期間は、アドレス期間とサ
ステイン期間とに完全に分離されている。また、サステ
イン期間Ｔｓ1〜Ｔｓ4は、Ｔｓ1：Ｔｓ2：Ｔｓ3：Ｔｓ4
＝２3：２2：２1：２0＝８：４：２：１となっており、
４ビット＝１６階調を表示出来る。アドレス期間Ｔａ１
〜Ｔａ４は、それぞれが１画面分の画素への書き込みを
行う期間であるから、全て長さが等しい。
【０２００】１つのサブフレーム期間に行われるデータ
の書き込みについて説明する。まずソース信号線を通っ
て入力されるデジタルデータが順にサンプリングされ
る。１水平期間分（本実施例の例の場合はＶＧＡである
から、６４０本＋ダミー２本としている）のサンプリン
グが終了した後、一斉にデータがラッチされる。これを
全てのゲート信号線の分（本実施例の例の場合はＶＧＡ
であるから、４８０本＋ダミー２本としている）だけ繰
り返し、各ビットにおいて、１フレーム分の書き込みを
完了する。
【０２０１】なお、この書き込みが行われている間は、
図２１（Ｂ）に示すように、陰極１０８の電位を、電流
供給線（本発明の画素と組み合わせる場合は、電流供給
線として機能しているゲート信号線１１１）の電位と等
しくしておく。こうすることにより、その期間はＥＬ素
子１０３の陽極１０９、陰極１１０間には電圧が発生せ
ず、電流は流れない。つまり、アドレス期間中は、画面
内のいずれのＥＬ素子１０３も発光することはない。
【０２０２】アドレス期間内で、各ビットごとに１フレ
ーム分の書き込みが終了した後、先程まで電流供給線と
等しい電位にあった陰極１０８の電位を下げ、点灯させ
るＥＬ素子の陽極、陰極間に電圧を生じさせることによ
り、ＥＬ素子１０３に電流が流れ、発光する。ＥＬ素子
１０３の発光は、スイッチングＴＦＴ１０１がＯＦＦし
た後も、保持容量１０４によってＥＬ駆動用ＴＦＴ１０
２のゲートへの電圧印加が保たれ、一定期間、発光が継
続する。
【０２０３】本実施例で示した駆動方法は容易に実施が
可能であり、本発明の電子装置と組み合わせる場合にお
いても、容易に応用が可能である。
【０２０４】また、図５（Ｂ）におけるスイッチングＴ
ＦＴ１０１は、ここではダブルゲートＴＦＴを、ＥＬ駆
動用ＴＦＴ１０２は、ここではシングルゲートＴＦＴを
示しているが、本実施例においては、シングルゲート
型、ダブルゲート型を問わず、３つ以上のゲート電極を
有するマルチゲート型を用いても良い。また、ＴＦＴの
極性については、ＥＬ素子の構造等に合わせて決定すれ
ば良い。
【０２０５】[実施例１１]本発明において、三重項励起
子からの燐光を発光に利用できるＥＬ材料を用いること
で、外部発光量子効率を飛躍的に向上させることができ
る。これにより、ＥＬ素子の低消費電力化、長寿命化、
および軽量化が可能になる。
【０２０６】ここで、三重項励起子を利用し、外部発光
量子効率を向上させた報告を示す。（T.Tsutsui, C.Ada
chi, S.Saito, Photochemical Processes in Organized
Molecular Systems, ed.K.Honda,（Elsevier Sci.Pu
b., Tokyo,1991）p.437.）上記の論文により報告された
ＥＬ材料（クマリン色素）の分子式を以下に示す。
【０２０７】
【化１】
【０２０８】（M.A.Baldo, D.F.O'Brien, Y.You, A.Sho
ustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Natu
re 395（1998）p.151.） 上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分
子式を以下に示す。
【０２０９】
【化２】
【０２１０】（M.A.Baldo, S.Lamansky, P.E.Burrows,
M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75（199
9）p.4.） （T.Tsutsui, M.J.Yang, M.Yahiro, K.Nakamura, T.Wat
anabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi,
Jpn.Appl.Phys., 38（12B）（1999）L1502.） 上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分
子式を以下に示す。
【０２１１】
【化３】
【０２１２】以上のように三重項励起子からの燐光発光
を利用できれば原理的には一重項励起子からの蛍光発光
を用いる場合より３〜４倍の高い外部発光量子効率の実
現が可能となる。なお、本実施例の構成は、実施例１〜
実施例１０のいずれの構成とも自由に組みあせて実施す
ることが可能である。
【０２１３】[実施例１２]本発明の電子装置を用いたＥ
Ｌディスプレイは、自発光型であるため液晶ディスプレ
イに比べて明るい場所での視認性に優れ、しかも視野角
が広い。従って、様々な電子機器の表示部として用いる
ことが出来る。例えば、ＴＶ放送等を大画面で鑑賞する
には対角３０インチ以上（典型的には４０インチ以上）
のＥＬディスプレイの表示部として本発明の電子装置を
用いると良い。
【０２１４】なお、ＥＬディスプレイには、パソコン用
表示装置、ＴＶ放送受信用表示装置、広告表示用表示装
置等の全ての情報表示用表示装置が含まれる。また、そ
の他にも様々な電子機器の表示部として本発明のＥＬデ
ィスプレイを用いることが出来る。
【０２１５】その様な本発明の電子機器としては、ビデ
オカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッ
ドマウントディスプレイ）、ナビゲーションシステム、
音響再生装置（カーオーディオ、オーディオコンポ
等）、ノート型パーソナルコンピュータ、ゲーム機器、
携帯情報端末（モバイルコンピュータ、携帯電話、携帯
型ゲーム機または電子書籍等）、記録媒体を備えた画像
再生装置（具体的にはデジタルビデオディスク（ＤＶ
Ｄ）等の記録媒体を再生し、その画像を表示しうるディ
スプレイを備えた装置）などが挙げられる。特に、斜め
方向から見ることの多い携帯情報端末は視野角の広さが
重要視されるため、ＥＬディスプレイを用いることが望
ましい。それら電子機器の具体例を図２２および図２３
に示す。
【０２１６】図２２（Ａ）はＥＬディスプレイであり、
筐体３３０１、支持台３３０２、表示部３３０３等を含
む。本発明の電子装置は表示部３３０３に用いることが
出来る。ＥＬディスプレイは自発光型であるためバック
ライトが必要なく、液晶ディスプレイよりも薄い表示部
とすることが出来る。
【０２１７】図２２（Ｂ）はビデオカメラであり、本体
３３１１、表示部３３１２、音声入力部３３１３、操作
スイッチ３３１４、バッテリー３３１５、受像部３３１
６等を含む。本発明の電子装置は表示部３３１２に用い
ることが出来る。
【０２１８】図２２（Ｃ）はヘッドマウントＥＬディス
プレイの一部（右片側）であり、本体３３２１、信号ケ
ーブル３３２２、頭部固定バンド３３２３、表示部３３
２４、光学系３３２５、表示装置３３２６等を含む。本
発明の電子装置は表示装置３３２６に用いることが出来
る。
【０２１９】図２２（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体３３３
１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３
３３、表示部（ａ）３３３４、表示部（ｂ）３３３５等
を含む。表示部（ａ）３３３４は主として画像情報を表
示し、表示部（ｂ）３３３５は主として文字情報を表示
するが、本発明の電子装置はこれら表示部（ａ）３３３
４、表示部（ｂ）３３３５に用いることが出来る。な
お、記録媒体を備えた画像再生装置には家庭用ゲーム機
器なども含まれる。
【０２２０】図２２（Ｅ）はゴーグル型表示装置（ヘッ
ドマウントディスプレイ）であり、本体３３４１、表示
部３３４２、アーム部３３４３を含む。本発明の電子装
置は表示部３３４２に用いることが出来る。
【０２２１】図２２（Ｆ）はパーソナルコンピュータで
あり、本体３３５１、筐体３３５２、表示部３３５３、
キーボード３３５４等を含む。本発明の電子装置は表示
部３３５３に用いることが出来る。
【０２２２】なお、将来的にＥＬ材料の発光輝度が高く
なれば、出力した画像情報を含む光をレンズ等で拡大投
影してフロント型あるいはリア型のプロジェクターに用
いることも可能となる。
【０２２３】また、上記電子機器はインターネットやＣ
ＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画情
報を表示する機会が増してきている。ＥＬ材料の応答速
度は非常に高いため、ＥＬディスプレイは動画表示に好
ましい。
【０２２４】また、ＥＬディスプレイは発光している部
分が電力を消費するため、発光部分が極力少なくなるよ
うに情報を表示することが望ましい。従って、携帯情報
端末、特に携帯電話や音響再生装置のような文字情報を
主とする表示部にＥＬディスプレイを用いる場合には、
非発光部分を背景として文字情報を発光部分で形成する
ように駆動することが望ましい。
【０２２５】図２３（Ａ）は携帯電話であり、本体３４
０１、音声出力部３４０２、音声入力部３４０３、表示
部３４０４、操作スイッチ３４０５、アンテナ３４０６
を含む。本発明の電子装置は表示部３４０４に用いるこ
とが出来る。なお、表示部３４０４は黒色の背景に白色
の文字を表示することで携帯電話の消費電力を抑えるこ
とが出来る。
【０２２６】図２３（Ｂ）は音響再生装置、具体的には
カーオーディオであり、本体３４１１、表示部３４１
２、操作スイッチ３４１３、３４１４を含む。本発明の
電子装置は表示部３４１２に用いることが出来る。ま
た、本実施例では車載用オーディオを示すが、携帯型や
家庭用の音響再生装置に用いても良い。なお、表示部３
４１４は黒色の背景に白色の文字を表示することで消費
電力を抑えられる。これは携帯型の音響再生装置におい
て特に有効である。
【０２２７】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に用いることが可能であ
る。また、本実施例の電子機器は実施例１〜実施例１１
に示したいずれの構成の電子装置を用いても良い。
【発明の効果】本発明の電子装置を用いることにより、
電源供給線が必要なくなるため、従来の電子装置に比べ
て、パネル作成プロセスにおけるマスク枚数や工程数の
増加を伴うことなく、より高い開口率を実現することが
出来る。あるいは、従来通りの開口率であれば、その
分、信号線を太くすることが出来るため、抵抗率が下が
り、クロストーク、輝度傾斜などを低減することが出
来、画質の向上を実現することが出来る。
【図面の簡単な説明】
【図１】 本発明における、電流供給線とゲート信号
線を共有する構造を有する画素の平面図および回路図。
【図２】 専用の電流供給線とゲート信号線を有する
構造の画素の平面図および回路図。
【図３】 本発明における、電流供給線とゲート信号
線を共有する構造を有する画素を３行２列に配置した様
子を示す回路図。
【図４】 本発明の画素を用いるための基本的な信号
パターンを説明する図。
【図５】 実施例１に示している、本発明の画素を有
する電子装置の回路構成例を示す図。
【図６】 実施例１に示している、本発明の画素を有
する電子装置を駆動する例を説明するタイミングチャー
ト。
【図７】 実施例１に示している、本発明の画素を有
する電子装置を駆動する例を説明するタイミングチャー
ト。
【図８】 実施例２に示している、電子装置の作製工
程例を示す図。
【図９】 実施例２に示している、電子装置の作製工
程例を示す図。
【図１０】 実施例２に示している、電子装置の作製
工程例を示す図。
【図１１】 実施例３に示している電子装置の上面図
および断面図。
【図１２】 実施例４に示している電子装置の上面図
および断面図。
【図１３】 実施例５に示している、電子装置の画素
部断面図。
【図１４】 実施例６に示している、電子装置の画素
部断面図。
【図１５】 電子装置の回路構成例を示す図。
【図１６】 実施例７に示している、本発明の画素を
有する電子装置を駆動する例を説明するタイミングチャ
ート。
【図１７】 実施例７に示している、本発明の画素を
有する電子装置の回路構成例を示す図。
【図１８】 実施例８に示している、本発明の画素を
有する電子装置を駆動する例を説明するタイミングチャ
ート。
【図１９】 実施例８に示している、本発明の画素を
有する電子装置の回路構成例を示す図。
【図２０】 実施例９に示している、本発明の画素を
有する電子装置の回路構成例を示す図。
【図２１】 実施例１０に示している、本発明の画素
を有する電子装置を駆動する例を説明するタイミングチ
ャート。
【図２２】 本発明の電子装置を組み込んだ電子装置
の例を示す図。
【図２３】 本発明の電子装置を組み込んだ電子装置
の例を示す図。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/30 Ｇ０９Ｇ 3/30 Ｊ Ｈ０１Ｌ 29/786 Ｈ０５Ｂ 33/14 Ａ // Ｈ０５Ｂ 33/14 Ｈ０１Ｌ 29/78 ６１４

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】ソース信号線駆動回路と、ゲート信号線駆
    動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有
    し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有
    し、 前記画素部は、複数の画素がマトリクス状に配置された
    構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジス
    タと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 前記スイッチング用トランジスタのゲート電極は、ゲー
    ト信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域のうち、
    一方はソース信号線と電気的に接続され、残る一方は前
    記ＥＬ駆動用トランジスタのゲート電極と電気的に接続
    され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方
    は複数の前記ゲート信号線のうちいずれか１本と電気的
    に接続され、残る一方はＥＬ素子の一方の電極と電気的
    に接続されていることを特徴とする電子装置。
  2. 【請求項２】ソース信号線駆動回路と、ゲート信号線駆
    動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有
    し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有
    し、 前記画素部は、複数の画素がマトリクス状に配置された
    構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジス
    タと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ｉ行目の画素において、前記スイッチング用トランジス
    タのゲート電極は、ｉ行目のゲート信号線と電気的に接
    続され、 前記スイッチング用トランジスタの不純物領域のうち、
    一方は前記ソース信号線と電気的に接続され、残る一方
    は前記ＥＬ駆動用トランジスタのゲート電極と電気的に
    接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方
    は複数の前記ゲート信号線のうちいずれか１本と電気的
    に接続され、残る一方はＥＬ素子の一方の電極と電気的
    に接続され、 ｉ行目の画素におけるＥＬ素子への電流の供給は、ｉ行
    目の画素におけるＥＬ駆動用トランジスタの不純物領域
    のうちの一方と電気的に接続された前記ゲート信号線に
    よって行われることを特徴とする電子装置。
  3. 【請求項３】ソース信号線駆動回路と、ゲート信号線駆
    動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有
    し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有
    し、 前記画素部は、複数の画素がマトリクス状に配置された
    構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジス
    タと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ｉ行目の画素において、前記スイッチング用トランジス
    タのゲート電極は、ｉ行目のゲート信号線と電気的に接
    続され、 前記スイッチング用トランジスタの不純物領域のうち、
    一方は前記ソース信号線と電気的に接続され、残る一方
    は前記ＥＬ駆動用トランジスタのゲート電極と電気的に
    接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方
    は複数の前記ゲート信号線のうちいずれか１本と電気的
    に接続され、残る一方はＥＬ素子の一方の電極と電気的
    に接続され、 ｉ行目に走査される前記ゲート信号線は、ｉ行目に走査
    される前記ゲート信号線と電気的に接続された前記スイ
    ッチング用トランジスタを制御する機能と、ｉ行目に走
    査される前記ゲート信号線と電気的に接続されたＥＬ駆
    動用トランジスタを介して、ＥＬ素子への電流供給を行
    う機能とを有することを特徴とする電子装置。
  4. 【請求項４】ソース信号線駆動回路と、ゲート信号線駆
    動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有
    し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有
    し、 前記画素部は、複数の画素がマトリクス状に配置された
    構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジス
    タと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ｉ行目の画素において、前記スイッチング用トランジス
    タのゲート電極は、ｉ行目のゲート信号線と電気的に接
    続され、 前記スイッチング用トランジスタの不純物領域のうち、
    一方は前記ソース信号線と電気的に接続され、残る一方
    は前記ＥＬ駆動用トランジスタのゲート電極と電気的に
    接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方
    は複数の前記ゲート信号線のうち、ｉ行目に走査される
    前記ゲート信号線を除くいずれか１本と電気的に接続さ
    れ、残る一方はＥＬ素子の一方の電極と電気的に接続さ
    れていることを特徴とする電子装置。
  5. 【請求項５】ソース信号線駆動回路と、ゲート信号線駆
    動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有
    し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有
    し、 前記画素部は、複数の画素がマトリクス状に配置された
    構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジス
    タと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ｉ行目の画素において、前記スイッチング用トランジス
    タのゲート電極は、ｉ行目のゲート信号線と電気的に接
    続され、 前記スイッチング用トランジスタの不純物領域のうち、
    一方は前記ソース信号線と電気的に接続され、残る一方
    は前記ＥＬ駆動用トランジスタのゲート電極と電気的に
    接続され、 前記ＥＬ駆動用トランジスタの不純物領域のうち、一方
    はｉ−１行目に走査される前記ゲート信号線と電気的に
    接続され、残る一方はＥＬ素子の一方の電極と電気的に
    接続されていることを特徴とする電子装置。
  6. 【請求項６】ソース信号線駆動回路と、ゲート信号線駆
    動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有
    し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有
    し、 前記画素部は、複数の画素がマトリクス状に配置された
    構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジス
    タと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ソース信号線より、スイッチング用トランジスタを介し
    てＥＬ駆動用トランジスタに映像信号が入力され、 複数の前記ゲート信号線のうち１本より、ＥＬ駆動用ト
    ランジスタを介してＥＬ素子への電流供給が行われるこ
    とを特徴とする電子装置。
  7. 【請求項７】ソース信号線駆動回路と、ゲート信号線駆
    動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有
    し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有
    し、 前記画素部は、複数の画素がマトリクス状に配置された
    構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジス
    タと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ソース信号線より、ｉ行目に走査される前記ゲート信号
    線と電気的に接続されたスイッチング用トランジスタを
    介してＥＬ駆動用トランジスタに映像信号が入力され、 複数の前記ゲート信号線のうち、ｉ行目に走査される前
    記ゲート信号線を除く１本より、ＥＬ駆動用トランジス
    タを介してＥＬ素子への電流供給が行われることを特徴
    とする電子装置。
  8. 【請求項８】ソース信号線駆動回路と、ゲート信号線駆
    動回路と、画素部とを有する電子装置であって、 前記ソース信号線駆動回路は、複数のソース信号線を有
    し、 前記ゲート信号線駆動回路は、複数のゲート信号線を有
    し、 前記画素部は、複数の画素がマトリクス状に配置された
    構造を有し、 前記複数の画素はそれぞれ、スイッチング用トランジス
    タと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 ソース信号線より、ｉ行目に走査される前記ゲート信号
    線と電気的に接続されたスイッチング用トランジスタを
    介してＥＬ駆動用トランジスタに映像信号が入力され、 ｉ−１行目に走査される前記ゲート信号線より、ＥＬ駆
    動用トランジスタを介してＥＬ素子への電流供給が行わ
    れることを特徴とする電子装置。
  9. 【請求項９】請求項１乃至請求項８のいずれか１項に記
    載の電子装置において、 前記ＥＬ素子の発光方向が、駆動回路が形成されている
    基板に向かう方向であるとき、前記ＥＬ素子と電気的に
    接続された前記ＥＬ駆動用トランジスタの極性はＰチャ
    ネル型であり、 前記ＥＬ素子の発光方向が、駆動回路が形成されている
    基板に向かう方向に対して逆の方向であるとき、前記Ｅ
    Ｌ素子と電気的に接続された前記ＥＬ駆動用トランジス
    タの極性はＮチャネル型であることを特徴とする電子装
    置。
  10. 【請求項１０】請求項１乃至請求項９のいずれか１項に
    記載の電子装置において、 ゲート信号線は、アルミニウムあるいはそれを主たる成
    分とした材料を用いて形成されることを特徴とする電子
    装置。
  11. 【請求項１１】請求項１乃至請求項１０のいずれか１項
    に記載の電子装置を用いることを特徴とするＥＬディス
    プレイ、ビデオカメラ、ヘッドマウントディスプレイ、
    ＤＶＤプレーヤ、パーソナルコンピュータ、携帯電話、
    あるいはカーオーディオ。
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