JP5695813B2 - 表示装置、表示モジュール、及び電子機器 - Google Patents

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Description

本発明は負荷に供給する電流をトランジスタで制御する機能を設けた半導体装置に関する。特に電流によって輝度が変化する電流駆動型発光素子で形成された画素や、その信号線駆動回路を含む半導体装置に関する。また、当該半導体装置を具備する表示装置及び電気機器に関する。
なお、ここでいう半導体装置とは、半導体特性を利用することで機能しうる装置全般を指すものとする。
近年、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：以下、ＥＬと略記）素子などとも言う）が注目を集めており、有機ＥＬディスプレイなどに用いられるようになってきている。
ＯＬＥＤなどの発光素子は自発光型であるため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点がある。また発光素子の輝度は、そこを流れる電流値によって制御される。
このような自発光型の発光素子を用いた表示装置では、その駆動方式として単純マトリックス方式とアクティブマトリックス方式とが知られている。前者については構造が簡単であるが、大型かつ高輝度のディスプレイの実現が難しい等の問題があり、近年は発光素子に流れる電流を画素回路内部に設けた薄膜トランジスタ（ＴＦＴ）によって制御するアクティブマトリックス方式の開発が盛んに行われている。
このようなアクティブマトリックス方式の表示装置の場合、駆動ＴＦＴの電流特性のバラツキや駆動ＴＦＴの電流特性の劣化により発光素子に流れる電流が変化し輝度がばらついてしまうという問題があった。
つまり、このようなアクティブマトリックス方式の表示装置の場合、画素回路には発光素子に流れる電流を駆動する駆動ＴＦＴが用いられており、これらの駆動ＴＦＴの特性がばらついたり劣化したりすることにより発光素子に流れる電流が変化し、輝度がばらついてしまうという問題があった。そこで画素回路内の駆動ＴＦＴの特性がばらついても発光素子に流れる電流は変化せず、輝度のバラツキを抑えるための種々の回路が提案されている。
非特許文献１、特許文献１、特許文献２は、いずれもアクティブマトリックス型表示装置における半導体装置の構成を開示したものである。特許文献１、特許文献２には、画素回路内に配置された駆動ＴＦＴの特性のバラツキによって発光素子に流れる電流が変化しないような回路構成が開示されている。この構成は、電流書き込み型画素、もしくは電流入力型画素などと呼ばれている。
図９２に、特許文献１に開示されている回路図の基本構成の一例を示す（特許文献１の図１４、及び明細書の対応する記載を参照）。図９２の回路は、電流源トランジスタ９２０１と、切り替えトランジスタ９２０２と、スイッチ９２０３と、容量素子９２０４と、スイッチ９２０５と、スイッチ９２０６と、電流源９２０７と、負荷９２０８と、配線９２０９、配線９２１１、配線９２１２、スイッチ９２１３を有する。
また図９３に、特許文献２に開示されている回路図の基本構成の一例を示す（特許文献２の図２０，及び明細書の対応する記載を参照）。図９３の回路は、電流源トランジスタ９３０１と、切り替えトランジスタ９３０２と、スイッチ９３０３と、容量素子９３０４と、スイッチ９３０５と、スイッチ９３０６Ａ、９３０６Ｂと、電流源９３０７Ａ、９３０７Ｂと、負荷９３０８と、配線９３０９、配線９３１１Ａ、９３１１Ｂ、配線９３１２、スイッチ９３１３を有する。
また、図９６に、非特許文献１に開示されている回路図の構成の一例を示す（非特許文献１の図２、図３、及び本文中の対応する記載を参照）。なお、図９６に記載の回路図は非特許文献１に記載の回路図を、特許文献１、特許文献２の記載にあわせて記載したものである。図９６の回路は、電流源トランジスタ９６０１と、切り替えスイッチ９６０３と、容量素子９６０４と、スイッチ９６０５と、スイッチ９６０６と、電流源９６０７と、負荷９６０８と、配線９６０９、配線９６１１、配線９６１２を有する。
Ｔ．Ｓｈｉｒａｓａｋｉ ｅｔ ａｌ，ＳＩＤ’０４ Ｄｉｇｅｓｔ Ｐ１５１６〜１５１９ （２００４） 国際公開番号 国際公開第２００４／０６１８１２号パンフレット 国際公開番号 国際公開第２００４／０７７６７１号パンフレット
上記特許文献１、特許文献２に記載の回路構成の場合、電流源トランジスタと負荷との間にスイッチが必要になり、負荷に電流が流れにくいといった問題がある。また、スイッチを設けない場合、負荷に電流が流れてしまい、所望の動作を得ることができない。また、特許文献１、特許文献２に記載の回路構成の場合、トランジスタ数が多く開口率が低いといった問題もある。
図９４に上記図９２で示した回路構成の問題点について説明する。図９４（Ａ）において図９２と同じ回路図を示す。図９４（Ａ）において、説明のためスイッチ９２０３をＳＷ１、スイッチ９２０５をＳＷ２、スイッチ９２０６をＳＷ３、配線９２０９の電位をＶｄｄ、配線９２１１の電位をＶｓｓ１、配線９２１２の電位をＶｓｓ２、スイッチ９２１３をＳＷ４とする。このとき各配線の電位はＶｄｄ＞Ｖｓｓ２＞Ｖｓｓ１とする。
図９４（Ｂ）では、図９４（Ａ）の回路構成における信号書き込み動作時及び出力動作時の各スイッチ及び各配線の電位の変化について説明する。
図９４（Ｂ）の信号書き込み動作時において、ＳＷ１をオン、ＳＷ２をオン、ＳＷ３をオン、ＳＷ４をオフにする。電流源９２０７への電流の供給が始まり、容量素子９２０４には電流源トランジスタ９３０１が電流源９２０７へ電流を流すのに必要なゲート・ソース間電圧（Ｖｇｓ）がかかる。このときｎｏｄｅＧはＶｄｄの電位になり、つれてｎｏｄｅＳも、容量素子９２０４がＶｇｓの電圧を保持するため、電位が上昇する。そしてｎｏｄｅＳの電位が定常状態となり、ｎｏｄｅＧとｎｏｄｅＳの差がＶｇｓとなる。このとき図９４（Ｂ）において、信号書き込み動作時のｎｏｄｅＳの電位とＶｓｓ２の間にはＶ負荷の電圧が負荷９２０８に加わり、ｎｏｄｅＳからＶｓｓ２に向けて電位の勾配が生じるため、信号書き込み込み動作時に負荷９２０８に電流が流れてしまい、正しい信号を負荷に供給できないといった不具合が生じる。そのため、電流源トランジスタ９３０１と負荷９２０８の間にスイッチを設ける構成が必要になり、この電流源トランジスタと負荷の間に設けられたスイッチが負荷に流れる電流を流れにくくする原因となっていた。
また、非特許文献１に記載の回路構成の場合、負荷である表示素子に電流を供給する電源線の電位を一行ずつ変化させ、負荷への信号書き込み時に表示素子へ電流が流れてしまうのを防いでいる。なぜなら、信号書き込み動作時に負荷である表示素子に電流が流れてしまうと、正しい信号が画素に入力できなくなってしまう。そのため、表示不良を起こしてしまう。また、周波数をＦ、容量をＣ、電圧をＶとすると、一般的に消費電力Ｐは式（１）で求められる。
Ｐ＝ＦＣＶ２ （Ｆ：周波数 Ｃ：容量 Ｖ：電圧） （１）
そのため式（１）より、消費電力を小さくするには周波数を小さくすることが望ましい、換言すれば、電源線の電位を変動させることは消費電力の増加につながり、好ましくない。
また、非特許文献１において、電源線からは発光素子へ大きな電流を供給する必要がある。よって、電源線の電位を一行ずつ変化させながら、かつ大きな電流を供給するためには、大きな電流を制御できるスイッチを配置する必要がある。そのため、回路のトランジスタサイズを大きくしなければならないという問題がある。トランジスタサイズを大きくすると、トランジスタでの消費電力が大きくなってしまう。また、非特許文献１のような従来の構成では、信号書き込み動作時には表示素子を駆動するトランジスタは、Ｖｄｓ＝Ｖｇｓとなり、発光動作時にはＶｄｓ＞Ｖｇｓとなる。よって、トランジスタの飽和領域での定電流特性（電流のフラット性）が悪くなると、信号書き込み動作時と発光動作時とで電流値が大きく異なってしまう。
また、非特許文献１において、信号書き込み動作時と発光動作時に、電流源として機能するトランジスタを流れる電流が同じである。そのため、例えば暗い画像を表示しようとする際、微少な電流をトランジスタに書き込んだ場合にノイズや寄生する交差容量や配線抵抗の影響を受けて信号の書き込みが十分でないといった問題もある。
そこで本発明は、上述の実情を鑑み、信号書き込み時に微少な電流をトランジスタに書き込む際、寄生する交差容量や配線抵抗の影響を受けにくい半導体装置を提供することを課題とする。また、消費電力を増加させることなく、負荷へ電流を供給する電源線の電位を一行ずつ変化させずに、信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことが可能な半導体装置を提供することを課題とする。
本発明の半導体装置の一は、第１の配線と、第２の配線と、第３の配線と、第１のスイッチと、第２のスイッチと、第１端子が前記第１の配線と電気的に接続され、ゲート端子が前記第１のスイッチを介して前記第２の配線と電気的に接続された第１のトランジスタと、第１端子が前記第１のトランジスタの第２端子と電気的に接続され、ゲート端子が前記第１のスイッチを介して前記第２の配線と電気的に接続され、第２端子が負荷と電気的に接続され且つ前記第２のスイッチを介して前記第３の配線と電気的に接続された第２のトランジスタと、前記第２のトランジスタのゲート端子と前記第２のトランジスタの第２端子との間に電気的に接続された容量素子と、前記第１のトランジスタの第１の端子と前記第１のトランジスタの第２の端子との間を、短絡状態にする手段と、を有する構成とする。
本発明の半導体装置の一は、第１の配線と、第２の配線と、第３の配線と、第１のスイッチと、第２のスイッチと、第１端子が前記第１の配線と電気的に接続され、ゲート端子が前記第１のスイッチを介して前記第２の配線と電気的に接続された第１のトランジスタと、第１端子が前記第１のトランジスタの第２端子と電気的に接続され、ゲート端子が前記第１のスイッチを介して前記第２の配線と電気的に接続され、第２端子が負荷と電気的に接続され且つ前記第２のスイッチを介して前記第３の配線と電気的に接続された第２のトランジスタと前記第２のトランジスタのゲート端子と前記第２のトランジスタの第２端子との間に電気的に接続された容量素子と、前記第２のトランジスタの第２端子に電気的に接続された負荷と、前記第３の配線に電気的に接続された電流源と、前記第１のトランジスタの第１の端子と前記第１のトランジスタの第２の端子との間を、短絡状態にする手段と、を有する構成とする。
本発明の半導体装置の一は、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のスイッチと、第２のスイッチと、第１端子が前記第１の配線と電気的に接続され、ゲート端子が前記第１のスイッチを介して前記第２の配線と電気的に接続された第１のトランジスタと、第１端子が前記第１のトランジスタの第２端子と電気的に接続され、ゲート端子が前記第１のスイッチを介して前記第２の配線と電気的に接続され、第２端子が負荷と電気的に接続され且つ前記第２のスイッチを介して前記第３の配線と電気的に接続された第２のトランジスタと、前記第２のトランジスタのゲート端子と前記第２のトランジスタの第２端子との間に電気的に接続された容量素子と、前記第３の配線に電気的に接続された第１の電流源及び前記第４の配線に電気的に接続された第２の電流源と、前記第１のトランジスタの第１の端子と前記第１のトランジスタの第２の端子との間を、短絡状態にする手段と、を有する構成とする。
また本発明において、第１のスイッチ及び第２のスイッチはトランジスタであってもよい。
また本発明において、第１の配線の電位は、第２の配線の電位より高いものであってもよい。
また本発明において、第１のトランジスタ及び第２のトランジスタは同じ導電型であってもよい。
また本発明において、短絡状態にする手段は第１のトランジスタの第１端子及び第２端子に電気的に接続されたスイッチであってもよい。
また本発明において、負荷は整流特性を有する表示素子であってもよい。
また本発明において、負荷はＥＬ素子であってもよい。
また本発明の半導体装置は、表示装置または電子機器に適用されたものであってもよい。
以上、本発明は、トランジスタに所定の電流を流してトランジスタのゲート・ソース間電圧を設定する際、トランジスタのソース端子に接続された負荷に電流が流れないようにするため、トランジスタのゲート端子の電位を調整する。そのため、トランジスタのゲート端子の接続された配線とトランジスタのドレイン端子の接続された配線とを異なる電位にするものである。
また本発明は、直列に接続された２つのトランジスタにおいて、設定動作（または、信号書き込み動作をいう）の時には、そのうちの１つのトランジスタのソースとドレインの間の電圧を小さくし、もう１つのトランジスタに対して、設定動作を行うようにする。そして、出力動作の時には、２つのトランジスタをマルチゲートのトランジスタとして動作させ、出力動作の時の電流値を小さくする。換言すると、設定動作の時の電流を大きくすることが出来る。したがって、配線などに寄生する交差容量や配線抵抗の影響を受けにくくして、すばやく、設定動作を行うものである。
つまり、配線などに寄生する交差容量や配線抵抗の影響を受けにくくして、すばやく設定動作を行い、且つトランジスタのゲート端子の電位をトランジスタのドレイン端子の電位より高く又は低くすることにより、トランジスタのソース端子の電位を調整し、負荷に電流が流れないようにする。
なお、本明細書に示すスイッチは、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トランジスタでもよいし、ダイオード（ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートとソースの間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、スイッチを介して出力する電圧（つまりスイッチへの入力電圧）が、出力電圧に対して、高かったり、低かったりして、状況が変化する場合においても、適切に動作させることが出来る。
なお、本発明において接続されているとは、電気的に接続されている場合と直接接続されている場合とを含むものとする。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど）が配置されていてもよい。あるいは、間に他の素子を挟まずに、直接接続されて、配置されていてもよい。なお、電気的な接続を可能とする他の素子を間に介さずに接続されていて、直接接続されている場合のみを含む場合であって、電気的に接続されている場合を含まない場合には、直接接続されている、と記載するものとする。なお、電気的に接続されている、と記載する場合は、電気的に接続されている場合と直接接続されている場合とを含むものとする。
なお、表示素子は、様々な形態を用いることが出来る。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物材料及び無機材料を含むＥＬ素子）、電子放出素子、液晶素子、電子インク、光回折素子、放電素子、微小鏡面素子（ＤＭＤ：Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、圧電素子、カーボンナノチューブなど、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いたＥＬパネル方式の表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ：Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた液晶パネル方式の表示装置としては液晶ディスプレイ、電子インクを用いたデジタルペーパー方式の表示装置としては電子ペーパー、光回折素子を用いた表示装置としてはグレーティングライトバルブ（ＧＬＶ）方式のディスプレイ、放電素子を用いたＰＤＰ（Ｐｌａｚｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）方式のディスプレイとしてはプラズマディスプレイ、微小鏡面素子を用いたＤＭＤパネル方式の表示装置としてはデジタル・ライト・プロセッシング（ＤＬＰ）方式の表示装置、圧電素子を用いた表示装置としては圧電セラミックディスプレイ、カーボンナノチューブを用いた表示装置としてはナノ放射ディスプレイ（ＮＥＤ：Ｎａｎｏ Ｅｍｉｓｓｉｖｅ Ｄｉｓｐｌａｙ）、などがある。
なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トランジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などに配置することが出来る。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。
なお、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例えば、ゲート本数が２本以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくしたり、空乏層ができやすくなってＳ値をよくしたりすることができる。また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。あるいは、チャネル（もしくはその一部）にソース電極やドレイン電極が重なってない構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。
なお、すでに述べたように、本発明におけるトランジスタは、様々なタイプを用いることができ、様々な基板上に形成させることができる。したがって、回路の全てが、ガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。回路の全てが形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。あるいは、回路の一部が、ある基板に形成されており、回路の別の一部が、別の基板に形成されていてもよい。つまり、回路の全てが同じ基板上に形成されていなくてもよい。例えば、回路の一部は、ガラス基板上にトランジスタを用いて形成し、回路の別の一部は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。このように、回路の一部が同じ基板に形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。また、駆動電圧が高い部分や駆動周波数が高い部分は、消費電力が大きくなってしまうので、そのような部分は同じ基板に形成しないようにすれば、消費電力の向上を防ぐことができる。
なお、本発明においては、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）や、ＲＧＢに、イエロー、シアン、マゼンダを追加したものなどがある。また、別の例としては、１つの色要素について、複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素とする。よって、一例としては、面積階調を行う場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するわけであるが、明るさを制御する領域の一つ分を一画素とする。よって、その場合は、一つの色要素は、複数の画素で構成されることとなる。また、その場合、画素によって、表示に寄与する領域の大きさが異なっている場合がある。また、一つの色要素につき複数ある、明るさを制御する領域において、つまり、一つの色要素を構成する複数の画素において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げるようにしてもよい。
なお、本発明において、画素は、マトリクス状に配置（配列）されている場合を含んでいる。ここで、画素がマトリクスに配置（配列）されているとは、縦縞と横縞を組み合わせたいわゆる格子状にストライプ配置されている場合を含んでいる。そして、三色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、三つの色要素のドットがいわゆるデルタ配置されている場合も含むものとする。さらに、ベイヤー配置されている場合も含んでいる。なお、色要素は、三色に限定されず、それ以上でもよく、色要素のドット毎にその発光領域の大きさが異なっていてもよい。
なお、トランジスタとは、それぞれ、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有する。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本発明においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。
なお、ゲートとは、ゲート電極とゲート配線（ゲート線またはゲート信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極とは、チャネル領域やＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域などを形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。ゲート配線とは、各画素のゲート電極の間を接続したり、ゲート電極と別の配線とを接続したりするための配線のことを言う。
ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分も存在する。そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配線とオーバーラップしてチャネル領域がある場合、その領域はゲート配線として機能しているが、ゲート電極としても機能していることになる。よって、そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
また、ゲート電極と同じ材料で形成され、ゲート電極とつながっている領域も、ゲート電極と呼んでも良い。同様に、ゲート配線と同じ材料で形成され、ゲート配線とつながっている領域も、ゲート配線と呼んでも良い。このような領域は、厳密な意味では、チャネル領域とオーバーラップしていなかったり、別のゲート電極と接続させる機能を有してなかったりする場合がある。しかし、製造マージンなどの関係で、ゲート電極やゲート配線と同じ材料で形成され、ゲート電極やゲート配線とつながっている領域がある。よって、そのような領域もゲート電極やゲート配線と呼んでも良い。
また、例えば、マルチゲートのトランジスタにおいて、１つのトランジスタのゲート電極と、別のトランジスタのゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。そのような領域は、ゲート電極とゲート電極とを接続させるための領域であるため、ゲート配線と呼んでも良いが、マルチゲートのトランジスタを１つのトランジスタであると見なすことも出来るため、ゲート電極と呼んでも良い。つまり、ゲート電極やゲート配線と同じ材料で形成され、それらとつながって配置されているものは、ゲート電極やゲート配線と呼んでも良い。
また、例えば、ゲート電極とゲート配線とを接続してさせている部分の導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
なお、ゲート端子とは、ゲート電極の領域や、ゲート電極と電気的に接続されている領域について、その一部分のことを言う。
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線またはソース信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素など）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域は、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各画素のソース電極の間を接続したり、ソース電極と別の配線とを接続したりするための配線のことを言う。
しかしながら、ソース電極としても機能し、ソース配線としても機能するような領域も存在する。そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソース配線とオーバーラップしてソース領域がある場合、その領域はソース配線として機能しているが、ソース電極としても機能していることになる。よって、そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
また、ソース電極と同じ材料で形成され、ソース電極とつながっている領域や、ソース電極とソース電極とを接続する部分も、ソース電極と呼んでも良い。また、ソース領域とオーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形成され、ソース配線とつながっている領域も、ソース配線と呼んでも良い。このような領域は、厳密な意味では、別のソース電極と接続させる機能を有していたりすることがない場合がある。しかし、製造マージンなどの関係で、ソース電極やソース配線と同じ材料で形成され、ソース電極やソース配線とつながっている領域がある。よって、そのような領域もソース電極やソース配線と呼んでも良い。
また、例えば、ソース電極とソース配線とを接続してさせている部分の導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
なお、ソース端子とは、ソース領域や、ソース電極や、ソース電極と電気的に接続されている領域について、その一部分のことを言う。
なお、ドレインについては、ソースと同様である。
なお、本発明において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。また、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のことを言う。なお、基板上に液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体のことでもよい。さらに、フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けられたもの（ＩＣや抵抗素子や容量素子やインダクタやトランジスタなど）も含んでもよい。さらに、偏光板や位相差板などの光学シートを含んでいても良い。さらに、バックライト（導光板やプリズムシートや拡散シートや反射シートや光源（ＬＥＤや冷陰極管など）を含んでいても良い）を含んでいても良い。また、発光装置とは、特にＥＬ素子やＦＥＤで用いる素子などの自発光型の表示素子を有している表示装置をいう。液晶表示装置とは、液晶素子を有している表示装置をいう。
なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合についても、同様であり、直接接している場合と、接していない場合とを含むこととする。
本発明は、負荷へ電流を供給する電源線の電位を一行ずつ変化させずに、信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことが可能な半導体装置を提供することができる。そのため、従来の半導体装置より低消費電力化を達成した半導体装置を提供することができる。
また、本発明は、負荷と電流源トランジスタの間にスイッチを介することなく、開口率が高く、且つ信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことが可能な半導体装置を提供することができる。そのため、従来の半導体装置より小型化を達成した半導体装置を提供することができる。
また、本発明は、配線などに寄生する交差容量や配線抵抗の影響を受けにくくして、すばやく、設定動作が行うことができ、且つ出力動作のときの電流を大きくできる。そのため、ノイズなどによる微小電流の影響を受けにくくし、例えば暗い階調を表示するときも正しい信号を画素に入力することができ、信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことが可能な半導体装置を提供することができる。そのため、小型化、低消費電力化を達成し、且つ動作が良好な半導体装置を提供することができる。
また、本発明は、信号書き込み動作時と出力動作時において、電流源として機能するトランジスタをスイッチで切り替えることにより、出力動作において負荷などに流れる電流よりも、信号書き込み動作において流れる電流の方を、大きくすることが出来る。したがって、信号書き込み動作時において流れる電流を大きくすることができるため、すばやく、定常状態にすることが出来る。
また、本発明は上記半導体装置を具備する、低消費電力化及び小型化を達成し、且つ動作が良好である表示装置及び当該表示装置を具備する電子機器を提供することができる。
以下、本発明の実施の態様、実施例について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本発明は、ＥＬ素子を有する画素だけでなく、電流源を有する様々なアナログ回路に適用することが出来る。そこでまず、本実施の形態では、本発明の基本原理について述べる。
まず、図１に、本発明の基本原理に基づく構成について示す。常に電流源（または、その一部）として動作する電流源トランジスタ１０１（第１のトランジスタ）と、状態によって、動作が異なる切り替えトランジスタ１０２（第２のトランジスタ）とがあり、電流源トランジスタ１０１と切り替えトランジスタ１０２と配線１０９とは、直列に接続されている。電流源トランジスタ１０１のゲートには、容量素子１０４の一方の端子が接続されている。容量素子１０４の他方の端子は、電流源トランジスタ１０１のソース端子に接続されている。そのため、電流源トランジスタ１０１のゲートの電位、つまりゲート・ソース間電圧（Ｖｇｓ）を保持することが出来る。また、電流源トランジスタ１０１のゲートと配線１１０とは、スイッチ１０５を介して接続されており、スイッチ１０５のオン・オフによって、容量素子１０４への電荷の供給を制御できる。電流源トランジスタ１０１のソースと配線１１１とは、電流源１０７とスイッチ１０６を介して接続されている。また、それと並列に、電流源トランジスタ１０１のソースと配線１１２とは、負荷１０８を介して接続されている。
また、電流源トランジスタ１０１のゲート端子と第１端子の間に容量素子１０４が接続されている。つまり、容量素子１０４の第１電極が電流源トランジスタ１０１のゲート端子に接続され、第２電極が電流源トランジスタ１０１の第１端子に接続されている。なお、容量素子１０４は、配線や活性層や電極等により絶縁膜を挟んだ構成のものでもいいし、電流源トランジスタ１０１のゲート容量を用いて省略することもできる。
なお、すでに述べたように、本発明において、ひとつのトランジスタに含まれ、ソースまたはドレインとして機能する２つの電極は、これらの電極間に生じる電位差によっていずれがソースとして機能するか、ドレインとして機能するかが決まる。従って、駆動によって、これらの電極間に生じる電位関係（いずれの電極の電位が高いか若しくは低いか）が駆動時に変動する場合、どちらかを第１端子、または第２端子と呼ぶことにする。
なお、ここで負荷１０８は整流性を有するものとする。つまり、印加するバイアス方向により抵抗値が異なる電流電圧特性を有し、一方向のみにほとんど電流が流れる電気的特性を有するものであるとする。本実施形態においては、負荷１０８は電流源トランジスタ１０１から配線１１２の方向に電流を流すように設けられているものとする。
なお、本発明において、接続されているとは、特にことわりがない場合、電気的な接続のことをいう。
また、切り替えトランジスタ１０２には、状態によって、電流源として動作する場合と、ソースとドレインの間で電流がほとんど流れないように動作する場合（または、スイッチとして動作する場合）とで、切り替えを行うことが出来る手段が接続されている。ここで、切り替えトランジスタ１０２が、電流源（の一部）として動作する場合を、電流源動作と呼ぶことにする。また、切り替えトランジスタ１０２が、ソースとドレインの間で電流がほとんど流れないような状態で動作する場合（または、スイッチとして動作する場合）、または、ソースとドレインの間の電圧が小さい状態で動作する場合を、短絡動作と呼ぶことにする。
また、配線１１１に接続された電流源１０７は、電流Ｉｂを設定する。ここで、配線１０９に入力する電位をＶｄｄ１、配線１１０に入力する電位をＶｄｄ２、配線１１１に入力する電位をＶｓｓ１、配線１１２に入力する電位をＶｓｓ２とする。そして、そのときの電位の関係は、Ｖｄｄ１＞Ｖｄｄ２＞Ｖｓｓ１、Ｖｄｄ１＞Ｖｓｓ２＞Ｖｓｓ１を満たすものとする。ただしこれに限定されない。例えばＶｓｓ１＞Ｖｓｓ２であってもよい。
なお、配線１１０に入力する電位をＶｄｄ２、配線１１２に入力する電位をＶｓｓ２の関係は、同じであってもよいし、異なっていてもよい。もし、Ｖｄｄ２とＶｓｓ２を異なる電位とする場合には、電流源トランジスタのしきい値電圧分、負荷に電圧をかけたときの閾値分、もしくはその合算値分の電位だけＶｓｓ２よりＶｄｄ２を高く設定しておけばよい。
このように、切り替えトランジスタ１０２に関して、電流源動作や短絡動作の切り換えを実現するために、様々な構成を用いることが出来る。
図１では、切り替えトランジスタ１０２のソース端子とドレイン端子とを、スイッチ１０３を介して、接続できるようにしている。そして、切り替えトランジスタ１０２のゲート端子は、電流源トランジスタ１０１のゲート端子と接続されている。スイッチ１０３を用いて、切り替えトランジスタ１０２の動作を、電流源動作か短絡動作かに切り替えることが出来る。
そこで、図１の動作について述べる。まず、図２に示すように、スイッチ１０３、１０５、１０６をオンにする。その時の電流の経路を模式的に破線矢印２０１で示す。すると、切り替えトランジスタ１０２のソースとドレインとは、概ね同じ電位となる。つまり、切り替えトランジスタ１０２のソースとドレインの間では、ほとんど電流が流れず、スイッチ１０３の方に電流が流れるようになる。そのため、電流源１０７に流れる電流Ｉｂが、容量素子１０４や電流源トランジスタ１０１に流れる。そして、電流源トランジスタ１０１のソースとドレインの間に流れる電流と、電流源１０７に流れる電流Ｉｂとが等しくなると、容量素子１０４には、電流が流れなくなる。つまり、定常状態になる。そしてそのときの電流源トランジスタ１０１のゲートの電位が、容量素子１０４に蓄積される。つまり、電流源トランジスタ１０１のソースとドレインの間に電流Ｉｂを流すのに必要な電圧が、電流源トランジスタ１０１のゲートに加わるようになる。以上の動作は、信号書き込み動作に相当する。そして信号書き込み動作の時、切り替えトランジスタ１０２は、短絡動作を行っていることになる。
このように、容量素子１０４に電流が流れなくなり、定常状態になれば、信号書き込み動作は完了したと考えることが出来る。
なお、このとき電流源トランジスタ１０１のソースの電位と配線１１２の電位であるＶｓｓ２と負荷１０８の電流電圧特性の関係から負荷１０８にはほとんど電流が流れない。電流源トランジスタ１０１のソースの電位は、電流源トランジスタ１０１のゲートの電位つまり配線１１０の電位Ｖｄｄ２によって制御できる。よって、配線１１０の電位Ｖｄｄ２を制御することにより負荷１０８に電流が流れないようにすることができる。
次に、図３に示すように、スイッチ１０３、１０５、１０６をオフにする。その時の電流の経路を模式的に破線矢印３０１で示す。図３において、スイッチ１０３はオフになっているので、切り替えトランジスタ１０２のソースとドレインの間に電流が流れることになる。一方、容量素子１０４には、信号書き込み動作において蓄積した電荷が保存されており、それが、電流源トランジスタ１０１と切り替えトランジスタ１０２のゲートに加わる。そして、電流源トランジスタ１０１と切り替えトランジスタ１０２のゲートは、互いに接続されている。以上のことから、電流源トランジスタ１０１と切り替えトランジスタ１０２は、マルチゲートのトランジスタとして動作することになる。したがって、電流源トランジスタ１０１と切り替えトランジスタ１０２を１つのトランジスタであると考えると、そのトランジスタのゲート長Ｌは、電流源トランジスタ１０１のゲート長Ｌよりも大きくなる。一般に、トランジスタのゲート長Ｌが大きくなると、そこを流れる電流は小さくなる。したがって、負荷１０８の方に流れる電流は、Ｉｂよりも小さくなる。以上の動作は、出力動作に相当する。そして出力動作の時、切り替えトランジスタ１０２は、電流源動作を行っていることになる。
このように、スイッチ１０３のオン・オフを制御することにより、出力動作において負荷１０８などに流れる電流よりも、信号書き込み動作において流れる電流Ｉｂの方を、大きくすることが出来る。したがって、信号書き込み動作において流れる電流を大きくすることができるため、すばやく、定常状態にすることが出来る。つまり、電流が流れる配線に寄生している負荷（配線抵抗や交差容量など）による影響を少なくし、信号書き込み動作をすばやく行うことが出来る。
また、信号書き込み動作において流れる電流Ｉｂが大きいため、ノイズなどの影響が小さくなる。つまり、多少、ノイズなどによる微小電流が流れてしまっても、Ｉｂの値が大きいため、ほとんどノイズなどの影響を受けない。
したがって、例えば、負荷１０８がＥＬ素子で有る場合、ＥＬ素子を低階調で発光させたい場合の信号書き込み時にも、ＥＬ素子に流す電流よりも大きな電流Ｉｂを用いて書き込むことが出来る。よって、信号電流がノイズに埋もれる等のトラブルを回避し、かつ迅速な書き込み動作が可能となる。
図９５に上記図１で示したアナログ回路の各スイッチのオン・オフに対する電流源トランジスタ１０１のゲート、ソースの電位について説明する。図９５（Ａ）において図１と同じ回路図を示す。図９５（Ａ）において、説明のためスイッチ１０３をＳＷ１、スイッチ１０５をＳＷ２、スイッチ１０６をＳＷ３、配線１０９の電位をＶｄｄ１、配線１１０の電位をＶｄｄ２、配線１１１の電位をＶｓｓ１、配線１１２の電位をＶｓｓ２とする。
図９５（Ｂ）では、図９５（Ａ）の回路構成における信号書き込み動作時及び出力動作時の各スイッチ及び各配線の電位の変化について説明する。ここで配線１０９に入力する電位をＶｄｄ１、配線１１０に入力する電位をＶｄｄ２、配線１１１に入力する電位をＶｓｓ１、配線１１２に入力する電位をＶｓｓ２とする。そして、そのときの電位の関係はＶｄｄ１＞Ｖｄｄ２＞Ｖｓｓ１、Ｖｄｄ１＞Ｖｓｓ２＞Ｖｓｓ１とし、Ｖｄｄ２の電位はＶｓｓ２電位より電流源トランジスタののしきい値電圧分及び負荷に電圧をかけたときの閾値分だけ高いものとする。
図９５（Ｂ）の信号書き込み動作時において、ＳＷ１をオン、ＳＷ２をオン、ＳＷ３をオンにする。電流源１０７への電流の供給が始まり、容量素子１０４には電流源トランジスタ１０１が電流源１０７へ電流を流すのに必要なゲート・ソース間電圧（Ｖｇｓ）がかかる。このときｎｏｄｅＧにはＶｄｄ２の電位になり、つれてｎｏｄｅＳも、容量素子１０４がＶｇｓの電圧を保持するため、電位が上昇する。そして定常状態となり、ｎｏｄｅＧとｎｏｄｅＳの差がＶｇｓとなる。このとき図９５（Ｂ）において、信号書き込み動作時のｎｏｄｅＳの電位とＶｓｓ２の間にはＶ負荷の電圧が負荷１０８に加わるが、Ｖｓｓ２からｎｏｄｅＳに向けて電位の勾配が生じるため、信号書き込み動作時において負荷１０８に電流が流れてしまい、正しい信号を負荷に供給することができないといった不具合が生じない。これは負荷１０８の電圧電流特性によるものであり、整流性を持つことに起因する。そのため、電流源トランジスタ１０１と負荷１０８の間にスイッチを設けることなく動作を行うことができる。また、電源線の電位であるＶｄｄ１を変化させる必要がなく、低消費電力化に貢献することができる。
なお、負荷１０８は、整流特性を有するものであれば何でもよい。抵抗などのような素子でも、トランジスタでも、ＥＬ素子でも、トランジスタと容量とスイッチとで構成された電流源回路でもよい。信号線や信号線とそれに接続された画素でもよい。その画素には、ＥＬ素子やＦＥＤで用いる素子など、どのような表示素子を含んでいてもよい。
なお、容量素子１０４は、電流源トランジスタ１０１や切り替えトランジスタ１０２などのゲート容量によって、代用することが出来る。その場合は、容量素子１０４を省略できる。
なお、配線１０９と配線１１０とは、それぞれ高電位側電源Ｖｄｄ１、Ｖｄｄ２が供給されているが、常に同じ電位のまま保たれている必要はない。例えば信号書き込み動作と出力動作とで、電位が異なっていても、正常に動作する場合は、問題ない。
あるいは、信号書き込み動作毎に配線１１０に供給されるＶｄｄ２の電位を変動させる構成であってもよい。特に信号書き込み動作時に電流源トランジスタ１０１に流れる電流が大きい場合に配線１１０に供給されるＶｄｄ２の電位を上昇させることにより、電流源１０７に接続された配線１１１に供給されるＶｓｓ１の電位を低くしすぎなくても正常な動作を行うことができるため好適である。すなわち、予め信号書き込み動作時に電流源トランジスタ１０１に流れる電流が大きい場合には、配線１１０に供給されるＶｄｄ２の電位を上昇させることにより、電流源１０７に接続された配線１１１に供給されるＶｓｓ１の電位を下降させずにすむため、電流源トランジスタ１０１に流れる電流が大きな場合であってもＶｓｓ１の電位の設定にマージンを持たせることができる。なお配線１１０に供給されるＶｄｄ２の電位は、信号書き込み動作時に電流源トランジスタ１０１に流れる電流の大きさに応じて変化させてもよい。例えば信号書き込み動作時に電流源トランジスタ１０１に流れる電流が大きいときは、配線１１０に供給されるＶｄｄ２の電位を高くして、配線１１１に供給されるＶｓｓ１の電位のマージンを確保し、信号書き込み動作時に電流源トランジスタ１０１に流れる電流の大きさが小さいときは、配線１１０に供給されるＶｄｄ２の電位を低くすることにより、信号書き込み動作時に配線１１２の側、すなわち負荷１０８の方に電流が漏れてしまうことを防止することができる。
なお、配線１１１と配線１１２とは、それぞれ低電位側電源Ｖｓｓ１、Ｖｓｓ２が供給されているが、常に同じ電位のまま保たれている必要はない。信号書き込み動作と出力動作とで、電位が異なっていても、正常に動作する場合は、問題ない。
なお、容量素子１０４は、電流源トランジスタ１０１のゲート端子と配線１１１とに接続されているが、これに限定されない。最も望ましいのは、電流源トランジスタ１０１のゲート端子とソース端子に接続されていることが望ましい。なぜなら、トランジスタの動作は、ゲート・ソース間電圧によって決定されるため、ゲート端子とソース端子の間で、電圧を保持していると、他の影響を受けにくいからである。もし、容量素子１０４が電流源トランジスタ１０１のゲート端子と別の配線との間に配置されていた場合、その別の配線における電圧降下量によって、電流源トランジスタ１０１のゲート端子の電位が変ってしまう可能性がある。
なお、出力動作の時に、電流源トランジスタ１０１と切り替えトランジスタ１０２とは、マルチゲートのトランジスタとして動作するため、これらのトランジスタは同極性（同じ導電型を有する）とすることが望ましい。
なお、出力動作の時に、電流源トランジスタ１０１と切り替えトランジスタ１０２とは、マルチゲートのトランジスタとして動作するが、各々のトランジスタのゲート幅Ｗは、同じであってもよいし、異なっていても良い。同様に、ゲート長Ｌも、同じであってもよいし、異なっていても良い。ただし、ゲート幅Ｗは、通常のマルチゲートのトランジスタと同じだと考えてもよいため、同じ大きさであることが望ましい。ゲート長Ｌは、切り替えトランジスタ１０２の方を大きくすれば、負荷１０８に流れる電流が、より小さくなる。よって、その状況に合わせて、設計すればよい。
なお、１０３、１０５、１０６などのようなスイッチは、電気的スイッチでも機械的なスイッチでも何でも良い。電流の流れを制御できるものなら、何でも良い。トランジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、Ｖｇｎｄ、０Ｖなど）に近い状態で動作する場合はｎチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はｐチャネル型を用いることが望ましい。なぜなら、ゲート・ソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。なお、ｎチャネル型とｐチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。
なお、本発明の回路として、図１に示したが、構成はこれに限定されない。スイッチの配置や数、各トランジスタの極性、電流源トランジスタ１０１の数や配置、切り替えトランジスタ１０２の数や配置、各配線の電位、電流の流れる向きなどを変更することにより、様々な回路を用いて構成することが出来る。また、各々の変更を組み合わせることにより、様々な回路を用いて構成することが出来る。
例えば、１０３、１０５、１０６などのようなスイッチは、対象とする電流のオン・オフを制御できるなら、どこに配置しても良い。具体的には、スイッチ１０６は、電流源１０７に流れる電流を制御するため、それと直列に配置されていれば良い。また、スイッチ１０３は、切り替えトランジスタ１０２に流れる電流を制御するため、それと並列に配置されていれば良い。スイッチ１０５は、容量素子１０４の電荷を制御できるように配置されていればよい。
そこで、スイッチ１０６の配置を変更した場合の例を、図４に示す。つまり、信号書き込み動作の時には、図５のように接続され、電流源１０７から流れる電流Ｉｂが電流源トランジスタ１０１に流れ、切り替えトランジスタ１０２は短絡動作をしており、出力動作の時には、図６のように接続され、切り替えトランジスタ１０２は電流源動作をしており、切り替えトランジスタ１０２と電流源トランジスタ１０１に流れる電流は、負荷１０８の方に流れる、というようになっていれば、１０３、１０５、１０６などのようなスイッチは、どこに配置してもよい。
なお、本実施形態は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態においては実施の形態１で述べた図１のアナログ回路とは別の構成について述べる。
図７に、図１のスイッチ１０３の接続を変更した場合の例を示す。スイッチ１０３は、配線７０２に接続される。配線７０２の電位はＶｄｄ１より高いＶｄｄ３が供給されている。
図７の動作について簡単に述べる。まず、図８に示すように、スイッチ１０３、１０５、１０６をオンにし、スイッチ７０１をオフにする。その時の電流の経路を模式的に破線矢印８０１で示す。すると、切り替えトランジスタ１０２のソースとドレインの間では電流が流れず、電流源トランジスタにはスイッチ１０３の方から電流が流れるようになる。そして、電流源トランジスタ１０１のソースとドレインの間に流れる電流と、電流源１０７に流れる電流Ｉｂとが等しくなると、容量素子１０４には、電流が流れなくなる。つまり、定常状態になる。そしてそのときの電流源トランジスタ１０１のゲートの電位が、容量素子１０４に蓄積される。つまり、電流源トランジスタ１０１のソースとドレインの間に電流Ｉｂを流すのに必要な電圧が、電流源トランジスタ１０１のゲートに加わるようになる。以上の動作は、信号書き込み動作に相当する。そして信号書き込み動作の時、切り替えトランジスタ１０２は、短絡動作を行っていることになる。
このように、容量素子１０４に電流が流れなくなり、定常状態になれば、信号書き込み動作は完了したと考えることが出来る。
図７においては、信号書き込み動作において、Ｖｄｄ１より電位の高いＶｄｄ３より電位を供給する。そのため、より多くの電流を電流源トランジスタのソースとドレインの間に供給することができ、配線などに寄生する交差容量や配線抵抗の影響を受けにくくして、設定動作を素早く行うことが可能になる。換言すれば、出力動作のときの電流を大きくできるので、ノイズなどによる微小電流の影響を受けにくくすることが可能な半導体装置を提供することができる。
次に、図９に示すように、スイッチ１０３、１０５、１０６をオフにし、スイッチ７０１をオンにする。その時の電流の経路を模式的に破線矢印９０１で示す。図９において、スイッチ７０１はオンになっているので、切り替えトランジスタ１０２のソースとドレインの間に電流が流れることになる。一方、容量素子１０４には、信号書き込み動作において蓄積した電荷が保存されており、それが、電流源トランジスタ１０１と切り替えトランジスタ１０２のゲートに加わる。そして、電流源トランジスタ１０１と切り替えトランジスタ１０２のゲートは、互いに接続されている。以上のことから、電流源トランジスタ１０１と切り替えトランジスタ１０２は、マルチゲートのトランジスタとして動作することになる。したがって、電流源トランジスタ１０１と切り替えトランジスタ１０２を１つのトランジスタであると考えると、そのトランジスタのゲート長Ｌは、電流源トランジスタ１０１のＬよりも大きくなる。一般に、トランジスタのゲート長Ｌが大きくなると、そこを流れる電流は小さくなる。したがって、負荷１０８の方に流れる電流は、Ｉｂよりも小さくなる。以上の動作は、出力動作に相当する。そして出力動作の時、切り替えトランジスタ１０２は、電流源動作を行っていることになる。
なお、図７の場合、スイッチ７０１を追加してもよいし、追加しなくてもよい。スイッチ７０１は、切り替えトランジスタ１０２のソース端子側に配置しても良いし、ドレイン端子側に配置しても良い。スイッチ７０１は、スイッチ１０３と逆の状態でオン・オフすればよい。このように、様々な場所にスイッチを配置することにより回路を構成することができる。また、配線７０２には、Ｖｄｄ１よりも高いＶｄｄ３が供給されているがこれに特に限定されない。他の別の電位であってもよい。
次に、電流源トランジスタ１０１と切り替えトランジスタ１０２の配置を入れ替えた場合について、図１０に示す。図１では、配線１０９、切り替えトランジスタ１０２、電流源トランジスタ１０１の順に配置されていたが、図１０では、配線１０９、電流源トランジスタ１０１、切り替えトランジスタ１０２の順に配置されている。
ここで、図１の回路と、図１０の回路の違いについて考える。図１では、切り替えトランジスタ１０２が短絡動作のとき、切り替えトランジスタ１０２のゲート端子とソース端子（ドレイン端子）の間に、電位差が生じる。したがって、切り替えトランジスタ１０２のチャネル領域には、電荷が存在するので、そのゲート容量には、電荷が保存される。そして、電流源動作の時にも、ゲート容量に電荷が保存されたままになる。よって、短絡動作（信号書き込み動作）の時と、電流源動作（出力動作）の時とで、電流源トランジスタ１０１のゲート端子の電位は、ほとんど変化しない。
一方、図１０では、切り替えトランジスタ１０２が短絡動作のとき、切り替えトランジスタ１０２のゲート端子とソース端子（ドレイン端子）の間に、電位差がほとんど生じない。したがって、切り替えトランジスタ１０２のチャネル領域には電荷はほとんど存在せず、そのゲート容量には、電荷が保存されない。そして、電流源動作の時には、スイッチ１０５、１０３がオフになるため、切り替えトランジスタ１０２のゲート容量に電荷がたまり、切り替えトランジスタ１０２が電流源の一部として動作する。このときの電荷は、容量素子１０４や電流源トランジスタ１０１のゲート容量に蓄積されていたものである。その電荷が、切り替えトランジスタ１０２のゲート部に移動することになる。よって、短絡動作（信号書き込み動作）の時と、電流源動作（出力動作）の時とで、電流源トランジスタ１０１のゲート端子の電位は、移動した電荷分だけ、変化する。その結果、出力動作の時に、電流源トランジスタ１０１と切り替えトランジスタ１０２のゲート・ソース間電圧の絶対値は小さくなり、負荷１０８に流れる電流も小さくなる。
よって、電流源トランジスタ１０１と切り替えトランジスタ１０２の配置をどのようにするかは、状況によって設計すればよい。例えば、負荷１０８がＥＬ素子の場合、黒表示をしたいときに、わずかでも光ってしまうと、コントラストを低下させてしまう。そのような場合、図１０のような構成にすることにより、電流がわずかに小さくなるため、より好適である。
また図１では、電流源トランジスタ１０１と切り替えトランジスタ１０２は、１つずつ配置されていたが、どちらか、あるいは、両方とも、複数個を配置してもよい。また、その並べ方も、任意に選択してもよい。図１１には、第２の切り替えトランジスタ１１０１とスイッチ１１０２を配置した場合の例を示す。
図１１に示した場合においても、図１に示した例に比べ、負荷１０８も流れる電流量を小さくすることができ、例えば、負荷１０８がＥＬ素子の場合、黒表示をしたいときに、わずかでも光ってしまうと、コントラストを低下させてしまうといった場合に、より好適である。
本実施の形態で説明した内容は、実施の形態１で説明した内容の一部を変更したものに相当する。したがって、実施の形態１で説明した内容は、本実施の形態にも適用できる。
なお、本実施形態は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態においては上記実施の形態で述べたアナログ回路とは別の構成について述べる。
図１において、電流源トランジスタ１０１と切り替えトランジスタ１０２は、どちらもＮチャネル型であった。本実施の形態においては電流源トランジスタ１０１と切り替えトランジスタ１０２が、Ｐチャネル型の例について述べる。図１の回路に関して、電流源トランジスタ１０１と切り替えトランジスタ１０２の極性（導電型）を変更して、回路の接続構造を変更しない場合の例を、図１２に示す。図１と図１２を比較すると分かるように、図１の配線１０９、１１０、１１１、１１２の電位を、配線１２０９、１２１０、１２１１、１２１２のように変更し、電流源１２０７の電流の向きを変更すれば、容易に変更できる。電流源トランジスタ１２０１、切り替えトランジスタ１２０２、スイッチ１２０３、１２０５、１２０６、電流源１２０７、負荷１２０８などの接続は、変更されていない。
なお、ここで負荷１２０８は整流性を有するものとする。つまり、印加するバイアス方向により抵抗値が異なる電流電圧特性を有し、一方向のみにほとんど電流が流れる電気的特性を有するものであるとする。本実施形態においては、負荷１２０８は配線１２１２から電流源トランジスタ１２０１の方向に電流を流すように設けられているものとする。
また、配線１２１１に接続された電流源１２０７は、電流Ｉｂを設定する。ここで、配線１２０９に入力する電位をＶｓｓ１、配線１２１０に入力する電位をＶｓｓ２、配線１２１１に入力する電位をＶｄｄ１、配線１２１２に入力する電位をＶｄｄ２とする。そして、そのときの電位の関係は少なくとも、Ｖｓｓ１＜Ｖｓｓ２＜Ｖｄｄ１、Ｖｓｓ１＜Ｖｄｄ２＜Ｖｄｄ１を満たすものとする。
なお、配線１２１０に入力する電位をＶｓｓ２と、配線１２１１に入力する電位をＶｄｄ１の関係は、同じであってもよいし、異なっていてもよい。もし、Ｖｓｓ２とＶｄｄ２を異なる電位とする場合には、電流源トランジスタのしきい値電圧分、負荷に電圧をかけたときの閾値分、もしくはその合算値分の電位だけＶｓｓ２よりＶｄｄ２を高く設定しておけばよい。
図１２の動作について簡単に述べる。まず、図１３に示すように、スイッチ１２０３、１２０５、１２０６をオンにする。その時の電流の経路を模式的に破線矢印１３０１で示す。図１２において、すると、切り替えトランジスタ１２０２のソースとドレインとは、概ね同じ電位となる。つまり、切り替えトランジスタ１２０２のソースとドレインの間では、ほとんど電流が流れず、スイッチ１２０３の方に電流が流れるようになる。そのため、電流源１２０７に流れる電流Ｉｂが、容量素子１２０４や電流源トランジスタ１２０１に流れる。そして、電流源トランジスタ１２０１のソースとドレインの間に流れる電流と、電流源１２０７に流れる電流Ｉｂとが等しくなると、容量素子１２０４には、電流が流れなくなる。つまり、定常状態になる。そしてそのときの電流源トランジスタ１２０１のゲートの電位が、容量素子１２０４に蓄積される。つまり、電流源トランジスタ１２０１のソースとドレインの間に電流Ｉｂを流すのに必要な電圧が、電流源トランジスタ１２０１のゲートに加わるようになる。以上の動作は、信号書き込み動作に相当する。そして信号書き込み動作の時、切り替えトランジスタ１２０２は、短絡動作を行っていることになる。
このように、容量素子１２０４に電流が流れなくなり、定常状態になれば、信号書き込み動作は完了したと考えることが出来る。
なお、このとき電流源トランジスタ１２０１のソース電位と配線１２１２の電位であるＶｓｓ２と負荷の電流電圧特性の関係から電流源トランジスタ１２０１のソース電位は、電流源トランジスタ１２０１のゲート電位つまり配線１２１０の電位Ｖｄｄ２によって制御できる。よって、配線１２１０の電位Ｖｄｄ２を制御することにより負荷１２０８に電流が流れないようにすることができる。
次に、図１４に示すように、スイッチ１２０３、１２０５、１２０６をオフにする。その時の電流の経路を模式的に破線矢印１４０１で示す。図１４において、スイッチ１２０３はオフになっているので、切り替えトランジスタ１２０２のソースとドレインの間に電流が流れることになる。一方、容量素子１２０４には、信号書き込み動作において蓄積した電荷が保存されており、それが、電流源トランジスタ１２０１と切り替えトランジスタ１２０２のゲートに加わる。そして、電流源トランジスタ１２０１と切り替えトランジスタ１２０２のゲートは、互いに接続されている。以上のことから、電流源トランジスタ１２０１と切り替えトランジスタ１２０２は、マルチゲートのトランジスタとして動作することになる。したがって、電流源トランジスタ１２０１と切り替えトランジスタ１２０２を１つのトランジスタであると考えると、そのトランジスタのゲート長Ｌは、電流源トランジスタ１２０１のＬよりも大きくなる。一般に、トランジスタのゲート長Ｌが大きくなると、そこを流れる電流は小さくなる。したがって、負荷１２０８の方に流れる電流は、Ｉｂよりも小さくなる。以上の動作は、出力動作に相当する。そして出力動作の時、切り替えトランジスタ１２０２は、電流源動作を行っていることになる。
また、図１２における電流源トランジスタ１２０１と切り替えトランジスタ１２０２の配置を入れ替えた場合について、図１５に示す。図１では、配線１０９、切り替えトランジスタ１０２、電流源トランジスタ１０１の順に配置されていたが、図１５では、配線１２０９、電流源トランジスタ１２０１、切り替えトランジスタ１２０２の順に配置されている。
ここで、図１の回路と、図１５の回路の違いについて説明する。図１では、切り替えトランジスタ１０２が短絡動作のとき、切り替えトランジスタ１０２のゲート端子とソース端子（ドレイン端子）の間に、電位差が生じる。したがって、切り替えトランジスタ１０２のチャネル領域には、電荷が存在するので、そのゲート容量には、電荷が保存される。そして、電流源動作の時にも、ゲート容量に電荷が保存されたままになる。よって、短絡動作（信号書き込み動作）の時と、電流源動作（出力動作）の時とで、電流源トランジスタ１２０１のゲート端子の電位は、ほとんど変化しない。
一方、図１５では、切り替えトランジスタ１２０２が短絡動作のとき、切り替えトランジスタ１２０２のゲート端子とソース端子（ドレイン端子）の間に、電位差がほとんど生じない。したがって、切り替えトランジスタ１２０２のチャネル領域には電荷はほとんど存在せず、そのゲート容量には、電荷が保存されない。そして、電流源動作の時には、スイッチ１２０５、１２０３がオフになるため、切り替えトランジスタ１２０２のゲート容量に電荷がたまり、切り替えトランジスタ１２０２が電流源の一部として動作する。このときの電荷は、容量素子１２０４や電流源トランジスタ１２０１のゲート容量に蓄積されていたものである。その電荷が、切り替えトランジスタ１２０２のゲート部に移動することになる。よって、短絡動作（信号書き込み動作）の時と、電流源動作（出力動作）の時とで、電流源トランジスタ１２０１のゲート端子の電位は、移動した電荷分だけ、変化する。その結果、出力動作の時に、電流源トランジスタ１２０１と切り替えトランジスタ１２０２のゲート・ソース間電圧の絶対値は小さくなり、負荷１２０８に流れる電流も小さくなる。
よって、電流源トランジスタ１２０１と切り替えトランジスタ１２０２の配置をどのようにするかは、状況によって設計すればよい。例えば、負荷１２０８がＥＬ素子の場合、黒表示をしたいときに、わずかでも光ってしまうと、コントラストを低下させてしまう。そのような場合、図１５のような構成にすることにより、電流がわずかに小さくなるため、より好適である。
次に、図１２では、電流源トランジスタ１０１と切り替えトランジスタ１０２は、１つずつ配置されていたが、どちらか、あるいは、両方とも、複数個を配置してもよい。また、その並べ方も、任意に選択してもよい。図１６には、第２の切り替えトランジスタ１６０１とスイッチ１６０２を配置した場合の例を示す。
図１６に示した場合においても、図１２に示した例に比べ、負荷１２０８も流れる電流量を小さくすることができ、例えば、負荷１２０８がＥＬ素子の場合、黒表示をしたいときに、わずかでも光ってしまうと、コントラストを低下させてしまうといった場合により好適である。
このように、図１の回路だけでなく、スイッチの配置や数、各トランジスタの極性、電流源トランジスタの数や配置、切り替えトランジスタの数や配置、各配線の電位、電流の流れる向きなどを変更することにより、様々な回路を用いて、本発明を構成することができ、各々の変更を組み合わせることにより、さらに様々な回路を用いて本発明を構成することが出来る。
本実施の形態で説明した内容は、実施の形態１で説明した内容の一部を変更したものに相当する。したがって、実施の形態１で説明した内容は、本実施の形態にも適用できる。
なお、本実施形態は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態においては上記実施の形態で述べたアナログ回路とは別の構成について述べる。
上記実施の形態においては、信号電流とＴＦＴを駆動するための電流あるいは信号電流と発光時に発光素子に流れる電流とが等しいか、あるいは比例関係を保つように構成されている。
そのため、発光素子を駆動するための駆動ＴＦＴの駆動電流が小さい場合や、発光素子で暗い階調の表示を行おうとする場合、信号電流もそれに比例して小さくなる。よって相対的に、信号電流を駆動ＴＦＴや発光素子に供給するために用いられる配線の寄生容量は極めて大きいため、信号電流が小さいと配線の寄生容量を充電する時定数が大きくなり、信号書き込み速度が遅くなってしまうという問題点がある。つまり、トランジスタに電流を供給して、該トランジスタが該電流を流すのに必要な電圧をゲート端子に生成させる速度が、遅くなってしまう。
そこで本実施の形態においては、本発明の構成の効果に加え、信号電流が小さな場合であっても信号の書き込み速度や素子駆動速度を向上させることのできる半導体装置について述べる。
本実施形態では、設定動作を素早く完了させるために、トランジスタのゲート端子の電位が事前に所定の電位になるようにし、その後、設定動作を行う。所定の電位は、設定動作が完了したとき（定常状態になったとき）の電位と概ね等しい。そのため、すばやく設定動作を行うことが出来る。なお、本実施形態においていう設定動作とは、トランジスタに電流を供給して、前記トランジスタが前記電流を流すのに必要な電圧をゲート端子に生成させる動作のことである。
また、設定動作を素早く完了させるために、トランジスタのゲート端子の電位が事前に所定の電位になるようにする動作をプリチャージ動作と呼び、そのような機能を有する回路をプリチャージ手段と呼ぶことにする。
まず、図１７に、本実施形態の構成について示す。常に電流源（または、その一部）として動作する電流源トランジスタ１７０１と、状態によって、動作が異なる切り替えトランジスタ１７０２とがあり、電流源トランジスタ１７０１と切り替えトランジスタ１７０２と配線１７０９とは、直列に接続されている。電流源トランジスタ１７０１のゲートには、容量素子１７０４の一方の端子が接続されている。容量素子１７０４の他方の端子は、電流源トランジスタのソースに接続されている。そのため、電流源トランジスタ１７０１のゲート・ソース間電圧（Ｖｇｓ）を保持することが出来る。また、電流源トランジスタ１７０１のゲート端子と配線１１０とは、スイッチ１７０５を介して接続されており、スイッチ１７０５のオン・オフによって、容量素子１７０４の電荷の保持を制御できる。電流源トランジスタ１７０１のソースと配線１７１１とは、第１の電流源１７０７とスイッチ１７０６を介して接続されている。また、それと並列に、電流源トランジスタ１７０１のソースと配線１７１２とは、負荷１７０８を介して接続されている。また、電流源トランジスタ１７０１のソースと配線１７１５とは、第２の電流源１７１３とスイッチ１７１４を介して接続されている。
また、配線１７１１に接続された第１の電流源１７０７は、電流Ｉｂ１を設定し、配線１７１５に接続された第２の電流源１７１３は、電流Ｉｂ２を設定する。ここで、配線１７０９に入力する電位をＶｄｄ１、配線１７１０に入力する電位をＶｄｄ２、配線１７１１に入力する電位をＶｓｓ１、配線１７１２に入力する電位をＶｓｓ２、配線１７１５に入力する電位をＶｓｓ３とする。そして、そのときの電位の関係は少なくとも、Ｖｄｄ１＞Ｖｄｄ２＞Ｖｓｓ１＞Ｖｓｓ３、Ｖｄｄ１＞Ｖｓｓ２＞Ｖｓｓ１＞Ｖｓｓ３を満たすものとする。
なお、配線１７１０に入力する電位をＶｄｄ２、配線１７１２に入力する電位をＶｓｓ２の関係は、同じであってもよいし、異なっていてもよい。もし、Ｖｄｄ２とＶｓｓ２を異なる電位とする場合には、電流源トランジスタのしきい値電圧分、負荷に電圧をかけたときの閾値分、もしくはその合算値分の電位だけＶｓｓ２よりＶｄｄ２を高く設定しておけばよい。
なお、ここで負荷１７０８は整流性を有するものとする。つまり、印加するバイアス方向により抵抗値が異なる電流電圧特性を有し、一方向のみにほとんど電流が流れる電気的特性を有するものであるとする。本実施形態においては、負荷１７０８は電流源トランジスタ１７０１から配線１７１２の方向に電流を流すように設けられているものとする。
次に、図１７の動作について述べる。まず、図１８に示すようにスイッチ１７０３、１７０５、１７１４をオンにし、スイッチ１７０６をオフにする。すると、切り替えトランジスタ１７０２のソースとドレインとが、概ね同じ電位になる。つまり、切り替えトランジスタのソースとドレインの間では、ほとんど電流が流れず、スイッチ１７０３の方に電流が流れるようになる。その時の電流の経路を模式的に破線矢印１８０１で示す。そのため、第２の電流源１７１３に流れる電流Ｉｂ２が、容量素子１７０４や電流源トランジスタ１７０１に流れる。そして、電流源トランジスタ１７０１のソースとドレインの間に流れる電流と第２の電流源１７１３に流れる電流とが等しくなると、容量素子１７０４には電流が流れなくなる。つまり、定常状態になる。そしてそのとき、電流源トランジスタ１７０１のゲート・ソース間電圧が容量素子１７０４に蓄積される。つまり、電流源トランジスタ１７０１のソースとドレインの間に電流Ｉｂ２を流すのに必要な電圧が、ゲート・ソース間に加わるようになる。以上の動作は、プリチャージ動作に相当する。そしてプリチャージ動作の時、切り替えトランジスタ１７０２は、短絡動作を行っていることになる。
次に、図１９に示すように、スイッチ１７０５、１７０６をオンにし、スイッチ１７０３、１７１４をオフにする。すると、スイッチ１７０３はオフになっているので、切り替えトランジスタ１７０２のソースとドレインの間に電流が流れるようになる。その時の電流の経路を模式的に破線矢印１９０１で示す。そのため、第１の電流源１７０７に流れる電流Ｉｂ１が、容量素子１７０４や電流源トランジスタ１７０１や切り替えトランジスタ１７０２に流れる。このとき、電流源トランジスタ１７０１と切り替えトランジスタ１７０２とは、ゲートが互いに接続されている。したがって、電流源トランジスタ１７０１と切り替えトランジスタ１７０２は、マルチゲートのトランジスタとして動作することになる。そのマルチゲートのトランジスタのゲート長Ｌは、電流源トランジスタ１０１のＬよりも大きくなる。一般に、トランジスタのゲート長Ｌが大きくなると、そこを流れる電流は小さくなる。
そして、そのマルチゲートのトランジスタのソースとドレインの間に流れる電流と、第１の電流源１７０７に流れる電流Ｉｂ１とが等しくなると、容量素子１７０４には、電流が流れなくなる。つまり、定常状態になる。定常状態になると、容量素子１７０４には、電流が流れなくなる。そしてそのとき、マルチゲートのトランジスタのゲート・ソース間電圧が容量素子１７０４に蓄積される。つまり、マルチゲートのトランジスタのソースとドレインの間に電流Ｉｂ１を流すのに必要な電圧が、ゲート・ソース間に加わるようになる。以上の動作は、設定動作に相当する。そして設定動作の時、切り替えトランジスタ１７０２は、電流源動作を行っていることになる。
なお、このとき、第１の電流源１７０７に流れる電流Ｉｂ１、第２の電流源１７１３に流れる電流Ｉｂ２、電流源トランジスタ１７０１と切り替えトランジスタ１７０２のトランジスタサイズ（ゲート幅Ｗやゲート長Ｌなど）を適切に設定することにより、容量素子１７０４に蓄積される電荷、つまり、電流源トランジスタ１７０１のゲート端子の電位が、プリチャージ動作の時と設定動作の時とで、概ね等しい電圧になるようにしておく。すると、第１の電流源１７０７に流れる電流Ｉｂ１よりも、第２の電流源１７１３に流れる電流Ｉｂ２の方が、電流値が大きい場合、プリチャージ動作において、すばやく、容量素子１７０４を充電し、定常状態にすることが可能となる。そして、その後、設定動作において、たとえ、第１の電流源１７０７に流れる電流Ｉｂ１が小さくても、すばやく、定常状態にすることが出来る。なぜなら、プリチャージ動作によって、容量素子１７０４は、概ね充電されているからである。
次に、図２０に示すように、スイッチ１７０３、１７０５、１７０６、１７１４をオフにする。すると、負荷１７０８の方に電流が流れる。その時の電流の経路を模式的に破線矢印２００１で示す。以上の動作は、出力動作に相当する。そして出力動作の時、切り替えトランジスタ１７０２は、電流源動作を行っていることになる。
このように、スイッチ１７０３のオン・オフを制御することにより、プリチャージ動作において流れる電流を大きくすることができるため、すばやく、定常状態にすることが出来る。つまり、電流が流れる配線に寄生している負荷（配線抵抗や交差容量など）による影響を少なくし、すばやく、定常状態にすることが出来る。その時、既に、設定動作のときの定常状態と、概ね近い状態になっている。そのため、プリチャージ動作のあと、設定動作において、素早く定常状態にすることができる。
なお、このとき電流源トランジスタ１７０１のソースの電位と配線１７１２の電位であるＶｓｓ２と負荷１７０８の電流電圧特性の関係から負荷１７０８にはほとんど電流が流れない。電流源トランジスタ１７０１のソースの電位は、電流源トランジスタ１７０１のゲートの電位つまり配線１７１０の電位Ｖｄｄ２によって制御できる。よって、配線１７１０の電位Ｖｄｄ２を制御することにより負荷１７０８に電流が流れないようにすることができる。
なお、容量素子１７０４の電位は、設定動作の時と、出力動作の時とで、異なる場合が多い。しかし、容量素子１７０４の両端の電圧（電位差）は変化しないため、電流源トランジスタ１７０１のゲート・ソース間電圧も変化せず、負荷１７０８には、所望の電流が流れる。
また、プリチャージ動作の時に流れる電流と、設定動作の時に流れる電流とで、大きさを変えるために、図１７では、第１の電流源１７０７と第２の電流源１７１３という、２つの電流源や、２つのスイッチを用いて、各々の電流を流すかどうかを制御していたが、これに限定されない。例えば、図３８に示すように、電流源３８０７のみを用いて、制御してもよい。あるいは、スイッチ３８０６を配置せずに、電流の大きさを制御してもよい。図３８の構成における動作を、図３９〜図４１に示す（図中の破線矢印３９０１、破線矢印４００１、破線矢印４１０１は電流の流れの模式図である）。ただしこの場合、プリチャージ動作の時（図３９）と、設定動作の時（図４０）とでは、電流源３８０７に流れる電流の大きさは、その動作に応じた値となり、通常は異なった値となっている。
なお、負荷３８０８は、整流特性を有するものであれば何でもよい。抵抗などのような素子でも、トランジスタでも、ＥＬ素子でも、そのほかの発光素子でも、トランジスタと容量とスイッチなどで構成された電流源回路でもよい。信号線でも、信号線とそれに接続された画素でもよい。その画素には、ＥＬ素子やＦＥＤで用いる素子など、どのような表示素子を含んでいてもよい。
なお、容量素子３８０４は、電流源トランジスタ３８０１や切り替えトランジスタ３８０２などのゲート容量によって、代用することが出来る。その場合は、容量素子３８０４を省略できる。
なお、配線１７０９と配線１７１０とは、それぞれ高電位側電源Ｖｄｄ１、Ｖｄｄ２が供給されているが、常に同じ電位のまま保たれている必要はない。例えば信号書き込み動作と出力動作とで、電位が異なっていても、正常に動作する場合は、問題ない。
あるいは、信号書き込み動作毎に配線１７１０に供給されるＶｄｄ２の電位を変動させる構成であってもよい。特に信号書き込み動作時に電流源トランジスタ１７０１に流れる電流が大きい場合に配線１７１０に供給されるＶｄｄ２の電位を上昇させることにより、電流源１７０７に接続された配線１７１１に供給されるＶｓｓ１の電位を低くしすぎなくても正常な動作を行うことができるため好適である。すなわち、予め信号書き込み動作時に電流源トランジスタ１７０１に流れる電流が大きい場合には、配線１７１０に供給されるＶｄｄ２の電位を上昇させることにより、電流源１７０７に接続された配線１７１１に供給されるＶｓｓ１の電位を下降させずにすむため、電流源トランジスタ１７０１に流れる電流が大きな場合であってもＶｓｓ１の電位の設定にマージンを持たせることができる。なお、配線１７１０に供給されるＶｄｄ２の電位は、信号書き込み動作時に電流源トランジスタ１７０１に流れる電流の大きさに応じて変化させてもよい。例えば信号書き込み動作時に電流源トランジスタ１７０１に流れる電流が大きいときは、配線１７１０に供給されるＶｄｄ２の電位を高くして、配線１７１１に供給されるＶｓｓ１の電位のマージンを確保し、信号書き込み動作時に電流源トランジスタ１７０１に流れる電流の大きさが小さいときは、配線１７１０に供給されるＶｄｄ２の電位を低くすることにより、信号書き込み動作時に配線１７１２の側、すなわち負荷１７０８の方に電流が漏れてしまうことを防止することができる。
なお、配線１７１１と配線１７１２と配線１７１５とは、それぞれ低電位側電源Ｖｓｓ１、Ｖｓｓ２、Ｖｓｓ３が供給されているが、常に同じ電位のまま保たれている必要はない。信号書き込み動作と出力動作とで、電位が異なっていても、正常に動作する場合は、問題ない。
なお、容量素子３８０４は、電流源トランジスタ３８０１のゲート端子とソース端子に接続されていればよい。なぜなら、トランジスタの動作は、ゲート・ソース間電圧によって決定されるため、ゲート端子とソース端子の間で、電圧を保持していると、他の影響（配線抵抗などによる電圧降下などの影響）を受けにくいからである。もし、容量素子３８０４が電流源トランジスタ３８０１のゲート端子と別の配線との間に配置されていたら、その別の配線における電圧降下量によって、電流源トランジスタ３８０１のゲート端子の電位が変ってしまう可能性がある。
なお、電流源動作の時に、電流源トランジスタ３８０１と切り替えトランジスタ３８０２とは、マルチゲートのトランジスタとして動作するため、これらのトランジスタは同極性（同じ導電型を有する）とすることが望ましい。
なお、電流源動作の時に、電流源トランジスタ３８０１と切り替えトランジスタ３８０２とは、マルチゲートのトランジスタとして動作するが、各々のトランジスタのゲート幅Ｗは、同じであってもよいし、異なっていても良い。同様に、ゲート長Ｌも、同じであってもよいし、異なっていても良い。ただし、ゲート幅Ｗは、通常のマルチゲートのトランジスタと同じだと考えてもよいため、同じ大きさであることが望ましい。ゲート長Ｌは、切り替えトランジスタ３８０２の方を大きくすれば、設定動作の時や出力動作の時に流れる電流が、より小さくなる。よって、その状況に合わせて、設計すればよい。
なお、３８０３、３８０５、３８０６などのようなスイッチは、電気的スイッチでも機械的なスイッチでも何でも良い。電流の流れを制御できるものなら、何でも良い。トランジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、Ｖｇｎｄ、０Ｖなど）に近い状態で動作する場合はｎチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はｐチャネル型を用いることが望ましい。なぜなら、ゲート・ソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。なお、ｎチャネル型とｐチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。
なお、本実施の形態の回路として、図１７、図３８などに示したが、構成はこれに限定されない。スイッチの配置や数、各トランジスタの極性、電流源トランジスタ３８０１の数や配置、切り替えトランジスタ３８０２の数や配置、各配線の電位、電流の流れる向きなどを変更することにより、様々な回路を用いて構成することが出来る。また、各々の変更を組み合わせることにより、様々な回路を用いて構成することが出来る。
例えば、３８０３、３８０５、３８０６などのようなスイッチは、対象とする電流のオン・オフを制御できるなら、どこに配置しても良い。具体的には、スイッチ３８０６は、電流源３８０７に流れる電流を制御するため、それらと直列に配置されていれば良い。また、スイッチ３８０３は、切り替えトランジスタ３８０２に流れる電流を制御するため、それと並列に配置されていれば良い。スイッチ３８０５は、容量素子３８０４の電荷を制御できるように配置されていればよい。
本実施形態では、設定動作の前に、プリチャージ動作が行われる。そのため、電流値が小さくても、すばやく、設定動作を行うことが出来る。そのため、出力動作において、正確な電流を出力することが出来るといった効果を奏する。
本実施の形態で説明した内容は、実施の形態１で説明した内容の一部を変更したものに相当する。したがって、実施の形態１で説明した内容は、本実施の形態にも適用できる。
なお、本実施形態は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態においては上記実施の形態で述べたアナログ回路とは別の構成について述べる。
上記実施の形態１では、切り替えトランジスタ１０２に関して、電流源動作や短絡動作を実現するために、図１の構成を用いた。そこで、本実施の形態では、実施の形態１とは異なる構成で、電流源動作や短絡動作の切り替えを実現する構成の一例を示す。
なお、実施の形態１と同様の内容が多いため、そのような部分については、説明は省略する。
まず、図２１に、切り替えトランジスタ１０２に関して、電流源動作や短絡動作を実現した図１とは別の構成について示す。
図１では、切り替えトランジスタ１０２が短絡動作できるようにするため、スイッチ１０３を用いていた。このスイッチ１０３を制御することにより、切り替えトランジスタ１０２のソースとドレインの間に電流が流れず、切り替えトランジスタ１０２のソース端子とドレイン端子とを概ね同じ電位にしていた。
それに対して、図２１では、切り替えトランジスタ２１０２のゲート端子の電圧を制御して、切り替えトランジスタ２１０２に多くの電流が流すことができるようにする。具体的には、スイッチ２１０３を用いることにより、切り替えトランジスタ２１０２のゲート・ソース間電圧の絶対値を大きくする。その結果、ある値の電流が流れる場合、切り替えトランジスタ２１０２のソースとドレインの間電圧が小さくてすむようになる。つまり、切り替えトランジスタ２１０２は、スイッチとして動作するようになる。
図１では、電流源動作の場合はスイッチ１０３をオフにして、電流源トランジスタ１０１と切り替えトランジスタ１０２は、ゲート端子が互いに接続されていることにより、マルチゲートのトランジスタとして動作した。
それに対し、図２１では、電流源トランジスタ２１０１と切り替えトランジスタ２１０２は、ゲート端子が互いに接続されていないため、スイッチ２１０３を用いることにより、接続されるようにする。その結果、マルチゲートのトランジスタとして動作できるようにする。図２１において、電流源（または、その一部）として動作する電流源トランジスタ２１０１と、状態によって、動作が異なる切り替えトランジスタ２１０２とがあり、電流源トランジスタ２１０１と切り替えトランジスタ２１０２と配線１０９とは、直列に接続されている。電流源トランジスタ２１０１のゲートには、容量素子１０４の一方の端子が接続されている。容量素子１４０４の他方の端子は、切り替えトランジスタ２１０２を介して電流源トランジスタ２１０１のソースに接続されている。そのため、電流源トランジスタ２１０１のゲート・ソース間電圧を保持することが出来る。また、電流源トランジスタ２１０１のゲートは、スイッチ１０５を介して配線１１０と接続されており、スイッチ２１０３のオン・オフによって、容量素子１０４の電荷の保持を制御できる。また、切り替えトランジスタ２１０２のゲート端子と配線２１０５はスイッチ２１０４を介して接続されており、スイッチ２１０４のオン・オフによって切り替えトランジスタ２１０２を制御する。また、電流源トランジスタ２１０１のゲートと切り替えトランジスタ２１０２のゲート端子は、スイッチ２１０３を介して接続される。
なお、配線１１１に接続された第１の電流源１０７は、電流Ｉｂ１を設定する。ここで、配線１０９に入力する電位をＶｄｄ１、配線１１０に入力する電位をＶｄｄ２、配線２１０５に入力する電位をＶｄｄ３、配線１１１に入力する電位をＶｓｓ１、配線１１２に入力する電位をＶｓｓ２とする。そして、そのときの電位の関係は、Ｖｄｄ３＞Ｖｄｄ１＞Ｖｄｄ２＞Ｖｓｓ１、Ｖｄｄ３＞Ｖｄｄ１＞Ｖｓｓ２＞Ｖｓｓ１を満たすものとする。これに限定されないが、好適には切り替えトランジスタの２１０２が短絡動作の時に、より電流駆動能力を大きくなるようにするため、できるだけ高い電位がよい。
なお、配線１１０に入力する電位をＶｄｄ２、配線１１１に入力する電位をＶｓｓ１の関係は、同じであってもよいし、異なっていてもよい。もし、Ｖｄｄ２とＶｓｓ１を異なる電位とする場合には、電流源トランジスタのしきい値電圧分、負荷に電圧をかけたときの閾値分、もしくはその合算値分の電位だけＶｓｓ１よりＶｄｄ２を高く設定しておけばよい。
次に、図２１の動作について述べる。まず、図２２に示すように、スイッチ１０５、１０６、２１０４をオンにし、スイッチ２１０３をオフにする。その時の電流の経路を破線矢印２２０１で示す。すると、切り替えトランジスタ２１０２のゲート端子は、配線２１０５に接続される。配線２１０５には、高電位側電源（Ｖｄｄ２）が供給されているため、切り替えトランジスタ２１０２のゲート・ソース間電圧の絶対値は、非常に大きくなる。よって、切り替えトランジスタ２１０２は、非常に大きな電流駆動能力をもつことになるので、切り替えトランジスタ２１０２のソースとドレインとは、概ね同じ電位となる。そのため、電流源１０７に流れる電流Ｉｂが、容量素子１０４や電流源トランジスタ２１０１に流れ、電流源トランジスタ２１０１のソースは、配線１１１と概ね同じ電位になる。そして、電流源トランジスタ２１０１のソースとドレインの間に流れる電流と、電流源１０７に流れる電流Ｉｂとが等しくなると、容量素子１０４には、電流が流れなくなる。つまり、定常状態になる。そして定常状態のゲートの電位が、容量素子１０４に蓄積される。つまり、電流源トランジスタ２１０１のソースとドレインの間に電流Ｉｂを流すのに必要な電圧が、ゲート端子に加わるようになる。以上の動作は、設定動作に相当する。そして設定動作の時、切り替えトランジスタ２１０２は、スイッチとして動作し、短絡動作を行っていることになる。
なお、このとき電流源トランジスタ２１０１のソースの電位と配線１１２の電位であるＶｓｓ２と負荷１０８の電流電圧特性の関係から負荷１０８にはほとんど電流が流れない。電流源トランジスタ２１０１のソースの電位は、電流源トランジスタ２１０１のゲートの電位つまり配線１１０の電位Ｖｄｄ２によって制御できる。よって、配線１１０の電位Ｖｄｄ２を制御することにより負荷１０８に電流が流れないようにすることができる。
次に、図２３に示すように、スイッチ１０５、１０６、２１０４をオフにし、スイッチ２１０３をオンにする。その時の電流の経路を破線矢印２３０１で示す。すると、切り替えトランジスタ２１０２のゲートと電流源トランジスタ２１０１のゲートは、互いに接続される。一方、容量素子１０４には、設定動作において蓄積した電荷が保存されており、それが、電流源トランジスタ２１０１と切り替えトランジスタ２１０２のゲート端子に、加わることになる。以上のことから、電流源トランジスタ２１０１と切り替えトランジスタ２１０２は、マルチゲートのトランジスタとして動作することになる。したがって、電流源トランジスタ２１０１と切り替えトランジスタ２１０２を１つのトランジスタであると考えると、そのトランジスタのゲート長Ｌは、電流源トランジスタ２１０１のＬよりも大きくなる。したがって、負荷１０８の方に流れる電流は、Ｉｂよりも小さくなる。以上の動作は、出力動作に相当する。そして出力動作の時、切り替えトランジスタ２１０２は、電流源動作を行っていることになる。
なお、本実施の形態の回路として、図２１に示したが、構成はこれに限定されない。実施の形態１と同様、スイッチの配置や数、各トランジスタの極性、電流源トランジスタ２１０１の数や配置、切り替えトランジスタ２１０２の数や配置、各配線の電位、電流の流れる向きなどを変更することにより、様々な回路を用いて構成することが出来る。また、各々の変更を組み合わせることにより、様々な回路を用いて構成することが出来る。
そこで、スイッチ１０６の配置を変更した場合の例を、図２４に示す。つまり、信号書き込み動作の時には、図２５のように接続され、電流源１０７から流れる電流Ｉｂが電流源トランジスタ２１０１に流れ、切り替えトランジスタ２１０２は短絡動作をしており、出力動作の時には、図２６のように接続され、切り替えトランジスタ２１０２は電流源動作をしており、切り替えトランジスタ２１０２と電流源トランジスタ２１０１に流れる電流は、負荷１０８の方に流れる、というようになっていれば、１０５、１０６、２１０３、２１０４などのようなスイッチは、どこに配置してもよい。
また、電流源トランジスタ２１０１と切り替えトランジスタ２１０２の配置を入れ替えた場合について、図２７に示す。図２７では、配線１０９、切り替えトランジスタ２７０２、電流源トランジスタ２７０１の順に配置されている。
また、図２１の回路に関して、電流源トランジスタ２１０１と切り替えトランジスタ２１０２の極性（導電型）を変更して、回路の接続構造を変更ない場合の例を、図２８に示す。図２１と図２８を比較すると分かるように、図２１の配線１０９、１１０、１１１、１１２、２１０５の電位を、配線２８０９、２８１０、２８１１、２８１２、２８１５のように変更し、電流源１０７の電流の向きを変更すれば、容易に変更できる。
このとき、配線２８１１に接続された電流源２８０７は、電流Ｉｂを設定する。ここで、配線２８０９に入力する電位をＶｓｓ１、配線２８１０に入力する電位をＶｓｓ２、配線２８１５に入力する電位をＶｓｓ３、配線２８１１に入力する電位をＶｄｄ１、配線２８１２に入力する電位をＶｄｄ２とする。そして、そのときの電位の関係は少なくとも、Ｖｓｓ３＜Ｖｓｓ１＜Ｖｓｓ２＜Ｖｄｄ１、Ｖｓｓ３＜Ｖｓｓ１＜Ｖｄｄ２＜Ｖｄｄ１を満たすものとする。
なお、配線２８１０に入力する電位をＶｓｓ２、配線２８１１に入力する電位をＶｄｄ１の関係は、同じであってもよいし、異なっていてもよい。もし、Ｖｓｓ２とＶｄｄ１を異なる電位とする場合には、電流源トランジスタのしきい値電圧分、負荷に電圧をかけたときの閾値分、もしくはその合算値分の電位だけＶｄｄ１よりＶｓｓ２を高く設定しておけばよい。
また、図２９に図２８の設定動作時におけるスイッチのオン・オフ、及び電流の経路を破線矢印２９０１、図３０に図２８の出力動作時における各スイッチのオン・オフ、及び電流の経路を破線矢印３００１で示す。
このように、図２１の回路だけでなく、スイッチの配置や数、各トランジスタの極性、電流源トランジスタの数や配置、切り替えトランジスタの数や配置、各配線の電位、電流の流れる向きなどを変更することにより、様々な回路を用いて、本発明を構成することができ、各々の変更を組み合わせることにより、さらに様々な回路を用いて本発明を構成することが出来る。
本実施の形態で説明した内容は、実施の形態１で説明した内容の一部を変更したものに相当する。したがって、実施の形態１で説明した内容は、本実施の形態にも適用できる。
なお、本実施形態は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態においては上記実施の形態で述べたアナログ回路とは別の構成について述べる。
まず、図３１に、切り替えトランジスタ１０２に関して、図１の電流源動作や短絡動作とは異なる構成であり、かつ上記実施の形態４で述べたプリチャージ動作をすることができる構成について説明する。
図３１で示す電流源回路は、切り替えトランジスタ３１０２のゲート端子の電圧を制御して、切り替えトランジスタ３１０２に多くの電流を流すことができるようにしている。具体的には、スイッチ３１０３を用いることにより、切り替えトランジスタ３１０２のゲート・ソース間電圧の絶対値を大きくする。その結果、ある値の電流が流れる場合、切り替えトランジスタ３１０２のソースとドレインの間電圧が小さくてすむようになる。つまり、切り替えトランジスタ３１０２は、スイッチとして動作するようになる。図３１に示す構成には、常に電流源（または、その一部）として動作する電流源トランジスタ３１０１と、状態によって、動作が異なる切り替えトランジスタ３１０２とがあり、切り替えトランジスタ３１０２と電流源トランジスタ３１０１と配線１０９とは、直列に接続されている。電流源トランジスタ３１０１のゲートには、容量素子１０４の一方の端子が接続されている。容量素子１０４の他方の端子は、切り替えトランジスタ３１０２を介して電流源トランジスタ３１０１のソースに接続されている。そのため、電流源トランジスタ３１０１のゲート・ソース間電圧を保持することが出来る。また、電流源トランジスタ３１０１のゲートとドレインとは、スイッチ３１０３を介して接続されており、スイッチ３１０３のオン・オフによって、容量素子１０４の電荷の保持を制御できる。
図３１では、電流源トランジスタ３１０１と切り替えトランジスタ３１０２は、ゲート端子が互いに接続されていないため、スイッチ３１０３を用いることにより、接続されるようにする。その結果、マルチゲートのトランジスタとして動作できるようにしている。
また、配線１１１に接続された第１の電流源１０７は、電流Ｉｂ１を設定し、配線３１０８に接続された第２の電流源３１０７は、電流Ｉｂ２を設定する。ここで、配線１０９に入力する電位をＶｄｄ１、配線１１０に入力する電位をＶｄｄ２、配線３１０５に入力する電位をＶｄｄ３、配線１１１に入力する電位をＶｓｓ１、配線１１２に入力する電位をＶｓｓ２、配線３１０８に入力する電位をＶｓｓ３とする。そして、そのときの電位の関係は少なくとも、Ｖｄｄ３＞Ｖｄｄ１＞Ｖｄｄ２＞Ｖｓｓ１＞Ｖｓｓ３、Ｖｄｄ３＞Ｖｄｄ１＞Ｖｓｓ２＞Ｖｓｓ１＞Ｖｓｓ３を満たすものとする。これに限定されないが、好適には切り替えトランジスタの３１０２が短絡動作の時に、より電流駆動能力を大きくなるようにするため、できるだけ高い電位がよい。
なお、配線１１０に入力する電位をＶｄｄ２、配線１１１に入力する電位をＶｓｓ１の関係は、同じであってもよいし、異なっていてもよい。もし、Ｖｄｄ２とＶｓｓ１を異なる電位とする場合には、電流源トランジスタのしきい値電圧分、負荷に電圧をかけたときの閾値分、もしくはその合算値分の電位だけＶｓｓ１よりＶｄｄ２を高く設定しておけばよい。
次に図３１に示す電流源回路の動作について述べる。まず、図３２に示すように、スイッチ１０５、３１０４、３１０６をオンにし、スイッチ３１０３、１０６をオフにする。すると、切り替えトランジスタ３１０２のゲート端子は、配線３１０５に接続される。配線３１０５には、高電位側電源（Ｖｄｄ）が供給されているため、切り替えトランジスタ３１０２のゲート・ソース間電圧の絶対値は、非常に大きくなる。よって、切り替えトランジスタ３１０２は、非常に大きな電流駆動能力をもつことになるので、切り替えトランジスタ３１０２のソース端子とドレイン端子とは、概ね同じ電位となる。そのため、第２の電流源３１０７に流れる電流Ｉｂ２が、容量素子１０４や電流源トランジスタ３１０１に流れ、電流源トランジスタ３１０１のソース端子は、配線３１０８と概ね同じ電位になる。その時の電流の経路を模式的に破線矢印３２０１で示す。そして、電流源トランジスタ３１０１のソースとドレインの間に流れる電流と、第２の電流源３１０７に流れる電流Ｉｂ２とが等しくなると、容量素子１０４には、電流が流れなくなる。つまり、定常状態になる。そしてそのときのゲート端子の電位が、容量素子１０４に蓄積される。つまり、電流源トランジスタ１０１のソースとドレインの間に電流Ｉｂ２を流すのに必要な電圧が、ゲート端子に加わるようになる。以上の動作は、プリチャージ動作に相当する。そしてプリチャージ動作の時、切り替えトランジスタ３１０２は、スイッチとして動作し、短絡動作を行っていることになる。
なお、このとき電流源トランジスタ３１０１のソースの電位と配線１１２の電位であるＶｓｓ２と負荷１０８の電流電圧特性の関係から負荷１０８にはほとんど電流が流れない。電流源トランジスタ３１０１のソースの電位は、電流源トランジスタ３１０１のゲートの電位つまり配線１１０の電位Ｖｄｄ２によって制御できる。よって、配線１１０の電位Ｖｄｄ２を制御することにより負荷１０８に電流が流れないようにすることができる。
次に、図３３に示すように、スイッチ３１０４、スイッチ３１０６をオフにし、スイッチ１０５、１０６、３１０３をオンにする。すると、切り替えトランジスタ３１０２のゲート端子と電流源トランジスタ３１０１のゲート端子は、互いに接続される。その時の電流の経路を模式的に破線矢印３３０１で示す。よって、電流源トランジスタ３１０１と切り替えトランジスタ３１０２は、マルチゲートのトランジスタとして動作することになる。したがって、電流源トランジスタ３１０１と切り替えトランジスタ３１０２を１つのトランジスタであると考えると、そのトランジスタのゲート長Ｌは、電流源トランジスタ３１０１のＬよりも大きくなる。そして、電流源トランジスタ３１０１と切り替えトランジスタ３１０２とによるマルチゲートのトランジスタのソースとドレインの間に流れる電流と、第１の電流源１０７に流れる電流Ｉｂ１とが等しくなると、容量素子１０４には、電流が流れなくなる。つまり、定常状態になる。そしてそのときのゲート端子の電位が、容量素子１０４に蓄積される。以上の動作は、設定動作に相当する。そして設定動作の時、切り替えトランジスタ３１０２は、電流源動作を行っていることになる。
次に、図３４に示すように、スイッチ１０５、１０６、３１０４、３１０６をオフにし、スイッチ３１０３をオンにする。一方、容量素子１０４には、設定動作において蓄積した電荷が保存されており、それが、電流源トランジスタ３１０１と切り替えトランジスタ３１０２のゲート端子に、加わることになる。以上のことから、負荷１０８の方に、Ｉｂ１の大きさの電流が流れることになる。その時の電流の経路を模式的に破線矢印３４０１で示す。以上の動作は、出力動作に相当する。
なお、本実施の形態では図３１に示す電流源回路について示したが、本発明の構成はこれに限定されず、その要旨を変更しない範囲であれば様々な変形が可能である。例えば、実施の形態１と同様に、スイッチの配置や数、各トランジスタの極性、電流源トランジスタ３１０１の数や配置、電流源の数や配置、切り替えトランジスタの数や配置、各配線の電位、別のプリチャージ方法との組み合わせの有無、電流の流れる向きなどを変更することにより、様々な回路を用いて構成することが出来る。また、各々の変更を組み合わせることにより、様々な回路を用いて構成することが出来る。
例えば、プリチャージ動作の時には、図３５のように接続され、設定動作の時には、図３６のように接続され、出力動作の時には、図３７のように接続される、というようになっていれば、各スイッチは、どこに配置してもよい。
本実施の形態で説明した内容は、実施の形態１で説明した内容の一部を変更したものに相当する。したがって、実施の形態１で説明した内容は、本実施の形態にも適用できる。
なお、本実施形態は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
本実施例では、表示装置、および、信号線駆動回路などの構成について、説明する。本発明の半導体装置は、信号線駆動回路の一部に適用することができる。
本発明が適用される表示装置４２０１は、図４２に示すように、画素領域４２０２、ゲート線駆動回路４２０３、信号線駆動回路４２０４を有している。ゲート線駆動回路４２０３は、画素領域４２０２に選択信号を順次出力する。信号線駆動回路４２０４は、画素領域４２０２にビデオ信号を順次出力する。画素領域４２０２では、ビデオ信号に従って、光の状態を制御することにより、画像を表示する。信号線駆動回路４２０４から画素領域４２０２へ入力するビデオ信号は、電流である。つまり、各画素に配置された表示素子や表示素子を制御する素子は、信号線駆動回路４２０４から入力されるビデオ信号（電流）によって、状態を変化させる。画素に配置する表示素子の例としては、ＥＬ素子やＦＥＤ（フィールドエミッションディスプレイ）で用いる素子などがあげられる。
なお、ゲート線駆動回路４２０３や信号線駆動回路４２０４は、複数配置されていてもよい。
信号線駆動回路４２０４は、構成を複数の部分に分けられる。大まかには、一例として、シフトレジスタ４２０５、第１ラッチ回路４２０６（ＬＡＴ１）、第２ラッチ回路４２０７（ＬＡＴ２）、デジタル・アナログ変換回路４２０８に分けられる。デジタル・アナログ変換回路４２０８には、電圧を電流に変換する機能も有しており、ガンマ補正を行う機能も有していてもよい。つまり、デジタル・アナログ変換回路４２０８には、画素に電流（ビデオ信号）を出力する回路、すなわち、電流源回路を有しており、そこに本発明を適用することが出来る。
また、画素は、ＥＬ素子などの表示素子を有している。その表示素子に電流（ビデオ信号）を出力する回路、すなわち、電流源回路を有しており、そこにも、本発明を適用することが出来る。
そこで、信号線駆動回路４２０４の動作を簡単に説明する。シフトレジスタ４２０５は、フリップフロップ回路（ＦＦ）等を複数列用いて構成され、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（ＳＰ）、クロック反転信号（Ｓ−ＣＬＫｂ）が入力される、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
シフトレジスタ４２０５より出力されたサンプリングパルスは、第１ラッチ回路４２０６（ＬＡＴ１）に入力される。第１ラッチ回路４２０６（ＬＡＴ１）には、ビデオ信号線より、ビデオ信号ＶＳが入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。なお、デジタル・アナログ変換回路４２０８を配置している場合は、ビデオ信号はデジタル値である。また、この段階でのビデオ信号は、電圧であることが多い。
ただし、第１ラッチ回路４２０６や第２ラッチ回路４２０７が、アナログ値を保存できる回路である場合は、デジタル・アナログ変換回路４２０８は省略できる場合が多い。その場合、ビデオ信号は、電流であることも多い。また、画素領域４２０２に出力するデータが２値、つまり、デジタル値である場合は、デジタル・アナログ変換回路４２０８は省略できる場合が多い。
第１ラッチ回路４２０６（ＬＡＴ１）において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、ラッチ制御線よりラッチパルスＬＰ（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１ラッチ回路４２０６（ＬＡＴ１）に保持されていたビデオ信号は、一斉に第２ラッチ回路４２０７（ＬＡＴ２）に転送される。その後、第２ラッチ回路４２０７（ＬＡＴ２）に保持されたビデオ信号は、１行分が同時に、デジタル・アナログ変換回路４２０８へと入力される。そして、デジタル・アナログ変換回路４２０８から出力される信号は、画素領域４２０２へ入力される。
第２ラッチ回路４２０７（ＬＡＴ２）に保持されたビデオ信号がデジタル・アナログ変換回路４２０８に入力され、そして、画素領域４２０２に入力されている間、シフトレジスタ４２０５においては再びサンプリングパルスが出力される。つまり、同時に２つの動作が行われる。これにより、線順次駆動が可能となる。以後、この動作を繰り返す。
なお、デジタル・アナログ変換回路４２０８が有している電流源回路が、設定動作と出力動作とを行うような回路である場合、電流源回路に、電流を流す回路が必要となる。そのような場合、リファレンス用電流源回路４２０９が配置されている。
なお、信号線駆動回路やその一部は、画素領域４２０２と同一基板上に存在せず、例えば、外付けのＩＣチップを用いて構成されることもある。その場合、ＩＣチップと基板にはＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）やＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板などを用いて接続される。
なお、信号線駆動回路などの構成は、図４２に限定されない。
例えば、第１ラッチ回路４２０６や第２ラッチ回路４２０７が、アナログ値を保存できる回路である場合、図４３に示すように、リファレンス用電流源回路４３０１から第１ラッチ回路４２０６（ＬＡＴ１）に、ビデオ信号ＶＳ（アナログ電流）が入力されることもある。また、図４２において、第２ラッチ回路４２０７が存在しない場合もある。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
次に、実施例１において説明した信号線駆動回路４２０４の具体的な構成について説明する。
まず、信号線駆動回路に適用した場合の例を図４４に示す。図４５は、電流源トランジスタ４４０１、切り替えトランジスタ４４０２、スイッチ用トランジスタ４４０３、スイッチ用トランジスタ４４０５、スイッチ用トランジスタ４４０６、容量素子４４０４、電流源４４０７、負荷４４０８、配線４４０９、配線４４１０、配線４４１１で構成され、各素子の接続は図１と同様である。電流源回路４４００は、配線４４１３、４４１４、４４１５によって、設定動作と出力動作、および、短絡動作と電流源動作とを切り替えている。電流源４４０７から、設定動作の時に電流が入力される。そして、出力動作のときに、電流源回路４４００から負荷４４０８の方に電流を出力する。
そこでまず、図４２の場合について、説明する。リファレンス用電流源回路４２０９における電流源は、図４４における電流源４４０７に相当する。そして、図４４における負荷４４０８は、スイッチや、信号線や信号線に接続された画素に相当する。電流源４４０７からは、一定の電流が出力されている。なお、図４４の構成の場合、設定動作を行いながら、同時に出力動作を行うことができない。したがって、同時に行いたい場合には、電流源回路を２つ以上配置して、それらを切り替えて用いればよい。つまり、一方の電流源回路に対して設定動作を行い、同時に他方の電流源回路で出力動作を行う。そして、それを任意の周期ごとに切り替える。これにより、設定動作と出力動作とを同時に行うことができる。
さらに、画素にビデオ信号としてアナログ電流を出力する場合は、デジタル値をアナログ値に変換する必要があるため、図４５に示すような構成となる。
なお、図４５では、簡単のため、３ビットの場合について説明する。すなわち、電流源４５０１Ａ、４５０１Ｂ、４５０１Ｃがあり、その電流の大きさは、Ｉｃ、２＊Ｉｃ、４＊Ｉｃというようになっている。そして、電流源回路４５０２Ａ、４５０２Ｂ、４５０３Ｃが各々接続されている。したがって、出力動作の時には、電流源回路４５０２Ａ、４５０２Ｂ、４５０２Ｃは、Ｉｃ、２＊Ｉｃ、４＊Ｉｃの大きさの電流を出力することになる。そして、各電流源回路と直列に、スイッチ４５０３Ａ、４５０３Ｂ、４５０３Ｃが接続されている。このスイッチは、第２ラッチ回路４２０７（ＬＡＴ２）から出力されるビデオ信号によって制御される。そして、各電流源回路とスイッチから出力される電流の合計が、負荷４４０８、すなわち、表示装置における信号線に出力される。以上のように動作させることにより、画素にビデオ信号としてアナログ電流を出力している。
なお、図４５では、簡単のため、３ビットの場合について説明したが、これに限定されない。同様に構成すれば、ビット数を容易に変更して構成することが出来る。なお、図４５の構成の場合においても、電流源回路を並列に配置して、切り替えて動作させることにより、設定動作を行いながら、同時に出力動作を行うことができる。
なお、電流源回路に対して設定動作を行う場合、そのタイミングを制御する必要がある。その場合、設定動作を制御するために、専用の駆動回路（シフトレジスタなど）を配置してもよい。あるいは、ＬＡＴ１回路を制御するためのシフトレジスタから出力される信号を用いて、電流源回路への設定動作を制御してもよい。つまり、一つのシフトレジスタで、ＬＡＴ１回路と電流源回路とを両方制御するようにしてもよい。その場合は、ＬＡＴ１回路を制御するためのシフトレジスタから出力される信号を直接、電流源回路に入力してもよいし、ＬＡＴ１回路への制御と電流源回路への制御を切り分けるため、その切り分けを制御する回路を介して、電流源回路を制御してもよい。あるいは、ＬＡＴ２回路から出力される信号を用いて、電流源回路への設定動作を制御してもよい。ＬＡＴ２回路から出力される信号は、通常、ビデオ信号であるため、ビデオ信号として使用する場合と電流源回路を制御する場合とを切り分けるため、その切り替えを制御する回路を介して、電流源回路を制御すればよい。
次に、図４３の場合について、説明する。リファレンス用電流源回路４３０１における電流源は、図４４における電流源４４０７に相当する。そして、図４４における負荷４４０８は、第２ラッチ回路４２０７（ＬＡＴ２）に配置されている電流源回路に相当する。この場合は、リファレンス用電流源回路４３０１における電流源からは、ビデオ信号が電流で出力される。なお、その電流は、デジタル値の場合も、アナログ値の場合もある。
なお、各ビットに対応したデジタルビデオ信号（電流値）を第１ラッチ回路４２０６に入力してもよい。なお、その後、各ビットに対応したデジタルビデオ信号電流を足し合わせることによって、デジタル値からアナログ値に変換することができる。その場合、桁数の小さなビットの信号を入力する場合に、本発明を適用することは、より好適である。なぜなら、桁数の小さなビットの信号の場合、信号の電流値が小さくなってしまう。そこで、本発明を適用すれば、信号の電流値を大きくすることができる。そのため、信号の書き込み速度が向上する。なお、図４３において、第２ラッチ回路４２０７が存在しない場合については、第１ラッチ回路４２０６において、電流源回路を並列に２つ以上配置して、それらを切り替えて用いてもよい。これにより、設定動作と出力動作を同時に行うことができ、その結果、第２ラッチ回路４２０７を省くことが可能となる。
また、第１ラッチ回路４２０６に配置されている電流源回路が、図４４における電流源４４０７に相当し、第２ラッチ回路４２０７に配置されている電流源回路が、図４４における負荷４４０８に相当すると考えることもできる。
またさらに、図４２、４３に示したリファレンス用電流源回路４２０９、４３０１に対して、適用してもよい。つまり、リファレンス用電流源回路４２０９が図４４における負荷４４０８に相当し、さらに別の電流源が、図４４における電流源４４０７に相当すると考えることもできる。
また、画素が図４４における負荷４４０８に相当し、信号線駆動回路４２０４における、画素に電流を出力する電流源回路が、図４４における電流源４４０７に相当すると考えることもできる。
このように、様々な部分に、本発明を適用することが出来る。
なお、図４４において、電流源回路４４００の構成として、図１の構成を用いたが、これに限定されない。本発明における様々な構成を用いることが出来る。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
本実施例において、本発明を画素に適用した場合の基本的な画素構成を図４６に説明する。
図４６において、本実施例に示す画素は、常に電流源（または、その一部）として動作する電流源トランジスタ４６０１（第１のトランジスタ）、状態によって、動作が異なる切り替えトランジスタ４６０２（第２のトランジスタ）、第１のスイッチ４６０３、容量素子４６０４、第２のスイッチ４６０５、第３のスイッチ４６０６、表示素子４６０８、第１の配線４６０９、第２の配線４６１０、対向電極４６１２、第３の配線４６１１、第４の配線４６１４、及び第５の配線４６１５を有する。なお、電流源として動作する電流源トランジスタ４６０１、切り替えトランジスタ４６０２はＮチャネル型のトランジスタである。
まず、画素の接続構造について説明する。
電流源トランジスタ４６０１は、第１端子（ソース端子又はドレイン端子）が表示素子４６０８の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が切り替えトランジスタ４６０２を介して第１の配線４６０９に接続され、ゲート端子が第２のスイッチ４６０５を介して第２の配線４６１０と接続されている。また、電流源トランジスタ４６０１のゲート端子には容量素子４６０４の一方の端子が接続されており、容量素子４６０４の他方の端子は電流源トランジスタ４６０１の第１端子に接続されている。そのため、電流源トランジスタ４６０１のゲートの電位、つまりゲート・ソース間電圧（Ｖｇｓ）を保持することが出来る。また、電流源トランジスタ４６０１のゲートと配線４６１０とは、第２のスイッチ４６０５を介して接続されており、第２のスイッチ４６０５のオン・オフによって、容量素子４６０４への電荷の供給を制御できる。つまり、第２のスイッチ４６０５がオンしているとき、電流源トランジスタ４６０１のゲート端子と第２の配線４６１０とが導通しており、第２のスイッチ４６０５がオフしているとき、電流源トランジスタ４６０１のゲート端子と第２の配線４６１０とが非導通となっている。
また、切り替えトランジスタ４６０２には、状態によって、電流源として動作する場合と、ソースとドレインの間で電流が流れないように動作する場合（または、スイッチとして動作する場合）とで、切り替えを行う手段として第１のスイッチ４６０３を有している。ここで、切り替えトランジスタ４６０２が、電流源（の一部）として動作する場合を、電流源動作と呼ぶことにする。また、切り替えトランジスタ４６０２が、ソースとドレインの間で電流が流れないような状態で動作する場合（または、スイッチとして動作する場合）、または、ソースとドレインの間の電圧が小さい状態で動作する場合を、短絡動作と呼ぶことにする。図４６において、切り替えトランジスタ４６０２のソース端子とドレイン端子とを、第１のスイッチ４６０３を介して、接続できるようにしている。そして、切り替えトランジスタ４６０２のゲート端子は、電流源トランジスタ４６０１のゲート端子と接続されている。第１のスイッチ４６０３を用いて、切り替えトランジスタ４６０２の動作を、電流源動作か短絡動作かに切り替えることが出来る。
また、電流源トランジスタ４６０１の第１端子は、第３のスイッチ４６０６を介して第３の配線４６１１と接続されている。つまり、第３のスイッチ４６０６がオンしているとき、電流源トランジスタ４６０１の第１端子と第３の配線４６１１とが導通しており、第３のスイッチ４６０６がオフしているとき、電流源トランジスタ４６０１の第１端子と第３の配線４６１１とが非導通となっている。
なお、容量素子４６０４は、配線や活性層や電極等により絶縁膜を挟んだ構成のものでもいいし、電流源トランジスタ４６０１のゲート容量を用いて省略することもできる。
なお、表示素子４６０８の対向電極４６１２や、第１の配線４６０９や第２の配線４６１０にはそれぞれ所定の電位が入力されている。
また、第４の配線４６１４に信号を入力することにより、第２のスイッチ４６０５と第３のスイッチ４６０６のオン・オフが制御される。
また、第５の配線４６１５に信号を入力することにより、第１のスイッチ４６０３のオン・オフが制御される。
また、第３の配線４６１１には、画素の階調にしたがった信号が入力される。この信号は、ビデオ信号に相当し、信号電流が第３の配線４６１１に流れる。
なお、第１のスイッチ４６０３、第２のスイッチ４６０５、及び第３のスイッチ４６０６にはトランジスタを適用することができる。よって、第１のスイッチ４６０３、第２のスイッチ４６０５、及び第３のスイッチ４６０６にＮチャネル型のトランジスタを適用した場合について図４７に示す。なお、図４６の構成と共通するところは共通の符号を用いてその説明を省略する。
第１のスイッチングトランジスタ４７０３が第１のスイッチ４６０３に相当する。第２のスイッチングトランジスタ４７０５が第２のスイッチ４６０５に相当する。第３のスイッチングトランジスタ４７０６が第２のスイッチ４６０６に相当する。
第１のスイッチングトランジスタ４７０３はゲート端子が第５の配線４６１５に接続され、第１端子（ソース端子又はドレイン端子）が切り替えトランジスタ４６０２の第１端子に接続され、第２端子（ソース端子又はドレイン端子）が切り替えトランジスタ４６０２の第２端子に接続されている。よって、第５の配線４６１５に入力される信号がＨレベルのときに第１のスイッチングトランジスタ４７０３はオンし、第５の配線４６１５に入力される信号がＬレベルのときに第１のスイッチングトランジスタ４７０３はオフする。つまり第１のスイッチングトランジスタ４７０３がオンすることによって、切り替えトランジスタ４６０２は短絡動作を行う。
また、第２のスイッチングトランジスタ４７０５はゲート端子が第４の配線４７１４に接続され、第１端子（ソース端子又はドレイン端子）が第２の配線４６１０に接続され、第２端子（ソース端子又はドレイン端子）が容量素子４６０４を介して表示素子４６０８の画素電極及び電流源トランジスタ４６０１の第１端子と接続されている。よって、第４の配線４６１４に入力される信号がＨレベルのときに第２のスイッチングトランジスタ４７０５はオンし、第４の配線４６１４に入力される信号がＬレベルのときに第２のスイッチングトランジスタ４７０５はオフする。
また、第３のスイッチングトランジスタ４７０６はゲート端子が第４の配線４７１４に接続され、第１端子（ソース端子又はドレイン端子）が電流源トランジスタ４６０１のゲート端子に接続され、第２端子（ソース端子又はドレイン端子）が第３の配線４６１１と接続されている。よって、第４の配線４６１４に入力される信号がＨレベルのときに第３のスイッチングトランジスタ４７０６はオンし、第４の配線４６１４に入力される信号がＬレベルのときに第３のスイッチングトランジスタ４７０６はオフする。
続いて、本実施例に示す画素の動作について図４８（Ａ）、（Ｂ）、（Ｃ）を用いて説明する。なお、図４６と図４７の画素の動作は同様であるため、図４８では図４７の画素構成を用いて説明している。
なお、第３の配線４６１１に接続された電流源４８０１は、この画素に書き込む信号電流Ｉｄａｔａを設定する。そして、第３の配線４６１１は電流源４８０１を介して配線４８１２と接続されている。配線４８１２には、所定の電位が入力されている。ここで、第１の配線４６０９に入力する電位をＶ１、第２の配線４６１０に入力する電位をＶ２、配線４８１２に入力する電位をＶ３、対向電極４６１２に入力する電位をＶｃｏｍとする。そして、電位の関係は少なくとも、Ｖ１＞Ｖ２＞Ｖ３、Ｖ１＞Ｖｃｏｍ＞Ｖ３とする。
なお、画素の動作には、画素へ信号の書き込みを行う信号書き込み動作と、画素に書き込まれた信号にしたがった階調の発光をする発光動作がある。図４８（Ａ）、及び図４８（Ｂ）は、共に信号書き込み動作を説明する図であり、図４８（Ｃ）は発光動作を説明する図である。
まず、信号書き込み動作時の過渡状態について図４８（Ａ）を用いて説明する。第４の配線４６１４に入力する信号及び第５の配線４６１５に入力する信号をＨレベルにして、第１のスイッチングトランジスタ４７０３、第２のスイッチングトランジスタ４７０５、及び第３のスイッチングトランジスタ４７０６をオンにする。すると、図４８（Ａ）のように電流が流れる。つまり、電流の経路は、第２の配線４６１０から第２のスイッチングトランジスタ４７０５を介して容量素子４６０４に電流が流れ込む第１経路と、第１の配線４６０９から第１のスイッチングトランジスタ４７０３を介して電流源トランジスタ４６０１に電流が流れる第２経路とがある。そして、第１経路に流れる電流Ｉｃと第２経路に流れる電流Ｉｔｒは、電流源トランジスタ４６０１の第１端子と容量素子４６０４の第２電極との接続部で合流する。そして、信号電流Ｉｄａｔａとして第３のスイッチングトランジスタ４７０６及び電流源４８０１を介して配線４８１２に流れる。つまり、Ｉｃ＋Ｉｔｒ＝Ｉｄａｔａとなる。
やがて、容量素子４６０４へは電流が流れなくなる。このとき、信号書き込み動作時の定常状態となり、図４８（Ｂ）のように電流が流れる。そして、第１の配線４６０９から電流源トランジスタ４６０１に流れる電流Ｉｔｒが、信号電流Ｉｄａｔａと等しくなっている。つまり、電流源トランジスタ４６０１のゲート・ソース間電圧Ｖｇｓは、電流源トランジスタ４６０１に信号電流Ｉｄａｔａを流すのに必要な電圧となっている。そして、この電流源トランジスタ４６０１のゲート・ソース間電圧Ｖｇｓ分の電荷が容量素子４６０４に蓄積されている。このとき切り替えトランジスタ４６０２は、ソースとドレインの間の電圧が小さい状態で動作しており、短絡動作をしている。
なお、このときの電流源トランジスタ４６０１のゲート端子の電位をＶａ、第１端子の電位（ここではソース）をＶｂとすると、Ｖｇｓ＝（Ｖａ−Ｖｂ）である。そして、表示素子４６０８の順方向しきい値電圧ＶＥＬｔｈとしたとき、（Ｖｂ−Ｖｃｏｍ）＜ＶＥＬｔｈとなるようにすると信号書き込み動作時に表示素子４６０８へ電流を流さなくすることができる。そのため、第２の配線４６１０に入力する電位Ｖ２は、Ｖ１＞Ｖ２＞Ｖ３となるようにすると好適である。また、Ｖ２＝Ｖｃｏｍとすることにより、画素へ必要な電源数を減らすことができる。また、（Ｖｂ−Ｖｃｏｍ）＜ＶＥＬｔｈを超えない程度にＶ２、Ｖｃｏｍを設定することで、信号書き込み時に表示素子４６０８へ逆方向バイアスを印加することもできる。
なお、逆方向バイアスを表示素子４６０８に印加しても、正常な表示素子４６０８には電流は流れない（若しくは流れたとしても微少な電流である）。一方、表示素子４６０８に短絡箇所がある場合には、その短絡箇所に電流が流れる。そして、短絡箇所を絶縁化する。よって、表示不良を改善することができる。
続いて、発光動作について図４８（Ｃ）を用いて説明する。第４の配線４６１４に入力する信号、及び第５の配線４６１５に入力する信号をＬレベルにして、第１のスイッチングトランジスタ４７０３、第２のスイッチングトランジスタ４７０５、及び第３のスイッチングトランジスタ４７０６をオフにする。すると、図４８（Ｃ）のように電流が流れる。このとき、第３のスイッチングトランジスタ４７０６がオフしているため、容量素子４６０４は、電流源トランジスタ４６０１に信号電流Ｉｄａｔａを流すのに必要なゲート・ソース間電圧Ｖｇｓを保持する。よって、電流源トランジスタ４６０１には信号電流Ｉｄａｔａとほぼ等しい電流が流れるようなＶｇｓが印加されている。
ここで、トランジスタのチャネル長Ｌ、チャネル幅Ｗとする。すると、トランジスタが飽和領域で動作するとき、ゲート・ソース間電圧が一定であれば、一般的にトランジスタに流れる電流値はＷ／Ｌに比例する。つまり、チャネル幅Ｗに比例し、チャネル長Ｌに反比例する。
本実施例において、電流源トランジスタ４６０１のチャネル長Ｌ１、切り替えトランジスタ４６０２のチャネル長Ｌ２とし、これらのトランジスタのチャネル幅Ｗを等しいとする。そして、図４８（Ｃ）において電流の流れている電流源トランジスタ４６０１と切り替えトランジスタ４６０２はマルチゲートトランジスタとして機能し、電流源トランジスタ４６０１と切り替えトランジスタ４６０２は電流源として機能する。このとき、マルチゲートトランジスタは、チャネル長（Ｌ１＋Ｌ２）、チャネル幅Ｗとみなすことができる。そして、図４８（Ｃ）においては、電流源トランジスタ４６０１及び切り替えトランジスタ４６０２に電流が流れており、そのマルチゲートトランジスタはチャネル幅Ｗ、チャネル長（Ｌ１＋Ｌ２）となっている。したがって、発光動作のときには、Ｉｄａｔａ×（Ｌ１／（Ｌ１＋Ｌ２））の電流を表示素子４６０８に流すことができる。
このように、切り替えトランジスタ４６０２を設定動作時には短絡動作させ、発光動作時には電流源として機能を切り替えることによって、信号書き込み動作に流す信号電流より小さい電流を表示素子４６０８に流すことができる。換言すれば、電流源トランジスタ４６０１や切り替えトランジスタ４６０２のチャネル長を調整することにより、信号書き込み動作に流す信号電流より小さい電流を表示素子４６０８に流すことができる。
なお、このときの電流源トランジスタ４６０１のゲート端子の電位をＶａ’、第１端子の電位をＶｂ’とすると、Ｖｇｓ＝（Ｖａ’−Ｖｂ’）である。なぜなら、Ｖｂ’＞Ｖｂとなるが、容量素子４６０４はゲート・ソース間電圧Ｖｇｓを保持しているため、Ｖｂ’が上昇するとともにＶａ’も上昇するからである。
なお、第４の配線４６１４に入力するＨレベルの信号の電位をＶ４（Ｈ）、Ｌレベルの信号の電位をＶ４（Ｌ）とすると次のような電位にすることが望ましい。また、第２のスイッチングトランジスタ４７０５のしきい値電圧をＶｔｈ２、第３のスイッチングトランジスタ４７０６のしきい値電圧をＶｔｈ３とする。
図４８（Ｂ）で示したように、表示素子４６０８の画素電極の電位はＶｂとなっても、第３のスイッチングトランジスタ４７０６をオンにしておく必要がある。そのためＶ４（Ｈ）＞（Ｖｂ＋Ｖｔｈ３）とする。また、第２のスイッチングトランジスタ４７０５をオンにしておくためＶ４（Ｈ）＞（Ｖ２＋Ｖｔｈ２）とする。具体的には、例えば、Ｖ２＝Ｖｃｏｍのときには、Ｖ４（Ｈ）はＶｃｏｍより１〜８Ｖ高い電位であるとよい。
また、図４８（Ｃ）で示したように、第３のスイッチングトランジスタ４７０６がオフするためには、Ｖ４（Ｌ）＜（Ｖｂ＋Ｖｔｈ３）とする。つまり、他の画素へ信号電流の書き込みを行っているときに、第３の配線４６１１の電位はＶｂとなるため、この電位になったときにも選択しない画素は第３のスイッチングトランジスタ４７０６がオフしている必要があるからである。また、第２のスイッチングトランジスタ４７０５がオフにしておくため、Ｖ４（Ｌ）＜（Ｖ２＋Ｖｔｈ２）とする。具体的には、例えば、Ｖ２＝Ｖｃｏｍのときには、Ｖ４（Ｌ）はＶｃｏｍより１〜８Ｖ低い電位であるとよい。
よって、本実施例に示した画素構成によれば信号書き込み動作時の電流源トランジスタのゲート端子の電位を制御することにより、信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことができる。
なお、図４７に示した画素構成によれば、Ｎチャネル型のトランジスタのみで画素を構成することができるため、製造工程の簡略化を図ることができる。また、画素を構成するトランジスタの半導体層にアモルファス半導体やセミアモルファス半導体（若しくは微結晶半導体ともいう）などを用いることができる。例えば、アモルファス半導体として、アモルファスシリコン（ａ−Ｓｉ：Ｈ）が挙げられる。よって、さらなる製造工程の簡略化を図ることが可能である。したがって、製造コストの削減や歩留まりの向上を図ることができる。
また、本発明の構成によれば、信号書き込み動作時にＶｄｓ＞Ｖｇｓにすることができる。そして、信号書き込み動作時と発光動作時とでＶｄｓの変動を小さくすることができ、電流源トランジスタ４６０１の飽和領域での定電流特性（電流のフラット性）が悪くても、信号書き込み動作時と発光動作時との電流値をほぼ等しくすることができる。特に、電流源トランジスタ４６０１の半導体層に非晶質半導体膜（例えばアモルファスシリコン）を用いると飽和領域での定電流特性（電流のフラット性）が悪くなってしまう場合がある。よって、電流源トランジスタ４６０１の半導体層に非晶質半導体膜を用いている場合に本発明の構成を適用すれば表示不良を防止することができる。
また、図４７に示した電流源トランジスタ４６０１にはソースとドレインの端子間に大きな電圧が印加されるため、第２のスイッチングトランジスタ４７０５や第３のスイッチングトランジスタ４７０６よりもチャネル長を長くすると好適である。又は、電流源トランジスタ４６０１として図６２に示すようにマルチゲートトランジスタ６２０１を適用してもよい。こうすることにより、トランジスタの耐圧が大きくなり、トランジスタが破壊されるのを防止することができる。
続いて、本発明の画素を有する表示装置について図４９を用いて説明する。
表示装置は、信号線駆動回路４９０１、第１の走査線駆動回路４９０２Ａ、第２の走査線駆動回路４９０２Ｂ、及び画素部４９０３を有し、画素部４９０３には、信号線駆動回路４９０１から列方向に伸張して配置された複数の信号線Ｓ１〜Ｓｎと、第１の走査線駆動回路４９０２Ａから行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｍと、第２の走査線駆動回路４９０２Ｂから行方向に伸張して配置された複数の走査線ｇ１〜ｇｍと、信号線Ｓ１〜Ｓｎと走査線Ｇ１〜Ｇｍとに対応してマトリクスに配置された複数の画素４９０４と、を有する。また、信号線Ｓ１〜Ｓｎと平行に電源線Ｐ１〜Ｐｎと、バイアス線Ｂ１〜Ｂｎとを有している。そして、各画素４９０４は、それぞれ、信号線Ｓｊ（信号線Ｓ１〜Ｓｎのうちいずれか一）、第１の走査線Ｇｉ（走査線Ｇ１〜Ｇｍのうちいずれか一）、第２の走査線ｇｉ（走査線ｇ１〜ｇｍのうちいずれか一）、電源線Ｐｊ（電源線Ｐ１〜Ｐｎ）のうちいずれか一）、及びバイアス線Ｂｊ（バイアス線Ｂ１〜Ｂｎのうちいずれか一）と接続されている。
なお、第１の走査線Ｇｉは図４６の第４の配線４６１４に相当し、第２の走査線ｇｉは図４６の第５の配線４６１５に相当し、信号線Ｓｊは図４６の第３の配線４４１１に相当し、電源線Ｐｊは図４６の第１の配線４６０９に相当し、バイアス線Ｂｊは図４６の第２の配線４６１０に相当する。
走査線駆動回路４９０２Ａから出力される信号により走査線Ｇ１〜Ｇｍを一つずつ選択する。そして、選択された走査線に接続されている画素４９０４に信号を書き込む。このとき、それぞれの画素の階調に対応した信号電流が各信号線Ｓ１〜Ｓｎに流れる。
信号の書き込みを終えると別の走査線を選択し、その走査線に接続されている画素４９０４へ信号の書き込みを行う。信号の書き込みを終えた画素は、発光動作に移り、その画素へ書き込まれた信号にしたがって発光する。こうして、次々と画素４９０４へ信号の書き込みを行い、全ての画素４９０４へ信号の書き込みを行う。
なお、図４９に示した表示装置の構成は一例であって本発明はこれに限定されない。つまり、電源線Ｐ１〜Ｐｎやバイアス線Ｂ１〜Ｂｎは信号線Ｓ１〜Ｓｎと平行に配置されていなくてもよく、走査線Ｇ１〜Ｇｍに平行に配置されていてもいいし、電源線やバイアス線のそれぞれが格子状に配置されていてもいい。しかし、画素部４９０３に複数の色要素を有している場合には、図４９のように配置するのが好ましい。
つまり、図９０に示すように、図４６の画素における第２の配線４６１０を第４の配線４６１４と平行に配置してもよい。また、その場合には、図９１に示すように、図４９におけるバイアス線Ｂ１〜Ｂｎに相当するバイアス線Ｂ１〜Ｂｍを走査線Ｇ１〜Ｇｍと平行に配置する。そして、このバイアス線Ｂ１〜Ｂｍは電位を変動することができるようにしてもよい。つまり、走査させるようにしてもよい。その場合に走査線Ｇ１〜Ｇｍを走査する走査線駆動回路４９０２とは別にバイアス線駆動回路を設けても良い。
また、画素部４９０３に複数の色要素を有している場合には、それぞれの色要素となる画素毎に接続される電源線やバイアス線の電位をかえてもよい。また、それぞれの色要素となる画素毎に画素電極の大きさが異なっていてもよい。つまり、色要素となる画素毎に発光面積がことなっていてもよい。こうすることにより、特にフルカラー表示のときの表示素子として、異なる色のＥＬ素子を用いた場合、色のバランスや、ＥＬ素子の劣化の進行を調整することが可能となる。
また、図４６に示した画素において、第２のスイッチ４６０５と第３のスイッチ４６０６のオン・オフを別々に制御するため、別途配線を設けても良い。つまり、図５０に示すように、第２のスイッチ４６０５のオン・オフを制御する第４の配線Ａ５００１とは別に第３のスイッチ４６０６のオン・オフを制御する第４の配線Ｂ５００２を設けてもよい。なお、この場合には、信号書き込み動作が完了したら、第３のスイッチ４６０６と第２のスイッチ４６０５とを同時にオフにするか、第２のスイッチ４６０５を第３のスイッチ４６０６より先にオフにする。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
本実施例において、本発明を画素に適用した場合の別の画素構成について説明する。
図１や図２の画素において、第２の配線４６１０を他の行の画素の第４の配線４６１４で代用することができる。つまり、その場合には、図４９に示す表示装置のバイアス線Ｂ１〜Ｂｎを省略することができる。一例として、図４７の画素の第２の配線４６１０を省略し、隣の行の画素の第４の配線４６１４で代用した場合の構成を図５９に示す。
また、図６０に示すように、図５０の画素の第１のスイッチ４６０３、第２のスイッチ４６０５、第３のスイッチ４６０６にＮチャネル型トランジスタである第１のスイッチングトランジスタ４７０３、第２のスイッチングトランジスタ４７０５、第３のスイッチングトランジスタ４７０６をそれぞれ適用し、第２の配線４６１０を他の行の画素の第４の配線Ａ５００１で代用することもできる。
また、図６１に示すように、図５０の画素の第１のスイッチ４６０３、第２のスイッチ４６０５、第３のスイッチ４６０６に、図４７に記載のＮチャネル型トランジスタである第１のスイッチングトランジスタ４７０３、第２のスイッチングトランジスタ４７０５、第３のスイッチングトランジスタ４７０６をそれぞれ適用し、第２の配線４６１０を他の行の画素の第４の配線Ｂ５００２で代用することもできる。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
本実施例において、本発明を画素に適用した場合の別の画素構成について説明する。
トランジスタを用いて画素を構成する場合の問題の一つとして、画素間のトランジスタ特性のバラツキがある。このトランジスタ特性のバラツキは表示ムラとして認識されてしまう。
そこで、本実施例では、本発明の画素において、使用するトランジスタ（オンにするトランジスタ）を期間毎に切り替えることにより、トランジスタ特性を時間的に平均化し、表示ムラを認識されにくくすることが可能とした場合について説明する。
本実施例の画素を図５１に示す。
本実施例の画素は、第１の電流源トランジスタ５１０１Ａ、第２の電流源トランジスタ５１０１Ｂ、第１の切り替えトランジスタ５１０２Ａ、第２の切り替えトランジスタ５１０２Ｂ、第１のスイッチＡ５１０３Ａ、第１のスイッチＢ５１０３Ｂ、容量素子６０４、第２のスイッチ５１０５、第３のスイッチ５１０６、表示素子５１０８、第１の配線５１０９、第２の配線５１１０、第３の配線５１１１、対向電極５１１２、第４の配線５１１４、第５の配線Ａ５１１５Ａ、及び第５の配線Ｂ５１１５Ｂ、第４のスイッチＡ５１１６Ａ、第４のスイッチＢ５１１６Ｂを有する。なお、第１の電流源トランジスタ５１０１Ａ、第２の電流源トランジスタ５１０１Ｂ、第１の切り替えトランジスタ５１０２Ａ、第２の切り替えトランジスタ５１０２ＢはＮチャネル型のトランジスタである。
まず、画素の接続構造について説明する。
第１の電流源トランジスタ５１０１Ａは、第１端子（ソース端子又はドレイン端子）が表示素子５１０８の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が第１の切り替えトランジスタ５１０２Ａ及び第４のスイッチＡ５１１６Ａを介して第１の配線５１０９に接続され、ゲート端子が第２のスイッチ５１０５を介して第２の配線５１１０と接続されている。また、第１の電流源トランジスタ５１０１Ａのゲート端子には容量素子５１０４の一方の端子が接続されており、容量素子５１０４の他方の端子は第１の電流源トランジスタ５１０１Ａの第１端子に接続されている。そのため、第１の電流源トランジスタ５１０１Ａのゲートの電位、つまりゲート・ソース間電圧（Ｖｇｓ）を保持することが出来る。また、第１の電流源トランジスタ５１０１Ａのゲートと第２の配線５１１０とは、第２のスイッチ５１０５を介して接続されており、第２のスイッチ５１０５のオン・オフによって、容量素子５１０４への電荷の供給を制御できる。つまり、第２のスイッチ５１０５がオンしているとき、第１の電流源トランジスタ５１０１Ａのゲート端子と第２の配線５１１０とが導通しており、第２のスイッチ５１０５がオフしているとき、第１の電流源トランジスタ５１０１Ａのゲート端子と第２の配線Ａ５１０５Ａとが非導通となっている。
また同様に、第２の電流源トランジスタ５１０１Ｂは、第１端子（ソース端子又はドレイン端子）が表示素子５１０８の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が第２の切り替えトランジスタ５１０２Ｂ及び第４のスイッチＢ５１１６Ｂを介して第１の配線５１０９に接続され、ゲート端子が第２のスイッチ５１０５を介して第２の配線５１１０と接続されている。また、第２の電流源トランジスタ５１０１Ｂのゲート端子には容量素子５１０４の一方の端子が接続されており、容量素子５１０４の他方の端子は第２の電流源トランジスタ５１０１Ｂの第１端子に接続されている。そのため、第２の電流源トランジスタ５１０１Ｂのゲートの電位、つまりゲート・ソース間電圧（Ｖｇｓ）を保持することが出来る。また、第２の電流源トランジスタ５１０１Ｂのゲートと第２の配線５１１０とは、第２のスイッチ５１０５を介して接続されており、第２のスイッチ５１０５のオン・オフによって、容量素子５１０４への電荷の供給を制御できる。つまり、第２のスイッチ５１０５がオンしているとき、第２の電流源トランジスタ５１０１Ｂのゲート端子と第２の配線５１１０とが導通しており、第２のスイッチ５１０５がオフしているとき、第２の電流源トランジスタ５１０１Ｂのゲート端子と第２の配線Ｂ５１０５Ｂとが非導通となっている。
また、第１の切り替えトランジスタ５１０２Ａには、状態によって、電流源として動作する場合と、ソースとドレインの間で電流が流れないように動作する場合（または、スイッチとして動作する場合）とで、切り替えを行う手段として第１のスイッチＡ５１０３Ａを有している。ここで、第１の切り替えトランジスタ５１０２Ａが、電流源（の一部）として動作する場合を、電流源動作と呼ぶことにする。また、第１の切り替えトランジスタ５１０２Ａが、ソースとドレインの間で電流が流れないような状態で動作する場合（または、スイッチとして動作する場合）、または、ソースとドレインの間の電圧が小さい状態で動作する場合を、短絡動作と呼ぶことにする。図５１において、第１の切り替えトランジスタ５１０２Ａのソース端子とドレイン端子とを、第１のスイッチＡ５１０３Ａを介して、接続できるようにしている。そして、第１の切り替えトランジスタ５１０２Ａのゲート端子は、第１の電流源トランジスタ５１０１Ａのゲート端子と接続されている。第１のスイッチＡ５１０３Ａを用いて、第１の切り替えトランジスタ５１０２Ａの動作を、電流源動作か短絡動作かに切り替えることが出来る。
また同様に、第２の切り替えトランジスタ５１０２Ｂには、状態によって、電流源として動作する場合と、ソースとドレインの間で電流が流れないように動作する場合（または、スイッチとして動作する場合）とで、切り替えを行う手段として第２のスイッチ５１０３を有している。ここで、第２の切り替えトランジスタ５１０２Ｂが、電流源（の一部）として動作する場合を、電流源動作と呼ぶことにする。また、第２の切り替えトランジスタ５１０２Ｂが、ソースとドレインの間で電流が流れないような状態で動作する場合（または、スイッチとして動作する場合）、または、ソースとドレインの間の電圧が小さい状態で動作する場合を、短絡動作と呼ぶことにする。図５１において、第２の切り替えトランジスタ５１０２Ｂのソース端子とドレイン端子とを、第２のスイッチ５１０３を介して、接続できるようにしている。そして、第２の切り替えトランジスタ５１０２Ｂのゲート端子は、第２の電流源トランジスタ５１０１Ｂのゲート端子と接続されている。第２のスイッチ５１０３を用いて、第２の切り替えトランジスタ５１０２Ｂの動作を、電流源動作か短絡動作かに切り替えることが出来る。
また、第１の電流源トランジスタ５１０１Ａの第１端子及び第２の電流源トランジスタ５１０１Ｂの第１端子は、第３のスイッチ５１０６を介して第３の配線５１１１と接続されている。つまり、第３のスイッチ５１０６がオンしているとき、第１の電流源トランジスタ５１０１Ａの第１端子及び第２の電流源トランジスタ５１０１Ｂの第１端子と、第３の配線５１１１とが導通しており、第３のスイッチ５１０６がオフしているとき、第１の電流源トランジスタ５１０１Ａの第１端子及び第２の電流源トランジスタ５１０１Ｂの第１端子と、第３の配線５１１１とが非導通となっている。
また、第１の電流源トランジスタ５１０１Ａのゲート端子と第２の電流源トランジスタ５１０１Ｂのゲート端子とは接続され、第１の切り替えトランジスタ５１０２Ａのゲート端子と第２の切り替えトランジスタ５１０２Ｂのゲート端子とは接続され、第１の電流源トランジスタ５１０１Ａのゲート端子及び第２の電流源トランジスタ５１０１Ｂのゲート端子と、第１の電流源トランジスタ５１０１Ａの第１端子及び第２の電流源トランジスタ５１０１Ｂの第１端子との間に容量素子５１０４が接続されている。つまり、容量素子５１０４の第１電極が第１の電流源トランジスタ５１０１Ａのゲート端子及び第２の電流源トランジスタ５１０１Ｂのゲート端子に接続され、第２電極が第１の電流源トランジスタ５１０１Ａの第１端子及び第２の電流源トランジスタ５１０１Ｂの第１端子に接続されている。なお、容量素子５１０４は、配線や活性層や電極等により絶縁膜を挟んだ構成のものでもいいし、第１の電流源トランジスタ５１０１Ａのゲート容量や第２の電流源トランジスタ５１０１Ｂのゲート容量を用いて省略することもできる。
また、第１のスイッチＡ５１０３Ａはゲート端子が第５の配線Ａ５１１５Ａに接続され、第１端子（ソース端子又はドレイン端子）が第１の切り替えトランジスタ５１０２Ａの第１端子に接続され、第２端子（ソース端子又はドレイン端子）が第１の配線５１０９に接続されている。よって、第５の配線Ａ５１１５Ａに入力される信号がＨレベルのときに第１のスイッチＡ５１０３Ａはオンし、第５の配線Ａ５１１５Ａに入力される信号がＬレベルのときに第１のスイッチＡ５１０３Ａはオフする。つまり第１のスイッチＡ５１０３Ａ及び第４のスイッチＡ５１１６Ａがオンすることによって、第１の切り替えトランジスタ５１０２Ａは短絡動作を行う。
また、第１のスイッチＢ５１０３Ｂはゲート端子が第５の配線Ｂ５１１５Ｂに接続され、第１端子（ソース端子又はドレイン端子）が第２の切り替えトランジスタ５１０２Ｂの第１端子に接続され、第２端子（ソース端子又はドレイン端子）が第１の配線５１０９に接続されている。よって、第５の配線Ｂ５１１５Ｂに入力される信号がＨレベルのときに第１のスイッチＢ５１０３Ｂはオンし、第５の配線Ｂ５１１５Ｂに入力される信号がＬレベルのときに第１のスイッチＢ５１０３Ｂはオフする。つまり第１のスイッチＢ５１０３Ｂ及び第４のスイッチＢ５１１６Ｂがオンすることによって、第２の切り替えトランジスタ５１０２Ｂは短絡動作を行う。
なお、第１の切り替えトランジスタ５１０２Ａ及び第２の切り替えトランジスタ５１０２Ｂの短絡動作は、第１の切り替えトランジスタ５１０２Ａ及び第２の切り替えトランジスタ５１０２Ｂのトランジスタの第１端子及び第２端子に両端が接続された第１のスイッチＡ５１０３Ａ及び第１のスイッチＢ５１０３Ｂと、第４のスイッチＡ５１１６Ａ及び第４のスイッチＢ５１１６Ｂとで行ってもよい。この場合、第１の切り替えトランジスタ５１０２Ａ及び第２の切り替えトランジスタ５１０２Ｂの短絡動作は、実施例３の切り替えトランジスタ４６０２の短絡動作と同様である。
なお、表示素子５１０８の対向電極５１１２や、第１の配線５１０９や第２の配線５１１０にはそれぞれ所定の電位が入力されている。
また、第４の配線５１１４に信号を入力することにより、第２のスイッチ５１０５と第３のスイッチ５１０６のオン・オフが制御される。
また、第５の配線Ａ５１１５Ａに信号を入力することにより、第１のスイッチＡ５１０３Ａのオン・オフが制御され、第５の配線Ｂ５１１５Ｂに信号を入力することにより、第１のスイッチＢ５１０３Ｂのオン・オフが制御される。
また、第３の配線５１１１には、画素の階調にしたがった信号が入力される。この信号は、ビデオ信号に相当し、信号電流が第３の配線５１１１に流れる。
なお、第１のスイッチＡ５１０３Ａ、第１のスイッチＢ５１０３Ｂ、第２のスイッチ５１０５、第３のスイッチ５１０６、第４のスイッチＡ５１１６Ａ、及び第４のスイッチＢ５１１６Ｂにはトランジスタを適用することができる。よって、第１のスイッチＡ５１０３Ａ、第１のスイッチＢ５１０３Ｂ、第２のスイッチ５１０５、第３のスイッチ５１０６、第４のスイッチＡ５１１６Ａ、及び第４のスイッチＢ５１１６ＢにＮチャネル型のトランジスタを適用することもできる。
なお、第４のスイッチＡ５１１６Ａ、及び第４のスイッチＢ５１１６Ｂは、第１の電流源トランジスタ５１０１Ａと第２の電流源トランジスタ５１０１Ｂに流れる電流を切り替えることができればどこに配置してもよい。例えば、図６３に示したように、第１の電流源トランジスタ５１０１Ａ及び第２の電流源トランジスタ５１０１Ｂの第１端子と発光素子の間に並列に設ける構成であってもよい。
続いて、図５１の画素の動作について説明する。
なお、画素の動作には、画素へ信号の書き込みを行う信号書き込み動作と、画素に書き込まれた信号にしたがった階調の発光をする発光動作がある。そして、本実施例に示す画素は、使用するトランジスタ（オンにするトランジスタ）を、ある期間の信号書き込み動作時及び発光動作時と、別の期間の信号書き込み動作時及び発光動作時とで切り替える。
図５２（Ａ）は、ある期間の信号書き込み動作を説明する図であり、図５２（Ｂ）はそのときの発光動作を説明する図である。また、図５２（Ｃ）は、別の期間の信号書き込み動作を説明する図であり、図５２（Ｄ）はそのときの発光動作を説明する図である。なお、第３の配線５１１１に接続された電流源５２０１は、この画素に書き込む信号電流を設定する。そして、第３の配線５１１１は電流源５２０１を介して配線５２１２と接続されている。配線５２１２には、所定の電位が入力されている。ここで、第１の配線５１０９に入力する電位をＶ１、第２の配線５１１０に入力する電位をＶ２、配線５２１２に入力する電位をＶ３、対向電極５１１２に入力する電位をＶｃｏｍとする。Ｖ１＞Ｖ２＞Ｖ３、Ｖ１＞Ｖｃｏｍ＞Ｖ３とする。
また、図５２（Ａ）は、ある期間の信号書き込み動作時の定常状態となったときの画素の状態と、そのときの電流の流れを示している。第１のスイッチＡ５１０３Ａと第２のスイッチ５１０５と第３のスイッチ５１０６、第４のスイッチＡ５１１６Ａがオンし、他のスイッチはオフしている。このときは、第１の電流源トランジスタ５１０１Ａを使用している。つまり、電流源５２０１によって設定された信号電流Ｉｄａｔａが第１の配線５１０９から第１のスイッチＡ５１０３Ａを介して第１の電流源トランジスタ５１０１Ａに流れており、このとき第４のスイッチＡ５１１６Ａは導通している。つまり、このとき、第１の電流源トランジスタ５１０１Ａは信号電流Ｉｄａｔａが流れるだけのゲート・ソース間電圧となっており、その電圧分の電荷が容量素子５１０４に蓄積されている。
よって、発光動作時は第４のスイッチＡ５１１６Ａがオンし、他のスイッチはオフし、図５２（Ｂ）に示すように電流が流れる。つまり、第１の配線５１０９から第４のスイッチＡ５１１６Ａ、第１の切り替えトランジスタ５１０２Ａ、及び第１の電流源トランジスタ５１０１Ａを介して表示素子５１０８に電流が流れる。この電流は、第１の電流源トランジスタ５１０１Ａと第１の切り替えトランジスタ５１０２Ａがマルチゲートトランジスタとして機能し、信号電流Ｉｄａｔａより小さい電流として流すことができる。
しかし、第１の電流源トランジスタ５１０１Ａのドレイン・ソース間電圧が信号書き込み動作時と発光動作時とで異なるので、第１の電流源トランジスタ５１０１Ａに流れる電流の大きさもわずかな違いが生じてしまう。そして、画素毎に第１の電流源トランジスタ５１０１Ａの特性のバラツキがあると、表示ムラとして認識されてしまう。
そこで、別の期間においては、信号書き込み動作時に、第１のスイッチＢ５１０３Ｂと第２のスイッチ５１０５と第３のスイッチ５１０６、第４のスイッチＢ５１１６Ｂをオンにし、他のスイッチをオフにする。図５２（Ｃ）はこの期間の定常状態となったときの画素の状態と、そのときの電流の流れを示している。このときは、第２の電流源トランジスタ５１０１Ｂを使用している。つまり、電流源５２０１によって設定された信号電流Ｉｄａｔａが第１の配線５１０９から第１のスイッチＢ５１０３Ｂを介して第２の電流源トランジスタ５１０１Ｂに流れており、このとき第４のスイッチＢ５１１６Ｂは導通している。つまり、このとき、第２の電流源トランジスタ５１０１Ｂは信号電流Ｉｄａｔａが流れるだけのゲート・ソース間電圧となっており、その電圧分の電荷が容量素子５１０４に蓄積されている。
よって、発光動作時は、発光動作時に第４のスイッチＢ５１１６Ｂがオンし、他のスイッチはオフし、図５２（Ｄ）に示すように電流が流れる。つまり、第１の配線５１０９から第４のスイッチＢ５１１６Ｂ、第２の切り替えトランジスタ５１０２Ｂ、及び第２の電流源トランジスタ５１０１Ｂを介して表示素子５１０８に電流が流れる。この電流は、第２の電流源トランジスタ５１０１Ｂと第２の切り替えトランジスタ５１０２Ｂがマルチゲートトランジスタとして機能し、信号電流Ｉｄａｔａより小さい電流として流すことができる。
このように、使用するトランジスタを期間毎に切り替えることによって、トランジスタの特性を時間的に平均化することができる。よって、表示ムラを低減することができる。
また、本実施例に示す図５１の画素には別の駆動方法を適用することもできる。例えば、信号書き込み動作時には大きな信号電流で書き込み、発光動作時に表示素子に流す電流を小さくする。そのような駆動法について以下に説明する。
図５３（Ａ）は、信号書き込み動作を説明する図であり、図５３（Ｂ）は発光動作を説明する図である。
また、図５３（Ａ）は、信号書き込み動作時の定常状態となったときの画素の状態と、そのときの電流の流れを示している。第１のスイッチＡ５１０３Ａ、第１のスイッチＢ５１０３Ｂ、第２のスイッチ５１０５、第３のスイッチ５１０６、第４のスイッチＡ５１１６Ａ、及び第４のスイッチＢ５１１６Ｂがオンしている。このとき、図５３（Ａ）のように電流が流れる。つまり、電流の経路は、第１の配線５１０９から第１のスイッチＡ５１０３Ａを介して第１の電流源トランジスタ５１０１Ａに電流が流れる第１経路と、第１の配線５１０９から第１のスイッチＢ５１０３Ｂを介して第２の電流源トランジスタ５１０１Ｂに電流が流れる第２経路とがある。そして、第１経路に流れる電流Ｉ１と第２経路に流れる電流Ｉ２は、第１の電流源トランジスタ５１０１Ａの第１端子と第２の電流源トランジスタ５１０１Ｂの第１端子との接続部で合流する。そして、信号電流Ｉｄａｔａとして第３のスイッチ５１０６及び電流源５２０１を介して配線５２１２に流れる。つまり、Ｉ１＋Ｉ２＝Ｉｄａｔａとなる。
発光動作について図５３（Ｂ）を用いて説明する。第４のスイッチＡ５１１６Ａをオンにし、他のスイッチをオフにする。すると、図５３（Ｂ）のように電流が流れる。このとき、第２のスイッチ５１０５がオフしているため、容量素子５１０４は、第１の電流源トランジスタ５１０１Ａと第２の電流源トランジスタ５１０１Ｂに流れる電流が信号電流Ｉｄａｔａとなるのに必要なゲート・ソース間電圧Ｖｇｓを保持している。よって、第１の電流源トランジスタ５１０１Ａを介して表示素子５１０８に電流が流れる。本構成によれば、この電流を調整することができる。
ここで、トランジスタのチャネル長Ｌ、チャネル幅Ｗとする。すると、トランジスタが飽和領域で動作するとき、ゲート・ソース間電圧が一定であれば、一般的にトランジスタに流れる電流値はＷ／Ｌに比例する。つまり、チャネル幅Ｗに比例し、チャネル長Ｌに反比例する。
よって、第１の電流源トランジスタ５１０１Ａのチャネル幅Ｗ１、チャネル長Ｌ１とし、第２の電流源トランジスタ５１０１Ｂのチャネル幅Ｗ２、チャネル長Ｌ２とする。そして、図５３（Ａ）において電流の流れている第１の電流源トランジスタ５１０１Ａと第２の電流源トランジスタ５１０１Ｂを一つのトランジスタであると仮定すると、チャネル幅（Ｗ１＋Ｗ２）、チャネル長Ｌ１とみなすことができる。そして、図８（Ｂ）においては、第１の電流源トランジスタ５１０１Ａと第１の切り替えトランジスタ５１０２Ａに電流が流れており、そのトランジスタはチャネル幅Ｗ１、チャネル長（Ｌ１＋Ｌ２）となっている。したがって、発光動作のときには、Ｉｄａｔａ×（Ｗ１／（Ｗ１＋Ｗ２））×（Ｌ１／（Ｌ１＋Ｌ２））の電流を表示素子５１０８に流すことができる。
このように、第１の電流源トランジスタ５１０１Ａや第２の電流源トランジスタ５１０１Ｂのチャネル幅やチャネル長を調整することにより、信号書き込み動作に流す信号電流より小さい電流を表示素子５１０８に流すことができる。
また、チャネル幅Ｗ１とチャネル幅Ｗ２とを等しくして、ある期間毎において、発光動作のとき使用するトランジスタを切り替えることにより、トランジスタの特性を時間的に平均化することもできる。
また、信号書き込み動作時と、発光動作時に使用するトランジスタを切り替えることにより、信号書き込み動作時と、発光動作時に使用するトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを調整して表示素子へ流す電流の大きさを調整してもよい。
つまり、信号書き込み動作時には、図５４（Ａ）に示すように、第１のスイッチＡ５１０３Ａ、第２のスイッチ５１０５、第３のスイッチ５１０６及び第４のスイッチＡ５１１６Ａをオンにし、他のスイッチをオフにする。そして、第１の配線５１０９から第４のスイッチＡ５１１６Ａを介して第１の電流源トランジスタ５１０１Ａに信号電流Ｉｄａｔａを流す。そして、発光動作時には、第４のスイッチＢ５１１６Ｂをオンにし、他のスイッチをオフにする。すると、第１の電流源トランジスタ５１０１Ａには、Ｉｄａｔａ×（Ｗ１／Ｗ２）×（Ｌ１／（Ｌ１＋Ｌ２））の電流が流れる。なお、このときＷ１＜Ｗ２であれば発光動作時に表示素子５１０８に流す電流をＩｄａｔａより小さくすることができる。
このように、信号書き込み動作時に大きな電流で書き込むことにより、信号電流の流れる経路において、寄生容量が形成されていたとしても素早く信号の書き込みを行うことができるため、表示不良を防止することができる。
また、本実施例の画素において、プリチャージ動作を行ってもよい。そのときの動作について図５５を用いて説明する。この場合には、配線５２１２に接続された電流源５２０１は第５のスイッチ５５０１を介して第３の配線５１１１と接続されている。また、第３の配線５１１１はさらに第６のスイッチ５５０２とプリチャージ用電流源５５０３を介して配線５５０４と接続されている。なお、プリチャージ用電流源５５０３は電流源５２０１より大きな電流を設定することができるものを用いる。また、配線５５０５には、所定の電位が入力されている。この配線５２１２と配線５５０４は共通の配線を用いてもいいし、別の配線であってもよい。
まず、図５５（Ａ）はプリチャージ動作時において定常状態となったときの画素の状態と、そのときの電流の流れを示している。第１のスイッチＡ５１０３Ａ、第２のスイッチ５１０５、第３のスイッチ５１０６、第４のスイッチＡ５１１６Ａ、第４のスイッチＢ５１１６Ｂ及び第６のスイッチ５５０２をオンにし、他のスイッチをオフにする。すると、プリチャージ用電流源５５０３により設定される電流が、第１の配線５１０９から第１のスイッチＡ５１０３Ａを介して第１の電流源トランジスタ５１０１Ａと、第１の配線５１０９から第１のスイッチＢ５１０３Ｂを介して第２の電流源トランジスタ５１０１Ｂとに流れる。こうして、容量素子５１０４に電荷を蓄積しておく。
そして、信号書き込み動作時には、第１のスイッチＡ５１０３Ａ、第２のスイッチ５１０５、第３のスイッチ５１０６、第４のスイッチＡ５１１６Ａ及び第５のスイッチ５５０１をオンにし、他のスイッチをオフにする。すると、定常状態には、図５５（Ｂ）のように電流が流れる。つまり、第１の配線５１０９から第１の電流源トランジスタ５１０１Ａに電流源５２０１によって設定された信号電流Ｉｄａｔａが流れる。そして、第１の電流源トランジスタ５１０１Ａに信号電流Ｉｄａｔａを流すのに必要なゲート・ソース間電圧分の電荷が容量素子５１０４に蓄積される。
なお、プリチャージ用電流源５５０３に流す電流、第１の電流源トランジスタ５１０１Ａのチャネル長Ｌ１及びチャネル幅Ｗ１、並びに第２の電流源トランジスタ５１０１Ｂのチャネル長Ｌ２及びチャネル幅Ｗ２などを適宜定めることにより、プリチャージ動作時と、信号書き込み動作時に容量素子５１０４に蓄積する電荷をほぼ等しいものにすることができ、素早く信号電流を画素へ書き込むことができるようになる。
なお、図５５では、プリチャージ動作時に第１の電流源トランジスタ５１０１Ａ及び第２の電流源トランジスタ５１０１Ｂに電流を流すようにしたが、いずれか一方にのみ流すようにしてもよい。そして、信号書き込み動作時には、他方のトランジスタに電流を流すようにしてもよい。
なお、本実施例においても、信号書き込み動作時に、電流を流すトランジスタのゲート端子を所定の電位にすることができることから、表示素子の画素電極の電位と対向電極との電位差が、表示素子の順方向しきい値電圧以下にすることができるため、信号書き込み動作時に表示素子へ電流を流さないようにすることができる。
また、本実施例においても第１のスイッチＡ５１０３Ａ、第１のスイッチＢ５１０３Ｂ、第２のスイッチ５１０５、第３のスイッチ５１０６、第４のスイッチＡ５１１６Ａ、及び第４のスイッチＢ５１１６Ｂ、第５のスイッチ５５０１，第６のスイッチ５５０２をＮチャネル型のトランジスタにすることにより、単極性のトランジスタで画素を構成することができるため、製造工程の簡略化を図ることができる。よって、製造コストの削減や歩留まりの向上を図ることができる。また。Ｎチャネル型のトランジスタのみで画素を構成することができることから、画素を構成するトランジスタの半導体層にアモルファス半導体やセミアモルファス半導体（若しくは微結晶半導体ともいう）などを用いることができる。例えば、アモルファス半導体として、アモルファスシリコン（ａ−Ｓｉ：Ｈ）が挙げられる。よって、さらなる製造工程の簡略化を図ることが可能である。したがって、製造コストの削減や歩留まりの向上を図ることができる。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
本実施例では、本発明の画素の適用可能な表示装置の駆動方法の一形態について図６４に示すタイミングチャートを用いて説明する。また、そのときの駆動方法が適用可能な本発明の画素構成について説明する。
横方向は時間経過を表し、縦方向は走査線の走査行数を表している。
画像表示を行うとき、書き込み動作と発光動作とが繰り返し行われる。一画面（１フレーム）分の書き込み動作と発光動作を行う期間を１フレーム期間という。１フレーム分の信号の処理について特に限定はないが、画像をみる人がちらつき（フリッカ）を感じないように少なくとも１秒間に６０回程度とすることが好ましい。
本実施例の表示装置は書き込み動作によって、画素毎の階調に従ったビデオ信号が画素に書き込まれる。つまりアナログの信号が画素に書き込まれる。このビデオ信号は信号電流である。
そして、発光期間において、そのビデオ信号を保持することによって階調を表現する。ここで、本実施の形態の画素を有する表示装置は、消去動作により、画素に書き込まれた信号を消去する。すると、次のフレーム期間までは消去期間が設けられる。つまり、黒表示が挿入されることにより残像が見えにくくなる。こうして、動画特性の向上を図ることができる。
本実施例の駆動方法が適用可能な画素構成について説明する。そのため、本実施例の画素としては、走査することにより画素を強制的に非点灯にする手段を有していればよい。そのような手段としては、例えば図４６に示す画素であれば、第１の配線４６０９から電流源トランジスタ４６０１、切り替えトランジスタ４６０２を介して表示素子４６０８の対向電極４６１２までの間の電流の経路を非導通にすればよい。
そのためには大きく分けて二つの方法がある、一つ目の方法としては、第１の配線４６０９から電流源トランジスタ４６０１、切り替えトランジスタ４６０２を介して表示素子４６０８の対向電極４６１２までの間の電流の経路に新たにスイッチを設ける。そして、画素の一行ずつ走査してそのスイッチをオフにすることにより、第１の配線４６０９から電流源トランジスタ４６０１、切り替えトランジスタ４６０２を介して表示素子４６０８の対向電極４６１２までの間の電流の経路を非導通にする。
そのような構成の一例を図８６に示す。なお、図４６の画素と共通するところは共通の符号を用いてその説明を省略する。
図８６の構成では、図４６の構成において、切り替えトランジスタ４６０２の第２端子と第１の配線４６０９との間に第４のスイッチ８６０１が接続されている。そして、第４のスイッチ８６０１のオン・オフは第６の配線８６０２に入力される信号によって制御される。なお、スイッチを設ける箇所は図８６の構成に限られず、電流源トランジスタ４６０１の第１端子と表示素子４６０８の画素電極との接続点をノード８６０３とすると、ノード８６０３と電流源トランジスタ４６０１の第１端子との間にスイッチを接続してもいいし、ノード８６０３と表示素子４６０８の画素電極との間にスイッチを接続してもいい。
また、二つ目の方法としては、画素の一行ずつ走査して電流源トランジスタ４６０１、切り替えトランジスタ４６０２を強制的にオフにする。そのため、画素は容量素子４６０４に蓄積した電荷を放電する手段を有しているか、または、電流源トランジスタ４６０１、切り替えトランジスタ４６０２のゲート端子に電位を入力する手段を有している必要がある。
まず、容量素子４６０４に蓄積した電荷を放電する手段を有している画素の一例を図６５に示す。なお、図４６の画素と共通するところは共通の符号を用いてその説明を省略する。図６５では、容量素子４６０４と並列に第４のスイッチ６５０１が接続されている。そして、第４のスイッチ６５０１のオン・オフは第６の配線６５０２に入力される信号によって制御される。つまり、第４のスイッチ６５０１がオンすると電流源トランジスタ４６０１のゲートと第１端子間が短絡する。すると、容量素子４６０４で保持されていた電流源トランジスタ４６０１のゲート・ソース間電圧を０Ｖにすることができる。こうして、電流源トランジスタ４６０１をオフにすることができる。
また、電流源トランジスタ４６０１のゲート端子に電位を入力する手段を有している画素の一例を図６６に示す。なお、図４６の画素と共通するところは共通の符号を用いてその説明を省略する。図６６では、電流源トランジスタ４６０１のゲート端子と第６の配線６６０２との間に整流素子６６０１を接続する。なお、整流素子６６０１は、電流源トランジスタ４６０１のゲート端子から第６の配線６６０２に電流が流れる方向を順方向電流とするように接続されている。第６の配線６６０２は電流源トランジスタ４６０１を強制的にオフにするときだけＬレベルの信号が入力され、それ以外はＨレベルの信号を入力する。すると、第６の配線６６０２がＨレベルのときには、整流素子６６０１には電流が流れず、Ｌレベルになると電流源トランジスタ４６０１から第６の配線６６０２へ電流が流れる。そして、電流源トランジスタ４６０１のゲート端子の電位は第６の配線６６０２のＬレベルの電位から整流素子６６０１の順方向しきい値電圧分高い電位となる。このとき電流源トランジスタ４６０１を介して容量素子４６０４の第２電極にも電荷が蓄積される。そして、電流源トランジスタ４６０１の第１端子の電位も高くなる。こうして電流源トランジスタ４６０１を強制的にオフにすることができる。
また、ゲート端子に電位を入力する手段を有している画素の他の例を図８５に示す。なお、図４６の画素と共通するところは共通の符号を用いてその説明を省略する。図８５では、電流源トランジスタ４６０１のゲート端子と表示素子４６０８の対向電極４６１２との間に第４のスイッチ８５０１が接続されている。なお、第４のスイッチ８５０１のオン・オフは第６の配線８５０２に信号を入力することにより制御する。第６の配線８５０２に信号を入力して第４のスイッチ８５０１をオンにすれば、電流源トランジスタ４６０１を介して容量素子４６０４の第２電極に電荷が蓄積され、電流源トランジスタ４６０１はオフする。
なお、図８５のような画素を有する表示パネルの断面構造について図８７を用いて説明する。
基板８７０１上に下地膜８７０２を有している。基板８７０１としてはガラス基板、石英基板、プラスチック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を用いることができる。下地膜８７０２はＣＶＤ法やスパッタ法により形成することができる。例えばＳｉＨ４、Ｎ２Ｏ、ＮＨ３を原料に用いたＣＶＤ法により形成した酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を適用することができる。また、これらの積層を用いても良い。なお、下地膜８７０２は基板８７０１から不純物が半導体層に拡散することを防ぐために設けるものであり、基板８７０１にガラス基板や石英基板を用いている場合には下地膜８７０２は設けなくてもよい。
下地膜８７０２上に島状の半導体層を有する。半導体層にはＮ型のチャネルが形成されるチャネル形成領域８７０３、ソース領域又はドレイン領域となる不純物領域８７０４、低濃度不純物領域８７０５（ＬＤＤ領域）が形成されている。そして、チャネル形成領域８７０３上にゲート絶縁膜８７０６を介してゲート電極８７０７を有している。ゲート絶縁膜８７０６としてはＣＶＤ法やスパッタ法により形成される酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を用いることができる。また、ゲート電極８７０７としてはアルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、アルミニウム又は銅を主成分とする薄膜、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜等を用いることができる。
ゲート電極８７０７の脇にはサイドウォール８７２２が形成されている。ゲート電極８７０７を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸化窒化シリコン膜を形成した後、エッチバックしてサイドウォール８７２２を形成することができる。
なお、低濃度不純物領域８７０５はサイドウォール８７２２の下部に位置している。つまり、自己整合的に低濃度不純物領域８７０５が形成されている。なお、サイドウォール８７２２は、低濃度不純物領域８７０５を自己整合的に形成するために設けているのであって、必ずしも設けなくともよい。
ゲート電極８７０７、サイドウォール８７２２およびゲート絶縁膜８７０６上には第１の層間絶縁物を有している。第１の層間絶縁物は下層に無機絶縁膜８７１８、上層に樹脂膜を有している。無機絶縁膜８７１８としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。
第１の層間絶縁物上には、第１の電極８７０９、第２の電極８７２４、第３の電極８７２０及び第４の電極８７２１を有し、第１の電極８７０９はコンタクトホールを介して不純物領域８７０４と電気的に接続されている。また、第２の電極８７２４はコンタクトホールを介して不純物領域８７０４と電気的に接続されている。また、第３の電極８７２０はコンタクトホールを介してゲート電極８７０７と電気的に接続されている。また、第４の電極８７２１は、コンタクトホールを介して不純物領域８７０４と電気的に接続されている。そして、第３の電極８７２０と第４の電極８７２１とは電気的に接続されている。第１の電極８７０９及び第２の電極８７２４としては、チタン（Ｔｉ）膜やアルミニウム（Ａｌ）膜や銅（Ｃｕ）膜やＴｉを含むアルミニウム膜等を用いることができる。なお、第１の電極８７０９、第２の電極８７２４、第３の電極８７２０及び第４の電極８７２１と同じ層に信号線などの配線を設ける場合には低抵抗な銅を用いるとよい。
第１の電極８７０９、第２の電極８７２４、第３の電極８７２０、第４の電極８７２１および第１の層間絶縁物８７０８上に第２の層間絶縁物８７１０を有する。第２の層間絶縁物８７１０としては、無機絶縁膜や、樹脂膜、又はこれらの積層を用いることができる。無機絶縁膜としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。
第２の層間絶縁物８７１０上には画素電極８７１１および配線８７１９を有している。画素電極８７１１および配線８７１９は同じ材料により形成されている。つまり、同じ層に同時に形成されている。画素電極８７１１や配線８７１９に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン（ＴｉＮ）膜、クロム（Ｃｒ）膜、タングステン（Ｗ）膜、亜鉛（Ｚｎ）膜、プラチナ（Ｐｔ）膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。
画素電極８７１１および配線８７１９の端部を覆うように絶縁物８７１２を有する。例えば、絶縁物８７１２としては、ポジ型の感光性アクリル樹脂膜を用いることができる。
画素電極８７１１上に有機化合物を含む層８７１３が形成され、有機化合物を含む層８７１３の一部は絶縁物８７１２上に重なっている。なお、有機化合物を含む層８７１３は、配線８７１９上には形成されていない。
有機化合物を含む層８７１３、絶縁物８７１２および配線８７１９上に対向電極８７１４を有している。対向電極８７１４に用いる材料としては、仕事関数の小さい材料を用いることが望ましい。例えば、アルミニウム（Ａｌ）、銀（Ａｇ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、若しくはこれらの合金又は、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、若しくはＣａ３Ｎ２などの金属薄膜を用いることができる。こうして薄い金属薄膜を用いることで光を透過させることが可能な陰極を形成することができる。
対向電極８７１４と画素電極８７１１とにより有機化合物を含む層８７１３が挟まれた領域では発光素子８７１６が形成されている。
また、絶縁物８７１２により有機化合物を含む層８７１３が隔離されている領域では、接合部８７１７が形成され、対向電極８７１４と配線８７１９とが接している。よって、配線８７１９が対向電極８７１４の補助電極として機能し、対向電極８７１４を低抵抗化することができる。よって、対向電極８７１４の膜厚を薄くすることができ、透過率を高くすることができる。したがって、発光素子８７１６から得られる光を上面から取り出す上面射出構造において、より高い輝度を得ることができる。
なお、対向電極８７１４をより低抵抗化するため、金属薄膜と透明導電膜（例えば、ＩＴＯ（インジウムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いてもよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることによっても光を透過させることが可能な陰極を形成することができる。
つまり、トランジスタ８７１５が図８５の画素の電流源トランジスタ４６０１であり、トランジスタ８７２３が図８５の画素の第４のスイッチ８５０１の機能を果たすトランジスタである。また、対向電極８７１４が図８５の画素における表示素子４６０８の対向電極４６１２である。
なお、図８７で説明した構造の表示パネルは対向電極８７１４の膜を薄くすることができ、上面から射出する光の透光性がよい。よって、上面からの輝度が高くすることができる。また、対向電極８７１４と配線８７１９を接続することにより、対向電極８７１４及び配線８７１９を低抵抗化することができる。よって、消費電力の低減を図ることができる。
また、図４７の画素構成を有する表示装置によっても、電流源トランジスタ１０１を強制的にオフにすることが可能である。その場合の駆動方法を以下において説明する。
図８８に示すように、１水平期間を２つに分割する。ここでは、前半が書き込み時間、後半が消去時間として説明する。そして、分割された水平期間内で、各々の走査線を選択し、そのときに対応する信号を信号線に入力する。例えば、ある１水平期間において、前半はｉ行目を選択し、後半はｊ行目を選択する。すると、１水平期間において、あたかも同時に２行分を選択したかのように動作させることが可能となる。つまり、それぞれの１水平期間の前半の書き込み時間を用いて、信号線から画素へビデオ信号を書き込む。そして、このときの１水平期間の後半の消去時間には画素を選択しない。また、別の１水平期間の後半の消去時間を用いて消去時間に信号線から画素へ消去信号を入力する。このときの１水平期間の前半の書き込み時間には画素を選択しない。このようにすることによって、開口率の高い画素を有する表示装置を提供することができ、歩留まりの向上を図ることができる。
このような画素を有する表示装置の一例を図８９に示す。信号線駆動回路８９０１、第１の走査線駆動回路８９０２、第２の走査線駆動回路８９０５、画素部８９０３を有し、画素部８９０３には画素８９０４が走査線Ｇ１〜Ｇｍと信号線Ｓ１〜Ｓｎに対応してマトリクスに配置されている。第１の走査線駆動回路に８９０２には、パルス出力回路８９０６を有し、走査線Ｇ１〜Ｇｍのそれぞれとパルス出力回路８９０６との間にスイッチ８９０８が接続されている。また、第２の走査線駆動回路に８９０５には、パルス出力回路８９０７を有し、走査線Ｇ１〜Ｇｍのそれぞれとパルス出力回路８９０７との間にスイッチ８９０９が接続されている。
なお、走査線Ｇｉ（走査線Ｇ１〜Ｇｍのいずれか一）は図４７の第４の配線４６１４に相当し、信号線Ｓｊ（信号線Ｓ１〜Ｓｎのうちいずれか一）は図４７の第３の配線４６１１に相当する。
第１の走査線駆動回路８９０２には、クロック信号（Ｇ＿ＣＬＫ）、クロック反転信号（Ｇ＿ＣＬＫＢ）、スタートパルス信号（Ｇ＿ＳＰ）、制御信号（ＷＥ）などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第１の走査線Ｇｉ（第１の走査線Ｇ１〜Ｇｍのうちいずれか一）に画素を選択する信号を出力する。なお、このときの信号は図８８のタイミングチャートに示すように１水平期間の前半に出力されるパルスである。そして、制御信号（ＷＥ）によってスイッチ８９０８のオン・オフが制御され、パルス出力回路８９０６と走査線Ｇ１〜Ｇｍとを導通又は非導通にすることができる。
第２の走査線駆動回路８９０５には、クロック信号（Ｒ＿ＣＬＫ）、クロック反転信号（Ｒ＿ＣＬＫＢ）、スタートパルス信号（Ｒ＿ＳＰ）、制御信号（ＷＥ’）などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第２の走査線Ｒｉ（第２の走査線Ｒ１〜Ｒｍのうちいずれか一）に信号を出力する。なお、このときの信号は図８８のタイミングチャートに示すように１水平期間の後半に出力されるパルスである。そして、制御信号（ＷＥ’）によってスイッチ８９０９のオン・オフが制御され、パルス出力回路８９０７と走査線Ｇ１〜Ｇｍとを導通又は非導通にすることができる。なお、スイッチ８９０８とスイッチ８９０９とは一方が導通のとき他方は非導通となる。
また、信号線駆動回路８９０１には、クロック信号（Ｓ＿ＣＬＫ）、クロック反転信号（Ｓ＿ＣＬＫＢ）、スタートパルス信号（Ｓ＿ＳＰ）、ビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄａｔａ）、制御信号（ＷＥ）などの信号が入力される。そして、それらの信号にしたがって、各信号線Ｓ１〜Ｓｎへそれぞれ各列の画素に応じたビデオ信号を出力する。
よって、信号線Ｓ１〜Ｓｎに入力されたビデオ信号は、第１の走査線駆動回路８９０２から走査線Ｇｉ（走査線Ｇ１〜Ｇｍのうちいずれか一）に入力された信号によって選択された画素行の各列の画素８９０４に書き込まれる。そして、各走査線Ｇ１〜Ｇｍにより各画素行が選択され、全ての画素８９０４に各画素８９０４に対応したビデオ信号が書き込まれる。そして、各画素８９０４は書き込まれたビデオ信号のデータを一定期間保持する。各画素８９０４は、ビデオ信号のデータを一定期間保持することによって、点灯又は非点灯の状態を維持することができる。
また、第２の走査線駆動回路８９０５から走査線Ｇｉ（走査線Ｇ１〜Ｇｍのうちいずれか一）に入力された信号によって選択された画素行の各列の画素８９０４には、画素を非点灯とする信号（消去信号ともいう）が信号線Ｓ１〜Ｓｎから書き込まれる。そして、各走査線Ｇ１〜Ｇｍにより各画素行を選択することで、非点灯期間を設定することができる。例えば、第２の走査線駆動回路８９０５から走査線Ｇｉに入力された信号によってｉ行目の画素が選択される時間は、信号線Ｓ１〜Ｓｎを、図４７の画素の第３の配線４６１１の電位と同じ電位とする。なお、このとき信号線Ｓ１〜Ｓｎをフローティングにしてもよい。
したがって、本発明の表示装置によれば、ある画素行に着目して、その画素行にすでに入力されている信号が、これから入力しようとしている信号と同じであれば、その画素行には信号を入力しないようにすることができるので、走査線や信号線の充放電の回数を減らすことができ、消費電力の低減を図ることができる。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
本実施例では、本発明の画素を構成するトランジスタにＰチャネル型トランジスタを適用した場合について図５６を用いて説明する。
本実施例に示す画素は、電流源トランジスタ５６０１、切り替えトランジスタ５６０２、第１のスイッチングトランジスタ５６０３、容量素子５６０４、第２のスイッチングトランジスタ５６０５、第３のスイッチングトランジスタ５６０６、表示素子５６０８、第１の配線５６０９、第２の配線５６１０、第３の配線５６１１、対向電極５６１２、第４の配線５６１４及び第５の配線５６１５を有する。なお、電流源トランジスタ５６０１、切り替えトランジスタ５６０２、第１のスイッチングトランジスタ５６０３、第２のスイッチングトランジスタ５６０５、第３のスイッチングトランジスタ５６０６はＰチャネル型のトランジスタである。
まず、画素の接続構造について説明する。
電流源トランジスタ５６０１は、第１端子（ソース端子又はドレイン端子）が表示素子５６０８の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が切り替えトランジスタを介して第１の配線５６０９に接続され、ゲート端子が第２のスイッチングトランジスタ５６０５を介して第２の配線５６１０と接続されている。また、電流源トランジスタ５６０１のゲート端子には容量素子５６０４の一方の端子が接続されており、容量素子５６０４の他方の端子は電流源トランジスタ５６０１の第１端子に接続されている。そのため、電流源トランジスタ５６０１のゲートの電位、つまりゲート・ソース間電圧（Ｖｇｓ）を保持することが出来る。また、電流源トランジスタ５６０１のゲートと配線５６１０とは、第２のスイッチングトランジスタ５６０５を介して接続されており、第２のスイッチングトランジスタ５６０５のオン・オフによって、容量素子５６０４への電荷の供給を制御できる。つまり、第２のスイッチングトランジスタ５６０５がオンしているとき、電流源トランジスタ５６０１のゲート端子と第２の配線５６１０とが導通しており、第２のスイッチングトランジスタ５６０５がオフしているとき、電流源トランジスタ５６０１のゲート端子と第２の配線５６１０とが非導通となっている。
また、切り替えトランジスタ５６０２には、状態によって、電流源として動作する場合と、ソースとドレインの間で電流が流れないように動作する場合（または、スイッチとして動作する場合）とで、切り替えを行う手段として第１のスイッチングトランジスタ５６０３を有している。ここで、切り替えトランジスタ５６０２が、電流源（の一部）として動作する場合を、電流源動作と呼ぶことにする。また、切り替えトランジスタ５６０２が、ソースとドレインの間で電流が流れないような状態で動作する場合（または、スイッチとして動作する場合）、または、ソースとドレインの間の電圧が小さい状態で動作する場合を、短絡動作と呼ぶことにする。図５６において、切り替えトランジスタ５６０２のソース端子とドレイン端子とを、第１のスイッチングトランジスタ５６０３を介して、接続できるようにしている。そして、切り替えトランジスタ５６０２のゲート端子は、電流源トランジスタ５６０１のゲート端子と接続されている。第１のスイッチングトランジスタ５６０３を用いて、切り替えトランジスタ５６０２の動作を、電流源動作か短絡動作かに切り替えることが出来る。
また、電流源トランジスタ５６０１の第１端子は、第３のスイッチングトランジスタ５６０６を介して第３の配線５６１１と接続されている。つまり、第３のスイッチングトランジスタ５６０６がオンしているとき、電流源トランジスタ５６０１の第１端子と第３の配線５６１１とが導通しており、第３のスイッチングトランジスタ５６０６がオフしているとき、電流源トランジスタ５６０１の第１端子と第３の配線５６１１とが非導通となっている。
なお、容量素子５６０４は、配線や活性層や電極等により絶縁膜を挟んだ構成のものでもいいし、電流源トランジスタ５６０１のゲート容量を用いて省略することもできる。
なお、表示素子５６０８の対向電極５６１２や、第１の配線５６０９や第２の配線５６１０にはそれぞれ所定の電位が入力されている。
また、第４の配線５６１４に信号を入力することにより、第２のスイッチングトランジスタ５６０５と第２のスイッチングトランジスタ５６０６のオン・オフが制御される。
また、第５の配線５６１５に信号を入力することにより、第１のスイッチングトランジスタ５６０３のオン・オフが制御される。
また、第３の配線５６１１には、画素の階調にしたがった信号が入力される。この信号は、ビデオ信号に相当し、信号電流が第３の配線５６１１に流れる。
続いて、本実施例に示す画素の動作について図５７（Ａ）、（Ｂ）、（Ｃ）を用いて説明する。
なお、第３の配線５６１１に接続された電流源５７０１は、この画素に書き込む信号電流Ｉｄａｔａを設定する。そして、第３の配線５６１１は電流源５７０１を介して配線５７１２と接続されている。配線５７１２には、所定の電位が入力されている。ここで、第１の配線５６０９に入力する電位をＶ１、第２の配線５６１０に入力する電位をＶ２、配線５７１２に入力する電位をＶ３、対向電極５６１２に入力する電位をＶｃｏｍとする。そして、電位の関係は少なくとも、Ｖ１＜Ｖ２＜Ｖ３、Ｖ１＜Ｖｃｏｍ＜Ｖ３とする。
なお、画素の動作には、画素へ信号の書き込みを行う信号書き込み動作と、画素に書き込まれた信号にしたがった階調の発光をする発光動作がある。図５７（Ａ）、及び図５７（Ｂ）は、共に信号書き込み動作を説明する図であり、図５７（Ｃ）は発光動作を説明する図である。
まず、信号書き込み動作時の過渡状態について図５７（Ａ）を用いて説明する。第４の配線５６１４に入力する信号及び第５の信号に入力する信号をＬレベルにして、第１のスイッチングトランジスタ５６０３、第２のスイッチングトランジスタ５６０５、第３のスイッチングトランジスタ５６０６をオンにする。すると、図５７（Ａ）のように電流が流れる。つまり、電流源５７０１で設定される電流Ｉｄａｔａが、容量素子５６０４と、電流源トランジスタ５６０１とに流れる。つまり、容量素子５６０４には電流Ｉｃ、電流源トランジスタ５６０１には電流Ｉｔｒの電流が流れるとすると、Ｉｃ＋Ｉｔｒ＝Ｉｄａｔａとなる。
やがて、容量素子５６０４へは電流が流れなくなる。このとき、信号書き込み動作時の定常状態となり、図５６（Ｂ）のように電流が流れる。そして、電流源トランジスタ５６０１に流れる電流Ｉｔｒが、信号電流Ｉｄａｔａと等しくなっている。つまり、電流源トランジスタ５６０１のゲート・ソース間電圧Ｖｇｓは、電流源トランジスタ５６０１に信号電流Ｉｄａｔａを流すのに必要な電圧となっている。そして、この電流源トランジスタ５６０１のゲート・ソース間電圧Ｖｇｓ分の電荷が容量素子５６０４に蓄積されている。
なお、このときの電流源トランジスタ５６０１のゲート端子の電位をＶａ、第１端子の電位をＶｂとすると、Ｖｇｓ＝（Ｖａ−Ｖｂ）である。そして、表示素子５６０８の順方向しきい値電圧ＶＥＬｔｈとしたとき、（Ｖｃｏｍ−Ｖｂ）＜ＶＥＬｔｈとなるようにすると信号書き込み動作時に表示素子５６０８へ電流を流さなくすることができる。そのため、第２の配線５６１０に入力する電位Ｖ２は、Ｖ１＜Ｖ２＜Ｖ３となるようにするとよい。また、Ｖ２＝Ｖｃｏｍとすることにより、画素へ必要な電源数を減らすことができる。また、信号書き込み時に表示素子５６０８へ逆方向バイアスを印加することができる。
なお、逆方向バイアスを表示素子５６０８に印加しても、正常な表示素子５６０８には電流は流れない（若しくは流れたとしても微少な電流である）。一方、表示素子５６０８に短絡箇所が有る場合には、その短絡箇所に電流が流れる。そして、短絡箇所を絶縁化する。よって、表示不良を改善することができる。
続いて、発光動作について図５７（Ｃ）を用いて説明する。第４の配線５６１４に入力する信号、及び第５の配線４６１５に入力する信号をＨレベルにして、第１のスイッチングトランジスタ５６０３、第２のスイッチングトランジスタ５６０５、第３のスイッチングトランジスタ５６０６をオフにする。すると、図５７（Ｃ）のように電流が流れる。このとき、第２のスイッチングトランジスタ５６０５がオフしているため、容量素子５６０４は、電流源トランジスタ５６０１に信号電流Ｉｄａｔａを流すのに必要なゲート・ソース間電圧Ｖｇｓを保持する。よって、電流源トランジスタ５６０１に信号電流Ｉｄａｔａとほぼ等しい電流が流れるようなＶｇｓが印加されている。
ここで、トランジスタのチャネル長Ｌ、チャネル幅Ｗとする。すると、トランジスタが飽和領域で動作するとき、ゲート・ソース間電圧が一定であれば、一般的にトランジスタに流れる電流値はＷ／Ｌに比例する。つまり、チャネル幅Ｗに比例し、チャネル長Ｌに反比例する。
本実施例において、電流源トランジスタ５６０１のチャネル長Ｌ１、切り替えトランジスタ５６０２のチャネル長Ｌ２とし、これらのトランジスタのチャネル幅Ｗを等しいとする。そして、図５７（Ｃ）において電流の流れている電流源トランジスタ５６０１と切り替えトランジスタ５６０２はマルチゲートトランジスタとして機能し、電流源トランジスタ５６０１と切り替えトランジスタ５６０２は電流源として機能する。このとき、マルチゲートトランジスタは、チャネル長（Ｌ１＋Ｌ２）、チャネル幅Ｗとみなすことができる。そして、図５７（Ｃ）においては、電流源トランジスタ５６０１及び切り替えトランジスタ５６０２に電流が流れており、そのトランジスタはチャネル幅Ｗ、チャネル長（Ｌ１＋Ｌ２）となっている。したがって、発光動作のときには、Ｉｄａｔａ×（Ｌ１／（Ｌ１＋Ｌ２））の電流を表示素子５６０８に流すことができる。
このように、切り替えトランジスタ５６０２を設定動作時には短絡動作させ、発光動作時には電流源として機能を切り替えることによって、信号書き込み動作に流す信号電流より小さい電流を表示素子５６０８に流すことができる。換言すれば、電流源トランジスタ５６０１や切り替えトランジスタ５６０２のチャネル長を調整することにより、信号書き込み動作に流す信号電流より小さい電流を表示素子５６０８に流すことができる。
なお、このときの電流源トランジスタ５６０１のゲート端子の電位をＶａ’、第１端子の電位をＶｂ’とすると、Ｖｇｓ＝（Ｖａ’−Ｖｂ’）である。なぜなら、Ｖｂ’＞Ｖｂとなるが、容量素子５６０４はゲート・ソース間電圧Ｖｇｓを保持しているため、Ｖｂ’が上昇するとともにＶａ’も上昇するからである。
なお、第４の配線５６１４に入力するＬレベルの信号の電位をＶ４（Ｌ）、Ｈレベルの信号の電位をＶ４（Ｈ）とすると次のような電位にすることが望ましい。なお、第２のスイッチングトランジスタ５６０５のしきい値電圧をＶｔｈ２、第３のスイッチングトランジスタ５６０６のしきい値電圧をＶｔｈ３とする。
図５７（Ｂ）で示したように、表示素子５６０８の画素電極の電位はＶｂとなっても、第３のスイッチングトランジスタ５６０６をオンにしておく必要がある。そのためＶ４（Ｌ）＜Ｖｂ＋Ｖｔｈ３とする。また、第２のスイッチングトランジスタ５６０５をオンにしておくためＶ４（Ｌ）＜Ｖ２＋ｖｔｈ２とする。具体的には、例えば、Ｖ４＝Ｖｃｏｍのときには、Ｖ４（Ｌ）はＶｃｏｍより１〜８Ｖ低い電位であるとよい。
また、図５７（Ｃ）で示したように、第３のスイッチングトランジスタ５６０６がオフするためには、Ｖ４（Ｈ）＞（Ｖｂ＋Ｖｔｈ３）とする。つまり、他の画素へ信号電流の書き込みを行っているときに、第３の配線５６１１の電位はＶｂとなるため、この電位になったときにも選択しない画素は第３のスイッチングトランジスタ５６０６がオフしている必要があるからである。また、第２のスイッチングトランジスタ５６０５がオフにしておくため、Ｖ４（Ｈ）＞（Ｖ２＋Ｖｔｈ２）とする。具体的には、例えば、Ｖ２＝Ｖｃｏｍのときには、Ｖ４（Ｈ）はＶｃｏｍより１〜８Ｖ高い電位であるとよい。
よって、本実施例に示した画素構成によれば、信号書き込み動作時のトランジスタのゲート端子の電位を制御することにより、信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことができる。
また、図５６に示した画素構成によれば、Ｐチャネル型のトランジスタのみで画素を構成することができるため、製造工程の簡略化を図ることができる。もちろん図５８に示すように、第１のスイッチングトランジスタ５６０３、第２のスイッチングトランジスタ５６０５、第３のスイッチングトランジスタ５６０６だけをＰチャネル型のトランジスタである第１のスイッチングトランジスタ５８０３、第２のスイッチングトランジスタ５８０５、第３のスイッチングトランジスタ５８０６に置き換えてもよい。
また、本発明の構成によれば、信号書き込み動作時に｜Ｖｄｓ｜＞｜Ｖｇｓ｜にすることができ、信号書き込み動作時と発光動作時とでＶｄｓの変動を小さくすることができ、電流源トランジスタ５６０１の飽和領域での定電流特性（電流のフラット性）が悪くても、信号書き込み動作時と発光動作時との電流値をほぼ等しくすることができる。特に、電流源トランジスタ５６０１の半導体層に非晶質半導体膜（例えばアモルファスシリコン）を用いると電流源トランジスタ５６０１の飽和領域での定電流特性（電流のフラット性）が悪くなってしまう場合がある。よって、電流源トランジスタ５６０１の半導体層に非晶質半導体膜を用いている場合に本発明の構成を適用すれば表示不良を防止することができる。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
本実施の形態では、上記実施例で示した画素構成を有する表示パネルの構成について図６７（ａ）、（ｂ）を用いて説明する。
なお、図６７（ａ）は、表示パネルを示す上面図、図６７（ｂ）は図６７（ａ）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６を有する。また、封止基板６７０４、シール材６７０５を有し、シール材６７０５で囲まれた内側は、空間６７０７になっている。
なお、配線６７０８は第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６及び信号線駆動回路６７０１に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ６７０９（フレキシブルプリントサーキット）からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ６７０９と表示パネルとの接続部上にはＩＣチップ６７１９（メモリ回路や、バッファ回路などが形成された半導体チップ）がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣ６７０９しか図示されていないが、このＦＰＣ６７０９にはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むものとする。
次に、断面構造について図６７（ｂ）を用いて説明する。基板６７１０上には画素部６７０２とその周辺駆動回路（第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６及び信号線駆動回路６７０１）が形成されているが、ここでは、信号線駆動回路６７０１と、画素部６７０２が示されている。
なお、信号線駆動回路６７０１はＮチャネル型ＴＦＴ６７２０やＮチャネル型ＴＦＴ６７２１のように単極性のトランジスタで構成されている。なお、画素構成には図２や図１３や図１４や図１５の画素構成を適用することにより単極性のトランジスタで画素を構成することができる。よって、周辺駆動回路をＮチャネル型トランジスタで構成すれば単極性表示パネルを作製することができる。もちろん、単極性のトランジスタだけでなくＰチャネル型トランジスタも用いてＣＭＯＳ回路を形成しても良い。また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。その場合には駆動回路は単極性にする必要がなくＰチャネル型トランジスタを組み合わせて用いることができる。
また、画素部６７０２はＴＦＴ６７１１と、ＴＦＴ６７１２とを有している。なお、ＴＦＴ６７１２のソース電極は第１の電極６７１３（画素電極）と接続されている。また、第１の電極６７１３の端部を覆って絶縁物６７１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
また、カバレッジを良好なものとするため、絶縁物６７１４の上端部または下端部に曲率を有する曲面が形成されるように絶縁物６７１４を形成する。例えば、絶縁物６７１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁物６７１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物６７１４として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。
第１の電極６７１３上には、有機化合物を含む層６７１６、および第２の電極６７１７（対向電極）がそれぞれ形成されている。ここで、陽極として機能する第１の電極６７１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層６７１６は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層６７１６には、元素周期表第４族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層６７１６上に形成される、陰極として機能する第２の電極６７１７に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）を用いればよい。なお、有機化合物を含む層６７１６で生じた光が第２の電極６７１７を透過させる場合には、第２の電極６７１７（陰極）として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
さらにシール材６７０５で封止基板６７０４を基板６７１０と貼り合わせることにより、基板６７１０、封止基板６７０４、およびシール材６７０５で囲まれた空間６７０７に発光素子６７１８が備えられた構造になっている。なお、空間６７０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材６７０５で充填される構成も含むものとする。
なお、シール材６７０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板６７０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。なお、上述した構成は一例であって本発明の表示パネルの構成はこれに限定されない。
図６７に示すように、信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６７０６を一体形成することで、表示装置の低コスト化が図れる。また、この場合において、信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６７０６に用いられるトランジスタを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。
なお、表示パネルの構成としては、図６７（ａ）に示したように信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６７０６を一体形成した構成に限られず、信号線駆動回路６７０１に相当する図６８に示す信号線駆動回路６８０１をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。なお、図６８（ａ）の基板６８００、画素部６８０２、第１の走査線駆動回路６８０３、第２の走査線駆動回路６８０４、ＦＰＣ６８０５、ＩＣチップ６８０６、ＩＣチップ６８０７、封止基板６８０８、シール材６８０９は図６７（ａ）の基板６７１０、画素部６７０２、第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６、ＦＰＣ６７０９、ＩＣチップ６７１９、封止基板６７０４、シール材６７０５に相当する。
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いてＩＣチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。
そして、第２の走査線駆動回路６８０３や第１の走査線駆動回路６８０４を画素部６８０２と一体形成することで、低コスト化が図れる。そして、この第２の走査線駆動回路６８０３、第１の走査線駆動回路６８０４及び画素部６８０２は単極性のトランジスタで構成することでさらなる低コスト化が図れる。画素部６８０２の有する画素の構成としては実施の形態１、２、３及び４で示した画素を適用することができる。
こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ６８０５と基板６８００との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装することで基板面積を有効利用することができる。
また、図６７（ａ）の信号線駆動回路６７０１、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６７０６に相当する図６８（ｂ）の信号線駆動回路６８１１、第１の走査線駆動回路６８１４及び第２の走査線駆動回路６８１３をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。この場合には高精細な表示装置をより低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とするためには、画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望ましい。なお、図６８（ｂ）の基板６８１０、画素部６８１２、第ＦＰＣ６８１５、ＩＣチップ６８１６、ＩＣチップ６８１７、封止基板６８１８、シール材６８１９は図６７（ａ）の基板６７１０、画素部６７０２、ＦＰＣ６７０９、ＩＣチップ６７１９、ＩＣチップ６７１９、封止基板６７０４、シール材６７０５に相当する。
また、画素部６８１２のトランジスタの半導体層にアモルファスシリコンを用いることにより低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能となる。
また、画素の行方向及び列方向に第２の走査線駆動回路、第１の走査線駆動回路及び信号線駆動回路を設けなくても良い。例えば、図６９（ａ）に示すようにＩＣチップ上に形成された周辺駆動回路６９０１が図６８（ｂ）に示す、第１の走査線駆動回路６８１４、第２の走査線駆動回路６８１３及び信号線駆動回路６８１１の機能を有するようにしても良い。なお、図６９（ａ）の基板６９００、画素部６９０２、第ＦＰＣ６９０４、ＩＣチップ６９０５、ＩＣチップ６９０６、封止基板６９０７、シール材６９０８は図６７（ａ）の基板６７１０、画素部６７０２、ＦＰＣ６７０９、ＩＣチップ６７１９、封止基板６７０４、シール材６７０５に相当する。
なお、図６９（ａ）の表示装置の配線の接続を説明する模式図を図６９（ｂ）に示す。基板６９１０、周辺駆動回路６９１１、画素部６９１２、ＦＰＣ６９１３、ＦＰＣ６９１４有する。ＦＰＣ６９１３より周辺駆動回路６９１１に外部からの信号及び電源電位が入力される。そして、周辺駆動回路６９１１からの出力は、画素部６９１２の有する画素に接続された行方向及び列方向の配線に入力される。
さらに、発光素子６７１８に適用可能な発光素子の例を図７０（ａ）、（ｂ）に示す。つまり、上記実施例で示した画素に適用可能な発光素子の構成について図７０（ａ）、（ｂ）を用いて説明する。
図７０（ａ）の発光素子は、基板７００１の上に陽極７００２、正孔注入材料からなる正孔注入層７００３、その上に正孔輸送材料からなる正孔輸送層７００４、発光層７００５、電子輸送材料からなる電子輸送層７００６、電子注入材料からなる電子注入層７００７、そして陰極７００８を積層させた素子構造である。ここで、発光層７００５は、一種類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい。また本発明の素子の構造は、この構造に限定されない。
また、図７０（ａ）で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能である。
図７０（ａ）に示す本発明の素子作製方法は、まず、陽極７００２（ＩＴＯ）を有する基板７００１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極７００８を蒸着で形成する。
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。
正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン（以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）の超薄膜などがある。
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼン環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，４’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導体である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−トリス（Ｎ，Ｎ− ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」と記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ− フェニル−アミノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳香族アミン化合物が挙げられる。
電子輸送材料としては、金属錯体がよく用いられ、先に述べたＡｌｑ、ＢＡｌｑ、トリス（４−メチル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「ＢｅＢｑ」と記す）などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）２」と記す）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚｎ（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−２３、４−トリアゾール（以下、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する。
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リチウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
発光材料としては、先に述べたＡｌｑ、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色の４，４’−ビス（２，２ − ジフェニル−ビニル）−ビフェニルや、赤橙色の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４Ｈ−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジン）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセトナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、 ２，３，７，８，１２，１３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られている。
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製することができる。
また、上記実施例で示した図５６の画素の場合には図７０（ｂ）に示すように図７０（ａ）とは逆の順番に層を形成した発光素子を用いることができる。つまり、基板７０１１の上に陰極７０１８、電子注入材料からなる電子注入層７０１７、その上に電子輸送材料からなる電子輸送層７０１６、発光層７０１５、正孔輸送材料からなる正孔輸送層７０１４、正孔注入材料からなる正孔注入層７０１３、そして陽極７０１２を積層させた素子構造である。
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上にＴＦＴ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図７１（ａ）を用いて説明する。
基板７１００上に駆動用ＴＦＴ７１０１が形成され、駆動用ＴＦＴ７１０１のソース電極に接して第１の電極７１０２が形成され、その上に有機化合物を含む層７１０３と第２の電極７１０４が形成されている。
また、第１の電極７１０２は発光素子の陽極である。そして第２の電極７１０４は発光素子の陰極である。つまり、第１の電極７１０２と第２の電極７１０４とで有機化合物を含む層７１０３が挟まれているところが発光素子となる。
また、ここで、陽極として機能する第１の電極７１０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。
また、陰極として機能する第２の電極７１０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
こうして、図７１（ａ）の矢印に示すように発光素子からの光を上面に取り出すことが可能になる。つまり、図６７の表示パネルに適用した場合には、封止基板６７０４側に光が射出することになる。従って上面射出構造の発光素子を表示装置に用いる場合には封止基板６７０４は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、封止基板６７０４に光学フィルムを設ければよい。
なお、上記実施例の図６６の画素構成の場合には、第１の電極７１０２を陰極として機能するＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ等の仕事関数の小さい材料からなる金属膜を用いることができる。そして、第２の電極７１０４にはＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）などの透明導電膜を用いることができる。よって、この構成によれば、上面射出の透過率を高くすることができる。
また、下面射出構造の発光素子について図７１（ｂ）を用いて説明する。射出構造以外は図７１（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極７１０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極７１０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）からなる金属膜を用いることができる。こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
こうして、図７１（ｂ）の矢印に示すように発光素子からの光を下面に取り出すことが可能になる。つまり、図６７の表示パネルに適用した場合には、基板６７１０側に光が射出することになる。従って下面射出構造の発光素子を表示装置に用いる場合には基板６７４０は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板６７１０に光学フィルムを設ければよい。
両面射出構造の発光素子について図７１（ｃ）を用いて説明する。射出構造以外は図７１（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極７１０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極７１０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
こうして、図７１（ｃ）の矢印に示すように発光素子からの光を両面に取り出すことが可能になる。つまり、図６７の表示パネルに適用した場合には、基板６７１０側と封止基板６７０４側に光が射出することになる。従って両面射出構造の発光素子を表示装置に用いる場合には基板６７１０および封止基板６７０４は、ともに光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板６７１０および封止基板６７０４の両方に光学フィルムを設ければよい。
また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置にも本発明を適用することが可能である。
図７２に示すように、基板７２００上に下地膜７２０２が形成され、その上に駆動用ＴＦＴ７２０１が形成され、駆動用ＴＦＴ７２０１のソース電極に接して第１の電極７２０３が形成され、その上に有機化合物を含む層７２０４と第２の電極７２０５が形成されている。
また、第１の電極７２０３は発光素子の陽極である。そして第２の電極７２０５は発光素子の陰極である。つまり、第１の電極７２０３と第２の電極７２０５とで有機化合物を含む層７２０４が挟まれているところが発光素子となる。図７２の構成では白色光を発光する。そして、発光素子の上部に赤色のカラーフィルター７２０６Ｒ、緑色のカラーフィルター７２０６Ｇ、青色のカラーフィルター７２０６Ｂを設けられており、フルカラー表示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス（ＢＭともいう）７２０７が設けられている。
上述した発光素子の構成は組み合わせて用いることができ、本発明の画素構成を有する表示装置に適宜用いることができる。また、上述した表示パネルの構成や、発光素子は例示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。
次に、表示パネルの画素部の部分断面図を示す。
まず、トランジスタの半導体層に結晶性半導体膜（ポリシリコン（ｐ−Ｓｉ：Ｈ）膜）を用いた場合について図７３及び図７４を用いて説明する。
ここで、半導体層は、例えば基板上にアモルファスシリコン（ａ−Ｓｉ）膜を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。
そして、アモルファスシリコン膜をレーザ結晶化法や、ＲＴＡやファーネスアニール炉を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などにより結晶化させる。もちろん、これらを組み合わせて行っても良い。
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。
さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターニングして、結晶化された領域から島状の半導体膜（一続きの半導体膜を分離して複数の膜にした各々の膜をいう）を形成する。この半導体膜をトランジスタの半導体層に用いる。なお、パターニングとは、膜を形状加工することをいい、フォトリソグラフィー技術によって膜のパターンを形成すること（例えば、感光性アクリルにコンタクトホールを形成することや、感光性アクリルをスペーサとなるように形状加工することも含む）や、フォトリソグラフィー技術によってマスクパターンを形成し、当該マスクパターンを用いてエッチング加工を行うことなどをいう。
図７３に示すように、基板２６１０１上に下地膜２６１０２が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ２６１１８のチャネル形成領域２６１０３及びソース領域又はドレイン領域となる不純物領域２６１０５、並びに容量素子２６１１９の下部電極となるチャネル形成領域２６１０６、ＬＤＤ領域２６１０７及び不純物領域２６１０８を有する。なお、チャネル形成領域２６１０３及びチャネル形成領域２６１０６にはチャネルドープが行われていても良い。
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜２６１０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層上にはゲート絶縁膜２６１０９を介してゲート電極２６１１０及び容量素子の上部電極２６１１１が形成されている。
駆動トランジスタ２６１１８及び容量素子２６１１９を覆って層間絶縁物２６１１２が形成され、層間絶縁物２６１１２上にコンタクトホールを介して配線２６１１３が不純物領域２６１０５と接している。配線２６１１３に接して画素電極２６１１４が形成され、画素電極２６１１４の端部及び配線２６１１３を覆って第２の層間絶縁物２６１１５が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そして、画素電極２６１１４上に有機化合物を含む層２６１１６及び対向電極２６１１７が形成され、画素電極２６１１４と対向電極２６１１７とで有機化合物を含む層２６１１６が挟まれた領域では発光素子２６１２０が形成されている。
また、図７３（ｂ）に示すように、容量素子２６１１９の下部電極の一部を構成するＬＤＤ領域が、上部電極２６１１１と重なるような領域２６２０２を設けても良い。なお、図７３（ａ）と共通するところは共通の符号を用い、説明は省略する。
また、図７４（ａ）に示すように、駆動トランジスタ２６１１８の不純物領域２６１０５と接する配線２６１１３と同じ層に形成された第２の上部電極２６３０１を有していても良い。なお、図７３（ａ）と共通するところは共通の符号を用い、説明は省略する。第２の上部電極２６３０１と上部電極２６１１１とで層間絶縁物２６１１２を挟みこみ、第２の容量素子を構成している。また、第２の上部電極２６３０１は不純物領域２６１０８と接しているため、上部電極２６１１１とチャネル形成領域２６１０６とでゲート絶縁膜２６１０９を挟みこんで構成される第１の容量素子と、上部電極２６１１１と第２の上部電極２６３０１とで層間絶縁物２６１１２を挟みこんで構成される第２の容量素子と、が並列に接続され、第１の容量素子と第２の容量素子からなる容量素子２６３０２を構成している。この容量素子２６３０２の容量は第１の容量素子と第２の容量素子の容量を加算した合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる。つまり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。
また、図７４（ｂ）に示すような容量素子の構成としても良い。基板２７１０１上に下地膜２７１０２が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ２７１１８のチャネル形成領域２７１０３及びソース領域又はドレイン領域となる不純物領域２７１０５を有する。なお、チャネル形成領域２７１０３はチャネルドープが行われていても良い。
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜２７１０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層上にはゲート絶縁膜２７１０６を介してゲート電極２７１０７及び第１の電極２７１０８が形成されている。
駆動トランジスタ２７１１８及び第１の電極２７１０８を覆って第１の層間絶縁物２７１０９が形成され、第１の層間絶縁物２７１０９上にコンタクトホールを介して配線２７１１０が不純物領域２７１０５と接している。また、配線２７１１０と同じ材料からなる同層の第２の電極２７１１１が形成される。
さらに、配線２７１１０及び第２の電極２７１１１を覆うように第２の層間絶縁物２７１１２が形成され、第２の層間絶縁物２７１１２上にコンタクトホールを介して、配線２７１１０と接して画素電極２７１１３が形成されている。また、画素電極２７１１３と同じ材料からなる同層の第３の電極２７１１４が形成されている。ここで、第１の電極２７１０８、第２の電極２７１１１及び第３の電極２７１１４からなる容量素子２７１１９が形成される。
画素電極２７１１３と第３の電極２７１１４の端部を覆って絶縁物が形成され、第３の層間絶縁物２７１１５及び第３の電極２７１１４上に有機化合物を含む層２７１１６及び対向電極２７１１７が形成され、画素電極２７１１３と対向電極２７１１７とで有機化合物を含む層２７１１６が挟まれた領域では発光素子２７１２０が形成されている。
上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図７３及び図７４に示したような構成が挙げられる。なお、図７３及び図７４に示したトランジスタの構造はトップゲートの構造のトランジスタの一例である。つまり、トランジスタはＰ型でもＮ型でもよい。Ｎ型の場合には、ＬＤＤ領域はゲート電極と重なっていても良いし、ゲート電極と重なっていなくても良いし、又はＬＤＤ領域の一部の領域が重なっていてもよい。さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部にＬＤＤ領域が自己整合的に設けられていても良い。また、ゲート電極は二つに限られず三以上のマルチゲート構造でも良いし、一つのゲート電極でも良い。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に結晶性半導体膜を用いることで、例えば、図４９における第１の走査線駆動回路４９０２Ａ、第２の走査線駆動回路４９０２Ｂ及び信号線駆動回路４９０１を画素部４９０３と一体形成することが容易になる。
また、半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）を用いたトランジスタの構成として、基板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位置するボトムゲートのトランジスタを適用した表示パネルの部分断面を図７５に示す。
基板７５０１上に下地膜７５０２が形成されている。さらに下地膜７５０２上にゲート電極７５０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極７５０４が形成されている。ゲート電極７５０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
また、ゲート電極７５０３及び第１の電極７５０４を覆うようにゲート絶縁膜７５０５が形成されている。ゲート絶縁膜７５０５としては酸化珪素膜や窒化珪素膜などが用いられる。
また、ゲート絶縁膜７５０５上に、半導体層が形成されている。半導体層は駆動トランジスタ７５２２のチャネル形成領域７５０６、ＬＤＤ領域７５０７及びソース領域又はドレイン領域となる不純物領域７５０８、並びに容量素子７５２３の第２の電極となるチャネル形成領域７５０９、ＬＤＤ領域７５１０及び不純物領域７５１１を有する。なお、チャネル形成領域７５０６及びチャネル形成領域７５０９はチャネルドープが行われていても良い。
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜７５０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層を覆って第１の層間絶縁物７５１２が形成され、第１の層間絶縁物７５１２上にコンタクトホールを介して配線７５１３が不純物領域７５０８と接している。また、配線７５１３と同層に同じ材料で第３の電極７５１４が形成されている。第１の電極７５０４、第２の電極、第３の電極７５１４によって容量素子７５２３が構成されている。
また、第１の層間絶縁物７５１２には開口部７５１５が形成されている。駆動トランジスタ７５２２、容量素子７５２３及び開口部７５１５を覆うように第２の層間絶縁物７５１６が形成され、第２の層間絶縁物７５１６上にコンタクトホールを介して、画素電極７５１７が形成されている。また、画素電極７５１７の端部を覆って絶縁物７５１８が形成されている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素電極７５１７上に有機化合物を含む層７５１９及び対向電極７５２０が形成され、画素電極７５１７と対向電極７５２０とで有機化合物を含む層７５１９が挟まれた領域では発光素子７５２１が形成されている。そして、発光素子７５２１の下部に開口部７５１５が位置している。つまり、発光素子７５２１からの発光を基板側から取り出すときには開口部７５１５を有するため透過率を高めることができる。
また、図７５（ａ）において画素電極７５１７と同層に同じ材料を用いて第４の電極７５２４を形成して、図７５（ｂ）のような構成としてもよい。すると、第１の電極７５０４、第２の電極、第３の電極７５１４及び第４の電極７５２４によって構成される容量素子７５２５を形成することができる。
次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図７６にはトップゲートのトランジスタ、図７７及び図７５にはボトムゲートのトランジスタの場合について示す。
アモルファスシリコンを半導体層に用いた順スタガ構造のトランジスタの断面を図７６（ａ）に示す。に示すように、基板７６０１上に下地膜７６０２が形成されている。さらに下地膜７６０２上に画素電極７６０３が形成されている。また、画素電極７６０３と同層に同じ材料からなる第１の電極７６０４が形成されている。
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜７６０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
また、下地膜７６０２上に配線７６０５及び配線７６０６が形成され、画素電極７６０３の端部が配線７６０５で覆われている。配線７６０５及び配線７６０６の上部にＮ型の導電型を有するＮ型半導体層７６０７及びＮ型半導体層７６０８が形成されている。また、配線７６０５と配線７６０６の間であって、下地膜７６０２上に半導体層７６０９が形成されている。そして、半導体層７６０９の一部はＮ型半導体層７６０７及びＮ型半導体層７６０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層７６０９上にゲート絶縁膜７６１０が形成されている。また、ゲート絶縁膜７６１０と同層の同じ材料からなる絶縁膜７６１１が第１の電極７６０４上にも形成されている。なお、ゲート絶縁膜７６１０としては酸化珪素膜や窒化珪素膜などが用いられる。
また、ゲート絶縁膜７６１０上に、ゲート電極７６１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極７６１３が第１の電極７６０４上に絶縁膜７６１１を介して形成されている。第１の電極７６０４及び第２の電極７６１３で絶縁膜７６１１を挟まれた容量素子７６１９が形成されている。また、画素電極７６０３の端部、駆動トランジスタ７６１８及び容量素子７６１９を覆い、層間絶縁物７６１４が形成されている。
層間絶縁物７６１４及びその開口部に位置する画素電極７６０３上に有機化合物を含む層７６１５及び対向電極７６１６が形成され、画素電極７６０３と対向電極７６１６とで有機化合物を含む層７６１５が挟まれた領域では発光素子７６１７が形成されている。
また、図７６（ａ）に示す第１の電極７６０４を図７６（ｂ）に示すように第１の電極７６２０で形成してもよい。第１の電極７６２０は配線７６０５及び７６０６と同層の同一材料で形成されている。
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示パネルの部分断面を図７７に示す。
基板７７０１上に下地膜７７０２が形成されている。さらに下地膜７７０２上にゲート電極７７０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極７７０４が形成されている。ゲート電極７７０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
また、ゲート電極７７０３及び第１の電極７７０４を覆うようにゲート絶縁膜７７０５が形成されている。ゲート絶縁膜７７０５としては酸化珪素膜や窒化珪素膜などが用いられる。
また、ゲート絶縁膜７７０５上に、半導体層７７０６が形成されている。また、半導体層７７０６と同層に同じ材料からなる半導体層７７０７が形成されている。
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜７６０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層７７０６上にはＮ型の導電性を有するＮ型半導体層７７０８、７７０９が形成され、半導体層７７０７上にはＮ型半導体層７７１０が形成されている。
Ｎ型半導体層７７０８、７７０９上にはそれぞれ配線７７１１、７７１２が形成され、Ｎ型半導体層７７１０上には配線７７１１及び７７１２と同層の同一材料からなる導電層７７１３が形成されている。
半導体層７７０７、Ｎ型半導体層７７１０及び導電層７７１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極７７０４でゲート絶縁膜７７０５を挟み込んだ構造の容量素子７７２０が形成されている。
また、配線７７１１の一方の端部は延在し、その延在した配線７７１１上部に接して画素電極７７１４が形成されている。
また、画素電極７７１４の端部、駆動トランジスタ７７１９及び容量素子７７２０を覆うように絶縁物７７１５が形成されている。
画素電極７７１４及び絶縁物７７１５上には有機化合物を含む層７７１６及び対向電極７７１７が形成され、画素電極７７１４と対向電極７７１７とで有機化合物を含む層７７１６が挟まれた領域では発光素子７７１８が形成されている。
容量素子の第２の電極の一部となる半導体層７７０７及びＮ型半導体層７７１０は設けなくても良い。つまり第２の電極は導電層７７１３とし、第１の電極７７０４と導電層７７１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
なお、図７７（ａ）において、配線７７１１を形成する前に画素電極７７１４を形成することで、図７７（ｂ）に示すような、画素電極７７１４からなる第２の電極７７２１と第１の電極７７０４でゲート絶縁膜７７０５が挟まれた構造の容量素子７７２２を形成することができる。
なお、図７７では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図７８（ａ）、（ｂ）を用いて説明する。
図７８（ａ）に示すチャネル保護型構造のトランジスタは図７７（ａ）に示したチャネルエッチ構造の駆動トランジスタ７７１９の半導体層７７０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物７８０１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
また、同様に、図７８（ｂ）に示すチャネル保護型構造のトランジスタは図７７（ｂ）に示したチャネルエッチ構造の駆動トランジスタ７７１９の半導体層７７０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物７８０２が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。例えば、図４７に示す画素構成を用いることで非晶質半導体膜を適用することが可能である。
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
本発明の表示装置は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
図８４（Ａ）はディスプレイであり、筐体８４１０１、支持台８４１０２、表示部８４１０３等を含む。本発明の画素構成を有する表示装置を表示部８４１０３に用いることができる。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明の画素構成を有する表示装置を表示部８４１０３に用いたディスプレイは、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。
近年、ディスプレイの大型化のニーズが強くなっている。そして、ディスプレイの大型化に伴い価格の上昇が問題となっている、よって、いかに製造コストの削減を図り、高品質な製品を少しでも低価格に抑えるかが課題となる。
例えば、図４７などの画素構成を表示パネルの画素部に用いることで、単極性のトランジスタからなる表示パネルを提供することができる。よって、工程数を減らし製造コストを削減することができる。
また、図６７（ａ）に示すように画素部と周辺の駆動回路を一体形成することにより、単極性のトランジスタからなる回路で構成された表示パネルを形成することができる。
また、画素部を構成する回路のトランジスタの半導体層に非晶質半導体（例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ））を用いることで、工程を簡略化し、さらなるコストダウンが図れる。この場合には図６８（ｂ）や図６９（ａ）に示したように、画素部の周辺の駆動回路をＩＣチップ上に形成し、ＣＯＧ等で表示パネルに実装する良い。このように、非晶質半導体を用いることでディスプレイの大型化が容易になる。
図８４（Ｂ）はカメラであり、本体８４２０１、表示部８４２０２、受像部８４２０３、操作キー８４２０４、外部接続ポート８４２０５、シャッター８４２０６等を含む。
近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、いかに高性能なものを低価格に抑えるかが重要となる。本発明の画素構成を有する表示装置を表示部８４２０２に用いたデジタルカメラは、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。
例えば、図４７等の画素構成を画素部に用いることで、単極性のトランジスタからなる画素部を形成することができる。また、図６８（ａ）に示すように、動作速度の高い信号線駆動回路はＩＣチップ上に形成し、比較的動作速度の低い走査線駆動回路を画素部と共に単極性のトランジスタで構成される回路で一体形成することで、高性能化を実現し、低コスト化を図ることができる。また、画素部と、画素部と共に一体形成する走査線駆動回路に用いられるトランジスタの半導体層に非晶質半導体、例えばアモルファスシリコンを適用することでさらなる低コスト化が図れる。
図８４（Ｃ）はコンピュータであり、本体８４３０１、筐体８４３０２、表示部８４３０３、キーボード８４３０４、外部接続ポート８４３０５、ポインティングマウス８４３０６等を含む。本発明の画素構成を有する表示装置を表示部８４３０３に用いたコンピュータは、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。
図８４（Ｄ）はモバイルコンピュータであり、本体８４４０１、表示部８４４０２、スイッチ８４４０３、操作キー８４４０４、赤外線ポート８４４０５等を含む。本発明の画素構成を有する表示装置を表示部８４４０２に用いたモバイルコンピュータは、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。
図８４（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体８４５０１、筐体８４５０２、表示部Ａ８４５０３、表示部Ｂ８４５０４、記録媒体（ＤＶＤ等）読み込み部８４５０５、操作キー８４５０６、スピーカー部８４５０７等を含む。表示部Ａ８４５０３は主として画像情報を表示し、表示部Ｂ８４５０４は主として文字情報を表示することができる。本発明の画素構成を有する表示装置を表示部Ａ８４５０３や表示部Ｂ８４５０４に用いた画像再生装置は、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。
図８４（Ｆ）はゴーグル型ディスプレイであり、本体８４６０１、表示部８４６０２、イヤホン８４６０３、支持部８４６０４を含む。本発明の画素構成を有する表示装置を表示部８４６０２に用いたゴーグル型ディスプレイは、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。
図８４（Ｇ）は携帯型遊技機であり、筐体８４７０１、表示部８４７０２、スピーカー部８４７０３、操作キー８４７０４、記憶媒体挿入部８４７０５等を含む。本発明の画素構成を有する表示装置を表示部８４７０２に用いた携帯型遊技機は、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。
図８４（Ｈ）はテレビ受像機能付きデジタルカメラであり、本体８４８０１、表示部８４８０２、操作キー８４８０３、スピーカー８４８０４、シャッター８４８０５、受像部８４８０６、アンテナ８４８０７等を含む。本発明の画素構成を有する表示装置を表示部８４８０２に用いたテレビ受像機能付きデジタルカメラは、消費電力を抑えつつ、表示不良を防止することができる。また、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
例えば、図４７の画素構成を画素部に用いることで、画素の開口率を向上させることができる。具体的には、発光素子を駆動する駆動トランジスタにＮチャネル型のトランジスタを用いることで開口率が向上する。よって、高精細な表示部を有するテレビ受像機能付きデジタルカメラを提供することができる。
このように多機能化し、テレビ受像機能付きデジタルカメラはテレビの視聴等に使用頻度が高まる一方で、一回の充電により長時間使用できることが要求される。
例えば、図６８（ｂ）や図６９（ａ）に示すように周辺駆動回路をＩＣチップ上に形成し、ＣＭＯＳ等を用いることにより低消費電力化を図ることが可能である。
このように本発明は、あらゆる電子機器に適用することが可能である。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
本実施例において、本発明の画素構成を用いた表示装置を表示部に有する携帯電話の構成例について図８３を用いて説明する。
表示パネル８３０１はハウジング８３３０に脱着自在に組み込まれる。ハウジング８３３０は表示パネル８３０１のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル８３０１を固定したハウジング８３３０はプリント基板８３３１に嵌入されモジュールとして組み立てられる。
表示パネル８３０１はＦＰＣ８３１３を介してプリント基板８３３１に接続される。プリント基板８３３１には、スピーカー８３３２、マイクロフォン８３３３、送受信回路８３３４、ＣＰＵ及びコントローラなどを含む信号処理回路８３３５が形成されている。このようなモジュールと、入力手段８３３６、バッテリー８３３７を組み合わせ、筐体８３３９に収納する。表示パネル８３０１の画素部は筐体８３３９に形成された開口窓から視認できように配置する。
表示パネル８３０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル８３０１に実装しても良い。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した表示パネルの構成は図２８（ａ）に一例を示してある。このような構成とすることで、表示装置の低消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携帯電話機の低コスト化を図ることができる。
また、画素部には上記実施例で示した画素構成を適宜適用することができる。
例えば、上記実施例で示した図４７の画素構成等を適用することで、低コスト化を実現するため画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。
また、さらに消費電力の低減を図るため、図６８（ｂ）や図６９（ａ）に示すように、基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装しても良い。そして、画素部には、図４７の画素構成を用い、非晶質半導体膜をトランジスタの半導体層に用いることで製造コストの削減を図ることができる。
また、本実施例に示した構成は携帯電話の一例であって、本発明の画素構成はこのような構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。
本実施例においては、本発明の画素構成を用いた表示装置を表示部に有する電子機器、特にＥＬモジュールを具備するテレビ受像器の構成例について説明する。
図７９は表示パネル７９０１と、回路基板７９１１を組み合わせたＥＬモジュールを示している。表示パネル７９０１は画素部７９０２、走査線駆動回路７９０３及び信号線駆動回路７９０４を有している。回路基板７９１１には、例えば、コントロール回路７９１２や信号分割回路７９１３などが形成されている。表示パネル７９０１と回路基板７９１１は接続配線７９１４によって接続されている。接続配線にはＦＰＣ等を用いることができる。
表示パネル７９０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル７９０１に実装するとよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いて表示パネル７９０１に実装しても良い。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は図６８（ａ）に一例を示してある。
また、画素部には上記実施例で示した画素構成を適宜適用することができる。
例えば、上記実施例で示した図４７の画素構成等を適用することで、低コスト化を実現するため画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。
また、さらに消費電力の低減を図るため、ガラス基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）表示パネルに実装してもよい。
また、上記実施例の図４７で示した画素構成を適用することで、Ｎチャネル型のトランジスタのみで画素を構成することができるため、非晶質半導体（例えば、アモルファスシリコン）をトランジスタの半導体層に適用することが可能となる。つまり、均一な結晶性半導体膜を作製することが困難な大型の表示装置の作製が可能となる。また、画素を構成するトランジスタの半導体層に非晶質半導体膜を用いることにより、製造工程を削減することができ、製造コストの削減も図ることができる。
なお、非晶質半導体膜を、画素を構成するトランジスタの半導体層に適用する場合には、基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネルに実装するとよい。なお、基板上に画素部を形成し、その基板上に周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は図６８（ｂ）に一例を示してある。
このＥＬモジュールによりＥＬテレビ受像機を完成させることができる。図８０は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ８００１は映像信号と音声信号を受信する。映像信号は、映像波増幅回路８００２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路８００３と、その映像信号を表示パネル８０１０に信号を供給する信号線駆動回路８００４、走査線駆動回路８０１１の入力仕様に変換するためのコントロール回路８０１２により処理される。コントロール回路８０１２は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線駆動回路８００４側に信号分割回路８０１３を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナ８００１で受信した信号のうち、音声信号は音声波増幅回路８００５に送られ、その出力は音声信号処理回路８００６を経てスピーカー８００７に供給される。制御回路８００８は受信局（受信周波数）や音量の制御情報を入力部８００９から受け、チューナ８００１や音声信号処理回路８００６に信号を送出する。
また、図８０とは別の形態のＥＬモジュールを組み込んだテレビ受像器について図８１（Ａ）に示す。図８１（Ａ）において、表示画面８１０２はＥＬモジュールで形成される。また、スピーカー８１０３、操作スイッチ８１０４などが適宜備えられている。
また図８１（Ｂ）に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器を示す。筐体８１１２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部８１１３やスピーカー部８１１７を駆動させる。バッテリーは充電器８１１０で繰り返し充電が可能となっている。また、充電器８１１０は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することができる。筐体８１１２は操作キー８１１６によって制御する。また、図８１（Ｂ）に示す装置は、操作キー８１１６を操作することによって、筐体８１１２から充電器８１１０に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作キー８１１６を操作することによって、筐体８１１２から充電器８１１０に信号を送り、さらに充電器８１１０が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。本発明は表示部８１１３に適用することができる。
図８２（Ａ）は表示パネル８２０１とプリント配線基板８２０２を組み合わせたモジュールを示している。表示パネル８２０１は、複数の画素が設けられた画素部８２０３と、第１の走査線駆動回路８２０４、第２の走査線駆動回路８２０５と、選択された画素にビデオ信号を供給する信号線駆動回路８２０６を備えている。
プリント配線基板８２０２には、コントローラ８２０７、ＣＰＵ８２０８（中央処理装置）、メモリ８２０９、電源回路８２１０、音声処理回路８２１１及び送受信回路８２１２などが備えられている。プリント配線基板８２０２と表示パネル８２０１は、フレキシブル配線基板８２１３（ＦＰＣ）により接続されている。フレキシブル配線基板８２１３には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ８２０７、音声処理回路８２１１、メモリ８２０９、ＣＰＵ８２０８、電源回路８２１０などは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式を用いて表示パネル８２０１に実装することもできる。ＣＯＧ方式により、プリント配線基板８２０２の規模を縮小することができる。
プリント配線基板８２０２に備えられたインターフェイス部８２１４（Ｉ／Ｆ）を介して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポート８２１５が、プリント配線基板８２０２に設けられている。
図８２（Ｂ）は、図８２（Ａ）に示したモジュールのブロック図を示す。このモジュールは、メモリ８２０９としてＶＲＡＭ８２１６、ＤＲＡＭ８２１７、フラッシュメモリ８２１８などが含まれている。ＶＲＡＭ８２１６にはパネルに表示する画像のデータが、ＤＲＡＭ８２１７には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。
電源回路８２１０は、表示パネル８２０１、コントローラ８２０７、ＣＰＵ８２０８、音声処理回路８２１１、メモリ８２０９、送受信回路８２１２を動作させる電力を供給する。またパネルの仕様によっては、電源回路８２１０に電流源が備えられている場合もある。
ＣＰＵ８２０８は、制御信号生成回路８２２０、デコーダ８２２１、レジスタ８２２２、演算回路８２２３、ＲＡＭ８２２４、ＣＰＵ８２０８用のインターフェース８２１９などを有している。インターフェース８２１９を介してＣＰＵ８２０８に入力された各種信号は、一旦レジスタ８２２２に保持された後、演算回路８２２３、デコーダ８２２１などに入力される。演算回路８２２３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコーダ８２２１に入力された信号はデコードされ、制御信号生成回路８２２０に入力される。制御信号生成回路８２２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路８２２３において指定された場所、具体的にはメモリ８２０９、送受信回路８２１２、音声処理回路８２１１、コントローラ８２０７などに送る。
メモリ８２０９、送受信回路８２１２、音声処理回路８２１１、コントローラ８２０７は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
入力手段８２２５から入力された信号は、インターフェイス部８２１４を介してプリント配線基板８２０２に実装されたＣＰＵ８２０８に送られる。制御信号生成回路８２２０は、ポインティングデバイスやキーボードなどの入力手段８２２５から送られてきた信号に従い、ＶＲＡＭ８２１６に格納してある画像データを所定のフォーマットに変換し、コントローラ８２０７に送付する。
コントローラ８２０７は、パネルの仕様に合わせてＣＰＵ８２０８から送られてきた画像データを含む信号にデータ処理を施し、表示パネル８２０１に供給する。またコントローラ８２０７は、電源回路８２１０から入力された電源電圧やＣＰＵ８２０８から入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ Ｃｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、表示パネル８２０１に供給する。
送受信回路８２１２では、アンテナ８２２８において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路８２１２において送受信される信号のうち音声情報を含む信号が、ＣＰＵ８２０８からの命令に従って、音声処理回路８２１１に送られる。
ＣＰＵ８２０８の命令に従って送られてきた音声情報を含む信号は、音声処理回路８２１１において音声信号に復調され、スピーカー８２２７に送られる。またマイク８２２６から送られてきた音声信号は、音声処理回路８２１１において変調され、ＣＰＵ８２０８からの命令に従って、送受信回路８２１２に送られる。
コントローラ８２０７、ＣＰＵ８２０８、電源回路８２１０、音声処理回路８２１１、メモリ８２０９を、本実施例のパッケージとして実装することができる。
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
本実施例については、本発明の画素構成を用いた表示装置を表示部に用いた表示パネルを用いた応用例について、応用形態を図示し説明する。本発明の画素構成を用いた表示装置を表示部に用いた表示パネルは、移動体や建造物等と一体に設けられた構成をとることもできる。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの例について、表示装置一体型の移動体をその一例として、図９７に示す。図９７（ａ）は、表示装置一体型の移動体の例として電車車両本体９７０１におけるドアのガラス戸のガラスに表示パネル９７０２を用いた例について示す。図９７（ａ）に示す本発明の画素構成を用いた表示装置を表示部に有する表示パネル９７０２は、外部からの信号により表示部で表示される画像の切り替えが容易である。そのため、電車の乗降客の客層が入れ替わる時間帯ごとに表示パネルの画像を切り替え、より効果的な広告効果が期待できる。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図９７（ａ）で示した電車車両本体におけるドアのガラスにのみ適用可能であることに限定されることなく、その形状を異ならせることにより、ありとあらゆる場所に適用可能である。図９７（ｂ）にその一例について説明する。
図９７（ｂ）は、電車車両本体における車内の様子について図示したものである。図９７（ｂ）において、図９７（ａ）で示したドアのガラス戸の表示パネル９７０２の他に、ガラス窓に設けられた表示パネル９７０３、及び天井より吊り下げられた表示パネル９７０４を示す。本発明の画素構成を具備する表示パネル９７０３は、自発光型の表示素子を具備するため、混雑時には広告用の画像を表示し、混雑時以外には表示を行わないことで、電車からの外観をも見ることもできる。また、本発明の画素構成を具備する表示パネル９７０４はフィルム状の基板に有機トランジスタなどのスイッチング素子を設け、自発光型の表示素子を駆動することで、表示パネル自体を湾曲させて表示を行うことも可能である。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた表示装置一体型の移動体の応用例について、別の応用形態を図９９にて説明する。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの例について、表示装置一体型の移動体をその一例として、図９９に示す。図９９は、表示装置一体型の移動体の例として自動車の車体９９０１に一体に取り付けられた表示パネル９９０２の例について示す。図９９に示す本発明の画素構成を用いた表示装置を表示部に有する表示パネル９９０２は、自動車の車体と一体に取り付けられており、車体の動作や車体内外から入力される情報をオンデマンドに表示したり、自動車の目的地までのナビゲーション機能をも有する。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図９９で示した車体のフロント部にのみ適用可能であることに限定されることなく、その形状を異ならせることにより、ガラス窓、ドアなどありとあらゆる場所に適用可能である。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた表示装置一体型の移動体の応用例について、別の応用形態を図１０１にて説明する。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの例について、表示装置一体型の移動体をその一例として、図１０１に示す。図１０１（ａ）は、表示装置一体型の移動体の例として飛行機車体１０１０１内の客席天井部に一体に取り付けられた表示パネル１０１０２の例について示す。図１０１（ａ）に示す本発明の画素構成を用いた表示装置を表示部に有する表示パネル１０１０２は、飛行機車体１０１０１とヒンジ部１０１０３を介して一体に取り付けられており、ヒンジ部１０１０３の伸縮により乗客は表示パネル１０１０２の視聴が可能になる。表示パネル１０１０２は乗客が操作することで情報を表示したり、広告や娯楽手段として利用できる機能を有する。また、図１０１（ｂ）に示すように、ヒンジ部を折り曲げて飛行機車体１０１０１に格納することにより、離着陸時の安全に配慮することができる。なお、緊急時に表示パネルの表示素子を点灯させることで、飛行機車体１０１０１の誘導灯としても利用可能である。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図１０１で示した飛行機車体１０１０１の天井部にのみ適用可能であることに限定されることなく、その形状を異ならせることにより、座席やドアなどありとあらゆる場所に適用可能である。例えば座席前の座席後方に表示パネルを設け、操作・視聴を行う構成であってもよい。
なお、本実施例において、移動体としては電車車両本体、自動車車体、飛行機車体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、多岐に渡る。本発明の画素構成を用いた表示部を有する表示パネルを適用することにより、表示パネルの小型化、低消費電力化を達成し、且つ動作が良好である表示媒体を具備する移動体を提供することができる。また特に、外部からの信号により、移動体内における表示パネルの表示を一斉に切り替えることが容易であるため、不特定多数人や非常に多くの顧客を対象とした広告表示盤、また緊急災害時の情報表示板としても極めて有用であるといえる。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた応用例について、建造物に用いた応用形態を図９８にて用いて説明する。
図９８は本発明の画素構成を用いた表示装置を表示部に有する表示パネルとして、フィルム状の基板に有機トランジスタなどのスイッチング素子を設け、自発光型の表示素子を駆動することにより表示パネル自身を湾曲させて表示可能な表示パネルとし、その応用例について説明する。図９８においては、建造物として電柱等の屋外に設けられた柱状体の有する曲面に表示パネルを具備し、ここでは柱状体として電柱９８０１に表示パネル９８０２を具備する構成について示す。
図９８に示す表示パネル９８０２は、電柱の高さの真ん中あたりに位置させ、人間の視点より高い位置に設ける。そして移動体９８０３から表示パネルを視認することにより、表示パネル９８０２における画像を認識することができる。電柱のように屋外で繰り返し林立し、林立した電柱に設けた表示パネル９８０２において同じ映像を表示させることにより、視認者は情報表示、広告表示を視認することができる。図９８において電柱９８０１に設けられた表示パネル９８０２は、外部より同じ画像を表示させることが容易であるため、極めて効率的な情報表示、及び広告効果が期待できる。また、本発明の表示パネルには、表示素子として自発光型の表示素子を設けることで、夜間であっても、視認性の高い表示媒体として有用であるといえる。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた応用例について、図９８とは別の建造物の応用形態を図１００にて説明する。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの応用例として、図１００に示す。図１００は、表示装置一体型の例としてユニットバス１０００１内の側壁に一体に取り付けられた表示パネル１０００２の例について示す。図１００に示す本発明の画素構成を用いた表示装置を表示部に有する表示パネル１０００２は、ユニットバス１０００１と一体に取り付けられており、入浴者は表示パネル１０００２の視聴が可能になる。表示パネル１０００２は入浴者が操作することで情報を表示したり、広告や娯楽手段として利用できる機能を有する。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図１００で示したユニットバス１０００１の側壁にのみ適用可能であることに限定されることなく、その形状を異ならせることにより、鏡面の一部や浴槽自体と一体にするなどありとあらゆる場所に適用可能である。
なお、本実施例において、建造物として、柱状体として電柱及びユニットバスを例としたが、本実施例はこれに限定されず、表示パネルを備えることのできる建造物であれば何でもよい。本発明の画素構成を用いた表示部を有する表示装置を適用することにより、表示装置の小型化、低消費電力化を達成し、且つ動作が良好である表示媒体を具備する移動体を提供することができる。
本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路の一例を表す回路図。 本発明の回路を具備する表示装置の模式図。 本発明の回路を具備する表示装置の模式図。 本発明の回路の一例を表す回路図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の表示装置を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の駆動方法を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の表示パネルを説明する図。 本発明の表示パネルを説明する図。 本発明の表示パネルを説明する図。 本発明の表示装置に適用可能な発光素子を説明する図。 本発明の表示パネルを説明する図。 本発明の表示パネルを説明する図。 本発明の表示パネルを説明する図。 本発明の表示パネルを説明する図。 本発明の表示パネルを説明する図。 本発明の表示パネルを説明する図。 本発明の表示パネルを説明する図。 本発明の表示パネルを説明する図。 本発明の表示装置が適用可能な電子機器を説明する図。 本発明の表示装置が適用可能な電子機器を説明する図。 本発明の表示装置が適用可能な電子機器を説明する図。 本発明の表示装置が適用可能な電子機器を説明する図。 本発明の表示装置が適用可能な電子機器を説明する図。 本発明の表示装置が適用可能な電子機器を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の画素構成を説明する図。 本発明の回路の一例を表す回路図。 本発明の表示装置を説明する図。 本発明の画素構成を説明する図。 本発明の表示装置を説明する図。 従来例の回路を表す回路図。 従来例の回路を表す回路図。 従来例の回路を説明する回路図。 本発明の回路を説明する回路図。 従来例の回路を表す回路図。 本発明の表示装置の応用例について説明する図。 本発明の表示装置の応用例について説明する図。 本発明の表示装置の応用例について説明する図。 本発明の表示装置の応用例について説明する図。 本発明の表示装置の応用例について説明する図。
符号の説明
１０１ 電流源トランジスタ
１０２ 切り替えトランジスタ
１０３ スイッチ
１０４ 容量素子
１０５ スイッチ
１０６ スイッチ
１０７ 電流源
１０８ 負荷
１０９ 配線
１１０ 配線
１１１ 配線
１１２ 配線
２０１ 破線矢印
２０２ スイッチングトランジスタ
３０１ 破線矢印
６０４ 容量素子
７０１ スイッチ
７０２ 配線
８０１ 破線矢印
９０１ 破線矢印
１１０１ 切り替えトランジスタ
１１０２ スイッチ
１２０１ 電流源トランジスタ
１２０２ 切り替えトランジスタ
１２０３ スイッチ
１２０４ 容量素子
１２０５ スイッチ
１２０７ 電流源
１２０８ 負荷
１２０９ 配線
１２１０ 配線
１２１１ 配線
１２１２ 配線
１３０１ 破線矢印
１４０１ 破線矢印
１４０４ 容量素子
１６０１ 切り替えトランジスタ
１６０２ スイッチ
１７０１ 電流源トランジスタ
１７０２ 切り替えトランジスタ
１７０３ スイッチ
１７０４ 容量素子
１７０５ スイッチ
１７０６ スイッチ
１７０７ 電流源
１７０８ 負荷
１７０９ 配線
１７１０ 配線
１７１１ 配線
１７１２ 配線
１７１３ 電流源
１７１４ スイッチ
１７１５ 配線
１８０１ 破線矢印
１９０１ 破線矢印
２００１ 破線矢印
２１０１ 電流源トランジスタ
２１０２ 切り替えトランジスタ
２１０３ スイッチ
２１０４ スイッチ
２１０５ 配線
２２０１ 破線矢印
２３０１ 破線矢印
２７０１ 電流源トランジスタ
２７０２ 切り替えトランジスタ
２８０７ 電流源
２８０９ 配線
２８１０ 配線
２８１１ 配線
２８１２ 配線
２８１５ 配線
２９０１ 破線矢印
３００１ 破線矢印
３１０１ 電流源トランジスタ
３１０２ 切り替えトランジスタ
３１０３ スイッチ
３１０４ スイッチ
３１０５ 配線
３１０６ スイッチ
３１０７ 電流源
３１０８ 配線
３２０１ 破線矢印
３３０１ 破線矢印
３４０１ 破線矢印
３５０７ 信号分割回路
３８０１ 電流源トランジスタ
３８０２ 切り替えトランジスタ
３８０３ スイッチ
３８０４ 容量素子
３８０５ スイッチ
３８０６ スイッチ
３８０７ 電流源
３８０８ 負荷
３８０９ 配線
３８１０ 配線
３９０１ 破線矢印
４００１ 破線矢印
４１０１ 破線矢印
４２０１ 表示装置
４２０２ 画素領域
４２０３ ゲート線駆動回路
４２０４ 信号線駆動回路
４２０５ シフトレジスタ
４２０６ 第１ラッチ回路
４２０７ 第２ラッチ回路
４２０８ デジタル・アナログ変換回路
４２０９ リファレンス用電流源回路
４３０１ リファレンス用電流源回路
４４００ 電流源回路
４４０１ 電流源トランジスタ
４４０２ 切り替えトランジスタ
４４０３ スイッチ用トランジスタ
４４０４ 容量素子
４４０５ スイッチ用トランジスタ
４４０６ スイッチ用トランジスタ
４４０７ 電流源
４４０８ 負荷
４４０９ 配線
４４１０ 配線
４４１１ 配線
４４１３ 配線
４６０１ 電流源トランジスタ
４６０２ 切り替えトランジスタ
４６０３ スイッチ
４６０４ 容量素子
４６０５ スイッチ
４６０６ スイッチ
４６０８ 表示素子
４６０９ 配線
４６１０ 配線
４６１１ 配線
４６１２ 対向電極
４６１４ 配線
４６１５ 配線
４７０３ スイッチングトランジスタ
４７０５ スイッチングトランジスタ
４７０６ スイッチングトランジスタ
４７１４ 配線
４８０１ 電流源
４８１２ 配線
４９０１ 信号線駆動回路
４９０２ 走査線駆動回路
４９０３ 画素部
４９０４ 画素
５００１ 配線Ａ
５００２ 配線Ｂ
５１０３ スイッチ
５１０４ 容量素子
５１０５ スイッチ
５１０６ スイッチ
５１０８ 表示素子
５１０９ 配線
５１１０ 配線
５１１１ 配線
５１１２ 対向電極
５１１４ 配線
５２０１ 電流源
５２１２ 配線
５５０１ スイッチ
５５０２ スイッチ
５５０３ プリチャージ用電流源
５５０４ 配線
５５０５ 配線
５６０１ 電流源トランジスタ
５６０２ 切り替えトランジスタ
５６０３ スイッチングトランジスタ
５６０４ 容量素子
５６０５ スイッチングトランジスタ
５６０６ スイッチングトランジスタ
５６０８ 表示素子
５６０９ 配線
５６１０ 配線
５６１１ 配線
５６１２ 対向電極
５６１４ 配線
５６１５ 配線
５７０１ 電流源
５７１２ 配線
５８０３ スイッチングトランジスタ
５８０５ スイッチングトランジスタ
５８０６ スイッチングトランジスタ
６２０１ マルチゲートトランジスタ
６５０１ スイッチ
６５０２ 配線
６６０１ 整流素子
６６０２ 配線
６７０１ 信号線駆動回路
６７０２ 画素部
６７０３ 走査線駆動回路
６７０４ 封止基板
６７０５ シール材
６７０６ 走査線駆動回路
６７０７ 空間
６７０８ 配線
６７０９ ＦＰＣ
６７１０ 基板
６７１１ ＴＦＴ
６７１２ ＴＦＴ
６７１３ 電極
６７１４ 絶縁物
６７１６ 層
６７１７ 電極
６７１８ 発光素子
６７１９ ＩＣチップ
６７２０ Ｎチャネル型ＴＦＴ
６７２１ Ｎチャネル型ＴＦＴ
６７４０ 基板
６８００ 基板
６８０１ 信号線駆動回路
６８０２ 画素部
６８０３ 走査線駆動回路
６８０４ 走査線駆動回路
６８０５ ＦＰＣ
６８０６ ＩＣチップ
６８０７ ＩＣチップ
６８０８ 封止基板
６８０９ シール材
６８１０ 基板
６８１１ 信号線駆動回路
６８１２ 画素部
６８１３ 走査線駆動回路
６８１４ 走査線駆動回路
６８１５ 第ＦＰＣ
６８１６ ＩＣチップ
６８１７ ＩＣチップ
６８１８ 封止基板
６８１９ シール材
６９００ 基板
６９０１ 周辺駆動回路
６９０２ 画素部
６９０４ 第ＦＰＣ
６９０５ ＩＣチップ
６９０６ ＩＣチップ
６９０７ 封止基板
６９０８ シール材
６９１０ 基板
６９１１ 周辺駆動回路
６９１２ 画素部
６９１３ ＦＰＣ
６９１４ ＦＰＣ
７００１ 基板
７００２ 陽極
７００３ 正孔注入層
７００４ 正孔輸送層
７００５ 発光層
７００６ 電子輸送層
７００７ 電子注入層
７００８ 陰極
７０１１ 基板
７０１２ 陽極
７０１３ 正孔注入層
７０１４ 正孔輸送層
７０１５ 発光層
７０１６ 電子輸送層
７０１７ 電子注入層
７０１８ 陰極
７１００ 基板
７１０１ 駆動用ＴＦＴ
７１０２ 電極
７１０３ 層
７１０４ 電極
７２００ 基板
７２０１ 駆動用ＴＦＴ
７２０２ 下地膜
７２０３ 電極
７２０４ 層
７２０５ 電極
７５０１ 基板
７５０２ 下地膜
７５０３ ゲート電極
７５０４ 電極
７５０５ ゲート絶縁膜
７５０６ チャネル形成領域
７５０７ ＬＤＤ領域
７５０８ 不純物領域
７５０９ チャネル形成領域
７５１０ ＬＤＤ領域
７５１１ 不純物領域
７５１２ 層間絶縁物
７５１３ 配線
７５１４ 電極
７５１５ 開口部
７５１６ 層間絶縁物
７５１７ 画素電極
７５１８ 絶縁物
７５１９ 層
７５２０ 対向電極
７５２１ 発光素子
７５２２ 駆動トランジスタ
７５２３ 容量素子
７５２４ 電極
７５２５ 容量素子
７６０１ 基板
７６０２ 下地膜
７６０３ 画素電極
７６０４ 電極
７６０５ 配線
７６０６ 配線
７６０７ Ｎ型半導体層
７６０８ Ｎ型半導体層
７６０９ 半導体層
７６１０ ゲート絶縁膜
７６１１ 絶縁膜
７６１２ ゲート電極
７６１３ 電極
７６１４ 層間絶縁物
７６１５ 層
７６１６ 対向電極
７６１７ 発光素子
７６１８ 駆動トランジスタ
７６１９ 容量素子
７６２０ 電極
７７０１ 基板
７７０２ 下地膜
７７０３ ゲート電極
７７０４ 電極
７７０５ ゲート絶縁膜
７７０６ 半導体層
７７０７ 半導体層
７７０８ Ｎ型半導体層
７７１０ Ｎ型半導体層
７７１１ 配線
７７１３ 導電層
７７１４ 画素電極
７７１５ 絶縁物
７７１６ 層
７７１７ 対向電極
７７１８ 発光素子
７７１９ 駆動トランジスタ
７７２０ 容量素子
７７２１ 電極
７７２２ 容量素子
７８０１ 絶縁物
７８０２ 絶縁物
７９０１ 表示パネル
７９０２ 画素部
７９０３ 走査線駆動回路
７９０４ 信号線駆動回路
７９１１ 回路基板
７９１２ コントロール回路
７９１３ 信号分割回路
７９１４ 接続配線
８００１ チューナ
８００２ 映像波増幅回路
８００３ 映像信号処理回路
８００４ 信号線駆動回路
８００５ 音声波増幅回路
８００６ 音声信号処理回路
８００７ スピーカー
８００８ 制御回路
８００９ 入力部
８０１０ 表示パネル
８０１１ 走査線駆動回路
８０１２ コントロール回路
８０１３ 信号分割回路
８１０２ 表示画面
８１０３ スピーカー
８１０４ 操作スイッチ
８１１０ 充電器
８１１２ 筐体
８１１３ 表示部
８１１６ 操作キー
８１１７ スピーカー部
８２０１ 表示パネル
８２０２ プリント配線基板
８２０３ 画素部
８２０４ 走査線駆動回路
８２０５ 走査線駆動回路
８２０６ 信号線駆動回路
８２０７ コントローラ
８２０８ ＣＰＵ
８２０９ メモリ
８２１０ 電源回路
８２１１ 音声処理回路
８２１２ 送受信回路
８２１３ フレキシブル配線基板
８２１４ インターフェイス部
８２１５ アンテナ用ポート
８２１６ ＶＲＡＭ
８２１７ ＤＲＡＭ
８２１８ フラッシュメモリ
８２１９ インターフェース
８２２０ 制御信号生成回路
８２２１ デコーダ
８２２２ レジスタ
８２２３ 演算回路
８２２４ ＲＡＭ
８２２５ 入力手段
８２２６ マイク
８２２７ スピーカー
８２２８ アンテナ
８３０１ 表示パネル
８３１３ ＦＰＣ
８３３０ ハウジング
８３３１ プリント基板
８３３２ スピーカー
８３３３ マイクロフォン
８３３４ 送受信回路
８３３５ 信号処理回路
８３３６ 入力手段
８３３７ バッテリー
８３３９ 筐体
８５０１ スイッチ
８５０２ 配線
８６０１ スイッチ
８６０２ 配線
８６０３ ノード
８７０１ 基板
８７０２ 下地膜
８７０３ チャネル形成領域
８７０４ 不純物領域
８７０５ 低濃度不純物領域
８７０６ ゲート絶縁膜
８７０７ ゲート電極
８７０８ 層間絶縁物
８７０９ 電極
８７１０ 層間絶縁物
８７１１ 画素電極
８７１２ 絶縁物
８７１３ 層
８７１４ 対向電極
８７１５ トランジスタ
８７１６ 発光素子
８７１７ 接合部
８７１８ 無機絶縁膜
８７１９ 配線
８７２０ 電極
８７２１ 電極
８７２２ サイドウォール
８７２３ トランジスタ
８７２４ 電極
８９０１ 信号線駆動回路
８９０２ 走査線駆動回路
８９０３ 画素部
８９０４ 画素
８９０５ 走査線駆動回路
８９０６ パルス出力回路
８９０７ パルス出力回路
８９０８ スイッチ
８９０９ スイッチ
９２０１ 電流源トランジスタ
９２０２ 切り替えトランジスタ
９２０３ スイッチ
９２０４ 容量素子
９２０５ スイッチ
９２０６ スイッチ
９２０７ 電流源
９２０８ 負荷
９２０９ 配線
９２１１ 配線
９２１２ 配線
９２１３ スイッチ
９３０１ 電流源トランジスタ
９３０２ 切り替えトランジスタ
９３０３ スイッチ
９３０４ 容量素子
９３０５ スイッチ
９３０８ 負荷
９３０９ 配線
９３１２ 配線
９３１３ スイッチ
９６０１ 電流源トランジスタ
９６０３ 切り替えスイッチ
９６０４ 容量素子
９６０５ スイッチ
９６０６ スイッチ
９６０７ 電流源
９６０８ 負荷
９６０９ 配線
９６１１ 配線
９６１２ 配線
９７０１ 電車車両本体
９７０２ 表示パネル
９７０３ 表示パネル
９７０４ 表示パネル
９８０１ 電柱
９８０２ 表示パネル
９８０３ 移動体
９９０１ 車体
９９０２ 表示パネル
１０００１ ユニットバス
１０００２ 表示パネル
１０１０１ 飛行機車体
１０１０２ 表示パネル
１０１０３ ヒンジ部
２６１０１ 基板
２６１０２ 下地膜
２６１０３ チャネル形成領域
２６１０５ 不純物領域
２６１０６ チャネル形成領域
２６１０７ ＬＤＤ領域
２６１０８ 不純物領域
２６１０９ ゲート絶縁膜
２６１１０ ゲート電極
２６１１１ 上部電極
２６１１２ 層間絶縁物
２６１１３ 配線
２６１１４ 画素電極
２６１１５ 層間絶縁物
２６１１６ 層
２６１１７ 対向電極
２６１１８ 駆動トランジスタ
２６１１９ 容量素子
２６１２０ 発光素子
２６２０２ 領域
２６３０１ 上部電極
２６３０２ 容量素子
２７１０１ 基板
２７１０２ 下地膜
２７１０３ チャネル形成領域
２７１０５ 不純物領域
２７１０６ ゲート絶縁膜
２７１０７ ゲート電極
２７１０８ 電極
２７１０９ 層間絶縁物
２７１１０ 配線
２７１１１ 電極
２７１１２ 層間絶縁物
２７１１３ 画素電極
２７１１４ 電極
２７１１５ 層間絶縁物
２７１１６ 層
２７１１７ 対向電極
２７１１８ 駆動トランジスタ
２７１１９ 容量素子
２７１２０ 発光素子
４５０１Ａ 電流源
４５０２Ａ 電流源回路
４５０３Ａ スイッチ
４９０２Ａ 走査線駆動回路
４９０２Ｂ 走査線駆動回路
５１０１Ａ 電流源トランジスタ
５１０１Ｂ 電流源トランジスタ
５１０２Ａ 切り替えトランジスタ
５１０２Ｂ 切り替えトランジスタ
５１０３Ａ スイッチＡ
５１０３Ｂ スイッチＢ
５１０５Ａ 配線Ａ
５１０５Ｂ 配線Ｂ
５１１５Ａ 配線Ａ
５１１５Ｂ 配線Ｂ
５１１６Ａ スイッチＡ
５１１６Ｂ スイッチＢ
７２０６Ｂ カラーフィルター
７２０６Ｇ カラーフィルター
７２０６Ｒ カラーフィルター
８４１０１ 筐体
８４１０２ 支持台
８４１０３ 表示部
８４２０１ 本体
８４２０２ 表示部
８４２０３ 受像部
８４２０４ 操作キー
８４２０５ 外部接続ポート
８４２０６ シャッター
８４３０１ 本体
８４３０２ 筐体
８４３０３ 表示部
８４３０４ キーボード
８４３０５ 外部接続ポート
８４３０６ ポインティングマウス
８４４０１ 本体
８４４０２ 表示部
８４４０３ スイッチ
８４４０４ 操作キー
８４４０５ 赤外線ポート
８４５０１ 本体
８４５０２ 筐体
８４５０３ 表示部Ａ
８４５０４ 表示部Ｂ
８４５０５ 部
８４５０６ 操作キー
８４５０７ スピーカー部
８４６０１ 本体
８４６０２ 表示部
８４６０３ イヤホン
８４６０４ 支持部
８４７０１ 筐体
８４７０２ 表示部
８４７０３ スピーカー部
８４７０４ 操作キー
８４７０５ 記憶媒体挿入部
８４８０１ 本体
８４８０２ 表示部
８４８０３ 操作キー
８４８０４ スピーカー
８４８０５ シャッター
８４８０６ 受像部
８４８０７ アンテナ
９３０６Ａ スイッチ
９３０７Ａ 電流源
９３１１Ａ 配線

Claims (8)

  1. 第１及び第２のスイッチと、第１及び第２のトランジスタと、を有する表示装置であって、
    前記第１のトランジスタの第１端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、第１の配線と接続され、
    前記第１のトランジスタのゲートは、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第１のスイッチの第１端子と接続され、
    前記第１のスイッチの第２端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、第２の配線と接続され、
    前記第２のトランジスタの第１端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第１のトランジスタの第２端子と接続され、
    前記第２のトランジスタのゲートは、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第１のスイッチの第１端子と接続され、
    前記第２のトランジスタの第２端子は、インダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、表示素子の第１の端子と接続され、
    前記第２のトランジスタの第２の端子は、スイッチ又はトランジスタを介さずに前記表示素子の第１の端子と接続され、
    前記表示素子の第２の端子は、スイッチ又はトランジスタを介さずに第４の配線と接続され、
    前記第２のトランジスタの第２端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第２のスイッチの第１端子と接続され、
    前記第２のスイッチの第２端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、第３の配線と接続され、
    前記第２の配線は、一定の電位を供給することができる機能を有し、
    前記一定の電位は、前記第１の配線が供給することができる電位の大きさと、前記第４の配線が供給することができる電位の大きさとの間の大きさの電位であり、
    前記第３の配線は、電流を供給することができる機能を有し、
    前記電流が前記第２のスイッチを介して供給されているときに、前記表示素子に前記電流が供給されない期間を有し、
    前記第１のトランジスタの第１端子と前記第１のトランジスタの第２端子との間、または、前記第２のトランジスタの第１端子と前記第２のトランジスタの第２端子との間を、短絡状態にする手段を有し、
    前記表示素子は、有機材料を含むＥＬ素子、有機材料及び無機材料を含むＥＬ素子、電子放出素子、又はカーボンナノチューブを有することを特徴とする表示装置。
  2. 第１乃至第３のスイッチと、第１及び第２のトランジスタと、を有する表示装置であって、
    前記第１のトランジスタの第１端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、第１の配線と接続され、
    前記第１のトランジスタのゲートは、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第１のスイッチの第１端子と接続され、
    前記第１のスイッチの第２端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、第２の配線と接続され、
    前記第２のトランジスタの第１端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第１のトランジスタの第２端子と接続され、
    前記第２のトランジスタのゲートは、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第１のスイッチの第１端子と接続され、
    前記第２のトランジスタの第２端子は、インダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、表示素子の第１の端子と接続され、
    前記第２のトランジスタの第２の端子は、スイッチ又はトランジスタを介さずに前記表示素子の第１の端子と接続され、
    前記表示素子の第２の端子は、スイッチ又はトランジスタを介さずに第４の配線と接続され、
    前記第２のトランジスタの第２端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第２のスイッチの第１端子と接続され、
    前記第２のスイッチの第２端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、第３の配線と接続され、
    前記第２の配線は、一定の電位を供給することができる機能を有し、
    前記一定の電位は、前記第１の配線が供給することができる電位の大きさと、前記第４の配線が供給することができる電位の大きさとの間の大きさの電位であり、
    前記第３の配線は、電流を供給することができる機能を有し、
    前記電流が前記第２のスイッチを介して供給されているときに、前記表示素子に前記電流が供給されない期間を有し、
    前記第３のスイッチの第１の端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第２のトランジスタの第１端子と接続され、
    前記第３のスイッチの第２の端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第１のトランジスタの第１端子、又は、前記第２のトランジスタの第２端子と接続されており、
    前記表示素子は、有機材料を含むＥＬ素子、有機材料及び無機材料を含むＥＬ素子、電子放出素子、又はカーボンナノチューブを有することを特徴とする表示装置。
  3. 請求項１又は２において、
    前記第１のスイッチ及び前記第２のスイッチはトランジスタであることを特徴とする表示装置。
  4. 第１乃至第５のトランジスタを有する表示装置であって、
    前記第１のトランジスタの第１端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、第１の配線と接続され、
    前記第１のトランジスタのゲートは、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第３のトランジスタの第１端子と接続され、
    前記第３のトランジスタの第２端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、第２の配線と接続され、
    前記第２のトランジスタの第１端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第１のトランジスタの第２端子と接続され、
    前記第２のトランジスタのゲートは、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第３のトランジスタの第１端子と接続され、
    前記第２のトランジスタの第２端子は、インダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、表示素子の第１の端子と接続され、
    前記第２のトランジスタの第２の端子は、スイッチ又はトランジスタを介さずに前記表示素子の第１の端子と接続され、
    前記表示素子の第２の端子は、スイッチ又はトランジスタを介さずに第４の配線と接続され、
    前記第２のトランジスタの第２端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第４のトランジスタの第１端子と接続され、
    前記第４のトランジスタの第２端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、第３の配線と接続され、
    前記第２の配線は、一定の電位を供給することができる機能を有し、
    前記一定の電位は、前記第１の配線が供給することができる電位の大きさと、前記第４の配線が供給することができる電位の大きさとの間の大きさの電位であり、
    前記第３の配線は、電流を供給することができる機能を有し、
    前記電流が前記第４のトランジスタを介して供給されているときに、前記表示素子に前記電流が供給されない期間を有し、
    前記第５のトランジスタの第１の端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第２のトランジスタの第１端子と接続され、
    前記第５のトランジスタの第２の端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第１のトランジスタの第１端子、又は、前記第２のトランジスタの第２端子と接続されており、
    前記表示素子は、有機材料を含むＥＬ素子、有機材料及び無機材料を含むＥＬ素子、電子放出素子、又はカーボンナノチューブを有することを特徴とする表示装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    容量素子を有し、
    前記容量素子の一方の端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第２のトランジスタのゲートと接続され、
    前記容量素子の他方の端子は、スイッチとトランジスタとインダクタと抵抗素子とダイオードとのうちの少なくとも一つを介して、又は、介さずに、前記第２のトランジスタの第２端子と接続されることを特徴とする表示装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記第１のトランジスタ及び前記第２のトランジスタは同じ導電型であることを特徴とする表示装置。
  7. ハウジング、又は、ＦＰＣと、
    請求項１乃至請求項６のいずれか一項に記載の表示装置と、
    を有する表示モジュール。
  8. アンテナ、操作キー、又は、スピーカと、
    請求項１乃至請求項６のいずれか一項に記載の表示装置、又は、請求項７に記載の表示モジュールと、
    を有する電子機器。
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US (2) US7859488B2 (ja)
JP (5) JP5695813B2 (ja)
KR (3) KR101228971B1 (ja)
CN (2) CN102148008B (ja)
TW (2) TWI485681B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015014795A (ja) * 2005-08-12 2015-01-22 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1544842B1 (en) * 2003-12-18 2018-08-22 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US7592975B2 (en) * 2004-08-27 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP2008009277A (ja) * 2006-06-30 2008-01-17 Canon Inc 電圧電流変換方法、電圧電流変換回路、及びアクティブマトリクス型表示装置
TWI324406B (en) * 2006-12-18 2010-05-01 Ind Tech Res Inst Printed circuit unit based on organic transistor
US7738050B2 (en) * 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
US20090091264A1 (en) * 2007-10-04 2009-04-09 Himax Technologies Limited Pixel circuit
GB2456005B (en) * 2007-12-28 2013-03-06 Wolfson Ltd Amplifier circuit
JP2009300866A (ja) * 2008-06-16 2009-12-24 Nec Electronics Corp 駆動回路および表示装置
JP5442234B2 (ja) * 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
KR101772639B1 (ko) * 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9899329B2 (en) 2010-11-23 2018-02-20 X-Celeprint Limited Interconnection structures and methods for transfer-printed integrated circuit elements with improved interconnection alignment tolerance
TWI424413B (zh) * 2010-12-28 2014-01-21 Au Optronics Corp 主動矩陣有機發光二極體顯示器之像素電路
US9886899B2 (en) * 2011-05-17 2018-02-06 Ignis Innovation Inc. Pixel Circuits for AMOLED displays
JP5686043B2 (ja) * 2011-06-02 2015-03-18 セイコーエプソン株式会社 電気光学装置および電子機器
US8889485B2 (en) 2011-06-08 2014-11-18 Semprius, Inc. Methods for surface attachment of flipped active componenets
WO2013018597A1 (ja) 2011-08-02 2013-02-07 シャープ株式会社 表示装置およびその駆動方法
KR102549647B1 (ko) 2011-10-18 2023-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
US10043794B2 (en) 2012-03-22 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6031954B2 (ja) * 2012-11-14 2016-11-24 ソニー株式会社 発光素子、表示装置及び電子機器
CN103021306B (zh) * 2012-12-05 2016-12-21 昆山维信诺科技有限公司 一种屏体老炼引线布线结构及其制备方法
CA2894717A1 (en) 2015-06-19 2016-12-19 Ignis Innovation Inc. Optoelectronic device characterization in array with shared sense line
CN104122805B (zh) * 2013-04-26 2016-12-28 立锜科技股份有限公司 数字卫星设备控制信号产生电路及相关的信号产生方法
US9735671B2 (en) 2013-05-17 2017-08-15 Cirrus Logic, Inc. Charge pump-based drive circuitry for bipolar junction transistor (BJT)-based power supply
WO2014186765A1 (en) 2013-05-17 2014-11-20 Cirrus Logic, Inc. Single pin control of bipolar junction transistor (bjt)-based power stage
US9496855B2 (en) 2013-07-29 2016-11-15 Cirrus Logic, Inc. Two terminal drive of bipolar junction transistor (BJT) of a light emitting diode (LED)-based bulb
US9504106B2 (en) 2013-07-29 2016-11-22 Cirrus Logic, Inc. Compensating for a reverse recovery time period of a bipolar junction transistor (BJT) in switch-mode operation of a light-emitting diode (LED)-based bulb
KR102117988B1 (ko) * 2013-10-08 2020-06-10 삼성디스플레이 주식회사 평판 표시장치 및 그의 구동방법
TWI656620B (zh) 2014-06-18 2019-04-11 愛爾蘭商艾克斯瑟樂普林特有限公司 微組裝發光二極體顯示器及照明元件
KR102275615B1 (ko) 2014-08-26 2021-07-09 엑스-셀레프린트 리미티드 마이크로 어셈블링된 하이브리드 디스플레이들 및 조명 엘리먼트들
KR102388997B1 (ko) 2014-08-29 2022-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치 및 전자 기기
KR102441803B1 (ko) 2014-09-02 2022-09-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치 및 전자 기기
US9537069B1 (en) 2014-09-25 2017-01-03 X-Celeprint Limited Inorganic light-emitting diode with encapsulating reflector
US9991163B2 (en) 2014-09-25 2018-06-05 X-Celeprint Limited Small-aperture-ratio display with electrical component
US9799719B2 (en) 2014-09-25 2017-10-24 X-Celeprint Limited Active-matrix touchscreen
US9818725B2 (en) 2015-06-01 2017-11-14 X-Celeprint Limited Inorganic-light-emitter display with integrated black matrix
US9799261B2 (en) 2014-09-25 2017-10-24 X-Celeprint Limited Self-compensating circuit for faulty display pixels
TWI556681B (zh) * 2014-11-12 2016-11-01 Light emitting diode switch circuit
US9504118B2 (en) 2015-02-17 2016-11-22 Cirrus Logic, Inc. Resistance measurement of a resistor in a bipolar junction transistor (BJT)-based power stage
US9603206B2 (en) 2015-02-27 2017-03-21 Cirrus Logic, Inc. Detection and control mechanism for tail current in a bipolar junction transistor (BJT)-based power stage
US9609701B2 (en) 2015-02-27 2017-03-28 Cirrus Logic, Inc. Switch-mode drive sensing of reverse recovery in bipolar junction transistor (BJT)-based power converters
US9871345B2 (en) 2015-06-09 2018-01-16 X-Celeprint Limited Crystalline color-conversion device
US10133426B2 (en) 2015-06-18 2018-11-20 X-Celeprint Limited Display with micro-LED front light
US11061276B2 (en) 2015-06-18 2021-07-13 X Display Company Technology Limited Laser array display
US10255834B2 (en) 2015-07-23 2019-04-09 X-Celeprint Limited Parallel redundant chiplet system for controlling display pixels
US9640108B2 (en) 2015-08-25 2017-05-02 X-Celeprint Limited Bit-plane pulse width modulated digital display system
US10380930B2 (en) 2015-08-24 2019-08-13 X-Celeprint Limited Heterogeneous light emitter display system
US10230048B2 (en) 2015-09-29 2019-03-12 X-Celeprint Limited OLEDs for micro transfer printing
US10066819B2 (en) 2015-12-09 2018-09-04 X-Celeprint Limited Micro-light-emitting diode backlight system
US9930277B2 (en) 2015-12-23 2018-03-27 X-Celeprint Limited Serial row-select matrix-addressed system
US10091446B2 (en) 2015-12-23 2018-10-02 X-Celeprint Limited Active-matrix displays with common pixel control
US9786646B2 (en) 2015-12-23 2017-10-10 X-Celeprint Limited Matrix addressed device repair
US9928771B2 (en) 2015-12-24 2018-03-27 X-Celeprint Limited Distributed pulse width modulation control
US10200013B2 (en) 2016-02-18 2019-02-05 X-Celeprint Limited Micro-transfer-printed acoustic wave filter device
US10361677B2 (en) 2016-02-18 2019-07-23 X-Celeprint Limited Transverse bulk acoustic wave filter
US10109753B2 (en) 2016-02-19 2018-10-23 X-Celeprint Limited Compound micro-transfer-printed optical filter device
EP3420582A1 (en) 2016-02-25 2019-01-02 X-Celeprint Limited Efficiently micro-transfer printing micro-scale devices onto large-format substrates
US10150326B2 (en) 2016-02-29 2018-12-11 X-Celeprint Limited Hybrid document with variable state
US10150325B2 (en) 2016-02-29 2018-12-11 X-Celeprint Limited Hybrid banknote with electronic indicia
US10193025B2 (en) 2016-02-29 2019-01-29 X-Celeprint Limited Inorganic LED pixel structure
US10153256B2 (en) 2016-03-03 2018-12-11 X-Celeprint Limited Micro-transfer printable electronic component
US10153257B2 (en) 2016-03-03 2018-12-11 X-Celeprint Limited Micro-printed display
US10008483B2 (en) 2016-04-05 2018-06-26 X-Celeprint Limited Micro-transfer printed LED and color filter structure
US10199546B2 (en) 2016-04-05 2019-02-05 X-Celeprint Limited Color-filter device
US10198890B2 (en) 2016-04-19 2019-02-05 X-Celeprint Limited Hybrid banknote with electronic indicia using near-field-communications
US9997102B2 (en) 2016-04-19 2018-06-12 X-Celeprint Limited Wirelessly powered display and system
US10360846B2 (en) 2016-05-10 2019-07-23 X-Celeprint Limited Distributed pulse-width modulation system with multi-bit digital storage and output device
US9997501B2 (en) 2016-06-01 2018-06-12 X-Celeprint Limited Micro-transfer-printed light-emitting diode device
US10453826B2 (en) 2016-06-03 2019-10-22 X-Celeprint Limited Voltage-balanced serial iLED pixel and display
US11137641B2 (en) 2016-06-10 2021-10-05 X Display Company Technology Limited LED structure with polarized light emission
JP6725173B2 (ja) * 2016-08-12 2020-07-15 アズビル株式会社 インタフェース回路
CN107799072B (zh) * 2016-09-07 2020-08-11 元太科技工业股份有限公司 电子纸显示器装置
US9980341B2 (en) 2016-09-22 2018-05-22 X-Celeprint Limited Multi-LED components
US10782002B2 (en) 2016-10-28 2020-09-22 X Display Company Technology Limited LED optical components
US10347168B2 (en) 2016-11-10 2019-07-09 X-Celeprint Limited Spatially dithered high-resolution
US10600671B2 (en) 2016-11-15 2020-03-24 X-Celeprint Limited Micro-transfer-printable flip-chip structures and methods
US10395966B2 (en) 2016-11-15 2019-08-27 X-Celeprint Limited Micro-transfer-printable flip-chip structures and methods
WO2018091459A1 (en) 2016-11-15 2018-05-24 X-Celeprint Limited Micro-transfer-printable flip-chip structures and methods
US10438859B2 (en) 2016-12-19 2019-10-08 X-Celeprint Limited Transfer printed device repair
US10832609B2 (en) 2017-01-10 2020-11-10 X Display Company Technology Limited Digital-drive pulse-width-modulated output system
US10396137B2 (en) 2017-03-10 2019-08-27 X-Celeprint Limited Testing transfer-print micro-devices on wafer
JP6841099B2 (ja) * 2017-03-15 2021-03-10 セイコーエプソン株式会社 半導体装置、発光制御回路、及び、電子機器
CN106782340B (zh) * 2017-03-16 2018-09-07 深圳市华星光电技术有限公司 一种像素驱动电路及oled显示装置
US11024608B2 (en) 2017-03-28 2021-06-01 X Display Company Technology Limited Structures and methods for electrical connection of micro-devices and substrates
JP6512259B1 (ja) * 2017-10-30 2019-05-15 セイコーエプソン株式会社 電気光学装置及び電子機器
JP7225112B2 (ja) * 2017-11-09 2023-02-20 株式会社半導体エネルギー研究所 表示装置、電子機器
US10690920B2 (en) 2018-02-28 2020-06-23 X Display Company Technology Limited Displays with transparent bezels
US11189605B2 (en) 2018-02-28 2021-11-30 X Display Company Technology Limited Displays with transparent bezels
CN108377147B (zh) * 2018-04-27 2023-11-28 张家港乐达汽车电器有限公司 一种具有按键防护功能的brt快速控制开关
US10910355B2 (en) 2018-04-30 2021-02-02 X Display Company Technology Limited Bezel-free displays
TWI669815B (zh) * 2018-06-26 2019-08-21 智晶光電股份有限公司 柔性基板側向薄膜封裝
TWI707325B (zh) * 2019-07-01 2020-10-11 友達光電股份有限公司 發光二極體驅動電路
CN114495843B (zh) * 2022-01-25 2023-09-08 江西兴泰科技股份有限公司 一种像素tft充放电面板电路结构

Family Cites Families (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216531A (en) 1990-08-28 1993-06-01 Asahi Glass Company Ltd. Projection type active matrix polymer dispersed liquid crystal display apparatus with particles of liquid crystal material randomly oriented
JP3672586B2 (ja) * 1994-03-24 2005-07-20 株式会社半導体エネルギー研究所 補正システムおよびその動作方法
US5942773A (en) 1996-06-04 1999-08-24 Fujitsu Limited Field effect transistor with reduced delay variation
US6229506B1 (en) 1997-04-23 2001-05-08 Sarnoff Corporation Active matrix light emitting diode pixel structure and concomitant method
FR2772501B1 (fr) 1997-12-15 2000-01-21 Thomson Lcd Dispositif de commande matriciel
GB9812742D0 (en) * 1998-06-12 1998-08-12 Philips Electronics Nv Active matrix electroluminescent display devices
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000056286A (ja) 1998-08-07 2000-02-25 Dainippon Printing Co Ltd 可逆表示媒体の書換装置
JP2000105350A (ja) 1998-09-30 2000-04-11 Sony Corp 三次元立体像表示方法および三次元立体像表示装置および三次元立体像表示システムおよび三次元像表示方法および三次元像表示装置
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4229513B2 (ja) * 1999-03-10 2009-02-25 三洋電機株式会社 アクティブ型ｅｌ表示装置
US6346730B1 (en) 1999-04-06 2002-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate
US6630977B1 (en) 1999-05-20 2003-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor formed around contact hole
JP2001166252A (ja) 1999-12-03 2001-06-22 Sony Corp 画像表示装置
JP2001189520A (ja) 1999-12-28 2001-07-10 Sony Corp 光源装置およびそれを用いた投射型表示装置
JP2001318627A (ja) * 2000-02-29 2001-11-16 Semiconductor Energy Lab Co Ltd 発光装置
KR100327374B1 (ko) * 2000-03-06 2002-03-06 구자홍 액티브 구동 회로
TW531901B (en) * 2000-04-27 2003-05-11 Semiconductor Energy Lab Light emitting device
CN1658266A (zh) * 2000-07-07 2005-08-24 精工爱普生株式会社 驱动电流驱动元件的驱动电路及其方法
US6828950B2 (en) 2000-08-10 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Display device and method of driving the same
JP4352598B2 (ja) 2000-08-24 2009-10-28 ソニー株式会社 液晶表示装置および携帯端末
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3736399B2 (ja) 2000-09-20 2006-01-18 セイコーエプソン株式会社 アクティブマトリクス型表示装置の駆動回路及び電子機器及び電気光学装置の駆動方法及び電気光学装置
US6864863B2 (en) 2000-10-12 2005-03-08 Seiko Epson Corporation Driving circuit including organic electroluminescent element, electronic equipment, and electro-optical device
JP4092541B2 (ja) 2000-12-08 2008-05-28 ソニー株式会社 半導体薄膜の形成方法及び半導体装置の製造方法
TWI313059B (ja) 2000-12-08 2009-08-01 Sony Corporatio
JP2002198311A (ja) 2000-12-25 2002-07-12 Sony Corp 多結晶性半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
JP2002231628A (ja) 2001-02-01 2002-08-16 Sony Corp 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
JP2002246310A (ja) 2001-02-14 2002-08-30 Sony Corp 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
JP2002246311A (ja) 2001-02-19 2002-08-30 Sony Corp 多結晶性半導体薄膜及びその形成方法、半導体装置及びその製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
WO2002075709A1 (fr) 2001-03-21 2002-09-26 Canon Kabushiki Kaisha Circuit permettant d'actionner un element electroluminescent a matrice active
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002350749A (ja) 2001-05-23 2002-12-04 Sony Corp 光変調素子駆動システム及びその駆動装置、並びに投映システム
JP2003005710A (ja) 2001-06-25 2003-01-08 Nec Corp 電流駆動回路及び画像表示装置
JP4650601B2 (ja) * 2001-09-05 2011-03-16 日本電気株式会社 電流駆動素子の駆動回路及び駆動方法ならびに画像表示装置
JP2004054200A (ja) * 2001-09-21 2004-02-19 Semiconductor Energy Lab Co Ltd 半導体装置
US20040222089A1 (en) * 2001-09-27 2004-11-11 Kazuyoshi Inoue Sputtering target and transparent electroconductive film
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
KR100940342B1 (ko) 2001-11-13 2010-02-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 구동방법
JP4074502B2 (ja) 2001-12-12 2008-04-09 セイコーエプソン株式会社 表示装置用電源回路、表示装置及び電子機器
JP2003195810A (ja) 2001-12-28 2003-07-09 Casio Comput Co Ltd 駆動回路、駆動装置及び光学要素の駆動方法
EP1331627B1 (en) 2002-01-24 2012-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving the semiconductor device
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US6885146B2 (en) 2002-03-14 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Display device comprising substrates, contrast medium and barrier layers between contrast medium and each of substrates
JP4610843B2 (ja) * 2002-06-20 2011-01-12 カシオ計算機株式会社 表示装置及び表示装置の駆動方法
JP4103500B2 (ja) 2002-08-26 2008-06-18 カシオ計算機株式会社 表示装置及び表示パネルの駆動方法
JP2004101777A (ja) 2002-09-09 2004-04-02 Sony Corp 画像形成方法及びその画像形成装置
JP4515082B2 (ja) 2002-12-03 2010-07-28 株式会社半導体エネルギー研究所 アナログ回路並びにアナログ回路を用いた表示装置及び電子機器
US6958651B2 (en) 2002-12-03 2005-10-25 Semiconductor Energy Laboratory Co., Ltd. Analog circuit and display device using the same
JP2004191603A (ja) 2002-12-10 2004-07-08 Semiconductor Energy Lab Co Ltd 表示装置およびその検査方法
KR100905472B1 (ko) 2002-12-17 2009-07-02 삼성전자주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시장치
WO2004061812A1 (ja) * 2002-12-27 2004-07-22 Semiconductor Energy Laboratory Co., Ltd. 半導体装置およびそれを用いた表示装置
JP4663327B2 (ja) * 2003-02-28 2011-04-06 株式会社半導体エネルギー研究所 半導体装置
JP2004361935A (ja) * 2003-05-09 2004-12-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその駆動方法
US7453427B2 (en) 2003-05-09 2008-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP3772889B2 (ja) 2003-05-19 2006-05-10 セイコーエプソン株式会社 電気光学装置およびその駆動装置
JP2005019955A (ja) 2003-05-30 2005-01-20 Seiko Epson Corp 薄膜パターンの形成方法及びデバイスの製造方法、電気光学装置及び電子機器
WO2004109638A1 (ja) * 2003-06-06 2004-12-16 Semiconductor Energy Laboratory Co., Ltd. 半導体装置
TWI250496B (en) * 2003-06-20 2006-03-01 Au Optronics Corp Driving method for current driven active matrix organic light emitting diode pixel
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US8378939B2 (en) 2003-07-11 2013-02-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5116206B2 (ja) * 2003-07-11 2013-01-09 株式会社半導体エネルギー研究所 半導体装置
JP4338131B2 (ja) 2003-09-30 2009-10-07 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｔｆｔアレイ、表示パネル、およびｔｆｔアレイの検査方法
US7492338B2 (en) * 2003-10-28 2009-02-17 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4111128B2 (ja) 2003-11-28 2008-07-02 カシオ計算機株式会社 表示駆動装置及び表示装置並びにその駆動制御方法
US7405713B2 (en) * 2003-12-25 2008-07-29 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic equipment using the same
CN100524790C (zh) 2004-02-02 2009-08-05 三垦电气株式会社 半导体发光元件与保护元件的复合半导体装置
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
EP1610292B1 (en) 2004-06-25 2016-06-15 Semiconductor Energy Laboratory Co., Ltd. Display device, driving method thereof and electronic device
JP5514389B2 (ja) * 2004-06-25 2014-06-04 株式会社半導体エネルギー研究所 半導体装置及び表示装置
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP4400438B2 (ja) 2004-12-13 2010-01-20 カシオ計算機株式会社 発光駆動回路及びその駆動制御方法、並びに、表示装置及びその表示駆動方法
US7663615B2 (en) 2004-12-13 2010-02-16 Casio Computer Co., Ltd. Light emission drive circuit and its drive control method and display unit and its display drive method
JP2006258172A (ja) 2005-03-16 2006-09-28 Ntn Corp 合成樹脂製保持器
TWI429327B (zh) 2005-06-30 2014-03-01 Semiconductor Energy Lab 半導體裝置、顯示裝置、及電子設備
JP5647757B2 (ja) * 2005-06-30 2015-01-07 株式会社半導体エネルギー研究所 半導体装置、発光装置、モジュール、及び電子機器
US8629819B2 (en) * 2005-07-14 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI485681B (zh) * 2005-08-12 2015-05-21 Semiconductor Energy Lab 顯示裝置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015014795A (ja) * 2005-08-12 2015-01-22 株式会社半導体エネルギー研究所 半導体装置

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