WO2013018597A1 - 表示装置およびその駆動方法 - Google Patents

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WO2013018597A1
WO2013018597A1 PCT/JP2012/068759 JP2012068759W WO2013018597A1 WO 2013018597 A1 WO2013018597 A1 WO 2013018597A1 JP 2012068759 W JP2012068759 W JP 2012068759W WO 2013018597 A1 WO2013018597 A1 WO 2013018597A1
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video signal
selection
period
signal lines
selection control
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PCT/JP2012/068759
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山本　薫
誠二 金子
小川　康行
耕平 田中
誠一 内田
泰 高丸
森　重恭
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シャープ株式会社
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    • G09G3/3614—Control of polarity reversal in general

Definitions

  • the present invention relates to a display device and a driving method thereof, and in particular, to a display device that gives a video signal common to each set to each of the video signal lines in a group of a plurality of video signal lines as a unit, and driving thereof Regarding the method.
  • SSD Source Shared Driving
  • a driving method called SSD (Source Shared Driving) (hereinafter referred to as “SSD method”) is known as one of driving methods of a display device such as a liquid crystal display device.
  • a source driver video signal line driving circuit
  • a selection circuit composed of elements is connected.
  • a predetermined number of thin film transistors among the plurality of thin film transistors is connected to each output terminal of the source driver.
  • a plurality of source lines are connected to the plurality of thin film transistors in the selection circuit.
  • the set having the predetermined number of source lines as a unit is connected to the output terminal of a common source driver through the predetermined number of thin film transistors.
  • a video signal common to each set is supplied to the source driver, and the video signal is time-divided by a selection circuit and supplied to a plurality of source lines.
  • Patent Document 1 discloses a liquid crystal display device that employs such an SSD method and in which the selection circuit is formed integrally with a liquid crystal panel.
  • a liquid crystal display device in which a selection circuit is formed integrally with a liquid crystal panel (display unit) is referred to as a “selection circuit monolithic liquid crystal display device”.
  • this selection circuit monolithic type liquid crystal display device it is possible to achieve a narrow frame and cost reduction.
  • a-Si TFT a thin film transistor (hereinafter referred to as “a-Si TFT”) using amorphous silicon (a-Si) as a semiconductor layer is driven. It is adopted as an element.
  • Patent Document 2 discloses a driving method of a display device in which a rest period T2 in which all gate lines are in a non-scanning state is provided after a scanning period T1 in which gate lines (scanning signal lines) are scanned.
  • a clock signal or the like is not supplied to the gate driver (scanning signal line driving circuit), and the image is not rewritten.
  • the gate driver scanning signal line driving circuit
  • the driving frequency of the gate line as a whole becomes about 30 Hz. For this reason, power consumption can be reduced.
  • an object of the present invention is to provide a display device adopting an SSD method (hereinafter referred to as “SSD display device”) and a driving method thereof with reduced power consumption.
  • a first aspect of the present invention is a display device,
  • a display unit including a plurality of video signal lines and a plurality of scanning signal lines intersecting with the plurality of video signal lines;
  • a scanning period in which the plurality of scanning signal lines are sequentially selected and a pause period in which all of the plurality of scanning signal lines are in a non-selected state alternate with a frame period that includes the scanning period and the pause period as a cycle.
  • a selection circuit formed integrally with the display unit and including a plurality of selection blocks;
  • a video signal line driving circuit for providing a plurality of video signals to the plurality of selected blocks,
  • a display control circuit that provides image data corresponding to the plurality of video signals to the video signal line driving circuit, and provides a plurality of selection control signals that periodically repeat on-level and off-level to each selection block;
  • Each selection block receives the video signal received by the selection block on each video signal line in a video signal line set having the same number of adjacent video signal lines as the plurality of selection control signals.
  • the display control circuit Based on time division, The display control circuit generates the plurality of selection control signals that cause the frequencies of the plurality of selection control signals in the pause period to be lower than the frequencies of the plurality of selection control signals in the scanning period.
  • the display control circuit in the first aspect of the present invention, generates the plurality of selection control signals so that amplitudes of the plurality of selection control signals in the pause period are smaller than amplitudes of the plurality of selection control signals in the scanning period. To do.
  • the pause period is longer than the scanning period.
  • the video signal line driving circuit sets the potential of the video signal in the pause period to a fixed potential.
  • Each selection block has a plurality of switching elements each having a first conduction terminal connected to a plurality of video signal lines in a video signal line set corresponding to the selection block,
  • the video signal received by the selection block is given to the second conduction terminals of the plurality of switching elements in each selection block,
  • the display control circuit supplies the plurality of selection control signals to the plurality of switching elements in each selection block.
  • a sixth aspect of the present invention is the fifth aspect of the present invention,
  • the display unit displays an image based on a plurality of primary colors;
  • a plurality of video signal lines in each video signal line set respectively correspond to the plurality of primary colors.
  • a seventh aspect of the present invention is the sixth aspect of the present invention,
  • the plurality of primary colors are three primary colors;
  • Each video signal line group consists of 3 video signal lines,
  • Each selection block has three switching elements,
  • the three video signal lines in each video signal line set correspond to the three primary colors, respectively.
  • the display unit displays an image based on a plurality of primary colors;
  • a plurality of video signal lines in each video signal line set respectively correspond to the same number of primary colors as the video signal lines among a predetermined number of primary colors larger than the number of video signal lines, and of the predetermined number of primary colors Respectively corresponding to the same number of other primary colors as the video signal lines.
  • a ninth aspect of the present invention is the eighth aspect of the present invention.
  • the plurality of primary colors are four primary colors;
  • Each video signal line group consists of two video signal lines,
  • Each selection block has two switching elements,
  • the two video signal lines in each video signal line set respectively correspond to two of the four primary colors and correspond to the other two colors of the four primary colors.
  • a tenth aspect of the present invention is the fifth aspect of the present invention,
  • the display unit displays an image based on a plurality of primary colors;
  • Each video signal line set includes video signal lines that are an integral multiple of the number of the plurality of primary colors.
  • An eleventh aspect of the present invention is the tenth aspect of the present invention,
  • the plurality of primary colors are three primary colors;
  • Each video signal line group consists of 6 video signal lines,
  • Each selection block has 6 switching elements,
  • the three video signal lines in each video signal line set correspond to the three primary colors, respectively, and the other three video signal lines in the video signal line set correspond to the three primary colors, respectively.
  • the selection circuit includes: A first selection circuit located on one side with respect to the display unit; The second selection circuit is located on the other side of the display unit.
  • the selection circuit is realized using a thin film transistor in which a semiconductor layer is formed using an oxide semiconductor.
  • a fourteenth aspect of the present invention provides any one of the first to twelfth aspects of the present invention,
  • the selection circuit is realized by using a thin film transistor in which a semiconductor layer is formed of amorphous silicon.
  • a fifteenth aspect of the present invention is a display unit including a plurality of video signal lines and a plurality of scanning signal lines orthogonal to the plurality of video signal lines, and scanning signal line driving for driving the plurality of scanning signal lines.
  • a display device driving method comprising: a display control circuit that provides image data corresponding to the plurality of video signals, and a plurality of selection control signals that periodically repeat an on level and an off level to each selection block; A scanning period in which the plurality of scanning signal lines are sequentially selected and a pause period in which all of the plurality of scanning signal lines are in a non-selected state alternate with a frame period that includes the scanning period and the pause period as a cycle.
  • Driving the plurality of scanning signal lines as shown in FIG.
  • the video signal received by the selected block is time-divided based on the plurality of selection control signals to each video signal line in a video signal line group having the same number of adjacent video signal lines as the plurality of selection control signals. And give the steps And making the frequency of the plurality of selection control signals in the pause period lower than the frequency of the plurality of selection control signals in the scanning period.
  • a sixteenth aspect of the present invention is the fifteenth aspect of the present invention, An amplitude of the plurality of selection control signals in the pause period is smaller than an amplitude of the plurality of selection control signals in the scanning period.
  • the pause period is longer than the scanning period.
  • the video signal potential in the pause period is a fixed potential.
  • the display unit and the selection circuit are integrally formed, and the selection block in the selection circuit time-divides the video signal into the plurality of video signal lines in the video signal line set.
  • one frame period includes the scanning period and the pause period.
  • the frequencies of the plurality of selection control signals in the pause period are lower than the frequencies of the plurality of selection control signals in the scanning period. For this reason, the drive frequency of the selection circuit in the entire one frame period is reduced. Thereby, power consumption is reduced. Further, since the display portion and the selection circuit are integrally formed, the frame area is reduced and the cost of the selection circuit is reduced.
  • the amplitudes of the plurality of selection control signals in the pause period are smaller than the amplitudes of the plurality of selection control signals in the scanning period. For this reason, further reduction in power consumption can be achieved.
  • the pause period becomes longer than the scanning period. For this reason, further reduction in power consumption can be achieved.
  • the same effect as that of the first aspect of the present invention can be achieved by setting the potential of the video signal to a fixed potential during the pause period.
  • a selection block can be realized by a plurality of switching elements.
  • the video signal is given to the video signal line set (a plurality of video signal lines) based on the plurality of control signals. For this reason, the influence of the noise etc. which a video signal line receives in an idle period is reduced. Thereby, the fall of display quality can be suppressed.
  • the frequencies of the plurality of selection control signals in the pause period are lower than those in the scanning period, the load on the switching element is reduced. Therefore, the threshold fluctuation in the switching element is reduced, so that a decrease in reliability of the switching element can be suppressed.
  • the same effect as that of the fifth aspect of the present invention can be achieved in a display device that displays an image based on a plurality of primary colors.
  • image display based on the three primary colors can be performed.
  • the eighth aspect of the present invention in a display device that displays an image based on a plurality of primary colors by associating a plurality of primary colors with one video signal line, the same effect as that of the fifth aspect of the present invention is obtained. Can play.
  • image display based on the four primary colors can be performed by associating the two primary colors with one video signal line.
  • image display based on the three primary colors can be performed.
  • the size of the selection circuit in the direction in which the scanning signal line extends can be halved. This doubles the layout pitch in the direction in which the scanning signal lines extend. Thereby, for example, high definition of the display unit can be achieved.
  • a selection circuit is realized using a thin film transistor in which a semiconductor layer is formed of an oxide semiconductor. Since the leakage current of the thin film transistor is sufficiently small, the frequency of the plurality of control signals in the pause period can be further reduced. For this reason, further reduction in power consumption can be achieved. In addition, since the on-state current of the thin film transistor in which the semiconductor layer is formed using an oxide semiconductor is sufficiently large, the size of the thin film transistor can be sufficiently reduced. Thereby, further narrowing of the frame can be achieved.
  • a selection circuit is realized using a thin film transistor in which a semiconductor layer is formed of amorphous silicon. For this reason, further cost reduction can be achieved.
  • the display device driving method can achieve the same effects as the first to fourth aspects of the present invention.
  • FIG. 1 is a block diagram illustrating an overall configuration of a liquid crystal display device according to a first embodiment of the present invention. It is a block diagram which shows the structure of the source driver in the said 1st Embodiment. It is a block diagram for demonstrating the structure of the selection circuit in the said 1st Embodiment. It is a circuit diagram for demonstrating the correspondence of the selection block and source line in the said 1st Embodiment. It is a signal waveform diagram for demonstrating the detailed operation
  • the gate terminal of the thin film transistor corresponds to the control terminal
  • the drain terminal corresponds to the first conduction terminal
  • the source terminal corresponds to the second conduction terminal.
  • FIG. 1 is a block diagram showing the overall configuration of an active matrix liquid crystal display device according to a first embodiment of the present invention.
  • This liquid crystal display device includes a power source 100, a DC / DC converter 110, a display control circuit 200, a source driver (video signal line driving circuit) 300, a selection circuit (selection circuit) 400, and a gate driver (scanning signal line driving circuit) 500.
  • a display unit 600 and a common electrode driving circuit 900 are provided.
  • a plurality of source lines (video signal lines) are grouped in units of a predetermined number of source lines, and each group is connected to the source driver 300 via the selection circuit 400.
  • This is a liquid crystal display device adopting a so-called SSD (Source Shared Driving) method.
  • SSD Source Shared Driving
  • the selection circuit 400 is formed on the liquid crystal display panel 700 including the display portion 600 using amorphous silicon, polycrystalline silicon, microcrystalline silicon, an oxide semiconductor (for example, IGZO) or the like. That is, in the liquid crystal display device according to this embodiment, the selection circuit 400 and the display unit 600 are formed on the same substrate (an array substrate that is one of the two substrates constituting the liquid crystal display panel). This is a selection circuit monolithic liquid crystal display device. Thereby, the frame area of the liquid crystal display device can be reduced.
  • the source driver 300 and / or the gate driver 500 may also be formed over the liquid crystal display panel 700 using amorphous silicon, polycrystalline silicon, microcrystalline silicon, an oxide semiconductor, or the like. Specific implementation examples using these amorphous silicon and IGZO will be described later.
  • the display unit 600 includes n source lines (video signal lines) SL1 to SLn, m gate lines (scanning signal lines) GL1 to GLm, source lines SL1 to SLn, and gate lines GL1 to GLm.
  • M ⁇ n pixel forming portions provided corresponding to the respective intersections are formed.
  • the m ⁇ n pixel forming portions are arranged in a matrix to constitute a pixel array.
  • Each pixel forming portion includes a pixel thin film transistor 80 which is a switching element having a gate terminal connected to a gate line passing through a corresponding intersection and a source terminal connected to a source line passing through the intersection, and the pixel thin film transistor 80
  • a pixel electrode connected to the drain terminal, a common electrode Ec which is a counter electrode provided in common to the plurality of pixel formation portions, and a pixel electrode provided in common to the plurality of pixel formation portions.
  • the liquid crystal layer is sandwiched between the electrode Ec.
  • a pixel capacitor Cp is constituted by a liquid crystal capacitor formed by the pixel electrode and the common electrode Ec.
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor in order to reliably hold the voltage in the pixel capacitor Cp.
  • the auxiliary capacitor is not directly related to the present invention, its description and illustration are omitted.
  • the pixel forming portion is configured as a set of three pixel forming portions corresponding to R, G, and B, respectively.
  • One pixel is formed by this one set.
  • the pixel formation portions corresponding to R, G, and B are referred to as “R pixel formation portion”, “G pixel formation portion”, and “B pixel formation portion”, respectively.
  • the power supply 100 supplies a predetermined power supply voltage to the DC / DC converter 110, the display control circuit 200, and the common electrode drive circuit 900.
  • the DC / DC converter 110 generates a predetermined DC voltage for operating the source driver 300 and the gate driver 500 from the power supply voltage and supplies it to the source driver 300 and the gate driver 500.
  • the common electrode drive circuit 900 gives a predetermined potential Vcom to the common electrode Ec.
  • the display control circuit 200 receives an image signal DAT and a timing signal group TG such as a horizontal synchronization signal and a vertical synchronization signal sent from the outside, and controls the digital video signal DV (image data) and image display on the display unit 600.
  • the high level side potential of the selection control signal CT is Vdd potential, and the low level side potential is Vss potential.
  • the selection control signal CT includes three-phase selection control signals CTr, CTg, and CTb. These selection control signals CTr, CTg, and CTb correspond to the R pixel forming portion, the G pixel forming portion, and the B pixel forming portion, respectively.
  • the selection control signal CTr is referred to as an “R selection control signal”
  • the selection control signal CTg is referred to as a “G selection control signal”
  • the selection control signal CTb is referred to as a “B selection control signal”.
  • the time when the high level potential changes to the low level potential from the time when each of the R selection control signal CTr, the G selection control signal CTg, and the B selection control signal CTb changes from the low level potential to the high level potential.
  • the period up to is referred to as a “switching selection period” for convenience.
  • the R selection control signal CTr, the G selection control signal CTg, and the B selection control signal CTb are out of phase with each other by one switching selection period, and each of them is only one switching selection period among the three switching selection periods. It becomes a high level potential (Vdd potential) (except for a rest period T2 described later).
  • the three switching selection period corresponds to one horizontal scanning period.
  • the source driver 300 receives the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 200, and outputs video signals to the k output signal lines OL1 to OLk, respectively.
  • SS (1) to SS (k) are given.
  • k n / 3. A detailed description of this source driver will be described later.
  • the selection circuit 400 includes an R selection control signal CTr, a G selection control signal CTg, and a B selection control signal CTb output from the display control circuit 200 and video signals SS (1) to SS output from the source driver 300. (K) is received, and these video signals SS (1) to SS (k) are time-divisionally applied to the source lines SL1 to SLn. A detailed description of the selection circuit 400 will be described later.
  • the gate driver 500 supplies the high-level potential scanning signals GS (1) to GS (m) to the gate lines GL1 to GLm, respectively. Is repeated with one frame period as a cycle.
  • the video signals SS (1) to SS (k) are applied in time division to the source lines SL1 to SLn, and the scanning signals GS (1) to GS (m) are applied to the gate lines GL1 to GLm, respectively.
  • an image based on the image signal DAT sent from the outside is displayed on the display unit 600.
  • FIG. 2 is a block diagram showing the configuration of the source driver 300 in this embodiment.
  • the source driver 300 is connected to the shift register 310 having the number of stages equal to the number of the output signal lines OL1 to OLk, the sampling latch circuit 320 connected to the shift register 310, and the sampling latch circuit 320.
  • an output circuit 330 connected to the output signal lines OL1 to OLk.
  • the shift register 310 receives the source start pulse signal SSP and the source clock signal SCK output from the display control circuit 200. Based on the source start pulse signal SSP and the source clock signal SCK, the shift register 310 transmits a pulse included in the source start pulse signal SSP from the input end to the output end in each of the three switching selection periods in each horizontal scanning period. And sequentially transfer. In response to this transfer, sampling pulses are sequentially given to the sampling latch circuit 320.
  • the sampling latch circuit 320 receives the digital video signal DV and the latch strobe signal LS output from the display control circuit 200 and the sampling pulse output from the shift register 310.
  • the sampling latch circuit 320 holds the digital video signal DV at the timing of the sampling pulse, further latches it with the latch strobe signal LS, and holds it for each switching selection period (1/3 horizontal scanning period).
  • the digital video signal DV held here is, for example, 8-bit data corresponding to each color.
  • the held digital video signal DV is supplied to the output circuit 330.
  • the output circuit 330 converts the digital video signal DV received from the sampling latch circuit 320 into an analog signal representing, for example, 256 gradations, and outputs the analog video signals to the output signal lines OL1 to OLk as video signals SS (1) to SS (k), respectively. Is done.
  • these video signals SS (1) to SS (k) are R pixel forming portions in the first switching selection period (hereinafter referred to as “first switching selection period”) in each horizontal scanning period.
  • first switching selection period hereinafter referred to as “second switching selection period”
  • the potential corresponding to the G pixel formation portion and the third switching in each horizontal scanning period.
  • the selection period hereinafter referred to as “third switching selection period”
  • the potential corresponds to the B pixel formation portion.
  • a level shift operation for shifting the potential of the video signal may be performed.
  • FIG. 3 is a block diagram for explaining the configuration of the selection circuit 400 in the present embodiment.
  • the selection circuit 400 includes k selection blocks 410 (1) to 410 (k).
  • the display unit 600 is formed with an m-row ⁇ n-column pixel matrix as described above, and the selection block is provided so as to correspond to each column of these pixel matrices on a three-to-one basis.
  • FIG. 4 is a circuit diagram for explaining the correspondence between the selection blocks 410 (1) to 410 (k) and the source lines SL1 to SLn in the present embodiment.
  • the source lines SL1 to SLn are grouped into source line groups SG1 to SGk in units of three.
  • the source line set SGj includes three source lines SL3j-2 to SL3j. These source line sets SG1 to SGk correspond to the selection blocks 410 (1) to 410 (k), respectively.
  • a source line corresponding to R (hereinafter referred to as “R source line”) in the source line set SGj is represented by reference symbol SLrj, and a source line corresponding to G (hereinafter referred to as “G source line”).
  • a source line corresponding to B (hereinafter referred to as a “B source line”) is represented by a symbol SLbj.
  • the G pixel formation portion provided corresponding to is represented by reference symbol gij
  • the B pixel formation portion provided corresponding to the intersection of the B source line SLbj and the gate line GLi is represented by reference symbol bij.
  • Each selection block is composed of three thin film transistors as shown in FIG.
  • the three thin film transistors in the selection block 410 (j) are referred to as an R thin film transistor 40r (j), a G thin film transistor 40g (j), and a B thin film transistor 40b (j), respectively.
  • an R selection control signal CTr is applied to the gate terminal, an output signal line corresponding to the selected block including the R thin film transistor is connected to the source terminal, and the R signal is connected to the drain terminal.
  • An R source line in a source line set corresponding to a selected block including a thin film transistor is connected.
  • a G selection control signal CTg is given to the gate terminal, an output signal line corresponding to the selected block including the G thin film transistor is connected to the source terminal, and the G signal is connected to the drain terminal.
  • the G source line in the source line set corresponding to the selected block including the thin film transistor is connected.
  • the gate terminal is supplied with a B selection control signal CTb, the source terminal is connected to an output signal line corresponding to the selected block including the B thin film transistor, and the drain terminal is connected to the B thin film transistor.
  • a source line for B in a source line set corresponding to a selected block including a thin film transistor is connected.
  • the source terminal and the drain terminal of the thin film transistor are switched depending on the polarity of the video signal applied to the source terminal of each thin film transistor in the selected block.
  • the terminal on the side to which the output signal line corresponding to the selected block is connected is used as the source terminal, and the source line corresponding to the selected block is used.
  • the terminal on the side to which the source line in the set is connected will be described as the drain terminal.
  • FIG. 5 is a signal waveform diagram for explaining the detailed operation of the SSD liquid crystal display device according to this embodiment.
  • one frame period is composed of a scanning period T1 and a pause period T2 provided after the scanning period T1.
  • the scanning signals GS (1) to GS (m) are sequentially set to the high level potential based on the gate clock signal GCK.
  • the suspension period T2 all of the m gate lines GL1 to GLm (scanning signals GS (1) to GS (m)) are at the low level potential.
  • the respective frequencies (hereinafter referred to as “scanning period frequencies”) of the R selection control signal CTr, the G selection control signal CTg, and the B selection control signal CTb in the scanning period T1 are denoted by reference numeral fck1.
  • the respective amplitudes (hereinafter referred to as “scanning period amplitude”) of the R selection control signal CTr, the G selection control signal CTg, and the B selection control signal CTb in the scanning period T1 are denoted by reference numeral Vck1.
  • the video signal SS (j) has a potential corresponding to the R pixel forming portion rij in each of the first switching selection period to the third switching selection period in the i-th horizontal scanning period in the scanning period T1.
  • the polarity of each video signal is inverted every switching selection period, the polarity of the video signal applied to the output signal lines adjacent to each other is inverted, and each frame period
  • the polarity inversion drive is performed by inverting the polarity of each video signal, the present invention is not limited to this.
  • the gate line GL1 is selected when the scanning signal GS (1) becomes a high level potential, the R pixel forming unit r1j, the G subpixel forming unit g1j, and the B pixel forming unit b1j can write video signals. It becomes a state.
  • a period in which the gate line GL1 is in a selected state is referred to as a “first selection period”.
  • the R selection control signal CTr is at a high level potential in the first switching selection period
  • the R thin film transistor 40r (j) shown in FIG. 4 is turned on. Therefore, the video signal SS (j) having a potential corresponding to the R pixel formation portion r1j is given to the R source line SLrj.
  • the potential of the R source line SLrj (the video signal SS (j) having a potential corresponding to the R pixel formation portion r1j) is written into the R pixel formation portion r1j. Note that in this first selection period, the odd-numbered R source lines SLrj change to positive polarity, and the even-numbered R source lines SLrj change to negative polarity.
  • the G source line SLgj and the B source line SLbj maintain the potential (Vcom potential) in the preceding pause period T2.
  • the G selection control signal CTg is at a high level potential
  • the G thin film transistor 40g (j) shown in FIG. 4 is turned on. Therefore, the video signal SS (j) having a potential corresponding to the G pixel forming portion g1j is given to the G source line SLgj.
  • the potential of the G source line SLgj (the video signal SS (j) having a potential corresponding to the G pixel formation portion g1j) is written into the G pixel formation portion g1j. Note that in this first selection period, the odd-numbered G source lines GLgj change to negative polarity, and the even-numbered G source lines SLgj change to positive polarity.
  • the R source line SLrj and the B source line SLbj maintain the potential in the first switching selection period.
  • the B selection control signal SPCkb is at a high level potential
  • the B thin film transistor 40b (j) shown in FIG. 4 is turned on. Therefore, the video signal SS (j) having a potential corresponding to the B pixel formation portion b1j is supplied to the B source line SLbj.
  • the potential of the B source line SLbj (the video signal SS (j) having a potential corresponding to the B pixel formation portion b1j) is written to the B pixel formation portion b1j. Note that in this first selection period, the odd-numbered B source lines GLbj change to positive polarity, and the even-numbered B source lines SLbj change to negative polarity.
  • the R source line SLrj and the G source line SLgj maintain the potential in the second switching selection period.
  • the pause period T2 is longer than the scanning period T1.
  • the present invention is not limited to this, and the pause period T2 may be shorter than the scanning period T1.
  • the R selection control signal CTr, the G selection control signal CTg, and the B selection control signal CTb have a period longer than the scanning period period tck1, and the first switching selection period.
  • the second switching selection period and the third switching selection period each becomes a high level potential.
  • the periods (hereinafter referred to as “pause period periods”) of the R selection control signal CTr, the G selection control signal CTg, and the B selection control signal CTb in the suspension period T2 are denoted by reference numeral tck2.
  • pause period frequencies the respective frequencies (hereinafter referred to as “pause period frequencies”) of the R selection control signal CTr, the G selection control signal CTg, and the B selection control signal CTb in the pause period T2 are denoted by reference symbol fck2.
  • pause period amplitude the respective amplitudes (hereinafter referred to as “pause period amplitude”) of the R selection control signal CTr, the G selection control signal CTg, and the B selection control signal CTb in the pause period T2 are denoted by reference sign Vck2.
  • the idle period cycle tck2 is longer than the scanning period cycle tck1. That is, the idle period frequency fck2 is lower than the scanning period frequency fck1.
  • the scanning period frequency fck1 is an integral multiple of the idle period frequency fck2.
  • the display control circuit 200 and the like can have a simple configuration.
  • the scanning period frequency fck1 is at least twice the idle period frequency fck2.
  • the idle period frequency fck2 is 1 ⁇ 2 times or less of the scanning period frequency fck1.
  • the power consumption required for driving the selection circuit 400 can be sufficiently reduced.
  • Such control of the frequency (cycle) of the selection control signal CT is performed in the display control circuit 200, for example.
  • the idle period amplitude Vck2 and the scanning period amplitude Vck1 are the same.
  • the video signal SS (j) is at the Vcom potential during the idle period T2. Further, since the scanning signals GS (1) to GS (m) do not become a high level potential during the pause period T2, the video signal is written to the R pixel forming portion rij, the G pixel forming portion gij, and the B pixel forming portion bij. Absent.
  • the R selection control signal CTr becomes a high level potential in the first switching selection period in the first period in the pause period T2 having the same length as the one horizontal scanning period (hereinafter simply referred to as “one horizontal scanning period”)
  • the R thin film transistor 40r (j) shown in FIG. 4 is turned on. Therefore, the video signal SS (j) having the Vcom potential is supplied to the R source line SLrj.
  • the G source line SLgj and the B source line SLbj maintain the potential in the preceding scanning period T1.
  • the G selection control signal CTg becomes a high level potential
  • the G thin film transistor 40g (j) shown in FIG. 4 is turned on. Therefore, the video signal SS (j) having the Vcom potential is supplied to the G source line SLgj.
  • the R source line SLrj maintains the Vcom potential
  • the B source line SLbj maintains the potential in the preceding scanning period T1.
  • the B selection control signal CTb becomes a high level potential
  • the B thin film transistor 40b (j) shown in FIG. 4 is turned on. Therefore, the video signal SS (j) having the Vcom potential is supplied to the B source line SLbj.
  • the R source line SLrj and the G source line SLgj maintain the Vcom potential.
  • the selection circuit 400 is used in the suspension period T2 in order to fix the source line to a predetermined potential (Vcom potential) in the suspension period T2. It is conceivable to keep each thin film transistor in the OFF state or keep the thin film transistor in the ON state during the rest period T2 and set each video signal to the Vcom potential.
  • the source line is in a floating state. For this reason, the source line is likely to be affected by noise or the like in the pause period T2. Since there is a parasitic capacitance between the source line and the pixel electrode, and the pixel electrode is also in a floating state, noise in the source line also affects the pixel potential due to capacitive coupling. As a result, the display quality may be degraded.
  • the potentials of the R selection control signal CTr, the G selection control signal CTg, and the B selection control signal CTb are high for each pause period tck2.
  • each of the R thin film transistor, the G thin film transistor, and the B thin film transistor is turned on. For this reason, the Vcom potential is applied to each source line at each pause period tck2. Thereby, in this embodiment, the influence of the noise etc. which a source line receives in the idle period T2 is reduced. As a result, it is possible to suppress deterioration in display quality.
  • each thin film transistor in the selection circuit 400 is kept in the on state and the video signal is set to the Vcom potential in the pause period T2, it is necessary to continuously apply a high level potential to the gate terminal of the thin film transistor. Since the gate bias stress is applied to the thin film transistor for a long time, the threshold fluctuation in the thin film transistor is increased. As a result, the thin film transistor is lowered. On the other hand, in the present embodiment, the high-level potential is only given to the gate terminal of each thin film transistor in the selection circuit 400 for each pause period tck2. Thereby, in this embodiment, since the gate bias stress applied to the thin film transistor is reduced, the threshold fluctuation in the thin film transistor is reduced. As a result, it is possible to suppress a decrease in dynamic performance (reliability) of the thin film transistor M2.
  • a-Si or an oxide semiconductor can be used for the semiconductor layer of each thin film transistor in the selection circuit 400 in this embodiment.
  • the oxide semiconductor typically, InGaZnO x (hereinafter referred to as “IGZO”), which is an oxide semiconductor mainly containing indium, gallium, zinc, and oxygen, is used. It is not limited. For example, any oxide semiconductor containing at least one of indium, gallium, zinc, copper, silicon, tin, aluminum, calcium, germanium, and lead may be used.
  • FIG. 6 is a graph showing drain current-gate voltage characteristics of a TFT using a-Si TFT and IGZO as a semiconductor layer (hereinafter referred to as “IGZOTFT”).
  • the horizontal axis represents the gate voltage Vg
  • the vertical axis represents the drain current Ids.
  • the leakage current of the IGZOTFT is 1/1000 or less of the leakage current of the a-Si TFT
  • the on-current of the IGZOTFT is about 20 times the on-current of the a-Si TFT.
  • the driving power of the selection circuit 400 is reduced even when the a-Si TFT is used as this thin film transistor. It can be reduced (1/100 or less).
  • the IGZOTFT has a large on-state current as described above, when the IGZOTFT is used, the size of the TFT can be reduced to about 1/20 compared to the case where the a-Si TFT is used.
  • this embodiment can be realized at a lower cost than when an IGZO TFT is used.
  • the idle period T2 is provided after the scanning period T1 within one frame period.
  • the potentials of the R selection control signal CTr, the B selection control signal CTb, and the G selection control signal CTg become high for each pause period tck2 in the pause period T2.
  • the R thin film transistor, the B thin film transistor, and the G thin film transistor are each turned on every idle period cycle tck2. This reduces the influence of noise and the like that the source line receives during the pause period T2, and threshold fluctuations in the R thin film transistor, the B thin film transistor, and the G thin film transistor. Accordingly, it is possible to suppress deterioration in display quality and to improve the reliability of the R thin film transistor, the B thin film transistor, and the G thin film transistor.
  • the pause period T2 is provided longer than the scanning period T1, further power consumption can be achieved.
  • the leakage current of the IGZOTFT is sufficiently small, so that the idle period frequency fck2 can be further reduced. For this reason, power consumption can be reduced.
  • the TFT size can be sufficiently reduced. Thereby, further narrowing of the frame can be achieved.
  • FIG. 7 is a circuit diagram for explaining the configuration of the selection circuit 400 and the correspondence between the selection blocks 410 (1) to 410 (k) and the source lines SL1 to SLn in the modification of the present embodiment.
  • the selection control signal CT includes six-phase selection control signals CTr1, CTg1, CTb1, CTr2, CTg2, and CTb2.
  • the selection control signals CTr1 and CTr2 correspond to the R pixel formation unit
  • the selection control signals CTg1 and CTg2 correspond to the G pixel formation unit
  • the selection control signals CTb1 and CTb2 correspond to the B pixel formation unit.
  • the source line groups SG1 to SGk are grouped in units of six.
  • Each source line group has two source lines corresponding to the same color.
  • first R source line one of the two R source lines (hereinafter referred to as “first R source line”) and the other (hereinafter referred to as “second R source line”) in the source line set SGj are denoted by reference characters SLrj_1.
  • second G source line one of the two G source lines (hereinafter referred to as “first G source line”) and the other (hereinafter referred to as “second G source line”) are denoted by reference numerals SLgj_1 and SLgj_2, respectively.
  • first B source line first B source line
  • second B source line second B source line
  • the R pixel forming portion provided corresponding to the intersection of the first G is represented by rij_2
  • the G pixel forming portion provided corresponding to the intersection of the first G source line SLgj_1 and the gate line GLi is represented by gij_1
  • a G pixel forming portion provided corresponding to the intersection of the 2G source line SLgj_2 and the gate line GLi is denoted by reference symbol gij_2
  • the pixel formation portion is denoted by reference numeral bij_1, and the second B source line SLbj_2 and the gate line GLi are connected to each other.
  • the B pixel formation portions provided in correspondence to the difference point is indicated by reference numeral Bij_2.
  • the six source lines in each source line set in this modification correspond to the three primary colors (that is, 2 ⁇ 3 primary colors) for two pixels, respectively.
  • the selection block 410 (j) includes six thin film transistors 40r1 (j), 40g1 (j), 40b1 (j), 40r2 (j), 40g2 (j), and 40b2 (j).
  • the six thin film transistors 40r1 (j), 40g1 (j), 40b1 (j), 40r2 (j), 40g2 (j), and 40b2 (j) are respectively the first R source line and the first G in the source line set SGj. This corresponds to the source line for 1B, the source line for 1B, the source line for 2R, the source line for 2G, and the source line for 2B.
  • FIG. 8 is a signal waveform diagram for explaining the detailed operation of the SSD type liquid crystal display device according to this modification.
  • a video signal is given to each video signal line by repeating one horizontal scanning period consisting of six switching selection periods in the scanning period T1.
  • the basic operation in the scanning period T1 is the same as that in the first embodiment, and a description thereof will be omitted.
  • the basic operation in the suspension period T2 is also the same as that in the first embodiment, and a description thereof will be omitted.
  • the number of output terminals (the number of output signal lines) of the source driver 300 is reduced as compared with the first embodiment, so that further cost reduction can be achieved.
  • FIG. 9 is a signal waveform diagram for explaining the detailed operation of the liquid crystal display device according to the second embodiment of the present invention. Since the present embodiment is the same as the first embodiment except for the operation during the suspension period, the description of the same portion is omitted.
  • the pause period amplitude Vck2 is smaller than the scanning period amplitude Vck1.
  • the idle period amplitude Vck2 needs to be larger than the threshold voltage of the thin film transistor. That is, the pause period amplitude Vck2 in the present embodiment is smaller than the scanning period amplitude Vck1 and larger than the threshold voltage of each thin film transistor in the selection circuit 400.
  • the idle period amplitude Vck2 that is the amplitude of each of the R selection control signal CTr, the G selection control signal CTg, and the B selection control signal CTb in the pause period T2 is R-use in the scan period T1. It is smaller than the scanning period amplitude Vck1, which is the amplitude of each of the selection control signal CTr, the G selection control signal CTg, and the B selection control signal CTb. For this reason, further reduction in power consumption can be achieved.
  • the gate bias stress applied to the R thin film transistor, the G thin film transistor, and the B thin film transistor is further reduced during the suspension period T2, the R thin film transistor, the G thin film transistor, and the B thin film transistor are further improved in reliability. Can be achieved.
  • FIG. 10 is a circuit diagram for explaining the configuration of the selection circuit 400 and the correspondence between the selection blocks 410 (1) to 410 (k) and the source lines SL1 to SLn in the third embodiment of the present invention. .
  • this embodiment is the same as the first embodiment except for the configuration of the selection circuit 400 and the detailed operation of the liquid crystal display device, and thus the description of the same parts is omitted.
  • a color image display using the four primary colors RGBY is performed.
  • the pixel forming portion is configured as a set of four pixel forming portions corresponding to R, G, B, and Y, respectively. One pixel is formed by this one set.
  • the pixel forming portion corresponding to Y is referred to as “Y pixel forming portion”.
  • One pixel composed of RGBY includes an R pixel formation portion and a B pixel formation portion provided corresponding to the preceding gate line in each gate line set, and a Y provided corresponding to the gate line subsequent to the gate line. This is realized by the pixel forming unit and the G pixel forming unit.
  • the selection control signal CT is composed of two-phase selection control signals CTry and CTbg.
  • the selection control signal CTry corresponds to the R pixel formation portion and the Y pixel formation portion
  • the selection control signal CTbg corresponds to the B pixel formation portion and the G pixel formation portion.
  • the selection control signal CTry is referred to as “RY selection control signal”
  • the selection control signal CTbg is referred to as “BG selection control signal”.
  • switch selection is performed for the period from the time when each of the RY selection control signal CTry and the BG selection control signal CTbg changes from the low level potential to the high level potential until the time when the RY selection control signal CTbg changes from the high level potential to the low level potential.
  • the RY selection control signal CTry and the BG selection control signal CTbg are out of phase with each other by one switching selection period, and both are at a high level potential (Vdd potential) only during one switching selection period in the two switching selection period. (However, excluding the suspension period T2).
  • the two switching selection period corresponds to one horizontal scanning period.
  • the selection circuit 400 in the present embodiment is configured by k selection blocks 410 (1) to 410 (k) as in the first embodiment.
  • Output signal lines OL1 to OLk are connected to (corresponding to) the selection blocks 410 (1) to 410 (k), respectively.
  • two different source lines are connected to each of the selection blocks 410 (1) to 410 (k).
  • Each selection block is provided with an RY selection control signal CTry and a BG selection control signal CTbg.
  • the source lines SL1 to SLn are grouped into source line groups SG1 to SGk in units of two.
  • the source line set SGj is composed of two source lines SL2j-1 and SL2j. These source line sets SG1 to SGk correspond to the selection blocks 410 (1) to 410 (k), respectively.
  • a source line corresponding to R and Y (hereinafter referred to as “RY source line”) in the source line set SGj is represented by reference symbol SLryj, and a source line corresponding to B and G (hereinafter referred to as “BG source line”). ”) Is represented by the symbol SLbgj.
  • the R pixel forming portion provided corresponding to the intersection of the RY source line SLryj and the gate line GL2i-1 is represented by reference numeral rij and corresponds to the intersection of the BG source line SLbgj and the gate line GL2i-1.
  • a G pixel forming portion provided corresponding to an intersection with the line GL2i is represented by reference symbol gij.
  • Each selection block is composed of two thin film transistors as shown in FIG.
  • the two thin film transistors in the selection block 410 (j) are referred to as an RY thin film transistor 40ry (j) and a BG thin film transistor 40bg (j), respectively.
  • the gate terminal is supplied with the RY selection control signal CTry, the source terminal is connected to the output signal line corresponding to the selected block including the RY thin film transistor, and the drain terminal is connected to the RY thin film transistor.
  • RY source lines in a source line set corresponding to a selected block including a thin film transistor are connected.
  • a BG selection control signal CTbg is given to the gate terminal, an output signal line corresponding to the selected block including the BG thin film transistor is connected to the source terminal, and the BG use is connected to the drain terminal.
  • a BG source line in a source line set corresponding to a selected block including a thin film transistor is connected.
  • Such a selection circuit 400 realizes an operation of applying the video signals SS (1) to SS (k) to the source lines SL1 to SLn in a time division manner.
  • FIG. 11 is a signal waveform diagram for explaining the detailed operation of the SSD liquid crystal display device according to this embodiment.
  • these video signals SS (1) to SS (k) become potentials corresponding to the Y pixel forming portion in the first switching selection period in the subsequent one horizontal scanning period among the two consecutive horizontal scanning periods, and In the second switching selection period in the subsequent one horizontal scanning period, the potential corresponds to the G pixel formation portion.
  • the RY selection control signal CTry and the BG selection control signal CTbg are at high level potentials in the first switching selection period and the second switching selection period, respectively. That is, each cycle of the RY selection control signal CTry and the BG selection control signal CTbg is one horizontal scanning period (two switching selection periods).
  • the R selection control signal CTr in the scanning period T1 in the first embodiment is also used for the respective periods of the RY selection control signal CTry and the BG selection control signal CTbg in the scanning period T1 in the present embodiment.
  • the respective periods of the G selection control signal CTg and the B selection control signal CTb they are referred to as “scanning period period tck1”.
  • the R selection control signal CTr in the scanning period T1 in the first embodiment Similarly to the frequencies of the G selection control signal CTg and the B selection control signal CTb, they are referred to as “scan period frequency fck1”.
  • the gate line GL1 is selected (becomes the first selection period), so that the R pixel formation portion r1j and the B pixel formation portion b1j can write a video signal. It becomes a state.
  • the RY selection control signal CTry is at a high level potential in the first switching selection period
  • the RY thin film transistor 40ry (j) shown in FIG. 10 is turned on. Therefore, the video signal SS (j) having a potential corresponding to the R pixel formation portion r1j is given to the RY source line SLryj.
  • the potential of the RY source line SLryj (the video signal SS (j) having a potential corresponding to the R pixel formation portion r1j) is written into the R pixel formation portion r1j.
  • the odd-numbered RY source lines SLryj change to positive polarity
  • the even-numbered RY source lines SLryj change to negative polarity.
  • the BG source line SLbgj maintains the potential (Vcom potential) in the preceding pause period T2.
  • the BG selection control signal CTbg becomes a high level potential
  • the BG thin film transistor 40bg (j) shown in FIG. 10 is turned on. Therefore, the video signal SS (j) having a potential corresponding to the B pixel formation portion b1j is supplied to the BG source line SLbgj.
  • the potential of the BG source line SLbgj (the video signal SS (j) having a potential corresponding to the B pixel formation portion b1j) is written into the B pixel formation portion b1j.
  • the odd-numbered BG source line SLbgj changes to negative polarity
  • the even-numbered BG source line SLbgj changes to positive polarity.
  • the RG source line SLryj maintains the potential in the first switching selection period.
  • the gate line GL2 is in a selected state, so that the Y pixel forming portion y1j and the G pixel forming portion g1j are in a state in which a video signal can be written.
  • a period during which the gate line GL2 is in a selected state is referred to as a “second selection period”.
  • the RY thin film transistor 40ry (j) is turned on as in the first switching selection period of the first selection period, but the RY source line SLryj has a potential corresponding to the Y pixel formation portion y1j.
  • a video signal SS (j) is given.
  • the potential of the RY source line SLryj (the video signal SS (j) having a potential corresponding to the Y pixel formation portion y1j) is written to the Y pixel formation portion y1j.
  • the RY source line SLryj has the same polarity as that in the first selection period.
  • the BG source line SLbgj maintains the potential in the second switching selection period of the first selection period.
  • the BG thin film transistor 40bg (j) is turned on as in the second switching selection period of the first selection period, but the BG source line SLbgj has a G pixel forming portion.
  • a video signal SS (j) having a potential corresponding to g1j is supplied.
  • the potential of the BG source line SLbgj (the video signal SS (j) having a potential corresponding to the G pixel formation portion g1j) is written into the G pixel formation portion g1j.
  • the BG source line SLbgj has the same polarity as that in the first selection period.
  • the RY source line SLrj maintains the potential in the first switching selection period of the second selection period.
  • the operation of the liquid crystal display device in the suspension period T2 will be described with reference to FIGS.
  • the RY selection control signal CTry and the BG selection control signal CTbg are longer than the scanning period period tck1, and are respectively in the first switching selection period and the second switching selection period. High level potential.
  • the R selection control signal CTr during the pause period T2 in the first embodiment is also used for each cycle of the RY selection control signal CTry and the BG selection control signal CTbg during the pause period T2 in the present embodiment.
  • the periods of the G selection control signal CTg and the B selection control signal CTb are referred to as “pause period period tck2.”
  • the R selection control signal CTr in the suspension period T2 in the first embodiment Similarly to the frequencies of the G selection control signal CTg and the B selection control signal CTb, they are referred to as “pause period frequency fck2.”
  • the pause period cycle tck2 is longer than the scanning period cycle tck1. That is, the idle period frequency fck2 is lower than the scanning period frequency fck1. Note that the relationship between the scanning period frequency fck1 and the idle period frequency fck2 is the same as that in the first embodiment, and a description thereof will be omitted.
  • the video signal SS (j) is at the Vcom potential. Further, since the scanning signals GS (1) to GS (m) do not become a high level potential during the rest period T2, the R pixel formation unit rij, the G pixel formation unit gij, the B pixel formation unit bij, and the Y pixel formation unit yij No video signal is written.
  • the RY selection control signal CTry becomes a high level potential in the first switching selection period
  • the RY thin film transistor 40ry (j) shown in FIG. 10 is turned on. Therefore, the video signal SS (j) having the Vcom potential is supplied to the RY source line SLryj.
  • the BG source line SLbgj maintains the potential in the preceding scanning period T1.
  • the BG selection control signal CTbg becomes a high level potential
  • the BG thin film transistor 40bg (j) shown in FIG. 10 is turned on. Therefore, the video signal SS (j) having the Vcom potential is supplied to the BG source line SLbgj. Note that the RY source line SLryj maintains the Vcom potential in the second switching selection period.
  • the same effect as in the first embodiment can be achieved in a liquid crystal display device in which pixels of RGBY are formed across two gate lines.
  • FIG. 12 is a circuit diagram for explaining the configuration of the selection circuit 400 according to the fifth embodiment of the present invention. Since this embodiment is the same as the first embodiment except for the configuration of the selection circuit 400, the description of the same portion is omitted. As shown in FIG. 12, the selection circuit 400 in this embodiment is configured separately on both sides (upper and lower sides in FIG. 12) of the display unit 600. Hereinafter, the side on which the source driver 300 is arranged with respect to the display unit 600 is referred to as “upper side”, and the opposite side of the upper side with respect to the display unit 600 is referred to as “lower side”.
  • the upper part of the display unit 600 corresponds to the first selection circuit
  • the lower part of the display unit 600 corresponds to a second selection circuit.
  • the first selection circuit and the second selection circuit share each selection block. More specifically, each selection block in the selection circuit 400 is configured separately on the upper side and the lower side of the display unit 600.
  • the odd-numbered selection block counted from the side where the gate driver 500 is arranged is composed of an R thin film transistor and a B thin film transistor arranged on the upper side, and a G thin film transistor arranged on the lower side.
  • the even-numbered selection block counted from the side where the gate driver 500 is arranged is composed of the G thin film transistor arranged on the upper side, and the R thin film transistor and the B thin film transistor arranged on the lower side.
  • a video signal is given to the source terminals of the R thin film transistor, the G thin film transistor, and the B thin film transistor arranged on the lower side by wiring extending from the upper side to the lower side of the display portion 600. Note that the connection of each thin film transistor and the signal given to each thin film transistor are the same as in the first embodiment, and a description thereof will be omitted.
  • the number of thin film transistors (respective sizes of the first selection circuit and the second selection circuit) in the selection circuit 400 necessary for the upper side and the lower side of the display unit 600 is the same as that of the first embodiment.
  • the number of thin film transistors in the selection circuit 400 in the embodiment is about half. For this reason, the layout pitch in the extending direction of the gate line is doubled. Thereby, for example, it becomes possible to deal with a higher-definition liquid crystal display panel.
  • color image display is performed using a combination of the four primary colors RGBY, but the present invention is not limited to this.
  • the present invention can also be applied to color image display using a combination of other four primary colors such as RGBW.
  • each source line set may be constituted by source lines such as 9, 12, 15,...
  • each selected block is configured by the same number of thin film transistors as the number of source lines constituting the source line set.
  • the thin film transistors are all assumed to be n-channel type, but the present invention is not limited to this. The present invention can be applied even if the thin film transistor is a p-channel type.
  • the liquid crystal display device has been described as an example, but the present invention is not limited to this.
  • the present invention can also be applied to other display devices such as organic EL (Electro Luminescence) display devices.
  • organic EL Electro Luminescence
  • the above-described embodiments can be variously modified and implemented without departing from the spirit of the present invention.
  • an SSD display device with reduced power consumption and a method for controlling a selection circuit in the display device can be provided.
  • the present invention can be applied to an SSD display device.

Abstract

　消費電力を低減したＳＳＤ方式の表示装置を提供する。　選択回路（４００）はｋ個の選択ブロック（４１０（１）～４１０（ｋ））により構成されている。各選択ブロックは、３つの薄膜トランジスタにより構成されている。これらの３つの薄膜トランジスタのゲート端子には、３相の選択制御信号（ＣＴ）がそれぞれ与えられる。走査期間（Ｔ１）の後に休止期間（Ｔ２）が設けられる。休止期間（Ｔ２）では、休止期間周波数（ｆｃｋ２）の選択制御信号（ＣＴ）に基づいて、各選択ブロック内の３つの薄膜トランジスタがオン状態になる。休止期間周波数（ｆｃｋ２）は走査期間周波数（ｆｃｋ１）よりも低い。

Description

表示装置およびその駆動方法
　本発明は、表示装置およびその駆動方法に関し、特に、複数の映像信号線を単位とする組おける映像信号線のそれぞれに、各組に共通の映像信号を時分割して与える表示装置およびその駆動方法に関する。
　従来、液晶表示装置等の表示装置の駆動方式の１つとして、ＳＳＤ（Ｓｏｕｒｃｅ　Ｓｈａｒｅｄ　Ｄｒｉｖｉｎｇ：ソース・シェアド・ドライビング）と呼ばれる駆動方式（以下「ＳＳＤ方式」という）が知られている。このＳＳＤ方式を採用した液晶表示装置では、液晶パネルにおける複数のソースライン（映像信号線）を駆動するためのソースドライバ（映像信号線駆動回路）の複数の出力端子に、複数の薄膜トランジスタ等のスイッチング素子により構成される選択回路が接続される。ソースドライバの各出力端子には、上記複数の薄膜トランジスタのうちの所定数の薄膜トランジスタが接続される。この選択回路内の複数の薄膜トランジスタには複数のソースラインが接続される。すなわち、この液晶表示装置では、上記所定数のソースラインを単位とする組が上記所定数の薄膜トランジスタをそれぞれ介して共通のソースドライバの出力端子に接続される。そして、各組に共通の映像信号がソースドライバに与えられ、選択回路によりこの映像信号が時分割されて複数のソースラインに与えられる。このようなＳＳＤ方式を採用することにより、ソース端ドライバの出力端子数を削減することができる。
　特許文献１には、このようなＳＳＤ方式を採用し、上記選択回路を液晶パネルと一体的に形成した液晶表示装置が開示されている。以下では、選択回路を液晶パネル（表示部）と一体的に形成した液晶表示装置を「選択回路モノリシック型の液晶表示装置」という。この選択回路モノリシック型の液晶表示装置によれば、狭額縁化および低コスト化を図ることができる。なお、この選択回路モノリシック型の液晶表示装置では、特許文献１に開示されているように、アモルファスシリコン（ａ－Ｓｉ）を半導体層に用いた薄膜トランジスタ（以下「ａ－ＳｉＴＦＴ」という）等が駆動素子として採用されている。
　ところで、特許文献２には、ゲートライン（走査信号線）を走査する走査期間Ｔ１の後に、全てのゲートラインを非走査状態にする休止期間Ｔ２を設ける表示装置の駆動方法が開示されている。この休止期間Ｔ２では、ゲートドライバ（走査信号線駆動回路）にクロック信号等が与えられず、画像の書き換えが行われない。このため、走査期間Ｔ１においてゲートラインを６０Ｈｚで走査したとしても、例えばこの走査期間Ｔ１の同じ長さの休止期間Ｔ２を設けることにより、全体としてのゲートラインの駆動周波数が３０Ｈｚ程度になる。このため、低消費電力化を図ることができる。
日本の特開２０１０－１０２２６６号公報 日本の特開２００１－３１２２５３号公報
　従来から、表示装置等の電子機器には低消費電力化が求められている。
　そこで、本発明は、消費電力を低減した、ＳＳＤ方式を採用した表示装置（以下「ＳＳＤ方式の表示装置」という）およびその駆動方法を提供することを目的とする。
　本発明の第１の局面は、表示装置であって、
　複数の映像信号線および該複数の映像信号線と交差する複数の走査信号線を含む表示部と、
　前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するための走査信号線駆動回路と、
　前記表示部と一体的に形成され、複数の選択ブロックを含む選択回路と、
　前記複数の選択ブロックにそれぞれ複数の映像信号を与える映像信号線駆動回路と、
　前記映像信号線駆動回路に前記複数の映像信号に対応する画像データを与え、各選択ブロックにオンレベルとオフレベルとを周期的に繰り返す複数の選択制御信号を与える表示制御回路とを備え、
　各選択ブロックが、前記複数の選択制御信号と同数の互いに隣接する映像信号線を単位とする映像信号線組における各映像信号線に、該選択ブロックが受け取る前記映像信号を該複数の選択制御信号に基づいて時分割して与え、
　前記表示制御回路が、前記休止期間における前記複数の選択制御信号の周波数を前記走査期間における該複数の選択制御信号の周波数よりも低くする該複数の選択制御信号を生成することを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記表示制御回路が、前記休止期間における前記複数の選択制御信号の振幅を前記走査期間における該複数の選択制御信号の振幅よりも小さくするように該複数の選択制御信号を生成することを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記休止期間が前記走査期間よりも長いことを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　前記映像信号線駆動回路が、前記休止期間における前記映像信号の電位を固定電位にすることを特徴とする。
　本発明の第５の局面は、本発明の第１の局面において、
　各選択ブロックは、該選択ブロックに対応する映像信号線組内の複数の映像信号線にそれぞれ第１導通端子が接続された複数のスイッチング素子を有し、
　各選択ブロックにおける前記複数のスイッチング素子の第２導通端子には、該選択ブロックが受け取る前記映像信号が与えられ、
　前記表示制御回路が、各選択ブロックにおける前記複数のスイッチング素子にそれぞれ前記複数の選択制御信号を与えることを特徴とする。
　本発明の第６の局面は、本発明の第５の局面において、
　前記表示部が複数の原色に基づく画像を表示し、
　各映像信号線組における複数の映像信号線が、前記複数の原色にそれぞれ対応することを特徴とする。
　本発明の第７の局面は、本発明の第６の局面において、
　前記複数の原色が３原色であり、
　各映像信号線組が３本の映像信号線からなり、
　各選択ブロックが３つのスイッチング素子を有し、
　各映像信号線組における前記３本の映像信号線が、前記３原色にそれぞれ対応することを特徴とする。
　本発明の第８の局面は、本発明の第５の局面において、
　前記表示部が複数の原色に基づく画像を表示し、
　各映像信号線組における複数の映像信号線が、該映像信号線数よりも多い所定数の原色のうちの、該映像信号線と同数の原色にそれぞれ対応すると共に、該所定数の原色のうちの、該映像信号線と同数の他の原色にそれぞれ対応することを特徴とする。
　本発明の第９の局面は、本発明の第８の局面において、
　前記複数の原色が４原色であり、
　各映像信号線組が２本の映像信号線からなり、
　各選択ブロックが２つのスイッチング素子を有し、
　各映像信号線組における前記２本の映像信号線が、前記４原色のうちの２色にそれぞれ対応すると共に、該４原色のうちの他の２色にそれぞれ対応することを特徴とする。
　本発明の第１０の局面は、本発明の第５の局面において、
　前記表示部が複数の原色に基づく画像を表示し、
　各映像信号線組が、前記複数の原色の数の整数倍の映像信号線からなることを特徴とする。
　本発明の第１１の局面は、本発明の第１０の局面において、
　前記複数の原色が３原色であり、
　各映像信号線組が６本の映像信号線からなり、
　各選択ブロックが６つのスイッチング素子を有し、
　各映像信号線組における３本の映像信号線が前記３原色にそれぞれ対応し、該映像信号線組における他の３本の映像信号線が該３原色にそれぞれ対応することを特徴とする。
　本発明の第１２の局面は、本発明の第１の局面において、
　前記選択回路は、
　　前記表示部に対して一方に位置する第１選択回路と、
　　前記表示部に対して他方に位置する第２選択回路とにより構成されることを特徴とする。
　本発明の第１３の局面は、本発明の第１の局面から第１２の局面までのいずれかにおいて、
　前記選択回路が、酸化物半導体により半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする。
　本発明の第１４の局面は、本発明の第１の局面から第１２の局面までのいずれかにおいて、
　前記選択回路が、アモルファスシリコンにより半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする。
　本発明の第１５の局面は、複数の映像信号線および該複数の映像信号線に直交する複数の走査信号線を含む表示部と、該複数の走査信号線を駆動するための走査信号線駆動回路と、該表示部と一体的に形成され、複数の選択ブロックを含む選択回路と、該複数の選択ブロックにそれぞれ複数の映像信号を与える映像信号線駆動回路と、該映像信号線駆動回路に該複数の映像信号に対応する画像データを与え、各選択ブロックにオンレベルとオフレベルとを周期的に繰り返す複数の選択制御信号を与える表示制御回路とを備える表示装置の駆動方法であって、
　前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するステップと、
　前記複数の選択制御信号と同数の互いに隣接する映像信号線を単位とする映像信号線組における各映像信号線に、該選択ブロックが受け取る前記映像信号を前記複数の選択制御信号に基づいて時分割して与えるステップと、
　前記休止期間における前記複数の選択制御信号の周波数を、前記走査期間における該複数の選択制御信号の周波数よりも低くするステップとを備えることを特徴とする。
　本発明の第１６の局面は、本発明の第１５の局面において、
　前記休止期間における前記複数の選択制御信号の振幅が、前記走査期間における該複数の選択制御信号の振幅よりも小さいことを特徴とする。
　本発明の第１７の局面は、本発明の第１５の局面において、
　前記休止期間が前記走査期間よりも長いことを特徴とする。
　本発明の第１８の局面は、本発明の第１５の局面において、
　前記休止期間における前記映像信号の電位が固定電位であることを特徴とする。
　本発明の第１の局面によれば、表示部と選択回路とが一体的に形成され、選択回路内の選択ブロックが映像信号線組内の複数の映像信号線に映像信号を時分割して与える表示装置において、１フレーム期間が上記走査期間および上記休止期間からなる。この休止期間における複数の選択制御信号の周波数は、走査期間における複数の選択制御信号の周波数よりも低くなる。このため、１フレーム期間全体での選択回路の駆動周波数が低減される。これにより、消費電力が低減される。また、表示部と選択回路とが一体的に形成されているので、額縁面積が縮小されると共に、選択回路のコストが低減される。
　本発明の第２の局面によれば、休止期間における複数の選択制御信号の振幅が、走査期間における複数の選択制御信号の振幅よりも小さくなる。このため、さらなる低消費電力化を図ることができる。
　本発明の第３の局面によれば、休止期間が走査期間によりも長くなる。このため、さらなる低消費電力化を図ることができる。
　本発明の第４の局面によれば、休止期間において映像信号の電位が固定電位とすることにより、本発明の第１の局面と同様の効果を奏することができる。
　本発明の第５の局面によれば、複数のスイッチング素子により選択ブロックを実現することができる。ここで、休止期間において、複数の制御信号に基づいて映像信号が映像信号線組（複数の映像信号線）に与えられる。このため、休止期間において映像信号線が受けるノイズ等の影響が低減される。これにより、表示品位の低下を抑制することができる。また、休止期間における複数の選択制御信号の周波数が走査期間におけるものよりも低くなるので、スイッチング素子に掛かる負荷が低減される。したがって、スイッチング素子におけるしきい値変動が低減されるので、当該スイッチング素子の信頼性低下を抑制することができる。
　本発明の第６の局面によれば、複数原色に基づく画像表示を行う表示装置において、本発明の第５の局面と同様の効果を奏することができる。
　本発明の第７の局面によれば、３原色に基づく画像表示を行うことができる。
　本発明の第８の局面によれば、１本の映像信号線に複数原色を対応させることにより、複数原色に基づく画像表示を行う表示装置において、本発明の第５の局面と同様の効果を奏することができる。
　本発明の第９の局面によれば、１本の映像信号線に２原色を対応させることにより、４原色に基づく画像表示を行うことができる。
　本発明の第１０の局面によれば、映像信号線駆動回路の出力数が削減されるので、さらなる低コスト化を図ることができる。
　本発明の第１１の局面によれば、３原色に基づく画像表示を行うことができる。
　本発明の第１２の局面によれば、走査信号線の延びる方向における選択回路のサイズを約半分にできる。このため、走査信号線の延びる方向におけるレイアウトピッチが倍に広がる。これにより、例えば表示部の高精細化を図ることができる。
　本発明の第１３の局面によれば、酸化物半導体により半導体層が形成された薄膜トランジスタを用いて選択回路が実現される。この薄膜トランジスタのリーク電流は十分に小さいので、休止期間における複数の制御信号の周波数をさらに低くすることができる。このため、さらなる低消費電力化を図ることができる。また、酸化物半導体により半導体層が形成された薄膜トランジスタのオン電流は十分に大きいので、この薄膜トランジスタのサイズを十分に小さくすることができる。これにより、さらなる狭額縁化を図ることができる。
　本発明の第１４の局面によれば、アモルファスシリコンにより半導体層が形成された薄膜トランジスタを用いて選択回路が実現される。このため、さらなる低コスト化を図ることができる。
　本発明の第１５の局面から第１８の局面までによれば、表示装置の駆動方法において、本発明の第１の局面から第４の局面までとそれぞれ同様の効果を奏することができる。
本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態におけるソースドライバの構成を示すブロック図である。 上記第１の実施形態における選択回路の構成を説明するためのブロック図である。 上記第１の実施形態における選択ブロックとソースラインとの対応関係を説明するための回路図である。 上記第１の実施形態に係る液晶表示装置の詳細な動作を説明するための信号波形図である。 ａ－ＳｉＴＦＴおよびＩＧＺＯＴＦＴのドレイン電流－ゲート電圧特性を示す図である。 上記第１の実施形態の変形例における選択回路の構成、および選択ブロックとソースラインとの対応関係を説明するための回路図である。 上記第１の実施形態の変形例における液晶表示装置の詳細な動作を説明するための信号波形図である。 本発明の第２の実施形態における液晶表示装置の詳細な動作を説明するための信号波形図である。 本発明の第３の実施形態における選択回路の構成、および選択ブロックとソースラインとの対応関係を説明するための回路図である。 上記第３の実施形態における液晶表示装置の詳細な動作を説明するための信号波形図である。 本発明の第４の実施形態における選択回路の構成、および選択ブロックとソースラインとの対応関係を説明するための回路図である。
　以下、添付図面を参照しながら、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子は制御端子に相当し、ドレイン端子は第１導通端子に相当し、ソース端子は第２導通端子に相当する。また、薄膜トランジスタはすべてｎチャネル型であるものとして説明する。
　＜１．第１の実施形態＞
　＜１．１　全体構成および動作＞
　図１は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００と選択回路（選択回路）４００とゲートドライバ（走査信号線駆動回路）５００と表示部６００と共通電極駆動回路９００とを備えている。本実施形態に係る液晶表示装置は、複数のソースライン（映像信号線）が所定数のソースラインを単位として組み分けされ、各組が選択回路４００を介してソースドライバ３００に接続されている、いわゆるＳＳＤ（Ｓｏｕｒｃｅ　Ｓｈａｒｅｄ　Ｄｒｉｖｉｎｇ：ソース・シェアド・ドライビング）方式を採用した液晶表示装置である。
　選択回路４００は、アモルファスシリコン、多結晶シリコン、微結晶シリコン、または酸化物半導体（例えばＩＧＺＯ）等を用いて、表示部６００を含む液晶表示パネル７００上に形成されている。すなわち、本実施形態に係る液晶表示装置は、選択回路４００と表示部６００とが同一基板（液晶表示パネルを構成する２枚の基板のうちの一方の基板であるアレイ基板）上に形成された選択回路モノリシック型の液晶表示装置である。これにより、液晶表示装置の額縁面積を縮小することができる。なお、ソースドライバ３００および／またはゲートドライバ５００も、アモルファスシリコン、多結晶シリコン、微結晶シリコン、または酸化物半導体等を用いて液晶表示パネル７００上に形成されていても良い。これらのアモルファスシリコンおよびＩＧＺＯを用いた具体的な実現例については後述する。
　表示部６００には、ｎ本のソースライン（映像信号線）ＳＬ１～ＳＬｎと、ｍ本のゲートライン（走査信号線）ＧＬ１～ＧＬｍと、これらのソースラインＳＬ１～ＳＬｎとゲートラインＧＬ１～ＧＬｍとの交差点にそれぞれ対応して設けられたｍ×ｎ個の画素形成部とが形成されている。上記ｍ×ｎ個の画素形成部は、マトリクス状に配置されることにより画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートラインにゲート端子が接続されると共に当該交差点を通過するソースラインにソース端子が接続されたスイッチング素子である画素薄膜トランジスタ８０と、その画素薄膜トランジスタ８０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
　本実施形態に係る液晶表示装置では、ＲＧＢの３原色によるカラー画像が行われる。このため、上記画素形成部は、Ｒ、Ｇ、およびＢにそれぞれ対応する３個の画素形成部を１組として構成されている。この１組により１画素が形成される。以下では、Ｒ、Ｇ、およびＢにそれぞれ対応する画素形成部を「Ｒ画素形成部」、「Ｇ画素形成部」、および「Ｂ画素形成部」という。
　電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路９００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ５００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ５００に供給する。共通電極駆動回路９００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。
　表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶ（画像データ）と、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、選択制御信号ＣＴ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫを出力する。選択制御信号ＣＴのハイレベル側の電位はＶｄｄ電位、ローレベル側の電位はＶｓｓ電位となっている。
　本実施形態では、この選択制御信号ＣＴは３相の選択制御信号ＣＴｒ、ＣＴｇ、およびＣＴｂからなっている。これらの選択制御信号ＣＴｒ、ＣＴｇ、およびＣＴｂはそれぞれ、Ｒ画素形成部、Ｇ画素形成部、およびＢ画素形成部に対応している。以下では、選択制御信号ＣＴｒを「Ｒ用選択制御信号」といい、選択制御信号ＣＴｇを「Ｇ用選択制御信号」といい、選択制御信号ＣＴｂを「Ｂ用選択制御信号」という。また、Ｒ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂのそれぞれがローレベル電位からハイレベル電位に変化する時点から、ハイレベル電位からローレベル電位に変化する時点までの期間を便宜上「切替選択期間」という。これらのＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂは、互いに１切替選択期間だけ位相がずれており、いずれも３切替選択期間中の１切替選択期間だけハイレベル電位（Ｖｄｄ電位）になる（ただし、後述の休止期間Ｔ２を除く）。本実施形態では、３切替選択期間が１水平走査期間に相当する。
　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、ｋ本の出力信号線ＯＬ１～ＯＬｋにそれぞれ映像信号ＳＳ（１）～ＳＳ（ｋ）を与える。ここで、本実施形態ではｋ＝ｎ／３である。なお、このソースドライバについての詳しい説明は後述する。
　選択回路４００は、表示制御回路２００から出力されるＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂとソースドライバ３００から出力される映像信号ＳＳ（１）～ＳＳ（ｋ）とを受け取り、これらの映像信号ＳＳ（１）～ＳＳ（ｋ）を時分割してソースラインＳＬ１～ＳＬｎに印加する。なお、この選択回路４００についての詳しい説明は後述する。
　ゲートドライバ５００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫに基づいて、ハイレベル電位の走査信号ＧＳ（１）～ＧＳ（ｍ）のゲートラインＧＬ１～ＧＬｍそれぞれへの印加を１フレーム期間を周期として繰り返す。
　以上のようにして、ソースラインＳＬ１～ＳＬｎに映像信号ＳＳ（１）～ＳＳ（ｋ）が時分割されて印加され、ゲートラインＧＬ１～ＧＬｍに走査信号ＧＳ（１）～ＧＳ（ｍ）がそれぞれ印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。
　＜１．２　ソースドライバの構成および動作＞
　図２は、本実施形態におけるソースドライバ３００の構成を示すブロック図である。図２に示すように、このソースドライバ３００は、出力信号線ＯＬ１～ＯＬｋの本数に等しい段数のシフトレジスタ３１０と、シフトレジスタ３１０に接続されたサンプリングラッチ回路３２０と、サンプリングラッチ回路３２０に接続され、出力信号線ＯＬ１～ＯＬｋに接続された出力回路３３０とにより構成されている。
　シフトレジスタ３１０は、表示制御回路２００から出力されたソーススタートパルス信号ＳＳＰおよびソースクロック信号ＳＣＫを受け取る。このシフトレジスタ３１０は、これらのソーススタートパルス信号ＳＳＰおよびソースクロック信号ＳＣＫに基づいて、各水平走査期間における３切替選択期間のそれぞれにおいてソーススタートパルス信号ＳＳＰに含まれるパルスを入力端から出力端へと順次転送する。この転送に応じて、サンプリングラッチ回路３２０にサンプリングパルスが順次与えられる。
　サンプリングラッチ回路３２０は、表示制御回路２００から出力されたデジタル映像信号ＤＶおよびラッチストローブ信号ＬＳと、シフトレジスタ３１０から出力されたサンプリングパルスを受け取る。このサンプリングラッチ回路３２０は、デジタル映像信号ＤＶをサンプリングパルスのタイミングで保持し、さらに、ラッチストローブ信号ＬＳでラッチして１切替選択期間（１／３水平走査期間）ずつ保持する。ここで保持されるデジタル映像信号ＤＶは各色に対応する、例えば８ビットデータである。この保持されたデジタル映像信号ＤＶは出力回路３３０に与えられる。
　出力回路３３０は、サンプリングラッチ回路３２０から受け取ったデジタル映像信号ＤＶを例えば２５６階調を表すアナログ信号に変換し、映像信号ＳＳ（１）～ＳＳ（ｋ）としてそれぞれ出力信号線ＯＬ１～ＯＬｋに出力される。なお、本実施形態では、これらの映像信号ＳＳ（１）～ＳＳ（ｋ）は、各水平走査期間中の１番目の切替選択期間（以下「第１切替選択期間」という）ではＲ画素形成部に対応する電位となり、各水平走査期間中の２番目の切替選択期間（以下「第２切替選択期間」という）ではＧ画素形成部に対応する電位となり、各水平走査期間中の３番目の切替選択期間（以下「第３切替選択期間」という）ではＢ画素形成部に対応する電位となっている。また、出力回路３３０では、映像信号の電位をシフトするレベルシフト動作等が行われても良い。
　＜１．３　選択回路の構成＞
　図３は、本実施形態における選択回路４００の構成を説明するためのブロック図である。図３に示すように、この選択回路４００は、ｋ個の選択ブロック４１０（１）～４１０（ｋ）により構成されている。表示部６００には上述のようにｍ行×ｎ列の画素マトリクスが形成されており、これらの画素マトリクスの各列と３対１で対応するように上記選択ブロックが設けられている。
　選択ブロック４１０（１）～４１０（ｋ）にはそれぞれ出力信号線ＯＬ１～ＯＬｋが接続されている（対応している）。また、選択ブロック４１０（１）～４１０（ｋ）のそれぞれには互いに異なる３本のソースラインが接続されている。選択ブロック４１０（ｊ）にはソースラインＳＬ３ｊ－２～ＳＬ３ｊが接続されている（ｊ＝１～ｋ）。各選択ブロックには、Ｒ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂが与えられている。
　図４は、本実施形態における選択ブロック４１０（１）～４１０（ｋ）とソースラインＳＬ１～ＳＬｎとの対応関係を説明するための回路図である。図４に示すように、ソースラインＳＬ１～ＳＬｎは、３本を単位としてソースライン組ＳＧ１～ＳＧｋに組み分けされている。ここで、ソースライン組ＳＧｊは３本のソースラインＳＬ３ｊ－２～ＳＬ３ｊからなっている。これらのソースライン組ＳＧ１～ＳＧｋはそれぞれ、選択ブロック４１０（１）～４１０（ｋ）に対応している。
　図４において、ソースライン組ＳＧｊ中の、Ｒに対応するソースライン（以下「Ｒ用ソースライン」という）を符号ＳＬｒｊで表し、Ｇに対応するソースライン（以下「Ｇ用ソースライン」という）を符号ＳＬｇｊで表し、Ｂに対応するソースライン（以下「Ｂ用ソースライン」という）を符号ＳＬｂｊで表している。また、Ｒ用ソースラインＳＬｒｊとゲートラインＧＬｉとの交差点に対応して設けられたＲ画素形成部を符号ｒｉｊで表し（ｉ＝１～ｍ）、Ｇ用ソースラインＳＬｇｊとゲートラインＧＬｉとの交差点に対応して設けられたＧ画素形成部を符号ｇｉｊで表し、Ｂ用ソースラインＳＬｂｊとゲートラインＧＬｉとの交差点に対応して設けられてＢ画素形成部を符号ｂｉｊで表している。
　各選択ブロックは、図４に示すように３つの薄膜トランジスタにより構成されている。以下では、選択ブロック４１０（ｊ）内の３つの薄膜トランジスタをそれぞれ、Ｒ用薄膜トランジスタ４０ｒ（ｊ）、Ｇ用薄膜トランジスタ４０ｇ（ｊ）、およびＢ用薄膜トランジスタ４０ｂ（ｊ）という。
　各Ｒ用薄膜トランジスタについては、ゲート端子にはＲ用選択制御信号ＣＴｒが与えられ、ソース端子には当該Ｒ用薄膜トランジスタを含む選択ブロックに対応する出力信号線が接続され、ドレイン端子には当該Ｒ用薄膜トランジスタを含む選択ブロックに対応するソースライン組内のＲ用ソースラインが接続されている。各Ｇ用薄膜トランジスタについては、ゲート端子にはＧ用選択制御信号ＣＴｇが与えられ、ソース端子には当該Ｇ用薄膜トランジスタを含む選択ブロックに対応する出力信号線が接続され、ドレイン端子には当該Ｇ用薄膜トランジスタを含む選択ブロックに対応するソースライン組内のＧ用ソースラインが接続されている。各Ｂ用薄膜トランジスタについては、ゲート端子にはＢ用選択制御信号ＣＴｂが与えられ、ソース端子には当該Ｂ用薄膜トランジスタを含む選択ブロックに対応する出力信号線が接続され、ドレイン端子には当該Ｂ用薄膜トランジスタを含む選択ブロックに対応するソースライン組内のＢ用ソースラインが接続されている。
　なお、選択ブロック内の各薄膜トランジスタのソース端子に与えられる映像信号の極性によって当該薄膜トランジスタのソース端子とドレイン端子とが入れ替わる。しかし本明細書では、この極性に関わらず、選択ブロック内の各薄膜トランジスタにおいて、当該選択ブロックに対応する出力信号線が接続されている側の端子をソース端子とし、当該選択ブロックに対応するソースライン組内のソースラインが接続されている側の端子をドレイン端子として説明する。
　このような選択回路４００により、映像信号ＳＳ（１）～ＳＳ（ｋ）を時分割してソースラインＳＬ１～ＳＬｎに印加する上述の動作が実現される。なお、この動作について詳しい説明は後述する。
　＜１．４　液晶表示装置の詳細な動作＞
　図５は、本実施形態に係るＳＳＤ方式の液晶表示装置の詳細な動作を説明するための信号波形図である。本実施形態では、図５に示すように、１フレーム期間が走査期間Ｔ１と、当該走査期間Ｔ１の後に設けられた休止期間Ｔ２とからなっている。この走査期間Ｔ１では走査信号ＧＳ（１）～ＧＳ（ｍ）がゲートクロック信号ＧＣＫに基づいて順次にハイレベル電位になる。一方休止期間Ｔ２では、ｍ本のゲートラインＧＬ１～ＧＬｍ（走査信号ＧＳ（１）～ＧＳ（ｍ））のいずれもがローレベル電位になっている。
　＜１．４．１　走査期間の動作＞
　上記図４および図５を参照しつつ、走査期間Ｔ１における液晶表示装置の動作について説明する。図５に示すように、この走査期間Ｔ１では、Ｒ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂは、第１切替選択期間、第２切替選択期間、および第３切替選択期間でそれぞれハイレベル電位になる。すなわち、走査期間Ｔ１におけるＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂのそれぞれの周期（以下「走査期間周期」という）は１水平走査期間（３切替選択期間）である。なお、この走査期間周期を符号ｔｃｋ１で表す。また、走査期間Ｔ１におけるＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂのそれぞれの周波数（以下「走査期間周波数」という）を符号ｆｃｋ１で表す。また、走査期間Ｔ１におけるＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂのそれぞれの振幅（以下「走査期間振幅」という）を符号Ｖｃｋ１で表す。
　図５に示すように、映像信号ＳＳ（ｊ）は、走査期間Ｔ１中のｉ番目の１水平走査期間における第１切替選択期間～第３切替選択期間ではそれぞれＲ画素形成部ｒｉｊに対応する電位、Ｇ画素形成部ｇｉｊに対応する電位、およびＢ画素形成部ｂｉｊに対応する電位となっている。なお、本実施形態および後述の各実施形態では、１切替選択期間毎に各映像信号の極性を反転させ且つ互いに隣接する出力信号線に与えられる映像信号の極性を互いに反転させると共に、フレーム期間毎に各映像信号の極性を反転させることにより極性反転駆動を行っているが、本発明はこれに限定されるものではない。
　まず、走査信号ＧＳ（１）がハイレベル電位になるとゲートラインＧＬ１が選択状態になるので、Ｒ画素形成部ｒ１ｊ、Ｇ副画素形成部ｇ１ｊ、およびＢ画素形成部ｂ１ｊは映像信号を書き込み可能な状態になる。以下では、ゲートラインＧＬ１が選択状態になる期間を「第１選択期間」という。
　このとき、第１切替選択期間ではＲ用選択制御信号ＣＴｒがハイレベル電位になるので、図４に示すＲ用薄膜トランジスタ４０ｒ（ｊ）がオン状態になる。このため、Ｒ画素形成部ｒ１ｊに対応する電位になっている映像信号ＳＳ（ｊ）がＲ用ソースラインＳＬｒｊに与えられる。このＲ用ソースラインＳＬｒｊの電位（Ｒ画素形成部ｒ１ｊに対応する電位になっている映像信号ＳＳ（ｊ））はＲ画素形成部ｒ１ｊに書き込まれる。なお、この第１選択期間では奇数行のＲ用ソースラインＳＬｒｊは正極性に変化し、偶数行のＲ用ソースラインＳＬｒｊは負極性に変化する。この第１切替選択期間では、Ｇ用ソースラインＳＬｇｊおよびＢ用ソースラインＳＬｂｊは先行の休止期間Ｔ２における電位（Ｖｃｏｍ電位）を維持する。
　第２切替選択期間ではＧ用選択制御信号ＣＴｇがハイレベル電位になるので、図４に示すＧ用薄膜トランジスタ４０ｇ（ｊ）がオン状態になる。このため、Ｇ画素形成部ｇ１ｊに対応する電位になっている映像信号ＳＳ（ｊ）がＧ用ソースラインＳＬｇｊに与えられる。このＧ用ソースラインＳＬｇｊの電位（Ｇ画素形成部ｇ１ｊに対応する電位になっている映像信号ＳＳ（ｊ））はＧ画素形成部ｇ１ｊに書き込まれる。なお、この第１選択期間では奇数行のＧ用ソースラインＧＬｇｊは負極性に変化し、偶数行のＧ用ソースラインＳＬｇｊは正極性に変化する。この第２切替選択期間では、Ｒ用ソースラインＳＬｒｊおよびＢ用ソースラインＳＬｂｊは第１切替選択期間における電位を維持する。
　第３切替選択期間ではＢ用選択制御信号ＳＰＣｋｂがハイレベル電位になるので、図４に示すＢ用薄膜トランジスタ４０ｂ（ｊ）がオン状態になる。このため、Ｂ画素形成部ｂ１ｊに対応する電位になっている映像信号ＳＳ（ｊ）がＢ用ソースラインＳＬｂｊに与えられる。このＢ用ソースラインＳＬｂｊの電位（Ｂ画素形成部ｂ１ｊに対応する電位になっている映像信号ＳＳ（ｊ））はＢ画素形成部ｂ１ｊに書き込まれる。なお、この第１選択期間では奇数行のＢ用ソースラインＧＬｂｊは正極性に変化し、偶数行のＢ用ソースラインＳＬｂｊは負極性に変化する。この第３切替選択期間では、Ｒ用ソースラインＳＬｒｊおよびＧ用ソースラインＳＬｇｊは第２切替選択期間における電位を維持する。
　以上のような１水平走査期間（３切替選択期間）が繰り返されることにより走査期間Ｔ１の動作が実現される。
　＜１．４．２　休止期間の動作＞
　次に、上記図４および図５を参照しつつ、休止期間Ｔ２における液晶表示装置の動作について説明する。本実施形態および後述の各実施形態では、休止期間Ｔ２が走査期間Ｔ１よりも長く設けられている。ただし、本発明はこれに限定されるものではなく、休止期間Ｔ２が走査期間Ｔ１よりも短くても良い。
　図５に示すように、この休止期間Ｔ２では、Ｒ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂは走査期間周期ｔｃｋ１よりも長い周期で、第１切替選択期間、第２切替選択期間、および第３切替選択期間でそれぞれハイレベル電位になる。以下では、休止期間Ｔ２におけるＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂのそれぞれの周期（以下「休止期間周期」という）を符号ｔｃｋ２で表す。また、休止期間Ｔ２におけるＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂのそれぞれの周波数（以下「休止期間周波数」という）を符号ｆｃｋ２で表す。また、休止期間Ｔ２におけるＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂのそれぞれの振幅（以下「休止期間振幅」という）を符号Ｖｃｋ２で表す。
　上述のように、休止期間周期ｔｃｋ２は走査期間周期ｔｃｋ１よりも長い。すなわち、休止期間周波数ｆｃｋ２は走査期間周波数ｆｃｋ１よりも低い。ここで、走査期間周波数ｆｃｋ１は休止期間周波数ｆｃｋ２の整数倍であることが望ましい。これにより、表示制御回路２００等を簡易な構成とすることができる。また、走査期間周波数ｆｃｋ１は休止期間周波数ｆｃｋ２の２倍以上であることが望ましい。言い換えると、休止期間周波数ｆｃｋ２は走査期間周波数ｆｃｋ１の１／２倍以下であることが望ましい。これにより、選択回路４００の駆動に要する消費電力を十分に低減することができる。このような選択制御信号ＣＴの周波数（周期）の制御は、例えば表示制御回路２００において行われる。なお、本実施形態では、休止期間振幅Ｖｃｋ２および走査期間振幅Ｖｃｋ１は互いに同じ大きさである。
　図５に示すように、休止期間Ｔ２では映像信号ＳＳ（ｊ）はＶｃｏｍ電位になっている。また、休止期間Ｔ２では走査信号ＧＳ（１）～ＧＳ（ｍ）はハイレベル電位にならないので、Ｒ画素形成部ｒｉｊ、Ｇ画素形成部ｇｉｊ、およびＢ画素形成部ｂｉｊには映像信号は書き込まれない。
　休止期間Ｔ２における最初の、１水平走査期間と同じ長さの期間（以下では単に「１水平走査期間」という）において、第１切替選択期間でＲ用選択制御信号ＣＴｒがハイレベル電位になると、図４に示すＲ用薄膜トランジスタ４０ｒ（ｊ）がオン状態になる。このため、Ｖｃｏｍ電位である映像信号ＳＳ（ｊ）がＲ用ソースラインＳＬｒｊに与えられる。なお、この最初の１水平走査期間における第１切替選択期間では、Ｇ用ソースラインＳＬｇｊおよびＢ用ソースラインＳＬｂｊは先行の走査期間Ｔ１における電位を維持する。
　次に、第２切替選択期間ではＧ用選択制御信号ＣＴｇがハイレベル電位になるので、図４に示すＧ用薄膜トランジスタ４０ｇ（ｊ）がオン状態になる。このため、Ｖｃｏｍ電位である映像信号ＳＳ（ｊ）がＧ用ソースラインＳＬｇｊに与えられる。なお、この最初の１水平走査期間における第２切替選択期間では、Ｒ用ソースラインＳＬｒｊはＶｃｏｍ電位を維持し、Ｂ用ソースラインＳＬｂｊは先行の走査期間Ｔ１における電位を維持する。
　次に、第３切替選択期間ではＢ用選択制御信号ＣＴｂがハイレベル電位になるので、図４に示すＢ用薄膜トランジスタ４０ｂ（ｊ）がオン状態になる。このため、Ｖｃｏｍ電位である映像信号ＳＳ（ｊ）がＢ用ソースラインＳＬｂｊに与えられる。なお、この第３切替選択期間では、Ｒ用ソースラインＳＬｒｊおよびＧ用ソースラインＳＬｇｊはＶｃｏｍ電位を維持する。
　以上のような動作が休止期間周期ｔｃｋ２毎に繰り返されることにより、休止期間Ｔ２の動作が実現される。この休止期間Ｔ２の動作により、各ソースラインに休止期間周期ｔｃｋ２毎にＶｃｏｍ電位が与えられることとなる。
　＜１．５　考察＞
　上記選択回路モノリシック型の液晶表示装置において特許文献２に記載の駆動方法を単純に用いる場合、休止期間Ｔ２においてソースラインを所定電位（Ｖｃｏｍ電位）に固定するために、休止期間Ｔ２において選択回路４００内の各薄膜トランジスタをオフ状態に維持するか、または、休止期間Ｔ２において当該薄膜トランジスタをオン状態維持すると共に各映像信号をＶｃｏｍ電位にすることが考えられる。
　しかし、休止期間Ｔ２において選択回路４００内の各薄膜トランジスタをオフ状態に維持すると、ソースラインがフローティング状態になる。このため、休止期間Ｔ２においてソースラインがノイズ等の影響を受けやすくなってしまう。ソースラインと画素電極との間には寄生容量があり、画素電極もフローティング状態なので、ソースラインのノイズは容量カップリングにより画素電位へも影響する。その結果、表示品位の低下を招くおそれがある。これに対して、本実施形態では上述のように、休止期間Ｔ２において、Ｒ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂの電位が休止期間周期ｔｃｋ２毎にハイレベルになることにより、Ｒ用薄膜トランジスタ、Ｇ用薄膜トランジスタ、およびＢ用薄膜トランジスタがそれぞれオン状態になる。このため、休止期間周期ｔｃｋ２毎に各ソースラインにＶｃｏｍ電位が与えられることとなる。これにより、本実施形態では、休止期間Ｔ２においてソースラインが受けるノイズ等の影響が低減される。その結果、表示品位の低下を抑制することができる。
　また、休止期間Ｔ２において選択回路４００内の各薄膜トランジスタをオン状態維持すると共に各映像信号をＶｃｏｍ電位にすると、この薄膜トランジスタのゲート端子にハイレベル電位を与え続ける必要がある。この薄膜トランジスタにゲートバイアスストレスが長時間掛かることとなるので、この薄膜トランジスタおけるしきい値変動が大きくなる。その結果、この薄膜トランジスタが低下する。これに対して、本実施形態では、選択回路４００内の各薄膜トランジスタのゲート端子には休止期間周期ｔｃｋ２毎にハイレベル電位が与えられるのみである。これにより、本実施形態では、この薄膜トランジスタに掛かるゲートバイアスストレスが低減されるので、この薄膜トランジスタにおけるしきい値変動が低減される。その結果、この薄膜トランジスタＭ２動能力（信頼性）の低下を抑制することができる。
　＜１．６　実現例＞
　本実施形態における選択回路４００内の各薄膜トランジスタの半導体層には、例えば、ａ－Ｓｉまたは酸化物半導体等を用いることができる。なお、酸化物半導体としては、典型的には、インジウム、ガリウム、亜鉛、および酸素を主成分とする酸化物半導体であるＩｎＧａＺｎＯx（以下、「ＩＧＺＯ」という）が用いられるが本発明はこれに限定されるものではない。例えば、インジウム、ガリウム、亜鉛、銅、珪素、錫、アルミニウム、カルシウム、ゲルマニウム、および鉛のうち少なくとも１つを含む酸化物半導体であれば良い。
　図６は、ａ－ＳｉＴＦＴおよびＩＧＺＯを半導体層に用いたＴＦＴ（以下「ＩＧＺＯＴＦＴ」という）のドレイン電流－ゲート電圧特性を示す図である。図６において、横軸はゲート電圧Ｖｇを表し、縦軸はドレイン電流Ｉｄｓを表している。図６に示すように、ＩＧＺＯＴＦＴのリーク電流はａ－ＳｉＴＦＴのリーク電流の１／１０００以下であると共に、ＩＧＺＯＴＦＴのオン電流はａ－ＳｉＴＦＴのオン電流の約２０倍である。
　ＩＧＺＯＴＦＴは上述のようにリーク電流が小さいので、ＩＧＺＯＴＦＴを本実施形態における選択回路４００内の各薄膜トランジスタとして用いた場合、ａ－ＳｉＴＦＴをこの薄膜トランジスタとして用いた場合によりも、選択回路４００の駆動電力を低減することができる（１／１００以下）。
　また、ＩＧＺＯＴＦＴは上述のようにオン電流が大きいので、ＩＧＺＯＴＦＴを用いた場合、ａ－ＳｉＴＦＴを用いた場合に比べてＴＦＴのサイズを１／２０程度に小さくすることができる。
　なお、ａ－ＳｉＴＦＴを用いた場合は、ＩＧＺＯＴＦＴを用いた場合よりも低コストで本実施形態を実現することができる。
　＜１．７　効果＞
　本実施形態によれば、選択回路モノリシック型の液晶表示装置において、１フレーム期間内で走査期間Ｔ１の後に休止期間Ｔ２が設けられる。選択回路４００内の薄膜トランジスタＲ用薄膜トランジスタ、Ｂ用薄膜トランジスタ、およびＧ用薄膜トランジスタにそれぞれ与えられるＲ用選択制御信号ＣＴｒ、Ｂ用選択制御信号ＣＴｂ、およびＧ用選択制御信号ＣＴｇの休止期間周波数ｆｃｋ２が、これらの走査期間周波数ｆｃｋ１よりも低いので、１フレーム期間全体での選択回路４００の駆動周波数が低減される。このため、消費電力が低減される。また、選択回路４００がモノリシック化されて形成されているので、液晶表示パネル７００の額縁面積が縮小されると共に、選択回路４００のコストが低減される。
　また、本実施形態によれば、休止期間Ｔ２において、Ｒ用選択制御信号ＣＴｒ、Ｂ用選択制御信号ＣＴｂ、およびＧ用選択制御信号ＣＴｇの電位が休止期間周期ｔｃｋ２毎にハイレベルになることにより、Ｒ用薄膜トランジスタ、Ｂ用薄膜トランジスタ、およびＧ用薄膜トランジスタがそれぞれ休止期間周期ｔｃｋ２毎にオン状態になる。これにより、休止期間Ｔ２中にソースラインが受けるノイズ等の影響、およびＲ用薄膜トランジスタ、Ｂ用薄膜トランジスタ、およびＧ用薄膜トランジスタにおけるしきい値変動が低減される。したがって、表示品位の低下を抑制すると共に、Ｒ用薄膜トランジスタ、Ｂ用薄膜トランジスタ、およびＧ用薄膜トランジスタの信頼性を高めることができる。
　また、本実施形態によれば、休止期間Ｔ２が走査期間Ｔ１よりも長く設けられているので、さらなる消費電力化を図ることができる。
　ＩＧＺＯＴＦＴを本実施形態における選択回路４００内の各薄膜トランジスタとして用いた場合には、ＩＧＺＯＴＦＴのリーク電流が十分に小さいので、休止期間周波数ｆｃｋ２をさらに低くすることができる。このため、消費電力を低減することができる。また、この場合、ＩＧＺＯＴＦＴのオン電流が十分に大きいので、ＴＦＴサイズを十分に小さくすることができる。これにより、さらなる狭額縁化を図ることができる。
　一方、ａ－ＳｉＴＦＴを本実施形態における選択回路４００内の各薄膜トランジスタとして用いた場合には、さらなる低コスト化を図ることができる。
　＜１．８　変形例＞
　図７は、本実施形態の変形例における選択回路４００の構成、および選択ブロック４１０（１）～４１０（ｋ）とソースラインＳＬ１～ＳＬｎとの対応関係を説明するための回路図である。選択制御信号ＣＴは６相の選択制御信号ＣＴｒ１、ＣＴｇ１、ＣＴｂ１、ＣＴｒ２、ＣＴｇ２、およびＣＴｂ２からなっている。選択制御信号ＣＴｒ１およびＣＴｒ２はＲ画素形成部に対応し、選択制御信号ＣＴｇ１およびＣＴｇ２はＧ画素形成部に対応し、選択制御信号ＣＴｂ１およびＣＴｂ２はＢ画素形成部に対応している。
　図７に示すように、本変形例では６本を単位としてソースライン組ＳＧ１～ＳＧｋに組み分けされている。ここで、ソースライン組ＳＧｊは２本のソースライン６ｊ－５およびＳＬ６ｊからなっている（ｊ＝１～ｋ）。これらのソースライン組ＳＧ１～ＳＧｋはそれぞれ、選択ブロック４１０（１）～４１０（ｋ）に対応している。
　各ソースライン組中には、同色に対応するソースラインが２本設けられている。図７において、ソースライン組ＳＧｊ中の、２本のＲ用ソースラインのうちの一方（以下「第１Ｒ用ソースライン」という）および他方（以下「第２Ｒ用ソースライン」という）をそれぞれ符号ＳＬｒｊ＿１およびＳＬｒｊ＿２で表し、２本のＧ用ソースラインのうちの一方（以下「第１Ｇ用ソースライン」という）および他方（以下「第２Ｇ用ソースライン」という）をそれぞれ符号ＳＬｇｊ＿１およびＳＬｇｊ＿２で表し、２本のＢ用ソースラインのうちの一方（以下「第１Ｂ用ソースライン」という）および他方（以下「第２Ｂ用ソースライン」という）をそれぞれ符号ＳＬｂｊ＿１およびＳＬｂｊ＿２で表している。また、第１Ｒ用ソースラインＳＬｒｊ＿１とゲートラインＧＬｉとの交差点に対応して設けられたＲ画素形成部を符号ｒｉｊ＿１で表し（ｉ＝１～ｍ）、第２Ｒ用ソースラインＳＬｒｊ＿２とゲートラインＧＬｉとの交差点に対応して設けられたＲ画素形成部を符号ｒｉｊ＿２で表し、第１Ｇ用ソースラインＳＬｇｊ＿１とゲートラインＧＬｉとの交差点に対応して設けられたＧ画素形成部を符号ｇｉｊ＿１で表し、第２Ｇ用ソースラインＳＬｇｊ＿２とゲートラインＧＬｉとの交差点に対応して設けられたＧ画素形成部を符号ｇｉｊ＿２で表し、第１Ｂ用ソースラインＳＬｂｊ＿１とゲートラインＧＬｉとの交差点に対応して設けられたＢ画素形成部を符号ｂｉｊ＿１で表し、第２Ｂ用ソースラインＳＬｂｊ＿２とゲートラインＧＬｉとの交差点に対応して設けられたＢ画素形成部を符号ｂｉｊ＿２で表している。このように、本変形例における各ソースライン組内の６本のソースラインが、２画素分の３原色（すなわち２×３原色）にそれぞれ対応している。
　選択ブロック４１０（ｊ）は、６つの薄膜トランジスタ４０ｒ１（ｊ）、４０ｇ１（ｊ）、４０ｂ１（ｊ）、４０ｒ２（ｊ）、４０ｇ２（ｊ）、および４０ｂ２（ｊ）により構成されている。６つの薄膜トランジスタ４０ｒ１（ｊ）、４０ｇ１（ｊ）、４０ｂ１（ｊ）、４０ｒ２（ｊ）、４０ｇ２（ｊ）、および４０ｂ２（ｊ）はそれぞれ、ソースライン組ＳＧｊ中の第１Ｒ用ソースライン、第１Ｇ用ソースライン、第１Ｂ用ソースライン、第２Ｒ用ソースライン、第２Ｇ用ソースライン、および第２Ｂ用ソースラインに対応している。
　図８は、本変形例に係るＳＳＤ方式の液晶表示装置の詳細な動作を説明するための信号波形図である。本変形例では、図８に示すように走査期間Ｔ１では６切替選択期間からなる１水平走査期間が繰り返されることにより、各映像信号線に映像信号が与えられる。なお、走査期間Ｔ１における基本的な動作は上記第１の実施形態におけるものと同様であるので説明を省略する。また、休止期間Ｔ２における基本的な動作についても上記第１の実施形態におけるものと同様であるので説明を省略する。
　本変形例によれば、上記第１の実施形態よりもソースドライバ３００の出力端子数（出力信号線の本数）が削減されるので、さらなる低コスト化を図ることができる。
　＜２．第２の実施形態＞
　＜２．１　休止期間の動作＞
　図９は、本発明の第２の実施形態における液晶表示装置の詳細な動作を説明するための信号波形図である。なお、本実施形態は、休止期間の動作を除き上記第１の実施形態と同様であるので、当該同様の部分についての説明を省略する。本実施形態における休止期間振幅Ｖｃｋ２は走査期間振幅Ｖｃｋ１よりも小さい。なお、休止期間Ｔ２において選択回路４００内の各薄膜トランジスタを確実にオン状態にするためには、この休止期間振幅Ｖｃｋ２はこの薄膜トランジスタのしきい値電圧よりも大きい必要がある。すなわち、本実施形態における休止期間振幅Ｖｃｋ２は、走査期間振幅Ｖｃｋ１よりも小さく且つ選択回路４００内の各薄膜トランジスタのしきい値電圧よりも大きい。
　＜２．２　効果＞
　本実施形態によれば、休止期間Ｔ２におけるＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂのそれぞれの振幅である休止期間振幅Ｖｃｋ２が、走査期間Ｔ１におけるＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂのそれぞれの振幅である走査期間振幅Ｖｃｋ１よりも小さい。このため、さらなる低消費電力化を図ることができる。また、休止期間Ｔ２にＲ用薄膜トランジスタ、Ｇ用薄膜トランジスタ、およびＢ用薄膜トランジスタに掛かるゲートバイアスストレスがさらに低減されるので、これらのＲ用薄膜トランジスタ、Ｇ用薄膜トランジスタ、およびＢ用薄膜トランジスタのさらなる高信頼性化を図ることができる。
　＜３．第３の実施形態＞
　＜３．１　選択回路の構成＞
　図１０は、本発明の第３の実施形態における選択回路４００の構成、および選択ブロック４１０（１）～４１０（ｋ）とソースラインＳＬ１～ＳＬｎとの対応関係を説明するための回路図である。なお、本実施形態は、選択回路４００の構成および液晶表示装置の詳細な動作を除き上記第１の実施形態と同様であるので、当該同様の部分についての説明を省略する。本実施形態では、ＲＧＢＹの４原色によるカラー画像表示が行われる。このため、上記画素形成部は、Ｒ、Ｇ、Ｂ、およびＹにそれぞれ対応する４個の画素形成部を１組として構成されている。この１組により１画素が形成される。以下では、Ｙに対応する画素形成部を「Ｙ画素形成部」という。
　本実施形態では、図１０に示すように、ゲートラインＧＬ１～ＧＬｍは、２本を単位としてゲートライン組ＧＧ１～ＧＧｌ（ｌ＝ｍ／２）に組み分けされている。ここで、ゲートライン組ＧＧｉは２本のゲートラインＧＬ２ｉ－１およびＧＬ２ｉ（ｉ＝１～ｌ）からなっている。ＲＧＢＹからなる１画素は、各ゲートライン組における先行のゲートラインに対応して設けられたＲ画素形成部およびＢ画素形成部と、当該ゲートラインの後続のゲートラインに対応して設けられたＹ画素形成部およびＧ画素形成部とにより実現される。
　本実施形態では、選択制御信号ＣＴは２相の選択制御信号ＣＴｒｙおよびＣＴｂｇからなっている。選択制御信号ＣＴｒｙはＲ画素形成部およびＹ画素形成部に対応し、選択制御信号ＣＴｂｇはＢ画素形成部およびＧ画素形成部に対応している。以下では、選択制御信号ＣＴｒｙを「ＲＹ用選択制御信号」といい、選択制御信号ＣＴｂｇを「ＢＧ用選択制御信号」という。また、ＲＹ用選択制御信号ＣＴｒｙおよびＢＧ用選択制御信号ＣＴｂｇのそれぞれがローレベル電位からハイレベル電位に変化する時点から、ハイレベル電位からローレベル電位に変化する時点までの期間を便宜上「切替選択期間」という。これらのＲＹ用選択制御信号ＣＴｒｙおよびＢＧ用選択制御信号ＣＴｂｇは互いに１切替選択期間だけ位相がずれており、いずれも２切替選択期間中の１切替選択期間だけハイレベル電位（Ｖｄｄ電位）になる（ただし、休止期間Ｔ２を除く）。本実施形態では、２切替選択期間が１水平走査期間に相当する。
　図１０に示すように、本実施形態における選択回路４００は、上記第１の実施形態と同様にｋ個の選択ブロック４１０（１）～４１０（ｋ）により構成されている。これらの選択ブロック４１０（１）～４１０（ｋ）にはそれぞれ出力信号線ＯＬ１～ＯＬｋが接続されている（対応している）。また、本実施形態では、選択ブロック４１０（１）～４１０（ｋ）のそれぞれには互いに異なる２本のソースラインが接続されている。選択ブロック４１０（ｊ）にはソースラインＳＬ２ｊ－１およびＳＬ２ｊが接続されている（ｊ＝１～ｋ）。各選択ブロックには、ＲＹ用選択制御信号ＣＴｒｙおよびＢＧ用選択制御信号ＣＴｂｇが与えられている。
　また、図１０に示すように、ソースラインＳＬ１～ＳＬｎは、２本を単位としてソースライン組ＳＧ１～ＳＧｋに組み分けされている。ここで、ソースライン組ＳＧｊは２本のソースラインＳＬ２ｊ－１およびＳＬ２ｊからなっている。これらのソースライン組ＳＧ１～ＳＧｋはそれぞれ、選択ブロック４１０（１）～４１０（ｋ）に対応している。
　図１０において、ソースライン組ＳＧｊ中の、ＲおよびＹに対応するソースライン（以下「ＲＹ用ソースライン」という）を符号ＳＬｒｙｊで表し、ＢおよびＧに対応するソースライン（以下「ＢＧ用ソースライン」という）を符号ＳＬｂｇｊで表している。また、ＲＹ用ソースラインＳＬｒｙｊとゲートラインＧＬ２ｉ－１との交差点に対応して設けられたＲ画素形成部を符号ｒｉｊで表し、ＢＧ用ソースラインＳＬｂｇｊとゲートラインＧＬ２ｉ－１との交差点に対応して設けられたＢ画素形成部を符号ｂｉｊで表し、ＲＹ用ソースラインＳＬｒｙｊとゲートラインＧＬ２ｉとの交差点に対応して設けられたＹ画素形成部を符号ｙｉｊで表し、ＢＧ用ソースラインＳＬｂｇｊとゲートラインＧＬ２ｉとの交差点に対応して設けられたＧ画素形成部を符号ｇｉｊで表している。
　各選択ブロックは、図１０に示すように２つの薄膜トランジスタにより構成されている。以下では、選択ブロック４１０（ｊ）内の２つの薄膜トランジスタをそれぞれ、ＲＹ用薄膜トランジスタ４０ｒｙ（ｊ）およびＢＧ用薄膜トランジスタ４０ｂｇ（ｊ）という。
　各ＲＹ用薄膜トランジスタについては、ゲート端子にはＲＹ用選択制御信号ＣＴｒｙが与えられ、ソース端子には当該ＲＹ用薄膜トランジスタを含む選択ブロックに対応する出力信号線が接続され、ドレイン端子には当該ＲＹ用薄膜トランジスタを含む選択ブロックに対応するソースライン組内のＲＹ用ソースラインが接続されている。各ＢＧ用薄膜トランジスタについては、ゲート端子にはＢＧ用選択制御信号ＣＴｂｇが与えられ、ソース端子には当該ＢＧ用薄膜トランジスタを含む選択ブロックに対応する出力信号線が接続され、ドレイン端子には当該ＢＧ用薄膜トランジスタを含む選択ブロックに対応するソースライン組内のＢＧ用ソースラインが接続されている。
　このような選択回路４００により、映像信号ＳＳ（１）～ＳＳ（ｋ）を時分割してソースラインＳＬ１～ＳＬｎに印加する動作が実現される。
　＜３．２　液晶表示装置の詳細な動作＞
　図１１は、本実施形態に係るＳＳＤ方式の液晶表示装置の詳細な動作を説明するための信号波形図である。
　＜３．２．１　走査期間の動作＞
　上記図１０および図１１を参照しつつ、走査期間Ｔ１における液晶表示装置の動作について説明する。図１１に示すように、この走査期間Ｔ１における映像信号ＳＳ（１）～ＳＳ（ｋ）は、連続する２水平走査期間のうちの先行の１水平走査期間における第１切替選択期間ではＲ画素形成部に対応する電位となり、当該先行の１水平走査期間における第２切替選択期間ではＢ画素形成部に対応する電位となっている。また、これらの映像信号ＳＳ（１）～ＳＳ（ｋ）は、連続する２水平走査期間のうちの後続の１水平走査期間における第１切替選択期間ではＹ画素形成部に対応する電位となり、当該後続の１水平走査期間における第２切替選択期間ではＧ画素形成部に対応する電位となっている。
　走査期間Ｔ１では、ＲＹ用選択制御信号ＣＴｒｙおよびＢＧ用選択制御信号ＣＴｂｇはそれぞれ第１切替選択期間および第２切替選択期間でそれぞれハイレベル電位になる。すなわち、ＲＹ用選択制御信号ＣＴｒｙおよびＢＧ用選択制御信号ＣＴｂｇのそれぞれの周期は１水平走査期間（２切替選択期間）である。以下では、本実施形態における走査期間Ｔ１でのＲＹ用選択制御信号ＣＴｒｙおよびＢＧ用選択制御信号ＣＴｂｇのそれぞれの周期についても、上記第１の実施形態における走査期間Ｔ１でのＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂのそれぞれの周期と同様に「走査期間周期ｔｃｋ１」という。また、本実施形態における走査期間Ｔ１でのＲＹ用選択制御信号ＣＴｒｙおよびＢＧ用選択制御信号ＣＴｂｇのそれぞれの周波数についても、上記第１の実施形態における走査期間Ｔ１でのＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂのそれぞれの周波数と同様に「走査期間周波数ｆｃｋ１」という。
　まず、走査信号ＧＳ（１）がハイレベル電位になるとゲートラインＧＬ１が選択状態になる（第１選択期間になる）ので、Ｒ画素形成部ｒ１ｊおよびＢ画素形成部ｂ１ｊは映像信号を書き込み可能な状態になる。
　このとき、第１切替選択期間ではＲＹ用選択制御信号ＣＴｒｙがハイレベル電位になるので、図１０に示すＲＹ用薄膜トランジスタ４０ｒｙ（ｊ）がオン状態になる。このため、Ｒ画素形成部ｒ１ｊに対応する電位になっている映像信号ＳＳ（ｊ）がＲＹ用ソースラインＳＬｒｙｊに与えられる。このＲＹ用ソースラインＳＬｒｙｊの電位（Ｒ画素形成部ｒ１ｊに対応する電位になっている映像信号ＳＳ（ｊ））はＲ画素形成部ｒ１ｊに書き込まれる。なお、この第１選択期間では奇数行のＲＹ用ソースラインＳＬｒｙｊは正極性に変化し、偶数行のＲＹ用ソースラインＳＬｒｙｊは負極性に変化する。この第１切替選択期間では、ＢＧ用ソースラインＳＬｂｇｊは先行の休止期間Ｔ２における電位（Ｖｃｏｍ電位）を維持する。
　第２切替選択期間ではＢＧ用選択制御信号ＣＴｂｇがハイレベル電位になるので、図１０に示すＢＧ用薄膜トランジスタ４０ｂｇ（ｊ）がオン状態になる。このため、Ｂ画素形成部ｂ１ｊに対応する電位になっている映像信号ＳＳ（ｊ）がＢＧ用ソースラインＳＬｂｇｊに与えられる。このＢＧ用ソースラインＳＬｂｇｊの電位（Ｂ画素形成部ｂ１ｊに対応する電位になっている映像信号ＳＳ（ｊ））はＢ画素形成部ｂ１ｊに書き込まれる。なお、この第１選択期間では奇数行のＢＧ用ソースラインＳＬｂｇｊは負極性に変化し、偶数行のＢＧ用ソースラインＳＬｂｇｊは正極性に変化する。この第２切替選択期間では、ＲＧ用ソースラインＳＬｒｙｊは第１切替選択期間における電位を維持する。
　次に、走査期間ＧＳ（２）がハイレベル電位になるとゲートラインＧＬ２が選択状態になるので、Ｙ画素形成部ｙ１ｊおよびＧ画素形成部ｇ１ｊは映像信号が書き込み可能な状態になる。以下では、ゲートラインＧＬ２が選択状態になる期間を「第２選択期間」という。
　このとき、第１選択期間の第１切替選択期間と同様にＲＹ用薄膜トランジスタ４０ｒｙ（ｊ）がオン状態になるが、ＲＹ用ソースラインＳＬｒｙｊにはＹ画素形成部ｙ１ｊに対応する電位になっている映像信号ＳＳ（ｊ）が与えられる。このＲＹ用ソースラインＳＬｒｙｊの電位（Ｙ画素形成部ｙ１ｊに対応する電位になっている映像信号ＳＳ（ｊ））はＹ画素形成部ｙ１ｊに書き込まれる。なお、このＲＹ用ソースラインＳＬｒｙｊは第１選択期間におけるものと同じ極性となる。この第１切替選択期間では、ＢＧ用ソースラインＳＬｂｇｊは第１選択期間の第２切替選択期間における電位を維持する。
　第２選択期間の第２切替選択期間では、第１選択期間の第２切替選択期間と同様にＢＧ用薄膜トランジスタ４０ｂｇ（ｊ）がオン状態になるが、ＢＧ用ソースラインＳＬｂｇｊにはＧ画素形成部ｇ１ｊに対応する電位になっている映像信号ＳＳ（ｊ）が与えられる。このＢＧ用ソースラインＳＬｂｇｊの電位（Ｇ画素形成部ｇ１ｊに対応する電位になっている映像信号ＳＳ（ｊ））はＧ画素形成部ｇ１ｊに書き込まれる。なお、このＢＧ用ソースラインＳＬｂｇｊは第１選択期間におけるものと同じ極性となる。この第２切替選択期間では、ＲＹ用ソースラインＳＬｒｊは第２選択期間の第１切替選択期間における電位を維持する。
　以上のような２水平走査期間（４切替選択期間）が繰り返されることにより本実施形態における走査期間Ｔ１の動作が実現される。
　＜３．２．２　休止期間の動作＞
　次に、上記図１０および図１１を参照しつつ、休止期間Ｔ２における液晶表示装置の動作について説明する。図１１に示すように、この休止期間Ｔ２では、ＲＹ用選択制御信号ＣＴｒｙおよびＢＧ用選択制御信号ＣＴｂｇは走査期間周期ｔｃｋ１よりも長い周期で、第１切替選択期間および第２切替選択期間でそれぞれハイレベル電位になる。以下では、本実施形態における休止期間Ｔ２でのＲＹ用選択制御信号ＣＴｒｙおよびＢＧ用選択制御信号ＣＴｂｇのそれぞれの周期についても、上記第１の実施形態における休止期間Ｔ２でのＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂのそれぞれの周期と同様に「休止期間周期ｔｃｋ２」という。また、本実施形態における休止期間Ｔ２でのＲＹ用選択制御信号ＣＴｒｙおよびＢＧ用選択制御信号ＣＴｂｇのそれぞれの周波数についても、上記第１の実施形態における休止期間Ｔ２でのＲ用選択制御信号ＣＴｒ、Ｇ用選択制御信号ＣＴｇ、およびＢ用選択制御信号ＣＴｂのそれぞれの周波数と同様に「休止期間周波数ｆｃｋ２」という。
　上記第１の実施形態と同様に、本実施形態においても休止期間周期ｔｃｋ２は走査期間周期ｔｃｋ１よりも長い。すなわち、休止期間周波数ｆｃｋ２は走査期間周波数ｆｃｋ１よりも低い。なお、これらの走査期間周波数ｆｃｋ１と休止期間周波数ｆｃｋ２との関係は上記第１の実施形態と同様なので、その説明を省略する。
　図１１に示すように、映像信号ＳＳ（ｊ）はＶｃｏｍ電位になっている。また、休止期間Ｔ２では走査信号ＧＳ（１）～ＧＳ（ｍ）はハイレベル電位にならないので、Ｒ画素形成部ｒｉｊ、Ｇ画素形成部ｇｉｊ、Ｂ画素形成部ｂｉｊ、およびＹ画素形成部ｙｉｊには映像信号は書き込まれない。
　休止期間Ｔ２における最初の１水平走査期間において、第１切替選択期間でＲＹ用選択制御信号ＣＴｒｙがハイレベル電位になると、図１０に示すＲＹ用薄膜トランジスタ４０ｒｙ（ｊ）がオン状態になる。このため、Ｖｃｏｍ電位である映像信号ＳＳ（ｊ）がＲＹ用ソースラインＳＬｒｙｊに与えられる。なお、この最初の１水平走査期間における第１切替選択期間では、ＢＧ用ソースラインＳＬｂｇｊは先行の走査期間Ｔ１における電位を維持する。
　第２切替選択期間ではＢＧ用選択制御信号ＣＴｂｇがハイレベル電位になるので、図１０に示すＢＧ用薄膜トランジスタ４０ｂｇ（ｊ）がオン状態になる。このため、Ｖｃｏｍ電位である映像信号ＳＳ（ｊ）がＢＧ用ソースラインＳＬｂｇｊに与えられる。なお、第２切替選択期間ではＲＹ用ソースラインＳＬｒｙｊはＶｃｏｍ電位を維持する。
　以上のような動作が休止期間周期ｔｃｋ２毎に繰り返されることにより、休止期間Ｔ２の動作が実現される。この休止期間Ｔ２の動作により、各ソースラインに休止期間周期ｔｃｋ２毎にＶｃｏｍ電位が与えられることとなる。
　＜３．３　効果＞
　本実施形態によれば、ＲＧＢＹからなる画素が２本のゲートラインに渡って形成される液晶表示装置において、上記第１の実施形態と同様の効果を奏することができる。
　＜４．第４の実施形態＞
　＜４．１　選択回路の構成＞
　図１２は、本発明の第５の実施形態における選択回路４００の構成を説明するための回路図である。本実施形態は選択回路４００の構成を除き上記第１の実施形態と同様であるので、当該同様の部分についての説明を省略する。図１２に示すように、本実施形態における選択回路４００は、表示部６００の両側（図１２における上下）にそれぞれ分けて構成されている。以下では、表示部６００に対してソースドライバ３００が配置されている側を「上側」といい、表示部６００に対して当該上側の反対側を「下側」という。選択回路４００のうち、表示部６００の上側の部分（以下「第１選択回路」という）は第１選択回路に相当し、表示部６００の下側の部分（以下「第２選択回路」という）は第２選択回路に相当する。本実施形態では、第１選択回路と第２選択回路とで各選択ブロックを共有している。より詳細には、選択回路４００内の各選択ブロックが表示部６００の上側および下側にそれぞれ分けて構成されている。
　ゲートドライバ５００が配置されている側から数えて奇数番目の選択ブロックは、上側に配置されたＲ用薄膜トランジスタおよびＢ用薄膜トランジスタと、下側に配置されたＧ用薄膜トランジスタとにより構成されている。ゲートドライバ５００が配置されている側から数えて偶数番目の選択ブロックは、上側に配置されたＧ用薄膜トランジスタと、下側に配置されたＲ用薄膜トランジスタおよびＢ用薄膜トランジスタとにより構成されている。なお、下側に配置されたＲ用薄膜トランジスタ、Ｇ用薄膜トランジスタ、およびＢ用薄膜トランジスタのソース端子には、表示部６００の上側から下側に渡って延伸した配線により映像信号が与えられる。なお、各薄膜トランジスタの接続および各薄膜トランジスタに対して与えられる信号については第１の実施形態と同様であるのでその説明を省略する。
　＜４．２　効果＞
　本実施形態によれば、表示部６００の上側および下側のそれぞれに必要な選択回路４００内の薄膜トランジスタの数（第１選択回路および第２選択回路のそれぞれのサイズ）が、上記第１の実施形態における選択回路４００内の薄膜トランジスタの数（選択回路のサイズ）の約半分になる。このため、ゲートラインの延びる方向におけるレイアウトピッチが倍に広がる。これにより、例えばより高精細な液晶表示パネルに対応可能となる。
　＜５．その他＞
　上記第３の実施形態ではＲＧＢＹの４原色の組み合わせによりカラー画像表示を行っているが、本発明はこれに限定されるものではない。例えば、ＲＧＢＷ等の他の４原色の組み合わせによるカラー画像表示にも本発明を適用することができる。
　上記第４の実施形態において、各ソースライン組を例えば９本、１２本、１５本…等のソースラインにより構成しても良い。この場合、各選択ブロックはソースライン組を構成するソースラインの本数と同数の薄膜トランジスタにより構成される。
　上記各実施形態では、薄膜トランジスタはすべてｎチャネル型であるものとして説明したが、本発明はこれに限定されるものではない。薄膜トランジスタがｐチャネル型であっても本発明を適用することができる。
　上記各実施形態では液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の他の表示装置にも本発明を適用することができる。また、その他、本発明の趣旨を逸脱しない範囲で上記各実施形態を種々変形して実施することができる。
　以上により、消費電力を低減したＳＳＤ方式の表示装置、および当該表示装置内の選択回路の制御方法を提供することができる。
　本発明は、ＳＳＤ方式の表示装置に適用することができる。
４０ｘ（ｊ）…薄膜トランジスタ（ｘ＝ｒ、ｇ、ｂ、ｒｙ、ｂｇ）
４０ｘ１（ｊ）、４０ｘ２（ｊ）…薄膜トランジスタ（ｘ＝ｒ、ｇ、ｂ）
２００…表示制御回路
３００…ソースドライバ（映像信号線駆動回路）
４００…選択回路
４１０（ｊ）…選択ブロック（選択ブロック）
５００…ゲートドライバ（走査信号線駆動回路）
６００…表示部
７００…液晶表示パネル
ＣＴｘ…選択制御信号（ｘ＝ｒ、ｇ、ｂ、ｒｙ、ｂｇ）
ＣＴｘ１、ＣＴｘ２…選択制御信号（ｘ＝ｒ、ｇ、ｂ）
ＳＬｘｊ…ソースライン（映像信号線）（ｘ＝ｒ、ｇ、ｂ、ｒｙ、ｂｇ）
ＳＬｘｊ＿１、ＳＬｘｊ＿２…ソースライン（映像信号線）（ｘ＝ｒ、ｇ、ｂ）
ＳＧｊ…ソースライン組（映像信号線組）
ｘｉｊ…画素形成部（ｘ＝ｒ、ｇ、ｂ、ｙ）
ｘｉｊ＿１、ｘｉｊ＿２…画素形成部（ｘ＝ｒ、ｇ、ｂ）
Ｔ１…走査期間
Ｔ２…休止期間
ｔｃｋ１…走査期間周期
ｔｃｋ２…休止期間周期
ｆｃｋ１…走査期間周波数
ｆｃｋ２…休止期間周波数
Ｖｃｋ１…走査期間振幅
Ｖｃｋ２…休止期間振幅
Ｖｓｓ…ローレベルの直流電源電位
Ｖｄｄ…ハイレベルの直流電源電位

Claims (18)

  1. 　複数の映像信号線および該複数の映像信号線と交差する複数の走査信号線を含む表示部と、
    　前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するための走査信号線駆動回路と、
    　前記表示部と一体的に形成され、複数の選択ブロックを含む選択回路と、
    　前記複数の選択ブロックにそれぞれ複数の映像信号を与える映像信号線駆動回路と、
    　前記映像信号線駆動回路に前記複数の映像信号に対応する画像データを与え、各選択ブロックにオンレベルとオフレベルとを周期的に繰り返す複数の選択制御信号を与える表示制御回路とを備え、
    　各選択ブロックが、前記複数の選択制御信号と同数の互いに隣接する映像信号線を単位とする映像信号線組における各映像信号線に、該選択ブロックが受け取る前記映像信号を該複数の選択制御信号に基づいて時分割して与え、
    　前記表示制御回路が、前記休止期間における前記複数の選択制御信号の周波数を前記走査期間における該複数の選択制御信号の周波数よりも低くする該複数の選択制御信号を生成することを特徴とする、表示装置。
  2. 　前記表示制御回路が、前記休止期間における前記複数の選択制御信号の振幅を前記走査期間における該複数の選択制御信号の振幅よりも小さくするように該複数の選択制御信号を生成することを特徴とする、請求項１に記載の表示装置。
  3. 　前記休止期間が前記走査期間よりも長いことを特徴とする、請求項１に記載の表示装置。
  4. 　前記映像信号線駆動回路が、前記休止期間における前記映像信号の電位を固定電位にすることを特徴とする、請求項１に記載の表示装置。
  5. 　各選択ブロックは、該選択ブロックに対応する映像信号線組内の複数の映像信号線にそれぞれ第１導通端子が接続された複数のスイッチング素子を有し、
    　各選択ブロックにおける前記複数のスイッチング素子の第２導通端子には、該選択ブロックが受け取る前記映像信号が与えられ、
    　前記表示制御回路が、各選択ブロックにおける前記複数のスイッチング素子にそれぞれ前記複数の選択制御信号を与えることを特徴とする、請求項１に記載の表示装置。
  6. 　前記表示部が複数の原色に基づく画像を表示し、
    　各映像信号線組における複数の映像信号線が、前記複数の原色にそれぞれ対応することを特徴とする、請求項５に記載の表示装置。
  7. 　前記複数の原色が３原色であり、
    　各映像信号線組が３本の映像信号線からなり、
    　各選択ブロックが３つのスイッチング素子を有し、
    　各映像信号線組における前記３本の映像信号線が、前記３原色にそれぞれ対応することを特徴とする、請求項６に記載の表示装置。
  8. 　前記表示部が複数の原色に基づく画像を表示し、
    　各映像信号線組における複数の映像信号線が、該映像信号線数よりも多い所定数の原色のうちの、該映像信号線と同数の原色にそれぞれ対応すると共に、該所定数の原色のうちの、該映像信号線と同数の他の原色にそれぞれ対応することを特徴とする、請求項５に記載の表示装置。
  9. 　前記複数の原色が４原色であり、
    　各映像信号線組が２本の映像信号線からなり、
    　各選択ブロックが２つのスイッチング素子を有し、
    　各映像信号線組における前記２本の映像信号線が、前記４原色のうちの２色にそれぞれ対応すると共に、該４原色のうちの他の２色にそれぞれ対応することを特徴とする、請求項８に記載の表示装置。
  10. 　前記表示部が複数の原色に基づく画像を表示し、
    　各映像信号線組が、前記複数の原色の数の整数倍の映像信号線からなることを特徴とする、請求項５に記載の表示装置。
  11. 　前記複数の原色が３原色であり、
    　各映像信号線組が６本の映像信号線からなり、
    　各選択ブロックが６つのスイッチング素子を有し、
    　各映像信号線組における３本の映像信号線が前記３原色にそれぞれ対応し、該映像信号線組における他の３本の映像信号線が該３原色にそれぞれ対応することを特徴とする、請求項１０に記載の表示装置。
  12. 　前記選択回路は、
    　　前記表示部に対して一方に位置する第１選択回路と、
    　　前記表示部に対して他方に位置する第２選択回路とにより構成されることを特徴とする、請求項１に記載の表示装置。
  13. 　前記選択回路が、酸化物半導体により半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする、請求項１から１２までのいずれか１項に記載の表示装置。
  14. 　前記選択回路が、アモルファスシリコンにより半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする、請求項１から１２までのいずれか１項に記載の表示装置。
  15. 　複数の映像信号線および該複数の映像信号線に直交する複数の走査信号線を含む表示部と、該複数の走査信号線を駆動するための走査信号線駆動回路と、該表示部と一体的に形成され、複数の選択ブロックを含む選択回路と、該複数の選択ブロックにそれぞれ複数の映像信号を与える映像信号線駆動回路と、該映像信号線駆動回路に該複数の映像信号に対応する画像データを与え、各選択ブロックにオンレベルとオフレベルとを周期的に繰り返す複数の選択制御信号を与える表示制御回路とを備える表示装置の駆動方法であって、
    　前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するステップと、
    　前記複数の選択制御信号と同数の互いに隣接する映像信号線を単位とする映像信号線組における各映像信号線に、該選択ブロックが受け取る前記映像信号を前記複数の選択制御信号に基づいて時分割して与えるステップと、
    　前記休止期間における前記複数の選択制御信号の周波数を、前記走査期間における該複数の選択制御信号の周波数よりも低くするステップとを備えることを特徴とする、駆動方法。
  16. 　前記休止期間における前記複数の選択制御信号の振幅が、前記走査期間における該複数の選択制御信号の振幅よりも小さいことを特徴とする、請求項１５に記載の駆動方法。
  17. 　前記休止期間が前記走査期間よりも長いことを特徴とする、請求項１５に記載の駆動方法。
  18. 　前記休止期間における前記映像信号の電位が固定電位であることを特徴とする、請求項１５に記載の駆動方法。
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