CN103871348B

CN103871348B - 一种行集成电路

Info

Publication number: CN103871348B
Application number: CN201410114475.3A
Authority: CN
Inventors: 吴为敬; 宋小锋; 张立荣; 李冠明; 王磊; 彭俊彪
Original assignee: GUANGZHOU NEW VISION OPTOELECTRONIC CO Ltd; South China University of Technology SCUT
Current assignee: GUANGZHOU NEW VISION OPTOELECTRONIC CO Ltd; South China University of Technology SCUT
Priority date: 2014-03-26
Filing date: 2014-03-26
Publication date: 2016-08-17
Anticipated expiration: 2034-03-26
Also published as: CN103871348A

Abstract

一种行集成电路设有晶体管T1、晶体管T1a、晶体管T2、晶体管T2a、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容C1、电容C2和电容C3。该行集成电路采用单负电源结构、避免采用传统的以二极管连接的晶体管作为反向器，采用新型的反向器结构，并且实现由输出级上拉管进行充放电，能够减小输出级下拉管的器件尺寸，具有电路结构简单、功耗低、器件尺寸小的特点。

Description

一种行集成电路

技术领域

本发明涉及显示技术领域，特别是涉及显示阵列中的一种行集成电路。

背景技术

近年来，新型平板显示产业发展迅猛。消费者对于大尺寸、高分辨率、高性能平板显示的需求刺激着整个产业不断升级。随着平板显示技术的逐渐普及，对平板显示的性能要求也越来越高。

行驱动芯片是驱动显示阵列有效工作的重要部分，将行驱动芯片集成于显示面板中，能够消除平板显示领域中驱动芯片以及驱动芯片与面板之间的连接工艺，降低平板显示器的生产成本，提高显示面板的可靠性。

将行驱动芯片集成在玻璃基板中，采用的其中一种基于氧化物薄膜晶体管的行集成电路结构及驱动时序图分别如说明书附图1、附图2所示。该行集成电路主要包括输入级T1a、T1、T1c、T2和T3，两个输出级T6a、T7a和T6b、T7b，反相器T4、T5。该电路主要包括三个工作阶段：（1）初始化（set）阶段：主要由前两级信号Vc(n-2)以及Vg(n-2)经输入级的T1a和T1b到达节点Q，使Q点电位升生一个反向信号Qb（为低电平），进而关闭两个输出级的下拉管T7a和T7b。（2）脉冲信号产生阶段：时钟信号CLK(x)产生高电平，为两个输出级输出相应的移位脉冲信号。在此期间，Q节点由于受输出级上拉管的寄生电容的影响，在寄生电容的自举作用下被拉到更高的电平。在此阶段，至高电平，进而打开两个输出级的上拉管T6a和T6b，同时节点Q的高电平信号使反相器T4以及T5产生反向信号Qb（为低电平），由于反相器和T6a、T7a组成的输出级所接的低电平V_G1比由T6b、T7b组成的第二输出级所接的低电平V_G更低，因此彻底关断由第二输出级下拉管的漏电流，使移位输出脉冲全摆幅输出；另外，在此阶段Clk的高电平信号将反馈管T1c打开，然后Vc(n)的高电平信号将通过T1c输送到T1a和T1b的节点I，使得T1b管被完全关断，以减少Q节点的漏电流。（3）重置（reset）阶段：由下两级的级联信号Vc(n+2)打开T2管，使Q点电压泄放到低电平，反相器信号Qb变成高电平，因此输出级上拉管T6a和T6b被关断，输出级下拉管T7a和T7b被打开，输出级信号Vc(n)以及Vg(n)都变为低电平。

上述行集成电路当中，为了彻底关断氧化物TFT，减少电路中的漏电流情况，采用两个不同电平的负电源结构，使其输出级下拉晶体管的Vgs在驱动脉冲产生阶段为负值，这样使得整个电路驱动变得更加复杂，同时由于需要电平更低的一个负电源，两个不同的负电源在输出级之间的压降会产生额外功耗。同时，在上述电路中为了产生反向信号Qb，采取了传统的二极管接法的电路结构，该结构在产生低电平信号时会有较大的电流形成，从而引起较大的功耗。此外在上述电路中，输出级的高电平信号主要由时钟信号通过上拉管T6a和T6b给入，主要由下拉管T7a和T7b进行放电，因此为了提高对像素阵列的响应速度，上拉管T6b以及下拉管T7b都必须做成较大尺寸，这样就会占用较大的面积，难以实现窄边框。故现有技术中的行集成电路存在功耗多、体积大的缺陷。

因此，针对现有技术不足,提供一种结构简单、功耗小、器件体积小的行集成电路以及新的驱动方法以克服现有技术不足甚为必要。

发明内容

本发明的目的在于避免现有技术中的不足之处而提供一种行集成电路，该行集成电路具有结构简单、功耗低、器件尺寸小的特点。

本发明的上述目的通过以下技术方案实现。

一种行集成电路，设有晶体管T1、晶体管T1a 、晶体管T2、晶体管T2a、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容C1、电容C2和电容C3；

晶体管T1栅极、晶体管T1a栅极与时钟信号CLK2连接，晶体管T1漏极与Cout(n-1)连接，晶体管T1源极、晶体管T1a漏极与晶体管T9源极连接，晶体管T1a源极、晶体管T5栅极、晶体管T7栅极与电容C1的一端连接，晶体管T9栅极、电容C1的另一端、晶体管T5源极与晶体管T6漏极连接，信号Cout(N) 的引出端与晶体管T6漏极连接，晶体管T9漏极、晶体管T5漏极、晶体管T7漏极与时钟信号CLK3连接，晶体管T7源极与晶体管T8漏极连接，本级的行驱动输出信号Out(N) 与晶体管T8漏极连接；

晶体管T2漏极接Vdd，晶体管T2栅极、晶体管T2a栅极与信号Cout(n+3)连接，晶体管T2源极与晶体管T2a漏极连接，晶体管T2a源极、晶体管T3漏极、晶体管T3栅极、电容C3一端、电容C2一端、晶体管T6栅极与晶体管T8栅极连接，电容C3另一端与时钟信号CLK1连接，晶体管T3源极与晶体管T4漏极连接，晶体管T4栅极与信号 Cout(n-3)连接，晶体管T4源极、电容C2另一端、晶体管T6源极、晶体管T8源极与Vss连接。

优选的，上述晶体管T1、晶体管T1a 、晶体管T2、晶体管T2a、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8和晶体管T9均为薄膜晶体管。

优选的，时钟信号CLK1、时钟信号CLK2和时钟信号CLK3均为占空比50%的方波；

时钟信号CLK2相对于时钟信号CLK1滞后1/4周期，时钟信号CLK3相对于时钟信号CLK2滞后1/4周期。

优选的，在移位脉冲输出阶段，Qb反向信号产生的过程中，利用时钟信号CLK1在两个电容C2和C3上的耦合效应来产生一个负电平，将作为下拉管的晶体管T6和T8关断。

优选的，采用上述行集成电路构成电路级联时，设置有四个级联时钟信号分别为级联时钟CLK1、级联时钟CLK2、级联时钟CLK3、级联时钟CLK4；

级联时钟CLK1、级联时钟CLK2、级联时钟CLK3和级联时钟CLK4均为占空比50%的方波；

级联时钟CLK2相对于级联时钟CLK1滞后1/4周期，级联时钟CLK3相对于级联时钟CLK2滞后1/4周期；级联时钟CLK4相对于级联时钟CLK3滞后1/4周期；

自第一级电路开始，级联时钟信号按照级联时钟CLK1、级联时钟CLK2、级联时钟CLK3、级联时钟CLK4的顺序，依次从左到右再自最左端开始循环的方式选择其中的三个分别与对应的各级电路中的时钟信号CLK1、时钟信号CLK2和时钟信号CLK3连接，即按照选择级联时钟CLK1、级联时钟CLK2、级联时钟CLK3分别与第一级电路的时钟信号CLK1、时钟信号CLK2和时钟信号CLK3连接，再选择级联时钟CLK2、级联时钟CLK3、级联时钟CLK4分别与第二级电路的时钟信号CLK1、时钟信号CLK2和时钟信号CLK3连接，再选择级联时钟CLK3、级联时钟CLK4、级联时钟CLK1分别与第三级电路的时钟信号CLK1、时钟信号CLK2和时钟信号CLK3连接，再选择级联时钟CLK4、级联时钟CLK1、级联时钟CLK2分别与第四级电路的时钟信号CLK1、时钟信号CLK2和时钟信号CLK3连接，……,，如此循环地将四个级联时钟与对应级电路的时钟信号连接。

除第一、二、三级与最后面三级电路，其余每一级电路中的Cout(n-3)和Cout(n+3)端都分别接至其前三级以及后三级的级联信号Cout，为该级电路提供初始化以及重置阶段所需要的信号。第一、二、三级电路中的Cout(n-3)信号以及第一级的移位脉冲信号Cout（n-1）由外围电路提供。

本发明的行集成电路，采用单负电源的电路结构、采用晶体管作为反向器，实现由输出级上拉管进行充放电，进而减少输出级下拉管的器件尺寸，具有电路结构简单、功耗低、器件尺寸小的特点。

附图说明

结合附图对发明作进一步的描述，但附图中的内容不构成对发明的任何限制。

图1是现有技术中一种行集成电路的电路图；

图2是图1的行集成电路的时序图；

图3是发明一种行集成电路的电路图；

图4是图3的行集成电路的时序图；

图5是由图3的行集成电路构成的级联结构示意图。

具体实施方式

结合以下实施例对本本发明作进一步的描述：

实施例 1 。

一种行集成电路，如图3、图4所示，设有晶体管T1、晶体管T1a 、晶体管T2、晶体管T2a、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容C1、电容C2和电容C3。

上述晶体管T1、晶体管T1a 、晶体管T2、晶体管T2a、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8和晶体管T9均为薄膜晶体管。

晶体管T1栅极、晶体管T1a栅极与时钟信号CLK2连接，晶体管T1漏极与Cout(n-1)连接，晶体管T1源极、晶体管T1a漏极与晶体管T9源极连接，晶体管T1a源极、晶体管T5栅极、晶体管T7栅极与电容C1的一端连接。晶体管T9栅极、电容C1的另一端、晶体管T5源极与晶体管T6漏极连接，Cout(N)信号由此引出。晶体管T9漏极、晶体管T5漏极、晶体管T7漏极与时钟信号CLK3连接。晶体管T7源极与晶体管T8漏极连接，本级行集成的输出驱动信号Out(N)由此引出。

该行集成电路的驱动时序主要包括4个交叠的流水线时钟，前三级的级联信号Cout(n-3)、后三级的级联信号Cout（n+3），还有前一级的移位脉冲信号Cout（n-1），其中脉冲的高电平以及低电平分别对应电路中的正电源Vdd以及负电源Vss，时钟信号CLK1、时钟信号CLK2和时钟信号CLK3均为占空比50%的方波，时钟信号CLK2相对于时钟信号CLK1滞后1/4周期，时钟信号CLK3相对于时钟信号CLK2滞后1/4周期，时钟信号CLK4相对于时钟信号CLK3滞后1/4周期。各时序的相关关系如图4所示。

该电路的工作原理主要包括以下几个阶段：

1、电路的初始化（set）阶段。如图4中的①、②阶段所示，前三级的级联信号Cout(n-3)的高电平把晶体管T4打开，Qb点的高电平信号将会通过晶体管T3以及T4管放电到负电平Vss。其中，尽管在时钟信号CLK1由低电平变成高电平，Qb点信号在时钟信号CLK1由③变到④的上升沿阶段会产生一个尖峰脉冲，但并不影响Qb点放电到低电平Vss。需要说明的是，在该初始化阶段，其余信号均保持为低电平信号。

2、上一级的级联信号Cout(n-1)输入阶段。如图4中的③、④所示，时钟信号CLK2由低电平变为高电平，把晶体管T1a和T1打开，前一级的移位信号Cout(n-1)高电平通过晶体管T1a和T1进入Q点，使Q点变为高电平。另外在此阶段，晶体管T2a、T2、T3、T4管被关断，使得Qb节点处于浮动状态，同时在③变为④阶段，时钟信号CLK1由高电平变为低电平，此时电容C2和C3将会发生电容耦合效应，使得Qb节点的电位由原来的Vss变得更低，具体如下式所示：

V_Qb=V_ss+ΔV ……式（1）；

其中 ΔV=（V_ss-V_dd）*(C3/(C3+C2)) ……式（2）；

从（2）式可以看出，Qb点由于电容耦合效应所引起的电压变化量ΔV将由电容C2、C3以及高电平Vdd和Vss的具体取值决定。例如，电容C2和C3取值相等，Vdd以及Vss分别取为10V和-4V，则ΔV=（-4-10）*（1/2）=-7V，此时Qb点的电压就比Vss低7V，因此，在接下来的整个脉冲输出阶段可以确保输出级的下拉管能够被彻底关断，从而保证输出级的全摆幅输出。同时也可以根据需要设计C2和C3的大小来改变ΔV。

在Qb反向信号产生的过程中，利用时钟信号CLK1在两个电容C2和C3上的耦合效应来产生一个负电平，将下拉管T6和T8彻底关断。

3、移位输出脉冲Cout(n)和Out(n)发生阶段：如图图4的④、⑤所示。在④阶段，CLK3由低电平变成了高电平，此时两个输出级Cout(n)和Out(n)输出高电平脉冲信号，同时由于Q点处于浮动状态，由于电容C1的自举作用，CLK3的高电平会使Q点的电位变得更高，使两个输出级上拉管变得更加导通。并且在上述第2点中已经说明从④阶段开始，Qb节点的电位已经比Vss低ΔV，又由于CLK1在④、⑤阶段均处于低电平，所以两输出级下拉管能够完全被关断，实现移位输出脉冲Cout(n)和Out(n)的全摆幅输出。

4、电荷泄放阶段：如图4的⑥所示。在此阶段，时钟信号CLK3变为低电平，由于Q点仍然处于浮动状态，Q点电位由⑤阶段的更高电平变为与③阶段相同的普通高电平，但是仍然能够维持两输出级上拉管的导通状态；同时Qb点又由于时钟信号CLK1由低电平变成了高电平发生了电容耦合效应，使Qb点的电位重新变成了Vss；Cout(n)和Out(n)从上拉管放电至低电平Vss，因此可以减少下拉管的器件尺寸。

输出级上拉管除了在移位脉冲阶段输出高电平，在电荷泄放阶段也可用作放电管，加快信号的放电速度。

5、电路的重置阶段：如图4的⑦、⑧阶段所示。时钟信号CLK2和后面的Cout(n+3)的高电平信号分别将晶体管T1a、T1和T2、T2a打开，使得Q点和Qb点分别重置为高电平Vss和低电平Vdd。

注意，在Qb维持高电平以后，从第⑨阶段开始Qb点的高电平会随着时钟信号CLK1的跳变而变得时高时低，但是Qb点最少会维持Vdd的高电平，进而把输出级的下拉管T6和T8打开，使输出级信号在以后阶段维持在Vss。

本实施例的行集成电路避开了现有技术中采用双负电源结构使得输出级下拉管的Vgs为负值的形式，而是采用单负电源的电路结构使得输出级下拉管的Vgs为负值，不仅电路结构简单，而且功耗低。

该行集成电路采用晶体管实现产生Q点的反向信号Qb，克服了现有技术中采用二极管接法的反相器结构存在大电流回路的缺陷，可以减少在产生低电平信号时的功耗。

由于现有技术中的行集成电路输出级下拉管的Vgs的负值是由两个不同电平的负电源构成的。而在本技术当中利用时钟在跳变时由电容产生的耦合效应来产生负压降 ΔV，从而把输出级的下拉管完全关断，实现输出级脉冲全摆幅输出。另外，在现有技术当中，输出级的高电平是通过上拉管实现的，输出级的低电平是通过下拉管实现的。而利用本技术的驱动方法可以实现由输出级上拉管进行充放电，进而减少输出级下拉管的器件尺寸，更加容易实现显示面板的窄边框化。

综上所述，本发明的行集成电路具有电路结构简单、功耗低、器件尺寸小的特点。

实施例 2 。

本发明行集成电路的级联电路图如图5所示，设置有四个级联时钟信号分别为级联时钟CLK1、级联时钟CLK2、级联时钟CLK3、级联时钟CLK4。

级联时钟CLK1、级联时钟CLK2、级联时钟CLK3和级联时钟CLK4均为占空比50%的方波；级联时钟CLK2相对于级联时钟CLK1滞后1/4周期，级联时钟CLK3相对于级联时钟CLK2滞后1/4周期；级联时钟CLK4相对于级联时钟CLK3滞后1/4周期。

除第一、二、三级与最后面三级电路，其余每一级电路中的Cout(n-3)和Cout(n+3)端都分别接至其前三级以及后三级的级联信号Cout，为该级电路提供初始化以及重置阶段所需要的信号。

最后应当说明的是，以上实施例仅用以说明本发明的技术方案而非对本发明保护范围的限制，尽管参照较佳实施例对本发明作了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的实质和范围。

Claims

1.一种行集成电路，其特征在于：设有晶体管T1、晶体管T1a 、晶体管T2、晶体管T2a、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容C1、电容C2和电容C3；

晶体管T1栅极、晶体管T1a栅极与时钟信号CLK2连接，晶体管T1漏极与前一级的移位脉冲信号Cout(n-1)连接，晶体管T1源极、晶体管T1a漏极与晶体管T9源极连接，晶体管T1a源极、晶体管T5栅极、晶体管T7栅极与电容C1的一端连接，晶体管T9栅极、电容C1的另一端、晶体管T5源极与晶体管T6漏极连接，移位输出脉冲信号Cout(N) 的引出端与晶体管T6漏极连接，晶体管T9漏极、晶体管T5漏极、晶体管T7漏极与时钟信号CLK3连接，晶体管T7源极与晶体管T8漏极连接，本级的行驱动输出信号Out(N) 与晶体管T8漏极连接；

晶体管T2漏极接正电源Vdd，晶体管T2栅极、晶体管T2a栅极与后三级的级联信号Cout(n+3)连接，晶体管T2源极与晶体管T2a漏极连接，晶体管T2a源极、晶体管T3漏极、晶体管T3栅极、电容C3一端、电容C2一端、晶体管T6栅极与晶体管T8栅极连接，电容C3另一端与时钟信号CLK1连接，晶体管T3源极与晶体管T4漏极连接，晶体管T4栅极与前三级的级联信号 Cout(n-3)连接，晶体管T4源极、电容C2另一端、晶体管T6源极、晶体管T8源极与负电源Vss连接；

在移位脉冲输出阶段，反向信号Qb产生的过程中，利用时钟信号CLK1在两个电容C2和C3上的耦合效应来产生一个负电平，将作为下拉管的晶体管T6和T8关断。

2.根据权利要求1所述的行集成电路，其特征在于：晶体管T1、晶体管T1a 、晶体管T2、晶体管T2a、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8和晶体管T9均为薄膜晶体管。

3.根据权利要求2所述的行集成电路,其特在在于：时钟信号CLK1、时钟信号CLK2和时钟信号CLK3均为占空比50%的方波；

4.根据权利要求1或2所述的行集成电路，其特征在于：采用上述行集成电路构成电路级联时，设置有四个级联时钟信号分别为级联时钟CLK1、级联时钟CLK2、级联时钟CLK3、级联时钟CLK4；

自第一级电路开始，级联时钟信号按照级联时钟CLK1、级联时钟CLK2、级联时钟CLK3、级联时钟CLK4的顺序，依次从左到右再自最左端开始循环的方式选择其中的三个分别与对应的各级电路中的时钟信号CLK1、时钟信号CLK2和时钟信号CLK3连接，即按照选择级联时钟CLK1、级联时钟CLK2、级联时钟CLK3分别与第一级电路的时钟信号CLK1、时钟信号CLK2和时钟信号CLK3连接，再选择级联时钟CLK2、级联时钟CLK3、级联时钟CLK4分别与第二级电路的时钟信号CLK1、时钟信号CLK2和时钟信号CLK3连接，再选择级联时钟CLK3、级联时钟CLK4、级联时钟CLK1分别与第三级电路的时钟信号CLK1、时钟信号CLK2和时钟信号CLK3连接，再选择级联时钟CLK4、级联时钟CLK1、级联时钟CLK2分别与第四级电路的时钟信号CLK1、时钟信号CLK2和时钟信号CLK3连接，……，如此循环地将四个级联时钟与对应级电路的时钟信号连接。

5.根据权利要求4所述的行集成电路，其特征在于：除第一、二、三级与最后面三级电路，其余每一级电路中的Cout(n-3)和Cout(n+3)端都分别接至其前三级以及后三级的级联信号Cout(N)，为该级电路提供初始化以及重置阶段所需要的信号；第一、二、三级电路中的Cout(n-3)信号以及第一级的移位脉冲信号Cout（n-1）由外围电路提供。