CN106057119B - 一种行扫描驱动单元、行扫描驱动系统及其驱动方法 - Google Patents

Abstract

本发明公开了一种行扫描驱动单元，包括输入口、信号输入模块、负压模块、反相器模块、内部输出模块及扫描输出模块、输出口。本发明还公开了包含上述行扫描驱动单元的行扫描驱动系统及其驱动方法。本发明利用负压模块产生负压信号，降低对电源要求，简化电路结构，节约电路面积，降低电路功耗；扫描输出模块使用时钟控制方式，提高电路工作速度；此外，行扫描驱动电路依靠3个占空比为33.3％的流水线式时钟驱动，时序简单，不仅能够避免竞争冒险引发的电路异常，还能减少延时效应。

Description

一种行扫描驱动单元、行扫描驱动系统及其驱动方法

技术领域

本发明涉及行栅极扫描技术，特别涉及一种行扫描驱动单元、行扫描驱动系统及其驱动方法。

背景技术

传统的显示面板行扫描驱动电路需要专门的驱动芯片，通过一定的工艺将芯片压接在玻璃基板上驱动像素电路。随着技术的发展，利用薄膜晶体管将行扫描驱动电路直接集成至显示面板来代替驱动芯片的行集成技术已成为了当前研究的热门。因为行扫描驱动电路与像素电路集成在同一阵列，不仅能够减少工艺步骤、节约制造成本，还可以显著减少因信号走线过长而引起的信号延迟、提高信号质量。此外，对于中小尺寸显示屏，行扫描驱动电路能极大缩短边框面积，实现窄边框以符合人们审美需求。行集成技术还能够很好的解决传统芯片不能应用于柔性显示的难题。

近年来，新兴的金属氧化物薄膜晶体管器件因其优良的性能、简单的制造工艺成为了行集成技术热门的研究对象，但金属氧化物薄膜晶体管只有N型器件可用，并具有负阈值电压特性。若直接沿用针对正阈值电压的晶体管器件开发的行扫描驱动电路会因晶体管不能彻底关闭而引起电流泄漏，最终导致电路失效。为了彻底关闭金属氧化物薄膜晶体管，大多数新型行扫描驱动电路内部会用到两个甚至两个以上的负电源，然而多个负电源会使电路结构变得复杂，内部连线增加，电路面积变大。还有一些行扫描驱动电路用到直流驱动方式，尽管这种方式能够节省因为驱动晶体管极间寄生电容而引起的动态功耗，但是电路运行速度比较慢，不能够满足高分辨率、高刷新速率的显示要求。

发明内容

为了克服现有技术的上述缺点与不足，本发明的目的之一在于提供一种行扫描驱动单元，结构简单、元器件少、响应速度快、可靠性高。

本发明的目的之二在于提供一种行扫描驱动系统，只需单一负电源的行扫描驱动电路的结构，利用电容存储效应得到负栅压，简化传统多负电源行栅极驱动器结构。

本发明的目的之三在于提供基于上述行扫描驱动系统的行扫描驱动方法。

本发明的目的通过以下技术方案实现：

一种行扫描驱动单元，包括输入口、信号输入模块、负压模块、反相器模块、内部输出模块及扫描输出模块、输出口；

所述输入口包括信号输入口、第一时钟输入口、第二时钟输入口、第三时钟输入口、第一电源输入口以及第二电源输入口；

所述输出口包括第一输出口和第二输出口；

所述负压模块由第二存储电容、第四晶体管构成，第二存储电容的一端与第四晶体管的栅极、第一时钟输入口相连，另一端与第四晶体管的漏极、反相输出节点QB相连，第四晶体管的源极与第二电源输入口相连；

所述反相器模块由第三及第五晶体管构成，第三晶体管的漏极与第一电源输入口相连，栅极与第三时钟输入口相连，源极与第五晶体管的栅极相连，作为反相输出节点QB；第五晶体管的漏极与存储节点Q相连，源极与第二电源输入口相连；

所述内部输出模块由第六及第七晶体管，第一存储电容构成，第六晶体管的漏极与第二时钟输入口相连，第六晶体管的栅极与信号存储节点Q、第一存储电容的一端相连，第六晶体管的源极与第七晶体管的漏极、第一存储电容的另一端以及第一输出口相连；第七晶体管的栅极与反相输出节点QB相连，源极与第二电源输入口相连；

扫描输出模块由第八晶体管及第九晶体管构成，第八晶体管的漏极与第二时钟输入口相连，栅极与信号存储节点Q相连，源极与第九晶体管的漏极、第二输出口相连；第九晶体管的栅极与反相输出节点QB相连，源极与第二电源输入口相连。

一种行扫描驱动系统，包括电源和时序控制模块和行扫描驱动阵列；

所述行扫描驱动阵列由N个所述的行扫描驱动单元级联组成，N为自然数。

所述电源和时序控制模块的输出信号包括高电压、低电压、第一时钟、第二时钟、第三时钟及触发时钟；第一时钟、第二时钟、第三时钟以及触发时钟的高电平、低电平分别与高电压、低电压相等。

N个行扫描驱动单元的第一电源输入口与高电压相连，第二电源输入口与低电压相连；第一级扫描驱动单元的信号输入口与触发时钟相连；2～N级扫描驱动单元的信号输入口与上一级扫描驱动单元的第一输出口连接；每级扫描驱动单元的第二输出口与显示器中对应的行栅极相连；第K级驱动单元的第一时钟输入口、第二时钟输入口、第三时钟输入口分别与第一时钟、第二时钟、第三时钟连接；第K+1级驱动单元的第一至第三时钟输入口分别与第二时钟、第三时钟、第一时钟连接；第K+2级驱动单元的第一至第三时钟输入口分别与第三时钟、第一时钟、第二时钟连接；其中，K为小于或等于N-2的自然数。

行扫描驱动方法，每级行扫描驱动单元的驱动过程包括以下阶段：

信号输入存储阶段：第一时钟口输入高电压，将第一晶体管、第二晶体管打开，信号输入口输入高电平信号，并输入至信号存储节点Q、第六晶体管的栅极、第八晶体管的栅极及第一存储电容中，第六晶体管、第八晶体管被打开，同时第一时钟口输入的高电平信号对第二存储电容充电并将第四晶体管打开，反向输出节点QB被拉低至低电平状态，第五晶体管、第七晶体管及第九晶体管被关断，第一输出口、第二输出口输出低电压；

信号输出阶段：第二时钟口输入高电压，由于第一存储电容的自举作用，信号存储节点Q的电平跳变为约等于两倍原来的高电平，第六晶体管及第八晶体管被彻底打开，第一输出口、第二输出口输出高电平；同时第一时钟口输入低电压，由于第二存储电容的存储效应，反相输出节点QB被拉低至比第二电源输入口输入的低电压更低的电平，从而彻底关断第五晶体管、第七晶体管、第九晶体管，维持稳定的输出；

重置阶段：第三时钟口输入高电平信号，第三晶体管被打开，反向输出节点QB变为高电平，第五晶体管、第七晶体管及第九晶体管被打开，信号存储节点Q通过第五晶体管被拉低至低电平，第六晶体管、第八晶体管被关断，第一输出口及第二输出口均输出低电压。

第一时钟、第二时钟、第三时钟脉冲宽度相同，占空比为33.3％，第一时钟、第二时钟、第三时钟的周期相同。

所述信号输入存储阶段经历33.3％时钟周期时间，第二时钟口及第三时钟口均输入低电压。

所述信号输出阶段经历33.3％时钟周期时间，第一时钟口及第三时钟口均输入低电压。

所述重置阶段经历33.3％时钟周期时间，第二时钟口及第三时钟口均输入低电压。

与现有技术相比，本发明具有以下优点和有益效果：

(1)本发明通过内置的负压模块，不仅能够降低的传统多电源行扫描驱动电路的复杂程度、节约电路面积，还能降低时钟摆幅、提高电路效率。

(2)本发明简化了电路结构，单级行扫描驱动电路仅需9个晶体管、2个电容便能够正常功过，不仅降低电路布局难度，还能提升电路良率。

(3)本发明的行扫描驱动系统通过3个占空比33.3％的流水线式时钟驱动，时序简单，不经能够避免行扫描驱动电路内部出现竞争冒险、增加电路稳定性，还能保证行扫描驱动电路级联时各级之间的时序裕度、提高系统可靠性。

(4)本发明的反相器模块避免出现从高电压流向低电压的直流回路，大大降低了驱动器的功耗。

(5)本发明利用时钟控制扫描输出模块，能够提高驱动速度，同时充分利用了电路内部自举后的高电压来驱动大尺寸输出TFT，减少延时效应，增强驱动能力。

附图说明

图1是本发明实施例的行扫描驱动单元的电路原理图。

图2是本发明实施例的行扫描驱动系统的结构示意图。

图3是本发明实施例的行扫描驱动系统的工作波形图。

图4是本发明实施例的行扫描驱动系统的行扫描驱动单元的工作波形图。

具体实施方式

下面结合实施例，对本发明作进一步地详细说明，但本发明的实施方式不限于此。

实施例

如图1所示，本实施例的行扫描驱动单元，包括输入口、信号输入模块11、负压模块12、反相器模块13、内部输出模块14及扫描输出模块15。输入口包括信号输入口Cin、第一时钟输入口CK1、第二时钟输入口CK2、第三时钟输入口CK3、第一电源输入口VD以及第二电源输入口VSS。输出口包括第一输出口COUT、第二输出口GOUT。

信号输入模块11由第一及第二晶体管构成，第一晶体管M1漏极与信号输入口Cin相连，源极与第二晶体管M2的漏极相连，栅极与第二晶体管M2的栅极、第一时钟输入口CK1相连，第二晶体管M2的源极与存储节点Q相连。

负压模块12由第二存储电容、第四晶体管构成，第二存储电容C2的一端与第四晶体管M4的栅极、第一时钟输入口CK1相连，另一端与第四晶体管M4的漏极、反相器输出节点QB相连，第四晶体管M4的源极与第二电源输入口VSS相连。

反相器模块13由第三及第五晶体管构成，第三晶体管M3漏极与第一电源输入口VD相连，栅极与第三时钟输入口CK3相连，源极与第五晶体管M5的栅极相连，作为反相输出节点QB；第五晶体管M5的漏极与存储节点Q相连，源极与第二电源输入口VSS相连。

内部输出模块14由第六及第七晶体管，第一存储电容构成，第六晶体管M6的漏极与第二时钟输入口CK2相连，栅极与信号存储节点Q、第一存储电容C1的一端相连，源极与第七晶体管M7的漏极、第一存储电容C1的另一端以及第一输出口相连；第七晶体管M7的栅极与反向输出节点QB相连，源极与第二电源输入口VSS相连。

扫描输出模块15由第八及第九晶体管构成，第八晶体管M8的漏极与第二时钟输入口CK2相连，栅极与信号存储节点Q相连，源极与第九晶体管M9的漏极、第二输出口相连；第九晶体管M9的栅极与反相输出节点QB相连，源极与第二电源输入口VSS相连。

如图2所示，本实施的行扫描驱动系统由电源和时序控制模块20和行扫描驱动阵列30；所述行扫描驱动阵列为N级，由N个行扫描驱动单元级联组成，N为自然数。

其中，电源和时序控制模块20的输出信号包括高电压D、低电压S、第一时钟CK1、第二时钟CK2、第三时钟CK3及触发时钟VI，第一到第三时钟信号以及触发时钟的高电平、低电平分别与高电压D、低电压S相等。

行扫描驱动阵列30为N级，由N个行扫描驱动单元级联组成，包括第一栅极驱动单元、第二栅极驱动单元、第三栅极驱动单元…第N栅极驱动电路；N为自然数。本实施例以包含三个栅极驱动单元的行扫描驱动系统进行说明：

第一栅极驱动单元、第二栅极驱动单元及第三栅极驱动单元的第一电源输入口VD与高电压D相连，第二电源输入口VSS与低电压S相连，信号输入口Cin与阵列中相邻上一级的第一输出口COUT相连，第一输出口COUT与阵列中相邻下一级的信号输入口Cin相连，第二输出口GOUT与显示器中对应的行栅极相连，另外，行阵列的第一级第一栅极驱动单元的信号输入口Cin与触发时钟VI相连。

第一栅极驱动单元的第一时钟输入口CK1、第二时钟输入口CK2、第三时钟输入口CK3分别与电源与时序控制模块的第一时钟CK1、第二时钟CK2、第三时钟CK3相连；

第二栅极驱动单元的第一时钟输入口CK1、第二时钟输入口CK2、第三时钟输入口CK3分别与电源与时序控制模块的第二时钟CK2、第三时钟CK3、第一时钟CK1相连；

第三栅极驱动单元的第一时钟输入口CK1、第二时钟输入口CK2、第三时钟输入口CK3分别与电源与时序控制模块的第三时钟CK1、第一时钟CK1、第二时钟CK2相连。

对于本实施例的行扫描驱动系统，第一时钟CK1、第二时钟CK2、第三时钟CK3的脉冲宽度相同，占空比为33.3％，第一时钟CK1、第二时钟CK2、第三时钟CK3的周期T相同。

本实施例的行扫描驱动系统的行扫描驱动方法，本实施例的行扫描驱动系统的工作波形图如图3所示。每级行扫描驱动单元的工作波形图如图4所示，包括以下阶段：

信号输入存储阶段：第一时钟口VD输入高电压，将第一晶体管M1、第二晶体管M2打开，信号输入口Cin输入高电平信号，并输入至信号存储节点Q、第六晶体管M6与第八晶体管M8的栅极及第一存储电容C1中，第六晶体管M6、第八晶体管M8被打开，同时第一时钟口输入CK1的高电平信号对第二存储电容C2充电并将第四晶体管M4打开，反向输出节点QB被拉低至低电平状态，第五晶体管M5、第七晶体管M7及第九晶体管M9被关断，第一输出口COUT、第二输出口GOUT输出低电压。此阶段经历33.3％时钟周期时间，第二时钟口CK2及第三时钟口CK3均输入低电压不变。

信号输出阶段：第二时钟口CK2输入高电压，由于第一存储电容C1的自举作用，信号存储节点Q的电平跳变为约等于两倍原来的高电平，第六晶体管M6及第八晶体管M8被彻底打开，第一输出口COUT、第二输出口GOUT输出高电平；同时第一时钟口CK1输入低电压，由于第二存储电容C2的存储效应，反相输出节点QB被拉低至比第二电源输入口输入的低电压更低的电平，从而彻底关断第五晶体管M5、第七晶体管M7、第九晶体管M9，维持稳定的输出。此阶段经历33.3％时钟周期时间，第一时钟口CK1及第三时钟口CK3均输入低电压不变。

重置阶段：第三时钟口CK3输入高电平信号，第三晶体管M3被打开，反向输出节点QB变为高电平，第五晶体管M5、第七晶体管M7及第九晶体管M9被打开，信号存储节点Q通过第五晶体管M5被拉低至低电平，第六晶体管M6、第八晶体管M8被关断，第一输出口COUT及第二输出口GOUT均输出低电压。此阶段经历33.3％时钟周期时间，第一时钟口CK1及第二时钟口CK2均输入低电压不变。

上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受所述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (9)

1.一种行扫描驱动单元，其特征在于，包括输入口、信号输入模块、负压模块、反相器模块、内部输出模块及扫描输出模块、输出口；

所述输入口包括信号输入口、第一时钟输入口、第二时钟输入口、第三时钟输入口、第一电源输入口以及第二电源输入口；

所述输出口包括第一输出口和第二输出口；

所述信号输入模块由第一晶体管及第二晶体管构成，第一晶体管的漏极与信号输入口相连；第一晶体管的源极与第二晶体管的漏极相连；第一晶体管的栅极与第二晶体管的栅极、第一时钟输入口相连；第二晶体管的源极与存储节点Q相连；

所述负压模块由第二存储电容、第四晶体管构成，第二存储电容的一端与第四晶体管的栅极、第一时钟输入口相连，另一端与第四晶体管的漏极、反相输出节点QB相连，第四晶体管的源极与第二电源输入口相连；

所述反相器模块由第三及第五晶体管构成，第三晶体管的漏极与第一电源输入口相连，栅极与第三时钟输入口相连，源极与第五晶体管的栅极相连，作为反相输出节点QB；第五晶体管的漏极与存储节点Q相连，源极与第二电源输入口相连；

所述内部输出模块由第六及第七晶体管，第一存储电容构成，第六晶体管的漏极与第二时钟输入口相连，第六晶体管的栅极与信号存储节点Q、第一存储电容的一端相连，第六晶体管的源极与第七晶体管的漏极、第一存储电容的另一端以及第一输出口相连；第七晶体管的栅极与反相输出节点QB相连，源极与第二电源输入口相连；

扫描输出模块由第八晶体管及第九晶体管构成，第八晶体管的漏极与第二时钟输入口相连，栅极与信号存储节点Q相连，源极与第九晶体管的漏极、第二输出口相连；第九晶体管的栅极与反相输出节点QB相连，源极与第二电源输入口相连。

2.一种行扫描驱动系统，其特征在于，包括电源和时序控制模块和行扫描驱动阵列；

所述行扫描驱动阵列由N个权利要求1所述的行扫描驱动单元级联组成，N为自然数。

3.根据权利要求2所述的行扫描驱动系统，其特征在于，所述电源和时序控制模块的输出信号包括高电压、低电压、第一时钟、第二时钟、第三时钟及触发时钟；第一时钟、第二时钟、第三时钟以及触发时钟的高电平、低电平分别与高电压、低电压相等。

4.根据权利要求3所述的行扫描驱动系统，其特征在于，N个行扫描驱动单元的第一电源输入口与高电压相连，第二电源输入口与低电压相连；第一级扫描驱动单元的信号输入口与触发时钟相连；2～N级扫描驱动单元的信号输入口与上一级扫描驱动单元的第一输出口连接；每级扫描驱动单元的第二输出口与显示器中对应的行栅极相连；第K级驱动单元的第一时钟输入口、第二时钟输入口、第三时钟输入口分别与第一时钟、第二时钟、第三时钟连接；第K+1级驱动单元的第一至第三时钟输入口分别与第二时钟、第三时钟、第一时钟连接；第K+2级驱动单元的第一至第三时钟输入口分别与第三时钟、第一时钟、第二时钟连接；

其中，K为小于或等于N-2的自然数。

5.基于权利要求2～4任一项所述的行扫描驱动系统的行扫描驱动方法，其特征在于，每级行扫描驱动单元的驱动过程包括以下阶段：信号输入存储阶段：第一时钟口输入高电压，将第一晶体管、第二晶体管打开，信号输入口输入高电平信号，并输入至信号存储节点Q、第六晶体管的栅极、第八晶体管的栅极及第一存储电容中，第六晶体管、第八晶体管被打开，同时第一时钟口输入的高电平信号对第二存储电容充电并将第四晶体管打开，反向输出节点QB被拉低至低电平状态，第五晶体管、第七晶体管及第九晶体管被关断，第一输出口、第二输出口输出低电压；

信号输出阶段：第二时钟口输入高电压，由于第一存储电容的自举作用，信号存储节点Q的电平跳变为等于两倍原来的高电平，第六晶体管及第八晶体管被彻底打开，第一输出口、第二输出口输出高电平；同时第一时钟口输入低电压，由于第二存储电容的存储效应，反相输出节点QB被拉低至比第二电源输入口输入的低电压更低的电平，从而彻底关断第五晶体管、第七晶体管、第九晶体管，维持稳定的输出；

重置阶段：第三时钟口输入高电平信号，第三晶体管被打开，反向输出节点QB变为高电平，第五晶体管、第七晶体管及第九晶体管被打开，信号存储节点Q通过第五晶体管被拉低至低电平，第六晶体管、第八晶体管被关断，第一输出口及第二输出口均输出低电压。

6.根据权利要求5所述的行扫描驱动方法，其特征在于，第一时钟、第二时钟、第三时钟脉冲宽度相同，占空比为33.3％，第一时钟、第二时钟、第三时钟的周期相同。

7.根据权利要求6所述的行扫描驱动方法，其特征在于，所述信号输入存储阶段经历33.3％时钟周期时间，第二时钟口及第三时钟口均输入低电压。

8.根据权利要求6所述的行扫描驱动方法，其特征在于，所述信号输出阶段经历33.3％时钟周期时间，第一时钟口及第三时钟口均输入低电压。

9.根据权利要求6所述的行扫描驱动方法，其特征在于，所述重置阶段经历33.3％时钟周期时间，第二时钟口及第三时钟口均输入低电压。

Images