KR20140101152A

KR20140101152A - 두 개의 클록으로 안정적인 출력 신호를 생성하기 위한 게이트 드라이버 회로

Info

Publication number: KR20140101152A
Application number: KR1020130014451A
Authority: KR
Inventors: 박기찬; 김연경; 임홍균; 김상연; 김준동
Original assignee: 건국대학교 산학협력단
Priority date: 2013-02-08
Filing date: 2013-02-08
Publication date: 2014-08-19
Also published as: KR101451090B1

Abstract

본 발명은 트랜지스터의 문턱전압이 음의 값일 때에도 두 개의 클록으로 안정적인 출력 신호를 생성하기 위한 회로에 있어서, 제1클록신호를 제공 받고, 풀업 제어노드에 따라 출력노드의 출력신호를 풀업시키는 트랜지스터를 포함하는 풀업부; 상기 풀업부와 연결되고, 제2클록신호를 제공 받으며, 상기 출력신호가 소정 전압 이하로 떨어지지 않도록 하는 트랜지스터를 포함하는 출력 안정화부; 전단의 출력 및 상기 제2클록신호를 제공 받아, 상기 풀업 제어노드를 제어하는 제1 풀업 제어노드 제어부; 후단의 출력 및 상기 제2클록신호를 제공 받아, 상기 풀업 제어노드를 제어하는 제2 풀업 제어노드 제어부; 상기 제1클록신호 및 상기 제2클록신호를 제공 받아, 상기 출력신호를 풀다운시키는 트랜지스터를 포함하는 풀다운부; 및 상기 전단의 출력 및 상기 제2클록신호를 제공받아, 상기 풀다운부가 풀다운하지 않아야 할 때를 판단하여 이를 제어하는 풀다운제어부를 포함하되, 상기 풀업 제어노드는 상기 제1 풀업 제어노드 제어부와 입력 캐패시터를 통해 연결되어 있으면서 상기 출력노드와 부트스트랩 캐패시터를 통해 연결되어 있고, 상기 풀다운부에는 상기 제1클록신호가 제1 풀다운 제어캐패시터를 통해 입력되고, 상기 풀다운제어부에는 상기 전단의 출력이 제2 풀다운 제어캐패시터를 통해 입력되고, 상기 제1 클록신호 및 상기 제2 클록신호는 교대로 번갈아가며 하이(High) 또는 로우(Low)의 전압으로서 입력되는 것을 특징으로 하는 회로를 개시한다. 본 발명에 의하면, 트랜지스터의 문턱전압이 음의 값일 때에도 두 개의 클록으로 안정적인 출력 신호를 생성함으로써, 회로의 입력신호배선의 연결을 간단하게 할 수 있고, 회로의 소비전력을 감소시킬 수 있다.

Description

두 개의 클록으로 안정적인 출력 신호를 생성하기 위한 게이트 드라이버 회로{GATE DRIVER CIRCUIT FOR GENERATING STABLE OUTPUT SIGNAL USING TWO CLOCKS}

본 발명은 문턱전압이 음의 값인 트랜지스터를 포함하는 게이트 드라이버 회로에서 출력 신호를 생성하기 위한 것이다. 보다 상세하게는, 트랜지스터의 문턱전압이 음의 값일 때에도 두 개의 클록으로 안정적인 출력 신호를 생성하기 위한 게이트 드라이버 회로에 관한 것이다.

최근의 디스플레이 장치는, 부품비용 절감 및 모듈 구조의 단순화를 위해서 박막 트랜지스터로 구성되는 다양한 회로를 내장하고 있다. 산화물 박막 트랜지스터는 기존의 비정질 실리콘 박막 트랜지스터보다 전류구동 능력이 우수하여 이러한 회로 구성에 유리하다. 산화물 박막 트랜지스터는 또한 다결정 실리콘 박막 트랜지스터 대비 인접 트랜지스터간 균일한 특성을 나타내며 제조 비용이 낮은 장점이 있다. 그러나 산화물 박막 트랜지스터는 전압 및 빛에 의한 스트레스와 미세한 공정 변화에 의해서 문턱전압(VT)이 음의 값을 갖는 경우가 많다. 따라서 기존의 실리콘 박막 트랜지스터 기반의 내장회로 기술을 그대로 사용할 경우, 트랜지스터가 완전히 꺼지지 않아서 정상적인 회로 동작이 불가능하다. 도 1은 산화물 박막 트랜지스터의 일반적인 전달 특성(VGS - ID)을 나타낸다. 도 1을 참조하면, VGS=0V에서 상당량의 누설전류가 흐름을 볼 수 있다. 따라서 트랜지스터를 완전히 끄기 위해서는 게이트와 소스 사이에 음의 전압을 인가해야 한다. 그런데, 이를 위하여 제시되는 게이트 드라이버 회로는 4개 이상의 클록을 필요로 한다. 가령, 2011년2월에 IEEE ELECTRON DEVICE LETTERS VOL. 32, No. 2을 통해 발행된 논문(제목: New Depletion-Mode IGZO TFT Shift Register; 저자: Binn Kim 등) 등의 경우, 4개 이상의 클록을 필요로 하므로, 입력 신호배선이 복잡해지는 문제가 있다.

본 발명은 상술한 문제점을 모두 해결하는 것을 그 목적으로 한다.

또한, 본 발명은 문턱전압이 음의 값인 트랜지스터를 구동하는데 있어서 소비전력을 감소시키는 것을 다른 목적으로 한다.

또한, 본 발명은 2개의 클록만을 필요로 하므로, 훨씬 효율적으로 안정적인 출력 신호를 생성할 수 있는 것을 또 다른 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 대표적인 구성은 다음과 같다.

본 발명의 일 태양에 따르면, 트랜지스터의 문턱전압이 음의 값일 때에도 두 개의 클록으로 안정적인 출력 신호를 생성하기 위한 회로에 있어서, 제1클록신호를 제공 받고, 풀업 제어노드에 따라 출력노드의 출력신호를 풀업시키는 트랜지스터를 포함하는 풀업부; 상기 풀업부와 연결되고, 제2클록신호를 제공 받으며, 상기 출력신호가 소정 전압 이하로 떨어지지 않도록 하는 트랜지스터를 포함하는 출력 안정화부; 전단의 출력 및 상기 제2클록신호를 제공 받아, 상기 풀업 제어노드를 제어하는 제1 풀업 제어노드 제어부; 후단의 출력 및 상기 제2클록신호를 제공 받아, 상기 풀업 제어노드를 제어하는 제2 풀업 제어노드 제어부; 상기 제1클록신호 및 상기 제2클록신호를 제공 받아, 상기 출력신호를 풀다운시키는 트랜지스터를 포함하는 풀다운부; 및 상기 전단의 출력 및 상기 제2클록신호를 제공받아, 상기 풀다운부가 풀다운하지 않아야 할 때를 판단하여 이를 제어하는 풀다운제어부를 포함하되, 상기 풀업 제어노드는 상기 제1 풀업 제어노드 제어부와 입력 캐패시터를 통해 연결되어 있으면서 상기 출력노드와 부트스트랩 캐패시터를 통해 연결되어 있고, 상기 풀다운부에는 상기 제1클록신호가 제1 풀다운 제어캐패시터를 통해 입력되고, 상기 풀다운제어부에는 상기 전단의 출력이 제2 풀다운 제어캐패시터를 통해 입력되고, 상기 제1 클록신호 및 상기 제2 클록신호는 교대로 번갈아가며 하이(High) 또는 로우(Low)의 전압으로서 입력되는 것을 특징으로 하는 회로가 제공된다.

본 발명의 다른 태양에 따르면, 순차적으로 직렬로 연결되는 복수개의 스테이지들을 구비하는 회로에 있어서, 상기 복수개의 스테이지들 각각은, 제1클록신호를 제공 받고, 풀업 제어노드에 따라 출력노드의 출력신호를 풀업시키는 트랜지스터를 포함하는 풀업부; 상기 풀업부와 연결되고, 제2클록신호를 제공 받으며, 상기 출력신호가 소정 전압 이하로 떨어지지 않도록 하는 트랜지스터를 포함하는 출력 안정화부; 전단의 출력 및 상기 제2클록신호를 제공 받아, 상기 풀업 제어노드를 제어하는 제1 풀업 제어노드 제어부; 후단의 출력 및 상기 제2클록신호를 제공 받아, 상기 풀업 제어노드를 제어하는 제2 풀업 제어노드 제어부; 상기 제1클록신호 및 상기 제2클록신호를 제공 받아, 상기 출력신호를 풀다운시키는 트랜지스터를 포함하는 풀다운부; 및 상기 전단의 출력 및 상기 제2클록신호를 제공받아, 상기 풀다운부가 풀다운하지 않아야 할 때를 판단하여 이를 제어하는 풀다운제어부를 포함하되, 상기 풀업 제어노드는 상기 제1 풀업 제어노드 제어부와 입력 캐패시터를 통해 연결되어 있으면서 상기 출력노드와 부트스트랩 캐패시터를 통해 연결되어 있고, 상기 풀다운부에는 상기 제1클록신호가 제1 풀다운 제어캐패시터를 통해 입력되고, 상기 풀다운제어부에는 상기 전단의 출력이 제2 풀다운 제어캐패시터를 통해 입력되고, 상기 제1 클록신호 및 상기 제2 클록신호는 교대로 번갈아가며 하이(High) 또는 로우(Low)의 전압으로서 입력되는 것을 특징으로 하는 회로가 제공된다.

본 발명에 의하면, 트랜지스터의 문턱전압이 음의 값일 때에도 두 개의 클록으로 안정적인 출력 신호를 생성함으로써, 회로의 입력신호배선의 연결을 간단하게 할 수 있고, 회로의 소비전력을 감소시킬 수 있다.

도 1은 산화물 박막 트랜지스터의 일반적인 전달 특성(VGS - ID)을 나타낸다.
도 2는 본 발명의 실시예에 따른 게이트 드라이버의 블록도와 타이밍도이다.
도 3은 도 2의 게이트 드라이버에서 각 단의 회로도이다.
도 4a, 도 5a, 도 6a, 도 7a는 도 3의 회로의 동작을 나타낸다.
도 4b, 도 5b, 도 6b, 도 7b는 도 3의 회로의 타이밍도이다.
도 8은 본 발명의 실시예에 따른 게이트 드라이버 회로의 SPICE 시뮬레이션 결과이다.
도 9은 본 발명의 실시예에 따른 게이트 드라이버 회로의 소비전력을 계산한 결과이다.
도 10은 본 발명의 실시예에 따른 게이트 드라이버 회로를 유리 기판 위에 실제로 제작하여 측정한 결과이다.

후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 게이트 드라이버의 블록도와 타이밍도이다.

도 2를 참조하면, 2개의 클록신호(CK, CKB)가 각 단(200_1, 200_2, 200_3, 200_4, ···)에 연결되고, 각 단(200_1, 200_2, 200_3, 200_4, ···)은 전단의 출력신호((OUT[N-1])와 후단의 출력신호(OUT[N+1])를 입력받는다. 제1 클록신호(CK) 및 제2 클록신호(CKB)는 교대로 번갈아가며 하이(High) 또는 제1로우(Low)의 전압을 가지도록 제공된다. 이하에서는 하이 전압은 20V로, 제1로우 전압은 -10V로, 제2로우 전압은 -5V로 각각 설정하였으나, 이는 단순한 예시일 뿐이고 다양하게 변형될 수 있을 것이다.

도 3은 도 2의 게이트 드라이버에서 각 단에 포함되는 회로도이다.

도 3을 참조하면, 풀업부(310)는 풀업 제어노드(Q)의 전압에 기초하여 동작하고, 제1클록신호(CK)에 따라 출력신호(OUT[N])를 풀업시킨다. 풀업부(310)는 제1풀업 트랜지스터(M3), 제2풀업 트랜지스터(M4), 및 부트스트랩 캐패시터(CB)를 포함할 수 있다. 제1풀업 트랜지스터(M3)와 제2풀업 트랜지스터(M4)의 게이트는, 풀업 제어노드(Q)에 연결된다. 또한, 제1풀업 트랜지스터(M3)의 드레인 또는 소스는, 제1클록신호(CK)를 입력받는다. 또한, 제1풀업 트랜지스터(M3)의 소스 또는 드레인은, 제2풀업 트랜지스터(M4)의 드레인 또는 소스에 연결된다. 또한, 제2풀업 트랜지스터(M4)의 소스 또는 드레인은, 출력신호(OUT[N])의 출력노드에 연결되어 있으면서, 부트스트랩 캐패시터(CB)에 연결된다. 풀업 제어노드(Q)는 출력신호(OUT[N])의 출력노드와 부트스트랩 캐패시터(CB)를 통해 연결되어 있다.

제1풀업 트랜지스터(M3), 제2풀업 트랜지스터(M4), 및 부트스트랩 캐패시터(CB)는 부트스트래핑(bootstrapping) 효과에 의하여 풀업 제어노드(Q)의 전압을 상승시킨다. 제1풀업 트랜지스터(M3)와 제2풀업 트랜지스터(M4)는 풀업 제어노드(Q)의 전압에 기초하여 동작하며, 제1클록신호(CK)에 따라 출력신호(OUT[N])를 풀업시킨다.

한편, 이상에서는 부트스트랩 캐패시터(CB)가 풀업부(310)에 포함되는 것으로 설명하였으나, 부트스트랩 캐패시터(CB)와 다른 구성요소들(예를 들어, M3, M4)의 연결관계는 그대로 유지된 채로, 부트스트랩 캐패시터(CB)가 풀업부(310)에 포함되지 않는 것으로 가정하는 것도 가능하다.

출력안정화부(320)는 풀업부(310)와 연결되고 제2클록신호(CKB)를 제공 받으며 출력신호(OUT[N])가 소정 전압 이하로 떨어지지 않도록 하는 출력안정화 트랜지스터(M5)를 포함한다. 출력안정화 트랜지스터(M5)는, 제2클록신호(CKB)를 입력받는 게이트, 제1풀업 트랜지스터(M3)와 제2풀업 트랜지스터(M4) 사이의 노드(T)에 연결되는 드레인 또는 소스, 및 제2로우 레벨의 전압원(VSS)에 연결되는 소스 또는 드레인을 포함한다.

제1클록신호(CK)의 로우 전압이 -10V인 경우 출력신호(OUT[N])의 로우 전압이 -5V보다 낮아질 우려가 있는데, 출력안정화 트랜지스터(M5)는 제1풀업 트랜지스터(M3)와 제2풀업 트랜지스터(M4) 사이의 노드에 제2로우 레벨의 전압원(VSS)의 전압을 제공하여 출력신호(OUT[N])의 전압이 -5V보다 낮아지지 않도록 유지하는 역할을 한다.

제1 풀업 제어노드 제어부(330)는, 전단의 출력(OUT[N-1]) 및 제2클록신호(CKB)를 제공 받아, 풀업 제어노드(Q)를 제어한다. 제1 풀업 제어노드 제어부(330)는 제1-1풀업 제어노드 제어 트랜지스터(M1), 제1-2풀업 제어노드 제어 트랜지스터(M2), 및 입력 캐패시터(CIN)를 포함할 수 있다. 제1-1풀업 제어노드 제어 트랜지스터(M1)의 게이트는, 입력 캐패시터(CIN)와 연결되어 있으면서 제2 클록신호(CKB)를 제공받는다. 제1-1풀업 제어노드 제어 트랜지스터(M1)의 드레인 또는 소스는, 전단의 출력(OUT[N-1])을 제공받는다. 제1-1풀업 제어노드 제어 트랜지스터(M1)의 소스 또는 드레인은, 제1-2풀업 제어노드 제어 트랜지스터(M2)의 소스 또는 드레인에 연결된다. 제1-2풀업 제어노드 제어 트랜지스터(M2)의 게이트는, 전단의 출력(OUT[N-1])을 제공받는다. 제1-2풀업 제어노드 제어 트랜지스터(M2)의 드레인 또는 소스는, 풀업 제어노드(Q)에 연결되면서, 제1풀업 트랜지스터(M3)와 제2풀업 트랜지스터(M4)의 게이트에 연결된다. 제1-1풀업 제어노드 제어 트랜지스터(M1) 또는 제1-2풀업 제어노드 제어 트랜지스터(M2)가 완벽하게 꺼지지 않으면 풀업 제어노드(Q)가 플로팅 상태여야 할 때에도 전단 출력신호(OUT[N-1])가 풀업 제어노드(Q)에 연결되기 때문에 정상적인 출력신호(OUT[N])가 나오지 못한다. 이를 방지하기 위하여, 제1-1풀업 제어노드 제어 트랜지스터(M1)가 켜져 있을 때 제1-2풀업 제어노드 제어 트랜지스터(M2)는 다이오드-커넥션으로 풀업 제어노드(Q)를 전단 출력신호(OUT[N-1])와 연결하거나 차단한다. 풀업 제어노드(Q)는 제1 풀업 제어노드 제어부(330)와 입력 캐패시터(CIN)를 통해 연결되어 있으면서 출력신호(OUT[N])의 출력노드와 부트스트랩 캐패시터(CB)를 통해 연결되어 있다. 입력 캐패시터(CIN)는 제1클록신호(CK)의 전압이 하이 레벨(20V)이 되기 직전에 풀업 제어노드(Q)의 전압을 제2로우 레벨의 전압원(VSS)의 전압(-5V)보다 낮은 전압으로 끌어내리는 역할을 한다. 그럼으로써, 출력신호(OUT[N])의 전압이 제1로우 레벨이어야 하는 구간에서 출력신호(OUT[N])의 전압이 제1클록신호(CK)를 따라 흔들리지 않도록 한다.

한편, 이상에서는 입력 캐패시터(CIN)가 제1 풀업 제어노드 제어부(330)에 포함되는 것으로 설명하였으나, 입력 캐패시터(CIN)와 다른 구성요소들(예를 들어, M1, M2) 사이의 연결관계는 그대로 유지된 채로, 입력 캐패시터(CIN)가 제1 풀업 제어노드 제어부(330)에 포함되지 않는 것으로 가정하는 것도 가능하다.

제2 풀업 제어노드 제어부(340)는, 후단의 출력(OUT[N+1]) 및 제2클록신호(CKB)를 제공 받아 풀업 제어노드(Q)를 제어한다. 제2 풀업 제어노드 제어부(340)는, 서로 직렬로 연결되는 제2-1풀업 제어노드 제어 트랜지스터(M6)와 제2-2풀업 제어노드 제어 트랜지스터(M7)를 포함할 수 있다. 제2-1풀업 제어노드 제어 트랜지스터(M6)의 게이트는, 입력 캐패시터(CIN)에 연결되어 있으면서, 제2 클록신호(CKB)를 제공받는다. 제2-1풀업 제어노드 제어 트랜지스터(M6)의 드레인 또는 소스는, 풀업 제어노드(Q)에 연결된다. 제2-1풀업 제어노드 제어 트랜지스터(M6)의 소스 또는 드레인은, 제2-2풀업 제어노드 제어 트랜지스터(M7)의 드레인 또는 소스에 연결된다. 제2-2풀업 제어노드 제어 트랜지스터(M7)의 게이트는, 후단의 출력(OUT[N+1])을 제공받는다. 제2-2풀업 제어노드 제어 트랜지스터(M7)의 소스 또는 드레인은, 제2로우 레벨의 전압원(VSS)에 연결된다. 풀다운부(350)는 제1클록신호(CK) 및 제2클록신호(CKB)를 제공 받아, 출력신호(OUT[N])를 풀다운시킨다. 풀다운부(350)에는 제1클록신호(CK)가 제1 풀다운 제어캐패시터(CPD)를 통해 입력된다. 풀다운부(350)는 제1풀다운 트랜지스터(M8)와 제2풀다운 트랜지스터(M10)를 포함할 수 있다. 제1풀다운 트랜지스터(M8)의 게이트는, 제2클록신호(CKB)를 제공 받는다. 제1풀다운 트랜지스터(M8)의 드레인 또는 소스는, 부트스트랩 캐패시터(CB) 및 출력신호(OUT[N])의 출력노드에 연결되어 있으면서, 제2풀업 트랜지스터(M4)의 소스 또는 드레인에 연결된다. 제1풀다운 트랜지스터(M8)의 소스 또는 드레인과 제2풀다운 트랜지스터의 소스 또는 드레인은, 제2로우 레벨의 전압원(VSS)에 연결된다. 제2풀다운 트랜지스터(M10)의 게이트는, 풀다운제어 트랜지스터(M9)의 드레인 또는 소스에 연결되어 있으면서 제1 풀다운 제어캐패시터(CPD) 및 제2 풀다운 제어캐패시터(COUT)에 연결된다. 제2풀다운 트랜지스터(M10)의 드레인 또는 소스는, 출력신호(OUT[N])의 출력노드에 연결된다.

제1풀다운 트랜지스터(M8)와 제2풀다운 트랜지스터(M10)는 출력신호(OUT[N])의 전압이 로우 레벨인 시간 동안 교대로 켜져서 출력신호(OUT[N])의 전압을 -5V로 유지한다. 한편, 제1풀다운 트랜지스터(M8)와 제2풀다운 트랜지스터(M10)가 완벽하게 꺼지지 않으면 출력신호(OUT[N])의 전압이 하이 레벨이어야 할 때 목표전압(20V)에 도달하지 못하고 조금 낮아지는 문제가 있다. 이를 방지하기 위하여, 제1풀다운 트랜지스터(M8)와 제2풀다운 트랜지스터(M10)를 오프 시킬때, 게이트에 문턱전압보다 낮은 음의 전압 값을 인가한다.

풀다운제어부(360)는, 전단의 출력신호(OUT[N-1]) 및 제2클록신호(CKB)를 제공받아, 풀다운부(350)가 풀다운하지 않아야 할 때를 판단하여 이를 제어한다. 풀다운제어부(360)는 풀다운제어 트랜지스터(M9), 제1풀다운 제어캐패시터(CPD), 및 제2 풀다운 제어캐패시터(COUT)를 포함할 수 있다. 풀다운제어 트랜지스터(M9)의 게이트는 제2클록신호(CKB)를 제공 받는다. 풀다운제어 트랜지스터(M9)의 드레인 또는 소스는, 제2 풀다운 제어캐패시터(COUT)에 연결되어 전단의 출력신호(OUT[N-1])를 제공 받으면서, 제1풀다운 제어캐패시터(CPD)에 연결되어 제1클록신호(CK)를 제공 받으면서, 제2풀다운 트랜지스터(M10)의 게이트에 연결된다. 풀다운제어 트랜지스터(M9)의 소스 또는 드레인은, 제2로우 레벨의 전압원(VSS)에 연결된다.

풀다운제어 트랜지스터(M9), 제1 풀다운 제어캐패시터(CPD), 및 제2 풀다운 제어캐패시터(COUT)는 출력신호(OUT[N-1])의 전압이 하이 레벨일 때를 제외하고, 풀다운 제어노드(PD)의 전압이 제1클록신호(CK)의 전압을 따라가도록 제어한다.

한편, 이상에서는 제1 풀다운 제어캐패시터(CPD)와 제2 풀다운 제어캐패시터(COUT)가 풀다운제어부(360)에 포함되는 것으로 설명하였으나, 제1 풀다운 제어캐패시터(CPD) 및 제2 풀다운 제어캐패시터(COUT)와 다른 구성요소들(예를 들어, M9) 사이의 연결관계는 그대로 유지된 채로, 제1 풀다운 제어캐패시터(CPD)와 제2 풀다운 제어캐패시터(COUT) 중에서 적어도 하나가 풀다운제어부(360)에 포함되지 않는 것으로 가정하는 것도 가능하다.

도 4a, 도 5a, 도 6a, 도 7a는 도 3의 회로의 동작을 나타낸다.

도 4b, 도 5b, 도 6b, 도 7b는 도 3의 회로의 타이밍도이다.

이해를 돕기 위하여 도 4a 내지 도 7a에서 꺼져 있는 트랜지스터에는 ‘Ｘ’표시를 하였고, 회로 상에 전압을 표시하였다. 또한, 트랜지스터들과 캐패시터들이 속한 구성요소들의 도면부호(310, 320, 330, 340, 350, 360)는 생략하였다.

도 4a와 도 4b를 참조하면, T1에서 제2클록신호(CKB)의 전압이 20V이므로 제1-1풀업 제어노드 제어 트랜지스터(M1)가 켜지고, 전단의 출력신호(OUT[N-1])의 전압이 20V이므로 제1-2풀업 제어노드 제어 트랜지스터(M2)가 켜진다. 이 경우, 전단의 출력신호(OUT[N-1])에 따라 풀업 제어노드(Q)의 전압이 20V가 된다. 풀업 제어노드(Q)의 전압이 20V가 되면 제1풀업 트랜지스터(M3)와 제2풀업 트랜지스터(M4)가 켜지고, 제2클록신호(CKB)가 20V이므로 제1풀다운 트랜지스터(M8)가 켜진다. 그에 따라, 출력신호(OUT[N])는, 제1클록신호(CK)의 제1로우 전압인 -10V와 제2로우 레벨의 전압원(VSS)의 전압인 -5V의 중간 전압을 가진다. 한편, 제2클록신호(CKB)의 전압이 20V이므로 풀다운제어 트랜지스터(M9)가 켜지기 때문에, 풀다운 제어노드(PD)는 제2로우 레벨의 전압원(VSS)과 같은 전압인 -5V가 된다. 그에 따라, 제2풀다운 트랜지스터(M10)는 꺼져서 풀다운 기능을 수행하지 못하므로 출력신호(OUT[N])에 영향을 주지 못한다.

도 5a와 도 5b를 참조하면, T2에서 제2클록신호(CKB)의 전압이 -10V가 되고 전단의 출력신호(OUT[N-1])의 전압이 -5V가 되면, 제1-1풀업 제어노드 제어 트랜지스터(M1)와 제1-2풀업 제어노드 제어 트랜지스터(M2)가 꺼진다. 또한, 제1클록신호(CK)의 전압이 20V가 되고, 제1풀업 트랜지스터(M3), 제2풀업 트랜지스터(M4), 및 부트스트랩 캐패시터(CB)의 부트스트래핑(bootstrapping) 효과에 의하여 풀업 제어노드(Q)의 전압은 30V 이상으로 올라간다. 부트스트래핑 효과에 의하여, 제1풀업 트랜지스터(M3)와 제2풀업 트랜지스터(M4)는 제1클록신호(CK)의 전압인 20V를 문턱전압강하 없이 출력노드에 전달하여 출력신호(OUT[N])의 전압이 20V가 되도록 한다. 한편, 제1-1풀업 제어노드 제어 트랜지스터(M1)가 꺼짐으로써, 풀업 제어노드(Q)의 부트스트래핑 효과가 제1-2풀업 제어노드 제어 트랜지스터(M2)로 인하여 방해받지 않는다. 만약, 제1-1풀업 제어노드 제어 트랜지스터(M1)가 없다고 가정하면, 제1-2풀업 제어노드 제어 트랜지스터(M2)를 통하여 누설전류가 흘러서, 풀업 제어노드(Q)의 부트스트래핑 효과가 방해될 것이다. 한편, 제2클록신호(CKB)의 전압이 -10V가 되어 제2-1풀업 제어노드 제어 트랜지스터(M6)가 꺼짐으로써, 풀업 제어노드(Q)의 부트스트래핑 효과가 제2-2풀업 제어노드 제어 트랜지스터(M7)로 인하여 방해받지 않는다. 한편, 제1클록신호(CK)의 전압의 상승과 전단의 출력신호(OUT[N-1])의 전압의 하강이 용량결합에 의하여 서로 상쇄되어, 풀다운 제어노드(PD)는 로우 레벨의 전압을 유지하고, 그에 따라, 제2풀다운 트랜지스터(M10)는 꺼진다. 또한, 제2클록신호(CKB)의 전압이 -10V이기 때문에 제1풀다운 트랜지스터(M8)도 꺼진다. 이와 같이, 제1풀다운 트랜지스터(M8)와 제2풀다운 트랜지스터(M10)가 완벽하게 꺼져있으므로, 출력신호(OUT[N])에 영향을 주지 못한다.

도 6a와 도 6b를 참조하면, T3에서 제2클록신호(CKB)의 전압이 20V이므로 제1풀다운 트랜지스터(M8)가 켜지고, 출력신호(OUT[N])의 전압은 -5V가 된다. 한편, 제2클록신호(CKB)와 후단의 출력신호(OUT[N+1])의 전압이 20V이므로, 제2-1풀업 제어노드 제어 트랜지스터(M6)와 제2-2풀업 제어노드 제어 트랜지스터(M7)는 켜진다. 그에 따라, 풀업 제어노드(Q)는 제2-1풀업 제어노드 제어 트랜지스터(M6)와 제2-2풀업 제어노드 제어 트랜지스터(M7)를 거쳐 제2로우 레벨의 전압원(VSS)에 연결된다. 그에 따라, 풀업 제어노드(Q)의 전압이 -5V가 되면 제1풀업 트랜지스터(M3)와 제2풀업 트랜지스터(M4)는 꺼지고, 풀업 기능을 수행하지 못한다. 한편, 제2클록신호(CKB)의 전압이 20V이므로 제1-1풀업 제어노드 제어 트랜지스터(M1)가 켜지지만 전단의 출력신호(OUT[N-1])의 전압이 -5V이므로 제1-2풀업 제어노드 제어 트랜지스터(M2)는 꺼진다. 그에 따라, 풀업 제어노드(Q)는 전단의 출력신호(OUT[N-1])를 제공받지 않는다. 만약, 풀업 제어노드(Q)가 제1-1풀업 제어노드 제어 트랜지스터(M1)와 제1-2풀업 제어노드 제어 트랜지스터(M2)를 통하여 전단의 출력신호(OUT[N-1])를 제공받는다고 가정하면, 풀업 제어노드(Q)는 전단의 풀다운 트랜지스터를 통하여 풀다운되고, 그에 따라 전단의 출력신호(OUT[N-1])가 조금 상승하는 문제가 발생할 것이다. 한편, 제2클록신호(CKB)에 의하여 출력안정화 트랜지스터(M5)는 켜지고, 그에 따라, 제1풀업 트랜지스터(M3)와 제2풀업 트랜지스터(M4) 사이의 노드를 -5V인 제2로우 레벨의 전압원(VSS)과 연결하여, 출력신호(OUT[N])의 전압이 -5V이하로 내려가지 않도록 한다. 만약, 출력안정화 트랜지스터(M5)가 없다고 가정하면, 제1클록신호(CK)의 제1로우 레벨 전압이 -10V 이므로 출력신호(OUT[N])의 전압이 -5V보다 낮아질 수 있을 것이다.

도 7a와 도 7b를 참조하면, T4에서 제1클록신호(CK)의 전압이 20V가 되면서 풀다운 제어노드(PD)의 전압을 올리고 제2풀다운 트랜지스터(M10)를 켠다. 그에 따라, 출력신호(OUT[N])의 전압은 -5V로 풀다운 된다. 다만, 제1풀업 트랜지스터(M3)의 게이트-소스간 기생 정전용량(parastic capacitance)에 의한 용량결합(capacitive coupling)에 의해 풀업 제어노드(Q)의 전압이 조금 올라갈 수 있고, 그에 따라, 제1풀업 트랜지스터(M3)와 제2풀업 트랜지스터(M4)가 켜지고 부트스트래핑 효과에 의해 출력신호(OUT[N])의 전압이 올라갈 수 있다. 이를 방지하기 위하여, 제1클록신호(CK)의 전압이 20V가 되기 직전에 제2클록신호(CKB)의 전압이 -10V에 도달하였을 때, 입력 캐패시터(CIN)를 통한 용량결합을 이용하여 풀업 제어노드(Q)의 전압을 -5V아래로 내린다. 이를 통하여 제2풀업 트랜지스터(M4)를 확실하게 끔으로써, 제1클록신호(CK)의 전압이 20V에 도달한 후에, 제1클록신호(CK)의 전압이 출력신호(OUT[N])에 영향을 주지 못하게 한다.

도 8은 본 발명의 실시예에 따른 게이트 드라이버 회로의 SPICE 시뮬레이션 결과이다. 문턱전압(VT)이 -5, -1, 0, +5, +7V인 경우 3, 6, 9번째 단의 출력전압을 도시하였고, 문턱전압(VT)이 변하더라도 게이트 드라이버 회로는 정상적으로 동작함을 확인할 수 있다.

도 9은 본 발명의 실시예에 따른 게이트 드라이버 회로의 소비전력을 계산한 결과로서, 기존의 산화물 박막 트랜지스터용 게이트 드라이버 회로들과 비교하였다. 비교 대상인 기존의 회로들은 네 개의 클록 신호를 사용한다. VGA 패널 구동을 가정하여 480 단으로 이루어진 게이트 드라이버 회로의 소비전력을 계산한 결과, 제안한 회로가 기존의 두 회로에 비해서 문턱전압(VT) < 0V일 때 소비전력이 매우 낮음을 확인하였다.

도 10은 본 발명의 실시예에 따른 게이트 드라이버 회로를 유리 기판 위에 실제로 제작하여 측정한 결과이다. 측정된 파형은 1, 2, 9, 10 번째 단의 출력 전압을 나타낸다. 본 발명의 실시예에 따른 게이트 드라이버 회로는 실제로 공핍 모드 특성을 갖는 산화물 박막 트랜지스터로 구성된 경우에도 안정적으로 동작하였으며, 기존에 보고된 산화물 박막 트랜지스터 기반의 게이트 드라이버 회로에 비해서 소비전력도 낮은 장점을 가진다.

이상에서 사용된 전압(20V, -10V, -5V)은 예시일 뿐이고, 다양하게 변형될 수 있음은 물론이라 할 것이다. 또한, 본 발명의 실시예에 포함될 수 있는 트랜지스터는 문턱전압이 음의 값을 가지는(공핍 모드 특성을 가지는) 산화물 박막 트랜지스터일 수 있으나, 다른 특성을 가지는 트랜지스터 일 수도 있다.

이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.

따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.

310: 풀업부
320: 출력 안정화부
330: 제1 풀업 제어노드 제어부
340: 제2 풀업 제어노드 제어부
350: 풀다운부
360: 풀다운제어부

Claims

트랜지스터의 문턱전압이 음의 값일 때에도 두 개의 클록으로 안정적인 출력 신호를 생성하기 위한 회로에 있어서,
제1클록신호를 제공 받고, 풀업 제어노드에 따라 출력노드의 출력신호를 풀업시키는 트랜지스터를 포함하는 풀업부;
상기 풀업부와 연결되고, 제2클록신호를 제공 받으며, 상기 출력신호가 소정 전압 이하로 떨어지지 않도록 하는 트랜지스터를 포함하는 출력 안정화부;
전단의 출력 및 상기 제2클록신호를 제공 받아, 상기 풀업 제어노드를 제어하는 제1 풀업 제어노드 제어부;
후단의 출력 및 상기 제2클록신호를 제공 받아, 상기 풀업 제어노드를 제어하는 제2 풀업 제어노드 제어부;
상기 제1클록신호 및 상기 제2클록신호를 제공 받아, 상기 출력신호를 풀다운시키는 트랜지스터를 포함하는 풀다운부; 및
상기 전단의 출력 및 상기 제2클록신호를 제공받아, 상기 풀다운부가 풀다운하지 않아야 할 때를 판단하여 이를 제어하는 풀다운제어부
를 포함하되,
상기 풀업 제어노드는 상기 제1 풀업 제어노드 제어부와 입력 캐패시터를 통해 연결되어 있으면서 상기 출력노드와 부트스트랩 캐패시터를 통해 연결되어 있고,
상기 풀다운부에는 상기 제1클록신호가 제1 풀다운 제어캐패시터를 통해 입력되고,
상기 풀다운제어부에는 상기 전단의 출력이 제2 풀다운 제어캐패시터를 통해 입력되고,
상기 제1 클록신호 및 상기 제2 클록신호는 교대로 번갈아가며 하이(High) 또는 제1로우(Low) 레벨의 전압으로서 입력되는 것을 특징으로 하는 회로.
제1항에 있어서,
상기 제1 풀업 제어노드 제어부는 상기 제2클록신호가 하이(High)일 때, 다이오드 연결이 되는 것을 특징으로 하는 회로.
제1항에 있어서,
상기 풀업부는,
서로 직렬로 연결되는 제1풀업 트랜지스터(M3)와 제2풀업 트랜지스터(M4)를 구비하고,
상기 제1풀업 트랜지스터와 상기 제2풀업 트랜지스터의 게이트는, 상기 풀업 제어노드(Q)에 연결되고,
상기 제1풀업 트랜지스터의 드레인 또는 소스는, 상기 제1클록신호를 입력받고,
상기 제2풀업 트랜지스터의 소스 또는 드레인은, 상기 출력노드에 연결되는 회로.
제3항에 있어서,
상기 출력 안정화부에 포함되는 트랜지스터(M5)는,
상기 제2클록신호를 입력받는 게이트;
상기 제1풀업 트랜지스터와 상기 제2풀업 트랜지스터 사이의 노드에 연결되는 드레인 또는 소스; 및
제2로우 레벨의 전압원(Vss)에 연결되는 소스 또는 드레인을 포함하는 회로.
제3항에 있어서,
상기 제2 풀업 제어노드 제어부는,
서로 직렬로 연결되는 제2-1풀업 제어노드 제어 트랜지스터(M6)와 제2-2풀업 제어노드 제어 트랜지스터(M7)를 포함하고,
상기 제2-1풀업 제어노드 제어 트랜지스터의 게이트는, 상기 입력 캐패시터에 연결되어 있으면서, 상기 제2 클록신호를 제공받고,
상기 제2-2풀업 제어노드 제어 트랜지스터의 게이트는, 상기 후단의 출력을 제공받고,
상기 제2-1풀업 제어노드 제어 트랜지스터의 드레인 또는 소스는, 상기 풀업 제어노드에 연결되고,
상기 제2-2풀업 제어노드 제어 트랜지스터의 소스 또는 드레인은, 상기 제2로우 레벨의 전압원에 연결되는 것을 특징으로 하는 회로.
제3항에 있어서,
상기 제1 풀업 제어노드 제어부는,
제1-1풀업 제어노드 제어 트랜지스터(M1)와 제1-2풀업 제어노드 제어 트랜지스터(M2)를 포함하고,
상기 제1-1풀업 제어노드 제어 트랜지스터의 게이트는, 상기 입력 캐패시터와 연결되어 있으면서 상기 제2 클록신호를 제공받고,
상기 제1-1풀업 제어노드 제어 트랜지스터의 드레인 또는 소스는, 상기 전단의 출력을 제공받고,
상기 제1-1풀업 제어노드 제어 트랜지스터의 소스 또는 드레인은, 상기 제1-2풀업 제어노드 제어 트랜지스터의 소스 또는 드레인에 연결되고,
상기 제1-2풀업 제어노드 제어 트랜지스터의 게이트는, 상기 전단의 출력을 제공받고,
상기 제1-2풀업 제어노드 제어 트랜지스터의 드레인 또는 소스는, 상기 풀업 제어노드에 연결되면서, 상기 제1풀업 트랜지스터와 상기 제2풀업 트랜지스터의 게이트에 연결되는 것을 특징으로 하는 회로.
제1항에 있어서,
상기 풀다운제어부는,
풀다운제어 트랜지스터(M9)를 포함하되,
상기 풀다운제어 트랜지스터는,
상기 제2클록신호를 제공 받는 게이트;
상기 전단의 출력을 제공 받는 드레인 또는 소스; 및
제2로우 레벨의 전압원에 연결되는 소스 또는 드레인을 포함하는 회로.
제7항에 있어서,
상기 풀다운부는, 제1풀다운 트랜지스터(M8)와 제2풀다운 트랜지스터(M10)를 포함하고,
상기 제1풀다운 트랜지스터의 게이트는, 상기 제2클록신호를 제공 받고,
상기 제2풀다운 트랜지스터의 게이트는, 상기 풀다운제어 트랜지스터의 드레인 또는 소스에 연결되어 있으면서 상기 제1 풀다운 제어캐패시터 및 상기 제2 풀다운 제어캐패시터에 연결되고,
상기 제2풀다운 트랜지스터의 드레인 또는 소스는, 상기 출력노드에 연결되고,
상기 제1풀다운 트랜지스터의 소스 또는 드레인과 제2풀다운 트랜지스터의 소스 또는 드레인은, 제2로우 레벨의 전압원에 연결되는 것을 특징으로 하는 회로.
제4항 내지 제5항 및 제7항 내지 제8항 중의 어느 하나의 항에 있어서,
상기 제2로우 레벨의 전압원은, 상기 제1클록신호 및 상기 제2클록신호의 제1로우 레벨보다 소정의 전압만큼 높은 것을 특징으로 하는 회로.
제9항에 있어서,
상기 제2로우 레벨의 전압원의 전압은, -5V이고,
상기 출력 신호의 전압은, -5V이상이고 20V이하인 것을 특징으로 하는 회로.
제1항에 있어서,
상기 트랜지스터의 문턱전압은, 마이너스 값을 가지는 것을 특징으로 하는 회로.
순차적으로 직렬로 연결되는 복수개의 스테이지들을 구비하는 회로에 있어서,
상기 복수개의 스테이지들 각각은,
제1클록신호를 제공 받고, 풀업 제어노드에 따라 출력노드의 출력신호를 풀업시키는 트랜지스터를 포함하는 풀업부;
상기 풀업부와 연결되고, 제2클록신호를 제공 받으며, 상기 출력신호가 소정 전압 이하로 떨어지지 않도록 하는 트랜지스터를 포함하는 출력 안정화부;
전단의 출력 및 상기 제2클록신호를 제공 받아, 상기 풀업 제어노드를 제어하는 제1 풀업 제어노드 제어부;
후단의 출력 및 상기 제2클록신호를 제공 받아, 상기 풀업 제어노드를 제어하는 제2 풀업 제어노드 제어부;
상기 제1클록신호 및 상기 제2클록신호를 제공 받아, 상기 출력신호를 풀다운시키는 트랜지스터를 포함하는 풀다운부; 및
상기 전단의 출력 및 상기 제2클록신호를 제공받아, 상기 풀다운부가 풀다운하지 않아야 할 때를 판단하여 이를 제어하는 풀다운제어부
를 포함하되,
상기 풀업 제어노드는 상기 제1 풀업 제어노드 제어부와 입력 캐패시터를 통해 연결되어 있으면서 상기 출력노드와 부트스트랩 캐패시터를 통해 연결되어 있고,
상기 풀다운부에는 상기 제1클록신호가 제1 풀다운 제어캐패시터를 통해 입력되고,
상기 풀다운제어부에는 상기 전단의 출력이 제2 풀다운 제어캐패시터를 통해 입력되고,
상기 제1 클록신호 및 상기 제2 클록신호는 교대로 번갈아가며 하이(High) 또는 제1로우(Low) 레벨의 전압으로서 입력되는 것을 특징으로 하는 회로.
제12항에 있어서,
상기 제1 풀업 제어노드 제어부는 상기 제2클록신호가 하이(High)일 때, 다이오드 연결이 되는 것을 특징으로 하는 회로.
제12항에 있어서,
상기 풀업부는,
서로 직렬로 연결되는 제1풀업 트랜지스터와 제2풀업 트랜지스터를 구비하고,
상기 제1풀업 트랜지스터와 상기 제2풀업 트랜지스터의 게이트는, 상기 풀업 제어노드에 연결되고,
상기 제1풀업 트랜지스터의 드레인 또는 소스는, 상기 제1클록신호를 입력받고,
상기 제2풀업 트랜지스터의 소스 또는 드레인은, 상기 출력노드에 연결되는 회로.
제12항에 있어서,
상기 풀다운제어부는,
풀다운제어 트랜지스터를 포함하되,
상기 풀다운제어 트랜지스터는,
상기 제2클록신호를 제공 받는 게이트;
상기 전단의 출력을 제공 받는 드레인 또는 소스; 및
제2로우 레벨의 전압원에 연결되는 소스 또는 드레인을 포함하는 회로.