JP2545979B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばプラズマ・ディスプレイ駆動用の半
導体集積回路装置の如く、駆動回路の一部に逆並列接続
のスイッチングトランジスタ及びダイオードを備えた半
導体集積回路装置に関し、特に、そのスイッチングトラ
ンジスタ及びダイオードの作り込み構造に関する。
導体集積回路装置の如く、駆動回路の一部に逆並列接続
のスイッチングトランジスタ及びダイオードを備えた半
導体集積回路装置に関し、特に、そのスイッチングトラ
ンジスタ及びダイオードの作り込み構造に関する。
従来、プラズマ・ディスプレイ駆動用半導体集積回路
装置の回路構成は、第３図に示すように、負荷容量Ｃで
表されたプラズマ・ディスプレイの１ドットの画像セル
に対し、出力端子a,bを介して駆動制御する２つの駆動
集積回路10,20で構成されている。駆動集積回路10,20は
共に同一構成で、入力端子INa（INb）に接続されたゲー
トを有するｎチャネルの絶縁ゲート電界効果型トランジ
スタ（以下MOSFETと言う）11（12）と、入力端子INa（I
Nb）にインバータ12（22）を介してベースが接続したス
イッチング用npnトランジスタ13（23）と、このトラン
ジスタ（13）（23）のエミッタ・コレクタ間で接地端子
GNDに対して逆方向に並列接続された充電ダイオード14
（24）と、電源電圧の正端子VDHとMOSFET11（12）との
間の分圧抵抗15,16（25,26）と、異種のダーリントン接
続回路を構成するpnpトランジスタ17（27）及びnpnトラ
ンジスタ18（28）と、このスイッチング用npnトランジ
スタ18（28）のエミッタ・コレクタ間で正端子VDHに対
して逆方向に並列接続された放電ダイオード19（29）と
を有するものである。
装置の回路構成は、第３図に示すように、負荷容量Ｃで
表されたプラズマ・ディスプレイの１ドットの画像セル
に対し、出力端子a,bを介して駆動制御する２つの駆動
集積回路10,20で構成されている。駆動集積回路10,20は
共に同一構成で、入力端子INa（INb）に接続されたゲー
トを有するｎチャネルの絶縁ゲート電界効果型トランジ
スタ（以下MOSFETと言う）11（12）と、入力端子INa（I
Nb）にインバータ12（22）を介してベースが接続したス
イッチング用npnトランジスタ13（23）と、このトラン
ジスタ（13）（23）のエミッタ・コレクタ間で接地端子
GNDに対して逆方向に並列接続された充電ダイオード14
（24）と、電源電圧の正端子VDHとMOSFET11（12）との
間の分圧抵抗15,16（25,26）と、異種のダーリントン接
続回路を構成するpnpトランジスタ17（27）及びnpnトラ
ンジスタ18（28）と、このスイッチング用npnトランジ
スタ18（28）のエミッタ・コレクタ間で正端子VDHに対
して逆方向に並列接続された放電ダイオード19（29）と
を有するものである。
入力端子INaの電圧がＨレベルとなると、スイッチン
グトランジスタ13がオフすると共に、MOSFET11のオンに
よりスイッチングトランジスタ18がオンとなり、出力端
子ａは電源電圧VDHとなる。この際、入力端子INbの電圧
は入力端子INaの電圧に同期した逆相のＬレベルである
から、スイッチングトランジスタ28がオフで、スイッチ
ングトランジスタ23がオンとなるので、出力端子ｂは接
地電位GNDとなる。これにより負荷容量Ｃが出力端子ａ
を正極として充電される。入力端子INaにＬレベル信号
が印加されると共に、入力端子INbにＨレベル信号が印
加されると、スイッチングトランジスタ18,23がオフ
で、スイッチングトランジスタ13,28がオンとなる。こ
れにより、負荷容量Ｃが出力端子ｂを正極として充電さ
れるが、その際負荷容量Ｃの極性反転に伴い、その初期
においては、出力端子ａの電圧が約2VDHの値に一時達す
るため、蓄電エネルギーの一部を回収すべき放電ダイオ
ード19を介して出力端子ａから電源電圧端子VDH側に放
電すると共に、出力端子ｂの電圧が約−1VDHの値に一時
下降するため、蓄電エネルギーの一部を回収すべき充電
ダイオード24を介して接地端子GND側から出力端子ｂ側
へ充電する。その後、スイッチングトランジスタ28を介
して出力端子ｂが正極として充電される。
グトランジスタ13がオフすると共に、MOSFET11のオンに
よりスイッチングトランジスタ18がオンとなり、出力端
子ａは電源電圧VDHとなる。この際、入力端子INbの電圧
は入力端子INaの電圧に同期した逆相のＬレベルである
から、スイッチングトランジスタ28がオフで、スイッチ
ングトランジスタ23がオンとなるので、出力端子ｂは接
地電位GNDとなる。これにより負荷容量Ｃが出力端子ａ
を正極として充電される。入力端子INaにＬレベル信号
が印加されると共に、入力端子INbにＨレベル信号が印
加されると、スイッチングトランジスタ18,23がオフ
で、スイッチングトランジスタ13,28がオンとなる。こ
れにより、負荷容量Ｃが出力端子ｂを正極として充電さ
れるが、その際負荷容量Ｃの極性反転に伴い、その初期
においては、出力端子ａの電圧が約2VDHの値に一時達す
るため、蓄電エネルギーの一部を回収すべき放電ダイオ
ード19を介して出力端子ａから電源電圧端子VDH側に放
電すると共に、出力端子ｂの電圧が約−1VDHの値に一時
下降するため、蓄電エネルギーの一部を回収すべき充電
ダイオード24を介して接地端子GND側から出力端子ｂ側
へ充電する。その後、スイッチングトランジスタ28を介
して出力端子ｂが正極として充電される。
この駆動用集積回路10,20のうち二点鎖線で囲む逆並
列接続のスイッチングトランジスタ13,18,23,28及びダ
イオード14,19,24,29は共に回路構成が同一で、その半
導体構造も同一である。第４図はスイッチングトランジ
スタ18及びダイオード19の逆並列接続の半導体構造を示
す断面図である。図中、１はｐ型半導体基板で、この上
には底部に高濃度ｎ型埋込層2a,2bを有し、ｐ型アイソ
レイション領域3a,3b,3cで区画された低濃度ｎ型のエピ
タキシャル層の分離島領域4a,4bが形成されており、分
離島領域4aにはスイッチング用npnトランジスタ18が作
り込まれ、分離島領域4bにはダイオード19が作り込まれ
ている。即ち、分離島領域4a内には、低濃度のｐ型ベー
ス領域5,高濃度ｐ型のベースコンタクト領域5a,高濃度
ｎ型のエミッタ領域6,及び分離島領域4aをコレクタ領域
とすべき高濃度ｎ型のコレクタコンタクト領域７が形成
され、隣接する分離島領域4b内には、高濃度ｐ型のアノ
ード領域７及び分離島領域4bをカソード領域とすべきカ
ソードコンタクト領域８が形成されている。そして、エ
ミッタ領域６とアノード領域７は接続配線6aで電気的に
接続され、これは出力端子ａに導かれている。また、コ
レクタコンタクト領域７とカソードコンタクト領域８は
接続配線7aで電気的に接続され、これは電源電圧端子V
DHに導かれている。
列接続のスイッチングトランジスタ13,18,23,28及びダ
イオード14,19,24,29は共に回路構成が同一で、その半
導体構造も同一である。第４図はスイッチングトランジ
スタ18及びダイオード19の逆並列接続の半導体構造を示
す断面図である。図中、１はｐ型半導体基板で、この上
には底部に高濃度ｎ型埋込層2a,2bを有し、ｐ型アイソ
レイション領域3a,3b,3cで区画された低濃度ｎ型のエピ
タキシャル層の分離島領域4a,4bが形成されており、分
離島領域4aにはスイッチング用npnトランジスタ18が作
り込まれ、分離島領域4bにはダイオード19が作り込まれ
ている。即ち、分離島領域4a内には、低濃度のｐ型ベー
ス領域5,高濃度ｐ型のベースコンタクト領域5a,高濃度
ｎ型のエミッタ領域6,及び分離島領域4aをコレクタ領域
とすべき高濃度ｎ型のコレクタコンタクト領域７が形成
され、隣接する分離島領域4b内には、高濃度ｐ型のアノ
ード領域７及び分離島領域4bをカソード領域とすべきカ
ソードコンタクト領域８が形成されている。そして、エ
ミッタ領域６とアノード領域７は接続配線6aで電気的に
接続され、これは出力端子ａに導かれている。また、コ
レクタコンタクト領域７とカソードコンタクト領域８は
接続配線7aで電気的に接続され、これは電源電圧端子V
DHに導かれている。
しかしながら、上記逆並列接続のスイッチングトラン
ジスタ及びダイオードを備えた半導体集積回路装置にお
いては、スイッチングトランジスタとダイオードがそれ
ぞれ別の分離島領域に作り込まれているため、素子占有
面積が大きく、高密度集積化の障害となっている。上記
プラズマディスプレイの駆動回路にあっては、逆並列接
続のスイッチングトランジスタとダイオードの占有面積
は全回路面積の約50％を占め、しかも一般に60〜80bit
の駆動回路が１チップ上に集積化されるので、チップサ
イズの小型化の障害となっていた。
ジスタ及びダイオードを備えた半導体集積回路装置にお
いては、スイッチングトランジスタとダイオードがそれ
ぞれ別の分離島領域に作り込まれているため、素子占有
面積が大きく、高密度集積化の障害となっている。上記
プラズマディスプレイの駆動回路にあっては、逆並列接
続のスイッチングトランジスタとダイオードの占有面積
は全回路面積の約50％を占め、しかも一般に60〜80bit
の駆動回路が１チップ上に集積化されるので、チップサ
イズの小型化の障害となっていた。
そこで、本発明の課題は、単一の分離島領域内にスイ
ッチングトランジスタ及びダイオードを作り込むことに
よって、素子占有面積の縮小化を実現した逆並列接続の
スイッチングトランジスタ及びダイオードを備えた半導
体集積回路装置を提供することにある。
ッチングトランジスタ及びダイオードを作り込むことに
よって、素子占有面積の縮小化を実現した逆並列接続の
スイッチングトランジスタ及びダイオードを備えた半導
体集積回路装置を提供することにある。
本発明は、上記課題を解決するため、第１導電型の半
導体基板上に形成された低濃度第２導電型のエピタキシ
ャル層が、その表面から前記半導体基板に達するように
形成されて電源端子の一方に接続された第１導電型のア
イソレイション領域によって第２導電型のドレイン領域
として画成されてなる分離島領域を備えた半導体集積回
路装置において、前記分離島領域に、底部に形成された
高濃度第２導電型の埋込層と、該埋込層の上方の表面側
に選択的に拡散されてなる第１導電型のチャネル拡散領
域と、該チャネル拡散領域の表面側に選択的に拡散され
てなる第２導電型のソース領域と、該ソース領域と前記
チャネル拡散領域の一方の側面との間の当該チャネル拡
散領域の表面側にチャネルを形成すべくその表面上に絶
縁膜を介して形成されたゲートと、前記ソース領域の表
面及び当該ソース領域と前記チャネル拡散領域の他方の
側面との間の表面で当該ソース領域及びチャネル拡散領
域に導電接触すると共に出力端子に接続されたソース電
極と、表面から前記埋込層に達するように前記チャネル
拡散領域の他方の側面に対向して形成されて当該チャネ
ル拡散領域の他方の側面側との間に前記出力端子に接続
される負荷の蓄電エネルギーを前記チャネルの非導通時
に放電させる寄生ダイオードを形成する高濃度第２導電
型のドレインウォールと、前記ドレインウォールの表面
で当該ドレインウォールに導電接触すると共に電源端子
の他方に接続されたドレイン電極とを設けたことを特徴
としている。
導体基板上に形成された低濃度第２導電型のエピタキシ
ャル層が、その表面から前記半導体基板に達するように
形成されて電源端子の一方に接続された第１導電型のア
イソレイション領域によって第２導電型のドレイン領域
として画成されてなる分離島領域を備えた半導体集積回
路装置において、前記分離島領域に、底部に形成された
高濃度第２導電型の埋込層と、該埋込層の上方の表面側
に選択的に拡散されてなる第１導電型のチャネル拡散領
域と、該チャネル拡散領域の表面側に選択的に拡散され
てなる第２導電型のソース領域と、該ソース領域と前記
チャネル拡散領域の一方の側面との間の当該チャネル拡
散領域の表面側にチャネルを形成すべくその表面上に絶
縁膜を介して形成されたゲートと、前記ソース領域の表
面及び当該ソース領域と前記チャネル拡散領域の他方の
側面との間の表面で当該ソース領域及びチャネル拡散領
域に導電接触すると共に出力端子に接続されたソース電
極と、表面から前記埋込層に達するように前記チャネル
拡散領域の他方の側面に対向して形成されて当該チャネ
ル拡散領域の他方の側面側との間に前記出力端子に接続
される負荷の蓄電エネルギーを前記チャネルの非導通時
に放電させる寄生ダイオードを形成する高濃度第２導電
型のドレインウォールと、前記ドレインウォールの表面
で当該ドレインウォールに導電接触すると共に電源端子
の他方に接続されたドレイン電極とを設けたことを特徴
としている。
本発明においては、電源端子の他方に接続されたドレ
イン領域と出力端子に接続されたソース領域及びチャネ
ル拡散領域とゲートとによりスイッチングトランジスタ
が構成され、そのスイッチングトランジスタは、ゲート
が電圧により駆動されてチャネルが導通される（オンさ
れる）と、電源端子の他方，ドレインウォール，埋込
層，チャネル（チャネル拡散領域の一方の側）、ソース
領域及び出力端子を介して負荷を駆動する。
イン領域と出力端子に接続されたソース領域及びチャネ
ル拡散領域とゲートとによりスイッチングトランジスタ
が構成され、そのスイッチングトランジスタは、ゲート
が電圧により駆動されてチャネルが導通される（オンさ
れる）と、電源端子の他方，ドレインウォール，埋込
層，チャネル（チャネル拡散領域の一方の側）、ソース
領域及び出力端子を介して負荷を駆動する。
これにより、負荷にはエネルギーが蓄電され、その蓄
電エネルギーは、スイッチングトランジスタがオフされ
る（チャネルが非導通にされる）と、出力端子，寄生ダ
イオード（チャネル拡散領域の他方の側面側，ドレイン
ウォール）及び電源端子の他方を介して放電される。
電エネルギーは、スイッチングトランジスタがオフされ
る（チャネルが非導通にされる）と、出力端子，寄生ダ
イオード（チャネル拡散領域の他方の側面側，ドレイン
ウォール）及び電源端子の他方を介して放電される。
従って、スイッチングトランジスタの寄生ダイオード
がそのスイッチングトランジスタに逆並列接続の放電ダ
イオードとして利用され、ダイオードの電極及び配線等
の形成も不要であることは勿論、素子占有面積の縮小化
ないしチップ面積の小型化を図ることができる。
がそのスイッチングトランジスタに逆並列接続の放電ダ
イオードとして利用され、ダイオードの電極及び配線等
の形成も不要であることは勿論、素子占有面積の縮小化
ないしチップ面積の小型化を図ることができる。
次に、本発明の一実施例を添付図面に基づいて説明す
る。
る。
第１図は、本発明の実施例に係るプラズマ・ディスプ
レイ駆動用半導体集積回路装置の一部を示す回路構成図
である。なお、第１図において第３図に示す部分と同一
部分には同一参照符号を付し、その説明は省略する。こ
の駆動用集積回路10の第３図に示す回路と異なる点は、
第３図示のスイッチングトランジスタ13,17,18をMOSFET
13′,17′,18′に置き換えたところにある。MOSFET1
3′,18′はｎチャネル型で、トランジスタ17′はｐチャ
ネル型である。
レイ駆動用半導体集積回路装置の一部を示す回路構成図
である。なお、第１図において第３図に示す部分と同一
部分には同一参照符号を付し、その説明は省略する。こ
の駆動用集積回路10の第３図に示す回路と異なる点は、
第３図示のスイッチングトランジスタ13,17,18をMOSFET
13′,17′,18′に置き換えたところにある。MOSFET1
3′,18′はｎチャネル型で、トランジスタ17′はｐチャ
ネル型である。
かかる回路構成において、MOSFET13′,18′とダイオ
ード14,19は共に逆並列接続構成で、例えばMOSFET18′
とダイオード19は第２図に示す半導体構造とされてい
る。第２図において、１はｐ型半導体基板で、この上に
は高濃度ｎ型の埋込層2aを底部に有する低濃度ｎ型のエ
ピタキシャル成長層の分離島領域4aがｐ型アイソレイシ
ョン領域3a,3bを以て画成されている。この分離島領域4
a内には縦型で二重拡散型の絶縁ゲート電界効果型トラ
ンジスタ（DMOSFET）18′が作り込まれている。即ち、
このDMOSFET18′は、分離島領域4aをドレイン領域と
し、埋込層2aに達する高濃度ｎ型のドレインウォール31
を有しており、このドレインウォール31に導電接触した
ドレイン電極31aは電源電圧端子VDHに電気的に接続され
ている。一方、分離島領域4aの埋込層2aの上方には環状
の低濃度ｐ型拡散領域32がチャネル拡散領域として形成
されている。このチャネル拡散領域32内には環状の高濃
度ｎ型ソース領域33及びこの外周に隣接する高濃度ｐ型
拡散領域34が形成され、チャネル拡散領域32は、高濃度
ｐ型拡散領域34を介してソース電極33aに導電接触され
る。チャネル拡散領域32上にはゲート酸化膜35を介して
ポリシリコンゲート36が被着されている。ソース領域33
及び高濃度ｎ型拡散領域34の双方に導電接触するソース
電極33aは出力端子ａに電気的に接続されている。また
ポリシリコンゲート36上に被着された配線36aは分圧抵
抗15,16の中間点にゲートが接続されたMOSFET17′のド
レインに接続され、MOSFET18′は第３図のスイッチング
トランジスタ18と同様にオンオフされる。
ード14,19は共に逆並列接続構成で、例えばMOSFET18′
とダイオード19は第２図に示す半導体構造とされてい
る。第２図において、１はｐ型半導体基板で、この上に
は高濃度ｎ型の埋込層2aを底部に有する低濃度ｎ型のエ
ピタキシャル成長層の分離島領域4aがｐ型アイソレイシ
ョン領域3a,3bを以て画成されている。この分離島領域4
a内には縦型で二重拡散型の絶縁ゲート電界効果型トラ
ンジスタ（DMOSFET）18′が作り込まれている。即ち、
このDMOSFET18′は、分離島領域4aをドレイン領域と
し、埋込層2aに達する高濃度ｎ型のドレインウォール31
を有しており、このドレインウォール31に導電接触した
ドレイン電極31aは電源電圧端子VDHに電気的に接続され
ている。一方、分離島領域4aの埋込層2aの上方には環状
の低濃度ｐ型拡散領域32がチャネル拡散領域として形成
されている。このチャネル拡散領域32内には環状の高濃
度ｎ型ソース領域33及びこの外周に隣接する高濃度ｐ型
拡散領域34が形成され、チャネル拡散領域32は、高濃度
ｐ型拡散領域34を介してソース電極33aに導電接触され
る。チャネル拡散領域32上にはゲート酸化膜35を介して
ポリシリコンゲート36が被着されている。ソース領域33
及び高濃度ｎ型拡散領域34の双方に導電接触するソース
電極33aは出力端子ａに電気的に接続されている。また
ポリシリコンゲート36上に被着された配線36aは分圧抵
抗15,16の中間点にゲートが接続されたMOSFET17′のド
レインに接続され、MOSFET18′は第３図のスイッチング
トランジスタ18と同様にオンオフされる。
チャネル拡散領域32とドレインウォール31とで挟まれ
た領域に寄生ダイオードが構成されており、この寄生ダ
イオードはそのまま第３図と同様の放電ダイオード19と
して機能する。即ち、チャネル拡散領域32及び高濃度ｐ
型拡散領域34はダイオード19のアノード領域として機能
し、分離島領域4a及びドレインウォール31はダイオード
19のカソード領域として機能する。
た領域に寄生ダイオードが構成されており、この寄生ダ
イオードはそのまま第３図と同様の放電ダイオード19と
して機能する。即ち、チャネル拡散領域32及び高濃度ｐ
型拡散領域34はダイオード19のアノード領域として機能
し、分離島領域4a及びドレインウォール31はダイオード
19のカソード領域として機能する。
したがって、分離島領域4a内にMOSFET18′を作り込む
ことによって、ダイオード19も実質上形成される。この
ため、単一の分離島領域4a内には２素子分が形成されて
いるから、従来に比して占有面積が半減する。また、ダ
イオード19の専用の電極及び配線の形成が不要である。
ことによって、ダイオード19も実質上形成される。この
ため、単一の分離島領域4a内には２素子分が形成されて
いるから、従来に比して占有面積が半減する。また、ダ
イオード19の専用の電極及び配線の形成が不要である。
従来のスイッチングトランジスタ14とダイオード19の
双方を分離島領域4a内に作り込むことも考えられるが、
分離島領域4a内にバイポーラ型npnトランジスタを作り
込んだ場合、エミッタ層とコレクタ層との間に必ずｐ型
ベース層が存在するので、そのエミッタとコレクタとの
間に逆バイアスされた寄生ダイオードを構成することが
できない。本実施例では、ｐ型チャネル拡散領域32を有
するMOSFET18′を形成してあるので、チャネル反転層と
して機能する部分以外を実質上のアノード領域として兼
用した点に意義があり、これにより寄生ダイオードが構
成され、これを特別な電極等を形成せずにダイオード19
として活用することができる。
双方を分離島領域4a内に作り込むことも考えられるが、
分離島領域4a内にバイポーラ型npnトランジスタを作り
込んだ場合、エミッタ層とコレクタ層との間に必ずｐ型
ベース層が存在するので、そのエミッタとコレクタとの
間に逆バイアスされた寄生ダイオードを構成することが
できない。本実施例では、ｐ型チャネル拡散領域32を有
するMOSFET18′を形成してあるので、チャネル反転層と
して機能する部分以外を実質上のアノード領域として兼
用した点に意義があり、これにより寄生ダイオードが構
成され、これを特別な電極等を形成せずにダイオード19
として活用することができる。
なお、上記のMOSFET18′はｎチャネル型であるが、半
導体構造の導電型を逆に形成したり、接続電源端子を変
更することによって、ｐチャネル型の絶縁ゲート電界効
果型トランジスタとこれに逆並列接続したダイオードを
構成できる。
導体構造の導電型を逆に形成したり、接続電源端子を変
更することによって、ｐチャネル型の絶縁ゲート電界効
果型トランジスタとこれに逆並列接続したダイオードを
構成できる。
〔発明の効果〕 以上のような本発明によれば、第１導電型の半導体基
板上に形成された低濃度第２導電型のエピタキシャル層
が、その表面から半導体基板に達するように形成された
第１導電型のアイソレイション領域によって第２導電型
のドレイン領域として画成されてなる分離島領域に、表
面から埋込量に達するようにチャネル拡散領域のチャネ
ルが形成される側とはソース領域を挟んで反対側の側面
に対向して形成されてその反対側の側面側との間に出力
端子に接続される負荷の蓄電エネルギーをチャネルの非
導通時に放電させる寄生ダイオードを形成する高濃度第
２導電型のドレインウォールを設けてなるスイッチング
トランジスタにより負荷を駆動するようにしたので、そ
のスイッチングトランジスタの寄生ダイオードがそのス
イッチングトランジスタに逆並列接続の放電ダイオード
として利用され、スイッチングトランジスタ及び放電ダ
イオードの逆並列接続回路からなる複数の負荷駆動回路
を同一の半導体基板上に高密度に集積することができ
る。
板上に形成された低濃度第２導電型のエピタキシャル層
が、その表面から半導体基板に達するように形成された
第１導電型のアイソレイション領域によって第２導電型
のドレイン領域として画成されてなる分離島領域に、表
面から埋込量に達するようにチャネル拡散領域のチャネ
ルが形成される側とはソース領域を挟んで反対側の側面
に対向して形成されてその反対側の側面側との間に出力
端子に接続される負荷の蓄電エネルギーをチャネルの非
導通時に放電させる寄生ダイオードを形成する高濃度第
２導電型のドレインウォールを設けてなるスイッチング
トランジスタにより負荷を駆動するようにしたので、そ
のスイッチングトランジスタの寄生ダイオードがそのス
イッチングトランジスタに逆並列接続の放電ダイオード
として利用され、スイッチングトランジスタ及び放電ダ
イオードの逆並列接続回路からなる複数の負荷駆動回路
を同一の半導体基板上に高密度に集積することができ
る。
【図面の簡単な説明】 第１図は、本発明の実施例に係るプラズマ・ディスプレ
イ駆動用半導体集積回路装置の一部を示す回路構成図で
ある。 第２図は、同装置における逆並列接続のスイッチングト
ランジスタ及びダイオードの半導体構造を示す断面図で
ある。 第３図は、従来のプラズマ・ディスプレイ駆動用半導体
集積回路装置を示す回路構成図である。 第４図は、同従来装置における逆並列接続のスイッチン
グトランジスタ及びダイオードの半導体構造を示す断面
図である。 １……ｐ型半導体基板、2a……埋込層、3a,3b……ｐ型
アイソレイション領域、4a……分離島領域、10……駆動
用集積回路、13′,18′……絶縁ゲート電界効果型トラ
ンジスタ（MOSFET）、14,19……ダイオード、31……ド
レインウォール、32……低濃度ｐ型チャネル拡散領域、
33……ソース領域、34……高濃度ｐ型拡散領域、36……
ポリシリコンゲート。
イ駆動用半導体集積回路装置の一部を示す回路構成図で
ある。 第２図は、同装置における逆並列接続のスイッチングト
ランジスタ及びダイオードの半導体構造を示す断面図で
ある。 第３図は、従来のプラズマ・ディスプレイ駆動用半導体
集積回路装置を示す回路構成図である。 第４図は、同従来装置における逆並列接続のスイッチン
グトランジスタ及びダイオードの半導体構造を示す断面
図である。 １……ｐ型半導体基板、2a……埋込層、3a,3b……ｐ型
アイソレイション領域、4a……分離島領域、10……駆動
用集積回路、13′,18′……絶縁ゲート電界効果型トラ
ンジスタ（MOSFET）、14,19……ダイオード、31……ド
レインウォール、32……低濃度ｐ型チャネル拡散領域、
33……ソース領域、34……高濃度ｐ型拡散領域、36……
ポリシリコンゲート。
Claims (1)
- 【請求項１】第１導電型の半導体基板上に形成された低
濃度第２導電型のエピタキシャル層が、その表面から前
記半導体基板に達するように形成されて電源端子の一方
に接続された第１導電型のアイソレイション領域によっ
て第２導電型のドレイン領域として画成されてなる分離
島領域を備えた半導体集積回路装置において、前記分離
島領域に、底部に形成された高濃度第２導電型の埋込層
と、該埋込層の上方の表面側に選択的に拡散されてなる
第１導電型のチャネル拡散領域と、該チャネル拡散領域
の表面側に選択的に拡散されてなる第２導電型のソース
領域と、該ソース領域と前記チャネル拡散領域の一方の
側面との間の当該チャネル拡散領域の表面側にチャネル
を形成すべくその表面上に絶縁膜を介して形成されたゲ
ートと、前記ソース領域の表面及び当該ソース領域と前
記チャネル拡散領域の他方の側面との間の表面で当該ソ
ース領域及びチャネル拡散領域に導電接触すると共に出
力端子に接続されたソース電極と、表面から前記埋込層
に達するように前記チャネル拡散領域の他方の側面に対
向して形成されて当該チャネル拡散領域の他方の側面側
との間に前記出力端子に接続される負荷の蓄電エネルギ
ーを前記チャネルの非導通時に放電させる寄生ダイオー
ドを形成する高濃度第２導電型のドレインウォールと、
前記ドレインウォールの表面で当該ドレインウォールに
導電接触すると共に電源端子の他方に接続されたドレイ
ン電極とを設けたことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105229A JP2545979B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105229A JP2545979B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02283074A JPH02283074A (ja) | 1990-11-20 |
| JP2545979B2 true JP2545979B2 (ja) | 1996-10-23 |
Family
ID=14401828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105229A Expired - Fee Related JP2545979B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545979B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2763735B1 (fr) * | 1997-05-22 | 1999-08-13 | Sgs Thomson Microelectronics | Etage de sortie de puissance pour la commande de cellules d'ecran a plasma |
| JP2007088334A (ja) * | 2005-09-26 | 2007-04-05 | Rohm Co Ltd | 半導体装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180860A (ja) * | 1984-09-28 | 1986-04-24 | Hitachi Ltd | パワ−ｍｏｓｆｅｔ |
| JP2547729B2 (ja) * | 1986-01-16 | 1996-10-23 | 株式会社東芝 | 高耐圧パワ−集積回路 |
| JPS62291179A (ja) * | 1986-06-11 | 1987-12-17 | Nec Corp | 二重拡散ｍｏｓｆｅｔ |
-
1989
- 1989-04-25 JP JP1105229A patent/JP2545979B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02283074A (ja) | 1990-11-20 |
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Legal Events
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