JPH02283074A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02283074A JPH02283074A JP1105229A JP10522989A JPH02283074A JP H02283074 A JPH02283074 A JP H02283074A JP 1105229 A JP1105229 A JP 1105229A JP 10522989 A JP10522989 A JP 10522989A JP H02283074 A JPH02283074 A JP H02283074A
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- 108091006146 Channels Proteins 0.000 description 13
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばプラズマ・デイスプレィ駆動用の半導
体集積回路装置の如く、駆動回路の一部に逆並列接続の
スイッチングトランジスタ及びダイオードを備えた半導
体集積回路装置に関し、特に、そのスイッチングトラン
ジスタ及びダイオードの作り込み構造に関する。
体集積回路装置の如く、駆動回路の一部に逆並列接続の
スイッチングトランジスタ及びダイオードを備えた半導
体集積回路装置に関し、特に、そのスイッチングトラン
ジスタ及びダイオードの作り込み構造に関する。
従来、プラズマ・デイスプレィ駆動用半導体集積回路装
置の回路構成は、第３図に示すように、負荷容量Ｃで表
されたプラズマ・デイスプレィの１ドツトの画像セルに
対し、出力端子ａ、ｂを介して駆動制御する２つの駆動
集積回路１０．２０で構成されている。駆動集積回路１
０．２０は共に同一構成で、入力端子ｔ Ｎａ（［Ｎｂ
）に接続されたゲートを有するｎチャネルの絶縁ゲート
電界効果型トランジスタ （以下ＭＯ３ＦＥＴと言う）
Ｉｔ（１２）と、入力端子Ｉ Ｎａ（Ｉ Ｎｂ）にイ
ンバータ１２（２２）を介してベースが接続したスイッ
チング用ｎｐｎ）ランジスタ１３（２３＞と、このトラ
ンジスタ１３（２３）のエミッタ・コレクタ間で接地端
子ＧＮＤに対して逆方向に並列接続された充電ダイオー
ド１４（２４）と、電源電圧ノ正端子ＶｏｎとＭ ＯＳ
Ｆ Ｅ Ｔｌ１（１２）との間の分圧抵抗１５．１６
（２５，２６）と、異種のダーリントン接続回路を構成
するｐｎｐ）ランジスタ１７（２７）及びｎｐｎトラン
ジスタ１８（２８）と、このスイッチング用ｎｐｎ）ラ
ンジスタ１８（２８）のエミッタ・コレクタ間で正端子
Ｖ旧１に対して逆方向に並列接続された放電ダイオード
１９ （２９）とを有するものである。
置の回路構成は、第３図に示すように、負荷容量Ｃで表
されたプラズマ・デイスプレィの１ドツトの画像セルに
対し、出力端子ａ、ｂを介して駆動制御する２つの駆動
集積回路１０．２０で構成されている。駆動集積回路１
０．２０は共に同一構成で、入力端子ｔ Ｎａ（［Ｎｂ
）に接続されたゲートを有するｎチャネルの絶縁ゲート
電界効果型トランジスタ （以下ＭＯ３ＦＥＴと言う）
Ｉｔ（１２）と、入力端子Ｉ Ｎａ（Ｉ Ｎｂ）にイ
ンバータ１２（２２）を介してベースが接続したスイッ
チング用ｎｐｎ）ランジスタ１３（２３＞と、このトラ
ンジスタ１３（２３）のエミッタ・コレクタ間で接地端
子ＧＮＤに対して逆方向に並列接続された充電ダイオー
ド１４（２４）と、電源電圧ノ正端子ＶｏｎとＭ ＯＳ
Ｆ Ｅ Ｔｌ１（１２）との間の分圧抵抗１５．１６
（２５，２６）と、異種のダーリントン接続回路を構成
するｐｎｐ）ランジスタ１７（２７）及びｎｐｎトラン
ジスタ１８（２８）と、このスイッチング用ｎｐｎ）ラ
ンジスタ１８（２８）のエミッタ・コレクタ間で正端子
Ｖ旧１に対して逆方向に並列接続された放電ダイオード
１９ （２９）とを有するものである。
入力端子■Ｎａの電圧がＨレベルとなると、スイッチン
グトランジスタ１３がオフすると共に、ＭＯＳ Ｆ Ｅ
Ｔｌｌのオンによりスイッチングトランジスタ１８が
オンとなり、出力端子ａは電源電圧ＶＯＲとなる。この
際、入力端子ＩＮｂの電圧は入力端子ＩＮａ の電圧
に同期した逆相のＬレベルであるから、スイッチングト
ランジスタ２８がオフで、スイッチングトランジスタ２
３がオンとなるので、出力端子すは接地電位ＧＮＤとな
る。これにより負荷容量Ｃが出力端子ａを正極として充
電される。
グトランジスタ１３がオフすると共に、ＭＯＳ Ｆ Ｅ
Ｔｌｌのオンによりスイッチングトランジスタ１８が
オンとなり、出力端子ａは電源電圧ＶＯＲとなる。この
際、入力端子ＩＮｂの電圧は入力端子ＩＮａ の電圧
に同期した逆相のＬレベルであるから、スイッチングト
ランジスタ２８がオフで、スイッチングトランジスタ２
３がオンとなるので、出力端子すは接地電位ＧＮＤとな
る。これにより負荷容量Ｃが出力端子ａを正極として充
電される。
入力端子ＩＮａに Ｌレベル信号が印加されると共に、
入力端子ＩＮｂにＨレベル信号が印加されると、スイッ
チングトランジスタ１８．２３がオフで、スイッチング
トランジスタ１３．２８がオンとなる。
入力端子ＩＮｂにＨレベル信号が印加されると、スイッ
チングトランジスタ１８．２３がオフで、スイッチング
トランジスタ１３．２８がオンとなる。
これにより、負荷容ＩＣが出力端子すを正極として充電
されるが、その際負荷容量Ｃの極性反転に伴い、その初
期においては、出力端子ａの電圧が約２ｖＤＩＩの値に
一時達するため、蓄電エネルギーの一部を回収すべき放
電ダイオード１９を介して出力端子ａから電源電圧端子
ＶＤＨ側に放電すると共に、出力端子すの電圧が約Ｉ
ＶＤＩ＋の値に一時下降するため、蓄電エネルギーの一
部を回収すべき充電ダイオード２４を介して接地端子Ｇ
ＮＤ側から出力端子す側へ充電する。その後、スイッチ
ングトランジスタ２８を介して出力端子すが正極として
充電される。
されるが、その際負荷容量Ｃの極性反転に伴い、その初
期においては、出力端子ａの電圧が約２ｖＤＩＩの値に
一時達するため、蓄電エネルギーの一部を回収すべき放
電ダイオード１９を介して出力端子ａから電源電圧端子
ＶＤＨ側に放電すると共に、出力端子すの電圧が約Ｉ
ＶＤＩ＋の値に一時下降するため、蓄電エネルギーの一
部を回収すべき充電ダイオード２４を介して接地端子Ｇ
ＮＤ側から出力端子す側へ充電する。その後、スイッチ
ングトランジスタ２８を介して出力端子すが正極として
充電される。
この駆動用集積回路ｔｏ、 ２０のうち二点鎖線で囲む
逆並列接続のスイッチングトランジスタ１３．１８２３
、２８及びダイオード１４．１９．２４．２９は共に回
路構成が同一で、その半導体構造も同一である。第４図
はスイッチングトランジスタ１８及びダイオード１９の
逆並列接続の半導体構造を示す断面図である。図中、ｌ
はｐ型半導体基板で、この上には底部に高濃度ｎ型埋込
層２ａ、２ｂを有し、ｐ型アイソレイション領域３ａ、
３ｂ、３ｃで区画された低濃度ｎ型のエピタキンヤル層
の分離島領域４ａ、４ｂが形成されており、分離島領域
４ａにはスイッチング用ｎｐｎｌ−ランジスタ１８が作
り込まれ、分離島領域４ｂにはダイオード１９が作り込
まれている。即ち、分離島領域４ａ内には、低濃度のｐ
型ベース領域５．高濃度ｐ型のベースコンタクト領域５
ａ、高濃度ｎ型のエミッタ領域６．及び分離島領域４ａ
をコレクタ領域とすべき高濃度ｎ型のコレクタコンタク
ト領域７が形成され、隣接する分離島領域４ｂ内には、
高濃度ｐ型のアノード領域７及び分離島領域４ｂをカソ
ード領域とすべきカソードコンタクト領域８が形成され
ている。そして、エミッタ領域６とアノード領域７は接
続配線６ａで電気的に接続され、これは出力端子ａに導
かれている。また、コレクタコンタクト領域７とカソー
ドコンタクト領域８は接続配線７ａで電気的に接続され
、これは電源電圧端子ＶＤＩＩに導かれている。
逆並列接続のスイッチングトランジスタ１３．１８２３
、２８及びダイオード１４．１９．２４．２９は共に回
路構成が同一で、その半導体構造も同一である。第４図
はスイッチングトランジスタ１８及びダイオード１９の
逆並列接続の半導体構造を示す断面図である。図中、ｌ
はｐ型半導体基板で、この上には底部に高濃度ｎ型埋込
層２ａ、２ｂを有し、ｐ型アイソレイション領域３ａ、
３ｂ、３ｃで区画された低濃度ｎ型のエピタキンヤル層
の分離島領域４ａ、４ｂが形成されており、分離島領域
４ａにはスイッチング用ｎｐｎｌ−ランジスタ１８が作
り込まれ、分離島領域４ｂにはダイオード１９が作り込
まれている。即ち、分離島領域４ａ内には、低濃度のｐ
型ベース領域５．高濃度ｐ型のベースコンタクト領域５
ａ、高濃度ｎ型のエミッタ領域６．及び分離島領域４ａ
をコレクタ領域とすべき高濃度ｎ型のコレクタコンタク
ト領域７が形成され、隣接する分離島領域４ｂ内には、
高濃度ｐ型のアノード領域７及び分離島領域４ｂをカソ
ード領域とすべきカソードコンタクト領域８が形成され
ている。そして、エミッタ領域６とアノード領域７は接
続配線６ａで電気的に接続され、これは出力端子ａに導
かれている。また、コレクタコンタクト領域７とカソー
ドコンタクト領域８は接続配線７ａで電気的に接続され
、これは電源電圧端子ＶＤＩＩに導かれている。
しかしながら、上記逆並列接続のスイッチングトランジ
スタ及びダイオードを備えた半導体集積回路装置におい
ては、スイッチングトランジスタとダイオードがそれぞ
れ別の分離島領域に作り込まれているため、素子占有面
積が大きく、高密度集積化の障害となっている。上記プ
ラズマデイスプレィの駆動回路にあっては、逆並列接続
のスイッチングトランジスタとダイオードの占有面積は
全回路面積の約５０％を占め、しかも一般に６０〜８０
ｂｉｔの駆動回路が１チツプ上に集積化されるので、チ
ップサイズの小型化の障害となっていた。
スタ及びダイオードを備えた半導体集積回路装置におい
ては、スイッチングトランジスタとダイオードがそれぞ
れ別の分離島領域に作り込まれているため、素子占有面
積が大きく、高密度集積化の障害となっている。上記プ
ラズマデイスプレィの駆動回路にあっては、逆並列接続
のスイッチングトランジスタとダイオードの占有面積は
全回路面積の約５０％を占め、しかも一般に６０〜８０
ｂｉｔの駆動回路が１チツプ上に集積化されるので、チ
ップサイズの小型化の障害となっていた。
そこで、本発明の課題は、単一の分離島領域内にスイッ
チングトランジスタ及びダイオードを作り込むことによ
って、素子占有面積の縮小化を実現した逆並列接続のス
イッチングトランジスタ及びダイオードを備えた半導体
集積回路装置を提供することにある。
チングトランジスタ及びダイオードを作り込むことによ
って、素子占有面積の縮小化を実現した逆並列接続のス
イッチングトランジスタ及びダイオードを備えた半導体
集積回路装置を提供することにある。
上記課題を解決するために、本発明の講じた手段は、ス
イッチングトランジスタを絶縁ゲート電界効果型トラン
ジスタとし、この絶縁ゲート電界効果型トランジスタは
第１導電型基板上の第２導電型分離島領域内に形成され
た第１導電型拡散領域をチャネル拡散領域として有し、
ダイオードはそのチャネル拡散領域と第２導電型分離島
領域とで構成される寄生ダイオードを利用したものであ
る。
イッチングトランジスタを絶縁ゲート電界効果型トラン
ジスタとし、この絶縁ゲート電界効果型トランジスタは
第１導電型基板上の第２導電型分離島領域内に形成され
た第１導電型拡散領域をチャネル拡散領域として有し、
ダイオードはそのチャネル拡散領域と第２導電型分離島
領域とで構成される寄生ダイオードを利用したものであ
る。
かかる手段によれば、第２導電型分離島領域内の第１導
電型拡散領域をチャネル拡散領域とする絶縁ゲート電界
効果型トランジスタの存在により、そのチャネル拡散領
域と分離島領域とが寄生ダイオードを構成することにな
るが、この寄生ダイオードはチャネル拡散領域内に形成
される例えばソース領域と例えばドレイン領域たる分離
島領域に対してその絶縁ゲート電界効果型トランジスタ
に逆並列接続のダイオードとして存在する。このため、
２素子が単一の分離島領域内に併存しているため、ダイ
オードの電極及び配線等の形成も不要であることは勿論
、素子占有面積の縮小化ないしチップ面接の小型化を図
ることができる。
電型拡散領域をチャネル拡散領域とする絶縁ゲート電界
効果型トランジスタの存在により、そのチャネル拡散領
域と分離島領域とが寄生ダイオードを構成することにな
るが、この寄生ダイオードはチャネル拡散領域内に形成
される例えばソース領域と例えばドレイン領域たる分離
島領域に対してその絶縁ゲート電界効果型トランジスタ
に逆並列接続のダイオードとして存在する。このため、
２素子が単一の分離島領域内に併存しているため、ダイ
オードの電極及び配線等の形成も不要であることは勿論
、素子占有面積の縮小化ないしチップ面接の小型化を図
ることができる。
次に、本発明の一実施例を添付図面に基づいて説明する
。
。
第１図は、本発明の実施例に係るプラズマ・デイスプレ
ィ駆動用半導体集積回路装置の一部を示す回路構成図で
ある。なお、第１図において第３図に示す部分と同一部
分には同一参照符号を付し、その説明は省略する。この
駆動用集積回路１０の第３図に示す回路と異なる点は、
第３図示のスイッチングトランジスタ１３．１７．１８
をＭＯ３ＦＥＴ１３’ 、 １７’ 、 １８’ に置
き換えたところにある。ＭＯＳ Ｆ ＥＴ１３’ 、
１８’はｎチャネル型で、トランジスタ１７′ はｎチ
ャネル型である。
ィ駆動用半導体集積回路装置の一部を示す回路構成図で
ある。なお、第１図において第３図に示す部分と同一部
分には同一参照符号を付し、その説明は省略する。この
駆動用集積回路１０の第３図に示す回路と異なる点は、
第３図示のスイッチングトランジスタ１３．１７．１８
をＭＯ３ＦＥＴ１３’ 、 １７’ 、 １８’ に置
き換えたところにある。ＭＯＳ Ｆ ＥＴ１３’ 、
１８’はｎチャネル型で、トランジスタ１７′ はｎチ
ャネル型である。
かかる回路構成において、ＭＯＳ Ｆ Ｅ Ｔ１３’１
８’ とダイオード１４．１９は共に逆並列接続構成で
、例えばＭＯ３ＦＥＴ１８’とダイオード１９は第２図
に示す半導体構造とされている。第２図において、１は
ｐ型半導体基板で、この上には高濃度ｎ型の埋込層２ａ
を底部に有する低濃度ｎ型のエビクキシャル成長層の分
離島領域４ａがｐ型アイソレイション領域３ａ、３ｂを
以て画成されている。この分離島領域４ａ内には縦型で
二重拡散型の絶縁ゲート電界効果型トランジスタ＜ＤＭ
Ｏ３ＦＥＴ）１８′が作り込まれている。即ち、このＤ
ＭＯＳ ＦＥＴ１８’ は、分離島領域４ａをドレイン
領域とし、埋込層２ａに達する高濃度ｎ型のドレインウ
オール３１を有しており、このドレインウオール３１に
導電接触したドレイン電極３１ａは電源電圧端子ＶＤ１
１に電気的に接続されている。一方、分離島領Ｆａ４ａ
の埋込層２ａの上方には環状の低濃度ｐ型拡散領域３２
がチャネル拡散領域として形成されている。
８’ とダイオード１４．１９は共に逆並列接続構成で
、例えばＭＯ３ＦＥＴ１８’とダイオード１９は第２図
に示す半導体構造とされている。第２図において、１は
ｐ型半導体基板で、この上には高濃度ｎ型の埋込層２ａ
を底部に有する低濃度ｎ型のエビクキシャル成長層の分
離島領域４ａがｐ型アイソレイション領域３ａ、３ｂを
以て画成されている。この分離島領域４ａ内には縦型で
二重拡散型の絶縁ゲート電界効果型トランジスタ＜ＤＭ
Ｏ３ＦＥＴ）１８′が作り込まれている。即ち、このＤ
ＭＯＳ ＦＥＴ１８’ は、分離島領域４ａをドレイン
領域とし、埋込層２ａに達する高濃度ｎ型のドレインウ
オール３１を有しており、このドレインウオール３１に
導電接触したドレイン電極３１ａは電源電圧端子ＶＤ１
１に電気的に接続されている。一方、分離島領Ｆａ４ａ
の埋込層２ａの上方には環状の低濃度ｐ型拡散領域３２
がチャネル拡散領域として形成されている。
このチャネル拡散領域３２内には環状の高濃度ｎ型ソー
ス領域３３及びこの外周に隣接する高濃度ｐ型拡散領域
３４が形成されている。チャネル拡散領域３２上にはゲ
ート酸化膜３５を介してポリシリコンゲート３６が被着
されている。ソース領域３３及び高濃度ｎ型拡散領域３
４の双方に導電接触するソース電極３３ａは出力端子ａ
に電気的に接続されている。
ス領域３３及びこの外周に隣接する高濃度ｐ型拡散領域
３４が形成されている。チャネル拡散領域３２上にはゲ
ート酸化膜３５を介してポリシリコンゲート３６が被着
されている。ソース領域３３及び高濃度ｎ型拡散領域３
４の双方に導電接触するソース電極３３ａは出力端子ａ
に電気的に接続されている。
またポリシリコンゲート３６上に被着された配線３６ａ
は分圧抵抗１５．１６の中間点に電気的に接続されてい
る。
は分圧抵抗１５．１６の中間点に電気的に接続されてい
る。
チャネル拡散領域３２とドレインウオール３１とで挟ま
れた領域には寄生ダイオードが構成されており、この寄
生ダイオードはそのまま逆バイアスされたダイオード１
９として機能する。即ち、チャネル拡散領域３２及び高
濃度ｐ型拡散領域３４はダイオード１９のアノード領域
として機能し、分離島領域４ａ及びドレインウオール３
１はダイオード１９のカソード領域として機能する。
れた領域には寄生ダイオードが構成されており、この寄
生ダイオードはそのまま逆バイアスされたダイオード１
９として機能する。即ち、チャネル拡散領域３２及び高
濃度ｐ型拡散領域３４はダイオード１９のアノード領域
として機能し、分離島領域４ａ及びドレインウオール３
１はダイオード１９のカソード領域として機能する。
したがって、分離島領域４ａ内にＭＯ３ＦＥＴ１８′を
作り込むことによって、ダイオード１９も実質上形成さ
れる。このため、単一の分離島領域４ａ内には２素子分
が形成されているから、従来に比して占有面積が半減す
る。また、ダイオード１９の専用の電極及び配線の形成
が不要である。
作り込むことによって、ダイオード１９も実質上形成さ
れる。このため、単一の分離島領域４ａ内には２素子分
が形成されているから、従来に比して占有面積が半減す
る。また、ダイオード１９の専用の電極及び配線の形成
が不要である。
従来のスイッチングトランジスタ１４とダイオード１９
の双方を分離島領域４ａ内に作り込むことも考えられる
が、分離島領域４ａ内にバイポーラ型ｎｐｎ ）ランジ
スタを作り込んだ場合、エミツタ層とコレクタ層との間
に必ずｐ型ベース層が存在するので、そのエミッタとコ
レクタとの間に逆バイアスされた寄生ダイオードを構成
することができない。本実施例では、ｐ型チャネル拡散
領域３２を有するＭＯＳＦＥＴ１８’を形成しであるの
で、チャネル反転層として機能する部分以外を実質上の
アノード領域として兼用した点に意義があり、これによ
り寄生ダイオードが構成され、これを特別な電極等を形
成せずにダイオード１９として活用することができる。
の双方を分離島領域４ａ内に作り込むことも考えられる
が、分離島領域４ａ内にバイポーラ型ｎｐｎ ）ランジ
スタを作り込んだ場合、エミツタ層とコレクタ層との間
に必ずｐ型ベース層が存在するので、そのエミッタとコ
レクタとの間に逆バイアスされた寄生ダイオードを構成
することができない。本実施例では、ｐ型チャネル拡散
領域３２を有するＭＯＳＦＥＴ１８’を形成しであるの
で、チャネル反転層として機能する部分以外を実質上の
アノード領域として兼用した点に意義があり、これによ
り寄生ダイオードが構成され、これを特別な電極等を形
成せずにダイオード１９として活用することができる。
なお、上記のＭＯＳＦＥＴ１８’はｎチャネル型である
が、半導体構造の導電型を逆に形成したり、接続電源端
子を変更することによって、ｎチャネル型の絶縁ゲート
電界効果型トランジスタとこれに逆並列接続したダイオ
ードを構成できる。
が、半導体構造の導電型を逆に形成したり、接続電源端
子を変更することによって、ｎチャネル型の絶縁ゲート
電界効果型トランジスタとこれに逆並列接続したダイオ
ードを構成できる。
以上説明したように、本発明に係る逆並列接続のスイッ
チングトランジスタ及びダイオードを備えた半導体集積
回路装置によれば、スイッチングトランジスタとして絶
縁ゲート電界効果型トランジスタを採用し、その絶縁ゲ
ート電界効果型トランジスタは第２導電型分離島領域内
に形成された第１導電型拡散領域をチャネル拡散領域と
して有しており、そのチャネル拡散領域と分離島領域と
が寄生ダイオードたる逆並列接続のダイオードを構成し
ている点に特徴を有するものであるから、次の効果を奏
する。
チングトランジスタ及びダイオードを備えた半導体集積
回路装置によれば、スイッチングトランジスタとして絶
縁ゲート電界効果型トランジスタを採用し、その絶縁ゲ
ート電界効果型トランジスタは第２導電型分離島領域内
に形成された第１導電型拡散領域をチャネル拡散領域と
して有しており、そのチャネル拡散領域と分離島領域と
が寄生ダイオードたる逆並列接続のダイオードを構成し
ている点に特徴を有するものであるから、次の効果を奏
する。
即ち、スイッチングトランジスタとダイオードとが唯一
の分離島領域内に作り込まれているから、従来の作り込
み構造に比して素子占有面積がほぼ半減するので、高密
度集積化又はチップサイズの小型化が実現される。また
ダイオードの電極及び配線を特に形成せずに済むから、
製造上の利点も有する。
の分離島領域内に作り込まれているから、従来の作り込
み構造に比して素子占有面積がほぼ半減するので、高密
度集積化又はチップサイズの小型化が実現される。また
ダイオードの電極及び配線を特に形成せずに済むから、
製造上の利点も有する。
第１図は、本発明の実施例に係るプラズマ・デイスプレ
ィ駆動用半導体集積回路装置の一部を示す回路構成図で
ある。 第２図は、同装置における逆並列接続のスイッチングト
ランジスタ及びダイオードの半導体構造を示す断面図で
ある。 第３図は、従来のプラズマ・デイスプレィ駆動用半導体
集積回路装置を示す回路構成図である。 第４図は、同従来装置における逆並列接続のスイッチン
グトランジスタ及びダイオードの半導体構造を示す断面
図である。 １− ｐ型半導体基板、２ａ 埋込層、３ａ、３ｂ ｐ
型アイソレイション領域、４ａ 分離島領域、ＩＯ駆動
用集積回路、１３’ 、 １Ｂ’ 絶縁ゲート電界効
果型トランジスタ（ＭＯＳ Ｆ ＥＴ＞ 、１４Ｉ９
ダイオード、３１ ドレインウオール、３２
低濃度ｐ型チャネル拡散領域、３３ ソース領域、３
４第１図 第２図
ィ駆動用半導体集積回路装置の一部を示す回路構成図で
ある。 第２図は、同装置における逆並列接続のスイッチングト
ランジスタ及びダイオードの半導体構造を示す断面図で
ある。 第３図は、従来のプラズマ・デイスプレィ駆動用半導体
集積回路装置を示す回路構成図である。 第４図は、同従来装置における逆並列接続のスイッチン
グトランジスタ及びダイオードの半導体構造を示す断面
図である。 １− ｐ型半導体基板、２ａ 埋込層、３ａ、３ｂ ｐ
型アイソレイション領域、４ａ 分離島領域、ＩＯ駆動
用集積回路、１３’ 、 １Ｂ’ 絶縁ゲート電界効
果型トランジスタ（ＭＯＳ Ｆ ＥＴ＞ 、１４Ｉ９
ダイオード、３１ ドレインウオール、３２
低濃度ｐ型チャネル拡散領域、３３ ソース領域、３
４第１図 第２図
Claims (1)
- １）電源電圧の一方の電極と出力電極との間に接続され
たスイッチングトランジスタと、これと並列し該電源電
圧に対して逆方向に接続されたダイオードとを備えた半
導体集積回路装置において、前記スイッチングトランジ
スタは第１導電型基板上の第２導電型分離島領域内に形
成された第１導電型拡散領域をチャネル拡散領域とする
絶縁ゲート電界効果型トランジスタで、前記ダイオード
は該チャネル拡散領域と第２導電型分離島領域とで構成
される寄生ダイオードであることを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105229A JP2545979B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105229A JP2545979B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02283074A true JPH02283074A (ja) | 1990-11-20 |
| JP2545979B2 JP2545979B2 (ja) | 1996-10-23 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105229A Expired - Fee Related JP2545979B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体集積回路装置 |
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| Country | Link |
|---|---|
| JP (1) | JP2545979B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0880124A1 (fr) * | 1997-05-22 | 1998-11-25 | STMicroelectronics S.A. | Etage de sortie de puissance pour la commande de cellules d'écran à plasma |
| JP2007088334A (ja) * | 2005-09-26 | 2007-04-05 | Rohm Co Ltd | 半導体装置およびその製造方法 |
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-
1989
- 1989-04-25 JP JP1105229A patent/JP2545979B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2545979B2 (ja) | 1996-10-23 |
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