EP0880124A1 - Etage de sortie de puissance pour la commande de cellules d'écran à plasma - Google Patents

Etage de sortie de puissance pour la commande de cellules d'écran à plasma Download PDF

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EP0880124A1
EP0880124A1 EP98410053A EP98410053A EP0880124A1 EP 0880124 A1 EP0880124 A1 EP 0880124A1 EP 98410053 A EP98410053 A EP 98410053A EP 98410053 A EP98410053 A EP 98410053A EP 0880124 A1 EP0880124 A1 EP 0880124A1
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transistor
output
signal
channel
transistors
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EP98410053A
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Gilles Troussel
Céline Lardeau
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STMicroelectronics SA
SGS Thomson Microelectronics SA
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Definitions

  • the present invention relates to a power output stage for the control of plasma display cells.
  • a plasma screen is a matrix type screen made up of cells arranged at the intersections of rows and columns.
  • a cell includes a cavity filled with a rare gas, two control electrodes and a deposit of red, green or blue phosphorus.
  • a potential difference between the control electrodes of this cell so as to trigger an ionization of his gas. This ionization is accompanied by an emission of ultraviolet rays.
  • the creation of the light point is obtained by excitation of the phosphorus deposited, by the rays emitted.
  • the control of the cells, in order to create images, is carried out, conventionally, by logic circuits producing control signals.
  • the logical states of these signals determine which cells are controlled to produce a light point and those which are controlled so as not to produce.
  • These logic circuits are generally supplied with low voltage, by example with a supply voltage of 5 volts or less. This tension is not not sufficient to directly control the cell electrodes. Between the logic circuits and cells to be controlled, so we use output stages power, to convert low voltage control signals into signals high voltage control.
  • the ionization of the gas in the cavities requires the application of high potentials on the control electrodes, of the order of magnitude of a hundred volts.
  • the electrodes can be represented, schematically, by relatively equivalent capacities high in the order of a hundred picofarad (and, correspondingly, by sources current of a few tens of milliamps).
  • the control of these electrodes is therefore equivalent to charging or discharging a capacity.
  • Gold generally, in plasma screens, one wishes to obtain signals which have stiff fronts.
  • control of the plasma display electrodes is realized by power output stages receiving low logic signals voltage and converting them into high voltage control signals.
  • FIG. 1 illustrates a typical embodiment of a stage 1 for controlling an electrode.
  • Floor 1 includes an entrance to command 2 and an output 4.
  • Command input 2 receives a logic signal IN1 input. It is assumed that this signal is a low voltage signal, which can take two states, a high state and a low state.
  • Output 4 provides a control signal OUT1 output.
  • This output signal is supplied to an electrode, represented by a equivalent capacity Cout mounted between outlet 4 and earth.
  • the command of the electrode consists in charging the Cout capacity, to bring it to a high potential VPP voltage, or to discharge it, if it was charged. We will assume that the charge is controlled when signal IN1 is high, and the discharge is commanded when signal IN1 is low.
  • Stage 1 comprises a pair 6 of power transistors 8 and 10.
  • These transistors are, typically, complementary power transistors of VDMOS type, N channel, and HVMOS thick oxide type, P channel.
  • VDMOS transistor we mean vertical, N-channel MOS type transistors, able to withstand large differences in source-drain potential and to provide or absorb large currents.
  • HVMOS transistor on thick oxide we hears MOS type transistors, P channel, able to withstand strong source - drain and source - grid potential differences.
  • the transistor 8, of the type P channel HVMOS receives the VPP potential on its source. Its drain is connected to the output 4 and its control gate receives an INP control signal. This transistor allows to charge the Cout capacity, when passing. The transistor 10 is then blocked.
  • the transistor 8 is on, but to be able to block it, the INP signal must be can reach a potential at least equal to VPP. To do this, the command of the transistor 8 is produced by a circuit 14 potential translator, this circuit 14 being controlled by the input signal IN1.
  • Circuit 14 includes two power transistors 16 and 18 of MOS type P channel, and two power transistors 20 and 22, MOS type N channel. use transistors capable of withstanding high voltage, for example VDMOS transistors, N channel, and HVMOS transistors on thick oxide, P channel.
  • the transistors 16 and 18 receive the VPP potential on their sources.
  • the transistors 20 and 22 receive the GND potential on their sources.
  • the drain of transistor 16 is connected to the control gate of transistor 18 and to the drain of transistor 20.
  • the drain of transistor 18 is connected to the control gate of the transistor 16 and to the drain of transistor 22. Drains of transistors 18 and 22 provide the control signal INP.
  • the transistor 20 receives the signal INN on its control grid.
  • transistor 22 receives a control signal NIN on its control grid.
  • This NIN signal is supplied by an inverter 24, supplied in low voltage, and receiving the INN signal as input.
  • INN GND
  • the transistors 20 and 22 are, respectively, blocked and on.
  • Transistors 16 and 18 are, therefore, respectively passing and blocked.
  • INP GND.
  • the load transistor 8 is conducting and the discharge transistor 10 is blocked.
  • INN VCC
  • transistors 20 and 22 are, respectively, blocked and passerby.
  • the transistors 16 and 18 are, therefore, respectively on and off.
  • INP VPP.
  • the load transistor 8 is blocked and the transistor discharge 10 is passing.
  • a first problem posed by the circuit of FIG. 1 is the surface necessary to make the charge transistor 8. Indeed, taking into account a on the other hand, differences in conductivity of the P-channel and N-channel transistors and, on the other hand, important values of the charge and discharge currents, the transistor 8 occupies an area on the order of two to three times that of occupied by transistor 10, with equivalent current performance.
  • a second problem posed by the circuit of FIG. 1 is the risk of simultaneous conduction of the output transistors 8 and 10, when the input signal IN1 changes state.
  • Such simultaneous conduction when we modify the control signals of transistors 8 and 10, causes significant dissipation, taking into account the voltage and current values relating to these transistors.
  • An object of the invention is to propose an output stage structure which reduces the area required for the charge transistor and avoids simultaneous conduction of the charge and discharge transistors during state changes of the input signal.
  • the invention proposes replace the P-channel load transistor with an N-channel transistor arranged so as to form a composite P-type transistor, and to control the N-channel charge and discharge transistors using dimensioned inverters to avoid simultaneous conduction.
  • the invention relates to a power output stage for the control of plasma display cells, comprising an input for receiving a low voltage input logic signal, an output to provide a signal high voltage output control, an output circuit comprising, on the one hand, a load transistor receiving a high voltage potential on a drain and having a source connected to the control output and, on the other hand, a discharge transistor receiving a reference potential on a source and having a drain connected to the output, and control means providing control signals to the charge and discharge transistors to control these transistors in operation of the logic input signal, characterized in that the load and discharge are of the VDMOS type with N channel, the load transistor being arranged to form a composite P-type transistor, and in that the means for controls are arranged so that the potential of the control grid of the load transistor drops faster than the output potential when the input logic signal controls discharge of the output.
  • the output circuit comprises, on the one hand, a P channel power transistor controlled by a potential translator circuit, said P-channel transistor receiving the high voltage potential on a source and having a drain connected to a control gate of the charge transistor and, on the other hand, an N-channel power transistor having a source receiving the potential and having a drain connected to the control gate of the transistor load, the so-called P-channel and N-channel transistors being controlled so that the P channel transistor be on when you want to make the load transistor on and the N channel transistor is on when we want to block the load transistor, and in that the control means include low voltage inverters to control the N-channel transistor and the transistor discharge, the said inverters being dimensioned so that, on the one hand, the discharge transistor is turned on after the N-channel transistor is turned on, when you want to control the discharge of the output and, on the other hand, the N-channel transistor is blocked after the discharge transistor is blocked, when you want to order a load of the output through the load transistor.
  • control means are sized so that when one of the P-channel and N-channel transistors is turned on of the output circuit, the other of these transistors is blocked previously, so as to avoid any simultaneous conduction of these transistors.
  • the stage comprises logic circuits of filtering to filter the logic input signal so as to avoid modification of control signals of the power transistors of the stage if pulses parasites of a duration less than a given duration appear in the signal input logic.
  • FIG. 2 illustrates a power output stage 30 produced according to the invention.
  • the output stage 30 includes a control input 32 for receiving a logic input signal IN2 and an output 34 to provide a control signal high voltage output OUT2.
  • the signal IN2 will typically be supplied by logic circuitry, not illustrated, which will determine its logical state according to images to be formed.
  • the output stage 30 comprises an output circuit 36 making it possible to connect the output 34 of stage 30 at a high voltage VPP supply potential or at GND ground potential.
  • VPP high voltage supply potential
  • GND ground potential we will choose, for example, a supply potential 150 volt high voltage VPP.
  • this electrode is connected to the output 34 of the stage 30. This electrode will behave like a capacitor, which can be charged or unload, as shown in Figure 1.
  • the output circuit 36 includes two power transistors 38 and 40 allowing, respectively, to bring the potential of the control output 34 to VPP potential and GND potential.
  • the drain of transistor 38 called the load, receives the VPP potential.
  • the source of the transistor 40 called the discharge, receives the potential GND.
  • the drain of transistor 40 and the source of transistor 38 are interconnected and constitute the output 34.
  • the load transistor 38 makes it possible to supply a current load at output 34, to bring the potential of signal OUT2 substantially to the level of VPP potential.
  • the discharge transistor 40 absorbs a discharge current supplied by output 34, to bring the signal potential OUT2 substantially at the GND potential. Considering a charge 100 picofarads capacitive on output 34 and charge and discharge times of the order of 100 to 200 nanoseconds, the charge and discharge currents will be of the order of 80 milliamps.
  • the transistors 38 and 40 are N channel VDMOS type transistors, able to supply and absorb large currents and withstand voltages source - significant drain. We will choose, for example, transistors having a number of elementary cells, respectively, of 9 * 10 and 5 * 18.
  • the circuit of output 36 further includes two power transistors 42 and 44 of MOS type associated with charge transistor 38. These transistors 42 and 44, respectively at P channel and N channel, make it possible to form, jointly with the transistor 38, a P type composite transistor.
  • the P channel MOS transistor 42 receives the VPP potential on its source. Its drain is connected to the control gate of the load transistor 38. It receives a control signal, noted S10, on its control gate.
  • the transistor 44 of the N channel MOS type, receives the GND potential on its source. Its drain is connected to the drain of transistor 42 and to the control gate of the load transistor 38. Its control gate receives a control signal denoted S9.
  • the signal received by the control gate of the load transistor 38, supplied by the transistors 42 and 44, is noted PCDE.
  • transistor 42 of MOS type, having a W / L ratio of 294/18 (with W / L the channel width / length ratio transistor channel) and a transistor 44, of the VDMOS type, having a number of elementary cells of 6 * 2.
  • S10 GND.
  • S9 GND.
  • the potential of the PCDE signal increases, by charging the equivalent gate capacitance of the transistor load 38. Once PCDE reaches the threshold voltage Vt of the transistor load 38, the load transistor 38 turns on and the potential on its source substantially reaches VPP - Vt.
  • the control signal S9 is produced by a low voltage inverter 46, formed of two complementary transistors 48 and 50, of MOS type.
  • the transistor 48 at channel P, receives the potential VCC on its source.
  • the transistor 50 with N channel, receives the GND potential on its source.
  • the drains of these transistors are connected between them and provide the signal S9.
  • the control grids of these transistors are interconnected and receive a logic control signal S5.
  • transistors 48 and 50 having, respectively, a ratio W / L of 100/5 and 50/3.
  • the NCDE control signal is produced by a low inverter 52 voltage, formed by two complementary transistors 54 and 56, of MOS type.
  • the transistor 54 with P channel, receives the potential VCC on its source.
  • the transistor 56 at channel N, receives the GND potential on its source.
  • the drains of these transistors are interconnected and provide the NCDE signal.
  • the order grids of these transistors are interconnected and receive the logic control signal S5.
  • transistors 54 and 56 having, respectively, a W / L ratio of 250/5 and 100/3.
  • the control signal S10 is produced by a translating circuit of potential 58, similar to that described for FIG. 1.
  • Circuit 58 includes two power transistors 60 and 62 of the P channel MOS type, and two transistors with power 64 and 66, of MOS type with N channel.
  • transistors 60 and 62 having, respectively, a W / L ratio of 50/18 and 100/18 and transistors 64 and 66, of the VDMOS type, having a number of elementary cells of 6 * 1.
  • Transistors 60 and 62 receive the VPP potential on their sources.
  • the transistors 64 and 66 receive the GND potential on their sources.
  • the drain of transistor 60 is connected to the control gate of transistor 62 and to the drain of transistor 64.
  • the drain of transistor 62 is connected to the control gate of the transistor 60 and to the drain of transistor 66.
  • the drains of transistors 62 and 66 provide the control signal S10.
  • Transistor 66 receives a logic signal S7 control panel on its control grid.
  • the transistors 62 and 60 are, therefore, respectively on and off.
  • S10 VPP.
  • S7 VCC
  • transistors 66 and 64 are, respectively, passing and blocked.
  • the transistors 60 and 62 are, therefore, respectively passing and blocked.
  • S10 GND.
  • the output stage 30 further comprises logic circuits introducing delays.
  • These delay circuits include inverters 70, 72, 76, 78 and 82, these inverters comprising an input and an output, and two logic gates 74 and 80, of the NON_ET type, these doors comprising two inputs and one output.
  • these circuits are supplied with low voltage, for example by VCC and GND potentials.
  • the inverter 70 receives the input signal IN2 as an input and produces, on its output, a logic signal S1, by inversion of the signal IN2.
  • This signal S1 is supplied to a first input of gate 80 and at the input of inverter 72.
  • This inverter 72 produces, on its output, a logic signal S2.
  • This signal is supplied to a first entrance of gate 74 and at the input of reverser 76.
  • This reverser 76 produces, on its output, a logic signal S3.
  • the signal S3 is supplied to the input of the inverter 78 which produces, on its output, a logic signal S4.
  • the signal S4 is supplied to the second entry of door 74.
  • Door 74 produces, on its exit, the signal logic S5 which is supplied to inverters 46 and 52.
  • the signal S5 is, moreover, supplied at the second entrance to door 80.
  • This door produces, on its exit, a logic signal S6 which is supplied to the input of the inverter 82.
  • the inverter 82 produces, on its output, the logic signal S7 supplied to the potential translator circuit 58.
  • the assembly formed by the door 74 and the inverters 76 and 78 allows, as as will be seen below, delaying the positive pulses in the input signal IN2.
  • This assembly concurrently with the inverter 72 and the door 80, makes it possible to delay the negative pulses in the input signal IN2.
  • FIGS. 3a to 3n respectively illustrate the logic input signal IN2, the signal S1, signal S5, signal S2, signal S4, signal S3, signal S6, S7 signal, S8 signal, NCDE signal, S9 signal, S10 signal, signal PCDE and the output control signal OUT2.
  • the inverters 76 and 78 make it possible to delay the parasitic pulses positive, appearing in signal IN2. Indeed, as long as the transition to the state signal S2 has not propagated in inverters 76 and 78, signal S5 is kept high. To increase the minimum delay, we can increase the number of reversers placed between the outlet of reverser 72 and the second entrance to door 74, or else modify the layout of transistors forming these inverters. We can also place a capacitor between inverters 76 and 78. The delay of the positive edges in the signal IN2 vis-à-vis screw S9 and NCDE signals avoids simultaneous conduction in transistors 42 and 44 and in transistors 38 and 40. The conduction of transistors 40 and 44 is delayed until switching off of transistor 42 by the potential translator circuit 58 controlled by the signal S7.
  • the lowering of signal S1 in low state causes the signal S6 to go up. This causes the descent in the low state of the signal S7 and the subsequent rise, in the high state, of the signal S8. From this done, we cause the signal S10 to rise to the VPP potential, which blocks the transistor 42. If it is assumed that the signal S9 is then always in the low state, the PCDE potential is then maintained, by capacitive effect, at the grid of the load transistor 38. Simultaneous conduction of transistors 42 and 44.
  • Signal S1 will go high. This will cause the transition to the low state of signal S2. Consequently, signal S5 will go up, independently of the signals S3 and S4 which, in parallel, will pass high and low respectively. Therefore, we will block the transistors 48 and 54 and make transistors 50 and 56 passable. transistors 50 and 56 so that the potential of the NCDE signal drops more quickly than that of signal S9, we will block transistor 40 before blocking transistor 44.
  • the invention makes it possible to have one outlet stage at a time that is bulky and optimized with regard to conduction problems simultaneous.
  • the circuit is optimized so that the load transistor 38 is blocked before the discharge transistor 40 does not turn on. To do this, it is necessary to ensure a fall in the potential of the PCDE signal which is faster than the fall in the signal potential OUT2. Indeed, otherwise, we can see appear a positive gate-drain potential difference at the charge transistor 38, particularly if the capacitive load associated with the output 34 is low. In this case, the transistor 38 being with channel N, one would attend a restoration in conduction of transistor 38 and a phenomenon of simultaneous conduction. To avoid the appearance of this phenomenon, one thus controls the transistor 42 so that it discharges the control gate of the charge transistor 38 faster than the transistor 40 does not discharge output 34.
  • Cgd the gate-drain capacitance of a transistor
  • Csd its source-drain capacitance
  • Cg the equivalent capacity on the grid
  • Csub its substrate capacity
  • C (34) the equivalent capacity of the output 34 and Vt the threshold voltage of the N-channel transistors
  • the source of transistor 40 will be connected to an analog ground to absorb the discharge current supplied by this output 34 and we will use a different mass for the other components of the output stage.
  • a safety device is provided, represented by a Zener diode 84 placed between the output 34 and the control gate of the transistor 38.
  • This Zener diode avoids the appearance of a potential difference too large between the control gate of transistor 38 and its source. The presence of this diode creates a potential discharge path from output 34 to the source of transistor 44. This is not penalizing insofar as the control of transistors 44 and 40 is produced by devices of the same type, the inverters 46 and 52. If these devices undergo variations in their characteristics, for example examples due to variations in manufacturing parameters or temperature operation, these variations will be of the same nature for these two inverters 46 and 52.

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Abstract

L'invention concerne un étage de sortie de puissance (30) pour la commande de cellules d'écran à plasma. Il comprend deux transistors de charge et de décharge (38, 40) de type VDMOS à canal N, le transistor de charge étant agencé de sorte à former un transistor de type P composite. Ces transistors permettent de fournir un courant de charge à une sortie (34) et d'absorber un courant de décharge provenant de cette sortie. Deux inverseurs (46, 52) sont dimensionnés de sorte que le potentiel de la grille de commande du transistor de charge (38) chute plus rapidement que le potentiel de la sortie lorsque l'on commande une décharge de cette sortie. On réalise, ainsi, un étage de sortie d'encombrement limité et sans risque de conduction simultanée des transistors de charge et de décharge. <IMAGE>

Description

La présente invention concerne un étage de sortie de puissance pour la commande de cellules d'écran à plasma.
Un écran à plasma est un écran de type matriciel, formé de cellules disposées aux intersections de lignes et de colonnes. Une cellule comprend une cavité remplie d'un gaz rare, deux électrodes de commande et un dépôt de phosphore rouge, vert ou bleu. Pour créer un point lumineux sur l'écran, en utilisant une cellule donnée, on applique une différence de potentiel entre les électrodes de commande de cette cellule, de sorte à déclencher une ionisation de son gaz. Cette ionisation s'accompagne d'une émission de rayons ultraviolets. La création du point lumineux est obtenue par excitation du phosphore déposé, par les rayons émis.
La commande des cellules, en vue de créer des images, est réalisée, classiquement, par des circuits logiques produisant des signaux de commande. Les états logiques de ces signaux déterminent les cellules qui sont commandées pour produire un point lumineux et celles qui sont commandées pour ne pas en produire. Ces circuits logiques sont généralement alimentés en basse tension, par exemple avec une tension d'alimentation de 5 volts ou moins. Cette tension n'est pas suffisante pour piloter directement les électrodes des cellules. Entre les circuits logiques et les cellules à commander, on utilise donc des étages de sortie de puissance, pour convertir les signaux de commande basse tension en signaux de commande haute tension.
L'ionisation du gaz des cavités nécessite l'application de potentiels élevés sur les électrodes de commande, de l'ordre de grandeur de la centaine de volts. D'autre part, il est nécessaire de pouvoir fournir aux électrodes (et, corrélativement, de pouvoir recevoir de ces électrodes) des courants importants, de l'ordre de plusieurs dizaines de milliampères. En effet, les électrodes peuvent être représentées, schématiquement, par des capacités équivalentes relativement élevées de l'ordre de la centaine de picofarad (et, corrélativement, par des sources de courant de quelques dizaines de milliampères). La commande de ces électrodes est donc équivalente à la commande de charge ou de décharge d'une capacité. Or on souhaite, généralement, dans les écrans à plasma, obtenir des signaux qui ont des fronts raides. Cela représente, par exemple, des durées de charge et de décharge de l'ordre de la centaine de nanosecondes. Compte tenu du potentiel élevé à atteindre et de l'importance de la charge capacitive, cela suppose que l'on puisse fournir des courants de charge et absorber des courants de décharge très importants, pouvant atteindre la centaine de milliampères.
Comme on l'a mentionné, la commande des électrodes d'écran à plasma est réalisée par des étages de sortie de puissance recevant des signaux logiques basse tension et les convertissant en signaux de commande haute tension.
La figure 1 illustre un exemple de réalisation classique d'un étage de soitie 1 permettant de commander une électrode. L'étage 1 comprend une entrée de commande 2 et une sortie 4. L'entrée de commande 2 reçoit un signal logique d'entrée IN1. On suppose que ce signal est un signal basse tension, pouvant prendre deux états, un état haut et un état bas. L'état haut sera représenté par un potentiel positif VCC, avec par exemple VCC = 5V. L'état bas sera représenté par un potentiel de masse GND = V. La sortie 4 fournit un signal de commande de sortie OUT1. Ce signal de sortie est fourni à une électrode, représentée par une capacité équivalente Cout montée entre la sortie 4 et la masse. La commande de l'électrode consiste à charger la capacité Cout, pour l'amener à un potentiel haute tension VPP, ou à la décharger, si elle était chargée. On supposera que la charge est commandée quand le signal IN1 est à l'état haut, et que la décharge est commandée quand le signal IN1 est à l'état bas.
L'étage 1 comprend une paire 6 de transistors de puissance 8 et 10. Ces transistors sont, typiquement, des transistors de puissance complémentaires de type VDMOS, à canal N, et de type HVMOS à oxyde épais, à canal P. Par transistor VDMOS, on entend des transistors de type MOS verticaux, à canal N, aptes à supporter de fortes différences de potentiel source - drain et à fournir ou absorber des courants importants. Par transistor HVMOS sur oxyde épais, on entend des transistors de type MOS, à canal P, aptes à supporter de fortes différences de potentiel source - drain et source - grille. Le transistor 8, de type HVMOS à canal P, reçoit le potentiel VPP sur sa source. Son drain est relié à la sortie 4 et sa grille de commande reçoit un signal de commande INP. Ce transistor permet de charger la capacité Cout, lorsqu'il est passant. Le transistor 10 est alors bloqué. Le transistor 10, de type VDMOS à canal N, reçoit le potentiel GND sur sa source. Son drain est relié à la sortie 4 et sa grille de commande reçoit un signal de commande INN. Ce transistor permet de décharger la capacité Cout, lorsqu'il est passant. Le transistor 8 est alors bloqué. La commande du transistor de décharge 10 est réalisable en basse tension. Si INN = VCC il est passant, et si INN = GND, il est bloqué. Ainsi, dans la circuit 1, le signal INN est fourni par un inverseur 12 recevant le signal IN1. On utilisera un inverseur basse tension, alimenté par les potentiels VCC et GND. Cet inverseur permet d'inverser la polarité du signal IN1 de sorte que la charge et la décharge soient commandées, respectivement, par IN1 = VCC et IN1 = GND. La commande du transistor de charge 8 nécessite une commande haute tension. En effet, si INP = GND, le transistor 8 est passant, mais pour pouvoir le bloquer, il faut que le signal INP puisse atteindre un potentiel au moins égal à VPP. Pour ce faire, la commande du transistor 8 est réalisée par un circuit 14 translateur de potentiel, ce circuit 14 étant piloté par le signal d'entrée IN1.
Le circuit 14 comprend deux transistors de puissance 16 et 18 de type MOS à canal P, et deux transistors de puissance 20 et 22, de type MOS à canal N. On utilisera des transistors aptes à supporter la haute tension, par exemple des transistors VDMOS, à canal N, et des transistors HVMOS sur oxyde épais, à canal P. Les transistors 16 et 18 reçoivent le potentiel VPP sur leurs sources. Les transistors 20 et 22 reçoivent le potentiel GND sur leurs sources. Le drain du transistor 16 est relié à la grille de commande du transistor 18 et au drain du transistor 20. Le drain du transistor 18 est relié à la grille de commande du transistor 16 et au drain du transistor 22. Les drains des transistors 18 et 22 fournissent le signal de commande INP. Le transistor 20 reçoit le signal INN sur sa grille de commande. Enfin, le transistor 22 reçoit un signal de commande NIN sur sa grille de commande. Ce signal NIN est fourni par un inverseur 24, alimenté en basse tension, et recevant le signal INN en entrée. Lorsque INN = GND, les transistors 20 et 22 sont, respectivement, bloqué et passant. Les transistors 16 et 18 sont, de ce fait, respectivement passant et bloqué. On a alors INP = GND. Le transistor de charge 8 est passant et le transistor de décharge 10 est bloqué. Lorsque INN = VCC, alors les transistors 20 et 22 sont, respectivement, bloqué et passant. Les transistors 16 et 18 sont, de ce fait, respectivement passant et bloqué. On a alors INP = VPP. Le transistor de charge 8 est bloqué et le transistor de décharge 10 est passant.
Un premier problème posé par le circuit de la figure 1 est la surface nécessaire pour réaliser le transistor de charge 8. En effet, compte tenu, d'une part, des différences de conductivité des transistors à canal P et à canal N et, d'autre part, des valeurs importantes des courants de charge et de décharge, le transistor 8 occupe une surface de l'ordre de deux à trois fois supérieure à celle occupée par le transistor 10, à performance équivalente en courant.
Un deuxième problème posé par le circuit de la figure 1 est le risque de conduction simultanée des transistors de sortie 8 et 10, lorsque le signal d'entrée IN1 change d'état. Une telle conduction simultanée, lorsque l'on modifie les signaux de commande des transistors 8 et 10, entraíne une dissipation importante, compte tenu des valeurs de tension et de courant concernant ces transistors.
Un but de l'invention est de proposer une structure d'étage de sortie qui permette de diminuer la surface nécessaire au transistor de charge et d'éviter une conduction simultanée des transistors de charge et de décharge lors des changements d'état du signal d'entrée. Pour ce faire, l'invention propose de remplacer le transistor de charge à canal P par un transistor à canal N agencé de manière à former un transistor de type P composite, et de commander les transistors à canal N de charge et de décharge à l'aide d'inverseurs dimensionnés pour éviter toute conduction simultanée.
Ainsi l'invention concerne un étage de sortie de puissance pour la commande de cellules d'écran à plasma, comprenant une entrée pour recevoir un signal logique d'entrée basse tension, une sortie pour fournir un signal de commande de sortie haute tension, un circuit de sortie comprenant, d'une part, un transistor de charge recevant un potentiel haute tension sur un drain et ayant une source reliée à la sortie de commande et, d'autre part, un transistor de décharge recevant un potentiel de référence sur une source et ayant un drain relié à la sortie, et des moyens de commande fournissant des signaux de commandes aux transistors de charge et de décharge pour commander ces transistors en fonction du signal logique d'entrée, caractérisé en ce que les transistors de charge et de décharge sont de type VDMOS à canal N, le transistor de charge étant agencé pour former un transistor de type P composite, et en ce que les moyens de commandes sont agencés de sorte que le potentiel de la grille de commande du transistor de charge chute plus rapidement que le potentiel de la sortie lorsque le signal logique d'entrée commande une décharge de la sortie.
Selon un mode de réalisation, le circuit de sortie comprend, d'une part, un transistor de puissance à canal P commandé par un circuit translateur de potentiel, le dit transistor à canal P recevant le potentiel haute tension sur une source et ayant un drain relié à une grille de commande du transistor de charge et, d'autre part, un transistor de puissance à canal N ayant une source recevant le potentiel de référence et ayant un drain relié à la grille de commande du transistor de charge, les dits transistors à canal P et à canal N étant commandés de sorte que le transistor à canal P soit passant quand on souhaite rendre le transistor de charge passant et que le transistor à canal N soit passant quand on souhaite bloquer le transistor de charge, et en ce que les moyens de commande comprennent des inverseurs basse tension pour commander le transistor à canal N et le transistor de décharge, les dits inverseurs étant dimensionnés de sorte que, d'une part, le transistor de décharge soit rendu passant après que le transistor à canal N soit rendu passant, lorsque l'on souhaite commander la décharge de la sortie et, d'autre part, le transistor à canal N soit bloqué après que le transistor de décharge soit bloqué, lorsque l'on souhaite commander une charge de la sortie au travers du transistor de charge.
Selon un mode de réalisation, les moyens de commandes sont dimensionnés de sorte que, lorsque l'on rend passant l'un des transistors à canal P et à canal N du circuit de sortie, l'autre de ces transistors soit bloqué antérieurement, de manière à éviter toute conduction simultanée de ces transistors.
Selon un mode de réalisation, l'étage comprend des circuits logiques de filtrage pour filtrer le signal logique d'entrée de manière à éviter une modification de signaux de commande des transistors de puissance de l'étage si des impulsions parasites d'une durée inférieure à une durée donnée apparaissent dans le signal logique d'entrée.
D'autres avantages et particularités apparaítront à la lecture de la description qui suit d'un exemple de réalisation de l'invention, à lire conjointement aux dessins annexés dans lesquels :
  • la figure 1 illustre un étage de sortie selon l'état de la technique,
  • la figure 2 illustre un étage de sortie selon l'invention, et
  • les figures 3a à 3n illustrent des chronogrammes de signaux et de potentiels produits ou fournis par le circuit selon l'invention.
La figure 2 illustre un étage de sortie de puissance 30 réalisé selon l'invention.
L'étage de sortie 30 comprend une entrée de commande 32 pour recevoir un signal logique d'entrée IN2 et une sortie 34 pour fournir un signal de commande de sortie haute tension OUT2. Le signal logique IN2 sera un signal basse tension, dont le potentiel sera représentatif d'un état logique donné : IN2 = VCC, avec VCC un potentiel d'alimentation basse tension, représentera un état logique haut, et IN2 = GND, avec GND un potentiel de référence (encore appelé potentiel de masse), représentera un état logique bas. On aura, par exemple, VCC = 5 V et GND = 0 V. Le signal IN2 sera, typiquement, fourni par une circuiterie logique, non illustrée, qui déterminera son état logique en fonction d'images à former.
L'étage de sortie 30 comprend un circuit de sortie 36 permettant de relier la sortie 34 de l'étage 30 à un potentiel d'alimentation VPP haute tension ou au potentiel de masse GND. On choisira, par exemple, un potentiel d'alimentation VPP haute tension de 150 volts. Pour commander une électrode de cellule d'écran plasma, non représentée, on relie cette électrode à la sortie 34 de l'étage 30. Cette électrode se comportera comme un condensateur, que l'on peut charger ou décharger, tel qu'illustré sur la figure 1.
Le circuit de sortie 36 comprend deux transistors de puissance 38 et 40 permettant, respectivement, de porter le potentiel de la sortie de commande 34 au potentiel VPP et au potentiel GND. Le drain du transistor 38, dit de charge, reçoit le potentiel VPP. La source du transistor 40, dit de décharge, reçoit le potentiel GND. Le drain du transistor 40 et la source du transistor 38 sont reliés entre eux et constituent la sortie 34. Le transistor de charge 38 permet de fournir un courant de charge à la sortie 34, pour amener le potentiel du signal OUT2 sensiblement au niveau du potentiel VPP. Le transistor de décharge 40 permet d'absorber un courant de décharge fourni par la sortie 34, pour amener le potentiel du signal OUT2 sensiblement au niveau du potentiel GND. En considérant une charge capacitive de 100 picofarads sur la sortie 34 et des temps de charge et de décharge de l'ordre de 100 à 200 nanosecondes, les courants de charge et de décharge seront de l'ordre de 80 milliampères.
Les transistors 38 et 40 sont des transistors de type VDMOS à canal N, aptes à fournir et absorber des courants importants et à supporter des tensions source - drain importantes. On choisira, par exemple, des transistors ayant un nombre de cellules élémentaires, respectivement, de 9*10 et 5*18. Le circuit de sortie 36 comprend, en outre, deux transistors de puissance 42 et 44 de type MOS associés au transistor de charge 38. Ces transistors 42 et 44, respectivement à canal P et à canal N, permettent de former, conjointement avec le transistor 38, un transistor de type P composite.
Le transistor 42, de type MOS à canal P, reçoit le potentiel VPP sur sa source. Son drain est relié à la grille de commande du transistor de charge 38. Il reçoit un signal de commande, noté S10, sur sa grille de commande. Le transistor 44, de type MOS à canal N, reçoit le potentiel GND sur sa source. Son drain est relié au drain du transistor 42 et à la grille de commande du transistor de charge 38. Sa grille de commande reçoit un signal de commande noté S9. Le signal reçu par la grille de commande du transistor de charge 38, fourni par les transistors 42 et 44, est noté PCDE. On choisira, par exemple, un transistor 42, de type MOS, ayant un rapport W/L de 294/18 (avec W/L le rapport largeur de canal / longueur de canal du transistor) et un transistor 44, de type VDMOS, ayant un nombre de cellules élémentaires de 6*2.
Le transistor de puissance 42 permet de rendre passant le transistor de charge 38. Pour cela, il suffit de fournir un signal S10 tel que le transistor 42 soit passant. On prendra, par exemple, S10 = GND. Le potentiel du signal S9 aura alors une valeur telle que le transistor 44 sera bloqué. On choisira, par exemple, S9 = GND. Quand le transistor 42 est passant, alors le potentiel du signal PCDE augmente, par la charge de la capacité de grille équivalente du transistor de charge 38. Une fois que PCDE atteint la tension de seuil Vt du transistor de charge 38, le transistor de charge 38 devient passant et le potentiel sur sa source atteint sensiblement VPP - Vt.
Pour bloquer le transistor de charge 38, on utilise le transistor 44. Pour cela, il suffit d'imposer, par exemple, S9 = VCC et S10 = VPP. Le transistor 44 devient passant et on décharge, vers la masse, la capacité de grille équivalente du transistor 38. Pendant cette décharge, bien entendu, le transistor 42 doit être bloqué. Ainsi, le transistor 38, à canal N, est commandé de telle sorte qu'un potentiel bas (S10 = GND) le rende passant et qu'un potentiel haut (S9 = VCC) le bloque, ce qui correspond au comportement d'un transistor à canal P. Par contre, on peut utiliser un transistor de charge deux à trois fois moins gros que le transistor 8 de la figure 1, à courant de charge égal.
Le signal de commande S9 est produit par un inverseur 46 basse tension, formé de deux transistors 48 et 50 complémentaires, de type MOS. Le transistor 48, à canal P, reçoit le potentiel VCC sur sa source. Le transistor 50, à canal N, reçoit le potentiel GND sur sa source. Les drains de ces transistors sont reliés entre eux et fournissent le signal S9. Les grilles de commande de ces transistors sont reliées entre elles et reçoivent un signal logique de commande S5. On choisira, par exemple, des transistors 48 et 50 ayant, respectivement, un rapport W/L de 100/5 et 50/3.
Le signal de commande NCDE est produit par un inverseur 52 basse tension, formé de deux transistors 54 et 56 complémentaires, de type MOS. Le transistor 54, à canal P, reçoit le potentiel VCC sur sa source. Le transistor 56, à canal N, reçoit le potentiel GND sur sa source. Les drains de ces transistors sont reliés entre eux et fournissent le signal NCDE. Les grilles de commande de ces transistors sont reliées entre elles et reçoivent le signal logique de commande S5. On choisira, par exemple, des transistors 54 et 56 ayant, respectivement, un rapport W/L de 250/5 et 100/3.
Le signal de commande S10 est produit par un circuit translateur de potentiel 58, semblable à celui décrit pour la figure 1. Le circuit 58 comprend deux transistors de puissance 60 et 62 de type MOS à canal P, et deux transistors de puissance 64 et 66, de type MOS à canal N. On utilisera des transistors aptes à supporter la haute tension. On choisira, par exemple, des transistors 60 et 62 ayant, respectivement, un rapport W/L de 50/18 et 100/18 et des transistors 64 et 66, de type VDMOS, ayant un nombre de cellules élémentaires de 6*1.
Les transistors 60 et 62 reçoivent le potentiel VPP sur leurs sources. Les transistors 64 et 66 reçoivent le potentiel GND sur leurs sources. Le drain du transistor 60 est relié à la grille de commande du transistor 62 et au drain du transistor 64. Le drain du transistor 62 est relié à la grille de commande du transistor 60 et au drain du transistor 66. Les drains des transistors 62 et 66 fournissent le signal de commande S10. Le transistor 66 reçoit un signal logique de commande S7 sur sa grille de commande. Enfin, le transistor 64 reçoit un signal de commande S8 sur sa grille de commande. Ce signal S8 est fourni par un inverseur 68, alimenté en basse tension, et recevant le signal S7 en entrée. Lorsque S7 = GND, les transistors 66 et 64 sont, respectivement, bloqué et passant. Les transistors 62 et 60 sont, de ce fait, respectivement passant et bloqué. On a alors S10 = VPP. Lorsque S7 = VCC, les transistors 66 et 64 sont, respectivement, passant et bloqué. Les transistors 60 et 62 sont, de ce fait, respectivement passant et bloqué. On a alors S10 = GND.
L'étage de sortie 30 comporte, en outre, des circuits logiques introduisant des retards. Ces circuits de retard comprennent des inverseurs 70, 72, 76, 78 et 82, ces inverseurs comprenant une entrée et une sortie, et deux portes logiques 74 et 80, de type NON_ET, ces portes comprenant deux entrées et une sortie. On suppose que ces circuits sont alimentés en basse tension, par exemple par les potentiels VCC et GND.
L'inverseur 70 reçoit en entrée le signal d'entrée IN2 et produit, sur sa sortie, un signal logique S1, par inversion du signal IN2. Ce signal S1 est fourni à une première entrée de la porte 80 et à l'entrée de l'inverseur 72. Cet inverseur 72 produit, sur sa sortie, un signal logique S2. Ce signal est fourni à une première entrée de la porte 74 et à l'entrée de l'inverseur 76. Cet inverseur 76 produit, sur sa sortie, un signal logique S3. Le signal S3 est fourni à l'entrée de l'inverseur 78 qui produit, sur sa sortie, un signal logique S4. Le signal S4 est fourni à la deuxième entrée de la porte 74. La porte 74 produit, sur sa sortie, le signal logique S5 qui est fourni aux inverseurs 46 et 52. Le signal S5 est, par ailleurs, fourni à la deuxième entrée de la porte 80. Cette porte produit, sur sa sortie, un signal logique S6 qui est fourni à l'entrée de l'inverseur 82. L'inverseur 82 produit, sur sa sortie, le signal logique S7 fourni au circuit translateur de potentiel 58.
L'ensemble formé par la porte 74 et les inverseurs 76 et 78 permet, comme on le verra ci-après, de retarder les impulsions positives dans le signal d'entrée IN2. Cet ensemble, concurremment avec l'inverseur 72 et la porte 80, permet de retarder les impulsions négatives dans le signal d'entrée IN2.
On va maintenant décrire le fonctionnement du circuit 30, en se référant aux figures 3a à 3n qui illustrent respectivement, le signal logique d'entrée IN2, le signal S1, le signal S5, le signal S2, le signal S4, le signal S3, le signal S6, le signal S7, le signal S8, le signal NCDE, le signal S9, le signal S10, le signal PCDE et le signal de commande de sortie OUT2.
On supposera qu'initialement on a S1 = S5 = S3 = S7 = VCC, PCDE = OUT2 = VPP, et IN2 = S2 = S4 = S6 = S8 = NCDE = S9 = S10 = GND. Autrement dit, le transistor de charge 38 est passant et le transistor de décharge 40 est bloqué. Le potentiel du signal OUT2 est donc sensiblement égal au potentiel VPP, en négligeant la tension de seuil du transistor 38.
Supposons qu'on souhaite commander une décharge de la sortie de commande 34 au travers du transistor de décharge 40. Pour ce faire, on positionne le signal d'entrée IN2 à l'état haut. On a alors IN2 = VCC. Le signal S1 va donc passer à l'état bas. Cela entraíne, d'une part, une montée à l'état haut du signal S6 et, d'autre part, une montée à l'état haut du signal S2. Ultérieurement, le signal S3 descend à l'état bas, et le signal S4 monte à l'état haut. Une fois que le signal S4 est monté à l'état haut, le le signal S5 passe à l'état bas.
Les inverseurs 76 et 78 permettent de retarder les impulsions parasites positives, apparaissant dans le signal IN2. En effet, tant que la transition à l'état haut du signal S2 ne s'est pas propagée dans les inverseurs 76 et 78, le signal S5 est maintenu à l'état haut. Pour augmenter le délai minimal de retard, on pourra augmenter le nombre d'inverseurs placés entre la sortie de l'inverseur 72 et la deuxième entrée de la porte 74, ou bien encore modifier le dirnensionnement des transistors formant ces inverseurs. On pourra, également, placer un condensateur entre les inverseurs 76 et 78. Le retard des fronts positifs dans le signal IN2 vis à vis des signaux S9 et NCDE permet d'éviter une conduction simultanée dans les transistors 42 et 44 et dans les transistors 38 et 40. La mise en conduction des transistors 40 et 44 est retardée jusqu'à la mise hors conduction du transistor 42 par le circuit translateur de potentiel 58 commandé par le signal S7.
La descente à l'état bas du signal S1, outre la descente ultérieure induite du signal S5, provoque la montée à l'état haut du signal S6. Cela entraíne la descente à l'état bas du signal S7 et la montée ultérieure, à l'état haut, du signal S8. De ce fait, on provoque la montée au potentiel VPP du signal S10, ce qui bloque le transistor 42. Si on suppose que le signal S9 est alors toujours à l'état bas, le potentiel PCDE est alors maintenu, par effet capacitif, au niveau de la grille du transistor de charge 38. On évite une conduction simultanée des transistors 42 et 44.
Quand le signal S5 descend à l'état bas, les transistors 50 et 56 vont se bloquer et les transistors 48 et 54 vont devenu passant. La charge capacitive vue par le transistor 50 étant inférieure à celle supportée par le transistor 54, le potentiel du signal S9 va augmenter plus rapidement que le potentiel du signal NCDE. On va donc décharger la grille de commande du transistor de charge 38 plus rapidement que la sortie 34, assurant ainsi que le transistor 38 reste toujours bloqué durant la décharge de la sortie 34. Connaissant les charges en sortie des inverseurs 46 et 52, on a en effet dimensionné les transistors 48 et 54 en conséquence. De ce fait, quand le transistor 40 devient passant, le transistor 38 reste bloqué, ce qui supprime le phénomène de conduction simultanée dans ces transistors. Une fois le transistor 40 passant, le potentiel du signal OUT2 va chuter pour atteindre le potentiel GND.
Supposons qu'ultérieurement on souhaite commander la charge de la sortie 34. Pour ce faire, on va positionner le signal IN2 d'entrée à l'état bas. On a alors IN2 = GND.
Le signal S1 va monter à l'état haut. Cela va entraíner le passage à l'état bas du signal S2. En conséquence, le signal S5 va monter à l'état haut, indépendamment des signaux S3 et S4 qui, parallèlement, vont passer respectivement à l'état haut et à l'état bas. Par conséquent, on va bloquer les transistors 48 et 54 et rendre passants les transistors 50 et 56. En dimensionnant les transistors 50 et 56 de telle sorte que le potentiel du signal NCDE chute plus rapidement que celui du signal S9, on va bloquer le transistor 40 avant de bloquer le transistor 44.
La montée du signal S5 entraíne, parallèlement, la descente du signal S6. De même que, précédemment, on retardait les impulsions positives avec les inverseurs 76 et 78, on va, ici, retarder les impulsions négatives avec l'inverseur 72 et la porte 74. Ce retard permet de s'assurer que les transistors 40 et 44 sont bien bloqués avant la mise en conduction du transistor 38. De même que précédemment, ce retard est réalisé dans les circuits logiques basse tension situés en entrée, ce qui permet d'éviter l'apparition de phénomènes de conduction simultanée dans les transistors de puissance.
Le passage à l'état haut du signal S6 entraíne la descente à l'état bas du signal S7 et, par suite, la montée à l'état haut du signal S8. En conséquence, le transistor 66 va devenir passant et le potentiel du signal S10 va descendre à GND. On va alors rendre passant le transistor 42. Celui-ci étant passant, le potentiel sur la grille du transistor de charge 38 va augmenter. On suppose qu'alors le transistor 44 est, bien entendu, bloqué, pour éviter toute conduction simultanée dans les transistors 42 et 44. Pour ce faire, on dimensionnera les inverseurs 82 et 68 en conséquence, connaissant la charge supportée par le transistor 50. Le transistor 38 va donc devenir passant et le potentiel du signal OUT2 va augmenter. A ce moment, le transistor 40 étant bloqué, il ne peut y avoir de conduction simultanée des transistors 38 et 40.
Ainsi, l'invention permet de disposer d'un étage de sortie à la fois peu encombrant et optimisé en ce qui concerne les problèmes de conduction simultanée.
Comme on l'a vu, lorsque l'on commande une décharge de la sortie 34, le circuit est optimisé de sorte que le transistor de charge 38 soit bloqué avant que le transistor de décharge 40 ne devienne passant. Pour ce faire, il convient d'assurer une chute du potentiel du signal PCDE qui soit plus rapide que la chute du potentiel du signal OUT2. En effet, dans le cas contraire, on peut voir apparaítre une différence de potentiel grille - drain positive au niveau du transistor de charge 38, particulièrement si la charge capacitive associée à la sortie 34 est faible. Dans ce cas, le transistor 38 étant à canal N, on assisterait à une remise en conduction du transistor 38 et à un phénomène de conduction simultanée. Pour éviter l'apparition de ce phénomène, on commande donc le transistor 42 de telle sorte qu'il décharge la grille de commande du transistor de charge 38 plus vite que le transistor 40 ne décharge la sortie 34.
Notons Cgd la capacité grille - drain d'un transistor, Csd sa capacité source-drain, Cg la capacité équivalente sur la grille, Csub sa capacité substrat, Cs la charge capacitive reliée à la sortie 34, C(34) la capacité équivalente de la sortie 34 et Vt la tension de seuil des transistors à canal N.
Lors du passage de la charge à la décharge de la sortie, des courants fournis par les transistors 54 et 48 vont charger les capacités grille - drain des transistors 40 et 44. Ces courants sont d'autant plus élevés que la variation dV/dt du potentiel du signal OUT2 est importante. Ces courants viennent réduire les différences de potentiel grille - source des transistors 40 et 44. En réduisant la résistance à l'état passant Ron du transistor 48, on applique une différence de potentiel grille-source plus importante pour le transistor 44. De la sorte, on accélère la descente du potentiel de la grille du transistor de charge 38 par rapport à sa source.
On a:
  • Cg(38) = Cgd(38) + Csd(42) + Csub(44) et
  • C(34) = Cs + Csd (38) + Csub (40).
    • Par ailleurs, on a:
  • Vgs (44) = VCC - Ron (48) * Cgd (44) * dV/dt (PCDE) et
  • Vgs (40) = VCC - Ron (54) * Cgd (40) * dV/dt (OUT2)
    • Pour ce qui concerne les passages de la décharge à la charge de la sortie 34, on veillera à satisfaire les conditions suivantes :
  • Ron (50) * Cgd (44) * dV/dt (PCDE) < Vt (44) et
  • Ron (56) * Cgd (40) * dV/dt (OUT2) < Vt (40).
    • Avantageusement, afin d'éviter une perturbation de la partie logique de l'étage de sortie 30 par la décharge de sortie 34, la source de transistor 40 sera reliée à une masse analogique pour absorber le courant de décharge fourni par cette sortie 34 et on utilisera une masse différente pour les autres composants de l'étage de sortie.
    Dans l'étage de sortie 30, on a prévu un dispositif de sécurité représenté par une diode Zener 84 placée entre la sortie 34 et la grille de commande du transistor 38. Cette diode Zener permet d'éviter l'apparition d'une différence de potentiel trop importante entre la grille de commande du transistor 38 et sa source. La présence de cette diode crée un chemin potentiel de décharge de la sortie 34 vers la source du transistor 44. Ceci n'est pas pénalisant dans la mesure où le contrôle des transistors 44 et 40 est réalisé par des dispositifs de même type, les inverseurs 46 et 52. Si ces dispositifs subissent des variations de leurs caractéristiques, par exemples dues aux variations de paramètres de fabrication ou de température de fonctionnement, ces variations seront de même nature pour ces deux inverseurs 46 et 52. De ce fait, l'influence de variations de caractéristiques de ces inverseurs sur le fonctionnement de l'étage de sortie sera très limitée. On peut donc aisément concilier la protection du transistor 38 et un bon fonctionnement de l'étage, en dimensionnant les inverseurs 46 et 52 de sorte que la majeure partie du courant de décharge de la sortie soit absorbée par le transistor de décharge 40, dont c'est la fonction, plutôt que par le transistor 44.
    Bien entendu, diverses modifications pourront être apportées par l'homme du métier, sans que l'on sorte pour autant du cadre de l'invention. Ainsi, on pourra modifier la polarité des signaux logiques et/ou les produire avec des portes logiques différentes. On pourra, par exemple, choisir d'inverser les polarités des signaux de commande et utiliser des portes de type NON_OU en lieu et place des portes NON_ET.

    Claims (4)

    1. Etage de sortie de puissance (30) pour la commande de cellules d'écran à plasma, comprenant une entrée (32) pour recevoir un signal logique d'entrée basse tension (IN2), une sortie (34) pour fournir un signal de commande de sortie haute tension (OUT2), un circuit de sortie (36) comprenant, d'une part, un transistor de charge (38) recevant un potentiel haute tension (VPP) sur un drain et ayant une source reliée à la sortie (34) et, d'autre part, un transistor de décharge (40) recevant un potentiel de référence (GND) sur une source et ayant un drain relié à la sortie (34), et des moyens de commande (42, 44, 46, 52, 58) fournissant des signaux de commandes (PCDE, NCDE) aux transistors de charge et de décharge pour commander ces transistors en fonction du signal logique d'entrée, caractérisé en ce que les transistors de charge et de décharge (38, 40) sont de type VDMOS à canal N, le transistor de charge (38) étant agencé pour former un transistor de type P composite, et en ce que les moyens de commandes sont agencés de sorte que le potentiel de la grille de commande du transistor de charge chute plus rapidement que le potentiel de la sortie lorsque le signal logique d'entrée commande une décharge de la sortie.
    2. Etage selon la revendication 1, caractérisé en ce que le circuit de sortie (36) comprend, d'une part, un transistor de puissance à canal P (42) commandé par un circuit translateur de potentiel (58), le dit transistor à canal P recevant le potentiel haute tension (VPP) sur une source et ayant un drain relié à une grille de commande du transistor de charge (38) et, d'autre part, un transistor de puissance à canal N (44) ayant une source recevant le potentiel de référence (GND) et ayant un drain relié à la grille de commande du transistor de charge (38), lesdits transistors à canal P et à canal N étant commandés de sorte que le transistor à canal P (42) soit passant quand on souhaite rendre le transistor de charge (38) passant et que le transistor à canal N (44) soit passant quand on souhaite bloquer le transistor de charge (38), et en ce que les moyens de commande comprennent des inverseurs basse tension (46, 52) pour commander le transistor à canal N (44) et le transistor de décharge (40), lesdits inverseurs étant dimensionnés de sorte que, d'une part, le transistor de décharge (40) soit rendu passant après que le transistor à canal N (44) soit rendu passant, lorsque l'on souhaite commander la décharge de la sortie et, d'autre part, le transistor à canal N (44) soit bloqué après que le transistor de décharge (40) soit bloqué, lorsque l'on souhaite commander une charge de la sortie au travers du transistor de charge (38).
    3. Etage selon la revendication 2, caractérisé en ce que les moyens de commandes sont dimensionnés de sorte que, lorsque l'on rend passant l'un des transistors à canal P et à canal N (42, 44) du circuit de sortie, l'autre de ces transistor soit bloqué antérieurement, de manière à éviter toute conduction simultanée de ces transistors.
    4. Etage selon l'une des revendications 1 à 3, caractérisé en ce qu'il comprend des circuits logiques de retard (72, 74, 76, 78, 80) pour retarder le signal logique d'entrée (IN2) de manière à éviter une modification de signaux de commande (PCDE, NCDE) des transistors de puissance de l'étage si des impulsions parasites d'une durée inférieure à une durée donnée apparaissent dans le signal logique d'entrée.
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