FR2597681A1 - Systeme anti-chevauchement de phases pour circuits integres mos, en particulier pour le controle de filtres a capacites commutees. - Google Patents

Abstract

LE SYSTEME ANTI-CHEVAUCHEMENT (DISOVERLAPPING) DE PHASES SELON L'INVENTION COMPREND UNE PORTE NAND ET UNE PORTE NOR AYANT CHACUNE UNE PREMIERE ENTREE COMMANDEE DIRECTEMENT PAR UN SIGNAL D'HORLOGE ET UNE DEUXIEME ENTREE COMMANDEE PAR UN CIRCUIT APTE A FOURNIR LA VERSION RETARDEE DU SIGNAL D'HORLOGE, CE CIRCUIT ETANT UN CIRCUIT DE RETARD ANALOGIQUE DONT L'ENTREE EST COMMANDEE PAR LEDIT SIGNAL D'HORLOGE.

Description

Système anti-chevauchement de Dhases Dour circuits intégrés MOS. en

Particulier Dour le contrôle de filtres à caDacités commutées La présente invention concerne un circuit antichevauchement (en anglais: "disoverlapping") de phases pour circuits intégrés MOS, en particulier des circuits du type mixte digital-analogique en technologie VLSI. Plus particulièrement, le système anti-chevauchement 10 selon l'invention peut être utilisé dans des circuits

intégrés comprenant des filtres & capacités commutées, dans lesquels, pour que le filtre fonctionne correctement, il faut éviter que des interrupteurs électroniques destinés à être ouverts ou fermés de façon exclusive ne 15 puissent, même pour peu de temps, se trouver simultanément fermés.

On a développé ces dernières années des circuits intégrés qui regroupent sur le même "chip" ou substrat aussi bien des parties digitales que des parties ana20 logiques, toutes réalisées avec la même technologie MOS en VLSI (Vey Large Scale Integration). Parmi les parties analogiques se trouvent souvent des filtres à capacités commutées (switched capacitor filters), dans lesquels, comme on le sait, des condensateurs intégrés 25 sont alternativement chargés par le signal d'entrée et déchargés à la masse, en utilisant des interrupteurs électroniques pilotés par un signal d'horloge de fréquence adéquate, liée entre autres aux fréquences

passantes du filtre.

Lesdits interrupteurs électroniques sont constitués, comme on le sait, par des transistors dont la porte (gate) est pilotée par ledit signal d'horloge, fourni par une source appropriée. Dans la technologie à canal unique (PMOS ou NMOS), lesdits interrupteurs sont 35 des transistors isolés, tandis que dans la technologie à double canal (CMOS) ils sont constitués par des paires de transistors en parallèle commandés respectivement par la version droite (0) et par la version inversée (O) du

signal d'horloge.

Toujours dans le cas de la technologie CMOS, et 5 en particulier dans le cas de filtres à capacités commutées, on a souvent deux interrupteurs, soit deux paires de transistors en parallèle, reliés d'une part en commun & la capacité commutée, et d'autre part reliés l'un au signal d'entrée et l'autre à la masse. Par 10 conséquent, l'une des paires de transistors sera commandée par les signaux d'horloge 01 et 1, alors que l'autre sera commandée par les signaux d'horloge 02 et 2, en opposition de phase avec les premiers. Les deux paires de transistors ne doivent être jamais activées 15 simultanément, même fugitivement, afin d'éviter qu'il ne se crée des parcours à forte résistivité momentanée qui disperseraient vers la masse des charges appartenant au signal d'entrée à filtrer. Autrement dit, 01 et 02 doivent être non chevauchant, c'est-à-dire que 20 lorsqu'une phase devient haute (l'interrupteur correspondant se ferme) l'autre phase doit déjà être basse (l'interrupteur correspondant déjà ouvert). Dans ce but, on utilise des circuits dits anti-chevauchement de phases, lesquels, partant d'un signal d'horloge de base, 25 produisent deux signaux en opposition de phase constitués d'une séquence d'impulsions plus rapprochées que celles constituant le signal d'horloge de base. La différence de temps entre le front de montée de 02 et le front de descente de 01 (ou entre le front de montée de 30 01 et le front de descente de 02) est appelée "temps de

disoverlap tDIS.

On connait déjà un circuit anti-chevauchement très simple, comprenant seulement quatre portes logiques (dimensionnées de façon adéquate en rapport avec la 35 charge capacitive vue des quatre lignes des phases); cependant, dans ce système anti-chevauchement le temps de disoverlap n'est jamais indépendant des fronts (temps de montée et descente des phases générées) et, par conséquent, c'est seulement avec un dimensionnement des portes logiques très soigné qu'on peut éviter que 01 et 02 (01 et 2) ne se chevauchent pendant un certain temps. Cela constitue un défaut très grave dans certains cas, en particulier quand on doit interfacer des filtres & fréquences différentes (par exemple, un filtre éta10 lonné à 8 kHz et un autre filtre étalonné à 128 kHz) car, pour que la réponse en fréquence totale des deux filtres en cascade ne se modifie pas, il est nécessaire que les commutations des phases relatives à un filtre aient lieu pendant les temps de disoverlap des phases 15 relatives & l'autre, et il n'est pas possible d'assurer

cela si on n'a pas un temps d'anti-chevauchement totalement en rapport avec les fronts des phases générées.

Pour éliminer cet inconvénient, il a été proposé un système antichevauchement de phases de type digital 20 (décrit ci-après en se référant aux figures 1 et 2), dans lequel on utilise, pour générer le temps d'antichevauchement, un signal d'horloge auxiliaire CLKRIT, à fréquence plus élevée que le signal de base et en avance par rapport à celui-ci. Cependant, dans ce cas, il est 25 nécessaire de placer & proximité un fil additionnel pour ce signal d'horloge auxiliaire, ce qui entraîne un gaspillage d'espace sur le tracé du circuit intégré et des difficultés de conception dues à la nécessité de maintenir l'avance désirée à la fin des parcours aussi 30 bien de 0 que de CLKRIT. De plus, le temps de disoverlap est rigidement fixé dès la conception du circuit et il n'est pas facile de le changer ensuite, car cela ne peut se faire qu'au prix de lourdes modifications de la conception. Le but principal de l'invention est donc de réaliser un système anti-chevauchement de phases qui, tout en conservant les avantages dudit système digital, évite l'emploi d'un signal d'horloge auxiliaire, évite donc également l'occupation d'espace par le fil associé & celui-ci et élimine, par conséquent, la difficulté de temporisation entre 0 et CLKRIT. Un autre but de l'invention est de réaliser ledit système anti-chevauchement de manière à ce qu'on puisse modifier facilement et immédiatement le circuit pour

varier le temps d'anti-chevauchement.

D'autres buts et avantages de l'invention sont

mis en évidence dans la suite de la description concernant un système anti-chevauchement de phases pour circuits intégrés MOS, en particulier pour le contrôle de filtres & capacités commutées, comprenant une porte 15 NAND et une porte NOR présentant chacune une première

entrée commandée directement par un signal d'horloge et une deuxième entrée commandée par un circuit apte à fournir une version retardée du même signal d'horloge, caractérisé par le fait que ledit circuit apte à fournir 20 la version retardée du signal d'horloge est un circuit de retard analogique dont l'entrée est commandée par

ledit signal d'horloge.

Il est décrit ci-après une réalisation préférée

de l'invention, & titre d'exemple non limitatif, en se 25 référant aux dessins joints.

Sur ces dessins: La figure 1 représente le schéma de circuits dudit système anti-chevauchement de phases du type

digital selon la technique antérieure.

La figure 2 représente l'ensemble des graphiques des formes d'onde présentes dans le fonctionnement du

système anti-chevauchement de la figure 1.

La figure 3 représente le schéma de circuits

d'une réalisation préférée du système anti-chevauchement 35 de phases selon l'invention.

La figure 4 représente l'ensemble des graphiques des formes d'onde présentes dans le fonctionnement du

sytème anti-chevauchement de la figure 3.

En se référant aux figures 1 et 2, un système anti-chevauchement de phases digital selon la technique 5 antérieure comprend une porte NAND 10 et une porte NOR 12 qui reçoivent chacune, sur leurs entrées respectives, un même signal d'horloge 0 (dont le graphique est reproduit sur la figure 2) au moyen des respectives

lignes 14, 16.

Le signal O est appliqué également à un circuit

de retard comprenant un interrupteur électronique 18, auquel font suite en cascade deux inverseurs 20, 22, sur lesquels est mis en parallèle un raccordement direct comprenant un deuxième interrupteur électronique 24. La 15 sortie du deuxième inverseur 22 est appliquée respectivement aux deuxièmes entrées des deux portes 10 et 12.

L'interrupteur 18 est piloté par un signal d'horloge auxiliaire CLKRIT à fréquence plus élevée que le 0, tandis que son opposé, CLKRIT, pilote l'interrupteur 24. 20 Le signal CLKRIT et son opposé CLKRIT sont produits et

amenés sur le circuit avec des moyens non représentés.

Comme on le voit sur les graphiques de la figure 2, le signal d'horloge auxiliaire CLKRIT introduit un retard dans la forme d'onde 0RIT qui apparaît à la 25 sortie du deuxième inverseur 22, forme d'onde qui se présente identique au signal 0 mais en retard d'un temps tDIS qui est complémentaire A l'avance tANT du front du signal d'horloge auxiliaire par rapport à 0. Les deux formes d'onde 0 et 0RIT, appliquées respectivement aux 30 portes NAND et NORD 10 et 12, donnent lieu, comme cela paraîtra évident au technicien de cette branche, à des formes d'onde de sortie 01 et 02, et par des inversions ultérieures dans les inverseurs 38, 40, donnent ensuite les signaux 01 et 2' et donc au total la forme droite 35 et celle opposée de 01, qui copie 0, et la forme droite et celle opposéee de 02, qui est la

version non-chevauchée de 0.

Les sorties des portes 10 et 12 sont ultérieurement inversées par les inverseurs 26, 28 et constituent respectivement les signaux 01 et 02' tandis que 5 les sorties directes des portes 10 et 12 constituent les respectifs signaux 01 et 02' En se référant aux figures 3 et 4, il est décrit ci-après une réalisation préférée du système antichevauchement de phases selon l'invention. Ce système 10 comprend une porte NAND 30 et une porte NOR 32 qui reçoivent chacune, sur leurs entrées respectives, un même signal d'horloge 0 (dont le graphique est reproduit sur la figure 4) au moyen des lignes 34, 36. Le signal 0 est appliqué également à un circuit de retard analogique 15 comprenant un inverseur 38 à forte résistivité (par exemple dans le cas CMOS, réalisé avec des transistors à canal P et canal N avec un très bas rapport entre la largeur et la longueur du canal), auquel fait suite en cascade un deuxième inverseur normal 40, dont la sortie 20 SRIT est appliquée respectivement aux deuxièmes entrées des portes 30 et 32. La sortie du premier inverseur 38

est reliée à la masse par une capacité 42.

La charge et la décharge de la capacité 42, compte tenu de la résistance élevée présentée par 25 l'inverseur 38, font que les fronts de montée et descente du signal d'horloge 0 se présentent au deuxième inverseur 40 avec un retard qui dépend de la constante de temps RC de l'ensemble. A la sortie du deuxième inverseur 40 apparait donc une forme d'onde 0RiT 30 identique au signal 0, mais retardée d'un temps de disoverlap tDIS (figure 4). On voit comment la temporisation entre 0 et 0RIT reste inaltérée par

rapport au circuit connu de la figure 1.

Comme dans le circuit connu de la figure 1, les 35 deux formes d'onde 9 et *RIT, appliquées respectivement aux portes NAND et NORD 30 et 32, donnent lieu à des

formes d'onde de sortie 01 et 02, et par des inversions ultérieures dans les inverseurs 38, 40, donnent ensuite les signaux 01 et 02, et donc au total la forme droite et celle opposée de 01, qui copie 0, et la forme droite 5 et celle opposée de 02, qui est la version nonchevauchée de O (sauf légers retards de propagation).

Il est donc parfaitement évident que le système anti-chevauchement de phases objet de l'invention non seulement offre l'avantage de ne pas exiger un signal 10 d'horloge auxiliaire, mais permet encore de changer très

facilement le temps de disoverlap tDIS, en agissant sur la capacité 42, et à cette fin il peut être prévu, en ce qui concerne le circuit intégré, une option de métallisation.

On a décrit une forme de réalisation préférée de l'invention, mais naturellement, celle-ci peut admettre des modifications et des variantes équivalentes, dans le cadre des principes établis. En particulier, le circuit de retard comprenant les deux inverseurs 38,40 et la 20 capacité 42 peut être activé de manière différente et, d'une façon générale, on peut adopter tout autre circuit

de retard analogique adéquat.

Toutes les variantes indiquées ci-dessus, ainsi que d'autres variantes visant à atteindre les mêmes buts 25 et avantages avec des moyens équivalents du point de vue fonctionnel, doivent être considérées comme étant comprises dans le cadre de l'invention telle qu'elle est

définie dans les revendications ci-jointes.

Claims (7)

REVENDICATIONS

1. Système anti-chevauchement de phases pour circuits intégrés NOS, en particulier pour le contrôle 5 de filtres & capacités commutées, comprenant une porte NAND et une porte NOR ayant chacune un première entrée commandée directement par un signal d'horloge et une deuxième entrée commandée par un circuit apte à fournir une version retardée du même signal d'horloge, 10 caractérisé par le fait que ledit circuit apte à fournir la version retardée du signal d'horloge est un circuit de retard analogique dont l'entrée est commandée par

ledit signal d'horloge.

2. Système anti-chevauchement de phases selon la 15 revendication 1, caractérisé par le fait que ledit circuit de retard analogique utilise comme constante de temps de retard la charge ou décharge d'un condensateur

par rapport à une tension de référence fixe.

3. Système anti-chevauchement de phases selon la 20 revendication 2, caractérisé par le fait que ledit circuit de retard comprend un premier et un deuxième inverseur en cascade entre ledit signal d'horloge et lesdites deuxièmes entrées des portes NAND et NOR respectivement, ledit condensateur étant raccordé entre 25 la sortie du premier inverseur et ladite tension de référence fixe.,

4. Système anti-chevauchement de phases selon la revendication 3, caractérisé par le fait que le premier desdits inverseurs est un inverseur à forte résistivité. 30

5. Système anti-chevauchement de phases selon la revendication 4, caractérisé par le fait que ledit inverseur à forte résistivité est réalisé avec des transistors MOS à bas rapport entre la largeur et la

longueur du canal.

6. Système anti-chevauchement de phases selon une

des revendications 1-5, caractérisé par le fait que deux autres inverseurs sont respectivement raccordés aux

sorties desdites portes NAND et NOR.

7. Circuit intégré MOS, comprenant en particulier 5 au moins un filtre à capacités commutées, caractérisé par le fait qu'il comporte un système anti-chevauchement

de phases selon une des revendications 1-6.