FR2473814A1 - Circuit mos dynamique ne dependant pas d'un rapport de resistances destine a constituer des circuits logiques divers - Google Patents

Abstract

L'invention concerne un circuit dynamique ne dépendant pas d'un rapport de résistances pour des applications à divers circuits logiques. Un circuit logique 20 selon l'invention reçoit un signal d'entrée et délivre un signal de sortie retardé. Le circuit logique comporte une source de tension d'alimentation, un transistor de charge préalable 30 commandé par la première phase d'horloge, un transistor de décharge 32 commandé par la seconde phase d'horloge et un circuit logique 34 connecté au transistor de décharge 32 et présentant un circuit de décharge vers la masse. L'invention s'applique notamment à la réalisation de circuits à retard, de circuits de tampon-inverseur, de circuits diviseurs, etc. (CF DESSIN DANS BOPI)

Description

La présente invention se rapporte aux circuits logiques numériques, et

concerne plus particulièrement un circuit dynamique ne dépendant pas d'un rapport de résistances

pour des applications à des circuits logiques à accès di-

rect, à basse tension, faible consommation, fabriqués se-

lon la technologie MOS (métal-oxyde-semi-conducteur).

Le fonctionnement à faible consommation et la réduction au minimum des dimensions sont des points essentiels pour

la conception des circuits logiques numériques. Le fonction-

nement à faible consommation a pu être réalisé grâce au développement des techniques MOS. Dans des circuits logiques numériques MOS, le fonctionnement à faible consommation

a été obtenu par deux moyens. Un premier moyen est l'utilisa-

tion de la technique CMOS (métal-oxyde-semi-conducteur-com-

plémentaire). Cette technique a permis d'obtenir une con-

sommation permanente en courant pratiquement nul, mais présente l'inconvénient d'une surface obligatoirement grande et d'un grand nombre d'opérations de traitement. Un second moyen pour obtenir un fonctionnement à faible consommation

dans des cir.cuits logiques numériques MOS consiste à utili-

ser une technique à un seul canal selon laquelle le circuit logique ne dépend pas d'un rapport de résistances comne

dans le cas d'inverseurs à attaque enrichis et à charge ap-

pauvrie. Dans le cadre de la présente description, la non-

dépendance d'un rapport de résistancespermet de n'avoir au-

cun circuit en courant continu vers le potentiel de la masse dans le circuit logique. Il est apparu que cette technique offre les avantages d'une faible dissipation d'éthergie avec une géométrie réduite du composant, permettant de réduire

la disposition et de simplifier les opérations de fabrica-

tion à canal unique.

Des opérations de fabrication en logique sans dépendan-

ce d'un rapport de résistanceset à canal unique ont été uti-

lisées dans un certain nombre de configurations de circuits logiques. Une fonction d'un circuit d'intégration poussée

est une ligne à retard numérique ou un registre à décalage.

Un registre à décalage MOS s'est avéré très valable en ce

que la haute impédance d'une grille de composant MOS per-

met la mémorisation temporaire de données sous la forme 24538s14 d'une charge dans une capacité parasite. La technologie MOS permet la réalisation d'une transmission bidirectionnelle avec un décalage de tension nul aux bornes du composant, et les composants de charge peuvent 9tre bloqués à volonté par des signaux d'horloge multiplespour réduire la consomma-

tion d'énergie. Les registres à décalage MOS offrent d'au-

tres avantages, en ce que les dimensions des pastilles sont

réduites. Ces registres à décalage MOS ont trouvé des appli-

cations dans des terminaux de visualisation de calculateur,

des calculateurs électroniques et des périphériques de cal-

culateur, par exemple des circuits de mémoire. L'utilisation est dynamique en ce qu'un circuit d'horloge est utilisé de manière que des entrées puissent être chargées à un instant particulier et que des sorties puissent être validés et reçues à des périodes prédéterminées. L'application des circuits logiques numériques MOS comprenant des registres

à décalage dynamique est décrite dans une publication intitu-

lée MOS/LSI Design and Application, de William N. Carr et Kack P. Mize (Edition 1972, McGraw-Hill Book Company) aux pages 150-167, ainsi que dans une publication intitulée MOS Integrated Circuits, éditée par William N. Penney et Lillian Lau (Edition 1972, Van Nostrand Reinhold Company)

aux pages 260 à 288.

Bien que les procédés de fabrication de circuits logiques sans dépendance de rapport de résistances et à canal unique aient trouvé de grandes applications aux registres dynamiques

ces applications ont été limitées dans le domaine des cir-

cuits logiques considérés en- général. Cette limitation résulte

principalement des nombreux problèmes associés avec la plu-

part des circuits logiques sans dépendance d'un rapport de résistances. Une déficience de ces circuits logiques est que le partage de charge entre la capacité de sortie et la capacité d'entrée d'un étage attaqué conduit à un niveau logique de sortie réduit. Ce niveau réduit diminue la marge de bruit du composant et fait que le fonctionnement à faible tension est difficile. Un autre inconvénient des circuits de

ce genre déjà développés est la dégradation du niveau logi-

que résultant non seulement du partage de charge mais également des capacités grille-source et grille-drain. La dégradation des niveaux logiques se produit sous l'effet

d'un couplage indésirable entre les lignes des signaux d'hor-

loge et les points logiques. Un autre inconvénient de ces circuits déjà développés est que de nombreuses phases d'hor-

loge différentes doivent 4tre produites, sauf si une solu-

tion à deux phases d'horloge est adoptée. Mais la plupart

des solutions à deux phases d'horloge ne peuvent être appli-

quées avec des boucles de réaction comportant un nombre im-

pair d'étages inverseurs. Ces boucles de réaction sont essen-

tielles à la réalisation, même pour le circuit logique à accès direct le plus simple, comme un circuit basculeur déclenché. En outre, les circuits logiques sans rapport de résistancesdéjà développés ne permettent pas d'obtenir

toute la tension d'alirmientation aux sorties logiques en rai-

son des pertes de tension seuil, même en négligeant l'incon-

vénient précité résultant du partage de charge. Cet inconvé-

nient pose un problème pour un bloc logique dans un circuit

qui sert de source d'horloge pour d'autres blocs logiques.

Enfin, ces circuits déjà développés présentent l'inconvé-

nient d'une charge d'horloge qui peut devenir très élevée en raison du grand nombre des grilles, des drains et des

sources connectés aux lignes d'horloge.

Le besoin existe donc d'un circuit logique dynamique ne

dépendant pas d'un rapport de résistances offrant les avan-

tages des circuits actuels, à savoir la faible consommation et les petites dimensions tout en éliminant les problèmes

posés Jusqu'à présent dans le cas de toutes sortes d'appli-

cations logiques.Le besoin existe également d'un composant logique dans lequel l'effet du partage de charge entre les capacités de sortie et d'entrée d'un étage sont réduites au minimum pour maintenir toute la tension initiale du niveau logique. Le besoin existe aussi d'un composant logique dans lequel des étages inverseurs en nombre impair peuvent être incorporés dans des boucles de réaction, avec une horloge à

deux phases utilisée pour simplifier la production des si-

gnaux d'horloge. Le besoin existe également d'un circuit logique dans lequel les sorties logiques commandent toute

la tension d'alimentation pour réduire au minimum l'utilisa-

tion des circuits d'horloge à phases multiples. En outre, le besoin existe d'un circuit d'horloge dans lequel la charge

d'horloge permet que la charge nécessaire pour le fonction-

nement soit appliquée directement par une tension d'alimen-

tation plut8t que par la phase d'horloge elle-mnme.

L'invention concerne donc un circuit dynamique ne dcépen-

dant pas d'un rapport de résistances, destiné à des applica-

tions logiques diverses selon la technologie MOS, et

éliminant pratiquement les problèmes associés jusqu'à pré-

sent avec les circuits de ce genre dans des applications logiques diverses tout en conservant les avantages de la

faible consommation, de la basse tension et des petites dimen-

sions.

Un circuit logique selon l'invention est destiné à rece-

voir un signal d'entrée et à produire un signal de sortie

retardé, à la commande de première et seconde phasesd'horlo-

ge sans chevauchement. Le circuit logique comporte une source de tension d'alimentation. Un transistor de charge préalable est connecté à la source de tension d'alimentation et il est commandé par la première phase d'horloge. Un transistor de décharge est connecté au transistor de charge préalable définissant ainsi un premier point commun, et il est commandé

par la seconde phase d'horloge afin de déchargerconditionnel-

lement le premier point commun. Le transistor de charge préa-

lable charge le premier point commun. Un composant logique d'entrée est connecté au transistor de décharge, définissant

ainsi un second point commun qui présente un circuit de dé-

charge pour le premier point commun au potentiel de la masse le composant logique d'entrée étant connecté pour recevoir le signal d'entrée. Un transistor de sortie est connecté au

premier point commun et il délivre un signal de sortie retar-

dé, ce transistor de sortie étant commandé par la seconde phase d'horloge. Un condensateur est connecté au premier

point commun et au transistor de sortie et il reçoit la se-

conde phase d'horloge afin de maintenir le premier point

commun à une tension prédéterminée par une opération de mul-

tiplication de tension.

Selon un autre aspect, l'invention concerne un circuit

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logique à retard d'un bit destiné à recevoir un signal d'en-

trée et à produire un signal de sortie retardé d'un bit par rapport au signal d'entrée, et invrerser deux fois dans une période d'horloge à deux phases, ce circuit logique à retard d'un bit recevant des première et seconde phases d'horloge sans chevauc#ement. Ce circuit logique comporte une source de tension d'alimentation. Un premier transistor de charge préalable est connecté à la source de tension d'alimentation

et il est commandé par la première phase d'horloge. Un pre-

mier transistor de décharge est interconnecté avec le pre-

mier transistor de charge préalable, de.finissant ainsi un pre-

mier point commun et il est commandé par la seconde phase d'horloge pour décharger conditionnellement le premier point commun. Un premier transistor d'entrée est connecté au premier transistor de d4charge pour présenter un circuit de décharge à partir du premier point commun jusqu'au potentiel de la masse, et le premier transistor d'entrée est connecté pour

recevoir le signal d'entrée. Un premier transistor de sor-

tie est connecté au premier point commun pour produire un signal de sortie inversé retardé d'un demi-bit pendant la seconde phase dthorloge et il est commandé par cette seconde phase d'horloge. Un premier condensateur est connecté au premier point commun et au premier transistor de sortie et

il reçoit la seconde phase d'horloge pour maintenir le pre-

mier point corimun à un niveau de tension prédéterminé. Un

second transistor de charge préalable est connecté à la sour-

ce de tension d'alirmentation et il est commandé par la se-

conde phase d'horloge. Un second transistor de décharge est

connecté au second transistor de charge préalable, définis-

sant ainsi un second point commun et il est commandé par

la première phase d'horloge pour décharger conditiornelle-

ment le second point commun. Un second transistor d'entrée est connecté au second transistor de décharge pour présenter un circuit de décharge à partir du second point commun vers le potentiel de la masse, le second transistor d'entrée étant connecté pour recevoir le signal] de sortie retardlé d'un demri-bit provenant du premier transistor de sortie. Un second transistor de sortie est connecté au second point

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commun pour produire un signal de sortie retardé d'un bit pendant la première phase d'horloge et i2nversé par rapport au signal de sortie inversé et retardé d'un demi-bit, et il est commandé par la preriiCre phase d'horloge. Un second condensateur est connecté au second point commun et au se- cond transistor de sortie et il reçoit la première phase d'horloge pour maintenir le second point commun à un niveau

de tension prédéterminé.

Selon un autre aspect encore, l'invention concerne un circuit logique à retard d'un demi-bit destiné à recevoir un signal d'entrée et à produire un signal de sortie retardé d'un demi-bit par rapport au signal d'entrée, et inversé deux fois pendant une période de phase d'horloge. Le circuit logique à retard d'un demi-bit reçoit des première et seconde phases d'horloge sans chevauchement et comporte une source de tension d'alimentation. Un premier transistor de charge préalable est connecté à la source de tension d'alimentation

et il est commandé par la première phase d'horloge. Un pre-

mier transistor de décharge est connecté au premier transis-

tor de charge préalable en définissant ainsi un premier point commun et il est commandé par la seconde phase d'horloge

pour décharger conditionnellement le premier point commun.

Une résistance est connectée au premier transistor de dé-

charge. Un premier transistor d'entrée est connecté à la résistance en définissant ainsi un second point commun pour produire un circuit de décharge du premier point commun vers le potentiel de la masse, le premier transistor d'entrée étant connecte pour recevoir le signal d'entrée. Un premier transistor de sortie est connecté au premier point commun pour produire un signal de sortie inversé et retardé d'un

demi-bit pendant la seconde phase d'horloge et il est corim-

mandé par la seconde phase d'horloge. Un premier condensa-

teur est connecté au premier point commun et au premier transistor de sortie et il reçoit la seconde phase d'horloge

pour maintenir le premier point commun à un niveau de ten-

sion prédéterminé. Un second transistor de décharge est

connecté au second transistor de charge préalable en défi-

nissant ainsi un troisième point commun et il est commandé

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par la seconde phase d'horloge pour cl1char"er coriditionnelle-

ment le troisième point commun.

Un second transistor d'entrée est connecté au second transistor de décharge pour établir un circuit de décharge à partir du troisierie point commun vers le potentiel de la nasse, ce second transistor d'entrée étant connecté au second point commun. Un second transistor de sortie est connecté au troisième point commun pour produire un signal

de sortie inversé et retardé d'un demi-bit pendant la se-

conde phase d'horloge, et il est commandé par cette seconde

phase d'horloge. Un second condensateur est connecté au-

troisième point commun et au second transistor de sortie et il reçoit la seconde phase d'horloge pour maintenir le

troisième point commun A un niveau de tension prédéterminé.

Selon un autre aspect encore, l'invention concerne un circuit logique dans lequel plusieurs dispositifs logiques sont interconnectés dans des blocs logiques successifs, avec un circuit générateur de signaux d'horloge produisant les signaux d'horloge qui sont utilisés par un bloc logique en réponse à la sortie d'un bloc précédent. Le générateur de signaux d'horloge reçoit un signal d'entrée ànsi que des première et seconde phases d'horloge sans chevauchement et

il comporte un premier transistor qui reçoit le signal dten-

trée et la première phase d'horloge. Un second transistor est connecté au premier transistor en définissant un premier point commun. Le second transistor est connecté pour recevoir la seconde phase d'horloge et produire un signal d'horloge de sortie vers un bloc logique suivant à la réception de la seconde phase d'horloge. Le second transistor maintient

une charge prédéterminée au premier point commun.

Selon un autre aspect encore, l'invention concerne un circuit logique d'inverseur-tarnpon destiné à recevoir un signal d'entrée et à produire un signal de sortie retardé

qui est émis vers des circuits logiques connectés à la sor-

tie. Le circuit logique d'inverseur-tampon est commandé par des première et seconde phases d'horloge sans chevauchement et il comporte une source de tension d'alimentation. Un transistor de charge préalable est connecté à la source de tension d'alimentation et il est commandé par la première phase d'horloge. Un premier transistor de décharge est connecté au trau. stor de charge préalable en définissant ainsi un premier point commun et il est commandé par la seconde phase d'horloge pour décharger conditionnellement

le premier point commun. Un transistor d'entrée est connec-

té au transistor de décharge pour établir un circuit de décharge depuis le premier point commun vers le potentiel

de la masse. Le transistor d'entrée est connecté pour re-

cevoir le signal d'entrée. Un transistor est connecté-au premier point commun pour isoler ce dernier de la sortie du

circuit logique d'inverseur-tampon. Le transistor est com-

mandé par la seconde phase d'horloge. Un transistor de sor-

tio est connecté au transistor pour produire le signal de

sortie retardé et il est commandé par la seconde phase d'hor-

loge. D'autres caractéristiques et avantages de l'invention

apparaîtront au cours de la description qui va suivre.

Aux dessins annexés, donnés uniquement à titre d'exem-

ples nullement limitatifs: la figure 1 est un schéma d'un circuit logique de retard du signal d'un bit, selon l'invention, les figures 2a à 2g représentent des formes d'onde de signaux illustrant le fonctionnement du circuit logique de la figure 1, la figure 3 est un schéma d'une porte logique NON-ET utilisant le premier retard du signal d'un demi-bit de la figure 1, la figure 4 est un schéma d'une porte logique NON-OU utilisant le premier retard du signal d'un demi-bit de la figure 1, la figure 5 est un schéma d'une porte logique complexe utilisant le retard du signal d'un demi-bit de la figure 1, la figure 6 est un schéma d'un circuit logique à retard du signal d'un demi-bit selon l'inventionr

les figures 7a à 7h représentent des formes d'onde illus-

trant le fonctionnement du circuit à retard de la figure 6, la figure 8 est un schéma d'un circuit logique à

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commande d'horloge selon l'invention,

la figure 9 est un schéma d'un circuit logique d'inver-

seur-tampon selon l'invention utilisant le circuit de la figure 8, la figure 10 est un schéma d'un circuit logique diviseur par deux utilisant le retard du signal d'un bit, le retard du signal d'un demi-bit et le circuit logique à commande d'horloge selon l'invention, la figure 11 est un schéma d'un circuit logique binaire diviseur par huit utilisant les circuits logiques selon l'invention, et

la figure 12 est un schéma d'un circuit diviseur d'hor-

loge programmable utilisant des circuits logiques selon l'invention. Il est bien entendu que les présents circuits logiques

trouvent de larges applications dans toutes sortes de cir-

cuits logiques. Ces applications comprennent par exemple des dispositifs de télécommunications par impulsions codées,

des diviseurs d'horloge, des diviseurs d'horloge programma-

bles, des circuits logiques divers, des circuits d'approximation successive, dos registres d'entrée/sortie, des registres à décalage, des registres de maintien, des

compteurs binaires, etc... Les modes de réalisation qui se-

ront décrits ci-après ne sont que des exemples nullement

limitatifs d'utilisation de ces circuits logiques.

La figure 1 représente donc unctrcuit logique à retard de signal d'un bit selon l'invention, désigné globalement par la référence 20. Le circuit de retard d'un bit 20 est constitué de deux circuits identiques d'un demibit identifiés

par les références 24 et 26. Les circuits à retard d'un demi-

bit 24 et 26 effectuent chacun une inversion du signal d'en-

trée, de sorte que si le signal d'entrée est au niveau haut ou "li,, la sortie du circuit 26 est au niveau haut. De même, si le signal d'entrée du circuit 24 de retard d'un demi-bit est au niveau "O" ou au niveau bas, la sortie du

circuit à retard 26 est également au niveau bas.

Le circuit logique 24 de retard de signal d'un demi-bit comporte un transistor 30 avec des bornes 30a et 30b et

une borne de commande 30c. Dans le cadre de la présente des-

cription, et sauf avis contraire, les transistors sont en mode enrichi et comprennent deux bornes désignées par le numéro du transistor suivi par un suffixe "a' ou "b", avec une borne de commande identifiée par le numéro du transis- tor et le suffixe "c". Le transistor 30 est connecté à un transistor 32 de manière que la borne 32a du transistor 32 définisse un point commun A à l'interconnexion avec la borne 30b du transistor 30. Le transistor 34 est connecté par sa borne 34a à la borne 32b du transistor 30 en formant

un point commun B. La borne 34b du transistor 34 est connec-

tée au potentiel de la masse.

Le signal de sortie du circuit à retard 24 d'un demi-

bit est appliqué à un transistor de sortie 36 dont la borne 36a est connectée au point commun A et dont la borne 36b est connectée à l'entrée du circuit à retard 26, au point commun C. Un aspect important du présent circuit à retard est qu'il comporte un condensateur 38 connecté entre le point commun A entre les bornes 30b, 32a et 36a et la borne 38c. Le circuit à retard 20 reçoit à des entrées des phases

d'horloge sans chevauchement désignées par Cl et C2. La pha-

se d'horloge Cl est appliquée à la borne de commande 30c du transistor 30. La phase d'horloge C2 est appliquée à la borne32c du transistor 32 et à la borne 36c du transistor 36. Le signal d'entrée du circuit à retard 20 à un bit est appliqué au transistor 34 par un transistor 40 extérieur au circuit à retard 20 et commandé par la phase d'horloge - Cl. Une tension positive d'entrée est appliquée au circuit à retard 20, à la borne 30a du transistor 30. En variante, une source de tension positive peut tre constituée par la phase d'horloge Cl elle-même. Dans le cas présent, une phase d'borloge est définie par le temps d'un demi-bit, de sorte que deux phases d'horloge représentent un intervalle

d'un bit.

Les composants du circuit à retard 26 d'un demi-bit

sont identifiés par des références numériques qui corres-

pondent à celles utilisées ci-dessus pour les composants

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du circuit à retard 24 d'un demi-bit, mais avec un symbole

prime ('). Il apparaît que la phase d'horloge C2 est appli-

quée au transistor 30', et que la phase d'horloge Cl est appliquée aux transistors 32' et 36'. Le signal de sortie du circuit à retard 24 est appliqué à une entrée du circuit à retard 26, au transistor 342. Le signal de sortie du circuit à retard 26 est produit par le transistor 36'. Une tension d'alimentation est appliquée au transistor 30' ou, en variante, la phase d'horloge C2 constitue une source de

tension pour le circuit à retard 26 d'un demi-bit.

L'utilisation de la phase d'horloge CI et de la phase d'horloge C2 au lieu de la source de tension d'alimentation positive pour alimenter les transistors 30 et 30' crée une charge supplémentaire d'horloge due au fait que la phase d'horloge doit fournir la charge des capacités aux points communs A et A'. Mais cette utilisation des phases d'horloge

comme source de charge offre l'avantage d'éliminer la né-

cessité des lignes de tension d'alimentation positive dans

le circuit à retard 20, ce qui économise la surface nécessai-

re pour fabriquer le circuit selon l'invention.

Un circuit de retard de signal d'un bit 20 peut être connecté en série en reliant la sortie Cf à l'entrée 34c pour former un registre à décalage ou autre circuit logique à

accès direct. Au cours de la description qui va suivre,

dans le cas de référence à un composant, celui identifié par une référence numérique avec un signal ' fonctionne d'une

manière similaire.

En fonctionnement, le transistor 30 se comporte comme un composant de charge préalable pour précharger le point commun A à une tension égale à la tension d'alimentation diminuée de la tension seuil du transistor 30. Ce dernier charge toutes les capacités présentes au point commun A, y compris la capacité en dérivation en ce point vers la masse, et il charge également le condensateur 38. Le transistor 32 fonctionne comme un composant de décharge qui permet au transistor 34 de présenter un circuit de décharge sélective à la masse pour permettre de décharger la capacité au point A. Le transistor 32 décharge conditionnellement la capacité

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au point A quand ln phase d'horloge C2 est présente. Il apparaît que les transistors 30,32 et 34 ne sont jamais connectés entre la source de tension et la masse car ils

ne sont jamais conducteurs simultanément en raison des im-

pulsions d'horloge Cl et C2 sans chevauchement. Il n'existe donc jamais de circuit en courant- continu vers la masse, ce qui est essentiel dans un circuit logique ne dépendant

pas d'un rapport de résistancesselon l'invention. Le tran-

sistor 36 fonctionne comme un composant de sortie qui rem-

plit la fonction de coupler la sortie logique au point com-

mun A avec l'entrée d'un autre étage, ou d'autres étages,

comme au point commun C du transistor d'entrée 341.

Un aspect important de l'invention réside dans le fonc-

tionnement des condensateurs 38 et 38' qui permettent par un effet d'élévation de tension de compenser l'effet du partage de charge dans le circuit 20 de retard de signal

d'un bit. Dans le cas présent, cet effet d'élévation de ten-

sion signifie que la tension présente en un point s'élève

au-dessus de la tension d'alimentation. Le partage de char-

ge concerne l'égalisation de la tension emmagasinée dans deux condensateurs lorsqu'un premier condensateur chargé préalablement se décharge dans un second condensateur non chargé. En fonctionnement, pendant la phase d'horloge Cl, le point commun A est chargé préalablement à une tension seuil au-dessous de iV, ou tension d'alimentation. Pendant la phase d'horloge C2, le signal d'horloge C2 s'élève de sorte que la tension au point A s'élève au-dessus de la tension positive. Le point A partage alors sa charge avec

le point C, produisant la tension d'entrée au niveau bas.

Si la capacité du condensateur 38 est suffisamment grande, ou supérieure à la capacité en dérivation au point C, ce dernier s'élève à une tension seuil complète au-dessous de la tension d'alimentation, de sorte qu'il ne se produit aucune chute de tension transférée comme c'était le cas

dans les circuits antérieurs n'utilisant pas de condensa-

teur 38 selon l'invention. En l'absence du condensateur 38, un partage de charge se produit entre le point A et le point

C et il en résulte que ces deux points passent à une ten-

sion inférieure à une valeur seuil au-dessous de la

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tension d'alimentation positive.

Le fonctionnement du circuit de retard 20 sera mainte-

nant décrit plus en détails en se référant simultanément à la figure 1 et aux figures 2a à 2g. Les figures 2a et 2b représentent des phases d'horloge C1 et C2. Il apparalt clairement que ces deux phases d'horloge C1 et C2 ne se

chevauchent pas et consistent en des impulsions d'une ten- sion +V. Il sera suppost qu'à la phase d'horloge Cl, 50,

l'entrée passe au niveau bas alors qu'elle était à une va-

leur non définie avant cette phlase 50 (figure 2a). Pendant la phase 50 d'horloge C1, le point commun A est chargé à

la valeur de la tension d'alimentation diminuée d'une ten-

sion seuil (figure 2c). Les tensions aux points C (figure

2d) C'(figure 2e) et A'(figure 2g) ne sont pas définies pen-

dant la phase d'horloge 50. A la phase 52 d'horloge C2 (fi-

gure 2b), quand le signal 52 passe au niveau haut, la ten-

sion au point A (figure 2c) ne se décharge pas mais s'élève simplement audessus de la tension positive représentée sur la figure 2c au point 54 et la charge est partagée au point 56 avec les capacités présentes au point C. Pendant que la tension au point A diminue légèrement, la tension au point C s'élève. Comme le montre la figure 2d, le point

C est maintenant au niveau "1". Le point C' représente en-

core des données antérieures représentées par le trait pointillé sur la figure 2e. A la phase 58 puis d'horloge C1 suivante, le circuit 26 de retard d'un demi-bit remplit sa fonction d'inversion et la tension au point C' (figure 2e) diminue. Par cnnséquent, pour un signal d'entrée appliqué au transistor 34 (figure 1) au niveau "0" ou bas (figure 2f) la tension au point C est égale à "1" et le point C' passe à "0". Comme le montre la figure 2g, à la phase d'horloge

52, le point A' se charge à la tension d'alimentation di:i-

nude d'une tension seuil.

Il sera maintenant supposé que la tension d'entrée (fi-

gure 2f) passe du niveau bas au niveau haut pendant la phase d'horloge 58. A la phase 60 d'horloge C2 suivante, le

point A (figure 2c) est déchargé; il avait été chargé pen-

* dant la phase d'horloge 58, ce qui veut dire qu'il est i4 resté au niveau haut puisqu'il y était au début de la phase d'horloge 58. A la phase 60 d'horloge C2, la tension au point A diminue car l'entrée (figure 2f) est maintenant à l'état "1" de sorte qu'au moment o le signal d'horloge 60 de phase C2 passe au niveau haut, le transistor 32 est débloqué et la charge au point A passe par les transistors

32 et 34 pour décharger ce point à la masse. Quand la ten-

sion au point A (figure 2c) diminue, la tension au point C

(figure 2d) diminue également car le transistor 36 est dé-

bloqué. Pendant la phase 62 d'horloge Cl suivante, fiant donné que le point C est au niveau bas, il n'existe aucun kircuit de décharge pour les points C' et At de sorte que

ces points C' (figure 2e) et A' (figure 2g) passent au ni-

veau haut. Le point A' est chargé préalablement pendant la phase d'horloge 60 et élève la tension au point 64, sur le flanc avant de la phase 62 d'horloge Cl, et la charge se partage au point 66. Il apparaît ainsi que pour une entrée à 11l ou au niveau haut, le point C (2d) passe au niveau

bas et le point C' (figure 2e) passe au niveau haut, mon-

trant bien que deux inversions ont lieu par le fonctionne-

ment des circuits 24 et 26 de retard d'un signal d'un demi-

bit. La durée complète d'un bit est nécessaire pour effec-

tuer ces deux inversions. La première inversion se fait

pendant la période d'horloge C2 tandis que la seconde inver-

sion se produit pendant la période d'horloge Cl. Comme le montrent les figures 2d et 2e, les points C et C' ne peuvent

dépasser d'un niveau seuil la tension d'alimentation positi-

ve car dès qu'ils atteignent le niveau seuil au-dessous de la tension positive, le transistor 36 (figure 1) est bloqué et la tension de sortie de peut plus s'élever; mais tant que l'effet d'élévation de tension du condensateur 38 se produit, les tensions des points A et A' s'élèvent et font passer les sorties C et C' à un niveau seuil au-dessous de la tension d'alimentation, ce qui constitue un avantage de

l'invention.

Les figures 3, 4 et 5 représentent le circuit 24 de re-

tard de signal d'un demi-bit réalisé pour remplir des fonc-

tions de portes plus compliquées. Les mêmes références

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sont utilisées pour des composants correspondants déjà iden-

tifiés. Il apparait que le transistor 34, fonctionnant en

composant de décharge à la masse est remplacé par des tran-

sistors 70 et 72 (figure 3). Les transistors 70 et 72 sont placés en série pour fonctionner en portes NON ET. La figure 4 montre des transistors 74 et 76 connectés en parallèle à la place du transistor 34 de la figure 1, pour fonctionner en portes NON OU. La figure 5 représente une porte plus

complexe dans laquelle des transistors 70 et 72 sont connec-

tés en série et en parallèle avec un transistor 76 pour former une porte complexe. Le remplacement du transistor 34 par des transistors 70,72,74 et 76 modifie la fonction

dtinversion du circuit de retard 24 pour remplir des fonc-

tions logiques qui dépendent de la combinaison logique des entrées de ces transistors. Etant donné que les transistors ,72,74 et 76 présentent un circuit de décharge à la masse pour la capacité au point A en fonction de la combinaison

de leurs entrées respectives, la décharge est dépendante logi-

quement, contrairement à la décharge inverseuse assurée par le transistor 34 (figure 1) du circuit 24 à retard du signal d'un demi-bit. Les portes plus complexes des figures 3, 4 et 5 ont été représentées unique-ment par rapport au circuit

de retard 24 de la figure 1, mais il est évident que le tran-

sistor 34' peut aussi 6tre remplacé par d'autres transistors

pour former des portes plus complexes.

Comme cela a déjà été indiqué, le circuit logique 20 à retard du signal d'un bit effectue deux inversions du signal d'entrée pendant deux phases d'horloge, ou une période d'un

bit. Dans une application à un circuit logique à accès direct.

il est également souhaitable d'effectuer deux inversions en une phase d'horloge ou la période d'un demi-bit. La figure

6 représente le circuit logique à retard du signal d'un demi-

bit selon l'invention, désigné globalement par 90. Les mêmes références numériques sont utilisées pour des composants

identiques correspondants à ceux de la figure 1 pour identi-

fier les éléments du circuit logique 90.

La phase d'horloge Cl est appliquée aux transistors 30 et 30' et la phase d'horloge C2 est appliquée aux transistors

24738 14

32,32t, 36,36' et aux condensateurs 38 et 38'. Les transis-

tors de sortie 36 et 36' produisent des signaux de sortie aux points communs C et C'. Comrnme cela a déjà été décrit, le transistor 30 fonctionne en chargeant préalablement la capacité présente au point A jusqu'à une tension seuil au-

dessous de la tension d'alimentation positive. Le transis-

tor 32 remplit également la fonction de décharge permettant

au point A d'itre connecté sélectivement au circuit de dé-

charge logique vers la masse par le transistor 34. Le tran-

sistor 34 est un composant unique faisant des circuits logi-

ques 90 une paire inverseuse, contrairement à l'utilisation

des composants logiques supplémentaires connectés pour for-

mer un circuit de décharge à la masse cornmme cela a été dé-

crit en regard des figures 3,4 et 5. Le condensateur 38 est le composant capacitif qui remplit la fonction d'élévation

de la tension au point A sur la transition de la phase d'hor-

loge C2. Le transistor 36 est le composant de sortie qui

connecte le point A à un étage suivant ou à des étages suc-

cessifs du circuit logique 90 à retard du signal d'un demi-

bit. Un transistor appauvri 92 est connecté entre le transis-

tor 32 et le transistor 34 de manière que sa borne 92a soit connectée au transistor 32, sa borne 92b et sa borne de

commande 92c au point B, qui lui meAme est connecté à la bor-

ne: de commande 34c' du transistor 34'. Le transistor appau-

vri 92 est connecté pour fonctionner comme une résistance qui limite le courant produit quand la phase d'horloge C2

passe au niveau haut.

Le circuit logique 90 à retard du signal d'un demi-bit fonctionne de manière qu'à la transition positive de la phase d'horloge C2, la tension s'élève au point commun A. Si le transistor 34 est débloqué par le niveau haut à son entrée

par le transistor 40, un courant circule depuis le condensa-

teur 38 par le point A vers la masse, par les transistors 32, 92 et 34. Ce courant doit etre limité par le transistor appauvri 92 de sorte que la tension au point B-ne s'élève pas sensiblement au-dessus du potentiel de la masse. Dans le

fonctionnement du présent circuit logique 90, il est essen-

tiel que la tension au point B ne s'élève pas sensiblement au-dessus du potentiel de la masse quand la cr6te de courant se produit sur le flanc avant de la phase d'1horloge C2, car le transistor 34t est débloqué. Le déblocage du transistor

34' par la décharge de la capacité au point A est indésira-

ble, car ce déblocage du transistor 34' devrait être contr8-

lé par la phase d'horloge C2 plut8t que par le signal logi-

que d'entrée. En.-résumé, le transistor appauvri 92 limite le courant associé avec le flanc avant de la phase d'horloge

C2 de manière que le point commun B ne puisse passer au-

dessus de la tension seuil du transistor 34', ce qui assura

que le second étage inverseur du circuit logique 90 fonction-

ne correctement et que le point Ai ne se décharge pas

avant le moment o le transistor 34' est réellement débloqué.

Il appara5t ainsi que l'étage 90a du circuit logique 90

peut attaquer l'étage 90b de manière à effectuer deux in-

versions pendant la durée d'un demi-bit, tandis que le cir-

cuit logique 20 effectuait deux inversions en deux phases

d'horloge, c'est à dire la période complète d'un bit.

Le fonctionnement du circuit logique 90 sera maintenant décrit en détail en se référant simultanément à la figure 6

et aux figures 7a à 7h. Il sera d'abord supposé que la ten-

sion d'entrée du circuit logique 90 est au niveau bas, comme le montre la figure 7g. Quand la phase 100 d'horloge Cl

passe au niveau haut, les points A et A' sont chargés préa-

lablement à un seuil de la tension d'alimentation positive V, comme le montrent les figures 7c et 7d. Les points C,C' et B des figures 7e, 7f et 7h contenaient préalablement des données inconnues, indiquées en pointillés. La phase 102 d'horloge C2 passe ensuite au niveau haut, tentant de faire

passer les tensions des points A et A' au-dessus de la ten-

sion d'alimentation positive, comme le montrent les points 104 et 106 des figures 7c et 7d. Si la tension d'entrée est au niveau bas, figure 7g, rien n'empêche la tension au point

A de passer au-dessus de la tension positive et le condensa-

teur 38 de la figure 6 partage sa charge sous l'effet des tensions qui s'élèvent aux points C et B, comme le montrent les figures 7e et 7h. Quand le point B passe au niveau haut, le transistor 34' est débloqué. Etant donné que la phase 102 d'horloge C2 est au niveau haut à ce moment et étant

donné que le transistor 34' et le transistor 32' sont dé-

bloqués, le point A' se décharge, au point 108 de la fi-

gure 7d et le point C' se décharge au point 110 de la fi-

gure 7f car le transistor 36' est également débloqué pen-

dant la phase 102 d'horloge 102 de la figure 7b. Il appa-

ratt ainsi que pour une entrée de niveau bas (figure 7g),

le point B et le point C sont passés au niveau haut, indi-

quant une inversion et le point C' est passé au niveau

bas, indiquant une seconde inversion du signal d'entrée.

Ces deux inversions se sont faites pendant une seule phase

d'horloge C2, ou la période d'un demi-bit.

Il sera maintenant supposé que le signal logique d'en-

trée (figure 7g) est au niveau haut, le point B passe donc au potentiel de la masse. Pendant la phase 112 d'horloge les points A et A' (figures 7c et 7d) sont préchargés à une tension seuil au-dessous de la tension positive, comme déjà décrit. Quand la phase 114 d'horloge C2 (figure 7b)

passe au niveau haut, les tensions aux points A et A' ten-

dent toutes deux à s'élever au-dessus de la tension d'ali-

mentation positive, aux points 116 et 118 des figures 7c et 7d. Etant donné que l'entrée est aul niveau haut (figure 7g) le transistor 34 est débloqué et un courant circule dans les transistors 32,92 et 34 pour décharger à la masse la capacité du condensateur 38 au point A. Le point B (figure 7h), le point A (figure 7g) et le point C (figure 7e) sont donc tous déchargés à la masse. Etant donné que le point B a été continuellement maintenu à la masse par le niveau

haut d'entrée du transistor 34, le transistor 34' est blo-

qué car la tension à sa borne de commande 34c' ne peut pas-

ser au-dessus de la tension seuil en raison du fonctionne-

% ment du transistor 92 limitant le courant. Etant donné que le transistor 34' est bloqué, le point A' ne se décharge pas mais au contraire, sa tension s'élève au-dessus de la tension positive au point 118 et la charge se partage au point 120 avec le point C' (figure 7d). Il apparait ainsi que les deux inversions ont été faites avec le niveau haut de l'entrée (figure 7g) car un niveau bas est maintenant

24738 14

présent au point C, aux points A et B et un niveau haut au point CI. Les deux inversions sont effectuées pendant une

phase d'horloge C2.

La figure 8 représente le circuit logique selon l'inven-

tion, destiné à produire des signaux d'horloge commandés,

désignés globalement par la référence 130. Le circuit d'hor-

loge commandé 130 reçoit des phases d'horloge et délivre

des phases commandées qui sont utilisées pour commander d'au-

tres circuits logiques. Le circuit logique 130 comporte des transistors 132, 134 et 136. Le signal logique d'entrée est appliqué à la borne 132a du transistor 132 dont la borne 132b est connectée à la borne de commande 134c du transistor 134 en formant un point commun A. La borne de co. nnande 132e du transistor 132 reçoit la phase d'horloge Cl qui est également appliquée à la borne de commande 136c du transistor 136. La

borne 134a du transistor 134 reçoit la phase d'horloge C2.

La borne 134b et la borne 136a du transistor 136 sont in-

terconnectées pour former un point commun B qui produit une phase d'horloge C2 commandée. La borne 136b du transistor

136 est connectée au potentiel de référence ou la masse.

En fonctionnement, le signal logique d'entrée est appli-

qué au point A pendant une phase d'horloge Cl, dans laquelle le transistor 132 est débloqué. Le niveau logique ou point A est la tension positive dtalimentatioii diminuée de la tension seuil du transistor 132. Pendant la phase d'horloge Ci, la phase d'horloge C2 est au niveau bas de sorte que le transistor 134 est débloqué et le point commun B est au potentiel de la masse. Quand la phase d'horloge Cl passe au niveau bas et que la phase d'horloge C2 passe au niveau haut, la capacité de canal du transistor 134 a été chargée car l'entrée logique de niveau haut a été placée au point

A. Quand la phase d'horloge C2 passe au niveau haut, la ten-

sion au point B s'élève car la tension au point A seélève au-dessus de la tension positive d'alimentation. Cet effet d'élévation de tension permet de faire passer la tension au point B pratiquement à la tension de C2, qui est la

tension complète d'alimentation. Il apparaît ainsi que l'en-

trée logique de niveau haut a commandé la phase d'horloge C2 prenant sa source au point B. Si l'entrée logique du transistor 132 est au niveau "0" le point A est prAchargé ou chargé avec "O". Quand la phase d'horloge C2 passe au niveau haut, le transistor 134 est bloqué et le point B reste à la masse de sorte que la phase d'horloge C2 n'est pas aiguillie au point B. Le circuit

logique 130 commande donc le passage d'une impulsion d'hor-

loge vers le point B. L'horloge C2 à la tension d'alimenta tion complète est donc commandée par un signal logique qui

est un niveau seuil au-dessous de la tension d'alimentation.

L 'horloge commandée C2 peut dnnc être utilisée pour comman-

der d'autres blocs logiques. Une application du circuit lo--

gique 130 apparaîtra avec le fonctionnement du circuit bi-

naire diviseur par huit de la figure 11.

Comme cela a déjà été indiqué, la capacité de canal du transistor 134 entraîne l'élévation de tension du point commun A. Cette élévation de tension, dite également "à capacité variable" a été décrite dans un article de Joynson

et ses collaborateurs, intitulé "Eliminating Threshold Los-

ses in MOS Circuits by Boottstrapping Using Varactor Cou-

pling" IEEE Journal of Solid-State Circuits, Volume SC-7

nO3, juin 1972 aux pages 217 à 224.

La fonction du transistor 136 est d'assurer que le point B se décharge entièrement au potentiel de la masse au début de la phase d'horloge C1. Si la période de non recouvrement

entre les phases d'horloge C1 et C2 est courte, il est pos-

sible que la tension au point B n'ait pas eu le temps de se décharger au début de la phase d'horloge C1. Etant donné que la tension au point B ne doit rester au niveau haut que pendant une phase d'horloge C2 et au niveau bas pendant une phase d'horloge C1, le transistor 136 est nécessaire dans cette application si la période entre la phase d'horloge C1

et la phase d'horloge C2 est courte.

La figure 9 représente un circuit logique de tampon-

inverseur désigné globalement par la référence 150, tirant

profit des avantages du circuit logique 130 d'horloge comman-

dée de la figure 8 et d'un cicuit de retard du signal d'un

2 4 73814

demi-bit similaire au circuit 24 de la figure 1. La partie de retard. du signal- d' un cemi-bit de, tampons inverseurs est désignée par 150a tandis que la partie d'horloge commandée est d6sienée par 150b. La partie 150a de retard d'un demi-bit comporte des transistors 152, 154 et 156. La phase d'horloge C1 est appliquée à la borne 152c du transistor 152. La tension d'alimentation ou la phase d'horloge C1 est appliquée à la borne 152a du transistor 152. La phase d'horloge C2 est appliquée aux bornes de

commande du transistor 154 et d'un transistor 158. Le ni-

veau logique d'entrée est appliqué à la borne de commande du transistor 156. La borne de commande 160c du transistor

est connectée aux transistors 152, 154 et 156 pour for-

mer un point commun A. Le transistor 160 reçoit la phase d'horloge C2 à sa borne 160a, également connectée à la borne de commande 162c du transistor 162. Le transistor

fonctionne d'une manière similaire à celle du transis-

tor 154 de la figure 8. Les transistors 158, 160 et 162 sont interconnectés pour former un point commun B. Les transistors 154 et 156 sont interconnectés pour former un point commun C. Le signal de sortie du tampon inverseur

apparaît à la borne 162b du transistor 162. Le tran-

sistor 162 applique son signal de sortie à l'étage logique

suivant sur une impulsion d'horloge C2.

Le circuit logique 150 de tampon-inverseur remplit es-

sentiellement la même fonction que le circuit logique 24 A retard du signal d'un demi-bit de la figure 1; mais sa

charge d'horloge est accrue en raison de la charge nécessai-

re pour la capacité de sortie fournie par une phase d'hor-

loge C2 tandis que dans le circuit logique 24, si le tran-

sistor 30 est connecté à la tension positive d'alimentation, la charge nécessaire pour le point C est fournie par la

tension positive elle-même. Mais le circuit de tampon-in-

versour 150 n'est limité que par la capacité d'attaque de la phase d'horloge C2 et il peut attaquer une plus grande charge capacitive car le partage de charge entre les points

A et C de la figure 1 n'intervient pas dans ce circuit 150.

Pendant le fonctionnement du tampon-inverseur 150, si

24738 14

le signal logique d'entrée est au niveau bas-pendant une phase d'horloge Cl, le point A est préchargé à un niveau seuil au-dessous de la tension d'alimentation V. Pendant

la phase d'horloge C2, le transistor 160 se comporte com-

me un composant d'horloge commandée comme dans le cas de la figure 8. La capacité complète du canal du transistor contribue à l'élévation de tension au point A. Le point B suit la phase d'horloge C2 en passant au niveau haut et le transistor 162 couple le niveau logique du point B avec l'étage logique suivant, par sa borne de sortie 162b. Dans le circuit logique 150 de tampon-inverseur, toutes les charges sont fournies par la phase d'horloge C2 plut8t que par le partage de charge du point A (figure 1). Dans le cas o le signal logique d'entrée est au niveau bas, la sortie passe au niveau haut avec la phase d'horloge C2,

remplissant ainsi la fonction d'inversion du tampon inver-

seur. Si au contraire le signal logique d'entrée est au niveau haut pendant la phase d'horloge C2, le point A a été préalablement chargé pendant la phase d'horloge Cl et

il se décharge. Le point B se décharge ensuite car le tran-

sistor 158 est débloqué pendant la phase d'horloge C2. Pen-

dant la phase d'horloge C2, le transistor 162 délivre un

signal de sortie logique au niveau bas.

En résumé, le tampon-inverseur 150 remplit la fonction

d'inversion du circuit 24 de retard du signal d'un demi-

bit de la figure 1, mais il est capable d'attaquer une plus grande charge capacitive que le circuit logique 20 de la figure 1 car son fonctionnement ne dépend pas du partage de charge. Toutes les charges sont fournies par la phase d'horloge C2. Le tampon-inverseur 150 est représenté comme

un inverseur sur la phase d'horloge C2, mais un tampon-

inverseur identique pourrait être réalisé sur la phase d'horloge Cl en intervertissant les connexions de phase d'horloge Cl et de phase d'horloge c2. Le tampon-inverseur 150 peut également être réalisé de manière à coriporter des

transistors supplémentaires pour remplir des fonctions logi-

ques complexes, en interconnectant des transistors en série

ou des transistors en parallèle pour remplacer le transis-

tor 156 entre le point C et la masse, comme dans le cas

2473 814

des figures 3,4 et 5.

La figure 10 représente un circuit logique diviseur par deux, désigné globalement par 180 et qui utilise le

présent circuit 20 de retard de signal d'un bit de la fi-

gure 1, le circuit 90a de retard d'un demi-bit de la ri-

gure 6 et le circuit 130 d'horloge commandée de la figure 8.

Un circuit logique 20 de retard de signal d'un bit et un circuit logique 90a de retard du signal d'un demi-bit sont interconnectés dans une boucle de réaction à trois étages inverseurs, analogue à un circuit basculeur du type D dont

la sortie Q au point B d'un transistor appauvri 92 est appli-

quée à l'entrée du transistor 34 formant l'entrée D d'un circuit basculeur diviseur par deux. La boucle de réaction est possible en ce qu'un principe biphasé, indépendant d'un rapport de résistance, est utilisé selon l'invention, le

circuit de retard 90a d'un demi-bit étant utilisé pour ef-

fectuer deux inversions dans la pdriode d'un demi-bit. Un circuit logique d'horloge commandée 130 peut aussi être connecté à l'un des trois étages inverseurs avec le même résultat, permettant au circuit 180 de diviseur par deux d'aiguiller une phase d'horloge sur deux pour attaquer un

circuit logique suivant.

La figure 11 représente un circuit logique binaire divi-

seur par huit désigné globalement par 190 et qui comporte trois étages diviseurs par deux 180 de la figure 10. Chaque diviseur par deux 180 est représenté symboliquement comme

un circuit basculeur du type D dont la sortie Q est connec-

tée à son entrée D. Les diviseurs par deux 180 sont connec-

tés en cascade pour remplir une fonction de division par huit. Chaque étage délivre des signaux d'horloge à toute la tension d'alimentation pour l'étage suivant. La phase d'horloge C2 est partagée entre les trois étages tandis

que la phase d'horloge Cl est aiguillée séquentiellement.

Le premier étage aiguille une phase d'horloge Cl sur deux, le second étage aiguille une phase d'horloge Cl sur quatre tandis que le dernier étage aiguille une phase d'horloge Cl

sur huit. Les trois phases sont interconnectées en utili-

sant des transistors 192 et 194 pour produire un signal

de sortie de la phase d'horloge Cl divisée par huit au tran-

sistor 196. Le circuit logique 190 de division binaire par

huit n'est xomnandé que par les phases d'horloge C1 et C2.

La figure 12 illustre une autre application de l'inven-

tion combinant plusieurs circuits logiques diviseurs pour

former un diviseur d'horloge programmable. Ce diviseur d'hor-

loge programmable est utilisé dans des systèmes de télécom-

munication à modulation par impulsions codées afin de fournir les signaux d'horloge nécessaires pour commander des réseaux

de filtres. Comme le montre la figure 12, un diviseur pro-

grammable 200 est commandé par une entrée d'horloge pilote HP. Le diviseur programmable 200 peut être constitu6 par

des circuits 180 diviseurs par deux dont la sortie est re-

liée à un diviseur programmable 202. Le diviseur programmable 2C2 peut introduire des rapports de division par trois, par

quatre, par cinq ou par huit et il comporte plusieurs cir-

cuits logiques 20, 90 et 130. Le signal de sortie du divi-

seur programmable 202 est anplifié par un tanpon d'horloge

204 à élévation de tension pour produire un signal de sor-

tie d'horloge et remplir d'autres fonctions. Un circuit 206 de sélection de fréquence 'd'horloge qui reçoit une tension

continue dtentrée pour, commander le rapport de division d'hor-

loge délivre des signaux de sortie sur des lignes 208 et 210

vers les diviseurs programmables 200 et 202 afin de détermi-

ner la valeur du rapport de division.

Il apparaît ainsi que l'invention concerne un circuit dynamique ne dépendant pas d'un rapport de résistances et destiné à des applications à de nombreux circuits logiques à

accès direct. Les circuits logiques selon 1'inventiorl dissi-

pent peu d'énergie et leurs dimensions géométriques sont ré-

duites. Bien qu'il existe un partage de charge entre des

capacités de sortie et d'entrée logiques, cet effet est ré-

duit au minimtln grâce à l'télévation de tension selon l'tinven-

tion qui préserve la tension de niveau logique. Selon un

aspect de l'invention, le partage de charge est éliminé.

L'invention concerne aussi un circuit logique dans lequel des circuits à retard du signal d'un demi-bit sont utilisés pour permettre des nombres impairs d'étages d'inversion dans des boucles de réaction de circuits à accès direct. En

2473( 1

outre, l'invention permet d'utiliser des sorties logiques comme horloge de tension d'alimentation complète grâce à

une attaque de grille avec élévation de tension.

Il est bien entendu que de nombreuses modifications peuvent être apportéesaux modes de réalisation décrits et illustrés à titre d'exemples nullement limitatifs sans

sortir du cadre ni de l'esprit de l'invention.

- 2473814

Claims (13)

REVENDICATIONS

1 - Circuit logique destiné à recevoir un signal d'en-

trée et à produire un signal de sortie retardé, commandé

par des première et seconde phases d'horloge sans chevau-

chement, circuit caractérisé en ce qu'il comporte une sour- ce de tension d'alimentation (+v), un transistor de charge préalable (30) connecté à ladite tension d'alimentation et

commandé par la première phase d'horloge (Cl), un transis-

tor de décharge (32) connecté audit transistor de charge préalable en définissant ainsi un premier point commun (A) et commandé par la seconde phase d'horloge (C2) de manière à décharger conditionnellement ledit premier point commun, ledit transistor de charge préalable (30) chargeant ledit

premier point commun (A) pendant la première phase d'horlo-

ge, le circuit comprenant également un circuit logique d'en-

trée (34;70,72;74,76) connecté audit transistor de décharge (32) en définissant ainsi un second point commun (B) et établissant un circuit de décharge depuis ledit premier point commun vers le potentiel de la masse, ledit circuit logique d'entrée étant connecté pour recevoir le signal

d'entrée, un transistor de sortie (36) connecté audit pre-

mier point commun et destiné à produire le signal de sortie retardé à un troisième point commun (C), ledit transistor de sortie étant commandé par la seconde phase d'horloge (C2) et un condensateur (38) connecté audit premier point commun et audit transistor de sortie, et recevant la seconde phase d'horloge pour maintenir ledit premier point commun à une tension prédéterminée par un effet d'élévation de tension, ledit condensateur ayant une capacité au moins aussi grande que la capacité en dérivation audit troisième point commun de manière à éviter un partage de charge entre ledit premier

point commun et ledit troisième point commun.

2 - Circuit logique selon la revendication 1, caractérisé

en ce que ledit circuit logique d'entrée comporte un transis-

tor (34) de manière à former un circuit logique inverseur

qui effectue une opération d'inversion entre le signal d'en-

trée et le signal de sortie.

3 - Circuit logique selon la revendication 1, caractérisé 24730v4

en ce que ledit circuit logique d'entrée comporte des pre-

mier et second transistors (70,72) connectés en série en-

tre ledit second point commun (B) et le potentiel de la masse, et recevant des premier et second signaux d'entrée de manière à former un circuit de porte logique NON-ET.

4 - Circuit logique selon la revendication 1, caracté-

risé en ce que ledit circuit logique d'entrée comporte des

premier et second transistors (74,76) connectés en parallè-

le entre ledit second point commun (B) et le potentiel de

la masse, et recevant des premier et second signaux d'en-

trée de manière à former un circuit de porte logique NON-

OU. - Circuit logique selon la revendication 1, caracté- risé en ce que ledit circuit logique d'entrée comporte des premier et second transistors(70,72) connectés en série entre ledit second point commun (B) et le potentiel de la masse, et un troisième transistor (76) connecté en parallèle avec lesdits premier et second transistorsde manière à

former un circuit de porte logique complexe.

6 - Circuit logique, destiné à recevoir un signal d'en-

trée et à produire un signal de sortie retardé, commandé

par des première et seconde phases d'horloge sans chevau-

chement, circuit caractérisé en ce qu'il comporte une sour-

ce de tension d'alimentation (+V;Cl), un transistor de

charge préalable (30) connecté à ladite tension d'alimen-

tation et commandé par la première phase d'hiorloge (ci), un transistor de décharge (32) connecté audit transistor de charge préalable en définissant ainsi un premier point commun (A) et commandé par la seconde phase d'horloge (C2)

pour décharger conditionnellement ledit premier point com-

mun, ledit transistor de charge préalable chargeant ledit premier point commun pendant la première phase d'horloge,

ledit circuit logique comportant également un circuit logi-

que d'entrée (34) connecté audit transistor de décharge en définissant ainsi un second point commun (B) pour établir un circuit de décharge à partir dudit premier point commun

vers le potentiel de la masse, ledit circuit logique d'en-

trée étant connecté pour recevoir le signal d'entrée, un

2473 1 4

transistor de sortie (36) connecté audit premier point com-

mun et destiné à produire le signal de sortie retardé, le-

dit transistor de sortie étant commandé par la seconde phase d'horloge (C2), un condensateur (38) connecté audit premier point commun et audit transistor de sortie et rece-

vant la seconde phase d'horloge pour maintenir ledit pre-

mier point commun à une tension prédéterminée par une opé-

ration d'élévation de tension, et une résistance (92) con-

nectée entre ledit transistor de décharge et ledit second point commun et destinée à limiter le courant qui circule

dans ledit transistor de décharge.

7 - Circuit logique selon la revendication (6), caracté-

risé en ce que ladite source d'alimentation est constituée

par la première phase d'horloge (Ci).

8 - Circuit logique destiné à recevoir un signal d'en-

trée et à produire un signal de sortie retardé, commandé

par des première et seconde phases d'horloge sans chevauche-

ment, caractérisé en ce qu'il comporte une source de tension.

d'alimentation (+V,Cl), un transistor de charge préalable

(30) comprenant des première et seconde bornes et une bor-

ne de commande, ladite première borne étant connectée à ladite tension d'alimentation et ladite borne de commande étant connectée pour recevoir la première phase d'horloge (Cl), un transistor de décharge (32) comprenant des première et seconde bornes et une borne de commande, ladite première

borne étant connectée à ladite seconde borne dudit transis-

tor de charge préalable de manière à définir un premier

point commun (A) et ladite borne de commande étant connec-

tée pour recevoir la seconde phase d'horloge (C2). Un tran-

sistor d'entrée (34) comprenant des première et seconde bornes et une borne de commande, ladite première borne étant

connectée à ladite seconde borne dudit transistor de déchar-

ge pour définir un second point commun (B) et ladite borne de commande étant connectée pour recevoir le signal d'entrée afin d'établir un circuit de décharge pour ledit premier point commun vers le potentiel de la masse, un transistor de sortie (36) comprenant des première et seconde bornes et une borne de commande, ladite première Sborne étant 24738 té

connectée audit premier point commun (A), le signal de sor-

tie étant produit à ladite seconde borne et la borne de com-

mande étant connectée pour recevoir la seconde phase d'nor-

loge (C2), et un condensateur (38) comprenant des première et seconde bornes, la première borne étant connectée audit premier point commun et la seconde borne étant connectée pour recevoir la seconde phase d'horloge afin de maintenir ledit premier point commun à une tension prédéterminée par une opération d'élévation de tension, ledit condensateur ayant une capacité au moins aussi grande que la capacité

de dérivation présente à ladite seconde borne dudit transis-

tor de sortie afin d'éviter un partage de charge entre ledit premier point commun et la seconde borne dudit transistor

de sortie.

9 - Circuit logique selon la revendication 8, caractéri-

sé en ce que ladite source de tension d'alimentation est

constituée par la première phase d'horloge (ci).

- Circuit logique selon la revendication 8, caracté-

risé en ce que ledit condensateur (38) consiste en un transistor à effet de charip dont le drain et la source sont interconnectés pour former ladite seconde borne dudit condensateur.

11 - Circuit logique destiné à recevoir un signal d'en-

trée et à produire un signal de sortie retardé, commandé

par des première et seconde phases d'horloge sans chevauche-

ment, caractérisé en ce qu'il comporte une source de tension d'alimentation (+VCl), un transistor de charge préalable (30) comprenant des première et seconde bornes et une borne

de commande, ladite première borne étant connectée à la-

dite tension d'alimentation et ladite borne de commande étant connectée pour recevoir la première phase d'horloge

(Ci), un transistor de décharge (32) comprenant des premiè-

re et seconde bornes et une borne de commande, ladite pre-

mière borne étant connectée à ladite première borne dudit transistor de charge préalable de manière à définir un premier point commun (A) et ladite borne de commande étant connectée pour recevoir la seconde phase d'horloge (C2), un transistor d'entrée (34) comprenant des première et

2473 814

seconde bornes et une borne de commande, ladite première

borne étant connectée à ladite seconde borne dudit transis-

tor de décharge pour définir un second point commun (B) et ladite borne de commande étant connectée pour recevoir le signal d'entrée de manière à établir un circuit de dé- charge pour ledit premier point commun vers le potentiel de la masse, un transistor de sortie (36) comprenant des première et seconde bornes et une borne de commande, ladite première borne étant connectée audit premier point commun, le signal de sortie étant produit à ladite seconde borne et ladite borne de commande étant connectée pour recevoir

la seconde phase d'horloge (C2), un condensateur (38) com-

prenant des première et seconde bornes, ladite première bor-

ne étant connectée audit premier point commun et la seconde

borne étant connectée pour recevoir la seconde phase. d'hor-

loge et maintenir ainsi le premier point commun à une ten-

sion prédéterminée par un effet d'élévation de tension, et une résistance (92) comprenant des première et seconde

bornes, ladite première borne étant connectée à ladite se-

conde borne dudit transistor de décharge et la seconde borne étant connectée à ladite première borne dudit transistor d'entrée.

12 - Circuit logique selon la revendication 11, caracté-

risé en ce que ladite résistance (-92) consiste en un tran-

sistor à effet de champ en mode appauvri comprenant une gril-

le et une source interconnectées pour former ladite seconda

borne de ladite résistance.

13 - Circuit logique de retard d'un bit destiné à rece-

voir un signal d'entrée et à produire un signal de sortie retardé d'un bit par rapport au signal d'entrée, et inversé

deux fois dans une période d'horloge à deux phases, le cir-

cuit logique à retard d'un bit recevant des première et se-

conde phases d'horloge sans chevauchement, circuit logique

caractérisé en ce qutil comporte une source de tension dtali-

mentation (+V), un premier transistor de charge préalable (30) connecté à ladite tension d'alimentation et commandé par la première phase d'horloge (CI), un premier transistor

de décharge (32) connecté audit premier transistor de char-

2473S 1 4

ge préalable en définissant ainsi un premier point commun (,) et commandé par la seconde phase d'horloge (C2) pour décharger conditionnellement ledit premier point commun, un premier transistor d'entrde (34) connecté audit premier transistor de décharge et présentant un circuit 'b. décharge entre ledit premier point comlun et un potentiel de la masse, ledit premier transistor d'entrée étant connecté pour recevoir les signaux d'entrée, un premier transistor

de sortie (36) connecté audit premier point commun et pro-

duisant un signal de sortie inversé et retardé d'un demi-

bit à une borne de sortie pndant la seconde phase d'horloge et commandé par la seconde phase d'horloge (C2), un premier condensateur (38) connecté audit pre:mier point commun et audit premier transistor de sortie et recevant la seconde phase d'horloge pour maintonir ledit premier point commun à une tension prédéterminée, ledit premier condensateur ayrnt une capacité au moins aussi grande que la capacité de dérivation présente à ladite borne de sortie dudit premier transistor de sortie afin d'éviter un partage de charge entre ledit premier point commun et ladite borne de sortie dudit premier transistor de sortie, ledit circuit logique comportant en outre un second transistor de charge préalable (30') connecté à ladite tension d'alimentation et commandé par la seconde phase d'horloge (C2), un second

transistor de décharge (32') connecté audit second transis-

tor de charge préalable en définisseiant ainsi un second

point commun (A'), et commandé par la première phase d'hor-

loge de manière à décharger conditionnellement ledit second point commun, un second transistor d'entrée (34') connecté

audit second transistor de décharge et présentant un cir-

cuit de décharge entre ledit second point commun et le potentiel de la masse, ledit second transistor d'entrée étant connecté pour recevoir ledit signal de sortie retardé d'un demi-bit provenant dudit premier transistor de sortie (36), un second transistor de sortie (36') connectté audit second point commun et destiné à produire un signal de sortie retardé d'un bit à une borne de sortie per:d&zt la première phase d'horloge et inversé par rapport audit signal de

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sortie invers' et retardé d'un demi-bit, et commandé par la première phase d'horiloge, et un second condensateur (38')

connecté audit second point conmun et audit second transis-

tor de sortie et commandé par la première phase d'horloge pour maintenir ledit second point commun à une tension pré- déterminée, ledit second condensateur ayant une capacité au moins aussi grande que la capacité de dérivation présente à ladite borne de sortie dudit second transistor de sortie de manière à éviter un partage de charge entre ledit second

point commun et ladite torne de sortie dudit second transis-

tor de sortie.

14 - Circuit logique à retard d'un demi-bit destiné à recevoir un signal d'entrée et à produire un signal de sortie retardé d'un demi-bit par rapport au signal d'entrée et inverser deux fois pendant une période de phase d'horloge, le circuit logique recevant des première et seconde phases d'horloge sans chevauchement, circuit logique caractérisé en ce qu'il comporte une source de tension d'alimentation (+V;À C1) un premier transistor de charge préalable (30) connecté à ladite tension d'alimentation et commandé par la première phase d'horloge (C1), un premier transistor de décharge (32) connecté audit premier transistor de charge préalable en définissant ainsi un premier point commun (A) et commandé par

la seconde phase d'horloge (C2) pour décharger conditionnel-

251ement ledit premier point comrwun, une résistance (92) con-

nectée audit premier transistor de décharge et destinée à limiter le courant dans ledit premier transistor de décharge,

un premier transistor d'entrée (34) connectée à ladite résis-

tance en définissant ainsi un second point commun (B) et éta-

blissant un circuit de décharge entre ledit premier point commun et le potentiel de la masse, ledit prev.ier transistor d'entrée étant connecté pour recevoir le signal d'entrée, un premier transistor de sortie (36) connecté audit premier

point commun et produisant un signal de sortie inverse, re-

tardé d'un demi-bit.pendant 1:, seconde phase d'horloge, et commandé par ladite seconde phase d'horloge, un premier

condensateur (2e) connecté audit premier point commun et au-

dit premier transistor de. sortie et recevant ldite seconde.

2473 S 1 4

phase d'horloge pour maintenir ledit premier point commun à une tension prédétenrminée, un second transistor de charge préalable (30') connecté à ladite tension d'alimentation et commandé par la première phase d thorloge (C1), un second transistor de décharge (32') connecté audit second transis- tor de charge préalable en définissant ainsi un troisième point commun (A') et comm ndé par la seconde phase d'horloge pour décharger conditionnellement ledit troisième point commun, un second transistor d'entrée (34') connecté audit second transistor de décharge et établissant un circuit de décharge entre ledit troisième point cosmmun et le potentiel de la masse, ledit second transistor d'enrtrée étant connecté audit second point commun (B), un second transistor de sortie (36') connecté audit troisième point commun et destiné à

produire un signal de sortie inversé et retardé d'un demi-

bit pendant la seconde phase d'horloge, et commandé par la seconde phase d'horloge (C2) et un second condensateur (38')

connecté audit troisième point commun et audit second tran-

sistor de sortie et recevant la seconde phase d'horloge pour

maintenir le troisième point commun à une tension prédéter-

minée.

- Circuit logique de tampon-inverseur destiné à rece-

voir un signal d'entrée et à produire un signal de sortie

retardé pour l'appliquer à des circuits logiques interconnec-

tés successivement, ledit circuit logique de tampon-inver-

seur étant commandé par des première et seconde phases d'hor-

loge sans chevauchement, circuit logique caractérisé en ce qu'il comporte une source de tension d'alimentation (+V;C1) un transistor de charge préalable (152) connecté à ladite tension d'alimentation et coTilandé par la première phase

d'horloge (C1) un transistor de décharge (154) connecté au-

dit transistor de charge préalable en définissant ainsi un premier point commun (A), et commandé par la seconde phase

d'horloge (C2) pour décharger conditionnellement ledit pre-

mier point commun, un transistor d'entrée (156) connecté au-

dit transistor de décharge et destiné à établir un circuit de décharge entre ledit premier point com:mun et le potentiel de la masse, ledit transistor d'entrée étant connecté pour

24738 1 4

recevoir le si l 'entrée un premier transistor (158) connecté audit premier point commun et maintenu débloqué par effet d'élévation de tension, ledit premier transistor étant commandé par la seconde phase d'horloge (C2), un transistor de sortie (162) connecté audit premier transis- tor et destiné à produire le signal de sortie retardé et étant commandé par la seconde phase d'horloge et un second transistor (160) connecté audit premier point commun et établissant un circuit de décharge pour ledit signal de

sortie, ledit second transistor étant commandé par la se-

conde phase d'horloge.

16 - Circuit diviseur d'horloge pour un circuit logique commandé par des première et seconde phases d'horloge sans chevauchement de manière à produire des première et seconde phases d'horloge divisées, caractérisé en ce qu'il comporte une source de tension d'alimentation (+V;C1) un premier

transistor de charge préalable (30) connecté à ladite ten-

sion d'alimentation et commandé par la première phase d'hor-

loge (Cl), un premier transistor de décharge (32) connecté audit premier transistor de charge préalable en définissant ainsi un premier point commun, et commandé par la seconde

phase d'horloge (C2) pour décharger conditionnellement le-

dit premier point commun, un premier transistor d'entrée

(34) connecté audit premier transistor de décharge et éta-

blissant un circuit de décharge entre ledit premier point commun et le potentiel de la masse, un premier transistor de sortie (36) connecté audit premier point commun et produisant un signal de sortie inversé et retardé d'un demi-bit pendant la seconde phase d'horloge, et commandé

par ladite seconde phase d'horloge (C2), un premier conden-

sateur (38) connecté audit prermier point commun et audit premier transistor de sortie et recevant la seconde phase d'horloge pour maintenir ledit premier point commun à une

tension prédéterminée, un second transistor de charge préa-

lable (30') connecté à ladite tension d'alimentation et commandé par ladite seconde phase d'horloge (C2), un second

transistor de décharge (32I) connecté audit second tran-

sistor de charge préalable en définissant un second point commun, et commandé par la première phase d'horloge pour

2473 1;ï

décharger conditionnellement ledit premier point commun, un second transistor d'entrée (34') connecté audit second

transistor de décharge et établissant un circuit de déchar-

ge entre ledit second point commun et le potentiel de le masse, ledit second transistor d'entrée étant connecté pour

recevoir ledit signal de sortie retardé d'un demi-bit pro-

venant dudit premier transistor de sortie, un second tran-

sistor de sortie (361) connecté audit second. point commun et destiné à produire un signal de sortie retardé d'un bit pendant la première phase d'horloge et inversé par rapport

audit premier signal de sortie inversé et retardé d'un demi-

bit, et commandé par ladite première phase d'horloge, un se-

cond condensateur (38') connecté audit second point commun et audit second transistor de sortie et commandé par ladite première phase d'horloge pour maintenir ledit second point

commun à une tension prédéterminée, un troisième transis-

tor de charge préalable (30) connecté à ladite tension d'ali-

mentation et commandé par la première phase d'horloge, un

troisième transistor de décharge (32) connecté audit troisiè-

me transistor de charge préalable en définissant ainsi un troisième point commun, et commandé par la seconde phase d'horloge pour décharger conditionnellement ledit troisième point commun, une résistance (92) connectée audit trois.ème transistor de décharge, un troisième transistor d'entrée

(34) connecté à ladite résistance en définissant un quatriè-

me point commun et établissant un circuit de décharge entre ledit troisième point commun et le potentiel de la masse, ledit troisième transistor d'entrée étant connecté pour recevoir le signal de sortie dudit second transistor de sortie, ledit quatrième point commun étant connecté pour

établir un circuit de réaction vers ledit premier transis-

tor d'entrée, un troisième transistor de sortie (36) connec-

té audit troisième point commun et destiné à produire un signal de sortie inversé, retardé d'un demi-bit, pendant la seconde phase d'horloge, et commandé par la seconde phase d'horloge, un troisième condensateur (38) connecté audit troisième point commun et audit troisième transistor de sortie et recevant la seconde phase d'horloge pour maintenir

24738 1 4

ledit troisième point commun à une tension prédéterminée, un quatrième transistor'd'entrée (134) destiné à recevoir le signal de sortie dudit troisième transistor de sortie et la première phase d'horloge et un transistor (136) connecté audit quatrième transistor- d'entrée en définissant ainsi un cinquième point commun, ledit second transistor étant connecté pour recevoir la seconde phase d'horloge et pour délivrer un signal de sortie d'horloge divisée audit cin

quième point commun vers un bloc logique suivant à la récep-

tion de la seconde phase d'horloge, ledit transistor main-

tenant une charge prédéterminée audit cinquième point com-

maUn.