JP2668611B2 - ランダム論理適用のための動的レイショレス・サーキットリー - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、ディジタル論理回路、
ことにＭＯＳ技術を使って作られる低電力、低電圧、ラ
ンダム論理回路適用のための動的レイショレス・サーキ
ットリーに関する。 【０００２】 【従来の技術とその問題点】ディジタル論理回路のデザ
インにおいては、低電力性能及び寸法最小化が必要であ
る。モス（ＭＯＳ）技術の開発に伴ない、低電力性能が
実現されている。ディジタル論理ＭＯＳ回路における低
電力性能は、２つの研究方法によつて得られている。第
１の研究方法によれば、ＣＭＯＳデザインを利用してい
る。ＣＭＯＳデザインは、静電流漏れを零にできたが固
有の大きい型面積と多数の処理工程とを必要とする。デ
ィジタル論理ＭＯＳ回路の低電力性能を得るための第２
の研究方法によれば、エンハンスメント・ドライバーデ
プレッション・ロード・インバータにおいて利用されて
いるように各抵抗の比率に論理回路が依存しない信号チ
ャネル「レイショレス（ｒａｔｉｏｌｅｓｓ）」デザイ
ンを使用する。よく知られているように、レイショレス
・デザインは論理回路における地電位へのＤＣ径路を許
容しない。レイショレスは論理設計によれば、電力損失
が低く又デバイス寸法が小さい利点がありデバイス配置
が一層小さく単一チャネル製造工程が簡単になる。 【０００３】レイショレス論理で単一チャネルの製法
は、若干のレイショレス論理構成に利用されている。１
つのＭＯＳ大規模集積（ＬＳＩ）回路機能は、ディジタ
ル遅延線又はシフトレジスタである。ＭＯＳシフトレジ
スタ設計は、ＭＯＳデバイスゲートの高いインピーダン
スにより寄生キャパシタンス内に電荷の形で一時的なデ
ータ記憶のできる点で有利なことが分っている。ＭＯＳ
技術により、デバイス両端間の電圧オフセットを零にし
た二方向伝送ができ、そして所望により多重クロックに
より負荷デバイスをターンオフして電力損失を減らすこ
とができる。ＭＯＳシフトレジスタはチップ寸法が一層
小さくなる付加的利点がある。ＭＯＳシフトレジスタ
は、計算機表示端末装置と電子計算機と記憶回路のよう
な計算機周辺装置とに応用されている。このような用途
は、入力が特定の時間にロードされなければならなくて
出力が妥当であり所定の時限に出力を受け取ることので
きるように、クロック論理回路を利用した動的なもので
ある。動的シフトレジスタに組込んだディジタル論理Ｍ
ＯＳ回路の用途は、ウイリアム・エヌ・カー（Ｗｉｌｌ
ｉａｍ Ｎ．Ｃａｒｒ）及びジャック・ピー・マイズ
（Ｊａｃｋ Ｐ．Ｍｉｚｅ）を著者とする出版物『ＭＯ
Ｓ／ＬＳＩの設計及び応用』（版権１９７２年マグロー
・ヒル・ブック・カムパニ）の第１５０ないし１６７頁
と、ウイリアム・エム・ペニー（Ｗｉｌｌｉａｍ Ｍ．
Ｐｅｎｎｙ）及びリリアン・ロウ（Ｌｉｌｌｉａｎ Ｌ
ａｕ）を著者とする出版物『ＭＯＳ集積回路』（版権１
９７２年バン・ノスランド・リインホールド・カムパ
ニ）の第２６０ないし２８８頁とに記載してある。 【０００４】レイショレス論理回路及び単一チャネルの
製法は、動的レジスタ用に広い用途をもつことが分った
が、このような用途は、ランダム論理回路の設計では制
限を受ける。この制限は主として、多くのレイショレス
論理設計計画に伴う多くの問題から明らかである。既存
のレイショレス論理計画の１つの欠点は、論理出力キャ
パシタンスと、駆動しようとする段の入力キャパシタン
スとの間の電荷分割により出力論理レベルの低下するこ
とである。この低下した出力論理レベルにより、デバイ
スの雑音余裕が減り低電圧の操作がむずかしくなる。従
来開発されたレイショレス論理回路の他の欠点は、電荷
分割だけでなく又ゲート対ソース及びゲート対ドレイン
の重複キャパシタンスにも基づく論理レベルの低下であ
る。論理レベルの低下は、クロック信号伝送線路及び論
理節点間の望ましくない結合によつて生ずる。従来開発
されているレイショレス論理回路の付加的な欠点は、２
相クロックパルスによる手法を利用しなければ、多くの
互いに異なるクロック位相を生ずることである。しかし
多くの２相クロックパルスによる手法では、奇数の反転
段を持つ帰還ループを利用できない。このような帰還ル
ープは、トグル・フリップ・フロップのような最も簡単
なランダム論理回路を構成するのにも必要である。さら
に従来開発されたレイショレス論理装置は、電荷分割の
作用により生ずる前記した欠点は無視してもしきい値電
圧損失によつて論理出力から十分な供給電圧を受けるこ
とができない。この欠点により回路の１つの論理ブロッ
クを後続の論理ブロックのクロックパルス源として使用
する上で問題が生ずる。なお従来開発されたレイショレ
ス論理装置は、クロックローディングが、クロック伝送
線路に結合した多数のゲート、ドレイン及びソースによ
つて望ましくないほど高くなる。 【０００５】このようにして、レイショレス論理装置に
従来認められる利点、すなわち電力損失が低くデバイス
寸法の小さい利点があると共にランダム論理用に従来伴
う問題をなくしたレイショレス動的論理デバイスが必要
になつている。１つの段の論理出力キャパシタンス及び
論理入力キャパシタンス間の電荷分割の影響を最少にし
て、もとの全論理レベル電圧を保つ論理デバイスが必要
である。さらにクロックパルス発生を簡単にするのに２
相クロックパルス手法を利用する帰還ループに奇数の位
相反転段を協働させることのできる論理デバイスが必要
である。なお論理出力により全供給電圧クロックパルス
をゲートし、多重クロック位相方式の使用を最少にする
論理回路が必要である。さらにクロック・ローディング
により操作に必要な電荷をクロック位相自体でなくて給
電圧源から直接加えることのできる論理デバイスが必要
である。 【０００６】 【発明の概要】本発明によれば、ランダム論理適用のた
めのレイショレス論理設計に従来伴う問題を実質的にな
くすと共に低電力低電圧で寸法の小さいデバイスの得ら
れるようにＭＯＳ技術を使いランダム論理適用のための
動的レイショレス回路が得られる。 【０００７】本発明によれば入力信号を受け第１及び第
２の非重複クロック位相によりクロックされる遅延出力
信号を生ずる論理回路が得られる。この論理回路は電圧
供給源を備えている。この電圧供給源にプリチャージ・
トランジスタを接続し、この供給源を第１のクロック位
相によりクロックする。プリチャージ・トランジスタに
ディスチャージ・トランジスタを接続することにより第
１の接続点を形成し、又このディスチャージ・トランジ
スタは、第２のクロック位相によりクロックされ、第１
の接続点を条件付きで放電する。プリチャージ・トラン
ジスタは、第１の接続点をプリチャージする。入力論理
デバイスは、ディスチャージ・トランジスタに接続する
ことにより第２の接続点を形成し、第１の接続点から地
電位ヘの放電径路を形成する。入力論理デバイスは、入
力信号を受け取るように接続される。出力トランジスタ
は、第１の接続点に接続され、遅延出力信号を生ずる。
この出力トランジスタは、第２クロック位相によりクロ
ックされる。第１の接続点及び出力トランジスタにコン
デンサを接続してある。このコンデンサは、第２クロッ
ク位相によりクロックされ、第１の接続点をブートスト
ラップ作用により所定の電圧レベルに保つ。 【０００８】なお本発明によれば、入力信号を受け取
り、この入力信号から１ビットだけ遅れ２クロック位相
時限内で２回位相反転する出力信号を生ずる１ビット遅
延論理デバイスガ得られる。この１ビット遅延デバイス
は、第１及び第２の非重複クロック位相を受ける。この
１ビット遅延デバイスは、電圧供給源を備えている。第
１のプリチャージ・トランジスタは、電圧供給源に接続
され、第１クロック位相によりクロックされる。第１の
ディスチャージ・トランジスタは、第１のプリチャージ
・トランジスタに接続されることにより、第１の接続点
を形成し、第２クロック位相によりクロックされ、第１
の接続点を条件付きで放電する。第１の入力トランジス
タは、第１のディスチャージ・トランジスタに接続さ
れ、第１の接続点から地電位ヘの放電径路を形成する。
第１の入力トランジスタは、入力信号を受け取るように
接続してある。第１出力トランジスタは、第１の接続点
に接続され、第２のクロック位相中に半ビット遅延し位
相反転した出力信号を生ずる。第１のコンデンサは、第
１の接続点及び第１の出力トランジスタに接続され、第
２のクロック位相によりクロックされ、第１の接続点を
所定の電圧レベルに保つ。第２プリチャージ・トランジ
スタは、電圧供給源に接続され、第２クロック位相によ
りクロックされる。第２のディスチャージ・トランジス
タは、第２のプリチャージ・トランジスタに接続するこ
とにより第２の接続点を形成し、第１のクロック位相に
よりクロックされ第２の接続点を条件付きで放電する。
第２の入力トランジスタは第２のディスチャージ・トラ
ンジスタに接続され、第２の接続点から地電位への放電
径路を形成する。第２の入力トランジスタは第１の出力
トランジスタから半ビット遅延出力信号を受けるように
接続してある。第２の出力トランジスタは、第２の接続
点に接続され第１のクロック位相中に１ビット遅延出力
信号を生じ、半ビット遅延反転出力信号により反転さ
れ、第１のクロック位相によりクロックされる。第２の
コンデンサは、第２の接続点及び第２の出力トランジス
タに接続され、第１のクロック位相によりクロックされ
て第２の接続点を所定の電圧レベルに保つ。 【０００９】なお本発明によれば、入力信号を受け取
り、この入力信号から半ビットだけ遅延し、１つのクロ
ック位相時限内で２回反転される出力信号を生ずる半ビ
ット遅延論理デバイスが得られる。この半ビット遅延論
理デバイスは、第１及び第２の非重複クロック位相を受
け、電圧供給源を備えている。第１のプリチャージ・ト
ランジスタは、電圧供給源に接続され、第１クロック位
相によりクロックされる。第１のディスチャージ・トラ
ンジスタは、第１のプリチャージ・トランジスタに接続
されることにより、第１の接続点を形成し、第２のクロ
ック位相によりクロックされ、第１の接続点を条件付き
で放電する。第１のディスチャージ・トランジスタに
は、抵抗体を接続してある、。第１の入力トランジスタ
は、この抵抗体に接続されることにより第２の接続点を
形成し、第１の接続点から地電位への放電径路を形成す
る。第１の入力トランジスタは、入力信号を受け取るよ
うに接続してある。第１の出力トランジスタは、第１の
接続点に接続され、第２クロック位相中に半ビット遅延
し、反転された出力信号を生じ、第２クロック位相によ
りクロックされる。第１コンデンサは、第１の接続点及
び第１の出力トランジスタに接続され第２クロック位相
によりクロックされ、第１の接続点を所定の電圧レベル
に保つ。第２のディスチャージ・トランジスタは、第２
のプリチャージ・トランジスタに接続されることにより
第３の接続点を形成し、第２クロック位相によりクロッ
クされて第３の接続点を条件付きで放電する。 【００１０】第２の入力トランジスタは、第２のディス
チャージ・トランジスタに接続され、第３の接続点から
地電位ヘの放電径路を形成する。第２の入力トランジス
タは第２の接続点に接続してある。第２の出力トランジ
スタは、第３の接続点に接続され、第２のクロック位相
中に半ビット遅延し、反転された出力信号を生じ、第２
のクロック位相によりクロックされる。第２のコンデン
サは、第３の接続点及び第２の出力トランジスタに接続
され、第２のクロック位相によりクロックされて第３の
接続点を所定の電圧レベルに保つ。 【００１１】なお本発明によれば複数個の論理デバイス
を逐次の論理ブロック内に接続した論理回路において、
先行論理ブロックの出力に応答して後続の論理ブロック
に使うクロック信号を生ずるクロック信号発生回路を設
けてある。このクロック信号発生回路は、入力信号を受
け取り、又第１及び第２の非重複クロック位相を受け取
り、そして入力信号及び第１クロック位相を受け取る第
１のトランジスタを備えている。この第１トランジスタ
に第２トランジスタを接続することにより、第１の接続
点を形成する。第２のトランジスタは第２のクロック位
相を受け取るように接続され、第２のクロック位相を受
け取ると後続の論理ブロックに出力クロック信号を送
る。第２のトランジスタは第１の接続点の所定の電荷を
保持する。 【００１２】さらに本発明によれば、入力信号を受け取
り、遅延出力信号を生じ、後続の相互に接続した論理回
路に送る緩衝インバータ論理回路が得られる。この緩衝
インバータ論理回路は、第１及び第２の非重複クロック
位相によりクロックされ、電圧供給源を備えている。プ
リチャージ・トランジスタは、電圧供給源に接続され、
第１のクロック位相によりクロックされる。第１のディ
スチャージ・トランジスタは、プリチャージ・トランジ
スタに接続されることにより、第１の接続点を形成し、
第２のクロック位相によりクロックされて第１の接続点
を条件付きで放電する。入力トランジスタを、ディスチ
ャージ・トランジスタに接続し、第１の接続点から地電
位への放電径路を形成する。入力トランジスタは入力信
号を受け取るように接続してある。第１の接続点にトラ
ンジスタを接続し、第１の接続点を緩衝インバータ論理
回路の出力から有効に隔離する。このトランジスタは第
２のクロック位相によりクロックされる。出力トランジ
スタは、前記トランジスタに接続され、遅延出力信号を
生じ、第２のクロック位相によりクロックされる。 【００１３】 【実施例】本発明による論理デバイスが、ランダム論理
回路に使うのに広範な用途があるのはもちろんである。
このような用途にはたとえば、電気通信ＣＯＤＥＣデバ
イス、クロック・ディバイダ、プログラマブル・クロッ
ク・ディバイダ、ランダム論理回路、逐次比較回路、入
出力レジスタ、シフトレジスタ、保持レジスタ及び２進
係数器等がある。本発明の各実施例はこの論理デバイス
の使用例を示すが決してこれに限定するものではない。 【００１４】図１には本発明の１ビット信号遅延論理デ
バイス２０を例示してある。１ビット信号遅延デバイス
２０は互いに同じ半ビット信号遅延論理デバイス２４，
２６から成っている。各半ビット信号遅延デバイス２
４，２６は、入力信号の反転を行い、入力信号が論理１
すなわち高レベルの場合に半ビット信号遅延デバイス２
６の出力が高くなるようにする。同様に半ビット信号遅
延デバイス２４への入力が論理０すなわち低レベルの場
合には半ビット信号遅延デバイス２６の出力は低くな
る。 【００１５】半ビット信号遅延論理デバイス２４は、端
子３０ａ，３０ｂ及び制御端子３０ｃを持つトランジス
タ３０を備えている。この説明で使う場合にとくに断わ
らなければ各トランジスタ・デバイスは、エンハンスメ
ント・モード・トランジスタであり、トランジスタの参
照数字の次に添字ａ又はｂを付けた２個の端子とトラン
ジスタの参照数字の次に添字ｃを付けた制御端子とを持
つものとして表わしてある。トランジスタ３０はトラン
ジスタ３２に接続され、トランジスタ３２の端子３２ａ
によりトランジスタ３０の端子３０ｂとの接続部に接続
点Ａを形成する。トランジスタ３４は、その端子３４ａ
をトランジスタ３０の端子３２ｂに接続し、接続点Ｂを
形成する。トランジスタ３４の端子３４ｂは地電位に接
続してある。 【００１６】半ビット信号遅延デバイス２４の出力は、
接続点Ａに接続した端子３６ａと、接続点Ｃで半ビット
信号遅延デバイス２６の入力端子に接続した端子３６ｂ
とを持つ出力トランジスタ３６を経て加える。本発明に
よる１ビット信号遅延デバイス２０の重要な部分は、各
端子３０ｂ，３２ａ，３６ａの接合部として形成した接
続点Ａと端子３６ｃとの間に接続したコンデンサ３８と
である。 【００１７】１ビット信号遅延デバイス２０ヘの入力
は、非重複クロック位相Ｃ１，Ｃ２から成る。クロック
位相Ｃ１は、トランジスタ３０の制御端子３０ｃに加え
られる。クロック位相Ｃ２は、トランジスタ３２の端子
３２ｃとトランジスタ３６の端子３６ｃとに加えられ
る。１ビット信号遅延デバイス２０の入力は、Ｃ１クロ
ック位相によりクロックされる１ビット信号遅延デバイ
ス２０の外部のトランジスタ４０を経てトランジスタ３
４に加える。入力正電圧源は、１ビット信号遅延デバイ
ス２０に、トランジスタ３０の端子３０ａにおいて入力
を加える。或は正電圧源は、Ｃ１クロック位相自体とし
て給電されるようにしてもよい。この説明で使う際にク
ロック位相は、半ビット時間として定義され、２つのク
ロック位相が１ビット時間を表わす。 【００１８】半ビット信号遅延デバイス２６の各構成部
品は、半ビット信号遅延デバイス２４の各部品を表わす
のに使った参照数字に対応する参照数字で表わしてある
が、これ等の部品に対してはプライム符号を使う。クロ
ック位相Ｃ２は、トランジスタ３０′に加えられ、クロ
ック位相Ｃ１は、トランジスタ３２′，３６′に加えら
れるのは明らかである。半ビット信号遅延デバイス２４
の出力は、半ビット信号遅延デバイス２６への入力とし
てトランジスタ３４′に加えられる。半ビット信号遅延
デバイス２６の出力は、トランジスタ３６′により生ず
る。給電源は、トランジスタ３０′に給電する。或はク
ロック位相Ｃ２は、半ビット信号遅延デバイス２６に対
する電圧源になる。 【００１９】各トランジスタ３０，３０′を駆動するの
に正電圧源の代りにクロック位相Ｃ１，Ｃ２を使うと、
クロック位相が接続点Ａ，Ａ′のキャパシタンスに給電
するのに電荷を生じなければならないので、付加的なク
ロック・ローディングを生ずる。しかし給電源としてク
ロック位相を利用する利点は、本発明デバイスを作るの
に必要な面積を保持するのに１ビット信号遅延デバイス
２０を通じて正の供給電圧信号線の必要がなくなること
である。 【００２０】１ビット信号遅延デバイス２０は、シフト
レジスタ又はその他のランダム論理デバイスを形成する
のに、出力端子Ｃ′を入力端子３４ｃに接続することに
より、カスケード形にすることができる。次の説明では
部品について述べるときにプライム符号を付けた参照数
字により表わした対応部品は同様に機能する。 【００２１】動作時にトランジスタ３０は、供給電圧か
らトランジスタの１しきい値電圧を差引いた値に等しい
電圧に、接続点Ａにプリチャージするプリチャージ・デ
バイスとして機能する。トランジスタ３０は、接続点Ａ
における分路キャパシタンスを含み、接続点Ａに存在す
る全部のキャパシタンスを地電位に充電し又コンデンサ
３８を充電する。トランジスタ３２は、放電デバイスと
して機能しトランジスタ３４により地電位への選択的放
電径路を形成し、接続点Ａのキャパシタンスを放電する
ことができる。トランジスタ３２は、クロック位相Ｃ２
の存在するときに、接続点Ａのキャパシタンスを条件つ
きで放電する。各トランジスタ３０，３２，３４は、各
トランジスタ３０，３２，３４がクロックパルスＣ１，
Ｃ２の非重複クロックパルス構成によつて決して同時に
は導通しないから、電圧供給源から接地することがない
のは明らかである。従って地電位への直流径路が生じな
い。このことは本発明のレイショレス論理構成に必要な
ことである。トランジスタ３６は出力デバイスとして機
能し、接続点Ａにおける論理出力をトランジスタ３４′
の入力端子における接続点Ｃのような別の段の入力端子
に結合する目的を果す。 【００２２】本発明の重要な点は、ブートストラップ作
用により１ビット信号遅延デバイス２０内のチャージ・
シェアリング（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）処理の
影響に打勝つことのできるコンデンサ３８，３８′の動
作である。この説明で使うブートストラップ作用とは、
或る接続点に存在する電圧が供給電圧以上に上昇する作
用のことである。チャージ・シェアリングは、第１のプ
リチャージされたコンデンサが、第２の充電されてない
コンデンサに放電するときに、２個のコンデンサ内に貯
えられた電圧の均等化することを指している。動作時に
クロック位相Ｃ１中に接続点Ａは、供給電圧の＋Ｖ以下
のしきい値電圧にプリチャージされる。クロック位相Ｃ
２中にクロック位相Ｃ２が上昇し、接続点Ａに正の供給
電圧以上にブートストラップ作用を行う。次いで接続点
Ａは、入力電圧が低いレベルにある場合に接続点Ｃとチ
ャージ・シェアリングを行なう。コンデンサ３８が、接
続点Ｃに存在する分路キャパシタンスとほぼ同じか、又
はこれより大きい場合には、接続点Ｃは正の供給電圧以
下の全しきい値電圧に上昇し、本発明のコンデンサ３８
を利用しない従来開発された回路に存在するような伝送
電圧の損失がなくなる。コンデンサ３８を設けてない
と、接続点Ａ，Ｃ間にチャージ・シェアリングが生じ
て、両接続点Ａ，Ｃは正の供給電圧マイナスしきい値よ
り低い電圧に低下する。 【００２３】図１及び図２について本発明による１ビッ
ト信号遅延デバイス２０の動作のさらに詳しい説明を述
べる。図２ａ及び図２ｂはクロック位相Ｃ１，Ｃ２を示
す。各クロック位相Ｃ１，Ｃ２が非重複であり、＋Ｖの
電圧レベルを持つパルスであるのは明らかである。Ｃ１
クロック位相５０で入力は低くなり、Ｃ１クロック位相
５０（図２ａ）に先だつて或る不定の値になるものとす
る。Ｃ１クロック位相５０（図２ａ）中に接続点Ａにお
ける電圧は、１しきい値電圧だけ低い供給電圧値にプリ
チャージされる（図２ｃ）。接続点Ｃ（図２ｄ）、接続
点Ｃ′（図２ｅ）及び接続点Ａ′（図２ｇ）における電
圧は、クロック位相５０の間には不定である。Ｃ２クロ
ック位相５２（図２ｂ）ではクロック位相５２が上昇す
ると、接続点Ａにおける電圧（図２ｃ）は放電しなく
て、図２ｃに点５４で示した正の給電圧以上にブートス
トラップ作用を生ずるだけであり、次いで接続点Ｃに存
在するキャパシタンスにより点５６でチャージ・シェア
リングが行なわれる。接続点Ａにおける電圧が幾分低下
すると、接続点Ｃの電圧が上昇する。図２ｄに示すよう
に接続点Ｃはこの場合論理１である。接続点Ｃは図２ｅ
に破線により示した前回のデータをなお表わす。次のＣ
１クロック位相５８で半ビット信号遅延デバイス２６
は、その反転機能を果し、接続点Ｃ′の電圧（図２ｅ）
が降下する。従って０すなわち低レベル（図２ｆ）であ
るトランジスタ３４（図１）に加わる入力に対し、接続
点Ｃにおける電圧は論理１に等しく、接続点Ｃ′は０に
なる。図２ｇに示すようにクロック位相５２では接続点
Ａ′はしきい値だけ低い供給電圧に充電する。 【００２４】入力電圧（図２ｆ）がクロック位相５８中
に低い値から高い値に変るものとする。次に続くＣ２ク
ロック位相６０で接続点Ａ（図２ｃ）は放電する。接続
点Ａは、これがクロック位相５８の初めに高かったので
高い状態を続けることを意味するクロック位相５８中に
プリチャージされる。Ｃ２クロック位相６０では接続点
Ａの電圧は、入力（図２ｆ）がこの場合１であるから降
下し、Ｃ２クロック位相６０が上昇するときにトランジ
スタ３２がターン・オンし、接続点Ａのチャージはトラ
ンジスタ３２，３４を通り接続点Ａを地電位に放電す
る。接続点Ａの電圧（図２ｃ）が降下すると、接続点Ｃ
の電圧（図２ｄ）も又、トランジスタ３６が導通してい
るので降下する。次に続くＣ１クロック位相６２中に
は、接続点Ｃが低いから、接続点Ｃ′，Ａ′が地電位に
放電する放電径路がなくて、接続点Ｃ′（図２ｅ）及び
接続点Ａ′（図２ｇ）が高くなる。接続点Ａ′は、クロ
ック位相６０中にプリチャージし、Ｃ１クロック位相６
２の立上がり縁の点６４でブートストラップ作用を生
じ、点６６にチャージ・シェアリングを行なう。１すな
わち高レベルである入力に対し接続点Ｃ（図２ｄ）が低
くなり、接続点Ｃ′（図２ｅ）が高くなり、半ビット信
号遅延デバイス２４，２６の動作によつて２回の反転が
起ることを示すのは明らかである。これ等の２回の反転
を生ずるのに全１ビット時間が必要である。第１の反転
は、Ｃ２クロック時間中に起るが、第２の反転はＣ１ク
ロック時間中に起る。図２ｄ及び図２ｅに示すように接
続点Ｃ，Ｃ′は、これ等が正の供給電圧以下のしきい値
に達すると、すぐにトランジスタ３６（図１）が非導通
になり、出力がもはや上昇できないから正の供給電圧以
下のしきい値以上にはならない。しかしコンデンサ３８
のブートストラップコンデンサ作用が生ずる間は、接続
点Ａ，Ａ′はブートストラップ作用により高い値になり
出力Ｃ，Ｃ′を供給電圧以下のしきい値に引上げ本発明
の利点が得られる。 【００２５】図３、図４及び図５には、一層複雑なゲー
ト機能を果す半ビット信号遅延デバイス２４を示してあ
る。この場合前記した同様な対応部品に対し同様な参照
数字を使ってある。地電位への放電デバイスとして作用
するトランジスタ３４の代りにトランジスタ７０，７２
（図３）を使ってある。トランジスタ７０，７２はＮＡ
ＮＤゲートとして作用するように直列に位置させてあ
る。図４はＮＯＲゲートとして作用するようにトランジ
スタ３４（図１）とは異なって並列に接続したトランジ
スタ７４，７６を示す。図５には別の複合ゲートを例示
してある。この場合トランジスタ７０，７２は直列に接
続され、そして複合ゲートを形成するようにトランジス
タ７６に並列に接続してある。トランジスタ３４の代り
にトランジスタ７０，７２，７４，７６を設けると半ビ
ット信号遅延デバイス２４の反転機能を変え、これ等の
トランジスタへの入力の論理組合わせに従って論理機能
を果す。トランジスタ７０，７２，７４，７６はその各
入力の組合わせに従って接続点Ａにおけるキャパシタン
スに対し、地電位への放電径路を形成するから、その放
電は半ビット信号遅延デバイス２４のトランジスタ３４
（図１）により生ずる反転放電よりむしろ論理的に従属
的である。図３、図４及び図５の一層複雑なゲートは、
半ビット信号遅延デバイス２４（図１）について例示し
ただけであるが、又トランジスタ３４′の代りに一層高
度の複合ゲートデバイスを形成するように付加的なトラ
ンジスタを設けることができる。 【００２６】前記したように１ビット信号遅延論理デバ
イス２０は、２つのクロック位相又は１ビット時間の間
に入力信号に２段の反転を行つた。ランダム論理回路用
では、又１クロック位相すなわち半ビット時間で２段の
反転を行うことが望ましい。図６は本発明による半ビッ
ト信号遅延論理デバイス９０を示す。半ビット信号遅延
論理デバイス９０の各部品を表わすのに図１に使ったの
と同様な対応する部品に同様な参照数字を使ってある。 【００２７】Ｃ１クロック位相は、トランジスタ３０，
３０′に加えられ、Ｃ２クロック位相はトランジスタ３
２，３２′，３６，３６′及びコンデンサ３８，３８′
に加えられる。各出力トランジスタ３６，３６′は、接
続点Ｃ，Ｃ′に出力を生ずる。前記したようにトランジ
スタ３０は接続点Ａに存在するキャパシタンスに正の供
給電圧以下のしきい値にプリチャージする作用をする。
トランジスタ３２は又、接続点Ａをトランジスタ３４を
経て論理放電径路を選択的に接地することのできる放電
機能を果す。単一のデバイスであるトランジスタ３４
は、半ビット信号遅延論理デバイス９０を、図３、図４
及び図５について述べたように放電径路を接地するよう
に接続した付加的な論理デバイスの使用とは異なって、
インバータ・ペアにする。コンデンサ３８は、クロック
位相Ｃ２の上昇に伴って接続点Ａの電圧に対しブートス
トラップ作用をする容量性デバイスである。トランジス
タ３６は、接続点Ａを半ビット信号遅延論理デバイス９
０の次の段又は各後続段に接続する出力デバイスであ
る。各トランジスタ３２，３４間にはデプレッション・
トランジスタ９２を接続して、端子９２ａをトランジス
タ３２に接続し、端子９２ｂ及び制御端子９２ｃを接続
点Ｂに接続するようにしてある。接続点Ｂは又トランジ
スタ３４′の制御端子３４ｃ′に接続してある。デプレ
ッション・トランジスタ９２は、クロック位相Ｃ２の上
昇の際に生ずる電流を制限するために抵抗器として作用
するように接続してある。 【００２８】半ビット信号遅延論理デバイス９０は、ク
ロック位相Ｃ２の上昇の際に接続点Ａがブートストラッ
プ作用を受け高レベルになるように動作する。トランジ
スタ３４が導通していると、そのトランジスタ４０によ
る入力が高いレベルになるので、接続点Ａからの電流は
コンデンサ３８からトランジスタ３２，９２，３４を経
て地中に流れる。この電流は、デプレッション・トラン
ジスタ９２により、接続点Ｂの電圧が地電位以上に著し
くは上昇しないように制限しなければならない。半ビッ
ト信号遅延論理デバイス９０の動作では、クロック位相
Ｃ２の立上がり縁で電流スパイクが生ずるときに、トラ
ンジスタ３４が導通するので、接続点Ｂの電圧は、地電
位以上に著しくは上昇しないことが必要である。接続点
Ａのキャパシタンスの放電によるトランジスタ３４′の
導通は、このようにしてトランジスタ３４′の導通が入
力論理信号によりこの導通が制御されないでクロック位
相Ｃ２により制御されるから、望ましくない。要するに
デプレッション・トランジスタ９２はクロック位相Ｃ２
の立上がり縁に協働する電流を接続点Ｂがトランジスタ
３４′のしきい値電圧以上に上昇することができないよ
うに制限して、半ビット信号遅延論理デバイス９０の第
２のインバータ段が適正に動作し接続点Ａ′がトランジ
スタ３４′を実際に導通させる前に放電しないようにす
る。従って半ビット信号遅延論理デバイス９０の段９０
ａが段９０ｂを駆動し、単一の半ビット時間内に２段の
反転を行うが、１ビット信号遅延論理デバイス２０は、
２つのクロック位相の全１ビット時間内に２回の反転を
行う。 【００２９】次に図６及び図７について半ビット信号遅
延論理デバイス９０の動作をさらに詳しく述べる。図７
ｇに示すように、第１に半ビット信号遅延論理デバイス
９０の入力電圧が低いものとする。Ｃ１クロック位相１
００が上昇すると、接続点Ａ，Ａ′は、図７ｃ及び図７
ｄに示すように、正の供給電圧Ｖのしきい値内でプリチ
ャージされる。図７ｅ、図７ｆ及び図７ｈの接続点Ｃ，
Ｃ′，Ｂは破線で示した前回の未知のデータを持つ。次
いでＣ２クロック位相１０２が上昇し、ブートストラッ
プ作用により両接続点Ａ，Ａ′に点１０４，１０６（図
７ｃ及び図７ｄ）により示した正の供給電圧以上になる
ようにする。入力電圧が低いと（図７ｇ）、接続点Ａが
ブートストラップ作用で正の給電圧以上にならないよう
にすることができない。そしてコンデンサ３８（図６）
は、図７ｅ及び図７ｈに示すようにチャージ・シェアリ
ングを行なつて接続点Ｃ，Ｂの電圧を上昇させる。接続
点Ｂの電圧が高くなると、トランジスタ３４′が導通す
る。Ｃ２クロック位相１０２は、この時間で高く、トラ
ンジスタ３４′，３２′は導通しているから、接続点
Ａ′は、点１０８（図７ｄ）で放電し、接続点Ｃ′は１
１０（図７ｆ）で放電する。その理由はトランジスタ３
６′も又Ｃ２クロック位相１０２（図７ｂ）中に導通し
ているからである。従って低入力（図７ｇ）に対して接
続点Ｂ，Ｃは高いレベルになり１回の反転を表わし接続
点Ｃ′は低いレベルになり入力信号の第２の反転を示
す。これ等の２つの反転は、単一のＣ２クロック位相又
は半ビット時間内に生じた。 【００３０】入力論理信号（図７ｇ）が高いものとする
と、接続点Ｂは地電位になる。Ｃ１クロック位相１１２
（図７ａ）中に接続点Ａ，Ａ′（図７ｃ及び図７ｄ）
は、前記したように正の供給電圧以下のしきい値にプリ
チャージされる。Ｃ２クロック位相１１４（図７ｂ）が
上昇すると、両接続点Ａ，Ａ′は、点１１６，１１８
（図７ｃ及び図７ｄ）で正の供給電圧以上にブートスト
ラップ作用を受けるようになる。入力レベルが高いから
（図７ｇ）、トランジスタ３４が導通し、電流がトラン
ジスタ３２，９２，３４を経て流れ、接続点Ａでコンデ
ンサ３８のキャパシタンスを地電位に放電する。従って
接続点Ｂ（図７ｈ）、接続点Ａ（図７ｃ）及び接続点Ｃ
（図７ｅ）はすべて地電位に放電する。接続点Ｂはトラ
ンジスタ１４の高い入力レベルにより地電位に絶えずク
ランプされているから、制御端子３４ｃ′の電圧が電流
を制限するトランジスタ３２の作用により、トランジス
タ３４′のしきい値電圧以上に上昇できないのでトラン
ジスタ３４′は非導通になる。トランジスタ３４′が非
導通であるから、接続点Ａ′は放電しなくて、点１１８
で正の供給電圧以上にブートストラップ作用を生じ次い
で接続点Ｃ′（図７ｄ）により点１２０でチャージ・シ
ェアリングを行なう。従って２つの反転段は、高レベル
の入力で生ずるのは明らかである（図７ｇ）。その理由
はこの場合接続点Ｃ，Ａ，Ｂに低いレベルが存在し、接
続点Ｃ′に高いレベルが存在するからである。両反転は
共に単一のＣ２クロック位相中に行なわれる。 【００３１】図８はゲートされたクロックパルスを生ず
る本発明論理デバイス１３０を示す。ゲートクロック論
理デバイス１３０は、クロック位相により駆動され、後
続の論理デバイスをクロックするのに使うゲートされた
クロック位相を生ずる。ゲートクロック論理デバイス１
３０は、トランジスタ１３２，１３４，１３６を備えて
いる。入力論理信号は、トランジスタ１３２の端子１３
２ａに加える。トランジスタ１３２の端子１３２ｂは、
トランジスタ１３４の制御端子１３４ｃに接続され、接
続点Ａを形成する。トランジスタ１３２の制御端子１３
２ｃはＣ１クロック位相を受ける。Ｃ１クロック位相
は、又トランジスタ１３６の制御端子１３６ｃに加え
る。トランジスタ１３４の端子１３４ａはＣ２クロック
位相を受け取る。トランジスタ１３６の端子１３４ｂ，
１３４ａは、ゲートされるＣ２クロック位相を生ずる接
続点Ｂを形成するように接続してある。トランジスタ１
３６の端子１３６ｂは接地してある。 【００３２】動作時には、トランジスタ１３２の導通し
ているＣ１クロック位相中に、接続点Ａに入力論理信号
を送る。接続点Ａの論理レベルは、正の供給電圧からト
ランジスタ１３２のしきい値電圧を差引いたものであ
る。クロック位相Ｃ１中にクロック位相Ｃ２は低くな
り、トランジスタ１３４は導通し、接続点Ｂは地電位に
なる。クロック位相Ｃ１が低下しクロック位相Ｃ２が上
昇すると、トランジスタ１３４のチャネルキャパシタン
スは、接続点Ａが高い論理レベル入力を受け取るので充
電される。クロック位相Ｃ２が上昇すると、接続点Ｂの
電圧が上昇し、接続点Ａの電圧がブートストラップ作用
により正の供給電圧以上になる。このブートストラップ
作用により接続点Ｂを全電力供給電圧であるＣ２の電圧
レベルにほぼ引上げることができる。高レベル論理入力
によりこのようにしてそのソースから接続点Ｂにクロッ
ク位相Ｃ２をゲートするのは明らかである。 【００３３】トランジスタ１３２への論理入力が０であ
れば、接続点Ａはプリチャージされ、すなわち０をロー
ドされる。クロック位相Ｃ２が上昇すると、トランジス
タ１３４は非導通になり、接続点Ｂは地電位のままにな
り、クロック位相Ｃ２は接続点Ｂにゲートされない。従
ってゲートロック論理デバイス１３０は、クロックパル
スが接続点Ｂにゲートされるかどうかを制御する。全電
力供給電圧レベルクロックＣ２は、全電力供給電圧以下
のしきい値である論理信号によりゲートされる。従って
ゲートＣ２クロックは他の論理ブロックをゲートするの
に使う。ゲートクロック論理デバイス１３０の用途は図
１１の２進ディバイド−バイ−８回路の動作により述べ
る。 【００３４】前記したようにトランジスタ１３４のチャ
ネルキャパシタンスは、接続点Ａにブートストラップ作
用を及ぼす。バラクタ・コンデンサ・ブートストラップ
作用（ｖａｒａｃｔｏｒ ｃａｐａｃｉｔｏｒ ｂｏｏ
ｔｓｔｒａｐ ａｃｔｉｏｎ）として知られているこの
ブートストラップ作用は、１９７２年６月刊行のＩＥＥ
Ｅジャーナル・オブ・ソリッド−ステート・サーキッツ
（Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ・Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ）ＳＣ−７巻第３号第２１７ないし２２
４頁のジョインスン（Ｊｏｙｎｓｏｎ）等を著者とする
論文『バラクタ結合を使いブートストラップ作用により
ＭＯＳ回路のしきい値損失をなくする方法』に記載され
ている。 【００３５】トランジスタ１３６の作用は、クロック位
相Ｃ１が始まると、接続点Ｂを地電位に確実に全放電さ
せることである。クロック位相Ｃ１，Ｃ２間の非重複時
間が短いと、接続点Ｂの電圧は、クロック位相Ｃ１の始
まる際に放電するには時間が不十分である。接続点Ｂの
電圧は、Ｃ２クロック位相中は高いままになつているだ
けで、Ｃ１クロック位相中は低いから、トランジスタ１
３６はクロック位相Ｃ１，Ｃ２間の時間が短いこのよう
な用途に必要である。 【００３６】図９には半ビット信号遅延デバイス２４
（図１）と同様な半ビット信号遅延デバイスを持つゲー
トクロック論理デバイス１３０（図８）を利用する緩衝
インバータ論理デバイス１５０を例示してある。緩衝イ
ンバータ論理デバイス１５０は、半ビット信号遅延部分
１５０ａと、ゲートクロック部分１５０ｂとを持つ。半
ビット信号遅延部分１５０ａは、トランジスタ１５２，
１５４，１５６を備えている。Ｃ１クロック位相は、ト
ランジスタ１５２の端子１５２ｃに加えられる。供給電
圧すなわちクロック位相Ｃ１は、トランジスタ１５２の
端子１５２ａに加えられる。Ｃ２クロック位相は、各ト
ランジスタ１５４，１５８の制御端子に加えられる。入
力論理レベルは、トランジスタ１５６の制御端子に加え
られる。トランジスタ１６０の制御端子１６０ｃはトラ
ンジスタ１５２，１５４，１５８に接続され、接続点Ａ
を形成する。トランジスタ１６０は、端子１６０ａでＣ
２クロック位相を受け取る。このＣ２クロック位相は、
又トランジスタ１６２の制御端子１６２ｃに加えられ
る。トランジスタ１６０は、トランジスタ１３４（図
８）と同様に作用する。トランジスタ１５８，１６０，
１６２は、接続点Ｂを形成するように相互に接続してあ
る。トランジスタ１５４，１５６は、接続点Ｃを形成す
るように相互に接続してある。緩衝インバータ論理デバ
イス１５０の出力は、トランジスタ１６２の端子１６２
ｂで生ずる。トランジスタ１６２は、その出力をＣ２ク
ロックパルスで次の論理段に送る。 【００３７】緩衝インバータ論理デバイス１５０は、半
ビット信号遅延論理デバイス２４（図１）とほぼ同じ機
能を持つ。しかし論理デバイス１５０は、出力キャパシ
タンスを充電するのに必要な電荷は、Ｃ２クロック位相
により供給されるので、クロック・パルス・ローディン
グを増しているが、半ビット信号遅延論理デバイス２４
においては、トランジスタ３０を正の電圧供給源に接続
すると、接続点Ｃの電圧を引上げるのに必要な電荷は正
の供給源自体により得られる。しかし緩衝インバータ論
理デバイス１５０は、クロック位相Ｃ２の駆動能力によ
り制限されるだけで、接続点Ａ，Ｃ（図１）間のチャー
ジ・シェアリングが緩衝インバータ論理デバイス１５０
では行なわれないので一層大きい容量性負荷を駆動する
ことができる。 【００３８】緩衝インバータ論理デバイス１５０の動作
時には、入力論理信号がＣ１クロック位相中に低いと、
接続点Ａは正の供給電圧Ｖ以下のしきい値にプリチャー
ジされる。クロック位相Ｃ２中に、トランジスタ１６０
は、図８に例示したようなゲートクロックデバイスとし
て作用する。トランジスタ１６０の全チャネルキャパシ
タンスは、接続点Ａのブートストラップに役立つ。接続
点Ｂは、高くなる際にクロック位相Ｃ２に追従し、トラ
ンジスタ１６２は、接続点Ｂの論理レベルを、その出力
端子１６２ｂを経て次に続く論理段に送る。緩衝インバ
ータ論理デバイス１５０では、全部の電荷が接続点Ａ
（図１）のチャージ・シェアリングによらないでクロッ
ク位相Ｃ２から加えられる。論理入力が低い場合は、出
力はクロック位相Ｃ１と共に高いレベルに上昇すること
により、緩衝インバータ論理デバイス１５０の反転機能
を生ずる。又クロック位相Ｃ２中に論理入力が高いレベ
ルにあると、クロック位相Ｃ１中に前もつてプリチャー
ジした接続点Ａは放電する。次いで接続点Ｂは、クロッ
ク位相Ｃ２中にトランジスタ１５８が導通するから、放
電する。又クロック位相Ｃ２中にトランジスタ１６２が
導通し、低い論理出力を生ずる。 【００３９】要するに緩衝インバータ論理デバイス１５
０は、半ビット信号遅延デバイス２４（図１）の反転機
能を果すが、信号遅延論理デバイス２０（図１）より大
きい容量性負荷を駆動することができる。その理由は、
論理デバイス１５０が、その動作のためのチャージ・シ
ェアリングに依存しないからである。緩衝インバータ論
理デバイス１５０は、クロック位相Ｃ２のインバータと
して示したが、クロック位相Ｃ１及びクロック位相Ｃ２
の接続を取換えることにより、クロック位相Ｃ１の動作
に対し同じ緩衝インバータを設けることができる。緩衝
インバータ論理デバイス１５０は又、図３、図４及び図
５に例示したような接続点Ｃ及び地電位間のトランジス
タ１５６の代りに付加的なトランジスタを設けて、直列
トランジスタ又は並列トランジスタを相互に接続するこ
とにより、複雑な論理機能を果すように構成することも
できる。 【００４０】図１０には、本発明による１ビット信号遅
延論理デバイス２０（図１）、半ビット信号遅延デバイ
ス９０ａ（図６）及びゲートロック論理デバイス１３０
（図８）を利用するディバイド−バイ−２論理デバイス
を例示してある。１ビット信号遅延論理デバイス２０及
び半ビット信号遅延論理デバイス９０ａは、Ｄフリップ
−フロップに類似な３インバータ段帰還ループ内に接続
してある。この場合デ 【他１／】リップ−フロップのＤ入力としてトランジス
タ３４の入力端子に加えられる。この帰還ループは、２
つのレベルの反転を、単一の半ビット時間内に生じさせ
るのに、半ビット信号遅延デバイス９０ａを利用する本
発明による２相レイショレス構成を使うことによつてで
きる。又ゲートクロック論理デバイス１３０は、３つの
インバータ段の任意の段に接続され、ディバイド−バイ
−２論理デバイス１８０により、他の各クロック位相を
ゲートし、引続く論理デバイスを駆動することのできる
同じ結果が得られる。 【００４１】図１１は３段のディバイド−バイ−２論理
デバイス１８０（図１０）を協働させた２進ディバイド
−バイ−８論理デバイス１９０を示す。各ディバイド−
バイ 【他２／】ロップとして線図的に示してある。各ディバ
イド−バイ−２論理デバイス１８０は、ディバイド−バ
イ−８機能を果すようにカスケード型に接続してある。
各段は次に続く段に対し全電力供給レベルクロックパル
スを生ずる。クロック位相Ｃ２は、３段全部でシェアさ
れるが、クロック位相Ｃ１は逐次にゲートされる。第１
の段は、他の各クロック位相Ｃ１をゲートし、第２の段
は４番目ごとのクロック位相Ｃ１をゲートするが、最終
段は、８番目ごとのクロック位相Ｃ１をゲートする。３
つの位相は、トランジスタ１９２，１９４を使って相互
に結合され、トランジスタ１９６でディバイド−バイ−
８されたＣ１クロック位相の出力を生ずる。２進ディバ
イド−バイ−８論理デバイス１９０はクロック位相Ｃ
１，Ｃ２だけにより駆動する。 【００４２】図１２はプログラマブル・クロック・ディ
バイダを構成するように多くのディバイド論理デバイス
を組合わせる本発明の別の用例を示す。このようなプロ
グラマブル・クロック・デバイダは、パルス・コード変
調電気通信装置に利用されフィルタ回路網の操作のため
に必要なクロック信号を生ずる。図１２に示すようにプ
ログラマブル・ディバイダ２００は、主クロック入力に
より駆動される。プログラマブル・ディバイダ２００
は、プログラマブル・ディバイダ２０２に出力を加える
ディバイド−バイ−２論理デバイス１８０を備えてい
る。プログラマブル・ディバイダ２０２は、ディバイド
−バイ−３又はディバイド−バイ−４又はディバイド−
バイ−５又はディバイド−バイ−８のディバイド比を生
じ多数の論理デバイス２０，９０，１３０を備えてい
る。プログラマブル・ディバイダ２０２の出力は、ブー
トストラップクロック緩衝装置２０４を使って緩衝し、
他の機能のためにクロック出力を生ずる。クロック・デ
ィバイド比を制御するように、直流入力電圧源により駆
動されるクロック周波数選択回路２０６は、信号線路２
０８，２１０に沿いプログラマブル・ディバイダ２０
０，２０２に出力を送りディバイドの比の長さを制御す
る。 【発明の効果】 【００４３】従って本発明により多くのランダム論理回
路用に使う動的レイショレス回路が得られるのは明らか
である。本発明の論理デバイスは、寸法の小さいデバイ
スを利用してしかも電力損失が低い。論理出入力キャパ
シタンス間にチャージ・シェアリングが存在するが、こ
の影響は本発明により論理レベル電圧を保持するブート
ストラップ作用により極めてわずかである。本発明の１
例ではチャージ・シェアリングがなくなる。本発明によ
ればさらに、ランダム論理回路の帰還ループ内に奇数の
反転段を協働させるのに半ビット信号遅延論理デバイス
を利用する論理回路が得られる。さらに本発明によりブ
ートストラップ作用を加えたゲート駆動装置を使い、全
供給電圧クロックとして論理出力を使うことができる。 【００４４】以上本発明をその特定の実施例について述
ベたが当業者には明らかなように種種の変化変型を行な
うことができ、このような変化変型は以下の請求の範囲
を逸脱するものでないのはもちろんである。

【図面の簡単な説明】 【図１】本発明の１ビット信号遅延論理デバイスを示す
論理回路図である。 【図２】図１に示した１ビット信号遅延論理デバイスの
動作を示す信号波形である。 【図３】図１に示した第１の半ビットの信号遅延を利用
するＮＡＮＤゲート論理デバイスを示す論理回路図であ
る。 【図４】図１に示した第１の半ビット信号遅延を利用す
るＮＯＲゲート論理デバイスを示す論理回路図である。 【図５】図１に示した第１の半ビット信号遅延を利用す
る複合型ゲート論理デバイスを示す論理回路図である。 【図６】本発明の半ビット信号遅延論理デバイスを示す
論理回路図である。 【図７】図６に示した本発明の半ビット信号遅延論理デ
バイスの動作を示す信号波形である。 【図８】本発明のゲートクロック論理装置を示す論理回
路図である。 【図９】図８のゲートクロック論理デバイスを利用する
本発明の緩衝インバータ論理デバイスを示す論理回路図
である。 【図１０】本発明の１ビット信号遅延、半ビット信号遅
延及びゲートクロックの各論理デバイスを利用する２分
周（ディバイド−バイ−２）論理デバイスを示す論理回
路図である。 【図１１】本発明論理デバイスを利用する２進（ディバ
イド−バイ−８）論理デバイスを示す論理回路図であ
る。 【図１２】本発明論理デバイスを利用するプログラマブ
ル・クロック・ディバイダのブロック線図である。 【符号の説明】 ２０ １ビット信号遅延論理デバイス ２４ 半ビット信号遅延論理デバイス ９０ 半ビット信号遅延論理デバイス １３０ ゲートクロック論理デバイス １５０ 緩衝インバータ論理デバイス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒルドブランド，デイヴィド、ビー アメリカ合衆国テクサス州76021、 ベ ドフォード、グリーンウッド・コート 2604番 (56)参考文献 特開 昭49−71860（ＪＰ，Ａ) 実開 昭53−80355（ＪＰ，Ｕ) 特公 昭52−36828（ＪＰ，Ｂ２) 特公 昭57−38996（ＪＰ，Ｂ２) 米国特許3794856（ＵＳ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．入力信号を受け取り、この入力信号から半ビット遅
   れ、１クロック位相周期内で２回反転される出力信号を
   発生し、第１及び第２の非重複クロック位相を受け取る
   半ビット遅延論理デバイスにおいて、 （イ）電圧供給手段と、（ロ）この電圧供給手段に相互
   接続され、前記第１のクロック位相によりクロックされ
   る第１のプリチャージ・トランジスタ手段（３０）と、
   （ハ）この第１のプリチャージ・トランジスタ手段に相
   互接続されることにより、第１の接続点を形成し、前記
   第２のクロック位相によりクロックされて前記第１の接
   続点を条件付きで放電するようにした第１のディスチャ
   ージ・トランジスタ手段（３２）と、（ニ）この第１の
   ディスチャージ・トランジスタ手段に相互接続されて前
   記第１のディスチャージ・トランジスタ手段を通る電流
   を制限する抵抗器手段（９２）と、（ホ）この抵抗器手
   段に相互接続されることにより、第２の接続点を形成
   し、前記第１の接続点から地電位への放電径路を形成す
   るようにし、入力信号を受け取るように接続された第１
   の入力論理手段（３４）と、（ヘ）前記第１の接続点に
   相互接続され、前記第２のクロック位相中に半ビット遅
   延反転出力信号を発生し、前記第２のクロック位相によ
   りクロックされる第１の出力トランジスタ手段（３６）
   と、（ト）前記第１の接続点と、前記第１の出力トラン
   ジスタ手段とに相互接続され、前記第２のクロック位相
   によりクロックされ、前記第１の接続点を所定の電圧レ
   ベルに保つための第１のコンデンサ手段（３８）と、
   （チ）前記電圧供給手段に相互接続され、前記第１のク
   ロック位相によりクロックされる第２のプリチャージ・
   トランジスタ手段（３０′）と、（リ）前記第２のプリ
   チャージ・トランジスタ手段に相互接続されることによ
   り第３の接続点を形成し、前記第２のクロック位相によ
   りクロックされ前記第３の接続点を条件付きで放電する
   ようにした第２のディスチャージ・トランジスタ手段
   （３２′）と、（ヌ）この第２のディスチャージ・トラ
   ンジスタ手段に相互接続され、前記第３接続点から地電
   位への放電径路を形成するようにし、前記第２の接続点
   に接続された第２の入力論理手段（３４′）と、（ル）
   前記第３の接続点に相互接続され、前記第２のクロック
   位相中に半ビット遅延反転出力信号を発生し、前記第２
   のクロック位相によりクロックされる第２の出力トラン
   ジスタ手段（３６′）と、（ヲ）前記第３の接続点と、
   前記第２の出力トランジスタ手段とに相互接続され、前
   記第２のクロック位相によりクロックされ、前記第３の
   接続点を所定の電圧レベルに保つための第２のコンデン
   サ手段（３８′）とを包含する半ビット遅延論理デバイ
   ス。