FR2618962A1

FR2618962A1 - Porte " ou exclusif " en technologie cmos

Info

Publication number: FR2618962A1
Application number: FR8810111A
Authority: FR
Inventors: Willem J Delange
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1987-07-29
Filing date: 1988-07-27
Publication date: 1989-02-03
Also published as: JPS6449423A; GB2207572A; GB8811528D0; DE3824504A1

Abstract

Cette porte comprend : - un premier et un second transistor à canal N 30, 31 montés de manière à recevoir et transférer respectivement un premier et un second signal d'entrée A, B, les éléments formant grille de ce premier et de ce second transistor à canal N étant reliés entre eux, - un premier et un second transistor à canal P 34, 35 montés en série, les éléments formant grille de ce premier et de ce second transistor à canal P étant reliés respectivement audit premier et audit second transistor à canal N 30, 31, - un inverseur 36, ayant sa borne d'entrée reliée audit premier et audit second transistor à canal N 30, 31 et à l'ensemble formé par le premier et le second transistor à canal P 34, 35 montés en série, - des moyens de rétroaction 40, pour élever sélectivement le potentiel de la borne d'entrée de l'inverseur, ces moyens de rétroaction étant reliés à l'inverseur.

Description

La présente invention concerne les circuits permettant d'obtenir une

fonction OU EXCLUSIF, fabriqués en technologie

CMOS (transistors Complémentaires Métal-Oxyde-Semiconducteur).

La fonction OU EXCLUSIF est une fonction couramment utilisée en logique numérique. La table de vérité de la fonction OU EXCLUSIF pour deux variables en entrée est telle que la sortie est au niveau bas sauf lorsqu'une et une seule des entrées est au niveau haut. De la sorte, si les deux entrées sont au niveau haut ou au niveau bas, la sortie sera au niveau bas. La fonction est utilisée, par exemple, pour calculer les bits de contrôle dans les contrôles de parité et dans les circuits de correction d'erreur. Fréquement, les signaux de sortie des circuits OU EXCLUSIF constituent les entrées d'autres portes ou circuits. Pour cette raison, il est souhaitable, avec une porte donnée, d'avoir une aptitude suffisante à piloter en sortie les entrées d'une ou plusieurs autres portes. En outre, de nombreuses portes OU EXCLUSIF sont utilisées dans les circuits intégrés tels que les microprocesseurs, de sorte qu'il est important que les portes contiennent aussi peu de transistors que possible. Ceci non seulement réduit la surface de substrat nécessaire pour leur réalisation, mais augmente également leur

vitesse de fonctionnement.

Les portes OU EXCLUSIF sont décrites aux pages 89 à 91 de l'ouvrage Introduction to MOS LSI Design de J. Mavor, M.A. Jack et P.B. Denyer, publié chez Addison-Wesley Publishing Company

(édition de 1982).

Dans les versions NMOS, les portes OU EXCLUSIF sont souvent constituées par deux transistors du type à enrichissement ayant leur grilles reliées entre elles de manière à transférer les

signaux en entrée à la borne d'entrée d'un inverseur.

L'inverseur est relié au potentiel d'une tension d'alimentation par l'intermédiaire d'un transistor du type à déplétion. Dans les versions CMOS, on trouve des portes OU EXCLUSIF qui ont besoin de douze transistors. Ces portes nécessitent une surface de substrat relativement importante et, dans certains cas, leur retard de propagation est relativement élevé car, dans le cas le plus défavorable, il faut commuter trois portes pour obtenir la fonction OU EXCLUSIF. Deux autres portes OU EXCLUSIF en CMOS de l'art antérieur seront décrites en référence aux figures 1 et 2. Comme on le verra, la présente invention propose un circuit ou porte OU EXCLUSIF qui n'a besoin que de sept transistors, et qui présente l'avantage d'avoir sa sortie pilotée par un tampon inverseur, ce qui permet à cette sortie

de piloter d'autres portes sans tampon intermédiaire.

A cet effet, selon l'invention, pour ce circuit CMOS permettant d'exécuter une fonction OU EXCLUSIF, on relie un premier et un second transistor à canal N de manière à recevoir et à transférer un premier et un second signal d'entrée. Les grilles de ces transistors sont couplées entre elles. Un premier et un second transistor à canal P sont montés en série, les grilles de ces transistors étant reliées, respectivement, au premier et au second transistor à canal N. La borne d'entrée d'un inverseur est reliée au premier et au second transistor à canal N et à l'ensemble formé par le premier et le second transistor à canal P montés en série. On utilise des moyens de rétroaction pour augmenter sélectivement le potentiel à la borne d'entrée de l'inverseur. Dans le mode de réalisation actuellement préféré, ces moyens de rétroaction comprennent un transistor à canal P ayant sa grille reliée à la borne de sortie de l'inverseur et ses bornes montées entre l'alimentation et la borne d'entrée de l'inverseur. Ce montage élève la tension de la borne d'entrée de l'inverseur afin d'empêcher un passage de courant continu dans l'inverseur, en particulier dans le cas o les deux signaux d'entrée du circuit

sont au niveau haut.

D'autres caractéristiques et avantages de l'invention

apparaîtront à la lecture de la description détaillée

ci-dessous, faite en référence aux dessins annexés sur lesquels: - la figure 1 est un schéma électrique d'une porte OU EXCLUSIF CMOS de l'art antérieur, - la figure 2 est un schéma électrique d'une autre porte OU EXCLUSIF CMOS de l'art antérieur, et - la figure 3 est un schéma électrique du mode de réalisation actuellement préféré d'une porte OU EXCLUSIF

réalisée selon les enseignements de la présente invention.

On va décrire un circuit OU EXCLUSIF réalisé en technologie

CMOS. Dans la description qui va suivre, de nombreux détails

spécifiques, tels que les dimensions particulières des transistors, seront indiqués afin de permettre une compréhension complète de la présente invention. Cependant, il sera bien entendu évident pour l'homme du métier que la présente invention peut être mise en oeuvre sans ces détails spécifiques. La présente invention est réalisée en utilisant la technologie CMOS. Le processus de fabrication CMOS particulier utilisé n'est pas critique pour la présente invention, et l'on peut utiliser l'un quelconque des nombreux processus CMOS bien connus, par exemple ceux qui utilisent des puits N ou des puits P. Dans le mode de réalisation actuellement préféré, le circuit est réalisé en tant qu'élément d'un microprocesseur réalisé sur un substrat silicium de type N, o les transistors à canal N sont formés dans des puits P et o les portes sont formées de silicium polycristallin (polysilicium). Tous les transistors utilisés sont des composants à effet de champ du type à enrichissement. Dans le circuit de l'art antérieur de la figure 1, le signal d'entrée A est appliqué à un inverseur 10 à canal N et le signal d'entrée B est appliqué à l'entrée d'un inverseur 11 à canal N. Deux paires, désignées 12 et 13, de transistors à canal N et à canal P montés en parallèle sont utilisées pour cette porte. La sortie de la porte est prise sur une ligne reliée entre les paires de transistors 12 et 13. Cette configuration présente l'avantage de ne nécessiter que huit transistors. Elle a cependant l'inconvénient de ne pas pouvoir être montée en série avec ellemême. C'est à dire que le signal de sortie ne peut pas piloter les entrées d'autres portes OU EXCLUSIF sans tampon intermédiaire. De la sorte, bien que l'on n'ait besoin que de huit transistors dans les circuits générateurs de bits de contrôle ou circuits analogues, on a besoin de transistors supplémentaires pour le tamponnage. Le nombre de ces tampons est fonction de la charge en sortie de la porte. Cette charge est par exemple fonction du nombre de circuits que peut piloter en sortie un circuit donné. Bien évidemment, ces tampons compliquent la structure, occupent une surface de substrat supplémentaire et augmentent le retard de propagation. Le tampon OU EXCLUSIF de l'art antérieur illustré figure 2 utilise un inverseur 20 à canal N et un inverseur CMOS 21. Il comprend une paire 22 de transistors à canal P et à canal N montés en parallèle. La sortie du circuit est prise entre le

transistor à canal P 24 et le transistor à canal N 25.

Ce circuit souffre des mêmes inconvénients que pour la porte

OU EXCLUSIF de la figure 1.

Dans le circuit de la présente invention, représenté figure 3, le premier signal d'entrée est appliqué à la ligne 32 (entrée A) et le second signal d'entrée à la ligne 33 (entrée B). La ligne 32 est reliée à l'une des bornes du transistor à canal N 30, et la ligne 33 est reliée à l'une des bornes du transistor à canal N 31. Les autres bornes des transistors 30 et 31 sont reliées au noeud 41. Les éléments formant grille des transistors 30 et 31 sont reliés entre eux. Plus précisement, l'élément formant grille du transistor 31 est relié à la ligne 32 et l'élément formant grille du transistor 30 est relié à la

ligne 33.

Les transistors à canal P 34 et 35 sont montés en série entre l'alimentation Vcc et le noeud 41. L'élément formant grille du transistor 34 est relié à la ligne 33, tandis que l'élément formant grille du transistor 35 est relié à la ligne 32. Le noeud 41 est relié à la ligne de sortie 39 par l'intermédiaire d'un inverseur 36. Dans le mode de réalisation actuellement préféré, cet inverseur comporte un transistor à canal P 38 monté en série avec un transistor à canal N 37. Les éléments formant grille des transistors 37 et 38 sont reliés au noeud 41. La ligne de sortie 39 est montée entre les bornes des

transistors 37 et 38.

On prévoit une rétroaction entre la ligne 39 et la borne d'entrée allant à l'inverseur 36 et au noeud 41. Dans le mode de réalisation actuellement préféré, cette rétroaction est réalisée par un transistor à canal P 40. L'élément formant grille du transistor 40 est relié à la ligne 39, l'une des bornes étant reliée au noeud 41 et l'autre borne étant reliée à Vcc. Lorsque l'entrée A et l'entrée B sont au niveau bas, aucun des deux transistors 30 et 31 ne conduit. Cependant, les transistor 34 et 35 sont conducteurs, ce qui élève le potentiel du noeud 41 à Vcc. Ceci amène le potentiel de la ligne 39 au voisinage du potentiel de la masse, du fait que le transistor

37 est conducteur.

Supposons maintenant que l'une des entrées soit au niveau haut et l'autre au niveau bas (conditions correspondant à l'obtention d'un niveau haut en sortie de la porte); l'un des transistors 30 ou 31 sera conducteur, et un "zéro" sera transféré au noeud 41. On notera que l'un des transistors 34 ou 35 est non conducteur, de sorte que le potentiel du noeud 41 n'est pas élevé à Vcc par l'intermédiaire des transistors 34 et 35. Le potentiel nul ou bas sur la ligne 41 fait en sorte que le transistor 38 est conducteur, et le noeud de sortie 39 est

amené à Vcc.

Lorsque les deux entrées sont au niveau haut, les deux transistors 30 et 31 sont conducteurs. Les transistor 30 et 31 transfèrent au noeud 41 le signal d'entrée diminué de la chute de tension de seuil inhérente aux transistors 30 et 31. Pour un fonctionnement correct, le point d'excursion du circuit doit se trouver approximativement à mi-niveau du signal d'entrée moins la chute de tension de seuil inhérente aux transistors 30 et 31. Ceci permet d'avoir un fonctionnement correct avec une marge de bruit suffisante. Lorsque ceci se réalise, le potentiel sur le noeud 41 peut ne pas être suffisamment élevé pour empêcher le transistor 38 de conduire. Il existe donc un trajet de courant continu possible au travers de l'inverseur 36. La rétroaction permise par le transistor 40 fait en sorte que le noeud 41 (pour cette condition) sera amené à Vcc par le transistor 40, ce qui bloquera le transistor 38 et supprimera le trajet de courant continu par l'inverseur 36. Le transistor n'affecte pas de façon significative le fonctionnement du

circuit pour les autres entrées.

On a constaté que, pour assurer des performances optimales, il faut minimiser la capacité parasite liée aux noeuds d'entrée. On obtient ceci en partageant une région commune de type N entre les transistors 30 et 31. C'est à dire que, si l'une des bornes indiquées par les flèches 42 des transistors 30 et 31 partage une diffusion commune, une diffusion commune sera également partagée par l'une des bornes indiquées par les flèches 43 du transistor 35 et du 40. Il existe une région

commune utilisée par les transistors 34 et 35.

Dans le mode de réalisation -actuellement préféré, les transistors 31 ont un rapport z/l de 12/2, les transistors 34 et 35 un rapport de 8/2, le transistor 40 a un rapport de 4/5, le transistor 38 a un rapport de 10/2 et le transistor 37 un

rapport de 20/2.

On obtient ainsi une porte OU EXCLUSIF qui n'utilise que sept transistors. La surface de substrat nécessaire pour la fabrication de ce circuit est relativement faible par rapport à certains circuits de l'art antérieur. La sortie de ce circuit (ligne 39) est tamponnée par l'inverseur 36, ce qui permet de relier directement la sortie à d'autres portes, sans

tamponnage supplémentaire.

Claims

REVENDICATIONS

1. Un circuit à transistors Métal-Oxyde-Semiconducteur complémentaires CMOS permettant d'obtenir une fonction OU EXCLUSIF, caractérisé en ce qu'il comprend: - un premier et un second transistor à canal N (30,31) montés de manière à recevoir et transférer respectivement un premier et un second signal d'entrée (A,B), les éléments formant grille de ce premier et de ce second transistor à canal N étant reliés entre eux, - un premier et un second transistor à canal P (34,35) montés en série, les éléments formant grille de ce premier et de ce second transistor à canal P étant reliés respectivement audit premier et audit second transistor à canal N (30,31), - un inverseur (36), ayant sa borne d'entrée reliée audit premier et audit second transistor à canal N (30,31) et à l'ensemble formé par le premier et le second transistor à canal P (34,35) montés en série, - des moyens de rétroaction, pour élever sélectivement le potentiel de la borne d'entrée de l'inverseur, ces moyens de rétroaction étant reliés à l'inverseur, de manière que la borne de sortie de l'inverseur donne la

fonction OU EXCLUSIF du premier et du second signal en entrée.

2. Le circuit de la revendication 1, dans lequel les moyens de rétroaction comprennent un troisième transistor à canal P (40).

3. Le circuit de la revendication 2, dans lequel le troisième transistor à canal P (40) a son élément formant grille relié à la borne de sortie (39) de l'inverseur, et dans lequel l'une des bornes du troisième transistor à canal P est

reliée à l'entrée (41) de cet inverseur.

4. Le circuit de la revendication 3, dans lequel l'inverseur comprend un quatrièmetransistor à canal P (38) monté en série

avec un troisième transistor à canal N (37).

5. Un circuit à transistors Métal-Oxyde-Semiconducteur complémentaires CMOS permettant d'obtenir une fonction OU EXCLUSIF, caractérisé-en ce qu'il comprend: - un premier transistor à canal N (30) ayant la première de ses bornes reliée de manière à recevoir un premier signal en entrée (A) , - un second transistor à canal N (31) ayant la première de ses bornes reliée de manière à recevoir un second signal en entrée (B), - un premier et un second transistor à canal P (34,35) montés en série, l'élément formant grille du premier transistor à canal P (34) étant relié de manière à recevoir l'un des deux signaux en entrée (A), et l'élément formant grille du second transistor à canal P (35) étant relié de manière à recevoir l'autre des deux signaux en entrée (B), l'élément formant grille du premier transistor à canal N (30) étant relié de manière à recevoir le second signal en entrée (B) et l'élément formant grille du second transistor à canal N (31) étant relié de manière à recevoir le premier signal en entrée (A), - un inverseur (36) dont la borne d'entrée est reliée aux secondes bornes du premier et du second transistor à canal N (30,31) et à l'une des bornes du second transistor à canal P (35), - des moyens de rétroaction, montés entre les bornes d'entrée et de sortie de l'inverseur, pour empêcher le passage d'un courant dans cet inverseur lorsque le niveau de sortie de l'inverseur est à son état bas, de manière que la borne de sortie de l'inverseur donne la

fonction OU EXCLUSIF du premier et du second signal en entrée.

6. Le circuit de la revendication 5, dans lequel l'inverseur comprend un troisième transistor à canal N (37) monté en série

avec un troisième transistor à canal P (38).

7. Le circuit de la revendication 6, dans lequel les moyens de rétroaction comportent un quatrième transistor à canal P (40) ayant son élément formant grille relié à la borne de sortie (39) de l'inverseur, et ayant ses bornes reliées entre un potentiel d'alimentation et la borne d'entrée (41) de l'inverseur.

8. Le circuit de la revendication 7, dans lequel la borne du quatrième transistor à canal P (40) reliée à la borne d'entrée de l'inverseur et la première borne du second transistor à canal P (35) possèdent une région commune (43) de type P.

9. Le circuit de l'une des revendications 5 ou 8, dans

lequel les secondes bornes du premier et du second transistor à canal N (30,31) possèdent une région commune (42) de type N.