FR2792474A1 - Circuit de sortie de signal numerique - Google Patents

Abstract

Le circuit de sortie de signal numérique selon l'invention comprend :- des moyens formant un condensateur (C2) montés en intégrateur;- des moyens de charge (SC1a, SC2a) pour charger les moyens formant condensateur avec un courant constant (I1, I2);- des moyens de décharge (SC1b, SC2b) pour décharger les moyens formant condensateur avec un courant constant (I1, I2);- des moyens (20) pour relier sélectivement les moyens formant condensateur aux moyens de charge et de décharge; et- des moyens de sortie (S) du signal numérique, reliés au potentiel (v) des moyens formant condensateur, ledit potentiel établissant le flanc ascendant (FA) du signal numérique en sortie lorsque les moyens formant condensateur sont reliés aux moyens de charge et établissant le flanc descendant (FD) du signal numérique en sortie lorsque les moyens formant condensateur sont reliés aux moyens de décharge.Le circuit peut être utilisé pour la transmission de signaux binaires, par exemple sous forme de paires différentielles, avec une grande symétrie dans les flancs ascendants et descendants.

Description

CIRCUIT DE SORTIE DE SIGNAL NUMERIQUE

La présente invention concerne le domaine de la mise en forme de signaux numériques, notamment pour la transmission de données numériques entre différentes unités d'un matériel informatique, d'instrumentation ou de communication. Un signal numérique se présente sous la forme d'une tension ou d'un courant qui évolue entre deux niveaux possibles: les niveaux haut et bas. Une valeur binaire, soit "0", soit "1" est attribuée à ces deux états respectifs. Les transitions entre les niveaux dans le signal forment ainsi une suite correspondante de valeurs binaires. Cette suite de valeurs binaire est porteuse d'informations

transmises avec le signal entre une source et un ou plusieurs points de réception.

Les signaux binaires d'un protocole donné doivent se conformer à un cahier des charges qui régit leurs caractéristiques électriques, telles que les niveaux de tension ou de courant qui correspondent aux valeurs logiques "0" et "1", les temps de montée ou de descente d'un niveau à l'autre, et la durée d'un état logique. La conformité rigoureuse au cahier des charges est essentielle pour la reconnaissance

des informations échangées.

La figure 1 montre un exemple d'une portion d'un signal binaire sous forme de créneaux de tension (représentée en ordonnée) évoluant dans le temps (représenté en abscisse). Un élément d'information binaire "1" ou "0" est représenté par la présence de la tension respectivement au niveau haut de Vcc ou au niveau bas de 0V. Ces niveaux de tensions doivent exister pendant des durées déterminées, désignées respectivement tH et tB. Une transition du niveau bas au niveau haut, désignée flanc ascendant, prend un temps fini tm relativement court. Il en est de même pour le temps td d'une transition du niveau haut au niveau bas, désignée flanc descendant. Dans l'exemple, le signal binaire est symétrique en ce sens que les durées tH et tB des niveaux haut et bas sont identiques, ainsi que le sont

les temps de transitions tm et td entre ces niveaux.

Lorsqu'un signal binaire doit être transmis par câble sur des distance au-

delà de quelques centimètres, voire de quelques mètres, les caractéristiques électriques de résistance, de capacité et d'induction du câble, qui sont proportionnelles à sa longueur, créent une charge qui tend à atténuer et à modifier la forme des créneaux de tension ou de courant. Afin que cet effet ne conduise pas à une perte de la qualité de la transmission, il est nécessaire d'émettre le signal binaire à travers un étage de sortie à très faible impédance, pouvant en outre

commuter rapidement entre les niveaux.

La figure 2 montre un exemple d'un tel étage de sortie conformément à

io l'état de la technique.

L'étage de sortie 10 comporte une borne d'entrée E qui reçoit le signal binaire avant sa mise en forme nécessaire pour assurer sa transmission sur une ligne. Le signal binaire présenté en entrée peut provenir, par exemple, d'une porte logique d'un circuit intégré à haute densité. En général, les étages de sortie internes d'un tel circuit ne permettent pas d'attaquer une ligne de transmission à perte importante. Le rôle de l'étage sortie est donc de présenter ce signal d'entrée

sur la ligne de transmission avec une faible impédance de sortie.

L'entrée E est reliée à l'entrée d'un inverseur logique 12 dont la sortie est reliée à chacune des grilles d'un premier et d'un deuxième transistors MOS complémentaires 14 et 16. Ces transistors sont montés en série entre une ligne de tension Vcc et la masse pour constituer un inverseur. Les premier et deuxième transistors 14 et 16 sont respectivement du type PMOS et NMOS. La source du premier transistor 14 est reliée à la ligne de tension Vcc et son drain est relié à la source du deuxième transistor 16. Le drain de ce dernier est relié à une ligne de 0

V qui constitue la masse.

La sortie S de l'étage de sortie 10 est située au noeud de connexion entre les premier et deuxième transistors 14 et 16. Cette sortie S attaque une ligne de transmission 18 qui présente une perte capacitive symbolisée par le condensateur

C1, représenté en pointillés, qui relie la ligne 18 à la masse.

Les premier et deuxième transistors 14 et 16 sont conçus spécialement pour délivrer ou absorber un courant élevé. A cette fin, ils possèdent un canal de conduction de dimensions relativement importantes, présentant ainsi une faible résistance. La présence de l'inverseur logique 12 sert à établir une double inversion du signal numérique fourni en entrée, conjointement avec l'inverseur formé par les transistors 14 et 16. Il en résulte que les signaux à l'entrée E sont reproduits avec la même polarité sur la sortie S. Lorsque le signal numérique présenté au noeud NG reliant les deux grilles de commande des transistors 14 et 16 est au niveau 0V (ce qui correspond à un niveau haut à l'entrée E), le deuxième transistor 16 est bloqué alors que le premier transistor 14 est mis à l'état conducteur. Ainsi, la sortie S est reliée à la ligne de tension Vcc via le transistor 14. A l'inverse, lorsque le signal numérique présenté au noeud NG est au niveau Vcc, le premier transistor 14 est bloqué et le deuxième is transistor 16 est mis à l'état conducteur. La sortie S est ainsi reliée à la masse

(OV) via le transistor 16.

Les transitions de niveau de tension à la sortie S, soit vers le haut, soit vers le bas, dépendent des caractéristiques respectivement du premier 14 et du deuxième transistor 16. Ces transistors déterminent notamment les temps de

montée ou de descente du signal numérique sur la ligne de transmission 18.

De manière générale, il est souhaitable que les temps de montée et de descente du signal numérique soient les mêmes, autrement dit que les flancs ascendants et descendants du signal aient la même forme (cf. figure 1). Cela implique des caractéristiques identiques pour les transistors 14 et 16, qui sont respectivement du type PMOS et NMOS. Les caractéristiques critiques sont notamment le seuil de commutation du transistor, c'est-à-dire le niveau de tension nécessaire pour mettre le transistor en saturation, et également la résistance du

canal de conduction.

Or, les transistors du type PMOS et NMOS ne peuvent en pratique être rigoureusement identiques pour ce qui concerne ces dernières caractéristiques. En particulier, la tension de seuil est déterminée lors d'étapes de fabrication qui sont différentes selon qu'il s'agit d'un transistor du type PMOS ou NMOS. Ainsi, les flancs ascendants et descendants ne peuvent être parfaitement symétriques avec un

étage de sortie tel que représenté à la figure 2.

Par ailleurs, il existe dans la pratique une différence dans les caractéristiques précitées lorsque l'on considère deux étages de sortie 10 théoriquement identiques, en raison des dispersions inévitables dans les procédés

de fabrication.

Cette dernière différence s'ajoute au défaut de symétrie dû aux différences o10 inhérentes entre les transistors du type PMOS et NMOS lorsque le signal

numérique est transmis sous forme de paires différentielles.

Selon ce mode transmission, les données numériques sont transmises sur

chacune de deux voies de transmission, par exemple une paire de fils.

La figure 3 montre en superposition la forme théorique de chaque signal de la paire de signaux numériques conformément à une transmission en paires différentielles. Ces signaux sont désignés respectivement SP1 et SP2. Ils sont

mutuellement de niveau opposé, l'un étant fixé comme étant l'inverse de l'autre.

Dans l'exemple, les niveaux haut et bas des signaux sont respectivement aux tensions Vcc et 0V. Un protocole établit lequel des deux signaux SP 1 ou SP2 est indexé aux états logiques des données transmises. L'autre signal sert à établir la

référence de différence de potentiel.

Les flancs ascendants FAet les flancs descendants FD des deux signaux sont symétriques, si bien que leurs points de croisement aux transitions de niveaux se

situent toujours au niveau médian, à savoir la tension 1/2 Vcc dans l'exemple.

La transmission de données sous forme de paires différentielles occupe deux voies au lieu d'une seule dans le cas d'une transmission en série simple, mais

permet d'obtenir une bonne immunité contre le bruit.

Elle est utilisée notamment en informatique pour relier des périphériques, soit entre eux, soit à une unité centrale. A titre d'exemple, il a récemment été défini un protocole de transmission sur les bus de données reliant des périphériques de matériel informatique, désigné bus USB (Universal Serial Bus en anglais), qui

utilise la transmission de signaux numériques sous forme de paires différentielles.

Le bus USB est maintenant utilisé dans le monde des ordinateurs du type compatible PC, et a pour but d'uniformiser les moyens de communication entre l'ordinateur lui-même et les périphériques tels que souris, clavier, imprimante,

scanner, caméra, enceintes, etc...

Ce schéma a pour but de faire l'interface entre un bloc numérique

spécialement dédié à la fonctionnalité USB et le câble de transmission.

Cette fonctionnalité est purement analogique et a pour but d'émettre les o10 signaux numériques avec une forme d'onde telle qu'édictée dans la spécification USB (voir la publication "Universal Serial Bus Specification Revision 1.1", chapitre 7 "Electrical Specification", disponible sur Internet sur le site "www/usb.org"). Cette spécification établit entre autres - les signaux opérationnels (D+/D-), - les niveaux hauts et bas, les temps de montée et de descente, - les niveaux de croisement, - les niveaux d'entrée, - les adaptations d'impédance,

-etc...

La spécification du bus USB décrit deux vitesses de transmission: une vitesse de transmission à bas débit (LOW SPEED) de 100Kbits/s et une vitesse de

transmission à haut débit (FULL SPEED) de 12Mbits/s.

Les signaux de sortie doivent avoir un temps de montée compris entre 4ns et 20ns pour le transfert à haut débit, et compris entre 75ns et 300ns pour le

transfert à faible débit.

La figure 4 montre la forme réelle des signaux numériques de la figure 3 lorsqu'ils sont traités par l'étage de sortie 10 de la figure 2. On remarque une première asymétrie entre les flancs ascendants FA et les flancs descendants FD d'un même signal SP1 ou SP2 de la paire, due aux différences de caractéristiques entre les transistors PMOS et NMOS du même étage de sortie. Il en résulte que les points de croisement des deux signaux SP1 et SP2 se situent à une tension VCR

décalée par rapport au niveau de tension médian 1/2 Vcc.

Un tel décalage est fortement indésirable car il est source d'erreurs de détection des données. Qui plus est, il diminue l'immunité au bruit de la ligne de transmission. Par ailleurs, chacun des deux signaux SP1 et SP2 est produit par un étage de sortie 10 respectif, ce qui peut entraîner une asymétrie supplémentaire. Par exemple, les signaux SP1 et SP2 peuvent présenter des différences au niveau de

leurs pentes de flanc ascendant FA ou de flanc descendant FD.

On remarque également que les signaux SP1 et SP2 diffèrent des signaux théoriques de la figure 3 par le fait que les extrémités des flancs ascendants et descendants FA et FD présentent une variation continue, passant progressivement de l'état de transition à l'état stationnaire (niveau haut ou niveau bas). Cet effet, qui se traduit par une nonlinéarité des flancs, est lié à la vitesse de commutation non-infinie des transistors 14 et 16, et peut engendrer une perte de qualité de la

transmission s'il est trop important.

Au vu des problèmes liés aux étages de sortie selon l'état de la technique, la présente invention propose un circuit de sortie de signaux numériques qui permet d'attaquer une ligne de transmission de données dans de bonnes conditions d'uniformité, notamment pour ce qui concerne la symétrie entre les flancs

ascendants et les flancs descendants.

Le circuit de sortie de signaux numériques selon la présente invention comporte: - des moyens formant condensateur montés en intégrateur; - des moyens de charge pour charger les moyens formant condensateur avec un courant constant; - des moyens de décharge pour décharger les moyens formant condensateur avec un courant constant - des moyens pour relier sélectivement les moyens formant condensateur aux moyens de charge et aux moyens de décharge en fonction de données devant être transmises par le signal numérique en sortie; et - des moyens pour prélever en sortie le potentiel des moyens formant condensateur, ledit potentiel établissant le flanc ascendant du signal numérique en sortie lorsque les moyens formant condensateur sont reliés aux moyens de charge et établissant le flanc descendant du signal numérique en sortie lorsque les moyens

formant condensateur sont reliés aux moyens de décharge.

Ainsi, les moyens formant condensateur (dénommés "condensateur" ci-

après) ont pour rôle d'intégrer le courant constant de charge ou de décharge. La

charge du condensateur croit ou décroît alors à un taux constant dans le temps.

De la sorte, la tension du condensateur, qui est directement proportionnelle à la charge du condensateur, croît ou décroît également à un taux constant. Il en résulte que les flancs ascendants et descendants du signal numérique présentent une

très bonne linéarité.

La pente des flancs est déterminée par la valeur du courant de charge ou de décharge du condensateur. Lorsque ces pentes doivent être symétriques, le courant

de charge et le courant de décharge seront de la même grandeur.

La valeur du courant constant peut être très stable et fixée avec une grande précision avec circuits actuels, basés par exemple sur le principe bien connu du

miroir de courant.

Qui plus est, il est aisé de réaliser les moyens de charge et de décharge de façon symétrique pour obtenir sensiblement la même grandeur pour les courants de charge et de décharge, respectivement. Cette disposition permet ainsi d'obtenir

une parfaite symétrie entre les flancs ascendants et les flancs descendants.

La symétrie précitée des flancs selon l'invention est particulièrement

bénéfique pour la transmission de données sous forme de paires différentielles.

Elle se traduit notamment par le croisement effectif des flancs ascendants et des flancs descendants des signaux respectifs de la paire différentielle exactement au

niveau de tension médian (1/2 Vcc dans l'exemple de la figure 3).

Lorsque l'invention est mise en oeuvre pour la transmission de données sous forme de paires différentielles, il est possible d'utiliser deux circuits de sortie de signaux numériques pour les voies respectives de la paire, les courants de charge

ou de décharge pouvant être rendus sensiblement identiques pour les deux circuits.

Dans un mode de réalisation préféré de l'invention, le condensateur est chargé et déchargé avec un courant constant par l'intermédiaire d'un amplificateur opérationnel, ce dernier formant avec le condensateur un montage en intégrateur actif Avantageusement avec un tel montage, les moyens de charge ou de décharge à courant constant sont reliés à l'entrée inverseuse (négative) de l'amplificateur opérationnel, l'entrée non-inverseuse de ce dernier est reliée à un potentiel de référence, et le condensateur est relié entre l'entrée inverseuse et la sortie de l'amplificateur opérationnel, celle-ci fournissant les signaux numériques mis en

forme sur une voie de transmission.

Les moyens pour relier sélectivement les moyens de charge et de décharge peuvent être constitués par un commutateur commandé par un signal logique de commutation, le commutateur présentant une première entrée reliée aux moyens de charge à courant constant, une deuxième entrée reliée aux moyens de décharge à courant constant, et une sortie pouvant être reliée sélectivement à l'une ou l'autre des première et deuxième entrées en fonction du signal logique de commutation, cette sortie du commutateur étant reliée à l'entrée de l'intégrateur. Dans le cas d'un intégrateur actif, cette entrée sera constituée par l'entrée inverseuse de

l'amplificateur opérationnelle.

Ainsi, les flancs ascendants et descendants peuvent être produits en fonction des commandes de commutation présentées à l'entrée de commande du

2 5 commutateur.

Dans certaines applications, il est souhaitable de pouvoir modifier la pente des flancs ascendants et descendants des signaux logiques en sortie, c'est-à-dire respectivement leur temps de montée et de descente tA et tD (cf. figure 1). Ceci est notamment le cas avec les signaux logiques transmis en paires différentielles selon la spécification du bus USB, qui doivent avoir des temps de montée et de descente spécifiques selon qu'ils correspondent au mode rapide ("full speed") ou lent "low speed"). A cette fin, l'invention permet de contrôler ce paramètre en jouant sur l'intensité du courant de charge et de décharge, étant donné que plus ce courant sera important, plus le temps de montée ou de descente sera court. De préférence, ce contrôle s'effectue en prévoyant un nombre n de moyens de charge à courant constant et de décharge à courant constant, chacun étant réglé à sa propre valeur de courant constant, et pouvant être relié sélectivement à l'intégrateur. Toutefois, il est envisageable de contrôler les temps de montée ou de descente des signaux numériques en modifiant la capacité du condensateur de charge de l'intégrateur. Cette modification peut être obtenue en décomposant le condensateur en plusieurs condensateurs de valeurs fixes qui peuvent être mis en circuit ou hors circuit sélectivement par des moyens de commutation afin de réaliser la valeur de capacité permettant d'obtenir la pente voulue pour un courant de charge ou de décharge donné. Il est également possible d'envisager l'utilisation

d'un condensateur variable.

Selon un aspect préféré de l'invention, les moyens de charge à courant constant et les moyens de décharge à courant constant précités partagent les

mêmes références qui fixent respectivement leur taux de charge et de décharge.

D'autres avantages et caractéristiques de l'invention apparaîtront plus clairement à la lecture des modes de réalisation préférés, donnés purement à titre d'exemples non limitatifs, en référence aux dessins annexés dans lesquels: - la figure 1, déjà présentée, est un chronogramme d'un signal numérique binaire sous forme de créneaux de tension; - la figure 2, déjà présentée, est un schéma d'un étage de sortie classique utilisé pour attaquer une ligne de transmission de signaux numériques binaires; - la figure 3, déjà présentée, est un chronogramme théorique de deux signaux numériques conformément à une transmission de données sous forme de paires différentielles; -la figure 4, déjà présentée, est un chronogramme visant à illustrer la forme réelle des signaux de la figure 3 lorsqu'ils sont issus d'un étage de sortie classique tel que représenté à la figure 2; la figure 5 est un schéma de principe d'un circuit de sortie de signaux numériques conformément à un premier mode de réalisation de l'invention; la figure 6a et la figure 6b sont des chronogrammes des signaux de sortie du circuit de la figure 5; - la figure 7 est un schéma de principe d'un circuit de sortie de signaux numériques conformément à une adaptation du premier mode de réalisation pour fournir des signaux sous forme de paires différentielles; - la figure 8 est un schéma de principe d'une variante du circuit de la figure 7 permettant choisir entre deux temps de montée ou de descente pour les signaux sous forme de paire différentielles; - la figure 9 est un schéma de principe d'un circuit de sortie de signaux numériques conformément à un deuxième mode de réalisation de l'invention; - la figure 10a et la figure 10b sont des chronogrammes des signaux de sortie du circuit de la figure 9; - la figure 11 est un schéma de principe d'un circuit de sortie de signaux numériques conformément à une adaptation du deuxième mode de réalisation pour fournir des signaux de sortie sous forme de paire différentielles; - la figure 12 est un schéma théorique détaillé du circuit de la figure 9, et - la figure 13 représente les éléments fonctionnels du circuit de la figure 12. Le premier mode de réalisation du circuit de sortie de signaux logiques

binaires conforme à l'invention sera maintenant décrit par référence à la figure 5.

Le circuit comprend essentiellement un intégrateur passif réalisé par un condensateur C2 ayant une première borne AI reliée à la masse et une seconde borne A2 reliée sélectivement à l'une ou l'autre d'une première et deuxième sources

de courant constant, respectivement SCla ou SClb, par un commutateur 20.

l1 Le commutateur 20 comporte une première et une deuxième entrées, respectivement 20a et 20b, et une sortie 20c. Cette dernière est reliée sélectivement à l'une ou l'autre des entrées 20a et 20b en fonction de l'état logique sur son entrée de commutation E. Cette entrée est reliée à la sortie d'un contrôleur logique 22 qui produit des données destinées à être envoyées sur une ligne de transmission 18 sous forme d'états logiques binaires. Le contrôleur logique 22 constitue une interface d'émission de données pour une source de données 24 en communication sur la ligne de transmission 18. La source de données peut être,

par exemple, un périphérique tel qu'un clavier ou un scanner.

La première source de courant SCla est reliée à la première entrée 20a du commutateur 20. La deuxième source de courant SClb est reliée à la seconde

entrée 20b du commutateur.

Lorsque l'état logique "1" est présent à l'entrée de commutation E du commutateur 20, celui-ci relie son entrée 20a à la sortie 20c. Le condensateur C2 est alors chargé avec un courant constant Il. Si le condensateur C2 a une capacité C2, la charge électrique qu'il reçoit est C2v, ou v est la tension entre les bornes du condensateur. Cette charge, étant fournie par le courant constant Il, est égale à Ilt, o t est le temps de présence du courant Il traversant le condensateur. On obtient donc la condition v = Ilt/C2. La tension v est reproduite à la sortie S du

circuit.

Ainsi, lorsque le contrôleur logique 22 applique un niveau logique 1, le circuit délivre sur sa sortie S un flanc ascendant dont la pente PA est donnée par

P =I1/C2, comme le montre la figure 6a.

Dans l'exemple, la première source de courant SCla délivre le courant constant avec une tension limitée à Vcc. De la sorte, dès que le condensateur C2 est chargé à la tension v = Vcc, la tension v cesse d'évoluer et reste fixée à la valeur Vcc tant que l'entrée E est au niveau 1, comme le représente la partie horizontale

26 du chronogramme.

On remarque que la ligne de transmission 18 constitue elle-même un

condensateur CI (figure 5) de capacité Ci qui modifie l'évolution de la tension v.

Ce condensateur Cl étant en parallèle avec le condensateur C2, la capacité totale au niveau de la sortie S est de CI + C2. La pente du flanc ascendant, tenant compte

de cette capacité Ci, devient alors P'D = I1/(CI + C2).

Lorsque le contrôleur logique 22 présente un niveau logique 0 à l'entrée E du commutateur 20, celui-ci relie le condensateur C2 à la deuxième source de courant constant SClb. Cette dernière fonctionne pour drainer un courant constant Il depuis le condensateur C2 vers la masse. Si on considère le cas du condensateur C2 déjà chargé à la tension v = Vcc, le condensateur C2 va se décharger à un taux constant Il jusqu'à ce que sa tension v atteigne la tension de lo masse v = 0V. Une fois cette tension de masse atteinte, le signal en sortie S se maintient à la tension de masse jusqu'à l'apparition d'un signal logique 1 sur l'entrée

E du commutateur 20.

On remarque que le courant de décharge Il est de la même grandeur que le courant de charge, seul son sens étant différent. De la sorte, la pente du flanc is descendant du signal de tension à la sortie S est de la même grandeur, mais précédée d'un signe négatif Elle est donc PD = - I1/C2. On obtient ainsi une

parfaite symétrie entre les flancs ascendants et les flancs descendants.

Si on tient compte de la capacité Ci liée à la charge capacitive de la ligne de transmission 18, on obtient pour le flanc descendant la même modification de

pente, celle-ci devenant alors P'D = - I1/(C2 + Cl).

Pour une transmission de signaux logiques sous la forme de paires différentielles basée sur ce premier mode de réalisation, on utilise un montage réalisé par deux circuits de sortie du type représenté à la figure 5, comme le montre

la figure 7.

Dans l'exemple de la figure 7, les éléments de circuit communs à la figure 5 sont désignés par les mêmes références; lorsque ces éléments sont doublés, ils sont

désignés additionnellement par un tiret suivi du chiffre 1 et 2 respectivement.

Le circuit 60 comporte deux sorties S-1 et S-2 délivrant les composantes respectives des signaux logiques binaires de paires différentielles sur des lignes

respectives 18-1 et 18-2.

Chacune des sorties S-1 et S-2 est reliée à son propre condensateur intégrateur C2-1 et C2-2. Chacun des condensateurs C2.. et C2-2 est relié sélectivement à la première et à la deuxième sources de courant SC 1 a ou SC 1 b via son propre commutateur 20-1 et 20-2 de la même manière que dans le montage de la figure 5. Chaque commutateur a son entrée E- 1 et E-2 reliée à une sortie

adaptée du contrôleur logique 22.

Le fonctionnement du circuit 60 au niveau de chaque sortie S-1 ou S-2 est le même que pour le circuit 50 représenté à la figure 5 et ne sera donc pas répété

par souci de concision.

On remarque que les commutateurs 20-1 et 20-2 sont montés en opposition de phase, de manière que lorsque l'un est commuté sur la première source de courant constant SC la, l'autre est systématiquement commuté simultanément sur la

deuxième source de courant constant SC lb, et inversement.

De la sorte, les signaux logiques binaires présents sur les lignes de transmission 18-1 et 18-2 sont toujours en opposition, comme représenté à la

figure 3.

La figure 8 montre une variante du circuit 60 de la figure 7 adapté pour produire deux degrés de pente aux flancs ascendants et descendants des signaux logiques numériques sur les lignes de transmission 18-1 et 18-2. A cette fin, le circuit comporte deux sources de courant constant SCla et SC2a pour charger le condensateur C2-1 ou C2-2 et deux sources de courant constant SClb et SC2b pour décharger le condensateur C2-1 ou C2-2. Les sources additionnelles de courant constant SC2a et SC2b sont chacune réglées respectivement pour charger ou décharger un courant de la même grandeur I2, différente de la grandeur du

courant Il des sources de courant constant SCla et SClb.

Des commutateurs 30-1 et 30-2 sont prévus pour permettre au circuit de sortie d'utiliser l'une ou l'autre des paires de sources de courant constant SCla et SClb ou SC2a et SC2b. Les commutateurs 30-1 et 30-2 sont interposés entre les sorties respectives des sources de courant et les points désignés 28-1 et 28-2 à la figure 7. Dans l'exemple, ils sont commandés par une sortie FS/LS du contrôleur

logique 22. Cette disposition permet notamment de modifier la forme des signaux de

sortie pour satisfaire à différentes caractéristiques de temps de montée ou de descente des signaux binaires. Par exemple, les courants Il et 12 peuvent être réglés respectivement pour correspondre à des flancs conformes aux modes de transmission à pleine vitesse (temps de montée ou de descente entre 4 et 20 ns) et à faible vitesse (temps de montée ou de descente entre 75 et 300 ns) selon la norme

de bus USB.

Il sera maintenant décrit un deuxième mode de réalisation, basé sur un intégrateur actif, par référence à la figure 9. Dans cette figure, les éléments ayant un rôle analogue à ceux déjà décrits dans les circuits des figures 5, 7 et 8 portent les mêmes références et ne seront pas décrits de nouveau dans leur fonction par

souci de concision.

Le circuit 70 selon le deuxième mode de réalisation diffère de ceux des figures 5, 7 et 8 par le fait que la connexion à la masse du condensateur C2 est remplacé par un montage avec un amplificateur opérationnel 32 de manière à constituer un intégrateur actif Plus précisément, le condensateur C2 a une première borne B1 reliée à l'entrée inverseuse (négative) 32a de l'amplificateur opérationnel 32 et une deuxième borne B2 reliée à la sortie 32c de ce dernier de manière à former un rebouclage en contre-réaction. L'entrée non-inverseuse (positive) 32b de l'amplificateur opérationnel 32 est maintenu à un potentiel fixe,

égal à /2 Vcc dans l'exemple.

Le commutateur 20 a sa sortie 20c reliée, par le noeud Ni, à la première borne B1 du condensateur C2 et donc également à l'entrée inverseuse 32a de l'amplificateur opérationnel 32. Comme pour la variante de la figure 8, les commutateurs 30-1 et 30-2 permettent de relier sélectivement soit les générateurs de courant constant SCla et SClb, soit les générateurs de courant constant SC2a et SC2b respectivement sur les deux entrées 20a et 20b du commutateur 20, sous

la commande LS/FS du contrôleur logique 22.

On suppose que les commutateurs 30-1 et 30-2 relient les entrées 20a et b du commutateur 20 respectivement aux sources de courant SCla et SClb. Le commutateur 20 relie alors le noeud NI à la source de courant constant SCla lorsque le contrôleur logique 22 transmet un niveau logique 1 à l'entrée de commande E, et relie le noeud NI à la source de courant SClb lorsque ce demrnier transmet un niveau logique 0 à l'entrée de commande E. L'amplificateur opérationnel 32 produit à sa sortie 32C un signal de tension sous forme de rampe, donnée par la charge du condensateur C2 obtenue par le

générateur de courant constant SCIla.

On considère la situation dans laquelle le commutateur 20 bascule pour relier le noeud NI à la source de courant constant SCla (suite à l'apparition d'un signal logique 1 à l'entrée E) alors que le noeud NI était précédemment au niveau de tension OV. La tension à l'entrée inverseuse 32a de l'amplificateur opérationnel 32 va croître à partir de la valeur OV au fur et à mesure que le condensateur C2 se charge avec le courant constant Il. De la sorte, la tension sur la sortie 32c de l'amplificateur va croître de manière correspondante de 0V à + Vcc. Comme pour le cas du montage de la figure 5, ce taux de croissance du signal de sortie est proportionnel au taux de charge du condensateur C2. Ce taux est linéaire dans le temps puisque le courant de charge Il est constant, et est égal à I1/C2 (en

négligeant la capacité Ci de la ligne de transmission de données 18).

Le condensateur C2 cessera d'être chargé lorsque la source de courant

fournira le courant de charge Il à sa tension maximum, fixée à Vcc.

La figure 10a montre la progression du signal binaire numérique lorsque le commutateur 20 relie le noeud NI à la source de courant SC la alors que ce dernier était précédemment au niveau OV. Lors de la charge du condensateur C2, le signal de sortie présente un flanc ascendant de OV à Vcc avec une pente PA = I1/C2. Lorsque le condensateur C2 est chargé à la tension Vcc, le signal de sortie

se stabilise à Vcc (partie 26 du chronogramme).

On considère maintenant la situation dans laquelle le commutateur 20 bascule pour relier le noeud NI à la source de courant constant SClb (suite à l'apparition d'un signal logique 0 à l'entrée E) alors que le noeud Ni était précédemment au niveau de tension Vcc. La tension à l'entrée inverseuse 32a de l'amplificateur opérationnel 32 va décroître à partir de la valeur Vcc au fur et à mesure que le condensateur C2 se décharge avec le courant constant I1. De la sorte, la tension sur la sortie 32c de l'amplificateur va décroître de manière correspondante de Vcc à OV à un taux égal à - I1/C2 (en négligeant la capacité

CI de la ligne de transmission de données 18).

Le condensateur C2 cessera d'être déchargé lorsque la source de courant

arrivera à sa tension minimum, fixée à OV.

La figure 10b montre la progression du signal binaire numérique lorsque le commutateur 20 relie le noeud NI à la source de courant SClb alors que ce dernier était précédemment au niveau Vcc. Lors de la décharge du condensateur C2, le signal de sortie présente un flanc descendant de Vcc à OV avec une pente PA = - I1/C2. Lorsque le condensateur C2 est déchargé à la tension OV, le signal

de sortie se stabilise à OV (partie 26 du chronogramme).

Bien entendu, le principe de fonctionnement reste le même lorsque les commutateurs 30-1 et 30-2 mettent en action les sources de courant SC2a et SC2b. Lorsque la sortie S est reliée à une ligne de transmission de données 18 ayant une capacité Ci, celle-ci est en fait chargée (pour un flanc ascendant) ou déchargée (pour un flanc descendant) avec le courant constant Il. De plus, la charge de cette capacité C1 est contrôlée par le biais de la contre-réaction (réalisée par rebouclage du condensateur C2) en comparant la tension de sortie aux bornes

de la capacité C1 par rapport à la charge de la capacité C2 en montage intégrateur.

La figure 11 montre un circuit de sortie 80 adapté pour fournir des signaux numériques binaires sous la forme de paires différentielles. Ce circuit 80 est réalisé simplement à partir de deux circuits 70 représentés à la figure 9, de manière

analogue au circuit 60 représenté à la figure 7.

Comme pour le circuit 60 de la figure 7, les deux sources de courant

constant SCla et SClb sont partagées en alternance entre les deux intégrateurs.

Ainsi, le commutateur 20-1 relie la source de courant SCla au nceud NI-1 de l'intégrateur actif constitué par l'amplificateur opérationnel 32-1 et son condensateur de rebouclage C2-1 tandis que le commutateur 20-2 relie la source de courant SClb au noeud N1-2 de l'intégrateur actif constitué par l'amplificateur opérationnel 32-2 et son condensateur de rebouclage C2-2, et inversement. De la sorte, les signaux logiques binaires présents sur les lignes de sorties

18-1 et 18-2 des intégrateurs respectifs ont des états logiques complémentaires.

Les points de croisement entre les flancs ascendants et descendants des deux signaux de sortie sont symétriques et se situent au niveau de tension médian de /2 1o Vcc. Ces signaux ont ainsi la forme d'onde conforme à la forme théorique

présentée à la figure 3.

Bien entendu, le circuit 80 de la figure 11 autorise la même variante que présentée à la figure 8 afin disposer sélectivement de deux source de courant supplémentaires SC2a et SC2b dans les mêmes conditions. Dans ce cas, les deux source de courant constant SCla et SClb de la figure 11 seront remplacés par le montage représenté à la figure 8, ce dernier reliant les points de sortie 28-1 et 28-2

aux points portant les mêmes références sur la figure 11.

Il est cependant possible de prévoir, pour tous les circuits venant d'être décrits, que chacun des circuits intégrateurs dispose de sa propre source de courant de charge et de décharge. Chaque circuit intégrateur peut même disposer de plusieurs sources de charge et de décharge qui lui sont propres, par exemple pour

obtenir les courants Il et 12, à l'instar du circuit de la figure 9.

La figure 12 est un schéma détaillé du circuit de sortie de signaux logiques binaires 70 représenté à la figure 9, hormis le contrôleur logique 22 et la source de

données 24.

Tous les éléments de ce circuit 70, sont conçus sous la forme transistors MOS pouvant être intégrés sur un substrat unique. Le condensateur C2 peut aussi

être intégré sur le substrat.

Les sources de courant de constant sont réalisés par des miroirs de courant alimentés par un courant de référence injecté sur le noeud IB réalisable aussi sur

substrat unique de type CMOS+ bipolaire PNP parasite.

Ce courant est reproduit dans les transistors M96, M109, M108, M95, M92 et Mi1. Ces transistors constituent les deux générateurs de courant Il et I2. La sélection de l'un ou l'autre de ces courants s'effectue par le biais des

commutateurs M93, M107.

La paire de transistors M99 et M 10 permet de sélectionner le sens du

courant Il ou I2 et ainsi de passer de la charge à la décharge du condensateur C2.

o10 Ces transistors sont donc fonctionnellement équivalents au commutateur 20.

Les transistors M105 et M104 servent à fournir le courant de polarisation différentiel. Le transistor M103 permet d'augmenter ce courant lorsque le circuit fonctionne en mode rapide (par exemple tel que fixé dans la spécification du bus USB). Les transistors M91, M89, M88, M122 (assurant la décharge du condensateur C2), et les transistors M90 et M76 (assurant la charge du condensateur C2), sont montés en miroir de courant, afin d'obtenir le courant

souhaité en sortie du transconducteur.

Les transistors M87, M86, M85 et M84 sont montés en miroir de courant

et servent à mettre le transistor de sortie 76 à l'état bloqué plus rapidement.

De même, les transistors M83, M82, M81 et M80 sont aussi montés en miroir de courant et servent à mettre le transistor M122 à l'état bloqué, en

déchargeant la grille de ce dernier plus rapidement.

Le noeud MI reçoit la tension de mode commun '/2 VDD.

La figure 13 reprend la structure du circuit de la figure 12 sous forme de blocs fonctionnels Bien entendu, de nombreuses variantes des circuits décrits peuvent être

imaginés tout en restant dans le cadre des revendications.

On note en particulier que l'invention n'est nullement limitée à la mise en forme de signaux logiques binaires, qu'ils soient ou non sous forme de paires différentielles. Elle trouve en effet application dans tous les domaines de l'électronique dans lesquelles il existe un besoin de fournir des signaux sous forme

de créneaux ayant des flancs ascendants et descendants bien contrôlés et stabilisés.

Le nombre de sources de courant différents utilisées avec le circuit de sortie selon l'invention n'est pas limité à un ou deux, mais peut être un nombre

quelconque déterminé selon les applications envisagées.

Par ailleurs, on comprendra qu'il est possible de contrôler la pente des flancs ascendants ou descendants autrement qu'en intervenant respectivement sur le courant de charge et de décharge. Il est en effet possible d'obtenir un résultat o10 équivalent en modifiant la valeur de la capacité C2. Ceci peut être réalisé par la mise en circuit sélective de différents éléments condensateurs, par exemple en

créant un réseau configurable de condensateurs en série ou en parallèle.

Enfin, on comprendra que les niveaux des signaux utilisés dans l'exemple est purement arbitraire et que l'invention peut être réalisée avec d'autres seuils de

tension ou de courant.

Z3 2792474

Claims (14)

REVENDICATIONS

1. Circuit de sortie de signal numérique (50, 60, 70, 80) caractérisé en ce qu'il comprend: - des moyens formant condensateur (C2) montés en intégrateur; - des moyens de charge (SCla, SC2a) pour charger les moyens formant condensateur avec un courant constant (Il, I2); - des moyens de décharge (SClb, SC2b) pour décharger les moyens formant condensateur avec un courant constant (Il 1, I2); - des moyens (20) pour relier sélectivement les moyens formant condensateur aux moyens de charge et aux moyens de décharge en fonction de données devant être transmises par le signal numérique en sortie; et - des moyens de sortie (S) du signal numérique, reliés au potentiel (v) des moyens formant condensateur, ledit potentiel établissant le flanc ascendant (FA) du signal numérique en sortie lorsque les moyens formant condensateur sont reliés aux moyens de charge et établissant le flanc descendant (FD) du signal numérique en sortie lorsque les moyens formant condensateur sont reliés aux moyens de décharge.

2. Circuit selon la revendication 1, caractérisé en ce que les courants de charge et de décharge (Il, I2) des moyens formant condensateur (C2) sont de la même grandeur afin de produire le signal numérique avec des flancs ascendants

(FA) et descendants (FD) symétriques.

3. Circuit selon la revendication 1 ou 2, caractérisé en ce que les moyens de charge et de décharge à courant constant (SCla, SClb, SC2a, SC2b) sont

réalisés par des miroirs de courant.

4. Circuit selon l'une quelconque des revendications 1 à 3, caractérisé en ce

que les moyens formant condensateur (C2) sont montés en intégrateur actif

5. Circuit selon la revendication 4, caractérisé en ce que l'intégrateur actif comprend un amplificateur opérationnel (32), et en ce que les moyens de charge ou de décharge à courant constant (SCla, SClb, SC2a, SC2b) sont reliés à l'entrée inverseuse (négative) (32a) de l'amplificateur opérationnel, l'entrée non-inverseuse (32b) de ce dernier est reliée à un potentiel de référence (Vcc), les moyens formant condensateur (C2) sont reliés entre la l'entrée inverseuse et la sortie (32c) de

io l'amplificateur opérationnel, celle-ci fournissant le signal numérique de sortie.

6. Circuit selon l'une quelconque des revendications 1 à 5, caractérisé en ce

que les moyens pour relier sélectivement les moyens de charge et de décharge à courant constant (SCla, SClb, SC2a, SC2b) sont constitués par un commutateur (20) commandé par un signal logique de commutation, le commutateur présentant une première entrée (20a) reliée aux moyens de charge à courant constant, une deuxième entrée (20b) reliée aux moyens de décharge à courant constant, et une sortie (20c) pouvant être reliée sélectivement à l'une ou l'autre des première et deuxième entrées en fonction du signal logique de commutation, cette sortie (20c)

étant reliée à l'entrée de l'intégrateur.

7. Circuit selon l'une quelconque des revendications 1 à 6, caractérisé en ce

qu'il comprend des moyens (30-1, 30-2) pour sélectionner la grandeur du courant constant de charge et de décharge (Il, I2) afin de permettre de sélectionner la

forme du signal de sortie.

8. Circuit selon la revendication 7, caractérisé en ce qu'il comprend un nombre n de moyens de charge à courant constant (SCla, SC2a) et de moyens de décharge à courant constant (SClb, SC2b), chacun de ces moyens étant réglé à sa propre valeur de courant constant (Il, I2), et des moyens (30-1, 30-2) pour les

relier sélectivement à l'intégrateur.

9. Circuit selon l'une quelconque des revendications 1 à 8, caractérisé en ce

que les moyens formant condensateur (C2) ont une capacité C2 pouvant être

modifiée afin de permettre de modifier les caractéristiques du signal de sortie.

10. Circuit selon l'une quelconque des revendications I à 9, caractérisé en

ce que les moyens de charge à courant constant (SCla, SC2a) et de décharge à courant constant (SClb, SC2b) sont commandés par des moyens (22) de commande d'émission de signaux logiques sur la ligne de transmission de données (18).

11. Circuit selon l'une quelconque des revendications 1 à 10, caractérisé en

ce que les moyens de charge à courant constant (SCla, SC2a) et les moyens de décharge à courant constant (SClb, SC2b) partagent les mêmes références qui

fixent respectivement leur taux de charge et de décharge.

12. Circuit (60, 80) de sortie des signaux numériques binaires sous forme de paires différentielles sur des voies respectives (18-1, 18- 2) de transmission de données, caractérisé en ce qu'il comprend, pour chacune des voies, un circuit de

sortie selon l'une quelconque des revendications 1 à 11.

13. Circuit selon la revendication 12, caractérisé en ce que les moyens de charge à courant constant (SCla, SC2a) et de décharge à courant constant (SClb, SC2b) sont mis en commun pour les circuits de sortie des voies respectives (18-1, 18-2), les courants de charge ou de décharge (Il, I2) étant aiguillés sur les circuits

de sortie respectifs par des moyens de commutation (20) (figures 7 et 11).

14. Circuit selon la revendication 12, caractérisé en ce que les circuits de sortie des voies respectives (18-1, 18-2) disposent chacun de ses propres moyens de charge à courant constant (SCla, SC2a) et de décharge à courant constant

(SClb, SC2b) (figure 9).