FR2847354A1 - Circuit tampon de sortie a commande en tension differee, et composant integre correspondant - Google Patents
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Abstract
L''invention concerne un circuit tampon de sortie pour composant intégré, ou « buffer » en anglais, comprenant un étage de sortie comprenant un premier et un second transistor de sortie respectivement prévus pour alimenter une charge externe avec une première tension de référence (VCC) et une seconde tension de référence (VSS). Chacun desdits transistors de sortie est piloté par un signal de commande de sortie présentant au moins deux portions :- au moins une portion préliminaire pendant laquelle ledit premier, respectivement second, transistor de sortie est alimenté par une tension inférieure, en valeur absolue, à ladite première, respectivement seconde, tension de référence ;- une portion terminale pendant laquelle ledit premier, respectivement second, transistor de sortie est alimenté par une tension égale à ladite première, respectivement seconde, tension de référence.
Description
Circuit tampon de sortie à commande en tension différée, et composant
intégré correspondant. Le domaine de l'invention est celui des circuits intégrés analogiques, par exemple à base de transistors MOS. Notamment, l'invention est destinée au pilotage d'une charge externe (en particulier capacitive) d'un composant intégré avec, par
exemple, un niveau TTL.
Plus précisément, l'invention concerne les circuits tampon (" buffers " en anglais) de sortie à commande en tension. Un circuit tampon de sortie est un élément de circuit délivrant une tension de sortie représentative d'une valeur binaire, en fonction d'un signal d'entrée. De tels circuits tampon sont bien connus de l'art antérieur. Un composant intégré comprend généralement plusieurs circuits tampon
identiques en parallèle.
Un problème majeur de ces circuits tampon est qu'ils génèrent un bruit très
important sur les alimentations.
On connaît déjà essentiellement deux techniques tentant de résoudre ce problème. La première technique, dite sans contrôle, utilise une commande séparée des transistors Nmos et Pmos de sortie, de manière à minimiser le courant de courtcircuit entre ces deux derniers. Si cette technique offre pour avantage principal de limiter les temps d'accès, elle a pour principal inconvénient de générer un bruit très important sur les alimentations, d'autant plus néfaste que le nombre de circuits
tampon en parallèle est important.
La seconde technique utilise au contraire un contrôle par contre-réaction, qui peut être en tension, ou en courant. Bien que les contre-réactions soient efficaces, elles s'avèrent complexes à mettre en place et demandent en outre un nombre important de transistors. De plus, une régulation importante des transistors de sortie
engendre un ralentissement du circuit tampon.
L'invention a notamment pour objectif de pallier ces inconvénients de l'art antérieur. Ainsi, un objectif de l'invention est de favoriser simultanément les performances dynamiques du circuit tampon de sortie, un faible bruit sur les
alimentations et un nombre minimal de transistors.
Un objectif particulier de l'invention est de fournir un tel circuit tampon de sortie à commande en tension différée qui soit peu coteux en transistors, notamment
par rapport aux circuits tampon à contre-réaction.
En d'autres termes, l'invention a pour objectif de fournir un tel circuit
n'utilisant aucune technique de contre-réaction.
L'invention a également pour objectif de fournir un tel circuit qui régule
efficacement la mise en conduction des transistors de sortie du circuit tampon.
L'invention a aussi pour objectif de fournir un tel circuit qui génère un faible
bruit sur les alimentations.
Ces objectifs, ainsi que d'autres qui apparaîtront par la suite, sont atteints selon l'invention à l'aide d'un circuit tampon de sortie pour composant intégré, comprenant un étage de sortie comprenant un premier et un second transistor de sortie respectivement prévus pour alimenter une charge avec une première tension de référence (VCC) et une seconde tension de référence (VSS), respectivement représentatives de deux valeurs binaires, en fonction d'un signal de donnée d'entrée correspondant, chacun desdits transistors de sortie étant piloté par un signal de commande de sortie présentant au moins deux portions: - au moins une portion préliminaire pendant laquelle ledit premier, respectivement second, transistor de sortie est alimenté par une tension inférieure, en valeur absolue, à ladite première, respectivement seconde, tension de référence et - une portion terminale pendant laquelle ledit premier, respectivement second, transistor de sortie est alimenté par une tension égale à ladite première,
respectivement seconde, tension de référence.
Ainsi, l'invention repose sur une approche tout à fait nouvelle et inventive de la conception de circuits intégrés analogiques destiné au pilotage d'une charge externe (en particulier capacitive) d'un composant intégré avec, par exemple, un niveau de TTL, sans génération de bruit très important sur les alimentations, contrairement aux circuit de l'art antérieur. En effet, dans le domaine de l'électronique et des circuits tampon de sortie à commande en tension différée, l'Homme du métier a toujours privilégié dans l'art antérieur, l'utilisation soit de la technique dite sans contrôle, soit la technique du contrôle par réaction, pour résoudre le problème du bruit très important généré par de tels circuits tampon sur les alimentations. Préférentiellement les portions préliminaires présentent une pente inférieure à la pente de ladite portion terminale. De façon avantageuse, le circuit tampon de sortie comprend: des moyens de commande délivrant aux dits transistors de sortie lesdits signaux de commande; - des moyens pour limiter la tension délivrée à ladite tension inférieure, sous l'action d'un premier signal de sélection; - des moyens pour délivrer ladite première, respectivement seconde, tension de
référence, sous l'action d'un second signal de sélection.
De façon préférentielle, les moyens de commande dudit circuit tampon comprennent deux portes, associées respectivement au premier et au second transistor de sortie, et formées chacune de deux transistors contrôlés respectivement
par le premier et le second signal de sélection.
Egalement de façon avantageuse, le transistor contrôlé par ledit premier signal de sélection présente une surface inférieure à la surface du transistor contrôlé
par ledit second signal de sélection.
Dans un mode de réalisation avantageux de l'invention, le second signal de sélection est obtenu à partir dudit premier signal de sélection, auquel est appliqué un
retard prédéterminé.
Avantageusement, le retard prédéterminé est produit par un bloc de retard
comprenant une capacité formée par au moins un transistor.
Préférentiellement, ledit transistor est de type Nmos.
Dans un mode de réalisation avantageux de l'invention, le circuit tampon de sortie pour composant intégré comprend un étage d'entrée, comprenant lui-même deux inverseurs, dont les sorties correspondent respectivement audits premier et
second signaux de sélection.
Egalement dans un mode de réalisation avantageux de l'invention, le circuit tampon de sortie pour composant intégré comprend un étage de commande de mise
en haute impédance (tristate).
Préférentiellement, le circuit tampon de sortie, selon l'invention comprend cinq étages: - un étage d'entrée, recevant un signal de données à transmettre à la charge externe, - un étage de commande de la mise en haute impédance (tristate), - un étage de sortie relié à la charge externe, - un premier étage de commande du premier transistor de sortie,
- un second étage de commande du second transistor de sortie.
De façon avantageuse, le circuit tampon de sortie est réalisé en technologie Nmos. L'invention concerne également un composant intégré comprenant au moins
un circuit tampon de sortie tel que précité.
On obtient de cette façon un système peu coteux en transistors, qui régule efficacement la mise en conduction des transistors de sortie du circuit tampon, en ne générant qu'un faible bruit sur les alimentations, sans utiliser de système compliqué
de contre-réaction.
D'autres caractéristiques apparaîtront plus clairement à la lecture de la
description suivante d'un mode de réalisation de l'invention, donnée à titre
d'exemple illustratif et non limitatif, et des dessins parmi lesquels: la figure 1 est un schéma synoptique simplifié d'un mode de réalisation de l'invention; - la figure 2 illustre en détail un circuit tampon selon un mode de réalisation de la figure 1, à base de transistors Nmos et Pmos; la figure 3 illustre une simulation du fonctionnement du circuit de la figure 2 lorsque l'entrée DATA du circuit tampon passe à zéro, les signaux COM_Ni et COMP1 passant alors à un; - la figure 4 illustre une simulation du fonctionnement du circuit de la figure 2 lorsque l'entrée DATA du circuit tampon passe à un, les signaux
COM_Ni et COM_Pi passant à zéro.
L'invention concerne donc un circuit tampon, ou " buffer ", de sortie pour
circuit intégré.
Le principe général de l'invention repose sur la mise en oeuvre d'une commande particulière, dite différée, des transistors de sortie du buffer. Plus précisément, selon l'invention, le signal de commande n'est pas, classiquement, un simple front remontant ou descendant, mais un signal construit en au moins deux temps: - un premier temps (phase intermédiaire) pendant lequel le transistor de sortie n'est pas connecté à la tension nécessaire pour VCC ou VSS, mais à une tension inférieure à celle-ci, en valeur absolue; - dans un second temps (phase finale), les transistors de sortie sont connectés
directement à VCC ou VSS.
On note d'ores et déjà que, dans des variantes de l'invention, il peut y avoir plusieurs phases intermédiaires, avec des tensions intermédiaires et des durées
adaptées aux besoins.
Préférentiellement, la portion intermédiaire présente une pente relativement faible, c'est-à-dire une tension qui augmente, ou diminue, lentement (et en particulier
une pente plus faible que celle de la portion finale).
Cette approche nouvelle permet d'offrir un compromis efficace entre les deux manières connues de commander un étage de bufférisation, privilégiant à la fois: - les performances dynamiques; - un faible bruit sur les alimentations;
- un nombre minimal de transistors.
Plus précisément, la technique de l'invention s'avère peu coteuse en transistors, tout en permettant de réguler très efficacement la mise en conduction des transistors de sortie du buffer, et en ne générant qu'un faible bruit sur les
alimentations, sans nécessiter l'utilisation d'un système compliqué de contreréaction.
La figure 1 illustre un synoptique général d'un mode de réalisation
préférentiel de l'invention.
Ce schéma illustre un circuit tampon de sortie, comprenant un étage d'entrée 1.1 et un état de sortie 1.2. L'étage d'entrée 1.1 reçoit une donnée binaire (data), et
l'étage de sortie 1.2 délivre un signal correspondant à une charge 1.3.
L'étage de sortie 1.2 comprend un premier transistor de sortie, délivrant un signal de sortie représentatif de la valeur 1, et un second transistor de sortie, délivrant un signal de sortie représentant la valeur 0, en fonction de la valeur binaire
correspondante du signal d'entrée.
L'invention repose sur une approche originale de la façon dont sont pilotés
ces deux transistors de sortie.
Cette commande est délivrée par deux blocs de commande 1.4 et 1.5, respectivement pour le cas de la valeur binaire 1 et de la valeur binaire 0. Comme mentionné plus haut, ces deux blocs de commande 1.4 et 1.5 délivrent un signal de commande construit en deux temps, en fonction de deux signaux de sélection SELI
et SEL2, décalés dans le temps et délivrés par l'étage d'entrée 1.1.
On prévoit par ailleurs, plus classiquement, un étage de commande " tristate"
1.6 commandant la mise en haute impédance du dispositif.
Il existe bien sr plusieurs façons de mettre en oeuvre l'invention, c'est-à-dire de construire un signal de commande différé, présentant au moins deux portions distinctes, dont au moins une a une tension inférieure, en valeur absolue, à la tension VCC ou VSS. La figure 2 illustre un exemple de réalisation d'un circuit tampon tel
qu'illustré en figure 1.
En référence à la figure 2 et selon en mode de réalisation particulier, le circuit tampon de sortie en commande à tension différée constitue un bloc comprenant cinq étages: - un étage d'entrée 2.1, - un étage de commande de la mise en haute impédance 2.2, - un étage de sortie relié à la charge externe 2.3, - un étage de commande du transistor P de sortie 2. 4, comprenant au moins trois transistors, - un étage de commande du transistor N de sortie 2.5, comprenant au moins
trois transistors.
On ne décrit pas en détail chaque élément du circuit, ni les connexions entre ces éléments. L'homme du métier saura reproduire et, si nécessaire, interpréter et adapter le circuit de la figure, sans qu'il soit nécessaire de la détailler intégralement. On ne
présente donc ci-après que les aspects principaux et fonctionnels.
L'étage d'entrée 2.1 comprend un bloc de retard. Ce bloc de retard comprend lui-même deux inverseurs 2.1.1 et 2.1.2, et une capacité 2.1.3. Cette capacité est formée d'un transistor de type Nmos, dont la grille et le drain sont connectés à la tension VSS. Elle a pour rôle de retarder le signal de sortie de l'étage d'entrée, pour obtenir le signal SEL2. Le bloc de retard génère donc deux signaux de sélection
SELI et SEL2, identiques mais décalés dans le temps d'une durée prédéterminée.
L'étage d'entrée comprend, en outre, deux inverseurs 2.1.4 et 2.1.5, ayant pour rôle de générer les signaux inversés COM_Pl et COM_Ni de l'entrée en direction,
respectivement des transistors P et N de sortie.
L'étage de commande de la mise en haute impédance (tristate) du circuit tampon comprend quatre transistors nmosl, pmos5, pmos2, nmos6. Cet étage de commande de la mise en haute impédance reçoit en entrée un signal de contrôle TRISTB. Ainsi, lorsque le signal de contrôle TRISTB est bas, c'est-à-dire égal à zéro, le circuit tampon est en haute impédance. Les transistors nmosl, pmos2 sont alors bloqués et les transistors pmos5 et nmos6 sont passants, bloquant alors respectivement les transistors de sortie pmosO et nmosO. Dans cette situation, le circuit tampon est ainsi en haute impédance, quelque soit la valeur du signal DATA
en entrée du circuit tampon.
l'inverse, lorsque le signal de contrôle TRISTB est haut, c'est-à-dire égal à un, le circuit-tampon est alors actif. Les transistors nmosl et pmos2 sont passants et les transistors pmos5 et nmos6 sont tous deux bloqués. Dans cette situation, les transistors de sortie pmosO et nmosO ne sont plus commandés par les transistors
pmos5 et nmos6.
L'étage de sortie du circuit tampon est relié à la charge externe. Il comprend deux transistors de forte taille, c'est-à-dire possédant une surface importante, le
premier nmosO, de type Nmos et le second pmosO, de type Pmos.
Ces deux transistors de sortie sont commandés en utilisant des portes à commande différée. On bloque rapidement le transistor de sortie qui était passant et
on débloque progressivement le transistor de sortie qui était bloqué.
Ainsi, pour la commande du transistor NmosO de sortie, le transistor de commande nmos3 est passant dans un premier temps, transmettant alors la tension VCC, moins sa tension VT, puis dans un second temps, le transistor pmos transmettra la tension VCC. De manière réciproque, pour la commande du transistor pmosO en sortie, le transistor Pmosl de la porte passante est passant dans un premier temps, transmettant le VSS, plus sa tension VT, puis dans un second temps, le
transistor Nmos2 transmettra le VSS.
L'étage de commande du transistor P de sortie comprend donc trois transistors, pmosl, nmos2 et pmos4 dans le mode de réalisation présenté sur la figure 2. De manière similaire, l'étage de commande du transistor N de sortie comprend au moins trois transistors, nmos5, nmos3 et pmos3 dans le mode de
réalisation présenté sur la figure 2.
On note que les surfaces des transistors pmosl et nmos3 sont inférieures à
celles des transistors nmos2 et nmos3.
L'objectif de ces deux étages de commande est de créer des tensions de commande pour les deux transistor de sortie. Ainsi, à titre d'exemple, si on crée une tension de commande pour le transistor P, celui-ci descend lentement à GND grâce à une porte pilotée par les signaux de sélections décalés dans le temps, le faisant ainsi
monter à VCC.
A titre d'exemple, les dimensions des différents transistors peuvent être les suivantes: Largeur (W) Longueur (L) PmosO 250 0,7 Pmosl 1,9 0,5 Pmos2 10 0,5 Pmos3 10 0,5 Pmos4 8 0,5 Pmos5 8 0,5 NmosO 200 0,7 Nmosl 8 0,5 Nmos2 8 0,5 Nmos3 1 0,5 Nmos4 5 5 Nmos5 4 0,5 Nmos6 4 0,5 On décrit maintenant, de manière plus précise, le fonctionnement du circuit
tampon de la figure 2, à l'aide des figures 3 et 4, de la manière suivante.
On considère les signaux suivants, repérés sur la figure 2: - le signal d'entrée est le signal INBUF; - le signal de contrôle est le signal TRIS B - le signal de sortie est le signal OUT BUF; - le signal inversé de l'entrée en direction du transistor P de sortie est le signal COM Pi; - le signal inversé de l'entrée en direction du transistor N de sortie est le signal COM Ni; - le signal de commande du transistor P de sortie est le signal COM P2; - le signal de commande du transistor N de sortie est le signal COM N2;
- les signaux de sélection sont SELI et SEL2..
Comme illustré sur la figure 3, lorsque l'entrée DATA du circuit tampon passe à zéro (pente descendante 3.1), les signaux inversés COM_Pi et COM_NI (front de signal 3.2) passent à un. Le transistor pmos4 de l'étage de commande du transistor P de sortie est alors activé, bloquant ainsi le transistor pmosO de l'étage de sortie. De même, le transistor nmos5 de l'étage de commande du transistor N de
sortie est également bloqué.
Dans cette situation, le signal de sélection SEL1 passe à un (front de signal 3.3) et met en conduction le transistor nmos3, ce qui permet au signal COMN2 de monter au VCC, moins le VT du transistor nmos3 (front de signal 3.4). Cette montée se fait lentement en raison de la " faible taille " du transistor nmos3 (front de signal
3.4 de faible pente). Elle est de plus nécessairement limitée à la tension VCC-VT.
Ainsi, le transistor de sortie nmos0 de l'étage de sortie se met lentement en marche,
limitant alors le bruit sur les alimentations.
Dans un second temps, le deuxième signale de sélection SEL2 passe à zéro (le signal COMP2 est équivalent au premier signal COM_PI inversé et retardé), comme illustré par la pente descendante 3.5 de la figure 3. Il met ainsi en conduction le transistor pmos3 de l'étage de commande du transistor N de sortie. Ainsi, le signal COM.N2 peut continuer à augmenter jusqu'au VCC, mais avec une pente plus raide
qu'au départ (partie du front supérieur au point 3.6).
Le signal de sortie OUTBUF de l'étage de sortie du circuit tampon peut alors continuer sa descente vers l'alimentation VSS (pente descendante 3. 7 de la figure 3), à travers le transistor nmosO, suite à un palier (3.8) d au retard volontaire et prédéterminé de la mise en marche du transistor pmos3. Ce palier peut être réglé en jouant sur la capacité nmos4 de la capacité NMOS de l'étage d'entrée, de manière à définir exactement le retard souhaité de la communication du signal de sélection
SEL2.
Cette commande du circuit tampon en deux temps du transistor de sortie permet, selon l'invention, de diminuer fortement le bruit sur l'alimentation en intégrant dans le temps et de manière progressive et/ou décalée, le courant dans ce
transistor de sortie.
De façon symétrique, et comme illustré sur la figure 4, lorsque l'entrée DATA du circuit tampon passe à un (font du signal 4.1), les signaux COM_NI et COMP1 passent tous deux à zéro (pente descendante 4.2). Le transistor nmos5 de l'étage de commande du transistor N de sortie est alors activé, bloquant en conséquence le transistor de sortie nmosO. Le transistor pmos4 de l'étage de
commande du transistor P de sortie est alors également bloqué.
Dans cette deuxième situation, le signal de sélection SELI passe à zéro (pente descendante 4.3) et met en conduction le transistor pmosl, autorisant alors le signal COMP2 de commande du transistor P de sortie à descendre au VSS plus le VT du
transistor pmos 1 (pente descendante 4.4).
Cette descente se fait lentement en raison de la " faible taille " du transistor pmosl. En outre, elle est limitée à la tension VSS+VT. Ainsi, le transistor de sortie pmosO se met lentement en marche, de manière à limiter au maximum les bruits sur l'alimentation. Dans un second temps, le signal de sélection SEL2 (équivalent au signal de sélection SEL1, inversé et retardé) passe alors à un (front du signal 4.5), mettant en conduction le transistor pmos3 de l'étage de commande du transistor N de sortie. En conséquence, le signal COMP2 peut continuer à descendre jusqu'au VSS, avec une pente plus raide qu'au départ. Le signal de sortie OUTBUF peut alors continuer sa montée vers l'alimentation VCC (front du signal 4.6), au travers le transistor pmosO, après un palier (4.8) d au retard volontaire de la mise en marche du transistor nmos2
de l'étage de commande du transistor P de sortie.
Comme pour la lecture du zéro en entrée du circuit tampon, le palier peut être
réglé en influant sur la capacité nmos4 de l'étage d'entrée.
De nouveau, cette commande en temps du transistor de sortie permet de
diminuer fortement le bruit sur l'alimentation.
Comme déjà mentionné, de nombreuses variantes et mises en oeuvre peuvent
être directement envisagées par l'homme du métier.
On rappelle par ailleurs que l'invention est destinée à être mise en oeuvre,
généralement en plusieurs exemplaires, en parallèle, dans des composants intégrés.
De tels composants font bien sr également partie de l'invention.
Claims (13)
1. Circuit tampon de sortie pour composant intégré, comprenant un étage de sortie comprenant un premier et un second transistor de sortie respectivement prévus pour alimenter une charge avec une première tension de référence (VCC) et une seconde tension de référence (VSS), respectivement représentatives de deux valeurs binaires, en fonction d'un signal de donnée d'entrée correspondant, caractérisé en ce que chacun desdits transistors de sortie est piloté par un signal de commande de sortie présentant au moins deux portions: - au moins une portion préliminaire pendant laquelle ledit premier, respectivement second, transistor de sortie est alimenté par une tension inférieure, en valeur absolue, à ladite première, respectivement seconde, tension de référence; et - une portion terminale pendant laquelle ledit premier, respectivement second, transistor de sortie est alimenté par une tension égale à ladite première,
respectivement seconde, tension de référence.
2. Circuit tampon de sortie pour composant intégré, selon la revendication 1, caractérisé en ce que la ou lesdites portions préliminaires présentent une pente
inférieure à la pente de ladite portion terminale.
3. Circuit tampon de sortie pour composant intégré, selon l'une quelconque des
revendications 1 et 2,
caractérisé en ce qu'il comprend: - des moyens de commande délivrant aux dits transistors de sortie lesdits signaux de commande; - des moyens pour limiter la tension délivrée à ladite tension inférieure, sous l'action d'un premier signal de sélection; - des moyens pour délivrer ladite première, respectivement seconde, tension de
référence, sous l'action d'un second signal de sélection.
4. Circuit tampon de sortie, selon la revendication 3, caractérisé en ce que lesdits moyens de commande comprennent deux portes, associées respectivement au premier et au second transistor de sortie, et formées chacune de deux transistors contrôlés respectivement par le premier et le second
signal de sélection.
5. Circuit tampon de sortie, selon les revendications 2 à 4,
caractérisé en ce que le transistor contrôlé par ledit premier signal de sélection présente une surface inférieure à la surface du transistor contrôlé par ledit second signal de sélection.
6. Circuit tampon de sortie, selon les revendications 2 à 5,
caractérisé en ce que ledit second signal de sélection est obtenu à partir dudit premier
signal de sélection, auquel est appliqué un retard prédéterminé.
7. Circuit tampon de sortie pour composant intégré, selon la revendication 6, caractérisé en ce que ledit retard prédéterminé est produit par un bloc de retard
comprenant une capacité formée par au moins un transistor.
8. Circuit tampon de sortie pour composant intégré, selon la revendication 7,
caractérisé en ce que ledit transistor est de type Nmos.
9. Circuit tampon de sortie pour composant intégré, selon l'une quelconque des
revendications 2 à 8, caractérisé en ce qu'il comprend un étage d'entrée comprenant
deux inverseurs, dont les sorties correspondent respectivement audits premier et
second signaux de sélection.
10. Circuit tampon de sortie pour composant intégré, selon les revendications 2 à
9, caractérisé en ce qu'il comprend un étage de commande de mise en haute
impédance (tristate) dudit circuit tampon.
11. Circuit tampon de sortie, selon les revendications 1 à 10, caractérisé en ce
qu'il comprend cinq étages: - un étage d'entrée, recevant un signal de données à transmettre à ladite charge externe, - un étage de commande de la mise en haute impédance (tristate), - un étage de sortie relié à la charge externe, - un premier étage de commande dudit premier transistor de sortie,
- un second étage de commande dudit second transistor de sortie.
12. Circuit tampon de sortie pour composant intégré à commande en tension
différée, selon l'une quelconque des revendications 1 à 11, caractérisé en ce qu'il est
réalisé en technologie Nmos.
13. Composant intégré, caractérisé en ce qu'il comprend au moins un circuit tampon de sortie pour composant intégré à commande en tension différée, comprenant un étage de sortie comprenant un premier et un second transistor de sortie respectivement prévus pour alimenter une charge avec une première tension de référence (VCC) et une seconde tension de référence (VSS), respectivement représentatives de deux valeurs binaires, en fonction d'un signal de donnée d'entrée correspondant, caractérisé en ce que chacun desdits transistors de sortie est piloté par un signal de commande de sortie présentant au moins deux portions: - au moins une portion préliminaire pendant laquelle ledit premier, respectivement second, transistor de sortie est alimenté par une tension inférieure, en valeur absolue, à ladite première, respectivement seconde, tension de référence; et - une portion terminale pendant laquelle ledit premier, respectivement second, transistor de sortie est alimenté par une tension égale à ladite première,
respectivement seconde, tension de référence.
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Publications (2)
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| FR0214420A Expired - Fee Related FR2847354B1 (fr) | 2002-11-18 | 2002-11-18 | Circuit tampon de sortie a commande en tension differee, et composant integre correspondant |
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