FR2853474A1 - Circuit trigger de schmitt en soi - Google Patents
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Abstract
L'invention concerne un circuit bascule à hystérésis en technologie semi-conducteur sur isolant, caractérisé en ce qu'il comprend au moins deux étages inverseurs CMOS, chaque étage inverseur étant constitué d'une première branche comprenant au moins un transistor à effet de champ à jonction canal P (PFET) en série entre un premier potentiel d'alimentation VDD et un noeud de sortie de l'étage inverseur et d'une seconde branche comprenant au moins un transistor à effet de champ à jonction canal N (NFET) en série entre ledit noeud de sortie de l'étage inverseur et un second potentiel d'alimentation, lesdits transistors de chacun des étages inverseurs ayant leurs grilles connectées ensemble pour recevoir un signal d'entrée, l'entrée de chacun des inverseurs recevant directement ou indirectement le signal d'entrée dudit circuit, le signal de sortie du circuit étant obtenu directement ou indirectement par le signal de sortie de l'un des étages inverseurs, et en ce que le potentiel de substrat de chacun des transistors d'au moins un étage inverseur est piloté dynamiquement par un signal de commande issu dudit circuit.
Description
i
L'invention concerne un circuit bascule à hystérésis et un circuit intégré CMOS comprenant une telle bascule à hystérésis.
L'invention concerne plus précisément un nouveau circuit inverseur à hystérésis, notamment un nouveau circuit trigger de Schmitt, et un circuit intégré 5 CMOS comprenant un tel inverseur à hystérésis. En particulier, l'invention propose un circuit intégré adapté à toute technologie CMOS semi-conducteur sur isolant. La technologie CMOS semi- conducteur sur isolant préférée ici est la technologie silicium sur isolant partiellement déplété (ou " PD SOI " en terminologie anglosaxonne, pour Partially Depleted Silicon On Insulator).
1i0 En technologie CMOS, la réalisation d'un circuit électrique trigger de Schmitt est classiquement connue. La figure l illustre l'une des réalisations symétriques possibles d'un tel circuit trigger de Schmitt. Le circuit de la figure 1 comporte six transistors: les transistors N2 et P2 constituent l'inverseur principal du trigger de Schmitt tandis que les transistors Nl et N3 d'une part, et les transistors Pl et P3 15 d'autre part, forment deux réseaux de rétroaction. Chacun desdits deux réseaux de rétroaction fixe un seuil de basculement et les deux seuils ainsi obtenus induisent, à eux deux, un effet d'hystérésis (la différence de tension entre ces deux seuils fixant la valeur de l'hystérésis). En fonction du sens d'évolution de la tension d'entrée, le basculement du trigger de Schmitt a donc lieu pour des valeurs différentes de ladite 2 O tension d'entrée. Ainsi, tant que la tension d'entrée VIN n'a pas dépassé le seuil de basculement V+, le signal de sortie OUT reste au niveau haut. Lorsque le signal de sortie a changé d'état (il est désormais au niveau bas), la tension d'entrée VIN doit redescendre sous le seuil de basculement V pour provoquer un nouveau basculement du signal de sortie.
2 5 Dans les circuits CMOS sur substrat massif, le potentiel de chaque noeud à un instant donné est indépendant des instants précédents pendant lesquels le circuit était en fonctionnement. Il en est autrement dans les circuits sur silicium sur isolant (SOI) pour lesquels le comportement du circuit est conditionné par l'historique des signaux.
En effet, les transistors sur ce substrat ont une zone interne présentant un potentiel 3 0 flottant qui n'est pas immédiatement fixé par les polarisations externes et qui nécessite par conséquent un certain temps pour atteindre un potentiel d'équilibre.
Cette zone est appelée substrat (" body" selon la terminologie anglosaxonne) flottant, et la dépendance du potentiel de substrat à l'historique des signaux est appelée effet d'histoire.
Du fait de cet effet d'histoire, la caractéristique de transfert statique du circuit 5 classique trigger de Schmitt présente une hystérésis très variable et incontrôlable lorsqu'il est porté en technologie SOI. Et cette fluctuation indésirable de la caractéristique de transfert statique dudit trigger de Schmitt classique induit une fluctuation des caractéristiques dynamiques, notamment une variation du délai de propagation à travers ledit circuit.
Le circuit classique du trigger de Schmitt ne peut donc être utilisé en l'état pour des applications sur SOI. Il existe alors un besoin pour adapter ce circuit à des applications sur silicium sur isolant partiellement déserté.
Le document US 6,441,663 présente un circuit CMOS trigger de Schmitt en SOI qui comble ce besoin par l'utilisation de transistors à effet de champ (Field 15 Effect Transistor, FET, selon la terminologie anglo- saxonne) à prises substrat. Il est montré dans ce document que le schéma électrique classique du trigger de Schmitt reste valable en technologie SOI en portant une attention particulière à la manière de contacter les prises substrat des transistors.
Un tel circuit est représenté sur la figure 2. Ce schéma comporte trois 2 0 transistors à effet de champ à jonction canal N (NFET) et trois transistors à effet de champ à jonction canal P (PFET), dont les substrats sont fixés aux potentiels d'alimentation. Les prises substrat des transistors PFET sont pour cela raccordées à la tension d'alimentation alors que les prises substrat des transistors NFET sont raccordées à la masse. Les tensions de seuil des transistors sont ainsi figées dans le 25 temps, indépendamment du signal d'entrée et de son historique, ce qui permet de passer outre le problème d'effet d'histoire, mais pénalise le dispositif en rapidité.
De par son principe de fonctionnement, et comme cela sera décrit par la suite, ce trigger est beaucoup moins efficace quand la tension d'alimentation se rapproche de la valeur de la tension de seuil des transistors. L'utilisation de ce circuit est par 3 0 conséquent limitée du fait de son fonctionnement dégradé à faible tension d'alimentation, qui se fait tout du moins au détriment de la rapidité et/ou de la surface silicium.
L'objet de l'invention est donc de disposer d'un circuit trigger de Schmitt tirant le meilleur parti de la technologie SOI et efficace notamment à faible tension d'alimentation.
A cet effet l'invention propose un circuit bascule à hystérésis en technologie SOI caractérisé en ce qu'il comprend au moins deux étages inverseurs CMOS, chaque étage inverseur étant constitué d'une première branche comprenant au moins un transistor à effet de champ à jonction canal P (PFET) en série entre un premier 10 potentiel d'alimentation VDD et un noeud de sortie de l'étage inverseur et d'une seconde branche comprenant au moins un transistor à effet de champ à jonction canal N (NFET) en série entre ledit noeud de sortie de l'étage inverseur et un second potentiel d'alimentation, lesdits transistors de chacun des étages inverseurs ayant leurs grilles connectées ensemble pour recevoir un signal d'entrée. L'entrée de chacun 15 des inverseurs reçoit directement ou indirectement le signal d'entrée dudit circuit, tandis que le signal de sortie dudit circuit est obtenu directement ou indirectement par le signal de sortie de l'un des étages inverseurs. Enfin, le potentiel de substrat de chacun des transistors d'au moins un étage inverseur, avantageusement le premier étage inverseur, est piloté dynamiquement par un signal de commande issu dudit 2 0 circuit.
La structure du circuit comme succession d'étages inverseurs en série entre l'entrée dudit circuit et sa sortie, ainsi que la modification dynamique de la tension de seuil des transistors d'au moins un étage inverseur permettent d'introduire un effet d'hystérésis basé sur l'accélération de blocage de transistor(s) (en l'occurrence le(s) 25 transistor(s) PFET de l'inverseur principal du circuit objet de l'invention pour une variation positive de la tension d'entrée) plutôt que sur le retard de mise en conduction de transistor(s) (en l'occurrence le(s) transistor(s) NFET de l'inverseur principal du circuit de l'art antérieur pour une variation positive de la tension d'entrée). L'invention permet ainsi d'apporter une "amélioration" (en introduisant une 3 0 accélération) là o le circuit de l'art antérieur apporte une "dégradation" (en introduisant un ralentissement), pour introduire un déséquilibre des tensions de seuil V et V+. Il s'avère ainsi que le circuit de l'invention présente des caractéristiques plus performantes que celles du circuit de l'état de l'art. A immunité au bruit équivalente, le facteur de mérite (prenant en compte aussi bien la rapidité, la consommation totale que la surface silicium) de l'invention est plus performant que celui de l'art antérieur et cela pour toute une plage de tensions d'alimentation.
Selon un premier mode de réalisation de l'invention, les potentiels de substrat des transistors PFET et NFET d'au moins un étage inverseur, dit étage inverseur piloté, sont pilotés par un même signal de commande. Avantageusement, les potentiels de substrat des transistors PFET et NFET de l'étage inverseur piloté sont 10 pilotés par un signal déterminé par un état du circuit situé en aval dudit étage inverseur piloté. Lesdits potentiels de substrat des transistors PFET et NFET de l'étage inverseur piloté peuvent à cet effet être pilotés par le signal de sortie d'un étage inverseur, dit étage inverseur de commande, situé en aval dudit étage inverseur piloté. L'étage inverseur de commande est préférablement séparé de l'étage inverseur 15 piloté par un nombre pair d'étages inverseurs en série entre ledit étage inverseur piloté et ledit étage inverseur de commande. Avantageusement, ledit étage inverseur de commande est l'étage inverseur situé immédiatement en aval dudit étage inverseur piloté, le nombre pair d'étages inverseurs étant alors égal à zéro.
Selon un deuxième mode de réalisation de l'invention, les potentiels de 2 0 substrat des transistors PFET d'au moins un étage inverseur piloté sont pilotés par un premier signal de commande et les potentiels de substrat des transistors NFET complémentaires desdits transistors PFET sont pilotés par un second signal de commande. Avantageusement, le premier signal de commande est un signal déterminé par un premier état du circuit situé en aval dudit étage inverseur piloté et le 25 second signal de commande est un signal déterminé par un second état du circuit situé en aval dudit étage inverseur piloté. Le signal déterminé par ledit premier état du circuit peut à cet effet être le signal de sortie d'un premier étage inverseur, dit premier étage inverseur de commande, situé en aval dudit étage inverseur piloté et le signal déterminé par ledit second état du circuit peut être celui d'un second étage 3 0 inverseur, dit second étage inverseur de commande, également situé en aval dudit étage inverseur piloté. Ledit premier étage inverseur de commande est préférablement séparé dudit étage inverseur piloté par un premier nombre pair ou nul d'étages inverseurs en série entre ledit étage inverseur piloté et ledit premier étage de commande. De manière similaire, ledit second étage inverseur de commande est préférablement séparé dudit étage inverseur piloté par un second nombre pair ou nul 5 d'étages inverseurs en série entre ledit étage inverseur piloté et ledit second étage de commande.
Selon un troisième mode de réalisation de l'invention, les potentiels de substrat des transistors PFET d'au moins un étage inverseur piloté et les potentiels de substrat des transistors NFET complémentaires desdits transistors PFET sont tous 10 pilotés par des signaux de commande différents pour chacun d'eux.
Avantageusement, chacun des signaux de commande est un signal déterminé par un état du circuit situé en aval dudit étage inverseur piloté et ce signal déterminé par un état du circuit peut être le signal de sortie d'un étage inverseur, dit étage inverseur de commande, situé en aval dudit étage inverseur piloté. Chaque étage inverseur de 15 commande est préférablement séparé dudit étage inverseur piloté par un nombre pair ou nul d'étages inverseurs en série entre ledit étage inverseur piloté et ledit étage de commande.
De manière avantageuse, seuls les potentiels de substrat des transistors du premier étage inverseur sont pilotés, les potentiels de substrat des transistors des 2 0 étages inverseurs autres que le premier étage inverseur n'étant pas pilotés et étant par conséquent laissés flottants.
De manière alternative, les potentiels de substrat des transistors du premier étage inverseur ne sont pas les seuls à être contrôlés dynamiquement. Les potentiels de substrat des transistors autres que ceux du premier étage peuvent ainsi être soit 25 connectés classiquement à la tension d'alimentation pour les PFET ou à la masse pour les NFET, soit encore être commandés dynamiquement par un état du circuit situé en aval et plus particulièrement par le signal de sortie d'un étage inverseur situé en aval. De manière avantageuse, les différents étages inverseurs sont successivement chaînés pour fonctionner de manière " imbriquée ", les potentiels de 3 0 substrat des transistors d'un étage inverseur autre que le dernier étant pilotés par le signal de sortie de l'étage inverseur situé directement en aval et les potentiels de substrat des transistors du dernier étage inverseur étant soit flottants, soit fixés à une tension d'alimentation.
Le circuit objet de l'invention comporte, selon le mode de réalisation préféré de l'invention, trois étages inverseurs. Les deux premiers étages inverseurs sont 5 chamés en série de telle sorte que le signal de sortie du premier inverseur est appliqué à l'entrée du deuxième inverseur. Le deuxième et le troisième étages inverseurs sont en outre chaînés en série de telle sorte que le signal de sortie du deuxième inverseur est appliqué à l'entrée du troisième inverseur et aux substrats des transistors du premier étage inverseur.
Le circuit bascule à seuils objet de l'invention réalise ainsi avantageusement une fonction Trigger de Schmitt.
D'autres caractéristiques, buts et avantages de l'invention apparaîtront à la lecture de la description détaillée qui va suivre, et au regard des dessins annexés, donnés à titre d'exemples non limitatifs et sur lesquels: - la figure 1 représente une réalisation symétrique classique d'un circuit trigger de Schmitt; - la figure 2 représente un circuit trigger de Schmitt adapté du circuit classique de la figure 1 pour être porté en SOI et pour lequel les potentiels de substrat de tous les transistors sont fixés afin de ne pas les laisser flotter; 2 0 - la figure 3a représente schématiquement le circuit trigger de Schmitt objet de l'invention; - la figure 3b représente plus précisément le circuit trigger de Schmitt selon le mode de réalisation préféré de l'invention; - la figure 4 illustre, de manière très simplifiée, le fonctionnement du circuit 2 5 selon le mode de réalisation préféré de l'invention et représente les chronogrammes des différents signaux du circuit lors d'une transition du signal d'entrée IN de l'état bas à l'état haut; - la figure 5 illustre le fait que les tensions de seuil des transistors constituant le coeur de la fonction trigger de l'art antérieur tel qu'illustré par la figure 2, sont 3 0 toujours supérieures à celles des transistors constituant le coeur de la fonction trigger objet de l'invention; - la figure 6 représente une réalisation élémentaire du circuit objet de l'invention; - la figure 7 représente une réalisation plus complexe du circuit objet de l'invention, avec la commande dissociée des potentiels de substrat des transistors 5 NFET et PFET du coeur de la fonction trigger, conjointement à l'imbrication des étages inverseurs successifs; - la figure 8 représente une autre réalisation du circuit objet de l'invention, avec les commandes séparées des transistors PFET d'un même étage inverseur, conjointement aux commandes séparées des transistors NFET du même étage 10 inverseur.
La figure i représente une réalisation symétrique classique du circuit CMOS trigger de Schmitt sur substrat massif. Ce circuit bien connu comporte trois transistors à effet de champ à jonction canal P (PFET), Pl, P2 et P3, et trois transistors à effet de champ à jonction canal N (NFET) , Nl, N2 et N3. Comme on l'a 15 déjà vu précédemment, les transistors N2 et P2 constituent l'inverseur principal du trigger de Schmitt, tandis que les deux ensembles constitués d'une part par les transistors NI et N3 et d'autre part par les transistors Pl et P3 forment deux réseaux de rétroaction. Chacun de ces réseaux de rétroaction fixe un seuil et les deux seuils ainsi obtenus induisent, une fois réunis, un effet d'hystérésis. Ainsi, tant que la 20 tension d'entrée VIN n'a pas atteint le seuil de basculement V+ lors d'une variation positive, le signal de sortie OUT reste au niveau haut. Lorsque le signal de sortie OUT a changé d'état (il est désormais au niveau bas), la tension d'entrée VIN doit redescendre sous le seuil de basculement V lors d'une variation négative, pour provoquer un nouveau basculement. Finalement, en fonction du sens d'évolution de 2 5 la tension d'entrée VrN, le basculement du trigger de Schmitt a donc lieu pour des valeurs différentes de ladite tension d'entrée VIN.
Dans ce circuit non modifié pour des applications en technologie SOI, les potentiels de substrat des transistors à effet de champ sont tous laissés flottants. Du fait de la dépendance des potentiels de substrats des transistors, et donc des tensions 3 0 de seuil des transistors, à l'historique du signal d'entrée, la caractéristique statique du circuit de la figure i porté en SOI présente une hystérésis variable, et cela de façon indésirable et incontrôlable.
Il est donc nécessaire de disposer d'un circuit trigger de Schmitt qui, dans le cadre d'applications sur silicium sur isolant (SOI), ne présente pas les inconvénients précédemment évoqués.
Le circuit présenté dans le document US 6,441,663 consiste en une adaptation du circuit classique intégré sur substrat massif. Il est en effet montré dans ce document que le schéma du circuit trigger de Schmitt classique reste valable en technologie SOI en portant une attention particulière à la manière de contacter les 10 substrats des transistors. Afin de s'affranchir de l'effet d'histoire, les potentiels de substrat ne doivent effectivement pas flotter.
Un tel circuit est représenté sur la figure 2. Ce schéma ne diffère du schéma classique du trigger de Schmitt illustré par la figure 1 qu'en ce que tous les transistors du circuit ont leur potentiel de substrat fixé pour ne pas être flottant. Les prises 15 substrat des transistors à effet de champ à jonction canal P (Pl, P2, P3) sont pour cela raccordées à la tension d'alimentation, alors que les prises substrat des transistors à effet de champ à jonction canal N (Nl, N2, N3) sont raccordées à la masse. Dans le cadre de cette adaptation du circuit classique à des applications sur SOI, les potentiels de substrat sont tous imposés à des tensions fixes et les tensions 20 de seuil sont en conséquence figées dans le temps, indépendamment du signal d'entrée et de son historique, ce qui permet de passer outre le problème d'effet d'histoire.
Le principe de fonctionnement du circuit de l'art antérieur de la figure 2 est le suivant. Quand le signal d'entrée IN du circuit est à l'état bas et le signal de sortie 25 OUT du circuit est à l'état haut, le transistor N3 est passant, pré-chargeant ainsi la source du transistor N2 à une tension de seuil Vth sous l'alimentation (noeud N).
Lors d'une transition de 0 à VDD de la tension d'entrée VIN, ladite tension d'entrée du circuit VIN doit monter suffisamment haut pour que le transistor Ni tire la source de N2 vers la masse plus fortement que N3 ne la tire vers l'alimentation VDD. 3 0 Le fonctionnement est symétrique pour une transition de la tension d'entrée V1N de VDD à 0, fournissant ainsi un effet d'hystérésis.
L'effet d'hystérésis introduit lors d'une transition de 0 à VDD sur l'entrée est ainsi basé sur le retard de mise en conduction du transistor N2.
De par son principe de fonctionnement, on se rend compte que ce trigger est beaucoup moins efficace quand la tension d'alimentation se rapproche de la valeur de 5 la tension de seuil Vth des transistors, car alors les transistors de pré-charge N3 et P3 ne remplissent plus convenablement leur rôle. L'utilisation de ce circuit est par conséquent limitée du fait de son fonctionnement dégradé à faible tension d'alimentation (ce qu'on peut améliorer avec une plus grande surface de silicium).
Comme on l'a vu précédemment, l'objet de l'invention est de disposer d'un 10 circuit trigger de Schmitt tirant le meilleur parti de la technologie SOI et efficace notamment à faible tension d'alimentation.
Le circuit trigger de Schmitt objet de l'invention comprend au moins deux étages inverseur CMOS chaînés. Le signal d'entrée du circuit IN est appliqué sur l'entrée du premier étage inverseur.
Chaque étage inverseur comprend dans une branche supérieure au moins un transistor à effet de champ à jonction canal P (PFET), en série entre une tension d'alimentation VDD et un noeud de sortie de l'étage inverseur, et dans une branche inférieure au moins un transistor à effet de champ à jonction canal N (NFET), en série entre ledit noeud de sortie de l'étage inverseur et une masse de référence. Les 20 grilles (ou électrodes de commande) de ces transistors sont reliées ensemble et forment l'entrée de l'étage inverseur.
Le noeud de sortie de l'un des deux étages inverseurs fournit, directement ou indirectement, le signal de sortie OUT du circuit.
Les potentiels de substrat des transistors constituant le premier étage inverseur 2 5 sont quant à eux pilotés dynamiquement. Ledit premier étage inverseur est alors dit étage inverseur piloté. De la sorte, chacun des potentiels de substrat des transistors constituant le premier étage inverseur peut ainsi être piloté dynamiquement par son propre signal de commande.
Avantageusement, les potentiels de substrat des transistors PFET du premier 3 0 étage inverseur sont tous pilotés dynamiquement par un premier signal de commande et les potentiels de substrat des transistors NFET du premier étage inverseur sont tous pilotés dynamiquement par un deuxième signal de commande, les premier et deuxième signaux de commande des potentiels de substrat des transistors PFET et NFET étant différents. Les potentiels de substrat des transistors PFET et NFET peuvent en option être pilotés par des signaux de commande correspondant aux 5 signaux de sortie de deux étages inverseurs différents et autres que le premier étage inverseur. Ces étages inverseurs dont les signaux de sortie pilotent les potentiels de substrat des transistors de l'étage inverseur piloté sont dits étages inverseurs de commande.
Alternativement, le signal de commande des substrats des transistors PFET et 10 le signal de commande des potentiels de substrat des transistors NFET sont identiques et correspondent au signal de sortie d'un étage inverseur (dit étage inverseur de commande) autre que le premier étage inverseur.
La figure 3a représente schématiquement le circuit trigger de Schmitt objet de l'invention. Ce circuit est composé de trois étages inverseurs chamés. Le premier 15 étage inverseur est constitué du transistor à effet de champ à jonction canal P (PFET) Pi et du transistor à effet de champ à jonction canal N (NFET) Ni. Cette paire (Pi, NI) de transistors complémentaires est en série entre la tension d'alimentation VDD et la masse de référence. La jonction des transistors complémentaires (Pl, NI) s'effectue au niveau de leurs drains qui sont connectés ensemble. Ladite jonction 2 0 constitue ainsi le noeud de sortie du premier étage inverseur. Les deuxième et troisième étages inverseurs sont respectivement constitués par des inverseurs CMOS classiques IENV2 et INV3. Le signal d'entrée IN du circuit trigger de Schmitt est appliqué à l'entrée du premier inverseur. Le signal de sortie du premier étage inverseur est libellé OUTI. Le signal de sortie du deuxième étage inverseur est 2 5 libellé OUT2. Le signal de sortie OUT du circuit trigger de Schmitt correspond à la sortie du troisième étage inverseur INV3.
Les trois étages inverseurs sont chaînés de la manière suivante. Le signal de sortie OUTI du premier étage inverseur est appliqué à l'entrée du deuxième étage inverseur INV2, alors que le signal de sortie OUT2 du deuxième étage inverseur 3 0 INV2 est appliqué à l'entrée dudit troisième étage inverseur INV3. il
Les potentiels de substrat des transistors de la paire de transistors complémentaires du premier étage inverseur (Pi, Ni) sont, dans ce mode de réalisation préféré de l'invention, reliés ensemble et tout deux pilotés par la tension de sortie VOUT2 dudit deuxième étage inverseur INV2. Le premier étage inverseur est 5 ainsi un étage inverseur piloté et le deuxième étage inverseur est un étage inverseur de commande.
La figure 3b représente plus précisément le circuit trigger de Schmitt selon le mode de réalisation préféré de l'invention, et notamment la constitution des deuxième et troisième étages inverseurs INV2 et INV3. Le deuxième étage inverseur INV2 est 10 constitué des transistors P2 (transistor PFET) et N2 (transistor NFET) en série entre la tension d'alimentation VDD et la masse de référence et de la même façon, le troisième étage inverseur des transistors P3 (transistor PFET) et N3 (transistor NFET) en série entre la tension d'alimentation VDD et la masse de référence.
Chaque étage inverseur INVi est constitué par la paire de transistors 15 complémentaires (Pi, Ni). La jonction des transistors complémentaires (Pi, Ni) s'effectue au niveau de leurs drains qui sont connectés ensemble. Ladite jonction constitue ainsi le noeud de sortie de chacun des étages inverseurs INVi.
Dans ce mode de réalisation préféré de l'invention, les potentiels de substrat des transistors constituant les étages inverseurs, autres que le premier étage 20 inverseur, ne sont, contrairement aux transistors du premier étage inverseur, pas pilotés; ils sont donc laissés flottants.
Le fonctionnement du circuit objet de l'invention va maintenant être décrit au regard du circuit selon le mode de réalisation préféré de l'invention illustré par la figure 3b. Le coeur de la fonction trigger de Schmitt se situe au niveau du premier 25 étage inverseur, constitué par les transistors Ni et Pi et dont les potentiels de substrat sont contrôlés dynamiquement. Le deuxième étage inverseur, dont la tension de sortie Vour2 pilote les potentiels de substrat du premier étage inverseur, constitue la commande de trigger. Le troisième et dernier étage inverseur sert à remettre en forme le signal et à garder la fonction globalement inverseuse. Cela permet de pouvoir 3 0 opérer une comparaison directe avec le circuit trigger de Schmitt de l'art antérieur illustré par la figure 2.
La figure 4 illustre, de manière très simplifiée, le fonctionnement du circuit selon le mode de réalisation préféré de l'invention lors d'une transition de la tension d'entrée du circuit VIN de 0 à VDD et représente à cet effet les chronogrammes des différents signaux. Le chronogramme 4a représente la transition de la tension 5 d'entrée VIN du potentiel 0 au potentiel VDD. Les chronogrammes 4b et 4c représentent respectivement les tensions de sortie VOUTI et VOUT2 des premier et deuxième étages inverseurs. Le chronogramme 4d illustre les valeurs absolues des tensions de seuils VthNI et VthPi des transistors NI et Pi et leur permutation lorsque la tension de sortie VouT2 du deuxième étage inverseur commute. Enfin le 10 chronogramme 4e représente le comportement de la tension de sortie VOUT du circuit trigger de Schmitt en réponse à la transition de la tension d'entrée VIN de 0 à VDDComme on peut le voir sur les figures 4b et 4c, lorsque la tension d'entrée VIN du circuit est à 0, la tension de sortie VOUTI du premier inverseur est à VDD et la tension de sortie VOUT2 du deuxième inverseur est à 0.
Les potentiels de substrat des transistors Ni et Pi du premier étage inverseur sont comme on l'a vu précédemment pilotés par la tension de sortie VOUT2 du deuxième inverseur. VOUT2 étant à 0, le potentiel de substrat du transistor NI est à 0 et celui du transistor Pi est lui aussi à 0.
Le potentiel de substrat de Ni étant à un potentiel nul, la tension de 20 polarisation substrat-source VBs Ni du transistor Ni est également nulle. La tension de seuil VthN, dudit transistor Ni est ainsi rendue maximale sur la plage de variation normale de la tension VOUT2, c'est-à-dire sur [O; VDD]. On notera, en outre, que ladite tension de seuil VthNI pourraitêtre encore plus grande si ladite tension de polarisation substrat-source VBS NI du transistor NI venait à être négative, c'est-à-dire si la tension 2 5 VouT2 venait à être négative.
De même le potentiel de substrat du transistor Pi étant piloté par un potentiel nul, la tension de polarisation substrat-source VBS pi est à VDD. La valeur absolue de la tension de seuil Vthpl dudit transistor Pi est ainsi rendue minimale. Le pilotage des substrats du premier étage inverseur par la tension de sortie VOUT2 du deuxième étage 3 0 inverseur permet par conséquent d'obtenir un déséquilibre des valeurs absolues des tensions de seuil des transistors complémentaires Ni et Pl du premier étage inverseur. Ce déséquilibre est illustré sur la figure 4d.
Tant que la tension d'entrée du circuit VIN n'a pas atteint le seuil de basculement V+, la tension de sortie du premier étage inverseur VOUTI reste au niveau haut. Dès 5 lors que la tension d'entrée du circuit VIN atteint et dépasse ledit seuil de basculement V+, la tension de sortie du premier étage inverseur VOUTI passe au niveau bas et le premier étage inverseur commute, comme cela est illustré sur les chronogrammes 4a et 4b. Par conséquent, et en tenant compte des délais de propagation, la tension de sortie du circuit VOUT passe également au niveau bas et le circuit objet de l'invention 1 0 commute.
Du fait du déséquilibre des valeurs absolues des tensions de seuil VthNl et VthPI, ledit seuil de basculement V+ est supérieur au seuil de basculement VTO nécessaire pour observer la commutation des transistors si les prises substrat avaient été connectées à leurs sources respectives, c'est-à-dire si les potentiels de substrat 15 n'avaient pas été dynamiquement contrôlés.
La valeur de la tension VTO dépend entre autre du dimensionnement des transistors NI et Pi. De manière générale, lesdits transistors Ni et Pi sont dimensionnés de telle sorte que le seuil de basculement VTO est égal à VDD/2. Dans le cas contraire, les temps de propagation des fronts montants et descendants sont 2 o dissymétriques, et le pas cyclique des signaux traités n'est pas conservé lors de la traversée du circuit.
La géométrie des transistors N2 et P2 du deuxième étage inverseur (c'està-dire l'inverseur de commande), et notamment leurs rapports largeur sur longueur, permet d'agir sur l'amplitude de l'effet hystérésis et même d'ajuster indépendamment les 2 5 deux seuils de basculement.
Lors d'une transition de la tension d'entrée du circuit VIN de O à VDD, la tension de seuil VthN, du transistor NI est supérieur à la valeur absolue de la tension de seuil VthPl du transistor Pi. La tension de sortie VOUTi du premier étage inverseur commute à O lorsque la tension d'entrée du circuit VIN atteint ledit seuil de 3 0 basculement V+.
La tension de sortie VOUT2 du deuxième étage inverseur INV2 commute alors à VDD avec un léger retard sur la commutation de la tension de sortie VOUTI du premier étage inverseur. Les substrats des transistors Ni et Pi étant reliés à VOUT2, la commutation de VoUT2 inverse alors le déséquilibre des tensions de seuil des 5 transistors NI et Pi. En effet, le potentiel de substrat de NI étant alors à VDD, la tension de polarisation substrat-source VBS Ni du transistor Ni est également à VDD.
La valeur de la tension de seuil VthNl du transistor Ni est ainsi rendue minimale. De même le potentiel de substrat du transistor Pi étant également à VDD, la tension de polarisation substrat-source VBS pi est à 0. La valeur absolue de la tension de seuil 10 Vthpî dudit transistor PI est ainsi rendue maximale.
Enfin, en réponse à la commutation du signal de sortie OUT2 du deuxième étage inverseur, c'est-à-dire à la commutation du signal d'entrée du troisième étage inverseur, le signal de sortie OUT du troisième étage inverseur, qui est aussi le signal de sortie du circuit, passe de l'état haut à l'état bas.
Le fonctionnement du circuit est symétrique pour une transition de la tension d'entrée du circuit VIN du potentiel VDD au potentiel 0.
Lorsque la tension d'entrée VIN du circuit est à VDD, la tension de sortie VOUTI du premier étage inverseur est à 0 et la tension de sortie VOUT2 du deuxième étage inverseur est à VDD. Les potentiels de substrat des transistors Ni et PI sont alors à 20 VDD. La tension de polarisation substrat-source VBs Ni du transistor Ni est ainsi à VDD et la valeur de la tension de seuil VthNI dudit transistor NI est donc rendue minimale. La tension de polarisation substrat-source VBS pi est elle à 0 et la valeur absolue de la tension de seuil Vthpî dudit transistor Pi est donc rendue maximale.
La commutation du premier étage inverseur se produit alors lorsque la tension 2 5 d'entrée du circuit VIN atteint le seuil de basculement V. Ledit seuil de basculement V est inférieur au seuil de basculement VTO nécessaire pour observer la commutation des transistors si les prises substrat avaient été connectées à leurs sources respectives.
Dans ce cas, on rappelle qu'il n'y aurait pas eu d'effet d'hystérésis et que la commutation de la tension d'entrée du circuit VIN n'aurait eu lieu que lorsque VIN 30 aurait atteint le seuil de basculement VTO, et cela quel qu'aurait été son sens d'évolution.
Le signal de sortie OUT2 du deuxième étage inverseur commute alors à 0 avec un léger retard sur la commutation du signal de sortie OUTI du premier étage inverseur. La commutation de OUT2 inverse alors le déséquilibre des valeurs absolues des tensions de seuil VthNl et Vthpl des transistors Ni et Pi. Enfin, en 5 réponse à la commutation du signal de sortie OUT2 du deuxième étage inverseur, c'est-à-dire à la commutation du signal d'entrée du troisième étage inverseur, le signal de sortie OUT du troisième étage inverseur, qui est aussi le signal de sortie du circuit, passe de l'état bas à l'état haut.
On a vu précédemment que lorsque OUT2 commute, le sens de l'inégalité entre 10 les valeurs absolues des tensions de seuil VthNI et Vtbpl des transistors Ni et Pi change. La transconductance des transistors complémentaires Ni et Pi du premier étage inverseur est alors modifiée. Cette modification implique une cassure dans la descente de la tension VOUTI. Le front de VOUTI devient effectivement plus raide lors de la commutation à cause de la baisse de la valeur absolue de la tension de seuil du 15 transistor rentrant en conduction (quand VIN monte, Nl rentre en conduction et VthNI baisse; réciproquement, quand VIN descend, PI rentre en conduction et la valeur absolue de VIpl baisse). Cette cassure ne reste cependant observable que si les temps de propagation élémentaires des inverseurs sont négligeables devant le temps de montée du signal VIN. Et les deuxième et troisième étages inverseurs permettent de 2 o fortement réduire cette cassure du fait de leurs gains en tension élevés.
Le trigger de Schmitt objet de l'invention se distingue donc notamment de l'art antérieur par la manière dont est introduit le phénomène d'hystérésis. La figure 5 illustre le fait que les valeurs absolues des tensions de seuil Vth des transistors du coeur de la fonction trigger sont toujours plus faibles dans le cadre de l'invention que 2 5 dans le cadre de l'art antérieur. Le coeur de la fonction trigger est, dans le cadre de l'invention, le couple de transistors (NI; Pi) (cf. figures 3a et 3b) alors qu'il est, dans le cadre de l'art antérieur, le couple (N2; P2) (cf figure 2).
Lors du fonctionnement du circuit trigger de l'art antérieur, les transistors N2 et P2 ont pour tensions de seuils effectives les tensions de seuils équivalentes VthN2eq et 3 O VthP2eq. Lesdites tensions de seuils équivalentes VthN2eq et VthP2eq sont effectivement différentes des véritables tensions de seuils VthN2 et Vthp2 des transistors N2 et P2 respectivement, car modifiées par les réseaux de rétroaction présentés précédemment. Et lesdites tensions de seuils équivalentes VthN2eq et Vthp2eq sont supérieures en valeur absolue aux véritables tensions de seuil du fait desdits réseaux de rétroaction, ce qui réclame une plus grande énergie de la part du générateur d'entrée du circuit et ralentit la mise en conduction du transistor.
Le diagramme sur la gauche de la figure 5 illustre le cas o la tension d'entrée du circuit VIN augmente. Dans le cadre de l'invention la tension de seuil VthNI du transistor Ni est alors supérieure à la valeur absolue de la tension de seuil VthPl du transistor Pl. Dans le cadre de l'art antérieur, la tension de seuil équivalente VthN2eq 10 du transistor N2 est alors supérieure à la valeur absolue de la tension de seuil équivalent VthP2eq du transistor P2. Et les tensions de seuil [VthNI, abs(Vthp])] des transistors de la fonction trigger de l'invention sont inférieures à celles [VthN2eq, abs(Vthp2eq)] de la fonction trigger de l'art antérieur impliquant de fait un fonctionnement plus rapide de l'invention. Réciproquement, le diagramme sur la 15 droite de la figure 5 illustre le cas o la tension d'entrée du circuit VIN diminue. Dans le cadre de l'invention la valeur absolue de la tension de seuil Vthpl du transistor Pi est alors supérieure à la valeur de la tension de seuil VthNl du transistor Ni. Dans le cadre de l'art antérieur, la valeur absolue de la tension de seuil équivalente Vthp2eq du transistor P2 est alors supérieure à la valeur de la tension de seuil équivalent VthN2eq 2 0 du transistor N2. Et les tensions de seuil [abs(Vthpi), VthN,] des transistors de la fonction trigger de l'invention sont inférieures à celles [abs(Vthp2eq), VthN2eq] de la fonction trigger de l'art antérieur impliquant de fait un fonctionnement plus rapide de l'invention.
Au vu de la description qui précède, on comprend que le principe de 2 5 fonctionnement du circuit trigger de Schmitt objet de l'invention consiste à contrôler dynamiquement le potentiel de substrat des transistors complémentaires. Grâce à cela, la valeur absolue de la tension de seuil du transistor passant est abaissée avant qu'une commutation de l'entrée n'intervienne, puis, en préparation d'une nouvelle commutation en sens inverse, ladite valeur absolue de ladite tension de seuil est 3 0 rétablie à sa valeur nominale et la valeur absolue de la tension de seuil de l'autre transistor complémentaire est abaissée. Et comme on l'a vu précédemment, l'abaissement de la valeur absolue de la tension de seuil des transistors est réalisé en augmentant la valeur absolue de leur tension de polarisation substrat-source VBS.
Les caractéristiques statiques et dynamiques du circuit de l'invention ont été comparées à celles du circuit de l'état de l'art. Il s'avère que le circuit de l'invention 5 est plus performant que le circuit de l'art antérieur. Ainsi, à immunité au bruit équivalente, et cela pour toute une plage de tensions d'alimentation, la facteur de mérite (prenant en compte aussi bien la rapidité, la consommation totale que la surface de silicium) de l'invention est plus performant que celui de l'art antérieur.
On comprend bien, et notamment au regard de la description du 10 fonctionnement du circuit selon le mode de réalisation préféré de l'invention qui précède, qu'un circuit composé de deux étages inverseurs et dont on commande les potentiels de substrat des transistors du premier étage inverseur par le signal de sortie du second étage inverseur remplit également la fonction requise, et cela à une inversion près, et tire bien lui aussi le meilleur parti de la technologie SOI.
La figure 6 illustre un autre mode de réalisation du circuit inverseur à hystérésis objet de l'invention. Ce schéma représente une réalisation élémentaire de l'invention qui s'apparente de part son dessin au circuit de l'art antérieur illustré par la figure 2.
Cette réalisation élémentaire ne comprend avantageusement que quatre transistors.
Le coeur de la fonction trigger est constitué par les transistors Pl (transistor 20 PFET) et NI (transistor NFET) en série entre la tension d'alimentation VDD et la masse de référence.
Les grilles des transistors Pl et NI sont reliées ensemble pour recevoir le signal d'entrée IN du circuit, tandis que les drains des transistors Pi et NI sont reliés ensemble pour fournir le signal de sortie OUT du circuit.
Ledit signal de sortie OUT du circuit est également appliqué aux grilles de deux transistors P2 (transistor PFET) et N2 (transistor NFET). Les transistors P2 et N2 réalisent la fonction de commande dynamique des potentiels de substrat des transistors Pl et Ni.
Le potentiel de substrat du transistor Pl est commandé dynamiquement par le 3 o signal au drain dudit transistor N2 et le potentiel de substrat du transistor Ni est commandé dynamiquement par le signal au drain dudit transistor P2. La source et la prise substrat du transistor N2 sont quant à eux fixées à la masse, tandis que la source et la prise substrat du transistor P2 sont fixées à la tension d'alimentation VDD.
De manière avantageuse, les prises substrat des transistors Ni et Pi peuvent en outre être reliées ensemble et partager la même commande dynamique.
Finalement, on notera que le circuit objet du mode de réalisation représenté par la figure 6 comporte deux inverseurs CMOS chaînés en série dont la sortie du second inverseur pilote les substrats des transistors du premier inverseur; la sortie du circuit étant donnée, non pas par la sortie du second inverseur, mais pas la sortie du premier inverseur.
En fonction de l'objectif recherché pour l'optimisation du circuit objet de l'invention (immunité au bruit, vitesse, consommation, compacité), ledit circuit peut se décliner selon différentes variantes. Et les caractéristiques desdites variantes peuvent avantageusement être prises seules ou selon toutes leurs combinaisons possibles pour la réalisation d'un circuit bascule à hystérésis selon l'invention: - Les potentiels de substrat des transistors PFET d'au moins un étage inverseur piloté, avantageusement le premier, peuvent être pilotés par un premier signal de commande et les potentiels de substrat des transistors NFET complémentaires peuvent être pilotés par un second signal de commande, c'est-à-dire que l'on peut avantageusement dissocier la commande des potentiels de substrat des transistors 2 0 PFET de la commande des potentiels de substrat des transistors NFET.
Avantageusement, ledit premier signal de commande est un signal déterminé par un premier état du circuit situé en aval dudit étage inverseur piloté et le second signal de commande est un signal déterminé par un second état du circuit situé en aval dudit étage inverseur piloté. Le signal déterminé par ledit premier état du circuit peut à cet 2 5 effet être le signal de sortie d'un premier étage inverseur, dit premier étage inverseur de commande, situé en aval dudit étage inverseur piloté et le signal déterminé par ledit second état du circuit celui d'un second étage inverseur, dit second étage inverseur de commande, également situé en aval dudit étage inverseur piloté.
La figure 7 illustre notamment un tel cas de figure dans lequel la commande 3 0 des potentiels de substrat des transistors Ni et Pi constituant le premier étage inverseur est dissociée. Le premier étage inverseur est ici un étage inverseur piloté.
Le potentiel de substrat du transistor Pl est contrôlé dynamiquement par la tension de sortie VOUT2P d'un premier étage inverseur de commande INVP2. Le potentiel de substrat du transistor NI est quant à lui contrôlé dynamiquement par la tension de sortie VouT2, d'un second étage inverseur de commande INVN2.
- Les potentiels de substrat des transistors PFET d'au moins un étage inverseur piloté, avantageusement le premier étage inverseur, peuvent ne pas être tous pilotés par un même signal de commande et les potentiels de substrat des transistors NFET complémentaires peuvent de la même façon ne pas être pilotés par un même signal de commande, c'est-à-dire que l'on peut avantageusement dissocier les commandes 10 des potentiels de substrat des transistors PFET entre eux (et respectivement celles des transistors NFET complémentaires). De manière avantageuse, il est possible de regrouper des paires de transistors PFET et NFET pour piloter leurs potentiels de substrats par un même signal de commande. Par exemple, un premier signal de commande pilote les potentiels de substrat de certaines paires de transistors PFET et 15 NFET (ledit premier signal de commande étant un signal déterminé par un premier état du circuit situé en aval dudit étage inverseur piloté) et un second signal de commande pilote les potentiels de substrat des autres paires de transistors PFET et NFET (ledit second signal de commande étant un signal déterminé par un second état du circuit situé en aval dudit étage inverseur piloté). Le signal déterminé par ledit 20 premier état du circuit peut à cet effet être le signal de sortie d'un premier étage inverseur, dit premier étage inverseur de commande, situé en aval dudit étage inverseur piloté et le signal déterminé par ledit second état du circuit celui d'un second étage inverseur, dit second étage inverseur de commande, également situé en aval dudit étage inverseur piloté. Chaque étage inverseur de commande est 25 préférablement séparé dudit étage inverseur piloté par un nombre pair ou nul d'étages inverseurs en série entre ledit étage inverseur piloté et ledit étage de commande.
A ce propos, la figure 8 représente un circuit selon l'invention comprenant quatre étages inverseurs et dans lequel le premier étage inverseur, dit étage inverseur 30 piloté, est constitué d'une branche supérieure comprenant deux transistors PFET PI, P2 et d'une branche inférieure comprenant deux transistors NFET complémentaires N2, NI. Les potentiels de substrat des transistors P2 et N2 compris dans un premier regroupement d'au moins une paire de transistors PFET et NFET sont contrôlés dynamiquement par la tension de sortie VOUT2 du deuxième étage inverseur INV2, dit étage inverseur de commande. Les potentiels de substrat des transistors Pi et Ni 5 compris dans un second regroupement d'au moins une paire de transistors PFET et NFET sont quant à eux contrôlés dynamiquement par la tension de sortie VOUT4 d'un quatrième étage inverseur INV4, dit étage inverseur de commande. Les étages inverseurs de commande INV2 et INV4 sont chacun séparés dudit étage inverseur piloté par un nombre pair ou nul d'étages inverseurs en série: l'étage inverseur de 10 commande INV2 est situé immédiatement en aval dudit étage inverseur piloté (le nombre d'étages inverseurs intercalés entre ledit étage inverseur piloté et INV2 étant alors nul) et l'étage inverseur de commande INV4 est séparé de l'étage inverseur piloté par les étages inverseurs INV2 et INV3 (le nombre pair étant alors égal à deux).
Enfin on notera que la sortie OUT du circuit est prise directement à la sortie OUT3 15 du troisième étage inverseur INV3.
- Chaque étage inverseur peut être constitué d'un nombre non systématiquement égal de transistors PFET et NFET en série entre le premier et le second potentiel d'alimentation. Cela permet de décaler avantageusement la caractéristique de transfert du circuit à hystérésis par rapport à la moitié de la tension d'alimentation 20 VDD/2 ce qui peut être utile pour des applications spécifiques. L'exemple le plus simple consiste, dans le cadre de cette variante, à mettre par exemple deux NFET et un seul PFET en série entre l'alimentation et la masse pour la constitution d'un étage mverseur.
- Chaque étage inverseur peut également être réalisé au moyen d'un nombre 2 5 impair d'inverseurs élémentaires chaînés en série.
- Les potentiels de substrat des transistors du premier étage peuvent ne pas être les seuls à être contrôlés dynamiquement. Les potentiels de substrat des transistors autres que ceux du premier étage peuvent ainsi être soit laissés flottants, soit être connectés classiquement à la tension d'alimentation pour les PFET ou à la masse 3 0 pour les NFET, soit encore être commandés dynamiquement par un état du circuit situé en aval et plus particulièrement par le signal de sortie d'un étage inverseur situé en aval. De manière avantageuse, le circuit objet de l'invention comprend une pluralité d'étages inverseurs successivement chaînés fonctionnant de manière " imbriquée ", ce qui permet d'amplifier la commande de rétroaction. Les potentiels de substrat des transistors d'un étage inverseur autre que le dernier sont pour cela 5 pilotés par le signal de sortie de l'étage inverseur situé directement en aval dans la chaîne d'inverseurs et les potentiels de substrat des transistors du dernier étage inverseur sont soit flottants, soit fixés à une tension d'alimentation.
La figure 7 illustre, conjointement à la caractéristique d'une commande dissociée des prises substrat des transistors NFET et PFET, une telle imbrication des 10 étages inverseurs. Ainsi le potentiel de substrat du transistor PFET Pl du premier étage inverseur est piloté par la tension de sortie VOUT2p de l'inverseur INVP2 et le potentiel de substrat des transistors de l'inverseur INVP2 est piloté par la tension de sortie VOUT de l'inverseur INVP3. Symétriquement, le potentiel de substrat du transistor NFET NI du premier étage inverseur est piloté par la tension de sortie 15 VOUT2n de l'inverseur INVN2 et le potentiel de substrat des transistors de l'inverseur INVN2 est piloté par la tension de sortie VOUT de l'inverseur INVN3.
Bien entendu, l'invention n'est pas limitée aux modes de réalisation particuliers qui viennent d'être décrits, mais s'étend à toute bascule à hystérésis, inverseuse ou non, conforme à son esprit. En particulier, l'invention ne concerne pas 20 uniquement un circuit bascule à hystérésis mais s'étend à tout circuit intégré sur substrat semi-conducteur sur isolant, et notamment sur un substrat SOI, comprenant un tel circuit bascule à hystérésis objet de l'invention.
Claims (17)
1. Circuit bascule à hystérésis en technologie semi-conducteur sur isolant, 5 caractérisé en ce qu'il comprend au moins deux étages inverseurs CMOS, chaque étage inverseur étant constitué d'une première branche comprenant au moins un transistor à effet de champ à jonction canal P (PFET) en série entre un premier potentiel d'alimentation VDD et un noeud de sortie de l'étage inverseur et d'une seconde branche comprenant au moins un transistor à effet 10 de champ à jonction canal N (NFET) en série entre ledit noeud de sortie de l'étage inverseur et un second potentiel d'alimentation, lesdits transistors de chacun des étages inverseurs ayant leurs grilles connectées ensemble pour recevoir un signal d'entrée, l'entrée de chacun des inverseurs recevant directement ou indirectement le signal d'entrée dudit circuit, le signal de sortie 15 du circuit étant obtenu directement ou indirectement par le signal de sortie de l'un des étages inverseurs, et en ce que le potentiel de substrat de chacun des transistors d'au moins un étage inverseur, dit étage inverseur piloté, est piloté dynamiquement par un signal de commande issu dudit circuit.
2. Circuit selon la revendication 1, caractérisé en ce que les signaux de commande pilotant lesdits potentiels de substrat des transistors PFET et NFET d'au moins un étage inverseur piloté sont des signaux déterminés par des états du circuit situé en aval dudit étage inverseur piloté.
3. Circuit selon la revendication précédente, caractérisé en ce que lesdits signaux déterminés par des états du circuit situé en aval dudit étage inverseur piloté sont les signaux de sortie d'étages inverseurs, dits étages inverseurs de commande, situés en aval dudit étage inverseur piloté.
4. Circuit selon la revendication précédente, caractérisé en ce que lesdits étages inverseurs de commande sont séparés dudit étage inverseur piloté par un nombre pair ou nul d'étages inverseurs.
5. Circuit selon l'une des revendications 1 à 4, caractérisé en ce que les potentiels de substrat des transistors complémentaires PFET et NFET d'au moins un étage inverseur piloté sont pilotés par un même signal de commande.
6. Circuit selon l'une des revendications 1 à 4, caractérisé en ce que les 10 potentiels de substrat des transistors PFET d'au moins un étage inverseur piloté sont pilotés par un premier signal de commande et les potentiels de substrat des transistors NFET complémentaires desdits transistors PFET sont pilotés par un second signal de commande.
7. Circuit selon l'une des revendications 1 à 4, caractérisé en ce que les potentiels de substrat des transistors PFET d'au moins un étage inverseur piloté et les potentiels de substrat des transistors NFET complémentaires desdits transistors PFET sont tous pilotés par des signaux de commande différents.
8. Circuit selon l'une des revendications 1 à 4, caractérisé en ce que les potentiels de substrat des transistors d'au moins un étage inverseur piloté compris dans un regroupement d'au moins une paire de transistors complémentaires PFET et NFET sont pilotés par un même signal de commande.
9. Circuit selon l'une des revendications précédentes, caractérisé en ce que les transistors du premier étage inverseur ont leur potentiel de substrat piloté.
10. Circuit selon l'une des revendications précédentes, caractérisé en ce qu'il 3 0 comprend trois étages inverseurs.
11. Circuit selon la revendication précédente, caractérisé en ce que les deux premiers étages inverseurs sont chaînés de telle sorte que le signal de sortie du premier inverseur est appliqué à l'entrée du deuxième inverseur.
12. Circuit selon la revendication précédente, caractérisé en ce que le deuxième et le troisième étages inverseurs sont chaînés de telle sorte que le signal de sortie du deuxième inverseur est appliqué à l'entrée du troisième inverseur.
13. Circuit selon l'une des revendications précédentes, caractérisé en ce que seuls les potentiels de substrat des transistors du premier étage inverseur sont pilotés dynamiquement, les potentiels de substrat des transistors des étages inverseurs autres que le premier étage inverseur n'étant pas pilotés et étant soit laissés flottants soit fixés aux potentiels d'alimentation du circuit. 15
14. Circuit selon l'une des revendications 1 à 12, caractérisé en ce que les potentiels de substrat des transistors d'un étage inverseur autre que le dernier étage inverseur sont pilotés dynamiquement par le signal de sortie de l'étage inverseur situé directement en aval, les potentiels de substrat des transistors du 20 dernier étage inverseur étant soit laissés flottants soit fixés aux potentiels d'alimentation du circuit.
15. Circuit selon l'une des revendications précédentes, caractérisé en ce que le circuit bascule à hystérésis est un circuit Trigger de Schmitt. 25
16. Circuit selon l'une des revendications précédentes, caractérisé en ce qu'il est réalisé en technologie semi-conducteur sur isolant.
17. Circuit intégré sur substrat semi-conducteur sur isolant, caractérisé en ce 30 qu'il comprend au moins un circuit bascule à hystérésis selon l'une des
revendications précédentes.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102035511A (zh) * | 2010-11-02 | 2011-04-27 | 杭州士兰微电子股份有限公司 | 一种用于高压集成电路的延时电路 |
| FR2996386A1 (fr) * | 2012-10-01 | 2014-04-04 | St Microelectronics Sa | Comparateur integre a hysteresis, en particulier realise dans une technologie fd soi |
| EP2731266A1 (fr) * | 2012-11-13 | 2014-05-14 | Honeywell International Inc. | Circuit logique CMOS utilisant une polarisation de corps de liaison interne passive |
| EP2933920A1 (fr) * | 2012-12-17 | 2015-10-21 | Smarter Microelectronics (Guang Zhou) Co. Ltd. | Circuit à bascule de schmitt à bascule rapide de petite dimension utilisé pour un procédé silicium sur isolant |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005341354A (ja) * | 2004-05-28 | 2005-12-08 | Nec Electronics Corp | 半導体集積回路 |
| JP4981267B2 (ja) * | 2005-05-11 | 2012-07-18 | ルネサスエレクトロニクス株式会社 | 過熱検出回路 |
| KR20080086484A (ko) * | 2005-12-07 | 2008-09-25 | 디에스엠 솔루션즈, 인크. | 저전력 접합형 전계 효과 트랜지스터의 제조 및 동작 방법 |
| US20090237135A1 (en) * | 2008-03-21 | 2009-09-24 | Ravindraraj Ramaraju | Schmitt trigger having variable hysteresis and method therefor |
| EP2779450B1 (fr) * | 2013-03-14 | 2016-07-20 | Rohm Co., Ltd. | Procédé et appareil de génération de signal d'oscillation |
| US9385708B2 (en) * | 2014-03-17 | 2016-07-05 | Stmicroelectronics International N.V. | Methodology to avoid gate stress for low voltage devices in FDSOI technology |
| US9306550B2 (en) * | 2014-03-17 | 2016-04-05 | Stmicroelectronics International N.V. | Schmitt trigger in FDSOI technology |
| US9705482B1 (en) * | 2016-06-24 | 2017-07-11 | Peregrine Semiconductor Corporation | High voltage input buffer |
| US10748890B2 (en) * | 2017-03-31 | 2020-08-18 | Stmicroelectronics International N.V. | Negative voltage tolerant IO circuitry for IO pad |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608344A (en) * | 1995-10-19 | 1997-03-04 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| US6239649B1 (en) * | 1999-04-20 | 2001-05-29 | International Business Machines Corporation | Switched body SOI (silicon on insulator) circuits and fabrication method therefor |
| US6441663B1 (en) * | 2000-11-02 | 2002-08-27 | International Business Machines Corporation | SOI CMOS Schmitt trigger circuits with controllable hysteresis |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433602B1 (en) * | 2000-08-30 | 2002-08-13 | Lattice Semiconductor Corp. | High speed Schmitt Trigger with low supply voltage |
| US6566926B1 (en) * | 2002-06-25 | 2003-05-20 | Intel Corporation | Hysteretic self-biased amplifier |
| US6833749B2 (en) * | 2002-12-09 | 2004-12-21 | Honeywell International Inc. | System and method for obtaining hysteresis through body substrate control |
-
2003
- 2003-04-02 FR FR0304088A patent/FR2853474B1/fr not_active Expired - Fee Related
-
2004
- 2004-04-02 AT AT04725457T patent/ATE363766T1/de not_active IP Right Cessation
- 2004-04-02 US US10/551,588 patent/US20060232313A1/en not_active Abandoned
- 2004-04-02 WO PCT/IB2004/001402 patent/WO2004088844A1/fr active IP Right Grant
- 2004-04-02 EP EP04725457A patent/EP1611681B1/fr not_active Expired - Lifetime
- 2004-04-02 DE DE602004006734T patent/DE602004006734T2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608344A (en) * | 1995-10-19 | 1997-03-04 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| US6239649B1 (en) * | 1999-04-20 | 2001-05-29 | International Business Machines Corporation | Switched body SOI (silicon on insulator) circuits and fabrication method therefor |
| US6441663B1 (en) * | 2000-11-02 | 2002-08-27 | International Business Machines Corporation | SOI CMOS Schmitt trigger circuits with controllable hysteresis |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102035511A (zh) * | 2010-11-02 | 2011-04-27 | 杭州士兰微电子股份有限公司 | 一种用于高压集成电路的延时电路 |
| CN102035511B (zh) * | 2010-11-02 | 2013-04-24 | 杭州士兰微电子股份有限公司 | 一种用于高压集成电路的延时电路 |
| FR2996386A1 (fr) * | 2012-10-01 | 2014-04-04 | St Microelectronics Sa | Comparateur integre a hysteresis, en particulier realise dans une technologie fd soi |
| EP2731266A1 (fr) * | 2012-11-13 | 2014-05-14 | Honeywell International Inc. | Circuit logique CMOS utilisant une polarisation de corps de liaison interne passive |
| EP2933920A1 (fr) * | 2012-12-17 | 2015-10-21 | Smarter Microelectronics (Guang Zhou) Co. Ltd. | Circuit à bascule de schmitt à bascule rapide de petite dimension utilisé pour un procédé silicium sur isolant |
| EP2933920A4 (fr) * | 2012-12-17 | 2016-07-27 | Smarter Microelectronics Guang Zhou Co Ltd | Circuit à bascule de schmitt à bascule rapide de petite dimension utilisé pour un procédé silicium sur isolant |
Also Published As
| Publication number | Publication date |
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