CN102035511A - 一种用于高压集成电路的延时电路 - Google Patents

Abstract

本发明涉及一种用于高压集成电路的延时电路，由限窄延时电路、脉冲发生电路和电平转换电路组成，输入信号连接至限窄延时电路的输入端，限窄延时电路的输出端连接脉冲发生电路的输入端，脉冲发生电路的两输出端连接电平转换电路的两输入端，所述限窄延时电路用于在输入信号VIN的脉冲宽度较宽时，实现传统延时电路的功能，为输入信号VIN的上升沿产生延时TON，为输入信号脉冲VIN的下降沿产生延时TOFF，并使TON＞TOFF；并且能够在输入信号VIN的脉冲宽度较窄时，保证经过限窄延时电路后的信号的脉冲宽度不小于某一预定值TMIN。该电路能够确保低压区的输入信号都能成功传送至高压区，避免了高压集成电路发生误动作，从而能有效提高高压集成电路的可靠性。

Description

一种用于高压集成电路的延时电路

技术领域

本发明涉及延时电路和滤波电路技术，尤其涉及高压集成电路(HVIC)中的对输入信号的延时和滤波控制电路，该延时电路还涉及到高压集成电路中的高压DMOS技术。

背景技术

高压集成电路是一种带有欠压保护、逻辑控制等功能的栅极驱动电路，它将电力电子与半导体技术结合，逐渐取代传统的分立元件，越来越多地被应用在IGBT、大功率MOSFET的驱动领域。高压集成电路的核心部分是电平转换电路，该电路的功能是在同一晶圆上将对地0～15V的信号转换成对地600V～615V的信号。

因为应用场合的需要，输入信号进入高压集成电路内部后，通常需要一个延时电路对信号进行延时处理，该延时电路的作用是使输入信号的上升沿延时长于下降沿延时，处理后的信号进入脉冲发生电路，脉冲发生电路使信号的上升沿和下降沿分别产生一个脉冲去控制后续的电平转换电路中的高压DMOS的导通，从而使低压区的信号传入高压区。

但是，由于电路外部的干扰或者是由于输入信号中带有干扰信号，使输入信号中存在一些比噪声宽比通常的有效信号窄的脉冲，这些脉冲可能使高压集成电路的输出端产生持续的高电平而不能复位到低电平，从而导致高压集成电路产生误动作。

发明内容

本发明的目的在于解决现有技术的上述不足，提供一种用于高压集成电路的延时电路，即考虑更周全的针对高压集成电路的新型延时电路，该延时电路电路考虑到了复杂的应用场合，确保低压区的输入信号都能成功传送至高压区，避免了高压集成电路发生误动作，从而能有效提高高压集成电路的可靠性。

所述的一种用于高压集成电路的延时电路，由延时电路、脉冲发生电路和电平转换电路组成，所述延时电路是限窄延时电路，所述限窄延时电路由低压侧电源(VCC-GND)进行供电，输入信号连接至限窄延时电路的输入端，限窄延时电路的输出端连接脉冲发生电路的输入端，所述脉冲发生电路由低压侧电源(VCC-GND)进行供电，脉冲发生电路的两输出端连接电平转换电路的两输入端，所述电平转换电路由高压侧电源(VB-VS)进行供电。所述限窄延时电路用于在输入信号VIN的脉冲宽度较宽时，实现传统延时电路的功能，为输入信号脉冲VIN的上升沿产生延时TON，为输入信号脉冲VIN的下降沿产生延时TOFF，并使TON＞TOFF；并且能够在输入信号VIN的脉冲宽度较窄时，保证经过限窄延时电路后的脉冲信号宽度不小于某一预定值TMIN，TMIN是确保电平转换电路能正常工作，使信号能从低压区向高压区正确传送的最小信号宽度。

所述限窄延时电路的构成是输入信号VIN连接第一PMOS管和第一NMOS管的栅极，所述第一PMOS管的源极和衬底相连并接到VCC，所述第一NMOS管的源极和衬底相连并接到GND，第一PMOS管的漏极接到第一电阻的一端，第一NMOS管的漏极接到第二电阻的一端，所述第一电阻的另一端和所述第二电阻的另一端相连并接到第一电容的一端和施密特触发器的输入端，所述第一电容的另一端与GND相连，所述施密特触发器的输出端链接脉冲发生电路的输入端。

所述第一电阻阻值为RON、所述第二电阻阻值为ROFF，所述第一电容容值为C，施密特触发器的高电平触发电压为VTHVH、低电平触发电压为VTHVL。

当输入信号VIN的脉冲宽度较宽时：

$\mathrm{TON}=\mathrm{RON}\·C\·\ln \frac{\mathrm{VCC}}{\mathrm{VTHVL}}$

$\mathrm{TOFF}=\mathrm{ROFF}\·C\·\ln \frac{\mathrm{VCC}}{\mathrm{VCC}-\mathrm{VTHVH}}$

只要设置适当的RON、ROFF、VTHVL和VTHVH值，即可以做到TON＞TOFF。

当输入信号VIN的脉冲宽度较窄时：

设电压从VTHVL上升到VTHVH的时间间隔为TRA，则：

$\mathrm{TRA}=\mathrm{RON}\·C\·\ln \frac{\mathrm{VCC}-\mathrm{VTHVL}}{\mathrm{VCC}-\mathrm{VTHVH}}$

TRA即为输入信号经过所述限窄延时电路后的最窄宽度，设置适当的RON、VTHVL和VTHVH值，即可保证TRA等于所述某一预定值TMIN，从而保证信号在低压区与高压区间的顺利传送。

所述的某一预定值TMIN由电源VS从0上升到600V的时间TVS、脉冲发生电路在信号上升沿所产生的脉冲的脉冲宽度TPLUSE_ON与在信号下降沿产生的脉冲的脉冲宽度TPLUSE_OFF的不一致性因素决定，设TPLUSE_ON与TPLUSE_OFF的设计值为TPLUSE，则TMIN一般可设置为：

①当TVS≥1.3×TPLUSE时：

TMIN＝TVS-0.7×TPLUSE+20ns

②当TVS＜1.3×TPLUSE时：

TMIN＝0.6×TPLUSE+20ns

所述脉冲发生电路的作用是在输入端信的上升沿到来时，在第一输出端产生一个脉冲宽度为所述TPLUSE_ON的高脉冲信号，其余时间第一输出端为低电平；在输入端信号的下降沿到来时，在第二输出端产生一个脉冲宽度为所述TPLUSE_OFF的高脉冲信号，其余时间第二输出端为低电平。

所述电平转换电路的作用是将低压区的信号传输进高压区。

对于当前流行的半导体工艺，TPLUSE_ON、TPLUSE_OFF的设计值TPLUSE与实际值的误差可以控制在±30％，即TPLUSE_ON与TPLUSE_OFF间的最大偏差可控制在0.6×TPLUSE：

①当TVS≥1.3×TPLUSE时，说明TVS一定大于TPLUSE_ON和TPLUSE_OFF，由于TMIN＝TVS-0.7×TPLUSE+20ns，即使TPLUSE_OFF＝0.7×TPLUSE，都能保证起码有20ns的TPLUSE_OFF落在TVS以外，从而使TPLUSE_OFF不会被TVS淹没，一般来说20ns已经足以让所述电平转换电路正常动作。

②当TVS＜1.3×TPLUSE时，说明TVS与TPLUSE_ON和TPLUSE_OFF的大小关系不确定，但是只要保证TMIN＝0.6×TPLUSE+20ns，则即使TPLUSE_ON＝1.3×TPLUSE，TPLUSE_OFF＝0.7×TPLUSE，都能够保证TPLUSE_OFF有起码20ns不被TVS和TPLUSE_ON淹没，20ns已经足以让所述电平转换电路正常动作。

本发明的有益效果在于：限窄延时电路的引入，确保了进入电平转换电路的信号的宽度为一个不小于TMIN的值，只要TMIN选择恰当，即可保证低压区的信号顺利传进高压区，避免了高压集成电路产生输出端持续为高电平而不能复位到低电平的误动作，从而有效提高高压集成电路的可靠性。

附图说明

图1高压集成电路中的传统延时电路结构图；

图2传统延时电路信号从VIN传送到ON_OUT、OFF_OUT的波形的示意图；

图3VS迅速从0变成600V时，高压DMOS管漏极的波形的示意图；

图4VS迅速从0变成600V时，高压岛内各点的波形的示意图；

图5宽度较窄的输入信号经过传统延时电路后的波形的示意图；

图6下降沿脉冲TPLUSE_OFF被TVS淹没的示意图；

图7下降沿脉冲TPLUSE_OFF被上升沿脉冲TPLUSE_ON淹没的示意图；

图8本发明用于高压集成电路中的延时电路框图；

图9使用本发明的延时电路后，TVS与TPLUSE_ON和TPLUSE_OFF间的第一时序关系图；

图10使用本发明的延时电路后，TVS与TPLUSE_ON和TPLUSE_OFF间的第二时序关系图；

图11本发明用于高压集成电路中的延时电路结构图；

图12本发明的延时电路和脉冲发生电路的波形示意图。

具体实施例

以以下结合附图对本发明内容进一步说明。

图1高压集成电路中的传统延时电路结构图。如图1所示，目前应用于高压集成电路的延时电路结构图，为了方便说明高压集成电路信号从低压区传向高压区的工作原理，图1中还包含了后续的脉冲发生电路和电平转换电路。

所述延时电路116由低压侧电源(VCC-GND)供电，输入信号VIN连接第一PMOS管101和第一NMOS管102的栅极，所述第一PMOS管101的源极和衬底相连并接到VCC，所述第一NMOS管102的源极和衬底相连并接到GND，第一PMOS管101的漏极接到第一电阻103的一端，第一NMOS管102的漏极接到第二电阻104的一端，所述第一电阻103的另一端和所述第二电阻104的另一端相连并接到第一电容105的一端和第一非门117的输入端，所述第一电容105的另一端与GND相连，所述第一非门117的输出端连接脉冲发生电路106的输入端。

所述脉冲发生电路106的作用是：

在输入端信号的上升沿到来时，在第一输出端产生一个高脉冲信号，其余时间第一输出端为低电平；

在输入端信号的下降沿到来时，在第二输出端产生一个高脉冲信号，其余时间第二输出端为低电平。

电平转换电路115由第一高压DMOS管107、第二高压DMOS管108和高压区100组成；所述脉冲发生电路106的第一输出端与所述第一高压DMOS管107的栅极相连，第一高压DMOS管107的源极和衬底相连并接到GND，第一高压DMOS管107的漏极进入所述高压区100；所述脉冲发生电路106的第二输出端与所述第二高压DMOS管108的栅极相连，第二高压DMOS管108的源极和衬底相连并接到GND，第二高压DMOS管108的漏极进入所述高压区100；所述高压区100由高压侧电源(VB-VS)供电；所述第一高压DMOS管107的漏极进入高压区100后与第三电阻109的一端、第一二极管111的阴极、第二非门113的输入端相连，所述第三电阻109的另一端与VB相连，所述第一二极管111的阳极与VS相连，所述第二非门113的输出端分别进入第一与非门118和第二与非门119的一个输入端；所述第二高压DMOS管108的漏极进入高压区100后与第四电阻110的一端、第二二极管112的阴极、第三非门114的输入端相连，所述第四电阻110的另一端与VB相连，所述第二二极管112的阳极与VS相连，所述第三非门114的输出端分别进入所述第一与非门118和第三与非门120的一个输入端；第一与非门118的输出端分别进入所述第二与非门119和所述第三与非门120的另一个输入端，第二与非门119的输出端连接第四非门121的输入端，第三与非门120的输出端连接第五非门122的输入端，所述第四非门121的输出端记为ON_OUT，所述第五非门122的输出端记为OFF_OUT。

图1所示的延时电路及其后续脉冲发生电路、电平转换电路的工作方式为：

(1)当VIN从低电平开始变为高电平，上升沿到来，所述第一PMOS管101截止而所述第一NMOS管102导通，此时所述第一电容105通过所述第二电阻104、所述第一NMOS管102放电，经过一段时间后，V200电压达到所述第一非门117的阈值VTHV，将这段时间记为TON，第一非门117的输出端V205迅速从低电平变成高电平，经过所述脉冲发生电路106后，在脉冲发生电路106第一输出端V201产生一个将脉冲宽度记为TPLUSE_ON的脉冲信号而脉冲发生电路106第二输出端V202保持低电平；V201的脉冲信号使所述第一高压DMOS管107导通并在其漏极V203产生相对于高压侧电源的低电平脉冲，从而在第二非门113的输出端V206产生相对于高压侧电源的高电平脉冲；V202的低电平使所述第二高压DMOS管108截止，其漏极V204保持高电平，所述第三非门114的输出端V207保持低电平，于是所述第一与非门118的输出端V208保持高电平；所述第二与非门119的一个输入端为高脉冲，另一个输入端为高电平，因此其输出端V209为一个低脉冲，经过所述第四非门121后，在ON_OUT产生高脉冲；所述第三与非门120的一个输入端为低电平，另一个输入端为高电平，因此其输出端V210为一个高电平，经过所述第五非门122后，OFF_OUT保持低电平。

(2)当VIN从高电平开始变为低电平，下降沿到来，所述第一PMOS管101导通而所述第一NMOS管102截止，此时所述VCC通过所述第一PMOS管101、所述第一电阻103向所述第一电容105充电，经过一段时间后，V200电压达到所述第一非门117的阈值VTHV，将这段时间记为TOFF，第一非门117的输出端V205迅速从高电平变成低电平，经过所述脉冲发生电路106后，在脉冲发生电路106第二输出端V202产生一个将脉冲宽度记为TPLUSE_OFF的脉冲信号而脉冲发生电路106第一输出端V201保持低电平；V202的脉冲信号使所述第二高压DMOS管108导通并在其漏极V204产生相对于高压侧电源的低电平脉冲，从而在第三非门114的输出端V207产生相对于高压侧电源的高电平脉冲；V201的低电平使所述第一高压DMOS管107截止，其漏极V203保持高电平，所述第二非门113的输出端V206保持低电平，于是所述第一与非门118的输出端V208保持高电平；所述第三与非门120的一个输入端为高脉冲，另一个输入端为高电平，因此其输出端V210为一个低脉冲，经过所述第五非门122后，在OFF_OUT产生高脉冲；所述第二与非门119的一个输入端为低电平，另一个输入端为高电平，因此其输出端V209为一个高电平，经过所述第四非门121后，ON_OUT保持低电平。

图2传统延时电路信号从VIN传送到ON_OUT、OFF_OUT时各点的波形变化示意图。

设所述第二电阻104阻值为RON、所述第一电阻103阻值为ROFF，所述第一电容105容值为C，则：

$\mathrm{TON}=\mathrm{RON}\·C\·\ln \frac{\mathrm{VCC}}{\mathrm{VTHV}}$

$\mathrm{TOFF}=\mathrm{ROFF}\·C\·\ln \frac{\mathrm{VCC}}{\mathrm{VCC}-\mathrm{VTHV}}$

只要设置适当的RON、ROFF、VTHV值，即可以做到TON＞TOFF。

而之所以不能直接用延时后的信号来控制高压DMOS的通断，而要通过脉冲发生器产生脉冲信号进行控制，是因为所述高压侧供电电源的负端VS会对GND在0V～600V之间变化：当ON_OUT出现高电平脉冲后，VS会迅速从0变成600V，并一直保持600V不变直到OFF_OUT出现高电平脉冲后，VS迅速才从600V变成0，并一直保持0不变直到ON_OUT出现高电平脉冲，如此往复。这一过程中，高压侧供电电源的正端VB会保持对VS的电压15V不变。当VS的电压较高时，如果输入信号高电平持续时间很长，而高压DMOS管在整个输入信号高电平时间内都导通，会造成功耗过大，一方面是供电条件不允许，另一方面也很可能造成电路过热烧毁。

图3VS迅速从0变成600V时，高压DMOS管漏极的波形的示意图。图3描述了在VS迅速从0变成600V时，V203和V204的波形图。VS电压在ON_OUT的高电平的作用下从0开始上升，V203和V204会以和VS几乎相同的电压值(由于第一二极管111和第二二极管112的存在，V203和V204比VS低大概0.7V)跟随VS上升，经过TVS时间，待VS达到对GND电压600V稳定下来后，V203和V204的电压才上升到与VB一致，而VB则在整个过程中都与VS保持15V的电压差。

图4VS迅速从0变成600V时，高压岛内各点的波形的示意图。如图4所示，VTHV1和VHTV2分别表示第二非门113和第三非门114的阈值电压，一般会设计成尽量一致，TVSR表示从VS开始上升使V203和V204电压被拉低到VS到VS上升完毕后V203和V204电压回到后续非门阈值的时间。在TVSR时间内，无论第一高压DMOS管107和第二高压DMOS管108的状态是导通还是截至，V203和V204的电压值都几乎等于VS，即第二非门113和第三非门114的输入端同时为低电平，从而导致ON_OUT和OFF_OUT同时为低电平。

通常情况下，所述延时TON、TOFF，都是百纳秒量级，所述脉冲信号TPLUSE_ON和TPLUSE_OFF也是百纳秒量级并且会将其值尽量设计成一致，VS从0上升到600V的时间记为TVS，TVS一般为百纳秒级别(TVSR略大于TVS)，VIN信号一般是微秒量级。

在实际使用中，我们发现，在某些应用场合，高压集成电路的输入信号VIN会是一些百纳秒级量级的宽度较窄的信号，这些信号有可能是一些频率较慢的噪声，也有可能是一些频率较快有用信号，这些信号无法进行直接滤波处理，因此高压集成电路特别是高速高压集成电路的一般做法是：十纳秒量级的信号才认为是噪声进行过滤，对百纳秒量级的信号，即使是噪声，它们也不会对后续的负载造成负面影响，因此都让它们进行正常动作。这时，就有可能产生下降沿信号失效的情况。

图5宽度较窄的输入信号经过传统延时电路后的波形的示意图。图6下降沿脉冲TPLUSE_OFF被TVS淹没的示意图。图7下降沿脉冲TPLUSE_OFF被上升沿脉冲TPLUSE_ON淹没的示意图。

如图5所示，当一个宽度记为TIN的百纳秒级输入信号到来时，如果TIN的宽度只是略大于上升沿延时TON，V200的电压略低于第一非门117的阈值电压VTHV后就开始上升，则会在V205产生一个宽度很窄的高电平脉冲，此脉冲宽度记为TIN0，其中：

TIN0≈TIN-TON

因为脉冲发生电路106的作用，V201会在窄脉冲TIN0的上升沿产生脉冲宽度为TPLUSE_ON的脉冲信号，V202会在窄脉冲TIN0的下降沿产生脉冲宽度为TPLUSE_OFF的脉冲信号，两者产生的时间差为TIN0；虽然在设计上总是希望TPLUSE_ON和TPLUSE_OFF的宽度达到一致，但是由于布线、工艺等原因，有纳秒乃至十纳秒级的误差也属于正常现象。由于TIN的值是随机的，它可以与TON非常接近，因此TIN0可以是十纳秒级别甚至是纳秒级别的信号。TPLUSE_ON使ON_OUT产生高电平从而使VS从0开始上升到600V，正如前面分析，在VS的上升时间TVS内，无论第一高压DMOS管107和第二高压DMOS管108的状态是导通还是截至，ON_OUT和OFF_OUT会恒为低电平，即这时如果有TPLUSE_ON信号或者TPLUSE_OFF信号，这些信号都会失效，因此，在以下两种情况下，会使下降沿信号TPLUSE_OFF失效：

①当TVS≥TPLUSE_OFF+TIN0

如图6所示，这时的TPLUSE_OFF信号会淹没在TVS时间内，第二高压DMOS管108的导通未能让OFF_OUT产生高电平，从而使下降沿信号失效；

②当TVS＜TPLUSE_OFF+TIN0，但TPLUSE_ON≥TPLUSE_OFF+TIN0

如图7所示，这时的TPLUSE_OFF的信号虽然没有被TVS淹没，但是由于VS上升完毕后，V201和V202仍同时为高电平，第一高压DMOS管107和第二高压DMOS管108处于同时导通的状态，这时V206和V207同样会出现图4中同时为高电平的情况，由于TPLUSE_ON≥TPLUSE_OFF+TIN0，第二高压DMOS管108将比第一高压DMOS管107更早结束导通状态，因此在第二高压DMOS管108导通的时间内，OFF_OUT都一直保持在低电平，从而使下降沿信号失效。

图8本发明的延时电路框图。如图8所示，所述的一种用于高压集成电路的延时电路，由限窄延时电路801、脉冲发生电路802和电平转换电路803组成。

所述限窄延时电路801由低压侧电源(VCC-GND)进行供电，输入信号连接至限窄延时电路801的输入端，限窄延时电路801的输出端连接脉冲发生电路802的输入端，所述脉冲发生电路802由低压侧电源(VCC-GND)进行供电，脉冲发生电路802的两输出端连接电平转换电路803的两输入端，所述电平转换电路803由高压侧电源(VB-VS)进行供电。

所述限窄延时电路801的作用是为输入信号VIN的上升沿产生延时TON，为输入信号VIN的下降沿产生延时TOFF，并且能够使在输入信号较小时，输出信号的脉冲宽度不低于某一预定值TMIN。

所述的某一预定值TMIN由电源VS从0上升到600V的时间TVS、脉冲发生电路802在信号上升沿所产生的脉冲的脉冲宽度TPLUSE_ON与在信号下降沿产生的脉冲的脉冲宽度TPLUSE_OFF的不一致性因素决定，设TPLUSE_ON与TPLUSE_OFF的设计值为TPLUSE，则TMIN一般可设置为：

①当TVS≥1.3×TPLUSE时：

TMIN＝TVS-0.7×TPLUSE+20ns

②当TVS＜1.3×TPLUSE时：

TMIN＝0.6×TPLUSE+20ns

所述脉冲发生电路802的作用是在输入端信号的上升沿到来时，在第一输出端产生一个脉冲宽度为所述TPLUSE_ON的高脉冲信号，其余时间第一输出端为低电平；在输入端信号的下降沿到来时，在第二输出端产生一个脉冲宽度为所述TPLUSE_OFF的高脉冲信号，其余时间第二输出端为低电平。

所述电平转换电路803的作用是将低压区的信号传输进高压区。

对于当前流行的半导体工艺，TPLUSE_ON、TPLUSE_OFF的设计值TPLUSE与实际值的误差可以控制在±30％，即TPLUSE_ON与TPLUSE_OFF间的最大偏差可控制在0.6×TPLUSE 。

图9使用本发明的延时电路后，TVS与TPLUSE_ON和TPLUSE_OFF间的第一时序关系图。

图10使用本发明的延时电路后，TVS与TPLUSE_ON和TPLUSE_OFF间的第二时序关系图。

①当TVS≥1.3×TPLUSE时，如图9所示，TVS一定大于TPLUSE_ON和TPLUSE_OFF，由于TMIN＝TVS-0.7×TPLUSE+20ns，即使TPLUSE_OFF＝0.7×TPLUSE，都能保证起码有20ns的TPLUSE_OFF落在TVS以外，从而使TPLUSE_OFF不会被TVS淹没，一般来说20ns已经足以让所述电平转换电路803正常动作。。

②当TVS＜1.3×TPLUSE时，如图10所示，TVS与TPLUSE_ON和TPLUSE_OFF的大小关系不确定，但是只要保证TMIN＝0.6×TPLUSE+20ns，则即使TPLUSE_ON＝1.3×TPLUSE，TPLUSE_OFF＝0.7×TPLUSE，都能够保证TPLUSE_OFF有起码20ns不被TVS和TPLUSE_ON淹没，20ns已经足以让所述电平转换电路803正常动作。

限窄延时电路801的引入，确保了信号的宽度为一个不小于TMIN的值，只要TMIN选择恰当，即可保证低压区的信号顺利传进高压区。

图11本发明用于高压集成电路中的延时电路。图12本发明的延时电路和脉冲发生电路的波形示意图。如图11所示，一种用于高压集成电路的延时电路由限窄延时电路801、脉冲发生电路802和电平转换电路803组成：

所述限窄延时电路801由低压侧电源(VCC-GND)供电，输入信号VIN连接第一PMOS管804和第一NMOS管805的栅极，所述第一PMOS管804的源极和衬底相连并接到VCC，所述第一NMOS管805的源极和衬底相连并接到GND，第一PMOS管804的漏极接到第一电阻806的一端，第一NMOS管805的漏极接到第二电阻807的一端，所述第一电阻806的另一端和所述第二电阻807的另一端相连并接到第一电容800的一端和施密特触发器808的输入端，所述第一电容800的另一端与GND相连，所述施密特触发器808的输出端链接脉冲发生电路802的输入端。

所述脉冲发生电路802的作用是：

在输入端信号的上升沿到来时，在第一输出端产生一个脉冲宽度为TPLUSE_ON的高脉冲信号，其余时间第一输出端为低电平；

在输入端信号的下降沿到来时，在第二输出端产生一个脉冲宽度为TPLUSE_OFF的高脉冲信号，其余时间第二输出端为低电平；

所述TPLUSE_ON和所述TPLUSE_OFF的值一般情况下尽量保持一致。

电平转换电路803由第一高压DMOS管809、第二高压DMOS管810和高压区811组成；所述脉冲发生电路802的第一输出端与所述第一高压DMOS管809的栅极相连，第一高压DMOS管809的源极和衬底相连并接到GND，第一高压DMOS管809的漏极进入高压区811；所述脉冲发生电路802的第二输出端与所述第二高压DMOS管810的栅极相连，第二高压DMOS管810的源极和衬底相连并接到GND，第二高压DMOS管810的漏极进入高压区811；所述高压区811由高压侧电源(VB-VS)供电；所述第一高压DMOS管809的漏极进入高压区811后与第三电阻812的一端、第一二极管814的阴极、第一非门816的输入端相连，所述第三电阻812的另一端与VB相连，所述第一二极管814的阳极与VS相连，所述第一非门816的输出端分别进入第一与非门818和第二与非门819的一个输入端；所述第二高压DMOS管810的漏极进入高压区811后与第四电阻813的一端、第二二极管815的阴极、第二非门817的输入端相连，所述第四电阻813的另一端与VB相连，所述第二二极管815的阳极与VS相连，所述第二非门817的输出端分别进入所述第一与非门818和所述第三与非门820的一个输入端；第一与非门818的输出端分别进入第二与非门819和第三与非门820的另一个输入端，第二与非门819的输出端连接第三非门821的输入端，第三与非门820的输出端连接第四非门822的输入端，第三非门821的输出端记为ON_OUT，第四非门822的输出端记为OFF_OUT。

关于脉冲发生电路和电平转换电路的工作原理在上面已经阐述，本处重点说明限窄延时电路的工作原理。

限窄延时电路有两个作用：

①在输入信号VIN较宽时，实现传统延时电路的功能：为输入信号VIN的上升沿产生延时TON，为输入信号VIN的下降沿产生延时TOFF，并使TON＞TOFF；

②在输入信号VIN较窄时，保证能经过限窄延时电路的信号宽度不小于TMIN。

设所述第一电阻806阻值为RON、所述第二电阻807阻值为ROFF，所述第一电容800容值为C，施密特触发器的高电平触发电压为VTHVH、低电平触发电压为VTHVL。

当信号VIN较宽时：

$\mathrm{TON}=\mathrm{RON}\·C\·\ln \frac{\mathrm{VCC}}{\mathrm{VTHVL}}$

$\mathrm{TOFF}=\mathrm{ROFF}\·C\·\ln \frac{\mathrm{VCC}}{\mathrm{VCC}-\mathrm{VTHVH}}$

只要设置适当的RON、ROFF、VTHVL和VTHVH值，即可以做到TON＞TOFF。

当信号VIN较窄时：

如图12所示，设电压从VTHVL上升到VTHVH的时间间隔为TRA，则：

$\mathrm{TRA}=\mathrm{RON}\·C\·\ln \frac{\mathrm{VCC}-\mathrm{VTHVL}}{\mathrm{VCC}-\mathrm{VTHVH}}$

即使在V900刚好越过VTHVL时输入信号VIN的下降沿随即到来，也能保证TMIN略大于TRA，设置适当的RON、VTHVL和VTHVH值，即可保证TMIN达到所需的宽度，从而保证信号在低压区与高压区间的顺利传送。

应该理解到的是，上述实施例只是对本发明的说明，而不是对本发明的限制，任何不超出本发明实质精神范围内的发明创造，例如，如果不使用施密特触发器，而使用其它能够保证信号宽度不小于某一数值的电路，均落入本发明的保护范围之内。

Claims (4)

1.一种用于高压集成电路的延时电路，由延时电路、脉冲发生电路和电平转换电路组成，其特征在于：所述延时电路是限窄延时电路(801)，由低压侧电源(VCC-GND)进行供电，输入信号连接至限窄延时电路(801)的输入端，限窄延时电路(801)的输出端连接脉冲发生电路(802)的输入端，所述脉冲发生电路(802)由低压侧电源(VCC-GND)进行供电，脉冲发生电路(802)的两输出端连接电平转换电路(803)的两输入端，所述电平转换电路(803)由高压侧电源(VB-VS)进行供电，所述限窄延时电路(801)用于在输入信号VIN的脉冲宽度较宽时，实现传统延时电路的功能，为输入信号脉冲VIN的上升沿产生延时TON，为输入信号脉冲VIN的下降沿产生延时TOFF，并使TON＞TOFF；并且能够在输入信号VIN的脉冲宽度较窄时，保证经过限窄延时电路(801)后的脉冲信号宽度不小于某一预定值TMIN，TMIN是确保电平转换电路能正常工作，使信号能从低压区向高压区正确传送的最小信号宽度。

2.如权利要求1所述的一种用于高压集成电路的延时电路，其特征在于：所述限窄延时电路(801)由低压侧电源供电，所述低压侧电源的正端为VCC、负端为GND，所述限窄延时电路(801)的构成是输入信号VIN端连接第一PMOS管(804)和第一NMOS管(805)的栅极，所述第一PMOS管(804)的源极和衬底相连并接到VCC，所述第一NMOS管(805)的源极和衬底相连并接到GND，第一PMOS管(804)的漏极接到第一电阻(806)的一端，第一NMOS管(805)的漏极接到第二电阻(807)的一端，所述第一电阻(806)的另一端和所述第二电阻(807)的另一端相连并接到第一电容(800)的一端和施密特触发器(808)的输入端，所述第一电容(800)的另一端与GND相连，所述施密特触发器(808)的输出端链接脉冲发生电路(802)的输入端。

3.如权利要求2所述的一种用于高压集成电路的延时电路，其特征在于：所述第一电阻(806)阻值为RON、所述第二电阻(807)阻值为ROFF，所述第一电容(800)容值为C，施密特触发器的高电平触发电压为VTHVH、低电平触发电压为VTHVL。

当输入信号VIN的脉冲宽度较宽时，它们之间满足如下关系：

$\mathrm{TON}=\mathrm{RON}\·C\·\ln \frac{\mathrm{VCC}}{\mathrm{VTHVL}}$

$\mathrm{TOFF}=\mathrm{ROFF}\·C\·\ln \frac{\mathrm{VCC}}{\mathrm{VCC}-\mathrm{VTHVH}}$

只要设置适当的RON、ROFF、VTHVL和VTHVH值，即可以做到TON＞TOFF。

当输入信号VIN的脉冲宽度较窄时：

设电压从VTHVL上升到VTHVH的时间间隔为TRA，则：

$\mathrm{TRA}=\mathrm{RON}\·C\·\ln \frac{\mathrm{VCC}-\mathrm{VTHVL}}{\mathrm{VCC}-\mathrm{VTHVH}}$

TRA即为输入信号经过所述限窄延时电路后的最窄宽度，设置适当的RON、VTHVL和VTHVH值，即可保证TRA等于所述某一预定值TMIN，从而保证信号在低压区与高压区间的顺利传送。

4.如权利要求3所述的一种用于高压集成电路的延时电路，其特征在于：所述的某一预定值TMIN由电源VS从0上升到600V的时间TVS、脉冲发生电路(802)在信号上升沿所产生的脉冲的脉冲宽度TPLUSE_ON与在信号下降沿产生的脉冲的脉冲宽度TPLUSE_OFF的不一致性因素决定，设TPLUSE_ON与TPLUSE_OFF的设计值为TPLUSE，，则TMIN一般可设置为：

①当TVS≥1.3×TPLUSE时：

TMIN＝TVS-0.7×TPLUSE+20ns；

②当TVS＜1.3×TPLUSE时：

TMIN＝06×TPLUSE+20ns。

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