CN112438020A - 半导体装置、延迟电路和相关方法 - Google Patents

Abstract

用于在有源模式期间从施加到半导体装置的RC延迟电路的输入信号生成延迟的输出信号的方法和设备。所述RC延迟电路配置为在备用模式期间响应于复位信号而在节点上上拉电压电平。

Description

半导体装置、延迟电路和相关方法

技术领域

本文公开的实施例涉及半导体装置。更具体地，本文公开的实施例涉及用于将RC延迟电路与复位信号并入的装置和方法。

背景技术

半导体装置中感兴趣的变化通常分为三种不同的类型：工艺变化(P)、电压变化(V)和温度变化(T)。这些变化共同包含PVT变化。半导体通常包括阻容(RC)延迟电路，以将延迟引入控制信号，从而减轻对PVT变化的依赖性，尤其是对于阵列控制时序调整。由于负载的RC时间常数，驱动反相器的输出变得倾斜，并且输出反相器也决定RC延迟跳变点。因此，根据反相器的负偏置温度不稳定性(NBTI)应力退化，反相器的输出时序可能容易受到其PMOS阈值电压(Vth)波动的影响，表现为阈值电压的增加和随之而来的MOSFET漏极电流的减少。

图1是用于存储器阵列的控制信号的常规RC延迟电路100的示意图。RC延迟电路100包括串联耦合在一起以接收输入信号DELAY_IN并生成延迟的输出信号DELAY_OUT的反相器。具体地，RC延迟电路100包括彼此串联耦合的第一反相器102、第二反相器104、第一RC负载反相器106、第三反相器116、第四反相器118、第二RC负载反相器120、第五反相器130和第六反相器132。第一RC负载反相器106和第二RC负载反相器120具有如下将讨论的RC时间常数，而其它反相器102、104、116、118、130、132不具有与之相关联的RC时间常数。

第一RC负载反相器106包括第一晶体管108和第二晶体管110，该第一晶体管和该第二晶体管之间具有电阻器112。第一RC负载反相器106的输出(节点A)也耦合到电容器114，该电容器与电阻器112一起为节点A上的输出信号提供RC时间常数。第三反相器116和第四反相器118可以串联耦合在第一RC负载反相器106的输出和第二RC负载反相器120的输入之间。

第二RC负载反相器120包括第一晶体管122和第二晶体管124，该第一晶体管和该第二晶体管之间具有电阻器126。第二RC负载反相器120的输出(节点C)也耦合到电容器128，该电容器与电阻器126一起为节点C上的输出信号提供RC时间常数。第二RC负载反相器120的输出也可以耦合到第五反相器130和第六反相器132。

图2是时序图200，示出了在没有NBTI应力退化的情况下，图1的每个输入(DELAY_IN)、输出(DELAY_OUT)和各种内部节点的波形。RC延迟电路100可以根据以下模式操作：激活模式和预充电模式。激活模式可以由输入信号DELAY_IN被断言来定义。备用模式可以由输入信号DELAY_IN被取消断言来定义。

在操作中，响应于输入信号DELAY_IN从低切换到高，节点A上的第一RC负载反相器106的输出可以从高切换到低。节点A上的信号根据第一RC负载反相器106的电阻器112和电容器114的RC时间常数而倾斜。此外，节点C上的第二RC负载反相器120的输出可以从低切换到高。节点C上的信号也根据第二RC负载反相器120的电阻器126和电容器128的时间常数而倾斜。输出信号DELAY_OUT根据不同反相器级确定的延迟从低切换到高。输出信号DELAY_OUT的延迟时序可以由延迟级数确定。

图3是时序图300，示出了在NBTI应力退化的情况下，图1的每个输入(DELAY_IN)、输出(DELAY_OUT)和各种内部节点的波形。反相器116内的PMOS晶体管可能由于NBTI应力而退化，因为节点A在激活备用状态期间为低。结果，节点B的上升时序可能由于PMOS阈值电压Vth偏移而延迟。反相器130内的PMOS晶体管也可能退化；然而，节点D的下降时序大致相同，因为节点D的下降时序可能由反相器130的NMOS晶体管支配。

发明内容

在一个实施例中，半导体装置包含：第一延迟电路和第二延迟电路，该第一延迟电路和该第二延迟电路串联耦合在半导体装置的延迟路径中的第一节点和第二节点之间，并且该第一延迟电路和该第二延迟电路之间具有第三节点；以及第三电路，该第三电路耦合到第三节点并且配置为响应于检测到信号已经通过第一节点和第三节点而对第三节点充电。

在另一个实施例中，一种RC延迟电路包含：第一RC负载反相器，该第一RC负载反相器包括：第一晶体管和第二晶体管，该第一晶体管和该第二晶体管可操作地耦合为具有公共输入和公共输出节点的反相器；电阻器，该电阻器可操作地耦合在第一晶体管和第二晶体管之间；电容器，该电容器可操作地耦合在输出节点处；以及延迟元件，该延迟元件耦合在第一RC负载反相器的输出节点处，该第一RC负载反相器配置为对从第一RC负载反相器接收的信号执行反相器操作。RC延迟电路配置为在备用模式期间响应于复位信号而上拉第一RC负载晶体管的输出节点的电压电平。

在另一个实施例中，一种操作半导体装置的方法包含：在延迟路径中具有多个延迟级的RC延迟电路处接收输入信号；在RC延迟电路的激活模式期间生成延迟的输出信号；以及在RC延迟电路的备用模式期间，响应于复位信号而将延迟路径的至少一个节点拉至电压电平。

附图说明

图1是用于存储器阵列的控制信号的常规RC延迟电路的示意图。

图2是时序图，示出了图1的每个输入、输出和各种内部节点的波形。

图3是时序图，示出了在NBTI应力退化的情况下，图1的每个输入(DELAY_IN)、输出(DELAY_OUT)和各种内部节点的波形。

图4是根据本公开实施例的用于存储器阵列的控制信号的RC延迟电路的示意图。

图5是时序图，示出了图4的每个输入、输出和各种内部节点的波形。

图6是根据本公开另一个实施例的用于存储器阵列的控制信号的RC延迟电路的示意图。

图7是时序图，示出了图6的每个输入、输出、复位信号Rf和各种内部节点的波形。

图8是根据本公开另一个实施例的用于存储器阵列的控制信号的RC延迟电路的示意图。

图9是时序图，示出了图8的每个输入(DELAY_IN)、输出(DELAY_OUT)、复位信号Rf1、复位信号Rf2和各种内部节点的波形。

图10是根据本公开另一个实施例的用于存储器阵列的控制信号的RC延迟电路的示意图。

图11是时序图，示出了图10的每个输入(DELAY_IN)、输出(DELAY_OUT)、复位信号Rf1、复位信号Rf2、复位信号Rf3和各种内部节点的波形。

图12是根据本公开实施例的半导体装置的简化示意框图。

具体实施方式

下面描述用于向控制信号添加延迟的设备和方法。例如，DRAM阵列控制信号可以使用RC延迟电路来稳定。本公开中的RC延迟可以配置有具有复位功能的与非门，以减少NBTI应力退化。在备用模式期间，可以通过与非门中的上拉晶体管(例如，PMOS晶体管)利用复位信号将RC延迟中的一或多个节点预充电到电压电平。本公开的实施例可以包括半导体装置，该半导体装置包含：第一延迟电路和第二延迟电路，该第一延迟电路和该第二延迟电路串联耦合在半导体装置的延迟路径中的第一节点和第二节点之间，并且该第一延迟电路和该第二延迟电路之间具有第三节点；以及第三电路，该第三电路耦合到第三节点并且配置为响应于检测到信号已经通过第一节点和第三节点而对第三节点充电。在一些实施例中，第三电路可以配置为在信号到达第二节点之前开始对第三节点充电。一些实施例，第一电路可以配置为响应于该信号而将第三节点的电压从第一电压改变为第二电压，并且第三电路可以配置为通过对第三节点充电而将第三节点的电压从第二电压改变为第一电压。

以下描述提供了具体细节，诸如大小、形状、材料成分和取向，以便提供对本公开实施例的全面描述。然而，本领域普通技术人员将理解，本公开的实施例可以在不一定采用这些具体细节的情况下实施。本文呈现的附图仅用于说明的目的，并不意味着是任何特定部件、结构、装置、波形或系统的实际视图。附图不一定按比例绘制。

如本文所使用的，术语“包含”、“包括”、“含有”、“特征在于”及同义词是包括性的或开放式的术语，不排除附加的、未引用的元素或方法动作，还包括更具限制性的术语“由……组成”和“基本由……组成”及其同义词。如本文所使用的，关于材料、结构、特征或方法行为的术语“可以”表示这是预期用于实施本公开的实施例，并且此类术语优先于更具限制性的术语“是”使用，以避免任何暗示，即应当或必须排除可与其结合使用的其它兼容材料、结构、特征和方法。

如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文清楚地另外指示。

如本文所使用的，术语“配置的”和“配置”指的是至少一个结构和至少一个设备中的一或多个的大小、形状、材料成分、取向和布置，以便于以预定方式操作一或多个结构和设备。

如本文所使用的，术语“基本上”指的是给定的参数、性质或条件，并且包括本领域普通技术人员将理解的程度，即给定的参数、性质或条件满足一定程度的变化，诸如在可接受的制造公差内。举例来说，根据基本上满足的特定参数、性质或条件，该参数、性质或条件可以满足至少90.0％，至少95.0％，至少99.0％，或者甚至至少99.9％。

如本文所使用的，涉及信号的术语“断言”是指其中信号触发第一动作或第一组动作的情况，而术语“取消断言”是指其中信号触发第二动作或第二组动作的相反情况。

应理解，本文使用诸如“第一”、“第二”等名称对元件的任何引用并不限制那些元件的数量或顺序，除非明确说明了此类限制。相反，这些名称在本文中可以用作区分两个或更多个元件或元件实例的便利方法。因此，对第一元件和第二元件的引用并不意味着在那里只能使用两个元件，或者第一元件必须以某种方式在第二元件之前。此外，除非另有说明，否则一组元件可以包含一或多个元件。

在说明书中，为了清楚起见，参考附图，相同或相似的元件由相同或相似的附图标记标识。

本公开的实施例包括一种RC延迟电路，该RC延迟电路包含第一RC负载反相器，该第一RC负载反相器包括：第一晶体管和第二晶体管，该第一晶体管和该第二晶体管可操作地耦合为具有公共输入和公共输出节点的反相器；电阻器，该电阻器可操作地耦合在第一晶体管和第二晶体管之间；电容器，该电容器可操作地耦合在输出节点处；以及延迟元件，该延迟元件耦合在第一RC负载反相器的输出节点处，该第一RC负载反相器配置为对从第一RC负载反相器接收的信号执行反相器操作。RC延迟电路配置为在备用模式期间响应于复位信号而上拉第一RC负载晶体管的输出节点的电压电平。在一些实施例中，复位信号可以是来自控制器的外部信号。在其它实施例中，复位信号可以在RC延迟电路内部生成。

图4是根据本公开实施例的用于存储器阵列的控制信号的RC延迟电路400的示意图。延迟电路400包括一系列耦合在一起的中间电路(也称为“延迟元件”)，以接收输入信号DELAY_IN并且生成延迟的输出信号DELAY_OUT。具体地，RC延迟电路400的延迟元件包括第一与非门402和第二与非门404，该第一与非门和该第二与非门可操作地耦合到具有RC时间常数的第一RC负载反相器406。第一与非门402的输出可以在节点A处耦合到第二与非门404的输入中的一个。第二与非门404的输出可以在节点B处耦合到第一RC负载反相器406的输入。与非门402、404的另一个输入可以是复位信号Rf。

第一RC负载反相器406包括耦合在一起作为反相器的第一晶体管408(例如，PMOS晶体管)和第二晶体管410(例如，NMOS晶体管)，它们的栅极耦合到公共端以接收输入信号。第一晶体管408和第二晶体管410之间耦合有电阻器414。第一RC负载反相器406的输出(节点C)也耦合到电容器416，该电容器与电阻器414一起为节点C上的输出信号提供RC时间常数。第三晶体管412(例如，NMOS晶体管)也可以是与第一晶体管408和第二晶体管410耦合的第一RC负载反相器406的一部分，该第一晶体管和该第二晶体管可以用于使能第一RC负载反相器406。作为一个示例，第三晶体管412可以耦合在第一晶体管408和第二晶体管410之间，诸如电阻器414和第二晶体管410之间。在一些实施例中，第三晶体管412可以耦合在第二晶体管410和电源的低压侧(例如，地)之间。控制第一RC负载反相器406的第三晶体管412的输入可以是复位信号Rf。

另一个晶体管418(例如，PMOS晶体管)可以耦合到节点C处的输出。控制耦合在VDD与节点C之间的晶体管418的输入也可以是复位信号Rf。因此，当晶体管418由复位信号Rf使能时，节点C上的电压电平可以预充电(即，设置、上拉)到VDD或提供的其它电压电平。结果，晶体管418可以配置为被使能，使得节点C在信号到达节点F之前开始充电。

第三与非门420和第四与非门422可以串联耦合在第一RC负载反相器406的输出与第二RC负载反相器424的输入之间。第三与非门420的输出可以在节点D处耦合到第四与非门422的输入中的一个。第四与非门422的输出可以在节点E处耦合到第二RC负载反相器424的输入。与非门420、422的另一个输入可以是复位信号Rf。

第二RC负载反相器424包括第一晶体管426(例如，PMOS晶体管)和第二晶体管428(例如，NMOS晶体管)，该第一晶体管和该第二晶体管之间具有电阻器432。第三晶体管430(例如，NMOS晶体管)也可以耦合在第一晶体管426与第二晶体管428之间，诸如电阻器432和第二晶体管428之间。第二RC负载反相器424的输出(节点F)也耦合到电容器434，该电容器与电阻器432一起为节点F上的输出信号提供RC时间常数。控制第二RC负载反相器424的第三晶体管430的输入可以是复位信号Rf。另一个晶体管436(例如，PMOS晶体管)可以耦合到节点F处的输出。控制耦合在VDD和节点C之间的晶体管436的输入也可以是复位信号Rf。第二RC负载反相器424的输出可以在节点F处耦合到第六与非门438的输入，该第六与非门的输出在节点G处耦合到反相器440的输入，以生成延迟的输出信号DELAY_OUT。第六与非门438的另一个输入也可以是复位信号。因此，延迟路径内的每个节点可以响应于复位信号RF而复位到VDD电平，以减轻NBTI应力退化，如以下所讨论的。尽管将电源电压(VDD)描述为上拉电压电平，但是也可以预期其它电压电平，包括外围电压(VPERI)、阵列电压(VARY)或一些其它参考电压。

本公开的实施例进一步包括一种操作半导体装置的方法，该方法包含：在延迟路径中具有多个延迟级的RC延迟电路处接收输入信号；在RC延迟电路的激活模式期间生成延迟的输出信号；以及在RC延迟电路的备用模式期间，响应于复位信号而将延迟路径的至少一个节点拉至电压电平。

图5是时序图500，示出了图4的每个输入(DELAY_IN)、输出(DELAY_OUT)、复位信号Rf和各种内部节点的波形。RC延迟电路400可以根据以下模式操作：激活模式、激活备用模式、预充电模式和预充电备用模式。激活模式可以由输入信号DELAY_IN被断言，同时复位信号Rf也被断言来定义。激活备用模式可以由输入信号DELAY_IN被断言，同时复位信号Rf被取消断言来定义(即，根据本实施方式触发复位功能)。预充电模式可以由输入信号DELAY_IN被取消断言，同时复位信号Rf被断言来定义。预充电备用模式可以由输入信号DELAY_IN被取消断言，同时复位信号Rf也被取消断言来定义(即，根据本实施方式触发复位功能)。

在操作中，响应于输入信号DELAY_IN激活模式并且从低切换到高(并且复位信号Rf设置为高)，节点A处的输出从高切换到低，节点B的输出从低切换到高，节点C处的输出从高切换到低，节点D处的输出从低切换到高，节点E处的输出从高切换到低，节点F处的输出从低切换到高，节点G处的输出从高切换到低，延迟的输出信号DELAY_OUT从低切换到高。因此，每个节点处的输出在低到高之间交替，这意味着图4的每个与非门在功能上作为反相器工作，根据延迟元件级的数量向延迟的输出信号DELAY_OUT添加一定量的延迟。节点C和F上的信号分别根据第一RC负载反相器406和第二RC负载反相器424的RC时间常数而倾斜。输出信号DELAY_OUT根据不同反相器级确定的延迟从低切换到高。

在激活备用状态模式下，复位信号Rf可以从高切换到低。响应于复位信号Rf从高切换到低，RC延迟路径中的每个节点(例如，节点A-G)可以耦合到VDD，导致每个节点被设置为高。在这种情况下，节点A、C、E和G可以从低切换到高，而节点B、D和F可以保持为高。Rf将RC延迟中的每个节点设为高。由于这种响应于复位信号Rf的复位功能，可以在RC延迟路径的每个节点处减小(例如，基本上或消除)NBTI应力。

响应于输入信号DELAY_IN和复位信号Rf各自被消除断言，预充电模式可以类似地使不同的节点在整个RC延迟电路中在低与高之间交替。预充电备用模式也可能导致RC延迟路径中的每个节点(如节点A-G)耦合到VDD。在这种情况下，节点B、D和F可以从低切换到高，而节点A、C、E和G可以保持为高。由于这种响应于复位信号Rf的复位功能，可以在RC延迟路径的每个节点处减小(例如，基本上或消除)NBTI应力。

图6是根据本公开另一个实施例的用于存储器阵列的控制信号的RC延迟电路600的示意图。RC延迟电路600可以包括一系列耦合在一起的延迟元件，以接收输入信号DELAY_IN并且生成延迟的输出信号DELAY_OUT。虽然在图6中示出了其它电路元件，为电容元件提供了用于RC时间常数的附加电路，但是描述的重点是延迟路径的延迟元件。具体地，就保留相同数字标记的那些元件而言，RC延迟电路600的延迟元件可以配置为类似于图4的延迟元件。在图6中，反相器602、604、622、638分别取代了与非门402、404、422、438(图4)。结果，与非门420是延迟路径中通过接收作为输入的复位信号Rf而配置有复位功能的唯一与非门。晶体管418耦合到具有复位功能的节点C。在图6中，晶体管418的输入可以耦合到节点E，节点E具有响应由与非门420接收的复位信号Rf的信号。结果，即使晶体管418没有直接接收复位信号Rf，该晶体管也可以响应于复位信号Rf而被间接使能。在操作中，复位信号Rf可以导致节点D、E和C在备用模式期间被拉到VDD，以减轻节点C上的NBTI应力。通过在延迟路径中使用反相器和仅一个与非门，相对于图4，图6的延迟元件的物理布局面积可以减小。

图6和图4之间可能存在附加的微小差异，包括第一RC负载反相器406和第二RC负载反相器424，该第一RC负载反相器包括两个电阻器614、615，该第二RC负载反相器包括两个电阻器632、633。此外，图6示出复位信号Rf可能源自另一个信号，诸如上电信号(如PwrupRst)。

图7是时序图700，示出了图6的每个输入(DELAY_IN)、输出(DELAY_OUT)、复位信号Rf和各种内部节点的波形。如上所讨论的，RC延迟电路600可以根据以下模式操作：激活模式、激活备用模式、预充电模式和预充电备用模式。

在操作中，响应于输入信号DELAY_IN进入激活模式并且从低切换到高(并且复位信号Rf设置为高)，节点A处的输出从高切换到低，节点B的输出从低切换到高，节点C处的输出从高切换到低，节点D处的输出从低切换到高，节点E处的输出从高切换到低，节点F处的输出从低切换到高，节点G处的输出从高切换到低，延迟的输出信号DELAY_OUT从低切换到高。因此，每个节点的输出在低到高之间交替。节点C和F上的信号分别根据第一RC负载反相器406和第二RC负载反相器424的RC时间常数而倾斜。由于晶体管的阈值电压Vth和从节点C和F接收的倾斜输入，节点D和G可能稍微倾斜。

响应于复位信号Rf，节点D、E和C在备用模式期间被拉到VDD，以减轻节点C上的NBTI应力。具体地，节点C由节点E的下降沿设置为高，节点D由复位信号Rf的下降沿设置为高。当节点E变低时，从节点B到节点C的第一阶级延迟可以完成，使得节点C和节点D两者都能够被复位为高(例如，VDD)。节点C处的NBTI应力可以通过节点复位功能最小化，因为除了延迟旨在激活的时段，节点C被拉高。

图8是根据本公开另一个实施例的用于存储器阵列的控制信号的RC延迟电路800的示意图。RC延迟电路800可以包括一系列耦合在一起的延迟元件，以接收输入信号DELAY_IN并且生成延迟的输出信号DELAY_OUT。虽然在图8中示出了其它电路元件，为电容元件提供了用于RC时间常数的附加电路，但是描述的重点是延迟路径的延迟元件。具体地，就保留相同数字标记的那些元件而言，RC延迟电路800的延迟元件可以配置为类似于图4的延迟元件。在图8中，反相器602、604分别取代了与非门402、404(图4)。结果，与非门420、422、438位于延迟路径中，并且通过接收作为输入的第一复位信号Rf1或第二复位信号Rf2来配置有复位功能。晶体管418也可以通过接收第一复位信号Rf1耦合到具有复位功能的节点C。当被使能时，晶体管418可以在备用模式期间将节点C上的电压预充电(即，设置、上拉)到电压电平VDD或其它电压电平，以减轻节点C上的NBTI应力。结果，响应于复位信号Rf1、Rf2，节点C至H上的NBTI应力退化可以减少。不同的节点可以由不同的复位信号Rf1、Rf2控制，而上面讨论的一些实施例可以由相同的复位信号控制。此外，应注意，复位信号Rf1、Rf2可以在RC延迟电路800内部生成，而不是从外部控制器接收的单独信号。例如，第一复位信号Rf1和第二复位信号Rf2可以源自输入信号或修改的输入信号和RC延迟电路800的输出节点(节点H)。第二复位信号Rf2可以是第一复位信号Rf1的稍微延迟的版本。

图8和图4之间可能存在附加的微小差异，包括输入信号DELAY_IN在由RC延迟电路接收为修改的输入信号DELAY_IND之前可能经过多个延迟元件。类似地，延迟的输出信号也可以由与非门生成，该与非门由输入信号DELAY_IN和RC延迟电路800的输出节点(节点H)控制。

图9是时序图900，示出了图8的每个输入(DELAY_IN)、输出(DELAY_OUT)、复位信号Rf1、复位信号Rf2和各种内部节点的波形。

在操作中，节点B至H被预充电到电压电平(例如，VDD)，两个复位信号Rf1、Rf2都为低。响应于输入信号DELAY_IN进入激活模式并且从低切换到高(复位信号Rf1设为高)，节点A处的输出从低切换到高，节点B的输出从高切换到低。第二延迟信号Rf2可以比第一延迟信号Rf1稍微延迟。结果，节点C处的输出在VDD被预充电，并且响应于第二复位信号Rf2从高降低到低，节点D处的输出从低增加到高，节点E处的输出从高切换到低，节点F处的输出从低切换到高，节点G处的输出从高切换到低，延迟的输出信号DELAY_OUT从低切换到高。节点C、D、F和G上的信号根据RC时间常数倾斜。当倒数第二个信号(节点H)从低切换到高时，复位信号Rf1和Rf2分别设置为低，并且有一些门延迟。第一复位信号Rf1的下降沿复位节点C和节点F。第二复位信号Rf2的下降沿复位节点E和G。复位信号Rf1和Rf2的复位功能可以使RC延迟路径中的每个节点在激活和预充电备用状态期间都被设置为高，以减轻NBTI应力。

图10是根据本公开另一个实施例的用于存储器阵列的控制信号的RC延迟电路1000的示意图。除了一或多个或非门代替一或多个与非门之外，RC延迟电路1000可以类似于图8的实施例。具体地，或非门1038(图10)通过在节点F处接收作为或非门1038的输入中的一个的信号来代替耦合到第二RC负载反相器424的输出的与非门638(图8)。此外，响应于作为第一复位信号Rf1的反相版本的第三复位信号Rf3，晶体管1036(例如，NMOS晶体管)可以耦合到节点F处的输出，作为用于或非门1038的下拉晶体管。

图11是时序图1100，示出了图10的每个输入(DELAY_IN)、输出(DELAY_OUT)、复位信号Rf1、复位信号Rf2、复位信号Rf3和各种内部节点的波形。在操作中，当节点F从低转换到高时，节点F由RC时间常数倾斜。结果，节点G的跳变点由NMOS晶体管1036的阈值电压Vth支配(与PMOS晶体管的阈值电压Vth相反)。节点G的转变时序可能容易受到PBTI(正偏置温度不稳定性)应力的影响。为了减轻节点F处的PBTI应力，引入了第三复位信号Rf3和或非门1038。结果，配置有用于第一级的与非门和用于第二级的或非门的RC延迟电路1000可以表现对NBTI和PBTI退化的可靠性。

本公开的实施例进一步包括半导体装置，该半导体装置在用于半导体装置的控制信号的延迟路径中包含RC延迟电路。该RC延迟电路包括在其输出节点上表现RC时间常数的至少一个RC负载反相器，其中该RC延迟电路配置为响应于复位信号将输出节点上拉至电压电平。

图12是根据本公开实施例的半导体装置1200的简化示意框图。半导体装置1200可以配置为动态随机存取存储器(DRAM)装置或其它类型的存储器装置。在一些实施例中，半导体装置1200可以并入包括处理器、存储器装置、I/O装置等的电子系统(例如，计算系统)中。在进一步的实施例中，半导体装置1200可以并入结合处理器和存储器装置的所谓的片上系统(SoC)中。在另外的其它实施例中，大量半导体装置1200可以并入和/或制造在半导体晶片内，半导体装置随后被分割成半导体管芯。

半导体装置1200包括时钟生成电路1202、命令/地址(C/A)解码器1204、行控制电路1206、列控制电路1208、存储器单元阵列1210、行解码器1212、读出放大器(SA)1214、列解码器1216、数据输入/输出单元1218、模式寄存器/测试模式寄存器(MRS/TMRS)1220和控制电路1222。半导体装置1200可以进一步包括时钟端子(CK、/CK和CKE)、控制信号端子(/CS和CA0至CA9)和数据端子(DQ0至DQn)。

时钟生成电路1202可以配置为基于通过时钟端子从外部提供的时钟信号CK和/CK以及时钟使能信号CKE来生成要在半导体装置1200中的电路中使用的内部时钟信号ICK。

C/A解码器1204可以配置为接收可以通过控制信号端子从外部装置提供的芯片选择信号/CS和命令/地址信号CA0至CA9，并且生成各种内部控制信号。各种内部控制信号可以包括激活命令ACT、读/写命令R/W、预充电命令PRE、自动刷新命令REF、模式寄存器设置命令MRS、内部地址信号X_add(内部行地址信号)和Y_add(内部列地址信号)等。

MRS/TMRS 1220可以配置为响应于从C/A解码器1204提供的模式寄存器设置命令MRS而生成操作模式信号MS和测试模式信号TM。

控制电路1222接收从C/A解码器1204提供的内部控制信号ACT、R/W、PRE或REF，以及从MRS/TMRS 1220提供的操作模式信号MS。控制电路1222可以配置为生成行操作控制信号/RAS和列操作控制信号/CAS。

行控制电路1206基于内部行地址信号X_add、行操作控制信号/RAS和测试模式信号TM，将字线控制信号WLcnt和内部行地址信号X_add提供给行解码器1212。行控制电路1206与MRS/TMRS 1220(特别是测试模式寄存器TMRS)和控制电路1222一起作为字线选择操作控制单元操作，以用于选择存储器单元阵列1210的字线(WL)。行解码器1212基于字线控制信号WLcnt和内部行地址信号X_add，从字线中选择由内部行地址信号X_add指定的字线WL，并且控制所选择的字线WL。

列控制电路1208接收内部地址信号Y_add和列操作控制信号/CAS，并且将包括行地址Y_add的行解码器控制信号Y_cnt提供给列解码器1216。

存储器单元阵列1210包括字线WL、位线BL和存储器单元MC。字线WL和位线BL也可以称为“存取线”。存储器单元可以排列成阵列并且位于字线WL和位线BL之间的交叉点。

读出放大器1214包括耦合到相应位线BL的读出放大器电路。根据从控制电路1222提供的行操作控制信号/RAS，将读出放大器电路控制到激活状态或非激活状态。处于激活状态的读出放大器电路将从存储器单元MC读取的数据放大到相应的位线BL。

列解码器1216选择性地将由多个读出放大器电路的内部列地址信号Y_add指定的读出放大器电路耦合到数据输入/输出单元1218。

数据输入/输出单元1218通过数据端子DQ将从读出放大器电路提供的读取数据输出到外部。数据输入/输出单元1218还通过列解码器1216和读出放大器1214将通过数据端子DQ从外部提供的写数据提供给存储器单元阵列1210。

一或多个控制信号的生成可以包括用上面参考图4-11讨论的RC延迟电路增加延迟。具体地，根据本公开的实施例，半导体装置1200内的行控制电路1206、列控制电路1208、控制电路1222和/或其它元件可以包括一或多个具有复位功能的RC延迟电路。

如本领域普通技术人员将理解的，本公开的方法和设备的实施例提供了一种在备用操作模式期间具有显著降低的NBTI退化的RC延迟电路，以减轻NBTI应力并提供高可靠性。

虽然已经结合附图描述了某些说明性实施例，但是本领域普通技术人员将认识到并且理解，本公开所涵盖的实施例不限于本文明确示出和描述的那些实施例。相反，在不脱离本公开所涵盖的实施例的范围的情况下，可以对本文所描述的实施例进行许多添加、删除和修改，诸如下文所要求的那些，包括法律等同物。此外，来自一个公开的实施例的特征可以与另一个公开的实施例的特征相结合，同时仍然涵盖在本公开的范围内。

Claims (21)

1.一种半导体装置，包含：

第一延迟电路和第二延迟电路，所述第一延迟电路和所述第二延迟电路串联耦合在所述半导体装置的延迟路径中的第一节点和第二节点之间，并且所述第一延迟电路和所述第二延迟电路之间具有第三节点；以及

第三电路，所述第三电路耦合到所述第三节点并且配置为响应于检测到信号已经通过所述第一节点和所述第三节点而对所述第三节点充电。

2.根据权利要求1所述的半导体装置，其中所述第三电路配置为在所述信号到达所述第二节点之前开始对所述第三节点充电。

3.根据权利要求1所述的半导体装置，其中所述第一电路配置为响应于所述信号而将所述第三节点的电压从第一电压改变为第二电压，所述第三电路配置为通过对所述第三节点充电将所述第三节点的所述电压从所述第二电压改变为所述第一电压。

4.根据权利要求1所述的半导体装置，其中所述第一电路包含反相器，所述反相器包括耦合在第一电压节点与所述第三节点之间的第一晶体管、耦合到第二电压节点的第二晶体管以及耦合在所述第二晶体管和所述第三节点之间的电阻器。

5.根据权利要求4所述的半导体装置，其中所述第二电路包含附加反相器，所述附加反相器包括耦合在所述第二电压节点和所述第二节点之间的第三晶体管、耦合到所述第一电压节点的第四晶体管以及耦合在所述第四晶体管和所述第二节点之间的附加电阻器。

6.根据权利要求1所述的半导体装置，其中所述第一延迟电路和所述第二延迟电路每个都包括RC延迟电路，所述RC延迟电路包括至少一个RC负载反相器，所述至少一个RC负载反相器在其各自的输出节点上表现RC时间常数。

7.根据权利要求6所述的半导体装置，其中每个RC延迟电路包括：

第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管可操作地耦合为反相器，所述第一晶体管和所述第二晶体管之间具有电阻器；以及

电容器，所述电容器与所述输出节点可操作地耦合。

8.根据权利要求7所述的半导体装置，其中每个RC延迟电路进一步包括可操作地耦合在所述电阻器和所述第二晶体管之间的第三晶体管，所述第三电阻器耦合到作为其输入的复位信号。

9.根据权利要求6所述的半导体装置，进一步包含：与非门，所述与非门与作为所述与非门的第一输入的所述第三节点以及作为所述与非门的第二输入的复位信号可操作地耦合。

10.根据权利要求9所述的半导体装置，进一步包含串联耦合在所述延迟路径中的反相器，所述反相器不表现RC时间常数。

11.根据权利要求6所述的半导体装置，进一步包含：或非门，所述或非门与作为所述或非门的第一输入的所述第三节点以及作为所述或非门的第二输入的复位信号可操作地耦合。

12.根据权利要求1所述的半导体装置，进一步包含：

存储器阵列；

行控制电路；以及

列控制电路，其中所述第一延迟电路和所述第二延迟电路并入所述行控制电路或所述列控制电路中的一个中，所述行控制电路或所述列控制电路耦合到所述存储器阵列。

13.一种RC延迟电路，包含：

第一RC负载反相器，所述第一RC负载反相器包括：

第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管可操作地耦合为具有公共输入和公共输出节点的反相器；

电阻器，所述电阻器可操作地耦合在所述第一晶体管和所述第二晶体管之间；以及

电容器，所述电容器可操作地耦合在所述输出节点处；以及

延迟元件，所述延迟元件耦合在所述第一RC负载反相器的所述输出节点处，所述第一RC负载反相器配置为对从所述第一RC负载反相器接收的信号执行反相器操作，

其中所述RC延迟电路配置为在备用模式期间响应于复位信号而上拉所述第一RC负载晶体管的所述输出节点的电压电平。

14.根据权利要求13所述的RC延迟电路，其中所述延迟元件包括不表现RC时间常数的反相器。

15.根据权利要求13所述的RC延迟电路，其中所述延迟元件包括与非门，所述与非门配置为在激活模式期间响应于所述复位信号执行反相器操作。

16.根据权利要求13所述的RC延迟电路，其中所述备用模式是备用激活模式或备用预充电模式中的一个。

17.根据权利要求13所述的RC延迟电路，其中所述第一RC负载反相器进一步包括可操作地耦合在所述第一晶体管和所述第二晶体管之间的第三晶体管，所述第三晶体管配置为响应于所述复位信号而被使能。

18.一种操作半导体装置的方法，所述方法包含：

在延迟路径中具有多个延迟级的RC延迟电路处接收输入信号；

在所述RC延迟电路的激活模式期间生成延迟的输出信号；以及

在所述RC延迟电路的备用模式期间，响应于复位信号而将所述延迟路径的至少一个节点拉至电压电平。

19.根据权利要求18所述的方法，其中生成所述延迟的输出信号包括：

通过第一RC负载反相器施加第一延迟，所述第一RC负载反相器在第一节点上表现第一时间常数；以及

通过第二RC负载反相器施加第二延迟，所述第二RC负载反相器在第二节点上表现第二时间常数。

20.根据权利要求19所述的方法，进一步包含响应于相同的复位信号而将所述第一节点和所述第二节点设置为电压电平。

21.根据权利要求19所述的方法，进一步包含响应于不同的复位信号而将所述第一节点和所述第二节点设置为电压电平。

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