CN106936414B - 上电复位电路 - Google Patents

上电复位电路 Download PDF

Info

Publication number
CN106936414B
CN106936414B CN201511024343.2A CN201511024343A CN106936414B CN 106936414 B CN106936414 B CN 106936414B CN 201511024343 A CN201511024343 A CN 201511024343A CN 106936414 B CN106936414 B CN 106936414B
Authority
CN
China
Prior art keywords
inverter
circuit
output end
power supply
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201511024343.2A
Other languages
English (en)
Other versions
CN106936414A (zh
Inventor
常祥岭
李鹏
谢雪松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Beiling Co Ltd
Original Assignee
Shanghai Beiling Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Beiling Co Ltd filed Critical Shanghai Beiling Co Ltd
Priority to CN201511024343.2A priority Critical patent/CN106936414B/zh
Publication of CN106936414A publication Critical patent/CN106936414A/zh
Application granted granted Critical
Publication of CN106936414B publication Critical patent/CN106936414B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

Landscapes

  • Electronic Switches (AREA)

Abstract

本发明公开了一种上电复位电路，包括：2VTH电平检测电路、电源分压和迟滞比较电路、逻辑电路以及计数器；2VTH电平检测电路用于检测电源电压是否大于VTHN+VTHP；电源分压和迟滞比较电路用于产生电源电压分压，比较电源电压分压是否大于所述芯片的bandgap电压；逻辑电路用于在电源电压大于VTHN+VTHP且电源电压分压大于bandgap电压时启动计数器开始计数，所述计数器还与时钟连接，延时第一时长后复位信号由低电平释放到高电平。本发明弥补了现有的上电复位电路无法在慢速上电过程和快速上电过程均产生上电复位信号的不足，满足了在慢速上电过程和快速上电过程都能有效产生上电复位信号的需求。

Description

上电复位电路
技术领域
本发明属于电子技术领域，尤其涉及一种上电复位电路。
背景技术
芯片上电时需要产生复位信号将内部寄存器复位，常用的上电复位电路有电容电阻结构和电平触发结构。电容电阻结构利用电容电阻乘积的时间常数做延迟产生复位信号，优点是上电过程结束后不消耗功耗，缺点是无法在慢速上电过程中产生复位信号；电平触发结构将电源电压的分压电压与芯片内部bandgap电压做比较，当电源电压分压电压大于bandgap(带隙基准)电压后释放上电复位信号，其优点是可以精确设置释放复位信号对应的电源电压，缺点是在快速上电过程中bandgap电压的建立时间长，无法正常产生上电复位信号。
发明内容
本发明要解决的技术问题是为了克服现有的上电复位电路无法在慢速上电过程和快速上电过程均产生上电复位信号的缺陷，提供一种在慢速上电过程和快速上电过程都能有效产生上电复位信号且可靠性高和抗干扰能力强的上电复位电路。
本发明是通过以下技术方案解决上述技术问题的：
本发明提供一种上电复位电路，用于在芯片上电过程中产生复位信号，其点是，包括：2VTH电平检测电路、电源分压和迟滞比较电路、逻辑电路以及计数器；
2VTH电平检测电路用于检测电源电压是否大于VTHN(NMOS的开启电压)+VTHP(PMOS的开启电压)，并输出用于表征检测结果的第一信号；
电源分压和迟滞比较电路用于产生电源电压分压，比较电源电压分压是否大于所述芯片的bandgap电压，并输出用于表征比较结果的第二信号；
逻辑电路用于接收所述第一信号和所述第二信号，并在所述电源电压大于VTHN+VTHP且所述电源电压分压大于所述bandgap电压时启动计数器开始计数，所述计数器还与时钟连接，延时第一时长后复位信号由低电平释放到高电平。
其中，所述复位信号用于将内部数字电路复位，所述复位信号由低电平释放到高电平即表示上电复位过程结束；bandgap电压由芯片的Bandgap电路产生得到，一般芯片内部都会有Bandgap电路产生基准电压或基准电流。本技术方案通过同时检测电源电压是否大于VTHN+VTHP以及电源电压分压是否大于所述芯片的bandgap电压的混合方式产生复位信号，满足在慢速上电过程和快速上电过程都能有效产生上电复位信号的需求，具有可靠性高，抗干扰能力强的优点。
较佳地，所述逻辑电路包括与门；
所述与门的两个输入端分别与所述2VTH电平检测电路的输出端和所述电源分压和迟滞比较电路的输出端连接，所述与门的输出端与所述去毛刺电路的输入端连接，所述去毛刺电路的输出端与所述计数器的输入端连接。
其中，所述与门的一个输入端分别与所述2VTH电平检测电路的输出端连接，用于接收所述第一信号；所述与门的另一个输入端分别与所述电源分压和迟滞比较电路的输出端连接，用于接收所述第二信号；所述与门的输出端与所述去毛刺电路的输入端连接，所述去毛刺电路能够提高上电复位电路的抗干扰能力，过滤掉错误的干扰脉冲后启动计数器开始计数。
较佳地，所述上电复位电路还包括斯密特电路；
所述斯密特电路的输入端与所述2VTH电平检测电路的输出端连接，所述斯密特电路的输出端与所述与门的一个输入端连接。
其中，所述斯密特电路能够去除信号翻转过程中出现的干扰。
较佳地，所述斯密特电路包括第一斯密特触发器和第一反相器；
所述第一斯密特触发器的输入端与所述2VTH电平检测电路的输出端连接，所述第一斯密特触发器的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端与所述与门的输入端连接。
较佳地，所述去毛刺电路包括延时电路、RS触发器、与非门、或非门、第四反相器和第五反相器；
所述与门的输出端输出第三信号，所述第三信号通过所述延时电路产生第四信号，所述第三信号和所述第四信号输入所述与非门的两个输入端以及所述或非门的两个输入端，所述与非门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端输出第五信号，所述或非门的输出端输出第六信号，所述第五信号和所述第六信号输入所述RS触发器的两个输入端，所述RS触发器的输出端与第五反相器的输入端连接，所述第五反相器的输出端与所述计数器的输入端连接。
其中，所述去毛刺电路通过延时电路和RS触发器的共同作用，可以去除输入信号上小于时间延时t的正脉冲和负脉冲，提高上电复位电路的抗干扰能力，时间延时t的大小由延时电路决定。
较佳地，所述延时电路包括第二斯密特触发器、第六反相器、第七反相器、第八反相器、第二电容、第三电容、第四电容和第五电容；
所述第三信号输入所述第二斯密特触发器的输入端，所述第二斯密特触发器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第七反相器的输入端连接，所述第七反相器的输出端与所述第八反相器的输入端连接，所述第八反相器的输出端输出所述第四信号；
所述第二电容的一端接入电源，另一端接于所述第六反相器的输出端与第七反相器的输入端之间；
所述第三电容的一端接入电源，另一端接于所述第七反相器的输出端与第八反相器的输入端之间；
所述第四电容的一端接地，另一端接于所述第六反相器的输出端与第七反相器的输入端之间；
所述第五电容的一端接地，另一端接于所述第七反相器的输出端与第八反相器的输入端之间。
较佳地，所述2VTH电平检测电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和第一电容；
第一PMOS管的栅极接地，第一PMOS管的源极接电源，第一PMOS管的漏极分别与第二PMOS的栅极和第一NMOS的漏极连接；
第二PMOS管的源极接电源，第二PMOS管的漏极与第二NMOS管的漏极连接；
第一NMOS管的栅极与第一NMOS的漏极连接，第一NMOS管的源极接地；
第二NMOS管的栅极接电源，第二NMOS管的源极接地；
第一电容接于第一PMOS管的源极和漏极之间；
第二PMOS管的漏极与第二NMOS管的漏极作为所述2VTH电平检测电路的输出端。
本技术方案中，2VTH电平检测电路当电源电压小于VTHN+VTHP时输出的第一信号为低电平；当电源电压大于VTHN+VTHP时输出的第一信号为高电平。其中，所述第一电容能够提高电路在快速上电过程中的反应速度。
较佳地，电源分压和迟滞比较电路包括：第一电阻、第二电阻、第三电阻、第四电阻、第三NMOS管、迟滞比较器、第二反相器和第三反相器；
迟滞比较器的正输入端依次通过第三电阻和第四电阻接入电源，负输入端接入bandgap电压，所述迟滞比较器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述第三反相器的输入端连接，第三反相器的输出端输出所述第二信号；
第三NMOS管的栅极接于所述第二反相器的输出端和所述第三反相器的输入端之间，源极依次通过第一电阻和第二电阻与迟滞比较器的正输入端连接，漏极接入第一电阻和第二电阻之间。
本技术方案中，当电源电压较低时，迟滞比较器正输入端的电源分压比bandgap电压低，迟滞比较器输出的第二信号为低电平，第三NMOS管开启，电源电压上升后使得比较器正输入端电压大于bandgap电压，迟滞比较器输出的第二信号为高电平，第三NMOS管关闭，迟滞比较器正输入端电压被抬高，其中迟滞比较器的迟滞电压等于第三电阻和第四电阻所在支路的电流乘以第一电阻的阻值。
在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。
本发明的积极进步效果在于：本发明通过同时检测电源电压是否大于VTHN+VTHP以及电源电压分压是否大于所述芯片的bandgap电压的混合方式产生复位信号，满足了在慢速上电过程和快速上电过程都能有效产生上电复位信号的需求，具有可靠性高，抗干扰能力强的优点。
附图说明
图1为本发明实施例的上电复位电路的示意框图。
图2为本发明实施例的上电复位电路在慢速上电过程和快速上电过程的时序图。
图3为本发明实施例的上电复位电路的2VTH电平检测电路和斯密特电路的电路图。
图4为本发明实施例的上电复位电路的电源分压和迟滞比较电路的电路图。
图5为本发明实施例的上电复位电路的去毛刺电路的电路图。
图6为本发明实施例的上电复位电路的去毛刺电路各点电压时序图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
实施例
一种上电复位电路，用于在芯片上电过程中产生复位信号，所述复位信号用于将数字电路复位。如图1所示，所述上电复位电路包括：2VTH电平检测电路、电源分压和迟滞比较电路、斯密特电路、逻辑电路、去毛刺电路以及计数器。
其中，所述逻辑电路包括与门。所述2VTH电平检测电路通过所述斯密特电路与所述与门的一个输入端连接，电源分压和迟滞比较电路与所述与门的另一个输入端连接，所述与门的输出端通过所述去毛刺电路与所述计数器连接，所述复位信号根据所述计数器输出。
2VTH电平检测电路用于检测电源电压是否大于VTHN+VTHP，并输出用于表征检测结果的第一信号。
电源分压和迟滞比较电路用于产生电源电压分压，比较电源电压分压是否大于所述芯片的bandgap电压，并输出用于表征比较结果的第二信号。
斯密特电路用于去除信号翻转过程中出现的干扰。
逻辑电路用于接收所述第一信号和所述第二信号，并在所述电源电压大于VTHN+VTHP且所述电源电压分压大于所述bandgap电压时启动计数器开始计数，所述计数器还与时钟连接，延时第一时长后复位信号由低电平释放到高电平。
去毛刺电路用于去除输入信号上小于时间延时t的正脉冲和负脉冲，以提高上电复位电路的抗干扰能力。
本实施例的上电复位电路的基本原理为：上电过程中，只有同时满足电源电压大于VTHN+VTHP并且电源电压分压大于bandgap电压时，去毛刺电路输出的PORA信号从低电平释放到高电平，计数器开始计数，延迟第一时长后POR信号(即复位信号)由低电平释放到高电平，上电复位过程结束。
图2是本实施例的上电复位电路的时序图。慢速上电过程中，bandgap电压先建立(如等于1.2V)，当电源电压(即VDD，等于5V)大于VTHP+VTHN(即2倍VTH)时，由于电源电压分压仍然低于bandgap电压，PORA信号保持在低电平复位状态，计数器被复位；当电源电压分压上升到大于bandgap电压后，PORA信号释放，计数器计数第一时长(如32ms)后释放POR信号，上电复位过程结束。快速上电过程中，bandgap电压一直小于电源电压分压，迟滞比较器一直输出高电平，当电源电压大于VTHP+VTHN后PORA信号释放，计数器计数第一时长(如32ms)后释放POR信号，上电复位过程结束。
如图3所示，所述2VTH电平检测电路包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2和第一电容C1；
第一PMOS管MP1的栅极接地，第一PMOS管MP1的源极接电源，第一PMOS管MP1的漏极分别与第二PMOS的栅极和第一NMOS的漏极连接；
第二PMOS管MP2的源极接电源，第二PMOS管MP2的漏极与第二NMOS管MN2的漏极连接；
第一NMOS管MN1的栅极与第一NMOS的漏极连接，第一NMOS管MN1的源极接地；
第二NMOS管MN2的栅极接电源，第二NMOS管MN2的源极接地；
第一电容C1接于第一PMOS管MP1的源极和漏极之间；
第二PMOS管MP2的漏极与第二NMOS管MN2的漏极作为所述2VTH电平检测电路的输出端。
所述斯密特电路包括第一斯密特触发器IC1和第一反相器U1；
所述第一斯密特触发器IC1的输入端与所述2VTH电平检测电路的输出端连接，即输入端接入第二PMOS管MP2的漏极与第二NMOS管MN2的漏极之间，所述第一斯密特触发器IC1的输出端与所述第一反相器U1的输入端连接，所述第一反相器U1的输出端与所述与门的输入端连接。
所述2VTH电平检测电路的工作原理是，当电源电压小于VTHP+VTHN时输出的第一信号为低电平；当电源电压大于VTHN+VTHP时输出的第一信号为高电平。其中，所述斯密特电路能够提高电路的可靠性，所述第一电容能够提高电路在快速上电过程中的反应速度。
如图4所示，所述电源分压和迟滞比较电路包括：第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第三NMOS管MN3、迟滞比较器、第二反相器U2和第三反相器U3；
迟滞比较器的正输入端依次通过第三电阻R3和第四电阻R4接入电源，负输入端接入bandgap电压(即图1和4中的VBG电压)，所述迟滞比较器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述第三反相器的输入端连接，第三反相器U3的输出端输出所述第二信号；
第三NMOS管MN3的栅极接于所述第二反相器U2的输出端和所述第三反相器U3的输入端之间，源极依次通过第一电阻R1和第二电阻R2与迟滞比较器的正输入端连接，漏极接入第一电阻R1和第二电阻R2之间。
所述电源分压和迟滞比较电路的工作原理是，当电源电压比较低时，迟滞比较器正输入端的电源分压比bandgap电压低，迟滞比较器输出的第二信号为低电平，第三NMOS管MN3开启，电源电压上升后使得迟滞比较器正输入端电压大于bandgap电压，迟滞比较器输出的第二信号为高电平，第三NMOS管MN3关闭，迟滞比较器正输入端电压被抬高，其中迟滞比较器的迟滞电压等于第三电阻R3和第四电阻R4所在支路的电流I乘以第一电阻R1的阻值。
如图5所示，所述去毛刺电路包括延时电路、RS触发器、与非门、或非门、第四反相器U4和第五反相器U5；
所述与门的输出端输出第三信号，所述第三信号通过所述延时电路产生第四信号，所述第三信号和所述第四信号输入所述与非门的两个输入端以及所述或非门的两个输入端，所述与非门的输出端与所述第四反相器U4的输入端连接，所述第四反相器U4的输出端输出第五信号，所述或非门的输出端输出第六信号，所述第五信号和所述第六信号输入所述RS触发器的两个输入端，所述RS触发器的输出端与第五反相器U5的输入端连接，所述第五反相器U5的输出端与所述计数器的输入端连接。
其中，所述延时电路包括第二斯密特触发器IC2、第六反相器U6、第七反相器U7、第八反相器U8、第二电容C2、第三电容C3、第四电容C4和第五电容C5；
所述第三信号输入所述第二斯密特触发器IC2的输入端，所述第二斯密特触发器IC2的输出端与所述第六反相器U6的输入端连接，所述第六反相器U6的输出端与所述第七反相器U7的输入端连接，所述第七反相器U7的输出端与所述第八反相器U8的输入端连接，所述第八反相器U8的输出端输出所述第四信号；
所述第二电容C2的一端接入电源，另一端接于所述第六反相器U6的输出端与第七反相器U7的输入端之间；
所述第三电容C3的一端接入电源，另一端接于所述第七反相器U7的输出端与第八反相器U8的输入端之间；
所述第四电容C4的一端接地，另一端接于所述第六反相器U6的输出端与第七反相器U7的输入端之间；
所述第五电容C5的一端接地，另一端接于所述第七反相器U7的输出端与第八反相器U8的输入端之间。
图6是本实施例的去毛刺电路各点电压时序图，从中可知，所述去毛刺电路通过延时电路和RS触发器的共同作用，可以去除输入信号上小于时间延时t的正脉冲和负脉冲，提高上电复位电路的抗干扰能力，时间延时t的大小由延时电路决定，尤其是延时电路的电容决定。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (8)

1.一种上电复位电路，用于在芯片上电过程中产生复位信号，其特征在于，包括：2VTH电平检测电路、电源分压和迟滞比较电路、逻辑电路以及计数器；
2VTH电平检测电路用于检测电源电压是否大于VTHN+VTHP，并输出用于表征检测结果的第一信号；
电源分压和迟滞比较电路用于产生电源电压分压，比较电源电压分压是否大于所述芯片的bandgap电压，并输出用于表征比较结果的第二信号；
逻辑电路用于接收所述第一信号和所述第二信号，并在所述电源电压大于VTHN+VTHP且所述电源电压分压大于所述bandgap电压时启动计数器开始计数，所述计数器还与时钟连接，延时第一时长后复位信号由低电平释放到高电平。
2.如权利要求1所述的上电复位电路，其特征在于，所述逻辑电路包括与门，所述上电复位电路还包括去毛刺电路；
所述与门的两个输入端分别与所述2VTH电平检测电路的输出端和所述电源分压和迟滞比较电路的输出端连接，所述与门的输出端与所述去毛刺电路的输入端连接，所述去毛刺电路的输出端与所述计数器的输入端连接。
3.如权利要求2所述的上电复位电路，其特征在于，所述上电复位电路还包括斯密特电路；
所述斯密特电路的输入端与所述2VTH电平检测电路的输出端连接，所述斯密特电路的输出端与所述与门的一个输入端连接。
4.如权利要求3所述的上电复位电路，其特征在于，所述斯密特电路包括第一斯密特触发器和第一反相器；
所述第一斯密特触发器的输入端与所述2VTH电平检测电路的输出端连接，所述第一斯密特触发器的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端与所述与门的输入端连接。
5.如权利要求2所述的上电复位电路，其特征在于，所述去毛刺电路包括延时电路、RS触发器、与非门、或非门、第四反相器和第五反相器；
所述与门的输出端输出第三信号，所述第三信号通过所述延时电路产生第四信号，所述第三信号和所述第四信号输入所述与非门的两个输入端以及所述或非门的两个输入端，所述与非门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端输出第五信号，所述或非门的输出端输出第六信号，所述第五信号和所述第六信号输入所述RS触发器的两个输入端，所述RS触发器的输出端与第五反相器的输入端连接，所述第五反相器的输出端与所述计数器的输入端连接。
6.如权利要求5所述的上电复位电路，其特征在于，所述延时电路包括第二斯密特触发器、第六反相器、第七反相器、第八反相器、第二电容、第三电容、第四电容和第五电容；
所述第三信号输入所述第二斯密特触发器的输入端，所述第二斯密特触发器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第七反相器的输入端连接，所述第七反相器的输出端与所述第八反相器的输入端连接，所述第八反相器的输出端输出所述第四信号；
所述第二电容的一端接入电源，另一端接于所述第六反相器的输出端与第七反相器的输入端之间；
所述第三电容的一端接入电源，另一端接于所述第七反相器的输出端与第八反相器的输入端之间；
所述第四电容的一端接地，另一端接于所述第六反相器的输出端与第七反相器的输入端之间；
所述第五电容的一端接地，另一端接于所述第七反相器的输出端与第八反相器的输入端之间。
7.如权利要求1-6中任意一项所述的上电复位电路，其特征在于，所述2VTH电平检测电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和第一电容；
第一PMOS管的栅极接地，第一PMOS管的源极接电源，第一PMOS管的漏极分别与第二PMOS的栅极和第一NMOS的漏极连接；
第二PMOS管的源极接电源，第二PMOS管的漏极与第二NMOS管的漏极连接；
第一NMOS管的栅极与第一NMOS的漏极连接，第一NMOS管的源极接地；
第二NMOS管的栅极接电源，第二NMOS管的源极接地；
第一电容接于第一PMOS管的源极和漏极之间；
第二PMOS管的漏极与第二NMOS管的漏极作为所述2VTH电平检测电路的输出端。
8.如权利要求1-6中任意一项所述的上电复位电路，其特征在于，电源分压和迟滞比较电路包括：第一电阻、第二电阻、第三电阻、第四电阻、第三NMOS管、迟滞比较器、第二反相器和第三反相器；
迟滞比较器的正输入端依次通过第三电阻和第四电阻接入电源，负输入端接入bandgap电压，所述迟滞比较器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述第三反相器的输入端连接，第三反相器的输出端输出所述第二信号；
第三NMOS管的栅极接于所述第二反相器的输出端和所述第三反相器的输入端之间，源极依次通过第一电阻和第二电阻与迟滞比较器的正输入端连接，漏极接入第一电阻和第二电阻之间。
CN201511024343.2A 2015-12-30 2015-12-30 上电复位电路 Active CN106936414B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201511024343.2A CN106936414B (zh) 2015-12-30 2015-12-30 上电复位电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201511024343.2A CN106936414B (zh) 2015-12-30 2015-12-30 上电复位电路

Publications (2)

Publication Number Publication Date
CN106936414A CN106936414A (zh) 2017-07-07
CN106936414B true CN106936414B (zh) 2021-11-12

Family

ID=59441909

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201511024343.2A Active CN106936414B (zh) 2015-12-30 2015-12-30 上电复位电路

Country Status (1)

Country Link
CN (1) CN106936414B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020024149A1 (en) * 2018-08-01 2020-02-06 Micron Technology, Inc. Semiconductor device, delay circuit, and related method
CN110838312B (zh) * 2018-08-17 2023-03-24 华邦电子股份有限公司 用于电力损耗恢复的电路及使用此电路的装置与其方法
CN109813952A (zh) * 2018-12-12 2019-05-28 珠海亿智电子科技有限公司 一种包络检测电路
CN110471520B (zh) * 2019-07-29 2020-08-18 广芯微电子（广州）股份有限公司 一种基于外部复位的mcu电路防抖方法
CN110729991B (zh) * 2019-11-13 2021-01-12 珠海格力电器股份有限公司 延时电路与伺服驱动器
CN111478685B (zh) * 2020-03-17 2024-04-02 上海联虹技术有限公司 上电防抖电路及电子设备
CN111505525A (zh) * 2020-05-08 2020-08-07 深圳市百泰实业股份有限公司 一种抗干扰电源检测电路
CN111817695B (zh) * 2020-07-28 2023-07-04 成都华微电子科技股份有限公司 防电源抖动的上电复位电路
CN112558552A (zh) * 2020-11-03 2021-03-26 中核陕西铀浓缩有限公司 一种开环步进伺服控制器、伺服控制系统及伺服控制方法
CN113315498B (zh) * 2021-05-27 2022-08-23 北京中电华大电子设计有限责任公司 一种高精度por电路
CN113315497B (zh) * 2021-06-17 2023-02-17 深圳木芯科技有限公司 上电复位电路及电子装置
CN113810032B (zh) * 2021-09-24 2023-08-22 电子科技大学 一种上电复位电路结构
CN113872580A (zh) * 2021-10-11 2021-12-31 烽火通信科技股份有限公司 一种上电复位和掉电复位产生电路与电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403988A (zh) * 2011-12-22 2012-04-04 中国科学院上海微系统与信息技术研究所 一种上电复位电路
CN202550987U (zh) * 2012-04-20 2012-11-21 西安华迅微电子有限公司 一种上电复位电路
CN103440027A (zh) * 2013-09-03 2013-12-11 深圳市芯海科技有限公司 单片机及其片内上电复位电路
CN104579263A (zh) * 2013-10-14 2015-04-29 北京同方微电子有限公司 一种高响应速度、低温度系数的复位电路
CN204465490U (zh) * 2015-03-16 2015-07-08 上海贝岭股份有限公司 一种低功耗上电复位电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7391665B1 (en) * 2005-09-09 2008-06-24 Altera Corporation Process and temperature invariant power on reset circuit using a bandgap reference and a long delay chain
US9515648B2 (en) * 2010-03-26 2016-12-06 Sandisk Technologies Llc Apparatus and method for host power-on reset control
US20130169255A1 (en) * 2011-12-30 2013-07-04 Tyler Daigle Regulator power-on-reset with latch

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403988A (zh) * 2011-12-22 2012-04-04 中国科学院上海微系统与信息技术研究所 一种上电复位电路
CN202550987U (zh) * 2012-04-20 2012-11-21 西安华迅微电子有限公司 一种上电复位电路
CN103440027A (zh) * 2013-09-03 2013-12-11 深圳市芯海科技有限公司 单片机及其片内上电复位电路
CN104579263A (zh) * 2013-10-14 2015-04-29 北京同方微电子有限公司 一种高响应速度、低温度系数的复位电路
CN204465490U (zh) * 2015-03-16 2015-07-08 上海贝岭股份有限公司 一种低功耗上电复位电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一种新型低功耗上电复位电路设计;李昌红 等;《物联网技术》;20110915;第52-54,57页 *

Also Published As

Publication number Publication date
CN106936414A (zh) 2017-07-07

Similar Documents

Publication Publication Date Title
CN106936414B (zh) 上电复位电路
US9356554B2 (en) Relaxation oscillator with current and voltage offset cancellation
CN109075775B (zh) 集成振荡器电路系统
US20140111259A1 (en) Power-on reset circuit
CN110837267B (zh) 一种高可靠性上电复位电路
CN204465489U (zh) 一种新型低压上电复位电路
US8773210B2 (en) Relaxation oscillator
US20140049300A1 (en) Power-on reset circuit
KR101917888B1 (ko) 파워 온 리셋 회로
CN107294516B (zh) 一种无静态功耗的上电复位电路
US9007138B2 (en) Oscillator with startup circuitry
CN106301309B (zh) 一种可准确设定迟滞电压的上电启动复位电路
CN111277249A (zh) 一种低功耗张驰振荡器电路
CN106374886B (zh) 一种不可重复触发的cmos集成单稳态电路
CN108768362B (zh) 一种纯增强型mos管无静态功耗的上电复位电路
CN108599745B (zh) 单电容占空比可控振荡器
US8981734B2 (en) Power source generation circuit and integrated circuit
CN107070437B (zh) 一种脉宽稳定电路
CN113315497B (zh) 上电复位电路及电子装置
JPH0446011B2 (zh)
US9059685B2 (en) Circuit and method for pulse width measurement
CN102193576B (zh) 基准电压生成电路
CN211018782U (zh) 一种载带芯片用开机重置电路
CN108718191B (zh) 一种振荡器电路
US9106215B2 (en) Oscillation stop detection circuit and electronic device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant