CN113872580A - 一种上电复位和掉电复位产生电路与电子设备 - Google Patents
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- 238000007493 shaping process Methods 0.000 claims abstract description 33
- 230000008859 change Effects 0.000 claims abstract description 9
- 230000000694 effects Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 7
- 238000004891 communication Methods 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 3
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 3
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 3
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 3
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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Abstract
本发明公开了一种上电复位和掉电复位产生电路，其特征在于，包括反相器逻辑阈值比较电路、整形电路和R‑S触发器，其中：所述反相器逻辑阈值比较电路，用于比较各组反相器的逻辑阈值，产生高或低的比较结果；所述整形电路，用于对比较电路的比较结果信号进行整形，让高到低或者低到高的变化更加迅速，从而确定上电复位状态和掉电复位状态；所述R‑S触发器，用于将上电复位状态和掉电复位状态进行锁存，制造出上电复位状态或掉电复位状态切换的迟滞效果。相比于现有的复位产生电路，本发明具有更低的工作电压范围，更高的可靠性，更小的芯片面积，特别适合低压工作的场合。本发明还提供了相应的电子设备。
Description
技术领域
本发明属于集成电路设计技术领域，更具体地，涉及一种上电复位和掉电复位产生电路与电子设备。
背景技术
典型的芯片供电方式和复位产生电路如图1所示。VREF为基准参考电压。VDDIO为芯片外供电，LDO模块将VDDIO转换为内部低压工作电路所需的低电压VDD，并且让VDD＝VREF。
内部需要低压工作的电路通常都是大规模数字集成电路，需要在VDD上升或者下降过程中，获得可靠的复位信号，以确保数字功能正确。
模拟迟滞比较器检测VDD电压的上电和掉电情况，当VDD超过一定的阈值(通常这个阈值与VREF成比例关系)，比较器输出判决结果，该判决结果经过整形电路和电平转换电路，获得复位信号POR。
通常，该模拟迟滞比较器电路和整形电路的供电为VDDIO，电平转换电路负责将整形结果信号转换为VDD电源域，即POR信号。POR为高电平时，对低压工作的电路进行复位。
芯片的制程越来越先进，芯片规模越来越大，为了降低功耗，集成电路的工作电压也随之降低。现在的超大规模集成电路为了降低功耗，内部工作电压VDD低至0.8V及以下。为了提高供电效率，VDDIO由芯片外部DC-DC提供，一般是1.0V及以下。芯片内部的LDO负责再将VDDIO电压转换为稳定、低噪声的VDD。
此时图1所示的传统的上电复位(POR：Power-On-Reset)产生电路无法可靠工作。原因是模拟迟滞比较器在如此低的VDDIO电压条件下性能显著下降。POR字面是指上电复位，但是通常也用作掉电复位使用。
发明内容
针对现有技术的以上缺陷或改进需求，为了在低供电电压条件下，获得可靠的复位信号，本发明提供了一种上电复位和掉电复位产生电路，基于数模混合信号设计技术，采用反相器逻辑阈值调节方案，实现了低压条件下的电压比较功能。
为实现上述目的，按照本发明的一个方面，提供了一种上电复位和掉电复位产生电路，包括反相器逻辑阈值比较电路、整形电路和R-S触发器，其中：
所述反相器逻辑阈值比较电路，用于比较各组反相器的逻辑阈值，产生高或低的比较结果；
所述整形电路，用于对比较电路的比较结果信号进行整形，让高到低或者低到高的变化更加迅速，从而确定上电复位状态和掉电复位状态；
所述R-S触发器，用于将上电复位状态和掉电复位状态进行锁存，制造出上电复位状态或掉电复位状态切换的迟滞效果。
本发明的一个实施例中，所述反相器逻辑阈值比较电路由三个反相器构成，其中第一反相器由参考电压VREF供电，第二反相器和第三反相器由VDD供电；反相器逻辑阈值比较电路比较的对象是VREF供电的第一反相器阈值，以及VDD供电的第二反相器阈值和第三反相器阈值，VDD在上电过程或者掉电过程中，其供电的第二反相器阈值和第三反相器阈值与VREF供电的第一反相器阈值产生高或低的比较结果。
本发明的一个实施例中，由参考电压VREF供电的第一反相器的输入和输出短接，获得VREF供电条件下的第一反相器阈值VRM。
本发明的一个实施例中，第二反相器阈值和第三反相器阈值由两个因素决定，一个是PMOS/NMOS尺寸，另一个是VDD供电电压，设计好PMOS/NMOS尺寸后，第二反相器和第三反相器的阈值随着VDD供电电压的改变而改变。
本发明的一个实施例中，所述整形电路通过反相器，或者与非门，或者或非门实现。
本发明的一个实施例中，所述整形电路包括第四反相器和第五反相器，第四反相器的输入为第二反相器输出的第二反相器阈值VDHB，用于将第二反相器阈值VDHB输出的缓变波形整形为陡峭的方波信号VDH；第五反相器的输入为第三反相器输出的第三反相器阈值VDLB，用于将第二反相器阈值VDLB输出的缓变波形整形为陡峭的方波信号VDL。
本发明的一个实施例中，在R-S触发器中，VDH的下降沿引起POR信号变低得到，VDL的上升沿引起POR信号的变高。
本发明的一个实施例中，在所述反相器逻辑阈值比较电路中，反相器结构由PMOS晶体管和NMOS晶体管组成。
本发明的一个实施例中，反相器逻辑阈值比较电路中，调整反相器PMOS和/或NMOS的沟通宽/长尺寸，即W/L，可获得不同的逻辑阈值，PMOS的W/L越大，PMOS越难关闭，因此该反相器逻辑阈值电压越高；亦可调整NMOS，NMOS的W/L越小，NMOS越难开启，因此逻辑阈值电压也越高。
按照本发明的另一方面，还提供了一种电子设备，所述电子设备包括上述上电复位和掉电复位产生电路。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有如下有益效果：
(1)相比于现有的复位产生电路，本发明具有更低的工作电压范围，更高的可靠性，更小的芯片面积，特别适合低压工作的场合；
(2)本发明无需模拟比较器电路、无需VDDIO供电、无需电平转换电路，可以移植性强；
(3)本发明反相器的晶体管尺寸易于进行比例设计，复位检测阈值受PVT(制程-电压-温度)的影响小，可靠性高；
(4)本发明电路结构具有极低的功耗和很小的面积，与数字CMOS电路集成度高。
附图说明
图1是现有的复位产生电路结构示意图；
图2是发明实施例中一种上电复位和掉电复位产生电路结构示意图；
图3是发明实施例中一种上电复位和掉电复位产生电路结构的实施例；
图4是发明实施例中一种反相器逻辑阈值随着PMOS的沟道尺寸变化的曲线；
图5是发明实施例中一种上电复位和掉电复位产生电路工作波形示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
如图2所示，本发明提供了一种上电复位和掉电复位产生电路，其电路结构包括：反相器逻辑阈值比较电路、整形电路和R-S触发器，其中：
如图3所示，所述反相器逻辑阈值比较电路，由三个反相器构成，其中第一反相器由参考电压VREF供电，且输入和输出短接，获得VREF供电条件下的第一反相器阈值VRM；第二反相器和第三反相器均由VDD供电，其输入均为第一反相器输出的第一反相器阈值VRM，第二反相器的输出为第二反相器阈值VDHB，第三反相器的输出为第三反相器阈值VDLB；第二反相器阈值和第三反相器阈值由两个因素决定，一个是PMOS/NMOS尺寸，另一个是VDD供电电压。设计好PMOS/NMOS尺寸后，反相器的阈值随着VDD电压的改变而改变。反相器逻辑阈值比较电路比较的对象是VREF供电的第一反相器阈值和VDD供电的第二反相器阈值以及第三反相器阈值。VDD在上电过程或者掉电过程中，其供电的反相器阈值就会与VREF供电的反相器阈值产生高或低的比较结果。其中，第二反相器用于获得上电过程中VDHB的下降沿(对应的是较高的VDD电压)；第三反相器用于获得掉电过程中VDLB的上升沿(对应的是较低的VDD电压)。
图3所示的是最简单的一种逻辑阈值比较电路，其中的反相器可以被换成与非门，或非门等逻辑电路单元。
需要说明的是，逻辑阈值比较是本发明的核心思想，反相器结构是最简单的一个逻辑电路，同时也让表述更为方便和简洁。其他基于该核心思想的逻辑电路，比如与非门，或非门等逻辑结构，都应该被视为本发明的实施例。
所述整形电路，用于对比较电路的比较结果信号进行整形，让高到低，或者低到高的变化更加迅速，即将图4和图5中的反相器输出缓变波形，整形为陡峭的方波信号。该整形电路通常是反相器实现，为现有技术。图3所示的是最简单的一种整形电路，其中的反相器可以被换成与非门，或非门等逻辑电路单元。
本实施例中，如图3所示，所述整形电路包括第四反相器和第五反相器，第四反相器的输入为第二反相器输出的第二反相器阈值VDHB，用于将第二反相器阈值VDHB输出的缓变波形整形为陡峭的方波信号VDH。第五反相器的输入为第三反相器输出的第三反相器阈值VDLB，用于将第二反相器阈值VDLB输出的缓变波形整形为陡峭的方波信号VDL。
在图3中，反相器逻辑阈值比较电路中的各个反相器与整形电路中的各个反相器的结构并不完全相同，但均属于反相器结构，反相器逻辑阈值比较电路中的各个反相器需要根据需求去调整反相器PMOS和/或NMOS的沟通宽/长尺寸，以获得不同的逻辑阈值；而整形电路中的反相器主要用于将输入的缓变波形整形为陡峭的方波信号。
所述R-S触发器，用于将上电过程中逻辑阈值比较器输出信号的变化，和掉电过程中逻辑阈值比较器输出信号的变化，进行状态锁存和解锁，制造出POR信号状态切换的迟滞效果。即图5中，VDH的下降沿(对应的是较高的VDD电压)引起POR信号变低，VDL的上升沿(对应的是较低的VDD电压)引起POR信号的变高。实现状态锁存和解锁的触发器的类型多种多样，本发明的实施例是用两个或非门实现，也可以是两个与非门，或者其他类型的触发器。
如图3所示，为本发明实施例中一种上电复位和掉电复位产生电路的结构，电路全部都由逻辑单元(反相器、或非门)组成，可以低压工作。
反相器逻辑阈值比较电路中，调整反相器PMOS和/或NMOS的沟通宽/长尺寸，即W/L，可获得不同的逻辑阈值。PMOS的W/L越大，PMOS越难关闭，因此该反相器逻辑阈值电压越高。亦可调整NMOS，NMOS的W/L越小，NMOS越难开启，因此逻辑阈值电压也越高。
如图3所示，PMOS晶体管P1和NMOS晶体管N1组成反相器结构，且反相器输入和输出连接，记为VRM，反相器供电为参考基准电压VREF。P1的沟道尺寸为Wp/Lp，N1的沟道尺寸为Wn/Ln。
PMOS晶体管P2和NMOS晶体管N2组成反相器结构，反相器输入端接VRM，输出端记为VDHB，反相器供电为VDD。P2的沟道尺寸为a*Wp/Lp，N2的沟道尺寸为b*Wn/Ln，a和b根据实际电路设计需要进行设定。图3所示的实施例中，a＝1.2，b＝1.0。
PMOS晶体管P3和NMOS晶体管N3组成反相器结构，反相器输入端接VRM，输出端记为VDLB，反相器供电为VDD。P3的沟道尺寸为c*Wp/Lp，N3的沟道尺寸为d*Wn/Ln，c和d根据实际电路设计需要进行设定。图3所示的实施例中，c＝1.4，d＝1.0。
反相器INV1的输入为VDHB，输出为VDH；
反相器INV2的输入为VDLB，输出为VDL；
反相器器INV3的输入为VDH，输出连接到或非门NOR1的一个输入端；
或非门NOR1的另一个输入端连接或非门NOR2的输出端；
或非门NOR1的输出端为POR，并连接到或非门NOR2的一个输入端；
或非门NOR2的另一个输入端连接到VDL。
图3所示的实施例中，基准反相器P1-N1的晶体管的沟通宽长尺寸分别设定为Wp/Lp和Wn/Ln。基准反向器P1-N1的输入和输出连接，记VRM，其电压即为该反相器在VREF供电下的逻辑阈值电压。假设该阈值电压为0.50*VREF，即V(VRM)＝0.50*VREF。
反相器P2-N2的晶体管P2的尺寸为1.2*Wp/Lp。假设该反相器的阈值为VTH＝0.55*VDD。
反相器P3-N3的晶体管P3的尺寸为1.4*Wp/Lp。假设该反相器的阈值为VTL＝0.60*VDD。
反相器INV1和INV2的作用是逻辑整形，整形输出分别为VDH和VDL。
反相器INV3、或非门NOR1和NOR2，构成R-S触发器，输出POR信号。
为了叙述简洁，仅以PMOS的尺寸调整为例，进行说明。图4所示为反相器逻辑阈值随着PMOS的沟道尺寸变化的曲线。假如PMOS尺寸为Wp/Lp时，反相器输入电压上升到达0.50*VDD时，反相器输出从高电平降到低电平，我们可以粗略的认为0.50*VDD是这个反相器的逻辑阈值点。
增加该反相器的PMOS的宽度尺寸为1.2*Wp时，反相器输入电压需要上升到达0.55*VDD时，反相器输出才会从高电平降到低电平，我们可以粗略的认为0.55*VDD是这个反相器的逻辑阈值点。
继续增加PMOS的宽度，反相器的逻辑阈值会进一步升高。
如图5所示，为本发明的一种上电复位和掉电复位产生电路的工作波形示意图，工作原理如下：
VDD上电复位的产生：
当0.6*VDD<0.5*VREF，即VDD<0.83*VREF时，VTL<V(VRM)，VDH＝高，VDL＝高，POR＝高，复位信号有效；
当0.55*VDD<0.5*VREF<0.6*VDD，即0.83*VREF<VDD<0.91*VREF时，VTH<V(VRM)<VTL，VDH＝高，VDL＝低，POR＝高，复位信号保持有效；
当0.5*VREF<0.55*VDD，即0.91*VREF<VDD时，V(VRM)<VTH，VDH＝低，VDL＝低，POR＝低，复位信号无效；
VDD掉电复位的产生：
当0.55*VDD<0.5*VREF<0.6*VDD，即0.83*VREF<VDD<0.91*VREF时，VTH<V(VRM)<VTL，VDH＝高，VDL＝低，POR＝高，复位信号保持无效；
当VDD<0.83*VREF时，VTL<V(VRM)，VDH＝高，VDL＝高，POR＝高，复位信号有效。
进一步地，本发明还提供了一种电子设备，所述电子设备包括上述上电复位和掉电复位产生电路。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种上电复位和掉电复位产生电路，其特征在于，包括反相器逻辑阈值比较电路、整形电路和R-S触发器，其中：
所述反相器逻辑阈值比较电路，用于比较各组反相器的逻辑阈值，产生高或低的比较结果；
所述整形电路，用于对比较电路的比较结果信号进行整形，让高到低或者低到高的变化更加迅速，从而确定上电复位状态和掉电复位状态；
所述R-S触发器，用于将上电复位状态和掉电复位状态进行锁存，制造出上电复位状态或掉电复位状态切换的迟滞效果。
2.如权利要求1所述的上电复位和掉电复位产生电路，其特征在于，所述反相器逻辑阈值比较电路由三个反相器构成，其中第一反相器由参考电压VREF供电，第二反相器和第三反相器由VDD供电；反相器逻辑阈值比较电路比较的对象是VREF供电的第一反相器阈值，以及VDD供电的第二反相器阈值和第三反相器阈值，VDD在上电过程或者掉电过程中，其供电的第二反相器阈值和第三反相器阈值与VREF供电的第一反相器阈值产生高或低的比较结果。
3.如权利要求2所述的上电复位和掉电复位产生电路，其特征在于，由参考电压VREF供电的第一反相器的输入和输出短接，获得VREF供电条件下的第一反相器阈值VRM。
4.如权利要求2所述的上电复位和掉电复位产生电路，其特征在于，第二反相器阈值和第三反相器阈值由两个因素决定，一个是PMOS/NMOS尺寸，另一个是VDD供电电压，设计好PMOS/NMOS尺寸后，第二反相器和第三反相器的阈值随着VDD供电电压的改变而改变。
5.如权利要求1或2所述的上电复位和掉电复位产生电路，其特征在于，所述整形电路通过反相器，或者与非门，或者或非门实现。
6.如权利要求1或2所述的上电复位和掉电复位产生电路，其特征在于，所述整形电路包括第四反相器和第五反相器，第四反相器的输入为第二反相器输出的第二反相器阈值VDHB，用于将第二反相器阈值VDHB输出的缓变波形整形为陡峭的方波信号VDH；第五反相器的输入为第三反相器输出的第三反相器阈值VDLB，用于将第二反相器阈值VDLB输出的缓变波形整形为陡峭的方波信号VDL。
7.如权利要求6所述的上电复位和掉电复位产生电路，其特征在于，在R-S触发器中，VDH的下降沿引起POR信号变低得到，VDL的上升沿引起POR信号的变高。
8.如权利要求1或2所述的上电复位和掉电复位产生电路，其特征在于，在所述反相器逻辑阈值比较电路中，反相器结构由PMOS晶体管和NMOS晶体管组成。
9.如权利要求8所述的上电复位和掉电复位产生电路，其特征在于，反相器逻辑阈值比较电路中，调整反相器PMOS和/或NMOS的沟通宽/长尺寸，即W/L，可获得不同的逻辑阈值，PMOS的W/L越大，PMOS越难关闭，因此该反相器逻辑阈值电压越高；亦可调整NMOS，NMOS的W/L越小，NMOS越难开启，因此逻辑阈值电压也越高。
10.一种电子设备，其特征在于，所述电子设备包括上述权利要求1-9任一项所述的上电复位和掉电复位产生电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111189821.0A CN113872580A (zh) | 2021-10-11 | 2021-10-11 | 一种上电复位和掉电复位产生电路与电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111189821.0A CN113872580A (zh) | 2021-10-11 | 2021-10-11 | 一种上电复位和掉电复位产生电路与电子设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113872580A true CN113872580A (zh) | 2021-12-31 |
Family
ID=78999315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111189821.0A Pending CN113872580A (zh) | 2021-10-11 | 2021-10-11 | 一种上电复位和掉电复位产生电路与电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113872580A (zh) |
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