CN104113211B - 一种应用于能量获取系统的低功耗迟滞电压检测电路 - Google Patents
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Abstract
本发明提供一种应用于能量获取系统的低功耗迟滞电压检测电路，包括：与储能电容连接的第一电路；与第一电路连接的数字控制部分；与数字控制部分连接的第二电路，且第二电路与DC‑DC电路连接；其中，第一电路用于根据储能电容C1的电压状态，输出第一控制信号给数字控制部分；数字控制部分用于根据第一控制信号以及第二电路的反馈信号，输出第二控制信号给第二电路；第二电路用于根据第二控制信号输出控制信号控制DC‑DC电路的工作状态，并将所述控制信号反馈给数字控制部分。本发明在充电阶段，迟滞比较器Comp2不工作，降低了迟滞比较器Comp2的功率消耗，从而大大降低了能量获取系统的最小输入功率。
Description
技术领域
本发明涉及集成电路领域，特别涉及一种应用于能量获取系统的低功耗迟滞电压检测电路。
背景技术
如今，设备的轻型化、小型化已经成为产品设计的趋势，然而电池总是在产品中占据着很大的体积。因此从外界获取能量，如射频能量获取，光伏能量获取以及压电能量获取已经成为很多系统的能量来源。能量获取主要由三个部分组成：AC-DC，迟滞电压控制部分，以及DC-DC部分。AC-DC将获取的交流能量转化成直流能量，并存储在一个较大的电容中；迟滞比较器检测储能电容上的电压，并且根据该电压给出控制信号；当储能电容上的电压高于设定的阈值VOH，控制信号将控制后级的DC-DC工作，由于后级DC-DC消耗了储能电容上的能量，因此储能电容上的电压将下降；当储能电容上的电压低于设定的阈值VOL，控制信号将使DC-DC停止工作。DC-DC通过这种间歇工作的方式，输出直流电流。由于DC-DC的输出功率相对较大，因此储能电容上的电压在DC-DC电路工作时，下降很快，为了满足电压检测精度的要求，迟滞比较器就必须要消耗很大的功率。传统的迟滞电压检测电路会使用一个单独的迟滞比较器Comp2，其结构原理图如图1所示，根据图1可以得到其输出高阈值、低阈值分别是：
可以通过设置R3、R4和R5的值来设置电压VOH和VOL。在目前的技术下，可以实现输入功率约-20dBm的射频AC-DC模块。当输出功率较大时，例如20dBm，迟滞比较器的功率却很难小于-20dBm。当输出功率是20dBm，如果储能电容处的电压是1V，即使DC-DC的效率是100％，储能电容对外的平均电流也会达到100mA，对于一个1μF的电容(忽略AC-DC输入的能量)，那么电容处的摆率可以根据等式3得出：
此时，为了满足精度的要求，迟滞比较器的带宽就需要达到1MHZ。虽然迟滞比较器是一个正反馈，然而这必须要达到正反馈之后速度才很快，在达到正反馈前速度是由迟滞比较器中放大器的带宽决定的。事实上，DC-DC上的峰值电流是大于100mA的，这样对迟滞比较器的性能就提出了很高的要求，从而带来很大的功耗。如果迟滞比较器的功耗很大，那么就有可能使得AC-DC获取的能量根本无法满足迟滞比较器的功耗要求，当输入功率很低时，AC-DC模块的效率通常会很低，很难驱动功耗较大的迟滞比较器正常工作。这样获取的能量就几乎全部损耗在迟滞比较器上了。因此设计具有低功耗高性能的迟滞电压检测电路是整个能量获取系统最核心的问题之一，它决定着整个能量获取系统的最小输入功率。
发明内容
本发明的目的在于提供一种应用于能量获取系统的低功耗迟滞电压检测电路，用以解决能量获取系统中电压检测电路功耗比较大的问题。
为了实现上述目的，本发明实施例提供一种应用于能量获取系统的低功耗迟滞电压检测电路，包括：
与所述储能电容C1连接的第一电路；
与所述第一电路连接的数字控制部分；
与所述数字控制部分连接的第二电路，且所述第二电路与所述DC-DC电路连接；
其中，所述第一电路用于根据储能电容C1的电压状态，输出第一控制信号给所述数字控制部分；
所述数字控制部分用于根据所述第一控制信号以及所述第二电路的反馈信号，输出第二控制信号给所述第二电路；
所述第二电路用于根据所述第二控制信号输出控制信号控制DC-DC电路的工作状态，并将所述控制信号反馈给所述数字控制部分。
其中，所述第一电路包括：
用于对所述储能电容C1的电压进行采样的第一分压电阻R1与第二分压电阻R2；
与所述第一分压电阻R1、第二分压电阻R2相连，用于检测电压上升过程的低功耗比较器Comp1；
与所述低功耗比较器Comp1连接，用于提供基准电压的带隙基准；
其中，所述第一分压电阻R1一端与所述储能电容连接，另一端与所述低功耗比较器Comp1的正向输入端连接；
所述分压电阻R2一端与地连接，另一端与所述第一分压电阻连接以及与所述低功耗比较器Comp1的正向输入端连接；
所述带隙基准的第一输出端Vref1与所述低功耗比较器Comp1的反向输入端连接；
所述低功耗比较器Comp1的输出端与所述数字控制部分的第一输入端连接。
其中，所述第二电路包括：
与所述数字控制部分连接，用于检测大摆率电压的高性能迟滞比较器Comp2；
与所述数字控制部分连接以及与所述高性能迟滞比较器Comp2连接，用于根据所述第二控制信号控制所述高性能迟滞比较器Comp2工作状态的开关管PMOS；
与所述高性能迟滞比较器Comp2连接，用于提供基准电压的带隙基准；
其中，所述高性能迟滞比较器Comp2的使能端VEN与所述数字控制部分的输出端连接，所述高性能迟滞比较器Comp2的输出端与所述数字控制部分的第二输入端连接；所述开关管PMOS的漏极与所述高性能迟滞比较器Comp2的正向输入端连接，所述PMOS开关管的源极与所述储能电容连接，所述开关管PMOS的栅极与所述数字控制部分的输出端连接；所述带隙基准的第二输出端Vref2与所述高性能迟滞比较器的反向输入端连接。
其中，所述数字控制部分，包括：
第一或非门NOR1；
与所述第一或非门NOR1连接的第二或非门NOR2以及第一与非门NAND1；
与所述第一与非门NAND1连接以及与所述第二或非门NOR2连接的第一反相器INV1；
与所述第二或非门NOR2连接以及与所述第一与非门NAND1连接的第二反相器INV2；
与所述第二或非门NOR2连接以及与所第一反相器INV1连接的第三反相器INV3；
与所述第二反相器INV2连接以及与所述第一与非门NAND1连接的第四反相器INV4；
与所述第三反相器INV3连接的第一NMOS管MN1；
与所述第四反相器INV4连接的第一PMOS管MP1；其中，
所述第一或非门NOR1的第一输入端和Vin1连接，第二输入端和Vin2连接，所述第一或非门NOR1的输出端和所述第二或非门NOR2第一输入端连接以及与所述第一与非门NAND1的第一输入端连接；所述第二或非门NOR2的第二输入端和所述第一反相器INV1的输出端连接，所述第二或非门NOR2的输出端和所述第二反相器INV2的输入端连接；所述第一与非门NAND1的第二输入端和所述第二反相器INV2的输出端相连，所述第一与非门NAND1的输出端和所述第一反相器INV1的输入端连接；所述第三反相器INV3的输入端和所述第一反相器INV1的输出端连接以及与所述第二或非门NOR2的第二输入端连接，所述第三反相器INV3的输出端和所述第一NMOS管MN1的栅极连接；所述第四反相器INV4的输入端和所述第二反相器INV2的输出端连接以及与所述第一与非门NAND1的第二输入端连接，所述第四反相器INV4的输出端和所述第一PMOS管MP1的栅极连接；所述第一PMOS管MP1的源极接地，漏极和所述第一NMOS管MN1的漏极连接；所述第一NMOS管MN1的源极接地，所述第一NMOS管MN1的漏极作为输出端。
其中，所述低功耗比较器Comp1包括：
第一PMOS管MP1；
与所述第一PMOS管MP1连接的第二PMOS管MP2以及第三PMOS管MP3；
与所述第三PMOS管MP3连接的第一NMOS管MN1；
与所述第一NMOS管MN1连接以及与所述第二PMOS管MP2连接的第二NMOS管MN2；
与所述第二NMOS管MN2连接以及与所述第二PMOS管MP2连接的负载电容C；其中，
所述第一PMOS管MP1的源极和电源电压连接，所述第一PMOS管MP1的栅极和偏置电路Vbias连接，所述第一PMOS管MP1的漏极与所述第二PMOS管MP2的源极连接以及与所述第三PMOS管MP3的源极连接；所述第二PMOS管MP2的漏极与所述第二NMOS管MN2的漏极连接以及与负载电容C的一端连接；所述第三PMOS管MP3的漏极与所述第一NMOS管MN1的漏极连接以及与所述第一NMOS管MN1的栅极连接；所述第一NMOS管MN1的源极与所述第二NMOS管MN2的源极连接，且所述第一NMOS管MN1的源极接地；所述第二NMOS管MN2的栅极与所述第一NMOS管MN1的栅极连接，所述第二NMOS管MN2的源极与负载电容C的另一端连接。
其中，所述高性能迟滞比较器Comp2包括：
电流源Idc；
与所述电流源Idc连接的第二PMOS管MP2；
与所述第二PMOS管MP2连接的第一PMOS管MP1；
与所述第一PMOS管MP1连接的第一电阻R3、第四PMOS管MP4，以及第五PMOS管MP5；
与所述第一电阻R3连接、与所述第四PMOS管MP4连接以及与所述第五PMOS管MP5连接的第三电阻R5；
与所述第三电阻R5连接的第二电阻R4以及第二NMOS管MN2；
与所述第二电阻R4连接以及与所述第二NMOS管MN2连接的第一NMOS管MN1；
与所述第二电阻R4连接、与所述第一NMOS管MN1以及与所述第二NMOS管MN2连接的第三PMOS管MP3；
与所述第三PMOS管MP3连接的反相器INV；其中，
所述电流源Idc的一端接地，另一端分别与所述第二PMOS管MP2的漏极、栅极连接；所述第二PMOS管MP2的源极接电源电压；所述第一PMOS管MP1的栅极和所述第二PMOS管MP2的栅极连接，所述第一PMOS管MP1的漏极与所述第四PMOS管MP4的源极连接以及和所述第五PMOS管MP5的源极连接；所述第一电阻R3的一端与所述第一PMOS管MP1的源极连接，所述第一电阻R3的另一端与所述第四PMOS管MP4的栅极连接；所述第四PMOS管MP4的栅极与所述第二电阻R4的一端连接，所述第四PMOS管MP4的漏极与所述第一NMOS管MN1的漏极连接；所述第一NMOS管MN1的源极与所述第二电阻R4的另一端连接，且所述第二电阻R4的另一端接地，所述第一NMOS管MN1的栅极与所述第二NMOS管MN2的栅极连接以及与所述第三PMOS管MP3的源极连接；所述第二NMOS管MN2的源极与所述第一NMOS管MN1的源极连接，所述第二NMOS管MN2的漏极与所述第三电阻R5的一端连接；所述第五PMOS管MP5的漏极与所述第三电阻R5的一端连接；所述第三电阻R5的另一端与所述第四PMOS管MP4的栅极连接；所述第三PMOS管MP3的漏极与所述第二NMOS管MN2的源极连接，所述第三PMOS管MP3的栅极与所述反相器INV的输出端连接。
本发明的上述技术方案至少具有如下有益效果：
本发明实施例的应用于能量获取系统的低功耗迟滞电压检测电路，在充电阶段储能电容的摆率很小，因此低功耗比较器Comp1的消耗功率很小，而且充电阶段只有低功耗比较器Comp1工作，高性能迟滞比较器Comp2不工作，大大降低了能量获取系统的最小输入功率，在放电阶段高性能迟滞比较器Comp2正常工作，高性能迟滞比较器Comp2的功耗较大，因此，放电阶段整个迟滞电压检测电路可以满足精度的要求，检测大的电压摆率，同时满足了功耗和性能的要求。
附图说明
图1为现有迟滞电压检测电路中高性能迟滞比较器Comp2的结构图；
图2为本发明实施例的工作原理图；
图3为本发明实施例中数字控制部分的一种具体实现形式；
图4为本发明实施例中迟滞电压检测电路的输入输出特性图；
图5为本发明实施例中低功耗比较器Comp1的一种电路实现形式；
图6为本发明实施例中高性能迟滞比较器Comp2的一种电路实现形式；
图7为本发明实施例中迟滞电压检测电路检测储能电容C1处的检测结果图；
图8为本发明实施例中迟滞电压检测系统的数字控制部分的输出图；
图9为本发明实施例中低功耗比较器Comp1的电流随着电源电压的变化结果图；
图10为现有迟滞电压检测电路中高性能迟滞比较器Comp2的电流随电源电压的变化结果图。
附图标记说明：
1-第一电路，2-第二电路，3-数字控制部分，4-迟滞电压检测电路。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明实施例解决能量获取系统中电压检测电路功耗比较大的问题，本发明实施例提供了一种应用于能量获取系统的低功耗迟滞电压检测电路，如图2所示，迟滞电压检测电路4包括：
与所述储能电容C1连接的第一电路1；
与所述第一电路1连接的数字控制部分3；
与所述数字控制部分3连接的第二电路2，且所述第二电路2与所述DC-DC电路连接；
其中，所述第一电路1用于根据储能电容C1的电压状态，输出第一控制信号给所述数字控制部分3；
所述数字控制部分3用于根据所述第一控制信号以及所述第二电路2的反馈信号，输出第二控制信号给所述第二电路2；
所述第二电路2用于根据所述第二控制信号输出控制信号控制DC-DC电路的工作状态，并将所述控制信号反馈给所述数字控制部分3。
本发明实施例中，迟滞电压检测电路4通过检测储能电容C1处的电压值，给出控制信号来控制DC-DC的工作状态。在充电阶段，当低功耗比较器Comp1检测到储能电容C1处的电压达到储能电容C1处的最高电压VH时，其中，储能电容C1处的最高电压VH大于所述高性能迟滞比较器Comp2的高阀值VOH，高性能迟滞比较器Comp2工作，并输出高电平，进而控制DC-DC工作，此时储能电容C1处电压快速下降，当储能电容C1处电压值下降到高性能迟滞比较器Comp2的低阀值VOL时，高性能迟滞比较器Comp2输出低电平，DC-DC停止工作，再通过数字控制部分3，关断高性能迟滞比较器Comp2，其中，
本发明实施例中，如图4所示，储能电容C1处于充电和放电的循环之中，储能电容C1处的电压值被限制在VOL和VH之间，所述迟滞电压检测电路在充电阶段只有低功耗比较器Comp1工作，高性能迟滞比较器Comp2不工作，因此可以大大降低能量获取系统的最小输入功率，适合用于能量获取系统的迟滞电压检测电路。
本发明具体实施例中，如图2所示，所述第一电路1包括：
用于对所述储能电容C1的电压进行采样的第一分压电阻R1与第二分压电阻R2；
与所述第一分压电阻R1、第二分压电阻R2相连，用于检测电压上升过程的低功耗比较器Comp1；
与所述低功耗比较器Comp1连接，用于提供基准电压的带隙基准；
其中，所述第一分压电阻R1一端与所述储能电容连接，另一端与所述低功耗比较器Comp1的正向输入端连接；
所述分压电阻R2一端与地连接，另一端与所述第一分压电阻连接以及与所述低功耗比较器Comp1的正向输入端连接；
所述带隙基准的第一输出端Vref1与所述低功耗比较器Comp1的反向输入端连接；
所述低功耗比较器Comp1的输出端与所述数字控制部分3的第一输入端连接。
本发明具体实施例中，如图2所示，所述第二电路2包括：
与所述数字控制部分连接，用于检测大摆率电压的高性能迟滞比较器Comp2；
与所述数字控制部分3连接以及与所述高性能迟滞比较器Comp2连接，用于根据所述第二控制信号控制所述高性能迟滞比较器Comp2工作状态的开关管PMOS；
与所述高性能迟滞比较器Comp2连接，用于提供基准电压的带隙基准；
其中，所述高性能迟滞比较器Comp2的使能端VEN与所述数字控制部分3的输出端连接，所述高性能迟滞比较器Comp2的输出端与所述数字控制部分3的第二输入端连接；所述开关管PMOS的漏极与所述高性能迟滞比较器Comp2的正向输入端连接，所述PMOS开关管的源极与所述储能电容连接，所述开关管PMOS的栅极与所述数字控制部分3的输出端连接；所述带隙基准的第二输出端Vref2与所述高性能迟滞比较器的反向输入端连接。
在本发明的具体实施例中可以通过设定高性能迟滞比较器Comp2中第一电阻R3、第二电阻R4以及第三电阻R5的值可以设定高性能迟滞比较器Comp2的高阀值VOH和低阀值VOL，为了使得系统正常工作，要求VH>VOH。在正常工作的情况下，VL＝VOL，VH＝(1+R1/R2)*Vref1。
本发明具体实施例中，如图3所示，数字控制部分其实现的功能是或非门的功能，包括：
第一或非门NOR1；
与所述第一或非门NOR1连接的第二或非门NOR2以及第一与非门NAND1；
与所述第一与非门NAND1连接以及与所述第二或非门NOR2连接的第一反相器INV1；
与所述第二或非门NOR2连接以及与所述第一与非门NAND1连接的第二反相器INV2；
与所述第二或非门NOR2连接以及与所第一反相器INV1连接的第三反相器INV3；
与所述第二反相器INV2连接以及与所述第一与非门NAND1连接的第四反相器INV4；
与所述第三反相器INV3连接的第一NMOS管MN1；
与所述第四反相器INV4连接的第一PMOS管MP1；其中，
所述第一或非门NOR1的第一输入端和Vin1连接，第二输入端和Vin2连接，所述第一或非门NOR1的输出端和所述第二或非门NOR2第一输入端连接以及与所述第一与非门NAND1的第一输入端连接；所述第二或非门NOR2的第二输入端和所述第一反相器INV1的输出端连接，所述第二或非门NOR2的输出端和所述第二反相器INV2的输入端连接；所述第一与非门NAND1的第二输入端和所述第二反相器INV2的输出端相连，所述第一与非门NAND1的输出端和所述第一反相器INV1的输入端连接；所述第三反相器INV3的输入端和所述第一反相器INV1的输出端连接以及与所述第二或非门NOR2的第二输入端连接，所述第三反相器INV3的输出端和所述第一NMOS管MN1的栅极连接；所述第四反相器INV4的输入端和所述第二反相器INV2的输出端连接以及与所述第一与非门NAND1的第二输入端连接，所述第四反相器INV4的输出端和所述第一PMOS管MP1的栅极连接；所述第一PMOS管MP1的源极接地，漏极和所述第一NMOS管MN1的漏极连接；所述第一NMOS管MN1的源极接地，所述第一NMOS管MN1的漏极作为输出端。
如图2所示，本发明实施例中，能量传感器的输出端和AC-DC的输入端连接；AC-DC的输出端和储能电容C1连接；储能电容一端和地连接，另一端和AC-DC的输出连接；DC-DC的输入端和AC-DC的输出端连接，DC-DC的使能端和高性能迟滞比较器Comp2的输出端连接。
在本发明的具体实施例中，如图2和图4所示，AC-DC将从能量传感器获得的交流电流转化为直流电流并储存在储能电容C1中。在储能电容C1上的电压逐渐上升的过程中，低功耗迟滞比较器Comp1与带隙基准工作，此时由于带隙基准的第一输出端Vref1与低功耗比较器Comp1的反向输入端连接，因此低功耗比较器Comp1输出低电平。另外，由于高性能迟滞比较器Comp2有对地的通路且无电源供电，因此其输出也是低电平。由于低功耗比较器Comp1和高性能迟滞比较器Comp2的输出都是低电平，经过数字控制部分3后输出高电平，数字控制部分3输出的高电平加到开关管PMOS的栅极，开关管PMOS关断，高性能迟滞比较器Comp2不工作，当电压逐渐上升到储能电容C1处的最高电压VH时，低功耗比较器Comp1的输出由低电平跳变到高电平，这时数字电路输出低电平，PMOS管打开，同时高性能迟滞比较器Comp2工作，由于设置的VH的值大于高性能迟滞比较器Comp2的高阈值VOH的值，因此高性能迟滞比较器Comp2输出高电平，DC-DC开始工作，并且高性能迟滞比较器Comp2的输出反馈回数字控制部分的第二输入端。由于消耗功率较大的DC-DC工作，储能电容C1处电压开始快速下降，当储能电容C1处电压低于VH时，尽管Comp1输出低电平，然而由于高性能迟滞比较器Comp2的输出是高电平，因此数字控制电路的输出仍然是低电平，当电压继续下降到高性能迟滞比较器Comp2的低阀值VOL时，高性能迟滞比较器Comp2的输出会跳变成低电平，DC-DC停止工作，由于低功耗比较器Comp1和高性能迟滞比较器Comp2的输出都是低电平，因此数字输出变成高电平，关断PMOS开关管和高性能迟滞比较器Comp2，此时只有低功耗比较器Comp1和带隙基准工作，由于AC-DC的作用，储能电容C1处的电压继续上升。如此循环往复，储能电容处的电压被限制在VH和VOL之间，DC-DC间歇输出直流电流。当高性能迟滞比较器Comp2输出低电平的时候，整个电路只有带隙基准和低功耗比较器Comp1消耗能量，由于在充电阶段储能电容C1处的摆率很小，因此低功耗比较器Comp1的功耗可以做得很低，在放电阶段高性能迟滞比较器Comp2正常工作，高性能迟滞比较器Comp2的速度很快，功耗较大，因此放电阶段整个迟滞电压检测电路可以满足精度的要求，检测大的电压摆率，同时满足了功耗和性能的要求。
本发明具体实施例中，如图5所示，低功耗比较器Comp1包括：
第一PMOS管MP1；
与所述第一PMOS管MP1连接的第二PMOS管MP2以及第三PMOS管MP3；
与所述第三PMOS管MP3连接的第一NMOS管MN1；
与所述第一NMOS管MN1连接以及与所述第二PMOS管MP2连接的第二NMOS管MN2；其中，
所述第一PMOS管MP1的源极和电源电压连接，所述第一PMOS管MP1的栅极和偏置电路Vbias连接，所述第一PMOS管MP1的漏极与所述第二PMOS管MP2的源极连接以及与所述第三PMOS管MP3的源极连接；所述第二PMOS管MP2的漏极与所述第二NMOS管MN2的漏极连接以及与连接；所述第三PMOS管MP3的漏极与所述第一NMOS管MN1的漏极连接以及与所述第一NMOS管MN1的栅极连接；所述第一NMOS管MN1的源极与所述第二NMOS管MN2的源极连接，且所述第一NMOS管MN1的源极接地；所述第二NMOS管MN2的栅极与所述第一NMOS管MN1的栅极连接，所述第二NMOS管MN2的源极与连接。
该结构是一种差分输入单端输出形式的放大器，可以通过使其工作在亚阈值区而实现极低的功耗。其中，第一PMOS管MP1作为电流源提供电流，第二PMOS管MP2和第三PMOS管MP3作为差分输入对，具有相同的尺寸，第一NMOS管MN1和第二NMOS管MN2作为电流镜实现双端变单端的转换，也具有相同的尺寸。
本发明具体实施例中，如图6所示，高性能迟滞比较器Comp2包括：
电流源Idc；
与所述电流源Idc连接的第二PMOS管MP2；
与所述第二PMOS管MP2连接的第一PMOS管MP1；
与所述第一PMOS管MP1连接的第一电阻R3、第四PMOS管MP4，以及第五PMOS管MP5；
与所述第一电阻R3连接、与所述第四PMOS管MP4连接以及与所述第五PMOS管MP5连接的第三电阻R5；
与所述第三电阻R5连接的第二电阻R4以及第二NMOS管MN2；
与所述第二电阻R4连接以及与所述第二NMOS管MN2连接的第一NMOS管MN1；
与所述第二电阻R4连接、与所述第一NMOS管MN1以及与所述第二NMOS管MN2连接的第三PMOS管MP3；
与所述第三PMOS管MP3连接的反相器INV；其中，
所述电流源Idc的一端接地，另一端分别与所述第二PMOS管MP2的漏极、栅极连接；所述第二PMOS管MP2的源极接电源电压；所述第一PMOS管MP1的栅极和所述第二PMOS管MP2的栅极连接，所述第一PMOS管MP1的漏极与所述第四PMOS管MP4的源极连接以及和所述第五PMOS管MP5的源极连接；所述第一电阻R3的一端与所述第一PMOS管MP1的源极连接，所述第一电阻R3的另一端与所述第四PMOS管MP4的栅极连接；所述第四PMOS管MP4的栅极与所述第二电阻R4的一端连接，所述第四PMOS管MP4的漏极与所述第一NMOS管MN1的漏极连接；所述第一NMOS管MN1的源极与所述第二电阻R4的另一端连接，且所述第二电阻R4的另一端接地，所述第一NMOS管MN1的栅极与所述第二NMOS管MN2的栅极连接以及与所述第三PMOS管MP3的源极连接；所述第二NMOS管MN2的源极与所述第一NMOS管MN1的源极连接，所述第二NMOS管MN2的漏极与所述第三电阻R5的一端连接；所述第五PMOS管MP5的漏极与所述第三电阻R5的一端连接；所述第三电阻R5的另一端与所述第四PMOS管MP4的栅极连接；所述第三PMOS管MP3的漏极与所述第二NMOS管MN2的源极连接，所述第三PMOS管MP3的栅极与所述反相器INV的输出端连接。
电流源Idc和第二PMOS管MP2提供偏置电压，第三PMOS管MP3作为使能端，控制Comp2的工作与否，第一PMOS管MP1为整个放大器提供电流，第四PMOS管MP4、第五PMOS管MP5作为差分对输入，具有相同的尺寸，第一NMOS管MN1和第二NMOS管MN2作为电流镜，将双端输出转换为单端输出，通过设定电阻第一电阻R3、第二电阻R4和第三电阻R5的值可以设定高性能迟滞比较器Comp2的高阈值VOH和低阈值VOL。虽然所述高性能迟滞比较器Comp2和所述低功耗Comp1的放大器结构类似，但是由于其工作在不同的反型区，因此其功耗差别很大，低功耗Comp1工作在亚阈值区域，因此其功耗很低，速度很慢。高性能迟滞比较器Comp2工作在强反型区，因此其功耗很大，速度很快。
在本发明实施例的仿真过程中，使用具有提供能量功能的RC充电模型代替能量传感器和AC-DC部分，通过设置RC的值来设定上升储能电容上升阶段的摆率并使用能够消耗能量的开关加电阻模拟DC-DC，另外可以很方便地调节负载的大小。基于上述论述，对本发明实施例进行了充电放电过程的模拟。图7给出了储能电容处电压Vcap的变化，预设值为1.1-1.3V，从仿真结果可以发现本发明实施例具有很好的检测效果。图8给出了数字控制电路输出端的电压Vdig的变化，图8和图7的结果结合起来，可以发现数字控制部分能够实现正确的逻辑。为了进一步了解功耗的变化，使用直流扫面可以得出低功耗比较器Comp1的电源电压从0-1.25V之间变化时，其功耗很低，图9给出了低功耗比较器Comp1的电流I随电源电压VDD的变化，可以发现其电流不超过5μA，而使用传统的结构，当电源电压从0-1.25V之间变化时，如图10所示，高性能迟滞比较器Comp2的电流达到了100μA。因此，使用本发明实施例的结构能够大大降低充电阶段的功耗，从而降低能量获取系统的最小输入功率，适合作为能量获取系统的迟滞电压检测电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (6)
1.一种应用于能量获取系统的低功耗迟滞电压检测电路，所述能量获取系统包括：能量传感器，与所述能量传感器连接的AC-DC电路、与所述AC-DC电路连接的储能电容(C1)以及DC-DC电路，其特征在于，所述迟滞电压检测电路包括：
与所述储能电容(C1)连接的第一电路；
与所述第一电路连接的数字控制部分；
与所述数字控制部分连接的第二电路，且所述第二电路与所述DC-DC电路连接；
其中，所述第一电路用于根据储能电容(C1)的电压状态，输出第一控制信号给所述数字控制部分；
所述数字控制部分用于根据所述第一控制信号以及所述第二电路的反馈信号，输出第二控制信号给所述第二电路；
所述第二电路用于根据所述第二控制信号输出控制信号控制DC-DC电路的工作状态，并将所述控制信号作为所述反馈信号反馈给所述数字控制部分。
2.根据权利要求1所述的应用于能量获取系统的低功耗迟滞电压检测电路，其特征在于，所述第一电路包括：
用于对所述储能电容(C1)的电压进行采样的第一分压电阻(R1)与第二分压电阻(R2)；
与所述第一分压电阻(R1)、第二分压电阻(R2)相连，用于检测电压上升过程的低功耗比较器(Comp1)；
与所述低功耗比较器(Comp1)连接，用于提供基准电压的带隙基准；
其中，所述第一分压电阻(R1)一端与所述储能电容连接，另一端与所述低功耗比较器(Comp1)的正向输入端连接；
所述第二分压电阻(R2)一端与地连接，另一端与所述第一分压电阻连接以及与所述低功耗比较器(Comp1)的正向输入端连接；
所述带隙基准的第一输出端(Vref1)与所述低功耗比较器(Comp1)的反向输入端连接；
所述低功耗比较器(Comp1)的输出端与所述数字控制部分的第一输入端连接。
3.根据权利要求1所述的应用于能量获取系统的低功耗迟滞电压检测电路，其特征在于，所述第二电路包括：
与所述数字控制部分连接，用于检测大摆率电压的高性能迟滞比较器(Comp2)；
与所述数字控制部分连接以及与所述高性能迟滞比较器(Comp2)连接，用于根据所述第二控制信号控制所述高性能迟滞比较器(Comp2)工作状态的开关管(PMOS)；
与所述高性能迟滞比较器(Comp2)连接，用于提供基准电压的带隙基准；
其中，所述高性能迟滞比较器(Comp2)的使能端(VEN)与所述数字控制部分的输出端连接，所述高性能迟滞比较器(Comp2)的输出端与所述数字控制部分的第二输入端连接；所述开关管(PMOS)的漏极与所述高性能迟滞比较器(Comp2)的正向输入端连接，所述开关管(PMOS)的源极与所述储能电容连接，所述开关管(PMOS)的栅极与所述数字控制部分的输出端连接；所述带隙基准的第二输出端(Vref2)与所述高性能迟滞比较器的反向输入端连接。
4.根据权利要求1所述的应用于能量获取系统的低功耗迟滞电压检测电路，其特征在于，所述数字控制部分，包括：
第一或非门(NOR1)；
与所述第一或非门(NOR1)连接的第二或非门(NOR2)以及第一与非门(NAND1)；
与所述第一与非门(NAND1)连接以及与所述第二或非门(NOR2)连接的第一反相器(INV1)；
与所述第二或非门(NOR2)连接以及与所述第一与非门(NAND1)连接的第二反相器(INV2)；
与所述第二或非门(NOR2)连接以及与所第一反相器(INV1)连接的第三反相器(INV3)；
与所述第二反相器(INV2)连接以及与所述第一与非门(NAND1)连接的第四反相器(INV4)；
与所述第三反相器(INV3)连接的第一NMOS管(MN1)；
与所述第四反相器(INV4)连接的第一PMOS管(MP1)；其中，
所述第一或非门(NOR1)的第一输入端和第一输入电压(Vin1)连接，第二输入端和第二输入电压(Vin2)连接，所述第一或非门(NOR1)的输出端和所述第二或非门(NOR2)第一输入端连接以及与所述第一与非门(NAND1)的第一输入端连接；所述第二或非门(NOR2)的第二输入端和所述第一反相器(INV1)的输出端连接，所述第二或非门(NOR2)的输出端和所述第二反相器(INV2)的输入端连接；所述第一与非门(NAND1)的第二输入端和所述第二反相器(INV2)的输出端相连，所述第一与非门(NAND1)的输出端和所述第一反相器(INV1)的输入端连接；所述第三反相器(INV3)的输入端和所述第一反相器(INV1)的输出端连接以及与所述第二或非门(NOR2)的第二输入端连接，所述第三反相器(INV3)的输出端和所述第一NMOS管(MN1)的栅极连接；所述第四反相器(INV4)的输入端和所述第二反相器(INV2)的输出端连接以及与所述第一与非门(NAND1)的第二输入端连接，所述第四反相器(INV4)的输出端和所述第一PMOS管(MP1)的栅极连接；所述第一PMOS管(MP1)的源极接地，漏极和所述第一NMOS管(MN1)的漏极连接；所述第一NMOS管(MN1)的源极接地，所述第一NMOS管(MN1)的漏极作为输出端。
5.根据权利要求2所述的应用于能量获取系统的低功耗迟滞电压检测电路，其特征在于，所述低功耗比较器(Comp1)包括：
第一PMOS管(MP1)；
与所述第一PMOS管(MP1)连接的第二PMOS管(MP2)以及第三PMOS管(MP3)；
与所述第三PMOS管(MP3)连接的第一NMOS管(MN1)；
与所述第一NMOS管(MN1)连接以及与所述第二PMOS管(MP2)连接的第二NMOS管(MN2)；
与所述第二NMOS管(MN2)连接以及与所述第二PMOS管(MP2)连接的负载电容(C)；其中，
所述第一PMOS管(MP1)的源极和电源电压连接，所述第一PMOS管(MP1)的栅极和偏置电路(Vbias)连接，所述第一PMOS管(MP1)的漏极与所述第二PMOS管(MP2)的源极连接以及与所述第三PMOS管(MP3)的源极连接；所述第二PMOS管(MP2)的漏极与所述第二NMOS管(MN2)的漏极连接以及与负载电容(C)的一端连接；所述第三PMOS管(MP3)的漏极与所述第一NMOS管(MN1)的漏极连接以及与所述第一NMOS管(MN1)的栅极连接；所述第一NMOS管(MN1)的源极与所述第二NMOS管(MN2)的源极连接，且所述第一NMOS管(MN1)的源极接地；所述第二NMOS管(MN2)的栅极与所述第一NMOS管(MN1)的栅极连接，所述第二NMOS管(MN2)的源极与负载电容(C)的另一端连接。
6.根据权利要求3所述的应用于能量获取系统的低功耗迟滞电压检测电路，其特征在于，所述高性能迟滞比较器(Comp2)包括：
电流源(Idc)；
与所述电流源(Idc)连接的第二PMOS管(MP2)；
与所述第二PMOS管(MP2)连接的第一PMOS管(MP1)；
与所述第一PMOS管(MP1)连接的第一电阻(R3)、第四PMOS管(MP4)，以及第五PMOS管(MP5)；
与所述第一电阻(R3)连接、与所述第四PMOS管(MP4)连接以及与所述第五PMOS管(MP5)连接的第三电阻(R5)；
与所述第三电阻(R5)连接的第二电阻(R4)以及第二NMOS管(MN2)；
与所述第二电阻(R4)连接以及与所述第二NMOS管(MN2)连接的第一NMOS管(MN1)；
与所述第二电阻(R4)连接、与所述第一NMOS管(MN1)以及与所述第二NMOS管(MN2)连接的第三PMOS管(MP3)；
与所述第三PMOS管(MP3)连接的反相器(INV)；其中，
所述电流源(Idc)的一端接地，另一端分别与所述第二PMOS管(MP2)的漏极、栅极连接；所述第二PMOS管(MP2)的源极接电源电压；所述第一PMOS管(MP1)的栅极和所述第二PMOS管(MP2)的栅极连接，所述第一PMOS管(MP1)的漏极与所述第四PMOS管(MP4)的源极连接以及和所述第五PMOS管(MP5)的源极连接；所述第一电阻(R3)的一端与所述第一PMOS管(MP1)的源极连接，所述第一电阻(R3)的另一端与所述第四PMOS管(MP4)的栅极连接；所述第四PMOS管(MP4)的栅极与所述第二电阻(R4)的一端连接，所述第四PMOS管(MP4)的漏极与所述第一NMOS管(MN1)的漏极连接；所述第一NMOS管(MN1)的源极与所述第二电阻(R4)的另一端连接，且所述第二电阻(R4)的另一端接地，所述第一NMOS管(MN1)的栅极与所述第二NMOS管(MN2)的栅极连接以及与所述第三PMOS管(MP3)的源极连接；所述第二NMOS管(MN2)的源极与所述第一NMOS管(MN1)的源极连接，所述第二NMOS管(MN2)的漏极与所述第三电阻(R5)的一端连接；所述第五PMOS管(MP5)的漏极与所述第三电阻(R5)的一端连接；所述第三电阻(R5)的另一端与所述第四PMOS管(MP4)的栅极连接；所述第三PMOS管(MP3)的漏极与所述第二NMOS管(MN2)的源极连接，所述第三PMOS管(MP3)的栅极与所述反相器(INV)的输出端连接。
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