JP2002152021A - サンプルホールド回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＯＳアナログスイッチのゲートから出力信
号に対してスイッチ信号の漏れを低減することを可能と
したサンプルホールド回路を提供する。 【解決手段】 第１アナログスイッチ１２のオンまたは
オフを行う第１スイッチ信号Φ１を発生する第１スイッ
チ信号発生回路１０と、第２アナログスイッチ２４のオ
ンまたはオフを行う第２スイッチ信号Φ２を第１スイッ
チ信号Φ１の発生から一定時間遅延させて発生する第２
スイッチ信号発生回路２０とを備え、第１スイッチ信号
発生回路１０は、タイミング調整回路１６と電源電圧Ｖ
ＤＤと基準電位ＶＳＳとの間に直列に接続した２個のｎ
型ＭＯＳトランジスタと、で構成され、一方のｎ型ＭＯ
Ｓトランジスタ１４のゲートをＣＭＯＳインバータに接
続するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サンプルホールド
回路に関し、特に、アナログスイッチのゲートから出力
信号へ漏れるノイズを低減する機能を備えたサンプルホ
ールド回路に関するものである。

【０００２】

【従来の技術】Ａ／Ｄコンバータやスイッチト・キャパ
シタ回路等におけるアナログ信号、もしくはデジタル信
号を処理する為の回路に用いられる、一定時間ごとにア
ナログ信号のサンプリングを行う回路や、電荷を転送す
る装置の出力回路には、アナログ信号からリセットノイ
ズを除去する機能を有するサンプルホールド回路が必要
である。近年、信号処理の高速化及び高精度化や、電源
電圧の低電圧化が要求されるにつれて、アナログスイッ
チのゲートから出力信号に漏れるノイズの影響が無視で
きない場合が生じている。

【０００３】以下に、従来のサンプルホールド回路につ
いて図面を参照しながら説明する。図７は、従来のサン
プルホールド回路の基本的な構成を示す図である。図７
において、ａは入力信号、ｂは出力信号、Φ６は第６ス
イッチ信号であり、第６アナログスイッチ６２のオンま
たはオフを行う。

【０００４】６０は、スイッチ信号Φ６を発生する第６
スイッチ信号発生回路であり、第６スイッチ信号の発生
を調整するタイミング調整回路８０とＣＭＯＳインバー
タとで構成される。６１は、第６アナログスイッチ６２
のゲートである。６２は、ｎ型ＭＯＳトランジスタで構
成された第６アナログスイッチであり、入力信号ライン
６４と出力信号ライン６５との間にソース・ドレインで
接続されている。６３は、第６アナログスイッチ６２と
出力信号ライン６５との間のゲート・ソース間容量であ
る。６４は入力信号ライン、６５は出力信号ラインであ
り、通常、後段の回路のＭＯＳトランジスタで構成され
たアナログスイッチのゲートに接続され、ＤＣ的に非接
続状態である。６６は、出力信号ライン６５と基準電位
(ＶＳＳ)との間のホールド容量である。ここで、スイッ
チ信号Ф６は、ローのとき基準電位(ＶＳＳ)であり、ハ
イのとき電源電圧(ＶＤＤ)であるものとする。

【０００５】以上のように構成された従来のサンプルホ
ールド回路の動作について説明する。クロック信号が入
力されると、タイミング調整回路８０は、入力信号ａが
リセットされハイとなる期間はスイッチ信号Φ６がロー
になるように所定の時間遅延させて、スイッチ信号Φ６
の発生を調整する。

【０００６】入力信号ａがリセットされハイとなる期間
はスイッチ信号Φ６がローとなり、第６アナログスイッ
チ６２はオフになる。したがって、出力信号ライン６５
はＤＣ的にはどことも接続していないので、ホールド容
量６６により第６アナログスイッチ６２がオンの時の入
力信号ａのバイアスが保持される機能を得ることができ
る。

【０００７】また、入力信号ａがローとなる期間はスイ
ッチ信号Φ６がハイとなり、第６アナログスイッチ６２
はオンになる。したがって、出力信号ライン６５は、ト
ランジスタ抵抗を介して入力信号ライン６４と導通し、
出力信号ｂは入力信号ａと等しくなる。

【０００８】なお、第６アナログスイッチ６２がｎ型Ｍ
ＯＳトランジスタで構成された場合について説明した
が、ｐ型ＭＯＳトランジスタで構成された場合も、スイ
ッチ信号Ф６がローのときオン、ハイのときオフになる
以外は、上記ｎ型ＭＯＳトランジスタで構成された場合
と同様の動作である。

【０００９】次に、サンプルホールド回路のアナログス
イッチにＣＭＯＳトランジスタを用いた場合について図
面を参照しつつ説明する。図８は、サンプルホールド回
路のアナログスイッチにＣＭＯＳトランジスタを用いた
場合の構成を示す回路図である。なお、図８において、
図７と同一または相当する構成要素については同じ符号
を用い、その説明を省略する。

【００１０】図８において、Φ７は第７アナログスイッ
チ７２のオンまたはオフを行う第７スイッチ信号であ
り、スイッチ信号Φ６を反転させた信号である。７０
は、スイッチ信号Φ７を発生する第７スイッチ信号発生
回路であり、スイッチ信号Φ７の発生を調整するタイミ
ング調整回路８１とＣＭＯＳインバータとで構成され
る。７１は、第７アナログスイッチ７２のゲートであ
る。７２は、ｐ型ＭＯＳトランジスタで構成された第７
アナログスイッチであり、入力信号ライン６４と出力信
号ライン６５との間にソース・ドレインで接続されてい
る。７３は、第７アナログスイッチ７２と出力信号ライ
ン６５との間のゲート・ソース間容量である。

【００１１】ここで、スイッチ信号Φ７は、クロック反
転信号がローのとき基準電位（ＶＳＳ）であり、ハイの
とき電源電圧（ＶＤＤ）であるものとする。

【００１２】このように構成されたＣＭＯＳトランジス
タを用いた従来のサンプルホールド回路の動作について
説明する。クロック信号が入力されると、タイミング調
整回路８０は、入力信号ａがリセットされハイとなる期
間はスイッチ信号Φ６がローになるように所定の時間遅
延させて、スイッチ信号Φ６の発生を調整する。

【００１３】また、クロック反転信号が入力されると、
タイミング調整回路８１は、入力信号ａがリセットされ
ハイとなる期間はスイッチ信号Φ７がハイとなるように
所定の時間遅延させて、スイッチ信号Φ７の発生を調整
する。

【００１４】入力信号ａがリセットされハイとなる期間
は、スイッチ信号Φ６がローとなり、第６アナログスイ
ッチ６２はオフになる。また、スイッチ信号Φ７はハイ
となり、第７アナログスイッチ７２もオフになる。した
がって、出力信号ライン６５はＤＣ的にはどことも接続
していないので、ホールド容量６６により第６アナログ
スイッチ６２及び第７アナログスイッチ７２がオンの時
の入力信号ａのバイアスが保持される機能を得ることが
できる。

【００１５】また、入力信号ａがローとなる期間は、ス
イッチ信号Φ６がハイとなり、第６アナログスイッチ６
２はオンになる。また、スイッチ信号Φ７はローとな
り、第７アナログスイッチ７２もオンになる。したがっ
て、出力信号ライン６５は、トランジスタ抵抗を介して
入力信号ライン６４と導通し、出力信号ｂは入力信号ａ
と等しくなる。

【００１６】以上のように、第６アナログスイッチ６２
及び第７アナログスイッチ７２がオンの場合、出力信号
ライン６５は、トランジスタ抵抗を介して入力信号ライ
ン６４と導通し、出力信号ｂは入力信号ａと等しくな
る。また、第６アナログスイッチ６２及び第７アナログ
スイッチ７２がオフの場合、出力信号ライン６５はＤＣ
的にどこにも接続していないので、ホールド容量６６に
よって、スイッチがオンの時の入力信号ａのバイアスが
保持される。

【００１７】

【発明が解決しようとする課題】しかし、図７に示した
上記従来のサンプルホールド回路において、スイッチ信
号Ф６がローからハイになる場合、つまり、第６アナロ
グスイッチ６２がオフ状態からオンになる直前までの期
間は、出力信号ライン６５がＤＣ的にはフローティング
状態のままであるので、スイッチ信号Ф６が第６アナロ
グスイッチ６２と出力信号ライン６５との間のゲート・
ソース間容量６３を介して出力信号ライン６５へノイズ
として漏れやすくなる。

【００１８】また、スイッチ信号Ф６がハイからローに
なる場合、つまり、第６アナログスイッチ６２がオフに
なってからスイッチ信号Ф６が基準電位(ＶＳＳ)に下が
るまでの期間も、出力信号ライン６５はＤＣ的にフロー
ティング状態となるので、スイッチ信号Ф６がゲート・
ソース間容量６３を介して出力信号ライン６５へノイズ
として漏れやすくなるという問題があった。

【００１９】そこで、スイッチ信号の漏れを小さくする
ために、ＭＯＳトランジスタのサイズを小さくすること
が考えられる。しかし、ゲート・ドレイン(またはソー
ス)間の容量は小さくなるが、スイッチのトランジスタ
抵抗が大きくなり、信号の周波数特性を悪化させる可能
性がある。また、出力信号ラインと基準電位の間のホー
ルド容量を大きくすると、信号の周波数特性が問題にな
る。

【００２０】また、スイッチ信号の立ち上がり、立下り
波形をなまらせて、ノイズを小さくしたり、予想される
出力信号へのノイズと逆相のノイズをスイッチ信号に重
畳させて打ち消す方法も考えられるが、これらの方法
は、設計が困難であったり、より高速な信号処理が要求
される場合、確実にノイズを低減させることは難しい。

【００２１】また、図７に示したサンプルホールド回路
に対し、図８に示したようなサンプルホールド回路は、
ｐ型ＭＯＳトランジスタをｎ型ＭＯＳトランジスタに並
行して導通させることにより、ノイズを打ち消し合うよ
うに改良している。つまり、スイッチ信号Ф６及びスイ
ッチ信号Ф７が切り替わる時に、それぞれのゲートから
出力信号ライン６５へスイッチ信号が漏れるが、お互い
に逆相であるのでノイズを打ち消し合うことができる。
しかし、このようにノイズを打ち消し合うためには、ｎ
型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタのノイ
ズを一致させる必要がある。つまり、ｐ型ＭＯＳトラン
ジスタとｎ型ＭＯＳトランジスタの能力の違いを考慮し
て、一般にはｐ型ＭＯＳトランジスタのサイズをｎ型Ｍ
ＯＳトランジスタの数倍になるように、ｐ型ＭＯＳトラ
ンジスタのサイズを決定しなければならない。しかし、
プロセス条件の変動や信号電圧レベルの変動により、安
定してノイズを打ち消し合うことは困難となり、やはり
問題が生じる。

【００２２】本発明は、上記問題点を解消するためにな
されたものであり、アナログスイッチのゲートから出力
信号へのスイッチ信号の漏れを低減することのできるサ
ンプルホールド回路を提供することを目的とする。

【００２３】

【課題を解決するための手段】本発明の請求項１に係る
サンプルホールド回路は、同一基板上に配置された少な
くとも２個以上のアナログスイッチと、クロック信号の
入力により、第１のアナログスイッチのオンまたはオフ
を行う第１スイッチ信号を発生し、第１のアナログスイ
ッチと第２スイッチ信号発生回路へ出力する第１スイッ
チ信号発生回路と、前記第１スイッチ信号の入力によ
り、第２のアナログスイッチのオンまたはオフを行う第
２スイッチ信号を前記第１スイッチ信号の発生から一定
時間遅延させて発生し、第２のアナログスイッチへ出力
する第２スイッチ信号発生回路と、を備え、前記複数の
アナログスイッチは入力端子と出力端子との間に並列に
配置され、かつ、前記各アナログスイッチはＭＯＳトラ
ンジスタよりなることを特徴とするものである。これに
より、一個あたりのＭＯＳトランジスタのサイズを小さ
くして各アナログスイッチのゲートを段階的に電圧を変
えて駆動し、出力信号へ漏れるスイッチ信号のピークを
配置したアナログスイッチの個数分の１のレベルにまで
改善することができ、ＭＯＳトランジスタのゲートから
出力信号へ漏れるノイズを低減することができる。

【００２４】本発明の請求項２に係るサンプルホールド
回路は、請求項１に記載のサンプルホールド回路におい
て、前記第２スイッチ信号発生回路は、直列に接続した
２Ｎ個（Ｎは任意の整数）のＣＭＯＳインバータで構成
され、前記第２スイッチ信号を、前記第１のアナログス
イッチのＭＯＳトランジスタの立ち上がりから立下りま
での時間より長く遅延させて発生することを特徴とする
ものである。これにより、最小限の回路構成で簡単に必
要な時間だけスイッチ信号の発生を遅延させることがで
きる。

【００２５】本発明の請求項３に係るサンプルホールド
回路は、請求項２に記載のサンプルホールド回路におい
て、前記第１スイッチ信号発生回路は、第１スイッチ信
号の発生を調整するタイミング調整回路と、電源電圧と
基準電位との間に直列に接続した２個のｎ型ＭＯＳトラ
ンジスタと、で構成され、一方のｎ型ＭＯＳトランジス
タのゲートをＣＭＯＳインバータに接続したことを特徴
とするものである。これにより、第１スイッチ信号がハ
イの場合、第１スイッチ信号発生回路の出力電圧は電源
電圧からｎ型ＭＯＳトランジスタのしきい値を引いた値
となり、従来よりも出力電圧が小さいので第１のアナロ
グスイッチのクロックリークのピークが従来よりも小さ
くなり、ＭＯＳトランジスタのゲートから出力信号へ漏
れるノイズを低減することができる。

【００２６】本発明の請求項４に係るサンプルホールド
回路は、請求項２に記載のサンプルホールド回路におい
て、前記第１スイッチ信号発生回路は、第１スイッチ信
号の発生を調整するタイミング調整回路と、電源電圧と
基準電位との間に直列に接続したｐ型ＭＯＳトランジス
タとＣＭＯＳインバータと、で構成され、電源電圧とＣ
ＭＯＳインバータの間に接続したｐ型ＭＯＳトランジス
タのゲートを基準電位に接続したことを特徴とするもの
である。これにより、第１スイッチ信号がハイの場合、
第１スイッチ信号発生回路の出力電圧は、ＣＭＯＳイン
バータと電源電圧との間のｐ型ＭＯＳトランジスタが抵
抗となるために電源電圧よりも小さい値となり、従来よ
りも出力電圧が小さいので第１のアナログスイッチのク
ロックリークのピークが従来よりも小さくなり、ＭＯＳ
トランジスタのゲートから出力信号へ漏れるノイズを低
減することができる。

【００２７】本発明の請求項５に係るサンプルホールド
回路は、請求項２に記載のサンプルホールド回路におい
て、前記第１スイッチ信号発生回路は、第１スイッチ信
号の発生を調整するタイミング調整回路と、電源電圧と
基準電位との間に直列に接続した２個のｐ型ＭＯＳトラ
ンジスタと、で構成され、一方のｐ型ＭＯＳトランジス
タのゲートをＣＭＯＳインバータに接続したことを特徴
とするものである。これにより、第１スイッチ信号がロ
ーの場合、第１スイッチ信号発生回路の出力電圧は、基
準電位にｐ型ＭＯＳトランジスタのしきい値を加算した
値となり、従来の出力電圧よりも小さいので第１のアナ
ログスイッチのクロックリークのピークが従来よりも小
さくなり、ＭＯＳトランジスタのゲートから出力信号へ
漏れるノイズを低減することができる。

【００２８】本発明の請求項６に係るサンプルホールド
回路は、請求項１に記載のサンプルホールド回路におい
て、クロック反転信号の入力により、第３のアナログス
イッチのオンまたはオフを行う第３スイッチ信号を発生
し、第３のアナログスイッチと第４スイッチ信号発生回
路へ出力する第３スイッチ信号発生回路と、前記第３ス
イッチ信号の入力により、第４のアナログスイッチのオ
ンまたはオフを行う第４スイッチ信号を第３スイッチ信
号の発生から一定時間遅延させて発生し、第４のアナロ
グスイッチへ出力する第４スイッチ信号発生回路と、を
さらに備え、前記第３スイッチ信号は、前記第１スイッ
チ信号を反転させたものであることを特徴とするもので
ある。これにより、一個あたりのＭＯＳトランジスタの
サイズを小さくして各アナログスイッチのゲートを段階
的に電圧を変えて駆動し、出力信号へのスイッチ信号の
漏れのピークを配置したアナログスイッチの個数分の１
のレベルにまで改善して、ＭＯＳトランジスタのゲート
から出力信号へ漏れるノイズを低減することができ、ま
た、第３スイッチ信号、第４スイッチ信号は、それぞれ
第１スイッチ信号、第２スイッチ信号を反転したもので
あるので、出力信号へ漏れたノイズをお互いに打ち消し
合うことができる。

【００２９】本発明の請求項７に係るサンプルホールド
回路は、請求項６に記載のサンプルホールド回路におい
て、前記第２スイッチ信号発生回路、前記第４スイッチ
信号発生回路の各々は、直列に接続した２Ｎ個（Ｎは任
意の整数）のＣＭＯＳインバータで構成され、前記第２
スイッチ信号発生回路は、前記第２スイッチ信号を前記
第１のアナログスイッチのＭＯＳトランジスタの立ち上
がりから立下りまでの時間より長く遅延させて発生し、
前記第４スイッチ信号発生回路は、前記第４スイッチ信
号を前記第３のアナログスイッチのＭＯＳトランジスタ
の立ち上がりから立下りまでの時間より長く遅延させて
発生することを特徴とするものである。これにより、最
小限の回路構成で簡単に必要な時間だけスイッチ信号の
発生を遅延させることができる。

【００３０】本発明の請求項８に係るサンプルホールド
回路は、請求項７に記載のサンプルホールド回路におい
て、前記第１スイッチ信号発生回路は、第１スイッチ信
号の発生を調整するタイミング調整回路と、電源電圧と
基準電位との間に直列に接続した２個のｎ型ＭＯＳトラ
ンジスタと、で構成され、一方のｎ型ＭＯＳトランジス
タのゲートをＣＭＯＳインバータに接続し、前記第３ス
イッチ信号発生回路は、第３スイッチ信号の発生を調整
するタイミング調整回路と、電源電圧と基準電位との間
に直列に接続した２個のｐ型ＭＯＳトランジスタと、で
構成され、一方のｐ型ＭＯＳトランジスタのゲートをＣ
ＭＯＳインバータに接続した、ことを特徴とするもので
ある。これにより、第１スイッチ信号がハイの場合の第
１スイッチ信号発生回路の出力電圧と、第３スイッチ信
号がローの場合の第３スイッチ信号発生回路の出力電圧
とが、それぞれ従来のスイッチ信号発生回路の出力電圧
よりも小さくなり、第１のアナログスイッチ及び第３の
アナログスイッチのクロックリークのピークが従来より
も小さく、ＭＯＳトランジスタのゲートから出力信号へ
漏れるノイズを低減することができる。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。なお、ここで示す実
施の形態はあくまで一例であって、必ずしもこの実施の
形態に限定されるものではない。

【００３２】（実施の形態１）以下に、本発明の実施の
形態１に係るサンプルホールド回路について図面を参照
しながら説明する。実施の形態１は、本発明の請求項
１、請求項２、及び請求項３に対応するものである。図
１は、本実施の形態１に係るサンプルホールド回路の構
成を示す図である。

【００３３】図１において、ａは入力信号、ｂは出力信
号、Φ１は第１アナログスイッチのオンまたはオフを行
う第１スイッチ信号であり、Φ２は第２アナログスイッ
チのオンまたはオフを行う第２スイッチ信号である。

【００３４】１は入力信号ライン、２は出力信号ライン
であり、通常、後段の回路のＭＯＳトランジスタで構成
されたアナログスイッチのゲートに接続され、ＤＣ的に
非接続状態である。３は出力信号ライン２と基準電位
(ＶＳＳ)との間のホールド容量である。４は入力端子で
あり、５は出力端子である。

【００３５】１０は、クロック信号の入力により、スイ
ッチ信号Φ１を発生する第１スイッチ信号発生回路であ
り、第１アナログスイッチ１２のゲート１１に接続する
と同時に、第２スイッチ信号発生回路２０に接続する。
１１は、第１アナログスイッチ１２のゲートである。１
２は、ｎ型ＭＯＳトランジスタで構成された第１アナロ
グスイッチであり、スイッチ信号Ф１がハイのときオ
ン、ローのときオフになる。１３は、第１アナログスイ
ッチ１２と出力信号ライン２との間のゲート・ソース間
容量である。

【００３６】２０は、第２スイッチ信号発生回路であ
り、直列に接続した２Ｎ個(Ｎは任意の整数)のＣＭＯＳ
インバータで構成され、本実施例では、２個のＣＭＯＳ
インバータ２１,２２で構成され、第２スイッチ信号Φ
２を第１アナログスイッチ１２のＭＯＳトランジスタの
立上りから立下りまでの時間より長く遅延させて発生す
るようにしたものであり、最小限の回路構成で簡単に必
要な時間だけスイッチ信号の発生を遅延させることがで
きる。２３は、第２アナログスイッチ２４のゲートであ
る。２４は、ｎ型ＭＯＳトランジスタで構成された第２
アナログスイッチであり、スイッチ信号Ф２がハイのと
きオン、ローのときオフになる。２５は、第２アナログ
スイッチ２４と出力信号ライン２との間のゲート・ソー
ス間容量である。

【００３７】なお、第１スイッチ信号発生回路１０は、
第１スイッチ信号Φ１の発生を調整するタイミング調整
回路１６と、電源電圧ＶＤＤと基準電位ＶＳＳとの間に
直列に接続した２個のｎ型ＭＯＳトランジスタと、で構
成され、一方のｎ型ＭＯＳトランジスタ１４のゲートを
ＣＭＯＳインバータに接続したものであり、ＣＭＯＳイ
ンバータに接続されたｎ型ＭＯＳトランジスタ１４のゲ
ート信号は反転するようにしたものである。また、第１
アナログスイッチ１２と第２アナログスイッチ２４は、
入力端子４と出力端子５との間に並列に、かつ、同一基
板上に配置されている。

【００３８】次に、上記構成のサンプルホールド回路の
動作について説明する。クロック信号が入力されると、
タイミング調整回路１６は、入力信号ａがリセットされ
ハイとなる期間はスイッチ信号Φ１がローとなるように
所定の時間遅延させてスイッチ信号Φ１の発生を調整
し、スイッチ信号Φ１はアナログスイッチ１２及び第２
スイッチ信号発生２０へ出力される。このとき、スイッ
チ信号Φ１がハイの場合、第１スイッチ信号発生回路１
０の出力電圧は電源電圧(ＶＤＤ)からｎ型ＭＯＳトラン
ジスタ１４のしきい値電圧を引いた値になる。

【００３９】第２スイッチ信号発生回路２０は、スイッ
チ信号Φ１が入力されると、ＣＭＯＳインバータ２１、
２２によって所定の時間だけ遅延させてスイッチ信号Φ
２を発生し、第２アナログスイッチ２４のゲート２３を
駆動する。スイッチ信号Φ２がハイの場合、第２スイッ
チ信号発生回路２０の出力電圧は、ＣＭＯＳインバータ
２２から出力されるため電源電圧(ＶＤＤ)と同じ値にな
る。

【００４０】第１アナログスイッチ１２及び第２アナロ
グスイッチがオンの場合、出力信号ライン２は、ＭＯＳ
トランジスタの抵抗を介して入力信号ライン１と導通
し、出力信号ｂは入力信号ａと等しくなる。

【００４１】また、第１アナログスイッチ１２及び第２
アナログスイッチ２４がオフの場合、出力信号ライン２
はＤＣ的にはどこにも接続していないので、ホールド容
量３によって第１アナログスイッチ１２又は第２アナロ
グスイッチ２４がオンの時の入力信号ａのバイアスが保
持される機能を得ることができる。

【００４２】このように、一個あたりのＭＯＳトランジ
スタのサイズを小さくして、各アナログスイッチのゲー
トを段階的に電圧を変えて駆動し、ゲート・ソース間容
量を小さくすることができるので、出力信号へのスイッ
チ信号の漏れのピークを、配置したアナログスイッチの
個数分の１のレベルにまで改善することができる。

【００４３】なお、実施の形態４におけるサンプルホー
ルド回路では、ＭＯＳトランジスタで構成されるアナロ
グスイッチの数を２個の場合について説明したが、３個
以上にしても何ら差し支えない。

【００４４】以上のように、本実施の形態１に係るサン
プルホールド回路は、第１アナログスイッチ１２のオン
またはオフを行う第１スイッチ信号Φ１を発生する第１
スイッチ信号発生回路１０と、第２アナログスイッチ２
４のオンまたはオフを行う第２スイッチ信号Φ２を第１
スイッチ信号Φ１の発生から一定時間遅延させて発生す
る第２スイッチ信号発生回路２０と、を備えたことによ
り、一個あたりのＭＯＳトランジスタのサイズを小さく
して各アナログスイッチのゲートを段階的に電圧を変え
て駆動し、一個あたりのアナログスイッチのクロックリ
ークのピークを小さくすることができ、ＭＯＳトランジ
スタのゲートから出力信号へ漏れるノイズを低減するこ
とができる。

【００４５】また、第１スイッチ信号発生回路１０は、
タイミング調整回路１６と、電源電圧ＶＤＤと基準電位
ＶＳＳとの間に直列に接続した２個のｎ型ＭＯＳトラン
ジスタと、で構成され、一方のｎ型ＭＯＳトランジスタ
１４のゲートをＣＭＯＳインバータに接続したので、第
１スイッチ信号Φ１がハイの場合、第１スイッチ信号発
生回路１０の出力電圧は電源電圧ＶＤＤからｎ型ＭＯＳ
トランジスタ１４のしきい値を引いた値となり、従来の
スイッチ信号発生回路の出力電圧である電源電圧ＶＤＤ
の値よりも小さく、第１アナログスイッチ１２のクロッ
クリークのピークが従来よりも小さくなり、ＭＯＳトラ
ンジスタのゲートから出力信号ｂへ漏れるノイズを低減
することができる。

【００４６】（実施の形態２）以下に、本発明の実施の
形態２に係るサンプルホールド回路について図面を参照
しながら説明する。実施の形態２は、本発明の請求項
１、請求項２、及び請求項４に対応するものである。

【００４７】図２は、実施の形態２に係るサンプルホー
ルド回路の構成を示すブロック図である。なお、図２に
おいて、図１と同一または相当する構成要素については
同じ符号を用い、その説明を省略する。なお、第１スイ
ッチ信号発生回路１０は、第１スイッチ信号Φ１の発生
を調整するタイミング調整回路１６と、電源電圧ＶＤＤ
と基準電位ＶＳＳとの間に直列に接続したｐ型ＭＯＳト
ランジスタ１５と、ＣＭＯＳインバータと、で構成さ
れ、電源電圧とＣＭＯＳインバータの間に接続したｐ型
ＭＯＳトランジスタ１５のゲートを基準電位に接続した
ものである。

【００４８】次に、上記構成のサンプルホールド回路の
動作について説明する。クロック信号が入力されると、
タイミング調整回路１６は、入力信号ａがリセットされ
ハイとなる期間はスイッチ信号Φ１がローとなるように
所定の時間遅延させてスイッチ信号Φ１の発生を調整
し、スイッチ信号Φ１は第１アナログスイッチ１２及び
第２スイッチ信号発生回路２０へ出力される。このと
き、スイッチ信号Φ１はハイの場合、第１スイッチ信号
発生回路１０の出力電圧は、ＣＭＯＳインバータがハイ
となってもＣＭＯＳインバータと電源電圧(ＶＤＤ)との
間のｐ型ＭＯＳトランジスタ１５が抵抗となるため、電
源電圧(ＶＤＤ)より電位は低くなる。

【００４９】第２スイッチ信号発生回路２０では、スイ
ッチ信号Φ１が入力されると、ＣＭＯＳインバータ２
１、２２によって所定の時間だけ遅延させてスイッチ信
号Φ２を出力し、第２アナログスイッチ２４のゲート２
３を駆動する、このとき、スイッチ信号Φ２がハイの場
合、第２スイッチ信号発生回路２０の出力電圧は、ＣＭ
ＯＳインバータ２２から出力されるため電源電圧(ＶＤ
Ｄ)と同じ値になる。

【００５０】第１アナログスイッチ１２及び第２アナロ
グスイッチがオンの場合、出力信号ライン２は、ＭＯＳ
トランジスタの抵抗を介して入力信号ライン１と導通
し、出力信号ｂは入力信号ａと等しくなる。

【００５１】また、第１アナログスイッチ１２及び第２
アナログスイッチ２４がオフの場合、出力信号ライン２
はＤＣ的にはどことも接続していないので、ホールド容
量３によって、第１アナログスイッチ１２又は第２アナ
ログスイッチ２４がオンの時の入力信号ａのバイアスが
保持される機能を得る。

【００５２】このように、一個あたりのＭＯＳトランジ
スタのサイズを小さくして各アナログスイッチのゲート
を段階的に電圧を変えて駆動し、ゲート・ソース間容量
を小さくすることができるので、出力信号へのスイッチ
信号の漏れのピークを、配置したアナログスイッチの個
数分の１のレベルにまで改善することができる。

【００５３】なお、第１スイッチ信号発生回路１０にお
いて、ｐ型ＭＯＳトランジスタのゲートを基準電位(Ｖ
ＳＳ)に接続した場合について説明したが、ｎ型ＭＯＳ
トランジスタのゲートを電源電圧(ＶＤＤ)に接続した場
合も同様である。また、ＭＯＳトランジスタで構成され
るアナログスイッチの数を２個の場合について説明した
が、３個以上にしても何ら差し支えない。

【００５４】以上のように、実施の形態２に係るサンプ
ルホールド回路は、第１アナログスイッチ１２のオンま
たはオフを行う第１スイッチ信号Φ１を発生する第１ス
イッチ信号発生回路１０と、第２アナログスイッチ２４
のオンまたはオフを行う第２スイッチ信号Φ２を第１ス
イッチ信号Φ１の発生から一定時間遅延させて発生する
第２スイッチ信号発生回路２０と、を備えたことによ
り、一個あたりのＭＯＳトランジスタのサイズを小さく
して各アナログスイッチのゲートを段階的に電圧を変え
て駆動し、一個あたりのアナログスイッチのクロックリ
ークのピークを小さくすることができ、ＭＯＳトランジ
スタのゲートから出力信号へ漏れるノイズを低減するこ
とができる。

【００５５】また、第１スイッチ信号発生回路１０は、
タイミング調整回路１６と、電源電圧ＶＤＤと基準電位
ＶＳＳとの間に直列に接続したｐ型ＭＯＳトランジスタ
１５と、ＣＭＯＳインバータと、で構成され、電源電圧
ＶＤＤとＣＭＯＳインバータの間に接続したｐ型ＭＯＳ
トランジスタ１５のゲートを基準電位ＶＳＳに接続した
ので、第１スイッチ信号がハイの場合、第１スイッチ信
号発生回路１０の出力電圧は、ＣＭＯＳインバータと電
源電圧ＶＤＤとの間のｐ型ＭＯＳトランジスタ１５が抵
抗となるため従来のスイッチ信号発生回路の出力電圧で
ある電源電圧ＶＤＤの値よりも小さく、第１のアナログ
スイッチのクロックリークのピークが従来よりも小さく
なり、ＭＯＳトランジスタのゲートから出力信号へ漏れ
るノイズを低減することができる。

【００５６】（実施の形態３）以下に、本発明の実施の
形態３に係るサンプルホールド回路について図面を参照
しながら説明する。実施の形態３は、本発明の請求項
１、請求項２、及び請求項５に対応するものである。図
３は、実施の形態３に係るサンプルホールド回路の構成
を示すブロック図である。なお、図３において、図１と
同一または相当する構成要素については同じ符号を用
い、その説明を省略する。

【００５７】図３において、Φ３は第３アナログスイッ
チのオンまたはオフを行う第３スイッチ信号であり、ス
イッチ信号Ф１を反転させた信号である。Φ４は第４ア
ナログスイッチのオンまたはオフを行う第４スイッチ信
号であり、第２スイッチ信号Φ２を反転させた信号であ
る。３０は、スイッチ信号Φ３を発生する第３スイッチ
信号発生回路であり、第３アナログスイッチ３２のゲー
ト３１に接続すると同時に、第４スイッチ信号発生回路
４０に接続する。３１は、第３アナログスイッチ３２の
ゲートである。３２は、ｐ型ＭＯＳトランジスタで構成
された第３アナログスイッチであり、スイッチ信号Φ３
がローのときオンになる、ハイのときオフになる。３３
は、第３アナログスイッチ３２と出力信号ライン２との
間のゲート・ソース間容量である。４０は、第４スイッ
チ信号発生回路であり、直列に接続した２Ｎ(Ｎは任意
の整数)個のＣＭＯＳインバータで構成され、本実施例
では、２個のＣＭＯＳインバータ４１,４２で構成さ
れ、第４スイッチ信号Φ４を、第３アナログスイッチ３
２のＭＯＳトランジスタの立上りから立下りまでの時間
より長く遅延させて発生するようにしたものであり、簡
単な回路構成で必要な時間だけスイッチ信号の発生を遅
延させることができる。４３は、第４アナログスイッチ
４４のゲートである。４４は、ｐ型ＭＯＳトランジスタ
で構成された第４アナログスイッチであり、スイッチ信
号Φ４がローのときオンになり、ハイのときオフにな
る。４５は、第４アナログスイッチ４４と出力信号ライ
ン２との間のゲート・ソース間容量である。

【００５８】なお、第３スイッチ信号発生回路３０は、
第３スイッチ信号Φ３の発生を調整するタイミング調整
回路３５と、電源電圧ＶＤＤと基準電位ＶＳＳとの間に
直列に接続した２個のｐ型ＭＯＳトランジスタと、で構
成され、一方のｐ型ＭＯＳトランジスタ３４のゲートを
ＣＭＯＳインバータに接続したものであり、ＣＭＯＳイ
ンバータに接続されたｐ型ＭＯＳトランジスタのゲート
信号は反転するようにしたものである。

【００５９】次に、上記構成のサンプルホールド回路の
動作について説明する。クロック信号が入力されると、
タイミング調整回路３５は、入力信号aがリセットされ
ハイとなる期間はスイッチ信号Φ３がハイとなるように
所定の時間遅延させてスイッチ信号Φ３の発生を調整
し、スイッチ信号Φ３は、第３アナログスイッチ３２及
び第４スイッチ信号発生回路４０へ出力される。このと
き、スイッチ信号Ф３がローの場合、第３スイッチ信号
発生回路３０の出力電圧は、基準電位(ＶＳＳ)にｐ型Ｍ
ＯＳトランジスタ３４のしきい値を加算した電位とほぼ
同じになる。

【００６０】第４スイッチ信号発生回路４０では、スイ
ッチ信号Φ３が入力されると、ＣＭＯＳインバータ４
１、４２によって所定の時間だけ遅延させてスイッチ信
号Φ４を発生して出力し、第４アナログスイッチ４４の
ゲート４３を駆動する。このとき、スイッチ信号Φ４が
ローの場合、第４スイッチ信号発生回路４０の出力電圧
は、ＣＭＯＳインバータ４２から出力されるため基準電
位(ＶＳＳ)と同じ値になる。

【００６１】第３アナログスイッチ３２及び第４アナロ
グスイッチ４４がオンの場合、出力信号ライン２は、ト
ランジスタ抵抗を介して入力信号ライン１と導通し、出
力信号ｂは入力信号ａと等しくなる。

【００６２】第３アナログスイッチ３２及び第４アナロ
グスイッチ４４がオフの場合、出力信号ライン２はＤＣ
的にはどことも接続していないので、ホールド容量３に
よって、第３アナログスイッチ３２または第４アナログ
スイッチ４４のスイッチがオンの時の入力信号ａのバイ
アスが保持される機能を得ることができる。

【００６３】このように、一個あたりのＭＯＳトランジ
スタのサイズを小さくして各アナログスイッチのゲート
を段階的に電圧を変えて駆動し、ゲート・ソース間容量
を小さくすることができるので、出力信号へのスイッチ
信号の漏れのピークを、配置したアナログスイッチの個
数分の１のレベルにまで改善することができる。

【００６４】なお、実施の形態３におけるサンプルホー
ルド回路では、ＭＯＳトランジスタで構成されるアナロ
グスイッチの数を２個の場合について説明したが、３個
以上にしても何ら差し支えない。

【００６５】以上のように、本実施の形態３に係るサン
プルホールド回路は、第３アナログスイッチ３２のオン
またはオフを行う第３スイッチ信号Φ３を発生する第３
スイッチ信号発生回路３０と、第４アナログスイッチ４
４のオンまたはオフを行う第４スイッチ信号Φ４を第３
スイッチ信号Φ３の発生から一定時間遅延させて発生す
る第４スイッチ信号発生回路４０と、を備えたことによ
り、一個あたりのＭＯＳトランジスタのサイズを小さく
して各アナログスイッチのゲートを段階的に電圧を変え
て駆動し、一個あたりのアナログスイッチのクロックリ
ークのピークを小さくすることができ、ＭＯＳトランジ
スタのゲートから出力信号ｂへ漏れるノイズを低減する
ことができる。

【００６６】また、第３スイッチ信号発生回路３０は、
タイミング調整回路３５と、電源電圧ＶＤＤと基準電位
ＶＳＳとの間に直列に接続した２個のｐ型ＭＯＳトラン
ジスタとで構成され、一方のｐ型ＭＯＳトランジスタ３
４のゲートをＣＭＯＳインバータに接続したので、第３
スイッチ信号Φ３がローの場合、第３スイッチ信号発生
回路３０の出力電圧は、基準電位ＶＳＳにｐ型ＭＯＳト
ランジスタのしきい値を加算した値となり、従来のスイ
ッチ信号発生回路の出力電圧である基準電位ＶＳＳの値
よりも小さく、第３アナログスイッチ３２のクロックリ
ークのピークが従来よりも小さくなり、ＭＯＳトランジ
スタのゲートから出力信号ｂへ漏れるノイズを低減する
ことができる。

【００６７】（実施の形態４）以下に、本発明の実施の
形態４に係るサンプルホールド回路について図面を参照
しながら説明する。実施の形態４は、本発明の請求項
１、請求項６、請求項７、及び請求項８に対応するもの
である。図４は、実施の形態４に係るサンプルホールド
回路の構成を示す図である。なお、図４において、図１
及び図３と同一または相当する構成要素については同じ
符号を用い、その説明を省略する。

【００６８】なお、第１スイッチ信号発生回路１０は、
第１スイッチ信号Φ１の発生を調整するタイミング調整
回路１６と、電源電圧と基準電位との間に直列に接続し
た２個のｎ型ＭＯＳトランジスタと、で構成され、一方
のｎ型ＭＯＳトランジスタのゲート１６をＣＭＯＳイン
バータに接続し、第３スイッチ信号発生回路３０は、第
３スイッチ信号Φ３の発生を調整するタイミング調整回
路３５と、電源電圧と基準電位との間に直列に接続した
２個のｐ型ＭＯＳトランジスタと、で構成され、一方の
ｐ型ＭＯＳトランジスタ３４のゲートをＣＭＯＳインバ
ータに接続したものであり、ＣＭＯＳインバータに接続
されたｎ型ＭＯＳトランジスタ１６とｐ型ＭＯＳトラン
ジスタ３４の各ゲート信号は反転するようにしたもので
ある。

【００６９】また、第１アナログスイッチ１２、第２ア
ナログスイッチ２４、第３アナログスイッチ３２、及び
第４アナログスイッチ４４は、入力端子４と出力端子５
との間に並列に配置されている。

【００７０】次に、上記構成のサンプルホールド回路の
動作について説明する。クロック信号が入力されると、
タイミング調整回路１６は、入力信号ａがリセットされ
ハイとなる期間はスイッチ信号Φ１がローとなるように
所定の時間遅延させてスイッチ信号Φ１の発生を調整
し、スイッチ信号Φ１はアナログスイッチ１２及び第２
スイッチ信号発生２０へ出力される。このとき、スイッ
チ信号Φ１がハイの場合、第１スイッチ信号発生回路１
０の出力電圧は電源電圧(ＶＤＤ)からｎ型ＭＯＳトラン
ジスタ１４のしきい値電圧を引いた値になる。

【００７１】第２スイッチ信号発生回路２０は、スイッ
チ信号Φ１が入力されると、ＣＭＯＳインバータ２１、
２２によって所定の時間だけ遅延させてスイッチ信号Φ
２を発生し、第２アナログスイッチ２４のゲート２３を
駆動する。スイッチ信号Φ２がハイの場合、第２スイッ
チ信号発生回路２０の出力電圧は、ＣＭＯＳインバータ
２２から出力されるため電源電圧(ＶＤＤ)と同じ値にな
る。

【００７２】クロック反転信号が入力されると、タイミ
ング調整回路３５は、入力信号aがリセットされハイと
なる期間はスイッチ信号Φ３がハイとなるように所定の
時間遅延させてスイッチ信号Φ３の発生を調整し、スイ
ッチ信号Φ３は、第３アナログスイッチ３２及び第４ス
イッチ信号発生回路４０へ出力される。このとき、スイ
ッチ信号Ф３がローの場合、第３スイッチ信号発生回路
３０の出力電圧は、基準電位(ＶＳＳ)にｐ型ＭＯＳトラ
ンジスタ３４のしきい値を加算した電位とほぼ同じにな
る。

【００７３】第４スイッチ信号発生回路４０では、スイ
ッチ信号Φ３が入力されると、ＣＭＯＳインバータ４
１、４２によって所定の時間だけ遅延させてスイッチ信
号Φ４を発生して出力し、第４アナログスイッチ４４の
ゲート４３を駆動する。このとき、スイッチ信号Φ４が
ローの場合、第４スイッチ信号発生回路４０の出力電圧
は、ＣＭＯＳインバータ４２から出力されるため基準電
位(ＶＳＳ)と同じ値になる。

【００７４】第１アナログスイッチ１２及び第３アナロ
グスイッチ３２がオンの場合、出力信号ライン２は、ト
ランジスタ抵抗を介して入力信号ライン１と導通し、出
力信号ｂは入力信号ａと等しくなる。

【００７５】第１アナログスイッチ１２、第２アナログ
スイッチ２４、第３アナログスイッチ３２、及び第４ア
ナログスイッチ４４の全てのスイッチがオフの場合、出
力信号ライン２はＤＣ的にはどことも接続していないの
で、ホールド容量３によって、第１アナログスイッチ１
２、第２アナログスイッチ２４、第３アナログスイッチ
３２、及び第４アナログスイッチ４４のいずれかのスイ
ッチがオンの時の入力信号ａのバイアスが保持される機
能を得ることができる。

【００７６】このように、一個あたりのＭＯＳトランジ
スタのサイズを小さくして各アナログスイッチのゲート
を段階的に電圧を変えて駆動し、ゲート・ソース間容量
を小さくすることができるので、出力信号へのスイッチ
信号の漏れのピークを、配置したアナログスイッチの個
数分の１のレベルにまで改善することができる。

【００７７】また、通常、ｎ型ＭＯＳトランジスタとｐ
型ＭＯＳトランジスタの、立ち上がり及び立下り動作は
逆なので、出力信号２に漏れるノイズは互いに打ち消し
合うことができる。従って、ｎ型ＭＯＳトランジスタと
ｐ型ＭＯＳトランジスタの特性の違いを考えて、ノイズ
レベルが同等になるようにサンプルホールド回路を設計
すればよい。この際、ｎ型ＭＯＳトランジスタの方が能
力が高いので、一般にはｐ型ＭＯＳトランジスタのサイ
ズをｎ型ＭＯＳトランジスタの２〜３倍程度に設計す
る。

【００７８】次に、上記構成のサンプルホールド回路の
応用例について図４及び図５を用いて説明する。図５
は、実施の形態４に係るサンプルホールド回路を用いた
電荷転送装置の構成を示す図である。なお、図５におい
て、図４と同一または相当する構成要素については同じ
符号を用い、その説明を省略する。

【００７９】図５において、５１はソースフォロワ１
(ＳＦ１)のドライブ側ｎ型ＭＯＳトランジスタ、５２は
ソースフォロワ１(ＳＦ１)のロード側ｎ型ＭＯＳトラン
ジスタ、５３はソースフォロワ２(ＳＦ２)のドライブ側
ｎ型ＭＯＳトランジスタ、５４はソースフォロワ２(Ｓ
Ｆ２)のロード側ｎ型ＭＯＳトランジスタ、５０はサン
プルホールド回路である。

【００８０】図６(ａ)は本実施の形態４に係るサンプル
ホールド回路における入力信号波形、図６(ｂ)〜(ｅ)は
本実施の形態４に係るサンプルホールド回路におけるス
イッチ信号Φ１、Φ２、Φ３、Φ４の信号波形であり、
図６（ｆ）は本発明のサンプルホールド回路における出
力信号bの信号波形であり、図６(g)〜(h)は従来のサン
プルホールド回路におけるスイッチ信号Φ６、Φ７の信
号波形であり、図６(ｇ)は従来のサンプルホールド回路
における出力信号bの信号波形を示す図である。

【００８１】なお、図６(ｂ)のスイッチ信号Φ１と図６
(ｄ)のスイッチ信号Φ３、図６(ｃ)のスイッチ信号Φ２
と図６(ｅ)のスイッチ信号Φ４はペアになっている。そ
して、２Ｎ段のＣＭＯＳインバータにより、スイッチ信
号Φ２、スイッチ信号Φ４は、それぞれスイッチ信号Φ
１及びスイッチ信号Φ３より時間ｔだけ遅延して発生す
る。なお、Ｎは第２スイッチ信号発生回路に用いられる
インバータの個数であって、図５ではＮ＝２であるもの
とする。

【００８２】以下に、電荷転送装置の出力回路に用いら
れたサンプルホールド回路５０の動作について説明す
る。ＣＣＤなどに代表される電荷転送装置において、図
６(a)に示すような入力信号aにはリセット信号が含まれ
るので、サンプルホールド回路によりこれを除去する必
要がある。つまり、従来のサンプルホールド回路におけ
る出力信号bには、周期的にリセット信号が混入して入
力信号ａがハイになってしまう。入力信号ａがハイのと
きは、電荷転送装置の出力回路の電荷検出部に溜まった
検出済みの電荷をリセットする。検出部の電子を空乏化
することで次のサイクルで転送されてくる電荷を検出し
ていく。このようなリセット動作を周期的に行う必要が
あるが、リセット動作を行っている期間の出力信号ｂは
不要なものであるので、これをサンプルホールド回路で
カットする。また、図６(ｉ)の出力信号ｂは、このカッ
トが行われる前のバイアスをホールドしており、この電
荷を捨てる時にノイズが生じ、即ちリセットノイズとな
って、出力信号ｂに混入してしまう。

【００８３】従来は一回のスイッチ信号でアナログスイ
ッチのオンまたはオフを行うため、出力信号ｂは図６
(ｉ)に示すようなものになるが、本実施の形態に係るサ
ンプルホールド回路を用いると、出力信号ｂは図６(ｆ)
のようになる。すなわち、アナログスイッチを段階的に
オンまたはオフすることで出力信号ｂに重畳するスイッ
チ信号の影響を低減することができるのである。

【００８４】このように、ｎ型ＭＯＳトランジスタとｐ
型ＭＯＳトランジスタの双方に、スイッチ信号を段階的
に変化させて駆動することにより、１個あたりのアナロ
グスイッチのクロックリークのピークを小さくできる。
その結果、アナログスイッチの抵抗値を従来の抵抗値と
同様にしながら、出力信号ｂへのスイッチ信号の漏れの
ピークを、配置したアナログスイッチの個数分の１に改
善することができる。

【００８５】また、図６において、図６(ｉ)の波形に現
れるピークの高さより、図６(ｆ)の波形に現れるピーク
の高さが低くなっている。これにより、クロックリーク
のピークが小さくなっていることが判る。ピークが小さ
いということは、リセットノイズがそれだけ小さくなる
ことを示している。つまり、出力信号ｂに与えるリセッ
トノイズの影響をそれだけ小さくすることが可能となる
のである。

【００８６】なお、実施の形態４におけるサンプルホー
ルド回路では、ＭＯＳトランジスタで構成されるアナロ
グスイッチの数を２個の場合について説明したが、３個
以上にしても何ら差し支えない。

【００８７】以上のように、本実施の形態４に係るサン
プルホールド回路は、第１アナログスイッチ１２のオン
またはオフを行う第１スイッチ信号Φ１を発生する第１
スイッチ信号発生回路１０と、第２アナログスイッチ２
４のオンまたはオフを行う第２スイッチ信号Φ２を第１
スイッチ信号Φ１の発生から一定時間遅延させて発生す
る第２スイッチ信号発生回路２０と、第３アナログスイ
ッチ３２のオンまたはオフを行う第３スイッチ信号Φ３
を発生する第３スイッチ信号発生回路３０と、第４アナ
ログスイッチ４４のオンまたはオフを行う第４スイッチ
信号Φ４を第３スイッチ信号Φ３の発生から一定時間遅
延させて発生する第４スイッチ信号発生回路４０と、を
備えたことにより、アナログスイッチの抵抗値を従来と
同様にしながら、一個あたりのＭＯＳトランジスタのサ
イズを小さくして各アナログスイッチのゲートを段階的
に電圧を変えて駆動し、一個あたりのアナログスイッチ
のクロックリークのピークを小さくすることができ、Ｍ
ＯＳトランジスタのゲートから出力信号ｂへ漏れるノイ
ズを低減することができる。

【００８８】また、第１スイッチ信号発生回路１０は、
タイミング調整回路１６と、電源電圧ＶＤＤと基準電位
ＶＳＳとの間に直列に接続した２個のｎ型ＭＯＳトラン
ジスタと、で構成され、一方のｎ型ＭＯＳトランジスタ
１４のゲートをＣＭＯＳインバータに接続し、また、第
３スイッチ信号発生回路３０は、タイミング調整回路３
５と、電源電圧ＶＤＤと基準電位ＶＳＳとの間に直列に
接続した２個のｐ型ＭＯＳトランジスタとで構成され、
一方のｐ型ＭＯＳトランジスタ３４のゲートをＣＭＯＳ
インバータに接続したので、第１スイッチ信号Φ１がハ
イの場合の第１スイッチ信号発生回路１０の出力電圧は
電源電圧ＶＤＤからｎ型ＭＯＳトランジスタ１４のしき
い値を引いた値となり、第３スイッチ信号Φ３がローの
場合の第３スイッチ信号発生回路３０の出力電圧は基準
電位ＶＳＳにｐ型ＭＯＳトランジスタのしきい値を加算
した値となり、それぞれ従来のスイッチ信号発生回路の
出力電圧よりも小さく、第１アナログスイッチ１２及び
第３アナログスイッチ３２のクロックリークのクロック
リークのピークが従来よりも小さくなり、ＭＯＳトラン
ジスタのゲートから出力信号ｂへ漏れるノイズを低減す
ることができる。

【００８９】

【発明の効果】本発明の請求項１に記載のサンプルホー
ルド回路によれば、同一基板上に配置された少なくとも
２個以上のアナログスイッチと、クロック信号の入力に
より、第１のアナログスイッチのオンまたはオフを行う
第１スイッチ信号を発生し、第１のアナログスイッチと
第２スイッチ信号発生回路へ出力する第１スイッチ信号
発生回路と、前記第１スイッチ信号の入力により、第２
のアナログスイッチのオンまたはオフを行う第２スイッ
チ信号を前記第１スイッチ信号の発生から一定時間遅延
させて発生し、第２のアナログスイッチへ出力する第２
スイッチ信号発生回路と、を備え、前記複数のアナログ
スイッチは入力端子と出力端子との間に並列に配置さ
れ、かつ、前記各アナログスイッチはＭＯＳトランジス
タよりなることにより、一個あたりのＭＯＳトランジス
タのサイズを小さくして各アナログスイッチのゲートを
段階的に電圧を変えて駆動し、出力信号へ漏れるスイッ
チ信号のピークを配置したアナログスイッチの個数分の
１のレベルにまで改善することができ、ＭＯＳトランジ
スタのゲートから出力信号へ漏れるノイズを低減するこ
とができる。

【００９０】本発明の請求項２に記載のサンプルホール
ド回路によれば、請求項１に記載のサンプルホールド回
路において、前記第２スイッチ信号発生回路は、直列に
接続した２Ｎ個（Ｎは任意の整数）のＣＭＯＳインバー
タで構成され、前記第２スイッチ信号を、前記第１のア
ナログスイッチのＭＯＳトランジスタの立ち上がりから
立下りまでの時間より長く遅延させて発生することによ
り、最小限の回路構成で簡単に必要な時間だけスイッチ
信号の発生を遅延させることができる。

【００９１】本発明の請求項３に記載のサンプルホール
ド回路によれば、請求項２に記載のサンプルホールド回
路において、前記第１スイッチ信号発生回路は、第１ス
イッチ信号の発生を調整するタイミング調整回路と、電
源電圧と基準電位との間に直列に接続した２個のｎ型Ｍ
ＯＳトランジスタと、で構成され、一方のｎ型ＭＯＳト
ランジスタのゲートをＣＭＯＳインバータに接続したこ
とにより、第１スイッチ信号がハイの場合、第１スイッ
チ信号発生回路の出力電圧は電源電圧からｎ型ＭＯＳト
ランジスタのしきい値を引いた値となり、従来よりも出
力電圧が小さいので第１のアナログスイッチのクロック
リークのピークが従来よりも小さくなり、ＭＯＳトラン
ジスタのゲートから出力信号へ漏れるノイズを低減する
ことができる。

【００９２】本発明の請求項４に記載のサンプルホール
ド回路によれば、請求項２に記載のサンプルホールド回
路において、前記第１スイッチ信号発生回路は、第１ス
イッチ信号の発生を調整するタイミング調整回路と、電
源電圧と基準電位との間に直列に接続したｐ型ＭＯＳト
ランジスタとＣＭＯＳインバータと、で構成され、電源
電圧とＣＭＯＳインバータの間に接続したｐ型ＭＯＳト
ランジスタのゲートを基準電位に接続したことにより、
第１スイッチ信号がハイの場合、第１スイッチ信号発生
回路の出力電圧は、ＣＭＯＳインバータと電源電圧との
間のｐ型ＭＯＳトランジスタが抵抗となるために電源電
圧よりも小さい値となり、従来よりも出力電圧が小さい
ので第１のアナログスイッチのクロックリークのピーク
が従来よりも小さくなり、ＭＯＳトランジスタのゲート
から出力信号へ漏れるノイズを低減することができる。

【００９３】本発明の請求項５に記載のサンプルホール
ド回路によれば、請求項２に記載のサンプルホールド回
路において、前記第１スイッチ信号発生回路は、第１ス
イッチ信号の発生を調整するタイミング調整回路と、電
源電圧と基準電位との間に直列に接続した２個のｐ型Ｍ
ＯＳトランジスタと、で構成され、一方のｐ型ＭＯＳト
ランジスタのゲートをＣＭＯＳインバータに接続したこ
とにより、第１スイッチ信号がローの場合、第１スイッ
チ信号発生回路の出力電圧は、基準電位にｐ型ＭＯＳト
ランジスタのしきい値を加算した値となり、従来の出力
電圧よりも小さいので第１のアナログスイッチのクロッ
クリークのピークが従来よりも小さくなり、ＭＯＳトラ
ンジスタのゲートから出力信号へ漏れるノイズを低減す
ることができる。

【００９４】本発明の請求項６に記載のサンプルホール
ド回路によれば、請求項１に記載のサンプルホールド回
路において、クロック反転信号の入力により、第３のア
ナログスイッチのオンまたはオフを行う第３スイッチ信
号を発生し、第３のアナログスイッチと第４スイッチ信
号発生回路へ出力する第３スイッチ信号発生回路と、前
記第３スイッチ信号の入力により、第４のアナログスイ
ッチのオンまたはオフを行う第４スイッチ信号を第３ス
イッチ信号の発生から一定時間遅延させて発生し、第４
のアナログスイッチへ出力する第４スイッチ信号発生回
路と、をさらに備え、前記第３スイッチ信号は、前記第
１スイッチ信号を反転させたものであることにより、一
個あたりのＭＯＳトランジスタのサイズを小さくして各
アナログスイッチのゲートを段階的に電圧を変えて駆動
し、出力信号へのスイッチ信号の漏れのピークを配置し
たアナログスイッチの個数分の１のレベルにまで改善し
て、ＭＯＳトランジスタのゲートから出力信号へ漏れる
ノイズを低減することができ、また、第３スイッチ信
号、第４スイッチ信号は、それぞれ第１スイッチ信号、
第２スイッチ信号を反転したものであるので、出力信号
へ漏れたノイズをお互いに打ち消し合うことができる。

【００９５】本発明の請求項７に記載のサンプルホール
ド回路によれば、請求項６に記載のサンプルホールド回
路において、前記第２スイッチ信号発生回路、前記第４
スイッチ信号発生回路の各々は、直列に接続した２Ｎ個
（Ｎは任意の整数）のＣＭＯＳインバータで構成され、
前記第２スイッチ信号発生回路は、前記第２スイッチ信
号を前記第１のアナログスイッチのＭＯＳトランジスタ
の立ち上がりから立下りまでの時間より長く遅延させて
発生し、前記第４スイッチ信号発生回路は、前記第４ス
イッチ信号を前記第３のアナログスイッチのＭＯＳトラ
ンジスタの立ち上がりから立下りまでの時間より長く遅
延させて発生することにより、最小限の回路構成で簡単
に必要な時間だけスイッチ信号の発生を遅延させること
ができる。

【００９６】本発明の請求項８に記載のサンプルホール
ド回路によれば、請求項７に記載のサンプルホールド回
路において、前記第１スイッチ信号発生回路は、第１ス
イッチ信号の発生を調整するタイミング調整回路と、電
源電圧と基準電位との間に直列に接続した２個のｎ型Ｍ
ＯＳトランジスタと、で構成され、一方のｎ型ＭＯＳト
ランジスタのゲートをＣＭＯＳインバータに接続し、前
記第３スイッチ信号発生回路は、第３スイッチ信号の発
生を調整するタイミング調整回路と、電源電圧と基準電
位との間に直列に接続した２個のｐ型ＭＯＳトランジス
タと、で構成され、一方のｐ型ＭＯＳトランジスタのゲ
ートをＣＭＯＳインバータに接続したことにより、第１
スイッチ信号がハイの場合の第１スイッチ信号発生回路
の出力電圧と、第３スイッチ信号がローの場合の第３ス
イッチ信号発生回路の出力電圧とが、それぞれ従来のス
イッチ信号発生回路の出力電圧よりも小さくなり、第１
のアナログスイッチ及び第３のアナログスイッチのクロ
ックリークのピークが従来よりも小さくＭＯＳトランジ
スタのゲートから出力信号へ漏れるノイズを低減するこ
とができる。

【図面の簡単な説明】

【図１】実施の形態１に係るサンプルホールド回路の構
成を示す図である。

【図２】実施の形態２に係るサンプルホールド回路の構
成を示す図である。

【図３】実施の形態３に係るサンプルホールド回路の構
成を示す図である。

【図４】実施の形態４に係るサンプルホールド回路の構
成を示す図である。

【図５】実施の形態４に係るサンプルホールド回路を用
いた電荷転送装置の構成を示す図である。

【図６】各信号の信号波形を示す図である。

【図７】従来のサンプルホールド回路の基本的な構成を
示す図である。

【図８】従来のサンプルホールド回路であってＣＭＯＳ
トランジスタを用いた場合の構成を示す図である。

【符号の説明】

Φ１ 第１スイッチ信号 Φ２ 第２スイッチ信号 Φ３ 第３スイッチ信号 Φ４ 第４スイッチ信号 Φ６ 第６スイッチ信号 Φ７ 第７スイッチ信号 ａ 入力信号 ｂ 出力信号 １ 入力信号ライン ２ 出力信号ライン ３ ホールド容量 ４ 入力端子 ５ 出力端子 １０ 第１スイッチ信号発生回路 １１ ゲート １２ 第１アナログスイッチ １３ ゲート・ソース間容量 １４ ｎ型ＭＯＳトランジスタ １５ ｐ型ＭＯＳトランジスタ １６ タイミング調整回路 ２０ 第２スイッチ信号発生回路 ２１、２２ ＣＭＯＳインバータ ２３ ゲート ２４ 第２アナログスイッチ ２５ ゲート・ソース間容量 ３０ 第３スイッチ信号発生回路 ３１ ゲート ３２ 第３アナログスイッチ ３３ ゲート・ソース間容量 ３４ ｐ型ＭＯＳトランジスタ ３５ タイミング調整回路 ４０ 第４スイッチ信号発生回路 ４１、４２ ＣＭＯＳインバータ ４３ ゲート ４４ 第４アナログスイッチ ４５ ゲート・ソース間容量 ５０ サンプルホールド回路 ５１ ソースフォロワＳＦ１のドライブ側ｎ型ＭＯＳ
トランジスタ ５２ ソースフォロワＳＦ１のロード側ｎ型ＭＯＳト
ランジスタ ５３ ソースフォロワＳＦ２のドライブ側ｎ型ＭＯＳ
トランジスタ ５４ ソースフォロワＳＦ２のロード側ｎ型ＭＯＳト
ランジスタ ６０ 第６スイッチ信号発生回路 ６１ ゲート ６２ 第６アナログスイッチ ６３ ゲート・ソース間容量 ６４ 入力信号ライン ６５ 出力信号ライン ６６ ホールド容量 ７０ 第７スイッチ信号発生回路 ７１ ゲート ７２ 第７アナログスイッチ ７３ ゲート・ソース間容量 ８０、８１ タイミング調整回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 同一基板上に配置された少なくとも２個
   以上のアナログスイッチと、 クロック信号の入力により、第１のアナログスイッチの
   オンまたはオフを行う第１スイッチ信号を発生し、第１
   のアナログスイッチと第２スイッチ信号発生回路へ出力
   する第１スイッチ信号発生回路と、 前記第１スイッチ信号の入力により、第２のアナログス
   イッチのオンまたはオフを行う第２スイッチ信号を前記
   第１スイッチ信号の発生から一定時間遅延させて発生
   し、第２のアナログスイッチへ出力する第２スイッチ信
   号発生回路と、を備え、 前記複数のアナログスイッチは入力端子と出力端子との
   間に並列に配置され、かつ、前記各アナログスイッチは
   ＭＯＳトランジスタよりなる、 ことを特徴とするサンプルホールド回路。
2. 【請求項２】 請求項１に記載のサンプルホールド回路
   において、 前記第２スイッチ信号発生回路は、直列に接続した２Ｎ
   個（Ｎは任意の整数）のＣＭＯＳインバータで構成さ
   れ、前記第２スイッチ信号を、前記第１のアナログスイ
   ッチのＭＯＳトランジスタの立ち上がりから立下りまで
   の時間より長く遅延させて発生する、 ことを特徴とするサンプルホールド回路。
3. 【請求項３】 請求項２に記載のサンプルホールド回路
   において、 前記第１スイッチ信号発生回路は、第１スイッチ信号の
   発生を調整するタイミング調整回路と、電源電圧と基準
   電位との間に直列に接続した２個のｎ型ＭＯＳトランジ
   スタと、で構成され、一方のｎ型ＭＯＳトランジスタの
   ゲートをＣＭＯＳインバータに接続した、 ことを特徴とするサンプルホールド回路。
4. 【請求項４】 請求項２に記載のサンプルホールド回路
   において、 前記第１スイッチ信号発生回路は、第１スイッチ信号の
   発生を調整するタイミング調整回路と、電源電圧と基準
   電位との間に直列に接続したｐ型ＭＯＳトランジスタと
   ＣＭＯＳインバータと、で構成され、電源電圧とＣＭＯ
   Ｓインバータの間に接続したｐ型ＭＯＳトランジスタの
   ゲートを基準電位に接続した、 ことを特徴とするサンプルホールド回路。
5. 【請求項５】 請求項２に記載のサンプルホールド回路
   において、 前記第１スイッチ信号発生回路は、第１スイッチ信号の
   発生を調整するタイミング調整回路と、電源電圧と基準
   電位との間に直列に接続した２個のｐ型ＭＯＳトランジ
   スタと、で構成され、一方のｐ型ＭＯＳトランジスタの
   ゲートをＣＭＯＳインバータに接続した、 ことを特徴とするサンプルホールド回路。
6. 【請求項６】 請求項１に記載のサンプルホールド回路
   において、 クロック反転信号の入力により、第３のアナログスイッ
   チのオンまたはオフを行う第３スイッチ信号を発生し、
   第３のアナログスイッチと第４スイッチ信号発生回路へ
   出力する第３スイッチ信号発生回路と、 前記第３スイッチ信号の入力により、第４のアナログス
   イッチのオンまたはオフを行う第４スイッチ信号を第３
   スイッチ信号の発生から一定時間遅延させて発生し、第
   ４のアナログスイッチへ出力する第４スイッチ信号発生
   回路と、をさらに備え、 前記第３スイッチ信号は、前記第１スイッチ信号を反転
   させたものである、 ことを特徴とするサンプルホールド回路。
7. 【請求項７】 請求項６に記載のサンプルホールド回路
   において、 前記第２スイッチ信号発生回路、前記第４スイッチ信号
   発生回路の各々は、直列に接続した２Ｎ個（Ｎは任意の
   整数）のＣＭＯＳインバータで構成され、 前記第２スイッチ信号発生回路は、前記第２スイッチ信
   号を前記第１のアナログスイッチのＭＯＳトランジスタ
   の立ち上がりから立下りまでの時間より長く遅延させて
   発生し、 前記第４スイッチ信号発生回路は、前記第４スイッチ信
   号を前記第３のアナログスイッチのＭＯＳトランジスタ
   の立ち上がりから立下りまでの時間より長く遅延させて
   発生する、 ことを特徴とするサンプルホールド回路。
8. 【請求項８】 請求項７に記載のサンプルホールド回路
   において、 前記第１スイッチ信号発生回路は、第１スイッチ信号の
   発生を調整するタイミング調整回路と、電源電圧と基準
   電位との間に直列に接続した２個のｎ型ＭＯＳトランジ
   スタと、で構成され、一方のｎ型ＭＯＳトランジスタの
   ゲートをＣＭＯＳインバータに接続し、 前記第３スイッチ信号発生回路は、第３スイッチ信号の
   発生を調整するタイミング調整回路と、電源電圧と基準
   電位との間に直列に接続した２個のｐ型ＭＯＳトランジ
   スタと、で構成され、一方のｐ型ＭＯＳトランジスタの
   ゲートをＣＭＯＳインバータに接続した、 ことを特徴とするサンプルホールド回路。