JPS62252209A - Ｍｏｓ集積回路用位相ディスオーバーラッパー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ集土の利用分野） 本発明はＶ　Ｌ　Ｓ　Ｉ　　（ｖｅｒｙ　ｌａｒｇｅ　
ｓｃａｌｅｉｎｔｅｇｒａｔｉｏｎ）技術におけるＭＯ
Ｓ集積回路、特にディジタル−アナログ混合型回路にお
ける位相ディスオーバーラッパー　（ｐｈａｓａ　ｄｉ
ｓｏｒｖｅｒ−１ａｐｐｅｒ）に関する。さらに詳しく
は、本発明に係るディスオーバーラッパーはスイッチキ
ャパシター・フィルター（５ｗ１ｔｃｈｅｄ　　ｃａｐ
ａｃｉｔｏｒｆｉｌｔｅｒ）内蔵型集積回路に通用可能
で、この際フィルターの正しい操作を達成するために、
排他的に、開閉するように設計されている電子スイッチ
が瞬間的にでも同時に閉じられるのを避けることが必要
である。

（従来の技術） 近年集積回路が発達し、この回路はＶＬＳ　ＩのＭＯＳ
技術に基いてディジタル部分とアナログ部分の双方を同
一チップ上に設けられる。アナログ部分はほとんど常に
スイッチキャパシター・フィルターを備え、よく知られ
ているように、適当な周波数を持ったクロックによって
駆動される電子スイッチの作用に基いて、キャパシター
は入力信号による帯電とアースへの放電をくり返す。な
お該周波数はフィルターの通過周波数に基いて定められ
る。

該電子スイッチはトランジスターより成り、そのゲート
は適当な電源によるクロック信号で駆動される。このス
イッチは単チヤンネル技術（ＰＭＯ３またはＮＭＯＳ）
では単一トランシスターより成り、二重チャンネル技術
（０ＭＯ５）ではそれぞれクロックの信号の形態　（Φ
）と逆転の形態　（’Ｕ）によって制御される互いに並
列接続の一対のトランジスターより成る。

さらにＣＭＯＳ技術特にスイッチキャパシター・フィル
ターにおいては、二つのスイッチまたは並列接続の一対
のトランジスターはしばしばその一端で共通にスイッチ
キャパシターに連結され、その他端の一方が入力信号に
つらなると共に、他方が接地される。このようにして一
対のトランジスターの一方がクロック信号Φ。

及び盃、によって制御されると共に、他方はこれとは逆
の位相でクロック信号Φ２及びＴ２によって制御せれる
。フィルターさるべき入力信号に属する接地荷電（ｇｒ
ｏｕｎｄ　ｃｈａｒｇｅｓ）に向って分散する瞬間的抵
抗通路の生成を避けるために、二対のトランジスターは
たとえ瞬間的にでも決して同時にエネイブル（ｅｎａｂ
ｌｅ）されてはならない。

換言するとΦ１とΦ、とは「非オーバーラッピング」な
ければならない。即ち一方の位相が高くなる時は（これ
に対応するスイッチは閉じられる、）他方の位相はすで
に低くなっていなければならない（即ち対応するスイッ
チはすでに開いていなければならない）。このために所
謂「位相ディスオーバーラッパー」回路が用いられ、こ
の回路は基礎クロック信号からはじまって、基礎クロッ
ク信号を形成するパルスより密な連続するパルスによっ
てもたらされる二つの位相を異にする信号を生じる。Φ
２の“立ち上がり”とΦ１の”立ち下がり“の間（ある
いはΦ１の“立ち上がり”とΦ２の“立ち下がり”の間
）の時間差は「ディスオーバーラツプ時間」ｔ□３とし
て知られている。

ただ四つの論理ゲート（位相の四つの線から知られる容
積性負荷に基く適当な大きさの）から成るきわめて簡単
なディスオーバーラッパー回路が知られている。しかし
、この回路ではディスオーバーラツプ時間は決して°“
立ち上がり”または“立ち下がり”　（生成される位相
の立ち上がり時間及び立ち下がり時間）と無関係ではな
く、従っである瞬間においての１とΦ。

（又は下、と■２）がオーバーラツプするのを防ぐこと
ができるのは、論理ゲートの大きさがきわめて正確に定
められる場合のみである。

〔発明が解消しようとする問題点） このことは、しかしながら、場合によっては、特に周波
数を異にするフィルターが境を接しなければならない時
（例えば８　ｋ）ｌ、で抽出されたフィルターと１２８
　ｋＨ２で抽出されたフィルターの場合の様に）は、著
しい障害となる。なぜなら直列に連結された二つのフィ
ルターの全体としての周波数応答の修正を避けるために
は、位相のディスオーバーラツプ時に生ずる一方のフィ
ルターの位相を切り替えることが必要であり、もし生成
する位相の“立ち上がり”または“立ち下がり”におい
て完全に相関関係のないディスオーバーラツプ時間が得
られない時は、これを保証することは不可能である。

この不利を打開するために、第１及び第２図に示したよ
うなディジタル型位相ディスオーバーラッパーが提案さ
れており、この場合はディスオーバーラツプ時間を得る
ために、基本周波数より高周波で且つこれに先行してい
る補助クロック信号ＣＬＫＲＩＴを用いる。しかしなが
ら該補助クロックのために付加的な電線を引くことが必
要で、従って集積回路の°レイアウトについてスペース
の浪費を伴い、またΦとＣＬＫＲＩＴの双方の通路の端
部に適当な“進み°′を維持する必要があるから設計上
の困難がある。さらに回路の設計に当ってディスオーバ
ーラツプ時間は固定的に設定され、又設計に対し大きな
変更を伴うことなしに後日オーバーラツプ時間を変更す
ることは容易でない。

本発明の目的は従って上記のディジタル型ディスオーバ
ーラッパーの長所を保持しながら補助クロックの使用を
避けた位相ディジタルオーバーラッパーを提供するにあ
り、これによって補助クロックに関連する配線のスペー
ス占有を避け、ざらにΦとＣＬにＲＩＴとの間のタイミ
ングの必要性を除去しようとするものである。

さらに他の目的はディスオーバーラツプ時間の変化に応
じて容易に短時間に回路を調整できるようなディスオー
バーラッパーを提供するにある。

〔問題を解決するための手段〕

本発明の特徴及び利点は、後に実施例によってさらに明
らかにするが、特にスイッチキャパシター・フィルター
の制御を行うための本発明に係るＭＯ３集積回路用のデ
ィスオーバーラッパーによって達成され、該デイスオー
バーラッパ−はクロック信号によって直接制御される第
１の入力信号と、同じクロック信号を遅らせて供給する
に適した回路によって制御される第２の入力信号を各々
入力されるＮＡＮＤゲートとＮＯＲゲートより成る。し
かしてその特徴は上記のクロック信号を遅らせて供給す
るに適した回路が該クロック信号によって制御される入
力信号が入力されるアナログ型遅延回路によって構成さ
れるにある。

〔実施例〕

以下添付図面に基いて本発明の実施例について記載する
が、これは発明を限定するものではない。

第１及び第２図を参照として縦形のディジタル型位相デ
ィスオーバーラッパーはＮＡＮＤゲート１０およびＮＯ
Ｒゲー）−’１２を含み、各ゲートは第１の入力、すな
わちそれぞれ配線１４及び１６を経た同一のクロック信
号Φ（そのダ、イアグラムは第２図に示されている）を
受ける。信号Φはまた電子スイッチ１８を含む遅延回路
にも供給される。電子スイッチには直列的に二つのイン
バーター２０．２２がつらなり、この両者に並列に第２
の電子スイッチ２４より成るカップリングが設けられて
いる。第２インバーター２２の出力は二つのゲート１０
及び１２における第２の入力となる。スイッチ１８はΦ
よりも周波数の高い補助クロック信号ＣＬＫＲＩＴによ
って駆動され、一方その逆型されていない手段によって
発生され、回路に供給される。

第２のダイアグラムかられかるように、補助クロック信
号ＣＬＫＲＩＴは第２インバーター２２の出力にあられ
れるΦ□アの波形に遅れを導入し、このΦＲＩＴは記号
Φと同じであるが、ｔ　ｏｔｓだけ時間が遅れている。

このＴ　、、、は補助クロックの“立ち上がり”のΦに
関する進み値ｔ　ＡＮＴと相補的である。二つの波形Φ
及びΦＲＩＴは、業界の技術者には明らかな通り、そわ
ぞパＮＡＮＤゲート１０及びＮＯＲゲート１２によって
出力波形下、及びΦ２を与え、これらの出力はさらにイ
ンバーター２６，２８によって逆転されてそれぞれ信号
Φ１及びｖ２を与える。このようにして全体としてΦの
複製である正の波形Φ１とその逆の波形、及び下の非重
複型である正の波形Φ２とその逆の波形がつくられる。

ゲート１０および１２の出力は、インバーター２６．２
８によってさらに逆転され、それぞれ信号Φ１および下
、を構成し、一方、ゲート１０および１２の正の出力は
それぞれ信号下。

およびΦ２を構成する。

これに対して本発明の位相ディスオーバーラッパーの好
ましい実施態様は第３及び第４図に示す通りである。該
ディスオーバーラッパーはＮＡＮＤゲート３０とＮＯＲ
ゲート３２を含み、これらのゲートはそれぞれ第１の入
力、即ち配線３４．３６を経た同一のクロック信号Φを
受ける（そのダイアグラムは第４図に示した通りである
。）、信号Φはまたきわめて高い抵抗性のインバーター
３８（例えばＣＭＯＳの場合はチャンンネルの幅と長さ
の比がきわめて小さいｐ−チャンネル及びＮ−チャンネ
ルトランジスター）より成るアナログ型遅延回路に送ら
れ、インバータ３８には直列的に第２の通常インバータ
ー４０かつらなり、その出力ΦＲＩ７はゲート３０及び
３２の第２の入力となる。第１インバーター３８の出力
はキャパシター４２を経て接地されている。

インバーター３８によって与えられる高抵抗を考慮に入
れると、キャパシター４２の充電及び放電は、該集合の
ＲＣ時間定数に依存する遅延をともなって、第２インバ
ーター４０に与えられるべきクロック信号Φの“立ち上
がり”及び“立ち下がり”をつくる。この様にして第２
インバーター４０の出力の波形ΦＲＩＴが生じそれは信
号Φと同一であるが、ディスオーバーラツプ時間ｔｏｓ
ｓ　　（第４図参照）だけ遅れている。ΦとΦＲ１↑と
の間のタイミングが不変であることは第１図の従来の回
路におけると同一である。

第１図の公知の回路におけると同様に二つの波形Φおよ
びΦＲＩＴはそれぞれＮＡＮＤゲート３０およびＮＯＲ
ゲート３２に与えられ、出力波形下、およびΦ２となる
。そして、インバーター４４．４６でさらに逆転され、
信号Φ、および１２が得られる。したがって、全体とし
て、Φの複製であるΦ、の正の波形ならびに逆の波形及
び蚕の非重複型（伝播におけるわずかな遅延を除く、、
）であるΦ２の正の波形ならびに逆の波形が得られる。

補助クロックを必要としないという利点に加えて、本発
明に係るディスオーバーラッパーは、キャパシター４２
に作用して、ディスオーバーラツプ時間ｔ　０１３の変
更を大変容易に行うことができ、この目的のため集積回
路においては、可能な金属皮膜を設けることができる。

本発明の好ましい実施態様の一例は上記の通りであるが
、これらの記載から導かれる適当な修正や変更を加え得
ることは当然である。特に二つのインバーター３８．４
０及びキャパシター４２から成る遅延回路は別の方法で
も供給できるし、一般的に他の適当なアナログ型遅延回
路を用い得る。

これらの、あるいはその他の本発明の要旨を逸脱しない
変更は当然特許請求の範囲に記載の発明に含まれるもの
である。

（発明の効果） 以上の発明の詳細な説明によって明らかな通り、本発明
の位相ディスオーバーラッパーの特徴は第１及び第２図
に示したような従来の装置の遅延回路における補助クロ
ック１８．２４にかえて該回路をキャパシター４２を経
て接地させるにあり、これによって装置の溝造が簡単に
なると共に、Φと補助クロックとの間のタイミングの必
要性が除去できるのみならず、本発明の装置はキャパシ
ター４２にはたらくディスオーバーラツプ時間ｔ　０１
３が容易に変更できる長所を有する。

【図面の簡単な説明】

第１図は従来のディジタル型位相ディスオーバーラッパ
ーの回路図であり、第２図は第１図に示す装置の操作時
における波形ダイアグラムである。 第３図は本発明に係る位相ディスオーバーラッパーの好
ましい実施例の回路図であり、第４図は第３図に示す装
置の操作時における波形ダイアグラムである。 ｔｏ、３Ｇ・・・ＮＡＮＤゲート に’２．３２・・・ＮＯＲゲート １４．１６，３４，３［１・・・配線 ｉｌｌ、２４・・・電子スイッチ ２０．２２．２６，２１１，３１１．４０，４４．４８
　・・・インバーター４２・・・キャパシター。 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、クロック信号によって直接制御される第１の入力と
   、該クロック信号の遅延型波形を供給するに適した回路
   によって制御される第２入力信号とが入力されるＮＡＮ
   Ｄゲート及びＮＯＲゲートより成るＭＯＳ集積回路、特
   にスイッチキャパシター・フィルター制御用回路の位相
   ディスオーバーラッパーにおいて、該クロック信号の遅
   延型波形を供給するに通した回路は該クロック信号によ
   って制御される入力信号が入力されるアナログ型遅延回
   路より成ることを特徴とする位相ディスオーバーラッパ
   ー。 ２、上記アナログ型遅延回路は固定基準電圧に対するキ
   ャパシターの充電あるいは放電を遅れ時間定数として使
   用することを特徴とする特許請求の範囲第１項に記載の
   位相ディスオーバーラッパー。 ３、上記遅延回路は該クロック信号とＮＡＮＤゲート及
   びＮＯＲゲートのそれぞれの該第２の入力との間に直列
   的に配置された第１及び第２インバーターより成る特許
   請求の範囲第２項に記載の位相ディスオーバーラッパー
   。 ４、上記第１インバーターは抵抗がきわめて大きいイン
   バーターであることを特徴とする特許請求の範囲第３項
   に記載の位相ディスオーバーラッパー。 ５、上記第１インバーターはチャンネルの幅と長さの比
   が小さいＭＯＳトランジスターから成ることを特徴とす
   る特許請求の範囲第４項に記載の位相ディスオーバーラ
   ッパー。 ６、上記ＮＡＮＤゲート及びＮＯＲゲートの出力にそれ
   ぞれ更にインバーターが接続されていることを特徴とす
   る特許請求の範囲第１項乃至第５項のいずれか１つに記
   載の位相ディスオーバーラッパー。 ７、クロック信号によって直接制御される第１の入力信
   号と、該クロック信号の遅延型波形を供給するのに適し
   た回路によって制御される第２の入力信号とが入力され
   るＮＡＮＤゲート及びＮＯＲゲートより成る位相ディス
   オーバーラッパーを内蔵するＭＯＳ集積回路、特にスイ
   ッチ・キャパシター・フィルターを有するＭＯＳ集積回
   路において、 該クロック信号の遅延型波形を供給するに 適した回路は該クロック信号によって制御される入力信
   号が入力されるアナログ型遅延回路であることを特徴と
   する位相ディスオーバーラッパーを内蔵するＭＯＳ集積
   回路。 ８、上記アナログ型遅延回路は固定基準電圧に対するキ
   ャパシターの充電あるいは放電を遅れ時間定数として使
   用することを特徴とする位相ディスオーバーラッパーを
   内蔵する特許請求の範囲第７項に記載のＭＯＳ集積回路
   。 ９、上記遅延回路は該クロック信号とＮＡＮＤゲート及
   びＮＯＲゲートのそれぞれの該第２の入力との間に直列
   的に配置された第１及び第２インバーターより成る位相
   ディスオーバーラッパーを内蔵する特許請求の範囲第８
   項に記載のＭＯＳ集積回路。 １０、上記第１インバーターは抵抗がきわめて大きいイ
   ンバーターであることを特徴とする位相ディスオーバー
   ラッパーを内蔵する特許請求の範囲第９項に記載のＭＯ
   Ｓ集積回路。 １１、上記第１インバーターはチャンネルの幅と長さの
   比が小さいＭＯＳトランジススターから成ることを特徴
   とする位相ディスオーバーラッパーを内蔵する特許請求
   の範囲第１０項に記載のＭＯＳ集積回路。 １２、上記ＮＡＮＤゲート及びＮＯＲゲートの出力にそ
   れぞれ更にインバーターが接続されることを特徴とする
   位相ディスオーバーラッパーを内蔵する特許請求の範囲
   第７項乃至第１１項に記載のＭＯＳ集積回路。