JPS63185115A - パルス遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル回路において遅延量を制御できるよ
うにしたパルス遅延回路に関するものである。

従来の技術 近年、デジタル技術の進歩により、パルス回路を使用す
ることが多い。この中で、パルス波形成いはクロック波
形を基準クロックから遅延させたい要求がある。

以下図面を参照しながら、上述した従来の遅延回路の一
例について説明する。

第３図は、従来例の遅延回路のブロック図を示すもので
ある。従来は、第３図のように、遅延回路２２が１組、
或いはその遅延回路２２を数個縦列に並べたものである
。

このような遅延回路は、−例として第４図のようなＣＭ
ＯＳプロセスの構成により実現できる。

第４図において、第１のインバータ４１と、ＮＭＯＳト
ランジスタのソースがＮＭＯ８）ランジスタ４７のドレ
インに接続されている第２のインバータ４２と、その出
力が入力される第３のインバータ４３と、その出力が入
力される第４のインバータ４４と、その出力が入力され
ＮＭＯ８）ランジスタのソースがＮＭＯ８）ランジスタ
４８のドレインに接続された第６のインバータ４６と、
その出力が入力される第６のインバータ４６とにより構
成されている。ＮＭｏ５トランジスタ４７とＮＭＯＳト
ランジスタ４８のゲートは共通入力となり、制御信号が
印加され、ソースはそれぞれ接地されている。

以上のように構成された遅延回路について、その動作に
ついて説明する。ここでは、簡単のため、各インバータ
における遅延はないものとする。

入力端子４ｏより印加されたクロックは、第５図のａで
ある。第１のインバータ４１で反転されたクロックは第
６図のｂとなり、第２のインバータ４２に入力される。

ここで、ＮＭＯＳトランジスタ′４７およびＮＭｏ５ト
ランジスタ４日のゲートの制御電圧により、上記２つの
ＮＭＯＳトランジスタはあるインピーダンスをもつ。こ
のため、第２のインバータ４２の出力の立ち上がりは、
ＰＭＯ５）ランジスタにより急峻に充電されるため早く
立ち上がるが、立ち下がシはＮＭＯＳトランジスタ４７
のインピーダンスによシある傾斜をもって立ち下がる。

これが第６図Ｃの波形である。

第３および第４のインバータ４３．４４で波形整形され
たクロックは第６のインバータ４５に入力され、反対側
のエツジが今度は傾斜をもつ。これが第６図ｆの波形で
ある。

第６のインバータ４６により波形整形されたクロックが
出力端４９よシ取り出される。従って制御端子６０に印
加する電圧を可変することにより遅延量を制御すること
が可能となる。

発明が解決しようとする問題点 しかしながら上記のような構成では、プロセスのバラツ
キ等で、ＮＭＯ８）ランジスタ４７とＮＭｏ５トランジ
スタ４８のインピーダンスが異なる場合があり、その時
、第６図のＣに示すようにクロックのデユーティが悪く
なるという問題点を有している。なお、第６図ａは入力
クロック信号、同図すは正しい出力信号である。

本発明は上記問題点に鑑み、クロックのデユーティが悪
化してもこれを正しいデユーティに戻して出力すること
のできるパルス遅延回路を提供しようとするものである
。

問題点を解決するための手段 上記問題点を解決するために本発明の遅延回路は、パル
ス波形が入力される第１の反転回路と、この第１の反転
回路の出力を入力し制御信号によりその遅延量が制御可
能な第１の遅延回路と、第１の遅延回路の出力が入力さ
れる第２の反転回路と、この第２の反転回路の出力が入
力され、第１の遅延回路と同じ制御信号によシ遅延量が
制御される第２の遅延回路から構成されている。

作　　用 この構成によって、入カクロフクが第１の遅延回路によ
ってデユーティが悪くなって遅延したとしても、位相を
反転して第２の遅延回路によって遅延するため、もとの
デユーティに復帰して出力されることとなる。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図は、本発明の一実施例における遅延回路のブロッ
ク図を示すものである。第１図において、１１は入力信
号を反転する反転回路、１２は制御端子１７よシ制御さ
れる遅延回路、１３は遅延回路１２の出力を反転する反
転回路、１４は反転回路１３の出力を制御端子１７より
制御される遅延回路である。遅延回路内の構成について
は例えば前述したように第４図のような回路により構成
可能である。

以上のように構成された遅延回路について、以下、第１
図及び第２図を用いて説明する。第２図は第１図のブロ
ック図におけるタイミング図である。

まず第２図においてａのように入力されたクロックはｂ
のように第１の反転回路１１で反転されたクロックとな
る。このクロックを第１の遅延回路１２で遅延したクロ
ックは立ち上がりはｔｌ　　の遅延量、立ち下がりはｔ
２の遅延量をもつとする。

これが第２図Ｃの波形である。ｄのように第２の反転回
路１３で反転したクロックは、第２の遅延回路１４で再
び遅延を受けるが、第１の遅延回路１２と第２の遅延回
路１４とは全く同じ特性のため立ち上がりでｔｌ　の遅
延量、立ち下が９でｔ２の遅延量を受けてｅ′の波形の
よう出力波形を得る。

以上のように本実施例によれば、２つの遅延回路を用い
て位相を反転してそれぞれで入力信号を遅延させること
により、デユーティが悪くならないパルス遅延回路を構
成できる。

なお、反転回路は、それぞれの遅延回路の直後に入れる
ように構成しても同じ性能を得ることは明らかである。

発明の効果 以上のように本発明によれば、第１の反転回路と、第１
の遅延回路と、第２の反転回路と、第２の遅延回路とを
設けたことにより、例え構成要素の遅延回路でデユーテ
ィが悪くなったとしても、位相を反転してもう一度同じ
特性の遅延回路によって遅延させることによってもとの
デユーティに復帰させて出力することができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるパルス遅延回路のブ
ロック図、第２図は同パルス遅延回路の動作を説明する
タイミング図、第３図は従来例のパルス遅延回路のブロ
ック図、第４図は１つの遅延回路の一例の詳細な回路図
、第６図は第４図の遅延回路の遅延動作を説明するタイ
ミング図、第６図は第３図の遅延回路におけるパルスの
遅延量を示すタイミング図である。 １１・・・・・・第１の反転回路、１２・・・・・・第
１の遅延回路、１３・・・・・・第２の反転回路、１４
・・・・・・第２の遅延回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. パルス波形が入力される第１の反転回路と、上記第１の
   反転回路の出力が入力され、制御信号によりその遅延量
   が制御される第１の遅延回路と、上記第１の遅延回路の
   出力が入力される第２の反転回路と、上記第２の反転回
   路の出力が入力され、上記第１の遅延回路と同一の制御
   信号により遅延量が制御される第２の遅延回路とで構成
   されたパルス遅延回路。