JPH05191228A - 半導体チツプ回路 - Google Patents
半導体チツプ回路Info
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- JPH05191228A JPH05191228A JP4155875A JP15587592A JPH05191228A JP H05191228 A JPH05191228 A JP H05191228A JP 4155875 A JP4155875 A JP 4155875A JP 15587592 A JP15587592 A JP 15587592A JP H05191228 A JPH05191228 A JP H05191228A
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- circuit
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
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Abstract
(57)【要約】
【目的】本発明はプロセスが独立し、対称クロツク信号
出力又は非対称クロツク信号出力を発生するように構成
され得るクロツク信号整形ネツトワーク１０を提供す
る。 【構成】ネツトワーク１０はほぼ一定の周期で周期当た
りの可変Ｔon及びＴOFF 期間を有する入力信号からプリ
セツト「高」レベル状態（Ｔon）及び「低」レベル状態
（ＴOFF ）期間を有する内部クロツク信号を発生し、セ
ツト及びリセツト出力ラツチ回路２０を利用して所望の
クロツク信号を出力する。ラツチ回路２０のセツト入力
端は入力クロツク信号の各周期の開始時に発生されたセ
ツトパルスを受け、ラツチ回路２０のリセツト入力端は
制御論理回路２４によつて発生されたリセツトパルスを
受ける。論理回路２４は当該入力クロツク信号の周波数
を用いてラツチ回路２０をゲートする適正な時間にリセ
ツトパルスを発生して周期当たりの所望のＴon及びＴ
OFF 期間を有する出力クロツク信号を発生する。
出力又は非対称クロツク信号出力を発生するように構成
され得るクロツク信号整形ネツトワーク１０を提供す
る。 【構成】ネツトワーク１０はほぼ一定の周期で周期当た
りの可変Ｔon及びＴOFF 期間を有する入力信号からプリ
セツト「高」レベル状態（Ｔon）及び「低」レベル状態
（ＴOFF ）期間を有する内部クロツク信号を発生し、セ
ツト及びリセツト出力ラツチ回路２０を利用して所望の
クロツク信号を出力する。ラツチ回路２０のセツト入力
端は入力クロツク信号の各周期の開始時に発生されたセ
ツトパルスを受け、ラツチ回路２０のリセツト入力端は
制御論理回路２４によつて発生されたリセツトパルスを
受ける。論理回路２４は当該入力クロツク信号の周波数
を用いてラツチ回路２０をゲートする適正な時間にリセ
ツトパルスを発生して周期当たりの所望のＴon及びＴ
OFF 期間を有する出力クロツク信号を発生する。
Description
【０００１】
【産業上の利用分野】本発明は半導体チツプ回路に関
し、特に集積半導体チツプのタイミング回路又はクロツ
ク回路について、可変デユーテイサイクルを有する外部
クロツク信号から所望の波形の内部クロツク信号を発生
させるデイジタルネツトワークに適用して好適なもので
ある。
し、特に集積半導体チツプのタイミング回路又はクロツ
ク回路について、可変デユーテイサイクルを有する外部
クロツク信号から所望の波形の内部クロツク信号を発生
させるデイジタルネツトワークに適用して好適なもので
ある。
【０００２】
【従来の技術】集積回路チツプへのオシレータの入力は
一般的に劣つたデユーテイサイクル分解能を有し、その
ため例えばクロツク信号が「高」レベル状態（Ｔon）か
ら低レベル状態（Ｔoff ）に立ち下がるときに所与のク
ロツク周期内の時間を変更させる。商用オシレータは50
／50比のクロツク信号に対して30／70ないし70／30のＴ
on／Ｔoff 比を有する。従来、この変化を排去するため
にマイクロプロセツサクロツク発生回路は入力クロツク
の周波数を分割することにより要求されたクロツク波形
を供給する。例えば入力クロツク信号の周期は一定であ
ると考えられるので対称クロツク信号は入力クロツク信
号の周波数を２つに分割することによつて得られる。し
かしながらこの対称クロツク信号を得るため、結果の周
波数は入力クロツク信号の周波数の 1.5倍に低減され
る。マイクロプロセツサの性能は周波数が一段と高くな
れば高くなるほど増大するので、システムに２Ｘの周波
数の外部クロツクを提供しかつ分配することはさらに一
段と困難になる。例えば従来の波形整形技術を用いる場
合、チツプを 100〔ＭＨｚ〕のオシレータによつて駆動
することにより、対称クロツク信号を用いて50〔ＭＨ
ｚ〕で動作させる。この２Ｘという要件は、集積回路の
周波数が増加するに従つて逆に回路コスト及び性能特性
を生じさせ得る。
一般的に劣つたデユーテイサイクル分解能を有し、その
ため例えばクロツク信号が「高」レベル状態（Ｔon）か
ら低レベル状態（Ｔoff ）に立ち下がるときに所与のク
ロツク周期内の時間を変更させる。商用オシレータは50
／50比のクロツク信号に対して30／70ないし70／30のＴ
on／Ｔoff 比を有する。従来、この変化を排去するため
にマイクロプロセツサクロツク発生回路は入力クロツク
の周波数を分割することにより要求されたクロツク波形
を供給する。例えば入力クロツク信号の周期は一定であ
ると考えられるので対称クロツク信号は入力クロツク信
号の周波数を２つに分割することによつて得られる。し
かしながらこの対称クロツク信号を得るため、結果の周
波数は入力クロツク信号の周波数の 1.5倍に低減され
る。マイクロプロセツサの性能は周波数が一段と高くな
れば高くなるほど増大するので、システムに２Ｘの周波
数の外部クロツクを提供しかつ分配することはさらに一
段と困難になる。例えば従来の波形整形技術を用いる場
合、チツプを 100〔ＭＨｚ〕のオシレータによつて駆動
することにより、対称クロツク信号を用いて50〔ＭＨ
ｚ〕で動作させる。この２Ｘという要件は、集積回路の
周波数が増加するに従つて逆に回路コスト及び性能特性
を生じさせ得る。
【０００３】
【発明が解決しようとする課題】信号処理の異なる手法
は、1989年10月２〜４日開催の「カスタム集積回路会
議」発行、「1486プロセツサの高性能回路」 188頁〜 1
92頁に記載されている。この整形手法は１Ｘのクロツク
入力回路を用いて上述の２Ｘ信号分割技術のタイミング
要件を緩和する。上述の手法において１Ｘの回路クロツ
ク信号のデユーテイサイクル（又はＴon／Ｔoff 比）は
入力クロツク信号のデユーテイサイクルによつて決ま
る。当該プロセツサのクロツク発生回路の性能はレギユ
レータ回路を使用することによつて維持され、入力クロ
ツクのパルス幅とは関係なく内部クロツクのデユーテイ
サイクルを調整する。このクロツクレギユレータは１Ｘ
のクロツク信号を与えるが、電流ミラートランジスタ及
び重複検出回路を用い、電流ミラートランジスタ及び重
複検出回路は共に温度及び電圧のような処理パラメータ
の影響を受け易い充電コンデンサを含む。さらにこの１
Ｘのクロツク発生回路は限定された周波数範囲内だけで
動作する。入力周波数がなんらかの原因で十分に変化す
れば、回路は動作しない。
は、1989年10月２〜４日開催の「カスタム集積回路会
議」発行、「1486プロセツサの高性能回路」 188頁〜 1
92頁に記載されている。この整形手法は１Ｘのクロツク
入力回路を用いて上述の２Ｘ信号分割技術のタイミング
要件を緩和する。上述の手法において１Ｘの回路クロツ
ク信号のデユーテイサイクル（又はＴon／Ｔoff 比）は
入力クロツク信号のデユーテイサイクルによつて決ま
る。当該プロセツサのクロツク発生回路の性能はレギユ
レータ回路を使用することによつて維持され、入力クロ
ツクのパルス幅とは関係なく内部クロツクのデユーテイ
サイクルを調整する。このクロツクレギユレータは１Ｘ
のクロツク信号を与えるが、電流ミラートランジスタ及
び重複検出回路を用い、電流ミラートランジスタ及び重
複検出回路は共に温度及び電圧のような処理パラメータ
の影響を受け易い充電コンデンサを含む。さらにこの１
Ｘのクロツク発生回路は限定された周波数範囲内だけで
動作する。入力周波数がなんらかの原因で十分に変化す
れば、回路は動作しない。
【０００４】かくして例えば、入力クロツク信号から１
Ｘの対称クロツク信号を発生させることができるプロセ
ス独立型デイジタルクロツク整形ネツトワークは周期当
たりの可変Ｔon／Ｔoff 比をもつことが本質的に必要で
ある。
Ｘの対称クロツク信号を発生させることができるプロセ
ス独立型デイジタルクロツク整形ネツトワークは周期当
たりの可変Ｔon／Ｔoff 比をもつことが本質的に必要で
ある。
【０００５】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、ほぼ一定の周期並びに周期当たり
の可変Ｔon及びＴoff 期間を有する入力クロツク信号か
ら周期当たりのプリセツトＴon及びＴoff 期間を有する
内部クロツク信号を発生する半導体チツプ回路におい
て、入力クロツク信号の周期の始まりと対応するセツト
パルスを発生する手段１４と、内部クロツク信号を出力
するラツチ回路２０と、入力クロツク信号の周期に基づ
いてラツチ回路２０のリセツト入力端への出力としての
リセツトパルスを発生するデイジタル手段とを具え、ラ
ツチ回路２０はセツト入力端及びリセツト入力端を有
し、セツト入力端において、発生されたセツトパルスを
受け、内部クロツク信号周期の出力を開始することによ
つて上記セツトパルスに応答し、リセツトパルスはラツ
チ回路２０をリセツトするように時間を定められ、これ
によつてラツチ回路２０から内部クロツク信号出力の周
期当たりのプリセツトＴ on及びＴoff 期間を発生させる
ようにする。
め本発明においては、ほぼ一定の周期並びに周期当たり
の可変Ｔon及びＴoff 期間を有する入力クロツク信号か
ら周期当たりのプリセツトＴon及びＴoff 期間を有する
内部クロツク信号を発生する半導体チツプ回路におい
て、入力クロツク信号の周期の始まりと対応するセツト
パルスを発生する手段１４と、内部クロツク信号を出力
するラツチ回路２０と、入力クロツク信号の周期に基づ
いてラツチ回路２０のリセツト入力端への出力としての
リセツトパルスを発生するデイジタル手段とを具え、ラ
ツチ回路２０はセツト入力端及びリセツト入力端を有
し、セツト入力端において、発生されたセツトパルスを
受け、内部クロツク信号周期の出力を開始することによ
つて上記セツトパルスに応答し、リセツトパルスはラツ
チ回路２０をリセツトするように時間を定められ、これ
によつてラツチ回路２０から内部クロツク信号出力の周
期当たりのプリセツトＴ on及びＴoff 期間を発生させる
ようにする。
【０００６】
【作用】簡単に述べると本発明は、ほぼ一定の周期並び
に周期当たりの可変Ｔon及びＴoff 期間を有する入力ク
ロツク信号から周期当たりのプリセツトＴon及びＴoff
期間を有する内部クロツク信号を発生する半導体チツプ
回路を有する。この半導体チツプ回路は入力クロツク信
号の周期の始まりに対応するセツトパルスを発生させる
発生手段を含む。このセツトパルスは所望の内部クロツ
ク信号を出力するセツト及びリセツト出力ラツチ回路の
セツト入力端に与えられる。当該出力ラツチ回路は内部
クロツク信号周期の出力を開始することによつてセツト
パルスの入力に応答する。またデイジタル発生手段は入
力クロツク信号の周期を用いてリセツトパルスを発生す
るために提供される。出力ラツチ回路のリセツト入力端
への出力であるリセツトパルスは当該ラツチ回路をリセ
ツトするためにタイミングを定められ、これによつて内
部クロツク信号の周期当たりのプリセツトＴon及びＴ
off 期間を発生する。必要であればこの発生した内部ク
ロツク信号の周波数は入力クロツク信号の周波数と等し
くすることができる。さらに内部クロツク信号の周期当
たりの所望のＴon及びＴoff 比がほぼ「１」に等しいか
又は「１」以外になるようにこのラツチ回路は構成され
得る。
に周期当たりの可変Ｔon及びＴoff 期間を有する入力ク
ロツク信号から周期当たりのプリセツトＴon及びＴoff
期間を有する内部クロツク信号を発生する半導体チツプ
回路を有する。この半導体チツプ回路は入力クロツク信
号の周期の始まりに対応するセツトパルスを発生させる
発生手段を含む。このセツトパルスは所望の内部クロツ
ク信号を出力するセツト及びリセツト出力ラツチ回路の
セツト入力端に与えられる。当該出力ラツチ回路は内部
クロツク信号周期の出力を開始することによつてセツト
パルスの入力に応答する。またデイジタル発生手段は入
力クロツク信号の周期を用いてリセツトパルスを発生す
るために提供される。出力ラツチ回路のリセツト入力端
への出力であるリセツトパルスは当該ラツチ回路をリセ
ツトするためにタイミングを定められ、これによつて内
部クロツク信号の周期当たりのプリセツトＴon及びＴ
off 期間を発生する。必要であればこの発生した内部ク
ロツク信号の周波数は入力クロツク信号の周波数と等し
くすることができる。さらに内部クロツク信号の周期当
たりの所望のＴon及びＴoff 比がほぼ「１」に等しいか
又は「１」以外になるようにこのラツチ回路は構成され
得る。
【０００７】さらに特定の実施例において本発明は、ほ
ぼ一定の周期及び周期当たりの可変Ｔon及びＴoff 比を
有する入力クロツク信号を受け、この入力クロツク信号
に応答して周期当たりの所望のＴon及びＴoff 比を有す
るクロツク信号を出力するデイジタルクロツク信号整形
ネツトワークを含む。このデイジタルクロツク信号整形
ネツトワークは当該入力クロツク信号を受けるために結
合された入力端及び複数の出力端を有する遅延回路を含
む。この遅延回路は複数の直列に接続された遅延段を含
み、各遅延段は入力クロツク信号が当該遅延回路を介し
て到来するとき対応する遅延信号を出力する。複数のパ
ルス発生回路が結合されることにより、当該遅延回路の
遅延信号を受け、この遅延信号に応答して短い持続期間
のパルス信号を出力するようになされている。出力ラツ
チ回路は周期当たりの所望のＴon及びＴoff 比のクロツ
ク信号を発生する。この出力ラツチ回路のセツト入力端
は複数のパルス発生回路のうちの第１のパルス発生回路
からパルス信号出力を受ける。リセツト論理回路は複数
のパルス発生回路及び出力ラツチ回路を適時にリセツト
する当該出力ラツチ回路のリセツト入力端間に結合され
る。この論理ネツトワークは複数のパルス発生回路から
のパルス信号出力を入力として受ける。リセツト信号は
当該論理回路からの出力であり、出力されたクロツク信
号に対して周期当たりのプリセツトＴon及びＴoff 比を
発生するようにタイミングが定められている。また多数
の回路のエンハンスメントが請求項に記述される。
ぼ一定の周期及び周期当たりの可変Ｔon及びＴoff 比を
有する入力クロツク信号を受け、この入力クロツク信号
に応答して周期当たりの所望のＴon及びＴoff 比を有す
るクロツク信号を出力するデイジタルクロツク信号整形
ネツトワークを含む。このデイジタルクロツク信号整形
ネツトワークは当該入力クロツク信号を受けるために結
合された入力端及び複数の出力端を有する遅延回路を含
む。この遅延回路は複数の直列に接続された遅延段を含
み、各遅延段は入力クロツク信号が当該遅延回路を介し
て到来するとき対応する遅延信号を出力する。複数のパ
ルス発生回路が結合されることにより、当該遅延回路の
遅延信号を受け、この遅延信号に応答して短い持続期間
のパルス信号を出力するようになされている。出力ラツ
チ回路は周期当たりの所望のＴon及びＴoff 比のクロツ
ク信号を発生する。この出力ラツチ回路のセツト入力端
は複数のパルス発生回路のうちの第１のパルス発生回路
からパルス信号出力を受ける。リセツト論理回路は複数
のパルス発生回路及び出力ラツチ回路を適時にリセツト
する当該出力ラツチ回路のリセツト入力端間に結合され
る。この論理ネツトワークは複数のパルス発生回路から
のパルス信号出力を入力として受ける。リセツト信号は
当該論理回路からの出力であり、出力されたクロツク信
号に対して周期当たりのプリセツトＴon及びＴoff 比を
発生するようにタイミングが定められている。また多数
の回路のエンハンスメントが請求項に記述される。
【０００８】要約すると本発明は対称クロツク信号出力
又は非対称クロツク信号出力を発生するように構成され
得るクロツク信号整形ネツトワークを含む。当該クロツ
ク信号整形ネツトワークからのクロツク出力はパルス発
生回路において使用される回路の数を調整することによ
つて非常に厳密な公差に構成され得る。クロツク発生回
路はすべてデイジタル回路であり、アナログ構成部又は
外部構成部を全く必要としない独立したプロセスであ
る。好適な実施例においてはパルス発生回路は周期当た
りのＴon及びＴoff 期間の公差が非常に大きい１Ｘの外
部クロツクを受け、周期当たりのＴon及びＴoff 期間と
等しい同一の周波数の内部クロツクを発生することがで
きる。パルス発生回路は広範囲で動作する機能を有し、
所期の周波数より一段と高い周波数及び一段と低い周波
数でさえ動作する。
又は非対称クロツク信号出力を発生するように構成され
得るクロツク信号整形ネツトワークを含む。当該クロツ
ク信号整形ネツトワークからのクロツク出力はパルス発
生回路において使用される回路の数を調整することによ
つて非常に厳密な公差に構成され得る。クロツク発生回
路はすべてデイジタル回路であり、アナログ構成部又は
外部構成部を全く必要としない独立したプロセスであ
る。好適な実施例においてはパルス発生回路は周期当た
りのＴon及びＴoff 期間の公差が非常に大きい１Ｘの外
部クロツクを受け、周期当たりのＴon及びＴoff 期間と
等しい同一の周波数の内部クロツクを発生することがで
きる。パルス発生回路は広範囲で動作する機能を有し、
所期の周波数より一段と高い周波数及び一段と低い周波
数でさえ動作する。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１０】図１〜図６において同一の符号は同一又は
同様の構成部分を表す。
同様の構成部分を表す。
【００１１】図１は本発明によるデイジタルクロツク信
号整形ネツトワーク１０の一実施例を示す。ほぼ一定周
波数かつ周期当たりの可変Ｔon（「高」レベル状態）及
びＴ off （「低」レベル状態）期間を有する外部クロツ
クが遅延マクロ回路１２の入力端に与えられる。遅延マ
クロ回路１２は複数の逐次遅延信号をパルス発生回路１
４へのライン１３に出力する。各遅延信号は前に出力さ
れた遅延信号から遅延段の遅延量だけ遅延され、複数の
パルス発生回路１４のうちの１つの単独パルス発生回路
に与えられる。各パルス発生回路は受けた遅延信号に応
答してパルス信号を出力する。ライン１５に出力される
パルス信号は比較ラツチ回路１６の入力端に与えられ
る。第１のパルス発生回路１４Ａはライン１７のバツフ
ア回路、例えば直列に接続された２つのインバータ１８
を介して比較ラツチ回路１６に第１のパルス信号を出力
する。さらに以下に詳述するように遅延回路１２、パル
ス発生回路１４及び比較ラツチ回路１６が関連動作する
ことにより、デイジタルクロツク信号整形ネツトワーク
１０への外部クロツク信号入力の周波数（又は周期）を
連続的に決定する。
号整形ネツトワーク１０の一実施例を示す。ほぼ一定周
波数かつ周期当たりの可変Ｔon（「高」レベル状態）及
びＴ off （「低」レベル状態）期間を有する外部クロツ
クが遅延マクロ回路１２の入力端に与えられる。遅延マ
クロ回路１２は複数の逐次遅延信号をパルス発生回路１
４へのライン１３に出力する。各遅延信号は前に出力さ
れた遅延信号から遅延段の遅延量だけ遅延され、複数の
パルス発生回路１４のうちの１つの単独パルス発生回路
に与えられる。各パルス発生回路は受けた遅延信号に応
答してパルス信号を出力する。ライン１５に出力される
パルス信号は比較ラツチ回路１６の入力端に与えられ
る。第１のパルス発生回路１４Ａはライン１７のバツフ
ア回路、例えば直列に接続された２つのインバータ１８
を介して比較ラツチ回路１６に第１のパルス信号を出力
する。さらに以下に詳述するように遅延回路１２、パル
ス発生回路１４及び比較ラツチ回路１６が関連動作する
ことにより、デイジタルクロツク信号整形ネツトワーク
１０への外部クロツク信号入力の周波数（又は周期）を
連続的に決定する。
【００１２】さらにデイジタルクロツク信号整形ネツト
ワーク１０はセツト及びリセツト出力ラツチ回路２０を
含み、このセツト及びリセツト出力ラツチ回路２０は所
望の内部クロツク信号を発生するように制御されてい
る。出力ラツチ回路２０はまず、ライン１９の最初に発
生したパルス信号出力をパルス発生回路１４から出力ラ
ツチ回路２０のセツト入力端「Ｓ」にセツトする。出力
ラツチ回路２０のリセツト入力端「Ｒ」は論理マクロ回
路２２及び論理マクロ回路２２に結合されたリセツトネ
ツトワーク２４によつて発生されたリセツト制御信号を
ライン２１を介して受ける。論理マクロ回路２２は比較
ラツチ回路１６の第１のラツチ回路を分離して、反復す
るパルス信号を識別する機能をもつ。この分離されたラ
ツチ回路からの信号により、リセツト信号を出力ラツチ
回路２０のリセツト入力端「Ｒ」に転送することができ
る。例えば有用な実施例においてリセツトネツトワーク
２４は外部クロツク周期（以下に述べるような）の中間
点に対応するリセツト信号を発生するように構成され
得、これによつて出力ラツチ回路２０において対称クロ
ツク信号を発生する。必要であればバツフア回路２６を
出力ラツチ回路２０の出力端に接続して出力ラツチ回路
２０の負荷を低減するようにしてもよい。
ワーク１０はセツト及びリセツト出力ラツチ回路２０を
含み、このセツト及びリセツト出力ラツチ回路２０は所
望の内部クロツク信号を発生するように制御されてい
る。出力ラツチ回路２０はまず、ライン１９の最初に発
生したパルス信号出力をパルス発生回路１４から出力ラ
ツチ回路２０のセツト入力端「Ｓ」にセツトする。出力
ラツチ回路２０のリセツト入力端「Ｒ」は論理マクロ回
路２２及び論理マクロ回路２２に結合されたリセツトネ
ツトワーク２４によつて発生されたリセツト制御信号を
ライン２１を介して受ける。論理マクロ回路２２は比較
ラツチ回路１６の第１のラツチ回路を分離して、反復す
るパルス信号を識別する機能をもつ。この分離されたラ
ツチ回路からの信号により、リセツト信号を出力ラツチ
回路２０のリセツト入力端「Ｒ」に転送することができ
る。例えば有用な実施例においてリセツトネツトワーク
２４は外部クロツク周期（以下に述べるような）の中間
点に対応するリセツト信号を発生するように構成され
得、これによつて出力ラツチ回路２０において対称クロ
ツク信号を発生する。必要であればバツフア回路２６を
出力ラツチ回路２０の出力端に接続して出力ラツチ回路
２０の負荷を低減するようにしてもよい。
【００１３】デイジタルクロツク信号整形ネツトワーク
１０の各主要な回路について図２〜図６を参照してさら
に詳述する。
１０の各主要な回路について図２〜図６を参照してさら
に詳述する。
【００１４】図２は外部クロツクの周波数を継続的に監
視する遅延マクロ回路１２、パルス発生回路１４及び比
較ラツチ回路１６の一実施例を示す。遅延マクロ回路１
２は複数の直列に接続された遅延段３０を含み、各遅延
段は例えば２つのインバータ３２を含む（当業者は他の
遅延回路を用いることができることを理解する）。各遅
延段の第１のインバータの出力端は各遅延段の第２のイ
ンバータの入力端に接続されている。各遅延段が関連動
作することにより、そこから遅延信号の出力を逐次発生
する。出力された各遅延信号は遅延マクロ回路１２にお
いて対応する遅延量だけ遅延された外部クロツク信号を
含み、その後この遅延信号が出力される。第１の遅延段
と共に、（Ｎ）遅延段、（Ｎ−１）遅延段、（Ｎ−２）
遅延段及び（Ｎ−３）遅延段の複数の遅延段について説
明する。一般に遅延／段の時間を低下させ、遅延段３０
の数を増加させることは、この遅延段に対応する次の回
路と共にデイジタルクロツク信号整形ネツトワーク１０
からの出力波形の分解能を改善することになる。このこ
とは、入力クロツク周波数が例えば１〔ＭＨｚ〕又はそ
れ以下のような比較的低い周波数の場合、特に正しい。
視する遅延マクロ回路１２、パルス発生回路１４及び比
較ラツチ回路１６の一実施例を示す。遅延マクロ回路１
２は複数の直列に接続された遅延段３０を含み、各遅延
段は例えば２つのインバータ３２を含む（当業者は他の
遅延回路を用いることができることを理解する）。各遅
延段の第１のインバータの出力端は各遅延段の第２のイ
ンバータの入力端に接続されている。各遅延段が関連動
作することにより、そこから遅延信号の出力を逐次発生
する。出力された各遅延信号は遅延マクロ回路１２にお
いて対応する遅延量だけ遅延された外部クロツク信号を
含み、その後この遅延信号が出力される。第１の遅延段
と共に、（Ｎ）遅延段、（Ｎ−１）遅延段、（Ｎ−２）
遅延段及び（Ｎ−３）遅延段の複数の遅延段について説
明する。一般に遅延／段の時間を低下させ、遅延段３０
の数を増加させることは、この遅延段に対応する次の回
路と共にデイジタルクロツク信号整形ネツトワーク１０
からの出力波形の分解能を改善することになる。このこ
とは、入力クロツク周波数が例えば１〔ＭＨｚ〕又はそ
れ以下のような比較的低い周波数の場合、特に正しい。
【００１５】遅延ラインの遅延段からの遅延クロツク信
号出力は、複数のパルス発生回路を含むパルス発生回路
１４に入力される。デイジタルクロツク信号整形ネツト
ワーク１０の各遅延段には１つのパルス発生回路がある
のが好ましい。図示の実施例において各パルス発生回路
は２入力ＮＡＮＤゲート３４を含み、この２入力ＮＡＮ
Ｄゲート３４は対応する遅延段の入力端に結合された第
１の入力端及び遅延マクロ回路１２、例えば１個半分の
遅延段に結合された第２の入力端を有する。２入力ＮＡ
ＮＤゲート３４の入力端に現れるクロツク信号間の遅延
はＮＡＮＤゲート３４から出力されたパルス信号の幅に
よつて決定される。しかしながらこの実施例において
は、パルス幅の相違を定義して信号を出力するために奇
数個の遅延インバータによつてオフセツトされる２つの
入力信号をもつ必要がある。ＮＡＮＤゲート３４の各出
力はインバータ３６を通過する。例えば図３は外部クロ
ツクの波形及びパルス発生回路１４から出力されたパル
スの一例を示す。すなわち（０）遅延段、（15）遅延
段、（30）遅延段、（45）遅延段及び（60）遅延段に対
応するパルス信号である（この図では外部クロツクが
（60）遅延段において反復されると考えられる）。図２
のようにＮＡＮＤゲート３４及びインバータ３６からの
信号はそれに結合した比較ラツチ回路１６に向かう。
号出力は、複数のパルス発生回路を含むパルス発生回路
１４に入力される。デイジタルクロツク信号整形ネツト
ワーク１０の各遅延段には１つのパルス発生回路がある
のが好ましい。図示の実施例において各パルス発生回路
は２入力ＮＡＮＤゲート３４を含み、この２入力ＮＡＮ
Ｄゲート３４は対応する遅延段の入力端に結合された第
１の入力端及び遅延マクロ回路１２、例えば１個半分の
遅延段に結合された第２の入力端を有する。２入力ＮＡ
ＮＤゲート３４の入力端に現れるクロツク信号間の遅延
はＮＡＮＤゲート３４から出力されたパルス信号の幅に
よつて決定される。しかしながらこの実施例において
は、パルス幅の相違を定義して信号を出力するために奇
数個の遅延インバータによつてオフセツトされる２つの
入力信号をもつ必要がある。ＮＡＮＤゲート３４の各出
力はインバータ３６を通過する。例えば図３は外部クロ
ツクの波形及びパルス発生回路１４から出力されたパル
スの一例を示す。すなわち（０）遅延段、（15）遅延
段、（30）遅延段、（45）遅延段及び（60）遅延段に対
応するパルス信号である（この図では外部クロツクが
（60）遅延段において反復されると考えられる）。図２
のようにＮＡＮＤゲート３４及びインバータ３６からの
信号はそれに結合した比較ラツチ回路１６に向かう。
【００１６】また比較ラツチ回路１６への接続（図１）
は図２に詳細に示されている。注目すべきは比較ラツチ
回路１６は複数の比較ラツチ回路段を含み、図には（Ｎ
−３）比較ラツチ回路段から（Ｎ）比較ラツチ回路段だ
けを示す。実際には比較ラツチ回路段の数はパルス発生
回路段の数以下でもよい（遅延マクロ回路１２における
遅延段の数と等しいのが好ましい）。これは、比較ラツ
チ回路の機能が遅延マクロ回路１２への外部クロツク信
号の完了周期に対応するパルス信号を識別するからであ
る。例えば遅延マクロ回路１２に対して遅延段が66個、
パルス発生回路１４に対してパルス発生回路段が66個あ
る場合、一般に外部クロツク信号は最初の遅延段数以内
（例えば10個の遅延段以内）では反復しないと考えられ
るので66個以下の比較ラツチ回路段を用いてもよい。デ
イジタルクロツク信号整形ネツトワーク１０は特定のク
ロツク信号の周波数又はクロツク信号の特定の範囲の周
波数を調整するように構成される。Ｔon及びＴoff の切
換え精度は、例えば外部クロツク信号が66個の遅延段の
40番目の遅延段で反復する場合と比較して外部クロツク
信号が10番目の遅延段又はそれ以下の遅延段で反復する
場合に明白に低減される。従つて後述するように信号の
一致についての検査は遅延段１４Ａ（これは最初の比較
ラツチ回路段４０を含む）において開始されると考える
ことができる。
は図２に詳細に示されている。注目すべきは比較ラツチ
回路１６は複数の比較ラツチ回路段を含み、図には（Ｎ
−３）比較ラツチ回路段から（Ｎ）比較ラツチ回路段だ
けを示す。実際には比較ラツチ回路段の数はパルス発生
回路段の数以下でもよい（遅延マクロ回路１２における
遅延段の数と等しいのが好ましい）。これは、比較ラツ
チ回路の機能が遅延マクロ回路１２への外部クロツク信
号の完了周期に対応するパルス信号を識別するからであ
る。例えば遅延マクロ回路１２に対して遅延段が66個、
パルス発生回路１４に対してパルス発生回路段が66個あ
る場合、一般に外部クロツク信号は最初の遅延段数以内
（例えば10個の遅延段以内）では反復しないと考えられ
るので66個以下の比較ラツチ回路段を用いてもよい。デ
イジタルクロツク信号整形ネツトワーク１０は特定のク
ロツク信号の周波数又はクロツク信号の特定の範囲の周
波数を調整するように構成される。Ｔon及びＴoff の切
換え精度は、例えば外部クロツク信号が66個の遅延段の
40番目の遅延段で反復する場合と比較して外部クロツク
信号が10番目の遅延段又はそれ以下の遅延段で反復する
場合に明白に低減される。従つて後述するように信号の
一致についての検査は遅延段１４Ａ（これは最初の比較
ラツチ回路段４０を含む）において開始されると考える
ことができる。
【００１７】図示の実施例において各比較ラツチ回路段
４０は３つの入力端、すなわち対応するパルス発生回路
段からのパルス信号出力を受けるＡ入力端（後述する図
４との関連した比較ラツチ回路段４０の場合、この信号
は対応するＮＡＮＤゲート３４の出力端に直接に取られ
る）、パルス発生回路１４Ａ（図１）からの最初のパル
ス信号出力を受ける入力端Ｂ及び（Ｎ−３）パルス信号
を受けるリセツト入力端である入力端Ｃを有する。ダブ
ル反転バツフア回路を通過した後、第１のパルス発生回
路段１４Ａ（図１）のインバータからのパルス信号は各
比較ラツチ回路段４０の入力端Ｂに向かう。
４０は３つの入力端、すなわち対応するパルス発生回路
段からのパルス信号出力を受けるＡ入力端（後述する図
４との関連した比較ラツチ回路段４０の場合、この信号
は対応するＮＡＮＤゲート３４の出力端に直接に取られ
る）、パルス発生回路１４Ａ（図１）からの最初のパル
ス信号出力を受ける入力端Ｂ及び（Ｎ−３）パルス信号
を受けるリセツト入力端である入力端Ｃを有する。ダブ
ル反転バツフア回路を通過した後、第１のパルス発生回
路段１４Ａ（図１）のインバータからのパルス信号は各
比較ラツチ回路段４０の入力端Ｂに向かう。
【００１８】図４は比較ラツチ回路段４０の好適な実施
例を示す。比較回路ラツチ回路段４０はその中に対角線
が描かれている長方形で示されたＰチヤネル電界効果ト
ランジスタ（ＰＦＥＴ）及びそれに隣接して配列された
制御素子すなわちゲート電極並びに対角線のない長方形
で示されたＮチヤネル電界効果トランジスタ（ＮＦＥ
Ｔ）及びそれに隣接して配列された制御素子すなわちゲ
ート電極をもつ相補型金属酸化物半導体（ＣＭＯＳ）を
含む。
例を示す。比較回路ラツチ回路段４０はその中に対角線
が描かれている長方形で示されたＰチヤネル電界効果ト
ランジスタ（ＰＦＥＴ）及びそれに隣接して配列された
制御素子すなわちゲート電極並びに対角線のない長方形
で示されたＮチヤネル電界効果トランジスタ（ＮＦＥ
Ｔ）及びそれに隣接して配列された制御素子すなわちゲ
ート電極をもつ相補型金属酸化物半導体（ＣＭＯＳ）を
含む。
【００１９】この比較ラツチ回路段４０はダイナミツク
ラツチ回路を含み、例えば１〔ＭＨｚ〕又はそれ以上の
周波数に最適である。第１のＰＦＥＴ Ｔ1 のソース
「Ｓ」は回路電圧ＶDDに接続され、そのドレイン「Ｄ」
は第２のＰＦＥＴ Ｔ2 のソース「Ｓ」に接続されてい
る。ＰＦＥＴ Ｔ1 はパルス発生回路１１から出力さ
れ、比較ラツチ回路段４０の入力端Ｂにおいて受けた第
１のパルス信号によつてゲート「Ｇ」をゲートされる。
またこの第１のパルス信号は例えば比較ラツチ回路段４
０のライン４１を通つて複数の比較ラツチ回路段のうち
の次に隣接した比較ラツチ回路段４０（図２参照）に進
む。ＰＦＥＴ Ｔ2 のドレインはコンデンサ「Ｃ」の第
１の端子に接続され、その第２の端子は接地接続され
る。ＰＦＥＴＴ2 は対応するパルス発生回路段からの入
力端Ａに与えられたパルス信号出力によつてゲート
「Ｇ」をゲートされる。かくしてコンデンサ「Ｃ」を充
電するために入力端Ａ及び入力端Ｂにおいて受けたパル
ス信号はＰＦＥＴを同時にそれぞれ作動状態にする。こ
のことは外部クロツク信号が反復し始めた時（例えば図
３の（０）遅延段と（６０）遅延段とにおけるパルス信
号を比較）だけに言えることである。クロツク信号が反
復し始めたとき、パルス信号Ａ及びパルス信号Ｂ間の遅
延段数は外部クロツク信号の周期（周波数）で表され
る。入力端Ａ及びＢにおけるパルス信号がオーバーラツ
プしないときコンデンサ「Ｃ」は充電されないままの状
態である。
ラツチ回路を含み、例えば１〔ＭＨｚ〕又はそれ以上の
周波数に最適である。第１のＰＦＥＴ Ｔ1 のソース
「Ｓ」は回路電圧ＶDDに接続され、そのドレイン「Ｄ」
は第２のＰＦＥＴ Ｔ2 のソース「Ｓ」に接続されてい
る。ＰＦＥＴ Ｔ1 はパルス発生回路１１から出力さ
れ、比較ラツチ回路段４０の入力端Ｂにおいて受けた第
１のパルス信号によつてゲート「Ｇ」をゲートされる。
またこの第１のパルス信号は例えば比較ラツチ回路段４
０のライン４１を通つて複数の比較ラツチ回路段のうち
の次に隣接した比較ラツチ回路段４０（図２参照）に進
む。ＰＦＥＴ Ｔ2 のドレインはコンデンサ「Ｃ」の第
１の端子に接続され、その第２の端子は接地接続され
る。ＰＦＥＴＴ2 は対応するパルス発生回路段からの入
力端Ａに与えられたパルス信号出力によつてゲート
「Ｇ」をゲートされる。かくしてコンデンサ「Ｃ」を充
電するために入力端Ａ及び入力端Ｂにおいて受けたパル
ス信号はＰＦＥＴを同時にそれぞれ作動状態にする。こ
のことは外部クロツク信号が反復し始めた時（例えば図
３の（０）遅延段と（６０）遅延段とにおけるパルス信
号を比較）だけに言えることである。クロツク信号が反
復し始めたとき、パルス信号Ａ及びパルス信号Ｂ間の遅
延段数は外部クロツク信号の周期（周波数）で表され
る。入力端Ａ及びＢにおけるパルス信号がオーバーラツ
プしないときコンデンサ「Ｃ」は充電されないままの状
態である。
【００２０】最初にこのネツトワークを通過した後、少
なくとも１つの比較ラツチ回路段がセツトされ、すなわ
ちコンデンサ「Ｃ」が充電されると外部クロツク信号が
反復されたことを示す。このネツトワークを介して次の
クロツク周期が到来する前にセツトラツチ回路がリセツ
トされなければならない。特に入力端Ａにおいて次の対
応するパルス信号を考慮する前にコンデンサ「Ｃ」は放
電されなければならない。リセツトは比較ラツチ回路段
４０においてコンデンサ「Ｃ」と並列に結合されたＮＰ
ＦＥＴ Ｔ3 によつてなされる。ＮＦＥＴ Ｔ3 のドレ
イン「Ｄ」はコンデンサ「Ｃ」の第１の端子に接続さ
れ、そのソース「Ｓ」は接地接続される。図示の実施例
において（Ｎ−３）パルス発生回路段からのパルス信号
はＮ番目の比較ラツチ回路段に送出され、特に比較ラツ
チ回路段４０の入力端Ｃを介してＮＦＥＴ Ｔ3 のゲー
ト「Ｇ」にゲートされる。「高」レベルの時、このパル
ス信号はコンデンサを放電するように動作することによ
り、比較ラツチ回路段４０が入力端Ａにおいて受けたそ
の次に対応するパルス信号（すなわちＮパルス発生回路
段からの）を考慮する前にクリアされる。
なくとも１つの比較ラツチ回路段がセツトされ、すなわ
ちコンデンサ「Ｃ」が充電されると外部クロツク信号が
反復されたことを示す。このネツトワークを介して次の
クロツク周期が到来する前にセツトラツチ回路がリセツ
トされなければならない。特に入力端Ａにおいて次の対
応するパルス信号を考慮する前にコンデンサ「Ｃ」は放
電されなければならない。リセツトは比較ラツチ回路段
４０においてコンデンサ「Ｃ」と並列に結合されたＮＰ
ＦＥＴ Ｔ3 によつてなされる。ＮＦＥＴ Ｔ3 のドレ
イン「Ｄ」はコンデンサ「Ｃ」の第１の端子に接続さ
れ、そのソース「Ｓ」は接地接続される。図示の実施例
において（Ｎ−３）パルス発生回路段からのパルス信号
はＮ番目の比較ラツチ回路段に送出され、特に比較ラツ
チ回路段４０の入力端Ｃを介してＮＦＥＴ Ｔ3 のゲー
ト「Ｇ」にゲートされる。「高」レベルの時、このパル
ス信号はコンデンサを放電するように動作することによ
り、比較ラツチ回路段４０が入力端Ａにおいて受けたそ
の次に対応するパルス信号（すなわちＮパルス発生回路
段からの）を考慮する前にクリアされる。
【００２１】注目すべきはＮ番目の比較ラツチ回路段を
クリアするために（Ｎ−３）のパルス信号（すなわち入
力端Ｃにおいて受信された信号）を用いることは任意で
あるとういうことである。異なるパルス信号がＮ比較ラ
ツチ回路段からかなり離れて発生しない限りこの異なる
パルス信号が選択されて同じように良好に機能し得、そ
の結果当該異なるパルス信号はＮ／２段における信号と
干渉し（周期当たりのＴon及びＴoff 期間と等しいクロ
ツク信号出力が望ましいものと仮定する）、一致が予め
ネツトワークのＮ段に置かれたと仮定した場合、入力ク
ロツク周期が変化しても（例えばＮ＋１、Ｎ−１）、異
なるパルス信号は新しい一致段の選択には干渉しない。
コンデンサ「Ｃ」の両端の電圧は論理マクロ回路２２
（図１）への比較ラツチ回路段４０の出力を含む。外部
クロツク信号の周波数に依存する場合、当業者は図４の
ダイナミツクラツチ回路をスタテイツクラツチ回路と置
き換えることが望ましいことを理解できる。
クリアするために（Ｎ−３）のパルス信号（すなわち入
力端Ｃにおいて受信された信号）を用いることは任意で
あるとういうことである。異なるパルス信号がＮ比較ラ
ツチ回路段からかなり離れて発生しない限りこの異なる
パルス信号が選択されて同じように良好に機能し得、そ
の結果当該異なるパルス信号はＮ／２段における信号と
干渉し（周期当たりのＴon及びＴoff 期間と等しいクロ
ツク信号出力が望ましいものと仮定する）、一致が予め
ネツトワークのＮ段に置かれたと仮定した場合、入力ク
ロツク周期が変化しても（例えばＮ＋１、Ｎ−１）、異
なるパルス信号は新しい一致段の選択には干渉しない。
コンデンサ「Ｃ」の両端の電圧は論理マクロ回路２２
（図１）への比較ラツチ回路段４０の出力を含む。外部
クロツク信号の周波数に依存する場合、当業者は図４の
ダイナミツクラツチ回路をスタテイツクラツチ回路と置
き換えることが望ましいことを理解できる。
【００２２】図５は論理マクロ回路２２がすべての比較
ラツチ回路段出力（すなわち図２の「ＺＤ」ライン）を
観察し、セツトされた第１の比較ラツチ回路段だけをリ
セツトネツトワーク２４にゲートする。例えば遅延マク
ロ回路が66個の遅延段を含み、遅延段への外部クロツク
信号入力が20個の遅延段を通過した後反復される場合、
20遅延段、40遅延段及び60遅延段の遅延段がセツトされ
る。論理マクロ回路２２は20遅延段だけが論理マクロの
出力端、すなわちリセツトネツトワーク２４にゲートさ
れるように構成される。論理マクロ回路２２への入力端
における各ゼロ検出「ＺＤ」回路５０は例えば対応する
比較ラツチ回路段（図２及び４）から８つの出力信号
（すなわち各比較ラツチ回路段４０の出力端におけるコ
ンデンサ「Ｃ」の両端の値）を受けるように構成され
る。
ラツチ回路段出力（すなわち図２の「ＺＤ」ライン）を
観察し、セツトされた第１の比較ラツチ回路段だけをリ
セツトネツトワーク２４にゲートする。例えば遅延マク
ロ回路が66個の遅延段を含み、遅延段への外部クロツク
信号入力が20個の遅延段を通過した後反復される場合、
20遅延段、40遅延段及び60遅延段の遅延段がセツトされ
る。論理マクロ回路２２は20遅延段だけが論理マクロの
出力端、すなわちリセツトネツトワーク２４にゲートさ
れるように構成される。論理マクロ回路２２への入力端
における各ゼロ検出「ＺＤ」回路５０は例えば対応する
比較ラツチ回路段（図２及び４）から８つの出力信号
（すなわち各比較ラツチ回路段４０の出力端におけるコ
ンデンサ「Ｃ」の両端の値）を受けるように構成され
る。
【００２３】上述のように遅延ラインの遅延期間は好適
には外部クロツク信号が最初の遅延段数以内、例えば最
初の10段以内で反復しないように好適に選択される。従
つてこれらの遅延段に対応する比較ラツチ回路段は省略
され得、ゼロ出力検出（又はさらに正確には非ゼロ出力
検出）が図５に示すように比較ラツチ回路段１１から開
始される。ゼロ検出回路５０からの出力信号はそれぞれ
反転され、受けた比較ラツチ回路段信号の１つが論理レ
ベル「１」になるときはいつでもゼロ検出回路５０の出
力端に論理レベル「１」が出現し、上述のようにこれは
対応する段のパルス信号及び第１のパルス発生回路１４
Ａのパルス信号（図２）間の信号の一致を意味する。
には外部クロツク信号が最初の遅延段数以内、例えば最
初の10段以内で反復しないように好適に選択される。従
つてこれらの遅延段に対応する比較ラツチ回路段は省略
され得、ゼロ出力検出（又はさらに正確には非ゼロ出力
検出）が図５に示すように比較ラツチ回路段１１から開
始される。ゼロ検出回路５０からの出力信号はそれぞれ
反転され、受けた比較ラツチ回路段信号の１つが論理レ
ベル「１」になるときはいつでもゼロ検出回路５０の出
力端に論理レベル「１」が出現し、上述のようにこれは
対応する段のパルス信号及び第１のパルス発生回路１４
Ａのパルス信号（図２）間の信号の一致を意味する。
【００２４】比較ラツチ回路段１１〜１８からの信号を
受けるゼロ検出「ＺＤ」回路５０はリセツトネツトワー
ク２４（破線で示す）、特に比較ラツチ回路段１１〜１
８のために特別に構成された第１のネツトワーク２５に
直接与えられる（このことはまた互いの８つの比較ラツ
チ回路段内では信号の一致が生じないと仮定している。
これはこれらの段間の適正な遅延を選択することによつ
て補償され得る）。また比較ラツチ回路段１１〜１８か
らの信号を受けるゼロ検出回路５０からの出力は複数の
ＮＯＲ回路５２、５４、５６、５８、６０及び６２に結
合されている。ＮＯＲ回路５２、５４、５６、５８、６
０及び６２の出力はそれぞれ対応するリセツトネツトワ
ーク段１９〜２６、２７〜３４、３５〜４２、４３〜５
０、５１〜５８及び５９〜６６のリセツトネツトワーク
２５に接続されている（後述のように各リセツトネツト
ワーク２５は８つの比較ラツチ回路段からのパルス信号
を任意に受けて処理する。このことによりラツチ回路２
０のリセツト入力における容量負荷が低減される。
受けるゼロ検出「ＺＤ」回路５０はリセツトネツトワー
ク２４（破線で示す）、特に比較ラツチ回路段１１〜１
８のために特別に構成された第１のネツトワーク２５に
直接与えられる（このことはまた互いの８つの比較ラツ
チ回路段内では信号の一致が生じないと仮定している。
これはこれらの段間の適正な遅延を選択することによつ
て補償され得る）。また比較ラツチ回路段１１〜１８か
らの信号を受けるゼロ検出回路５０からの出力は複数の
ＮＯＲ回路５２、５４、５６、５８、６０及び６２に結
合されている。ＮＯＲ回路５２、５４、５６、５８、６
０及び６２の出力はそれぞれ対応するリセツトネツトワ
ーク段１９〜２６、２７〜３４、３５〜４２、４３〜５
０、５１〜５８及び５９〜６６のリセツトネツトワーク
２５に接続されている（後述のように各リセツトネツト
ワーク２５は８つの比較ラツチ回路段からのパルス信号
を任意に受けて処理する。このことによりラツチ回路２
０のリセツト入力における容量負荷が低減される。
【００２５】他の動作例として第２のゼロ検出回路５０
は比較ラツチ回路段１９〜２６からの信号を受け、その
入力がなにもラツチされない場合には論理レベル「０」
出力を再度転送する。この論理レベル「０」出力はイン
バータ５１を通過した後、対応するＮＯＲゲートすなわ
ちＮＯＲゲート５２の入力端に与えられる。かくしてＮ
ＯＲゲート５２への入力は論理レベル「１」であるの
で、この出力は論理レベル「０」出力であり、比較ラツ
チ回路段１９〜２６に対するリセツトネツトワーク１９
〜２６はデイスエーブル状態のままである。逆に比較ラ
ツチ回路段１９〜２６内のラツチ回路がセツトされる
と、対応するゼロ検出回路５０の出力は論理レベル
「１」出力となる。この論理レベル「１」出力は反転さ
れ、論理レベル「０」がＮＯＲゲート５２の双方の入力
端に現れ、その結果ＮＯＲゲート５２から論理レベル
「１」出力が出力される。またこのことは比較ラツチ回
路段１１〜１８にはラツチ回路が全くセツトされないと
仮定しているということである。第１のゼロ検出回路５
０からの論理レベル「１」出力はＮＯＲゲート５２、５
４、５６、５８、６０及び６２をデイスイネーブル状態
にする。また比較ラツチ回路段１９〜２６に対するゼロ
検出回路５０の出力はＮＯＲゲート５６、５８、６０及
び６２への入力である。ＮＯＲゲート５６、５８、６０
及び６２は、これらのゲートが多数の比較ラツチ回路段
１９〜２６のうちの少なくとも１つの比較ラツチ回路段
を受けるのでこのゼロ検出回路５０の出力を受ける。か
くして比較ラツチ回路段１９〜２６に対するゼロ検出回
路５０からの論理レベル「１」出力はＮＯＲゲート５
６、５８、６０及び６２の動作を介して並列になつてい
る引き続きセツトされているいかなるラツチ回路をもデ
イスイネーブル状態にする。
は比較ラツチ回路段１９〜２６からの信号を受け、その
入力がなにもラツチされない場合には論理レベル「０」
出力を再度転送する。この論理レベル「０」出力はイン
バータ５１を通過した後、対応するＮＯＲゲートすなわ
ちＮＯＲゲート５２の入力端に与えられる。かくしてＮ
ＯＲゲート５２への入力は論理レベル「１」であるの
で、この出力は論理レベル「０」出力であり、比較ラツ
チ回路段１９〜２６に対するリセツトネツトワーク１９
〜２６はデイスエーブル状態のままである。逆に比較ラ
ツチ回路段１９〜２６内のラツチ回路がセツトされる
と、対応するゼロ検出回路５０の出力は論理レベル
「１」出力となる。この論理レベル「１」出力は反転さ
れ、論理レベル「０」がＮＯＲゲート５２の双方の入力
端に現れ、その結果ＮＯＲゲート５２から論理レベル
「１」出力が出力される。またこのことは比較ラツチ回
路段１１〜１８にはラツチ回路が全くセツトされないと
仮定しているということである。第１のゼロ検出回路５
０からの論理レベル「１」出力はＮＯＲゲート５２、５
４、５６、５８、６０及び６２をデイスイネーブル状態
にする。また比較ラツチ回路段１９〜２６に対するゼロ
検出回路５０の出力はＮＯＲゲート５６、５８、６０及
び６２への入力である。ＮＯＲゲート５６、５８、６０
及び６２は、これらのゲートが多数の比較ラツチ回路段
１９〜２６のうちの少なくとも１つの比較ラツチ回路段
を受けるのでこのゼロ検出回路５０の出力を受ける。か
くして比較ラツチ回路段１９〜２６に対するゼロ検出回
路５０からの論理レベル「１」出力はＮＯＲゲート５
６、５８、６０及び６２の動作を介して並列になつてい
る引き続きセツトされているいかなるラツチ回路をもデ
イスイネーブル状態にする。
【００２６】かくして上述の論理回路はセツトされた第
１のラツチ回路を分離するように動作することにより、
入力された外部クロツク信号の反復を指示する。また当
業者は、同一の回路及び処理概念によつて残りのゼロ検
出回路５０及びこれらと連結したＮＯＲゲートを用いる
ことを理解できる。
１のラツチ回路を分離するように動作することにより、
入力された外部クロツク信号の反復を指示する。また当
業者は、同一の回路及び処理概念によつて残りのゼロ検
出回路５０及びこれらと連結したＮＯＲゲートを用いる
ことを理解できる。
【００２７】リセツトネツトワーク段はそれぞれほとん
ど同一であり、従つてただ１つのリセツトネツトワーク
段２５だけを以下に詳述する。特に比較ラツチ回路段１
１〜１８に対するリセツトネツトワークの一実施例を図
６に示す。図示のように第１のＮＦＥＴ Ｔ5 は論理マ
クロ回路の第１のゼロ検出回路５０（図５）からの出力
によつてゲート「Ｇ」をゲートされる。ＮＦＥＴ Ｔ5
のドレイン「Ｄ」は出力ラツチ回路２０のリセツト入力
端「Ｒ」に接続され、そのソース「Ｓ」は並列に接続さ
れたＮＦＥＴ対に含まれた８つの第１のＮＦＥＴのドレ
イン「Ｄ」に結合されている。並列ＮＦＥＴ対の第１の
各ソース「Ｓ」は第２のＮＦＥＴ対のドレイン「Ｄ」に
結合されている。並列ＮＦＥＴ対の第２の各ソース
「Ｓ」は接地に結合されている。各ＮＦＥＴ対の第２の
ＮＦＥＴはゲート「Ｇ」においてラツチ出力の１つの出
力を比較ラツチ回路段１１〜１８のうちの１つから受け
る。各ＮＦＥＴ対の第１のＮＦＥＴはそのゲート「Ｇ」
において、各対の第２のＮＦＥＴにおいて受けたラツチ
出力を有する段とプレセツト関係である段からパルス信
号を受ける。例えば第２のＮＦＥＴをゲートする段がＮ
段である場合、Ｔon及びＴoff 期間が等しい出力クロツ
ク信号を発生するために第１のＮＦＥＴをゲートするパ
ルス信号はＮ／２段から出力されなければならず、この
場合Ｎは比較ラツチ回路段１１〜１８のうちの１つと等
しい。Ｎ／２パルス信号はデイジタルクロツク信号整形
ネツトワーク１０を介して次の外部クロツク信号が到来
したときにネツトワーク２５に与えられる。
ど同一であり、従つてただ１つのリセツトネツトワーク
段２５だけを以下に詳述する。特に比較ラツチ回路段１
１〜１８に対するリセツトネツトワークの一実施例を図
６に示す。図示のように第１のＮＦＥＴ Ｔ5 は論理マ
クロ回路の第１のゼロ検出回路５０（図５）からの出力
によつてゲート「Ｇ」をゲートされる。ＮＦＥＴ Ｔ5
のドレイン「Ｄ」は出力ラツチ回路２０のリセツト入力
端「Ｒ」に接続され、そのソース「Ｓ」は並列に接続さ
れたＮＦＥＴ対に含まれた８つの第１のＮＦＥＴのドレ
イン「Ｄ」に結合されている。並列ＮＦＥＴ対の第１の
各ソース「Ｓ」は第２のＮＦＥＴ対のドレイン「Ｄ」に
結合されている。並列ＮＦＥＴ対の第２の各ソース
「Ｓ」は接地に結合されている。各ＮＦＥＴ対の第２の
ＮＦＥＴはゲート「Ｇ」においてラツチ出力の１つの出
力を比較ラツチ回路段１１〜１８のうちの１つから受け
る。各ＮＦＥＴ対の第１のＮＦＥＴはそのゲート「Ｇ」
において、各対の第２のＮＦＥＴにおいて受けたラツチ
出力を有する段とプレセツト関係である段からパルス信
号を受ける。例えば第２のＮＦＥＴをゲートする段がＮ
段である場合、Ｔon及びＴoff 期間が等しい出力クロツ
ク信号を発生するために第１のＮＦＥＴをゲートするパ
ルス信号はＮ／２段から出力されなければならず、この
場合Ｎは比較ラツチ回路段１１〜１８のうちの１つと等
しい。Ｎ／２パルス信号はデイジタルクロツク信号整形
ネツトワーク１０を介して次の外部クロツク信号が到来
したときにネツトワーク２５に与えられる。
【００２８】かくして第１のＮＦＥＴ対の第１のＮＦＥ
Ｔは５Ｄ段からのパルス信号によつて駆動され、この場
合Ｄは遅延段遅延信号の半分を示す。図２に示すように
パルス発生回路１４からのパルス信号出力は遅延段の
1.5倍の遅延だけさらに遅延される信号を発生するため
に用いられる。このことは適正な大きさのインバータを
直列に接続し、当該インバータへの入力端をそれぞれの
パルス発生回路の出力端に結合することによつて容易に
達成される。従つて比較ラツチ回路段１１からの比較ラ
ツチ回路出力は段５Ｄからのパルス信号と結合される。
同様に比較ラツチ回路段１２からのラツチ出力は６段か
らのパルス信号と結合され、比較ラツチ回路段１３から
のラツチ出力は６Ｄ段からのパルス信号と結合され、比
較ラツチ回路段１４からのラツチ出力は７段からのパル
ス信号と結合され、比較ラツチ回路段１５からのラツチ
出力は７Ｄ段からのパルス信号と結合され、比較ラツチ
回路段１６からのラツチ出力は８段からのパルス信号と
結合され、比較ラツチ回路段１７からのラツチ出力は８
Ｄ段からのパルス信号と結合され、比較ラツチ回路段１
８からのラツチ出力は９段からのパルス信号と結合され
る。リセツトネツトワーク２４の残りの各リセツトネツ
トワーク段は同様に構成される。しかしながら当業者
は、リセツトネツトワークの機能を達成するために種々
の構成を用いてもよいことを容易に理解する。例えば出
力ラツチ回路２０のリセツト入力における容量負荷を低
減する必要がある場合には異なる数の段をグループ化で
きる。
Ｔは５Ｄ段からのパルス信号によつて駆動され、この場
合Ｄは遅延段遅延信号の半分を示す。図２に示すように
パルス発生回路１４からのパルス信号出力は遅延段の
1.5倍の遅延だけさらに遅延される信号を発生するため
に用いられる。このことは適正な大きさのインバータを
直列に接続し、当該インバータへの入力端をそれぞれの
パルス発生回路の出力端に結合することによつて容易に
達成される。従つて比較ラツチ回路段１１からの比較ラ
ツチ回路出力は段５Ｄからのパルス信号と結合される。
同様に比較ラツチ回路段１２からのラツチ出力は６段か
らのパルス信号と結合され、比較ラツチ回路段１３から
のラツチ出力は６Ｄ段からのパルス信号と結合され、比
較ラツチ回路段１４からのラツチ出力は７段からのパル
ス信号と結合され、比較ラツチ回路段１５からのラツチ
出力は７Ｄ段からのパルス信号と結合され、比較ラツチ
回路段１６からのラツチ出力は８段からのパルス信号と
結合され、比較ラツチ回路段１７からのラツチ出力は８
Ｄ段からのパルス信号と結合され、比較ラツチ回路段１
８からのラツチ出力は９段からのパルス信号と結合され
る。リセツトネツトワーク２４の残りの各リセツトネツ
トワーク段は同様に構成される。しかしながら当業者
は、リセツトネツトワークの機能を達成するために種々
の構成を用いてもよいことを容易に理解する。例えば出
力ラツチ回路２０のリセツト入力における容量負荷を低
減する必要がある場合には異なる数の段をグループ化で
きる。
【００２９】上述のようにリセツトネツトワーク２４は
出力ラツチ回路２０をリセツトする。リセツトネツトワ
ークの周囲の制御論理はチエーン内の反復パルスの位置
次第でラツチ回路の１グループだけをイネーブル状態に
する。例えばＮ段からのパルス信号が入力クロツク信号
と一致する場合、入力周期は基本段遅延のＮ倍となる。
ラツチ回路がＮ段においてセツトされ、このラツチ回路
は例えばＮ／２段から、Ｎ／２パルスが発生される次の
回の出力ラツチ回路のリセツトにパルス信号をゲートす
る。Ｎ段のラツチ回路は（Ｎ−３）段からのパルス信号
によつてすべての周期をリセツトし、入力クロツクの継
続的なサンプリングが得られるようにする。
出力ラツチ回路２０をリセツトする。リセツトネツトワ
ークの周囲の制御論理はチエーン内の反復パルスの位置
次第でラツチ回路の１グループだけをイネーブル状態に
する。例えばＮ段からのパルス信号が入力クロツク信号
と一致する場合、入力周期は基本段遅延のＮ倍となる。
ラツチ回路がＮ段においてセツトされ、このラツチ回路
は例えばＮ／２段から、Ｎ／２パルスが発生される次の
回の出力ラツチ回路のリセツトにパルス信号をゲートす
る。Ｎ段のラツチ回路は（Ｎ−３）段からのパルス信号
によつてすべての周期をリセツトし、入力クロツクの継
続的なサンプリングが得られるようにする。
【００３０】非対称出力信号が必要な場合、すなわち出
力ラツチ回路２０のリセツトがクロツク周期の中央点で
生じた場合、各Ｎパルス信号は異なつて比例する信号、
例えばＮ／３段又はＮ／４段からのパルス信号と結合さ
れる。さらにパルス信号は出力クロツクにバイアスをか
けて回路遅延を考慮するように選択される。
力ラツチ回路２０のリセツトがクロツク周期の中央点で
生じた場合、各Ｎパルス信号は異なつて比例する信号、
例えばＮ／３段又はＮ／４段からのパルス信号と結合さ
れる。さらにパルス信号は出力クロツクにバイアスをか
けて回路遅延を考慮するように選択される。
【００３１】図５において入力周波数が予想した周波数
より低い場合又はインバータの遅延が予想よりも速い場
合、信号の一致は得られない。この場合最後の段の後の
次の段が反復され、出力ラツチ回路のリセツト入力が
（ＮMAX ＋１）／２段からのパルス信号とゲートされる
と仮定している。このことはグループ化された各制御論
理段（すなわち第１のゼロ検出回路並びにＮＯＲゲート
５２、５４、５６、５８、６０及び６２）からゼロ検出
回路７０の入力端に出力を送出することによつて達成さ
れる。ゼロ検出回路５０の反転機能をもたないゼロ検出
回路７０はその入力のすべてが論理「０」レベルである
ときはいつでも論理レベル「１」の信号を出力する。す
なわちリセツトネツトワーク段２５はどれもイネーブル
されないことを意味する。
より低い場合又はインバータの遅延が予想よりも速い場
合、信号の一致は得られない。この場合最後の段の後の
次の段が反復され、出力ラツチ回路のリセツト入力が
（ＮMAX ＋１）／２段からのパルス信号とゲートされる
と仮定している。このことはグループ化された各制御論
理段（すなわち第１のゼロ検出回路並びにＮＯＲゲート
５２、５４、５６、５８、６０及び６２）からゼロ検出
回路７０の入力端に出力を送出することによつて達成さ
れる。ゼロ検出回路５０の反転機能をもたないゼロ検出
回路７０はその入力のすべてが論理「０」レベルである
ときはいつでも論理レベル「１」の信号を出力する。す
なわちリセツトネツトワーク段２５はどれもイネーブル
されないことを意味する。
【００３２】ゼロ検出回路７０の出力は直列に接続され
た２つのＮＦＥＴ Ｔ10及びＴ11の第１のＮＦＥＴ Ｔ
10のゲート「Ｇ」に与えられる。ＮＦＥＴ Ｔ10のソー
ス「Ｓ」は接地接続され、ドレイン「Ｄ」はＮＦＥＴ
Ｔ11のソース「Ｓ」に接続される。ＮＦＥＴ Ｔ11はパ
ルス発生回路段（ＮMAX ＝66段と仮定する）の34番目の
パルス発生回路段からのパルス信号出力をそのゲート
「Ｇ」において受け、ドレイン「Ｄ」は出力ラツチ回路
２０のリセツト入力端に結合される。かくして入力信号
の反復が全く生じないとき、ゼロ検出回路７０はＮＦＥ
Ｔ Ｔ10を作動状態にさせて次のパルス信号が発生する
ことによつて、34段からのパルス信号が出力ラツチ回路
２０をリセツトさせる。信号の一致がない場合この技術
を用いてもＴON期間はＴOFF 時間より短くなることが分
かる。しかしながらこれらの条件の下においては当該チ
ツプを適正に動作させるのに十分な速度であるので、こ
のことが重要であるとは考えられていない。デイジタル
クロツク信号整形ネツトワーク１０を介する遅延は入力
される外部クロツク信号の予想された周波数に基づいて
選択される。
た２つのＮＦＥＴ Ｔ10及びＴ11の第１のＮＦＥＴ Ｔ
10のゲート「Ｇ」に与えられる。ＮＦＥＴ Ｔ10のソー
ス「Ｓ」は接地接続され、ドレイン「Ｄ」はＮＦＥＴ
Ｔ11のソース「Ｓ」に接続される。ＮＦＥＴ Ｔ11はパ
ルス発生回路段（ＮMAX ＝66段と仮定する）の34番目の
パルス発生回路段からのパルス信号出力をそのゲート
「Ｇ」において受け、ドレイン「Ｄ」は出力ラツチ回路
２０のリセツト入力端に結合される。かくして入力信号
の反復が全く生じないとき、ゼロ検出回路７０はＮＦＥ
Ｔ Ｔ10を作動状態にさせて次のパルス信号が発生する
ことによつて、34段からのパルス信号が出力ラツチ回路
２０をリセツトさせる。信号の一致がない場合この技術
を用いてもＴON期間はＴOFF 時間より短くなることが分
かる。しかしながらこれらの条件の下においては当該チ
ツプを適正に動作させるのに十分な速度であるので、こ
のことが重要であるとは考えられていない。デイジタル
クロツク信号整形ネツトワーク１０を介する遅延は入力
される外部クロツク信号の予想された周波数に基づいて
選択される。
【００３３】上述の通り本発明をその最適な実施例に基
づいて図示、説明したが、本発明の精神及び範囲から脱
することなく詳細構成の双方について種々の変更を加え
てもよい。
づいて図示、説明したが、本発明の精神及び範囲から脱
することなく詳細構成の双方について種々の変更を加え
てもよい。
【００３４】
【発明の効果】上述のように本発明によれば、プロセス
が独立し、かつ対称クロツク信号出力又は非対称クロツ
ク信号出力のいずれかを発生するように構成され得るク
ロツク信号整形ネツトワークを提供する。さらにデイジ
タルクロツク信号整形ネツトワークからのクロツク出力
はパルス発生回路に用いられるパルス発生回路段の数を
調整することによつて非常に厳密な公差に構成され得
る。このクロツク発生回路はすべてデイジタルであり、
アナログ構成部又は外部構成部を全く必要としない。好
適な実施例においてこのパルス発生回路はサイクル当た
りのＴON及びＴOFF 期間の公差が非常に大きい１Ｘ外部
クロツクを受けて周期当たりのＴON及びＴOFF 期間と等
しい同一の周波数の内部クロツクを発生することができ
る。このパルス発生回路は広範囲で動作できる能力を有
し、所期の周波数より一段と高い周波数及び一段と低い
周波数でさえ動作する。
が独立し、かつ対称クロツク信号出力又は非対称クロツ
ク信号出力のいずれかを発生するように構成され得るク
ロツク信号整形ネツトワークを提供する。さらにデイジ
タルクロツク信号整形ネツトワークからのクロツク出力
はパルス発生回路に用いられるパルス発生回路段の数を
調整することによつて非常に厳密な公差に構成され得
る。このクロツク発生回路はすべてデイジタルであり、
アナログ構成部又は外部構成部を全く必要としない。好
適な実施例においてこのパルス発生回路はサイクル当た
りのＴON及びＴOFF 期間の公差が非常に大きい１Ｘ外部
クロツクを受けて周期当たりのＴON及びＴOFF 期間と等
しい同一の周波数の内部クロツクを発生することができ
る。このパルス発生回路は広範囲で動作できる能力を有
し、所期の周波数より一段と高い周波数及び一段と低い
周波数でさえ動作する。
【図１】図１は本発明によるデイジタルクロツク信号整
形ネツトワークの一実施例を示すブロツク図である。
形ネツトワークの一実施例を示すブロツク図である。
【図２】図２は図１の実施例の遅延マクロ回路、パルス
発生回路及び比較ラツチ回路を詳細に示したブロツク図
である。
発生回路及び比較ラツチ回路を詳細に示したブロツク図
である。
【図３】図３は入力外部クロツク信号を図２のパルス発
生回路から発生したパルス信号出力と比較したタイミン
グ図を示す。
生回路から発生したパルス信号出力と比較したタイミン
グ図を示す。
【図４】図４は図２の比較ラツチ回路段の一実施例を示
す接続図である。
す接続図である。
【図５】図５は図１の論理マクロ回路及びリセツトネツ
トワーク回路の一実施例を示すブロツク図である。
トワーク回路の一実施例を示すブロツク図である。
【図６】図５のリセツトネツトワーク段の一実施例を示
すブロツク図である。
すブロツク図である。
１０……デイジタルクロツク信号整形ネツトワーク、１
２……遅延マクロ回路、１３、１５、１７、１９、２
１、４１……ライン、１４……パルス発生回路、１４Ａ
……第１のパルス発生回路、１６……比較ラツチ回路、
１８、３２、３６、５１……インバータ、２０……セツ
ト及びリセツト出力ラツチ回路、２２……論理マクロ回
路、２４……リセツトネツトワーク、２５……リセツト
ネツトワーク段、２６……バツフア回路、３０……遅延
段、３４……入力ＮＡＮＤゲート、４０……第１の比較
ラツチ回路段、５０、７０……ゼロ検出「ＺＤ」回路、
５２、５４、５６、５８、６０、６２……ＮＯＲ回路。
２……遅延マクロ回路、１３、１５、１７、１９、２
１、４１……ライン、１４……パルス発生回路、１４Ａ
……第１のパルス発生回路、１６……比較ラツチ回路、
１８、３２、３６、５１……インバータ、２０……セツ
ト及びリセツト出力ラツチ回路、２２……論理マクロ回
路、２４……リセツトネツトワーク、２５……リセツト
ネツトワーク段、２６……バツフア回路、３０……遅延
段、３４……入力ＮＡＮＤゲート、４０……第１の比較
ラツチ回路段、５０、７０……ゼロ検出「ＺＤ」回路、
５２、５４、５６、５８、６０、６２……ＮＯＲ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブルース・アラン・カウフマン アメリカ合衆国、ベルモント州05465、ジ エリコウ、パツカード・ロード 16ビー番 地
Claims (11)
- 【請求項１】ほぼ一定の周期並びに周期当たりの可変Ｔ
on及びＴoff 期間を有する入力クロツク信号から周期当
たりのプリセツトＴon及びＴoff 期間を有する内部クロ
ツク信号を発生する半導体チツプ回路において、 上記入力クロツク信号の周期の始まりと対応するセツト
パルスを発生する手段と、 上記内部クロツク信号を出力するラツチ回路と、 上記入力クロツク信号の周期に基づいて上記ラツチ回路
のリセツト入力端への出力としてのリセツトパルスを発
生させるデイジタル手段とを具え、 上記ラツチ回路はセツト入力端及びリセツト入力端を有
し、上記セツト入力端において上記発生されたセツトパ
ルスを受け、内部クロツク信号周期の出力を開始するこ
とによつて上記セツトパルスに応答し上記リセツトパル
スは上記ラツチ回路をリセツトするようにタイミングを
定められ、これによつて上記ラツチ回路から上記内部ク
ロツク信号出力の周期当たりの上記プリセツトＴon及び
Ｔoff 期間を発生することを特徴とする半導体チツプ回
路。 - 【請求項２】上記発生した内部クロツク信号の周波数は
上記入力クロツク信号の周波数と等しいことを特徴とす
る請求項１に記載の半導体チツプ回路。 - 【請求項３】上記内部クロツク信号のサイクル当たりの
プリセツトＴon／Ｔoff 比はほぼ「１」であることを特
徴とする請求項１に記載の半導体チツプ回路。 - 【請求項４】上記内部クロツク信号のサイクル当たりの
プリセツトＴon／Ｔoff 比は「１」以外であることを特
徴とする請求項１に記載の半導体チツプ回路。 - 【請求項５】さらに上記入力クロツク信号の周期を決定
する手段を含むことを特徴とする請求項１に記載の半導
体チツプ回路。 - 【請求項６】ほぼ一定の周期並びに周期当たりの可変Ｔ
on及びＴoff 比を有する入力クロツク信号を受け、上記
入力クロツク信号に応答して周期当たりのプリセツトＴ
on及びＴoff 比を有するクロツク信号を出力するデイジ
タルクロツク信号整形ネツトワークにおいて、 上記入力クロツク信号を受けるために結合された入力端
を有する遅延回路と、 複数のパルス発生回路と、 周期当たりのプリセツトＴon／Ｔoff 比の上記クロツク
信号を発生するセツト及びリセツト出力ラツチ回路と、 上記複数のパルス発生回路から上記入力クロツク信号及
び上記パルス信号出力を入力として受けるために結合さ
れたリセツト論理回路とを具え、 上記遅延回は複数の直列に接続された遅延段を含み、上
記各遅延段は上記入力クロツク信号が上記遅延回路を伝
播するとき対応する遅延信号を出力し、 上記各パルス発生回路が結合されて上記遅延回路の遅延
信号の１つをそれぞれ受け、上記遅延信号に応答してパ
ルス信号を出力し、上記各パルス信号はほぼ上記入力ク
ロツク信号の周期以下の持続期間を有し、上記パルス信
号は上記パルス発生回路から逐次的に出力され、 上記出力ラツチ回路のセツト入力端に結合されて上記複
数のパルス発生回路からの上記逐次パルス信号出力のう
ちの最初のパルス信号を受け、上記ラツチ回路はクロツ
ク信号周期の出力を開始することによつて上記最初のパ
ルス信号の入力に応答し、 上記リセツト論理回路はリセツト入力端への出力のため
のリセツト信号をリセツト論理回路から上記セツト及び
リセツト出力ラツチ回路に発生させるように構成され、
上記リセツト信号は上記出力されたクロツク信号に対し
て周期当たりの上記プリセツトＴon／Ｔoff 比を発生す
るようにタイミングが定められていることを特徴とする
デイジタルクロツク信号整形ネツトワーク。 - 【請求項７】上記周期当たりのプリセツトＴon／Ｔoff
比の上記出力されたクロツク信号の周波数は上記入力ク
ロツク信号の周波数と等しいことを特徴とする請求項６
に記載のデイジタルクロツク信号整形ネツトワーク。 - 【請求項８】上記出力されたクロツク信号の周波数は上
記入力クロツク信号の周波数の倍数であることを特徴と
する請求項６に記載のデイジタルクロツク信号整形ネツ
トワーク。 - 【請求項９】上記遅延回路は複数の直列に接続されたイ
ンバータを含み、インバータの出力は直列に接続された
インバータのラインの次のインバータの入力端に接続さ
れることを特徴とする請求項６に記載のデイジタルクロ
ツク信号整形ネツトワーク。 - 【請求項１０】上記各パルス発生回路は２入力ＮＡＮＤ
ゲートを含み、上記２入力ＮＡＮＤゲートの入力端は異
なる遅延回路の遅延段から遅延信号を受けるように接続
され、上記受けた遅延信号間の時間遅延は上記パルス発
生回路からのパルス信号出力の持続期間を定義すること
を特徴とする請求項６に記載のデイジタルクロツク信号
整形ネツトワーク。 - 【請求項１１】上記リセツト論理回路は上記発生された
パルス信号を入力クロツク信号と比較して、上記発生さ
れたパルス信号のタイミングで入力クロツク信号が反復
するのを識別する複数の比較ラツチ回路を含むことを特
徴とする請求項６に記載のデイジタルクロツク信号整形
ネツトワーク。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/720079 | 1991-06-24 | ||
| US07/720,079 US5179294A (en) | 1991-06-24 | 1991-06-24 | Process independent digital clock signal shaping network |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191228A true JPH05191228A (ja) | 1993-07-30 |
| JP2549229B2 JP2549229B2 (ja) | 1996-10-30 |
Family
ID=24892546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4155875A Expired - Lifetime JP2549229B2 (ja) | 1991-06-24 | 1992-05-23 | デイジタルクロツク信号波形整形回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5179294A (ja) |
| EP (1) | EP0522274B1 (ja) |
| JP (1) | JP2549229B2 (ja) |
| DE (1) | DE69224332D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422835A (en) * | 1993-07-28 | 1995-06-06 | International Business Machines Corporation | Digital clock signal multiplier circuit |
| JP2830735B2 (ja) * | 1994-04-19 | 1998-12-02 | 日本電気株式会社 | 位相同期型タイミング発生回路 |
| DE19627634C1 (de) * | 1996-07-09 | 1997-07-24 | Siemens Ag | CMOS-Schaltung aus CMOS-Schaltungsblöcken, die in bitparallelen Datenpfaden angeordnet sind |
| US6415008B1 (en) | 1998-12-15 | 2002-07-02 | BéCHADE ROLAND ALBERT | Digital signal multiplier |
| US7072920B2 (en) * | 2002-03-18 | 2006-07-04 | Genesis Microchip Inc. | Method and apparatus for digital frequency conversion |
| US7124153B2 (en) * | 2002-03-18 | 2006-10-17 | Genesis Microchip Inc. | Frequency converter and methods of use thereof |
| KR100529390B1 (ko) * | 2004-02-19 | 2005-11-17 | 주식회사 하이닉스반도체 | 개회로 디지털 듀티 보정 회로 |
| EP2124338B1 (en) * | 2008-05-23 | 2013-01-02 | Zoran Corporation | Clock-signal generator |
| US7902893B1 (en) | 2009-11-17 | 2011-03-08 | Zoran Corporation | Clock-signal generator |
| TWI424301B (zh) * | 2009-12-24 | 2014-01-21 | Richwave Technology Corp | 以序列延遲方式來任意調變輸出電壓之電壓調節器及相關電壓調節方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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