JPS6242415B2 - - Google Patents
Info
- Publication number
- JPS6242415B2 JPS6242415B2 JP5739480A JP5739480A JPS6242415B2 JP S6242415 B2 JPS6242415 B2 JP S6242415B2 JP 5739480 A JP5739480 A JP 5739480A JP 5739480 A JP5739480 A JP 5739480A JP S6242415 B2 JPS6242415 B2 JP S6242415B2
- Authority
- JP
- Japan
- Prior art keywords
- feedback circuit
- output
- circuit
- stage
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001360 synchronised effect Effects 0.000 description 7
- 230000005669 field effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/48—Gating or clocking signals applied to all stages, i.e. synchronous counters with a base or radix other than a power of two
- H03K23/483—Gating or clocking signals applied to all stages, i.e. synchronous counters with a base or radix other than a power of two with a base which is an odd number
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
- H03K23/44—Out-of-phase gating or clocking signals applied to counter stages using field-effect transistors
Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタを用
いた分周回路に関するものである。
いた分周回路に関するものである。
従来技術による単チヤネル絶縁ゲート形電界効
果トランジスタを用いた分周回路の例を第１図に
示し、又、そのタイミングチヤートを第２図に示
す。
果トランジスタを用いた分周回路の例を第１図に
示し、又、そのタイミングチヤートを第２図に示
す。
本回路例では、第１クロツク信号φA及び第２
クロツク信号φBを入力とし、15分の１分周する
ものであり、その構成は上記、第１クロツク信号
φA又第２クロツク信号φBをゲート入力した、第
１トランスフアーゲート、第２トランスフアーゲ
ートを交互にインバータ１〜１６をはさんで接続
してなる16段のシフトレジスタと13段目（φAと
同期）14段目（φBと同期）及び16段目（φBと同
期）の出力を入力とした帰還回路により構成され
ている。上記、帰還回路は上記13段目のインバー
タ１３の出力信号O13、14段目のインバータ１４
の出力信号O14及び16段目のインバータ１６の出
力信号O16のAND−NOR構成より出力される出力
Ａが１段目のトランスフアーゲートの入力に接続
されるように構成される。ここで、インバータ１
３，１４及び１６を除いた他のインバータは第１
クロツク信号φA又は第２クロツク信号φBにより
インバータのデータが、次段に転送される。つま
りフアンアウトが１である為高速動作が容易であ
る。それに対してインバータ１３，１４及び１６
は帰還回路を介して１段目のトランスフアゲート
に接続される為、高速の分周回路を得る為には帰
還回路を極めて高速にする必要がある。
クロツク信号φBを入力とし、15分の１分周する
ものであり、その構成は上記、第１クロツク信号
φA又第２クロツク信号φBをゲート入力した、第
１トランスフアーゲート、第２トランスフアーゲ
ートを交互にインバータ１〜１６をはさんで接続
してなる16段のシフトレジスタと13段目（φAと
同期）14段目（φBと同期）及び16段目（φBと同
期）の出力を入力とした帰還回路により構成され
ている。上記、帰還回路は上記13段目のインバー
タ１３の出力信号O13、14段目のインバータ１４
の出力信号O14及び16段目のインバータ１６の出
力信号O16のAND−NOR構成より出力される出力
Ａが１段目のトランスフアーゲートの入力に接続
されるように構成される。ここで、インバータ１
３，１４及び１６を除いた他のインバータは第１
クロツク信号φA又は第２クロツク信号φBにより
インバータのデータが、次段に転送される。つま
りフアンアウトが１である為高速動作が容易であ
る。それに対してインバータ１３，１４及び１６
は帰還回路を介して１段目のトランスフアゲート
に接続される為、高速の分周回路を得る為には帰
還回路を極めて高速にする必要がある。
ここで、帰還回路の出力Ａがローレベルからハ
イレベルに変化するタイミングは、14段目のイン
バータ１４の出力O14がハイレベルよりローレベ
ルに、又出力Ａがハイレベルよりローレベルに変
化するタイミングは、16段目のインバータ１６の
出力O16がローレベルよりハイレベルになる時で
ある。
イレベルに変化するタイミングは、14段目のイン
バータ１４の出力O14がハイレベルよりローレベ
ルに、又出力Ａがハイレベルよりローレベルに変
化するタイミングは、16段目のインバータ１６の
出力O16がローレベルよりハイレベルになる時で
ある。
帰還回路の出力Ａをローレベルからハイレベル
に変化させるには出力に必然的に付加される負荷
容量Ｃ１を負荷トランジスタＴ７により充電する
必要があるが、この充電時間を短かくするには負
荷トランジスタＴ７が大きくなる。他方帰還回路
の出力ローレベルを一定値以下に保たなければい
けないので負荷トランジスタＴ７が大きくなると
トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６を大きくし
なければならない為出力Ａの拡散層容量が比例し
て大きくなり帰還回路の高速化には限界がある。
又、トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６が大き
くなるとその入力ゲート容量が大きくなり、上記
トランジスタのゲートを駆動させるインバータ１
３，１４及び１６も大きくなり、それに伴ない他
のインバータも大きくならなければならない。
に変化させるには出力に必然的に付加される負荷
容量Ｃ１を負荷トランジスタＴ７により充電する
必要があるが、この充電時間を短かくするには負
荷トランジスタＴ７が大きくなる。他方帰還回路
の出力ローレベルを一定値以下に保たなければい
けないので負荷トランジスタＴ７が大きくなると
トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６を大きくし
なければならない為出力Ａの拡散層容量が比例し
て大きくなり帰還回路の高速化には限界がある。
又、トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６が大き
くなるとその入力ゲート容量が大きくなり、上記
トランジスタのゲートを駆動させるインバータ１
３，１４及び１６も大きくなり、それに伴ない他
のインバータも大きくならなければならない。
以上の結果より帰還回路の高速化に限界がある
とともにすべてのインバータが大きくなる為消費
電力が著しく増加し、又集積回路化するに要する
本分周回路の面積も増加すると云う重大な欠点が
ある。
とともにすべてのインバータが大きくなる為消費
電力が著しく増加し、又集積回路化するに要する
本分周回路の面積も増加すると云う重大な欠点が
ある。
本発明の目的は、上述の欠点を除去した高速、
及び低消費電力小面積の分周回路を提供すること
にある。
及び低消費電力小面積の分周回路を提供すること
にある。
本発明は位相の異なる第１および第２のクロツ
クを交互にうけるトランスフアーゲートをインバ
ータを介して直列に接続してなるシフトレジスタ
と帰還回路とでリングカウンタを構成する分周回
路において、前記帰還回路は所望の分周比を得る
ために選ばれた複数のインバータの出力をうける
複数の駆動トランジスタと負荷トランジスタとを
直列接続することによつて形成し、その直列接続
点をシフトレジスタの入力端に接続し、前記帰還
回路を構成する前記負荷トランジスタのゲートは
初段のトランスフアーゲートに印加されるクロツ
クとは位相の異なる他方のクロツクが印加される
ことを特徴とするものである。
クを交互にうけるトランスフアーゲートをインバ
ータを介して直列に接続してなるシフトレジスタ
と帰還回路とでリングカウンタを構成する分周回
路において、前記帰還回路は所望の分周比を得る
ために選ばれた複数のインバータの出力をうける
複数の駆動トランジスタと負荷トランジスタとを
直列接続することによつて形成し、その直列接続
点をシフトレジスタの入力端に接続し、前記帰還
回路を構成する前記負荷トランジスタのゲートは
初段のトランスフアーゲートに印加されるクロツ
クとは位相の異なる他方のクロツクが印加される
ことを特徴とするものである。
本発明による第１の実施例を第３図を参照して
説明する。本回路例では、第１クロツク信号φA
及び第２クロツク信号φBを入力とし、15分の１
分周するものであり、その構成は前記第１クロツ
ク信号φA、又第２クロツク信号φBをゲートに接
続した第１トランスフアゲート、第２トランスフ
アゲートと交互にインバータをはさんで接続して
なる16段のシフトレジスタと13段目（φAと同
期）14段目（φBと同期）及び16段目（φBと同
期）の出力を入力した帰還回路よりなる。これは
前記従来回路と同構成である。ここで帰還回路の
高速化を計る為第３図において負荷トランジスタ
Ｔ７′のゲートを第２クロツク信号に接続してい
る。つまり帰還回路の出力A′がローレベルより
ハイレベルに変化するタイミング（タイミングチ
ヤートは第２図と同じである）は14段目のインバ
ータ１４′の出力０１４がハイレベルよりローレ
ベルに変化した時で、この時、すでにトランジス
タＴ４′，Ｔ６′はインバータ１３′の出力０１３
により決定されており、14段目のインバータ１
４′の出力０１４がハイレベルによりローレベル
になるとトランジスタＴ５′がオフになり負荷ト
ランジスタＴ７′により出力A′の負荷容量Ｃ１′
に充電が始まるが負荷トランジスタＴ７′のゲー
トが第２クロツク信号φBのため従来の大きさと
同程度の負荷トランジスタでも数倍速く充電でき
る長所がある。又出力A′がハイレベルよりロー
レベルに変化するタイミングはインバータ１６′
の出力Ｏ１６がローレベルよりハイレベルに変化
する時でＯ１６がハイレベルになるとトランジス
タＴ３がオン状態になる。（トランジスタＴ４は
すでにインバータ１３′の出力によりオン状態に
決定されている）このため出力A′の負荷容量Ｃ
１′に充電されている電荷を放電し始めるがこの
時負荷トランジスタＴ７′のゲートに第２クロツ
ク信号φBが入つている為、出力A′は負荷トラン
ジスタＴ７′とトランジスタＴ３，Ｔ４の引つぱ
り合いで第２クロツク信号φBが入つている間は
完全にローレベルにならないが第２クロツク信号
φBが切れると負荷トランジスタＴ７′がほぼオフ
状態に近くなり負荷トランジスタＴ７′に比べて
数倍大きく設計したドライバー側トランジスタＴ
３，Ｔ４が低抵抗となつているので負荷容量Ｃ
１′の電荷はすみやかに放電される。
説明する。本回路例では、第１クロツク信号φA
及び第２クロツク信号φBを入力とし、15分の１
分周するものであり、その構成は前記第１クロツ
ク信号φA、又第２クロツク信号φBをゲートに接
続した第１トランスフアゲート、第２トランスフ
アゲートと交互にインバータをはさんで接続して
なる16段のシフトレジスタと13段目（φAと同
期）14段目（φBと同期）及び16段目（φBと同
期）の出力を入力した帰還回路よりなる。これは
前記従来回路と同構成である。ここで帰還回路の
高速化を計る為第３図において負荷トランジスタ
Ｔ７′のゲートを第２クロツク信号に接続してい
る。つまり帰還回路の出力A′がローレベルより
ハイレベルに変化するタイミング（タイミングチ
ヤートは第２図と同じである）は14段目のインバ
ータ１４′の出力０１４がハイレベルよりローレ
ベルに変化した時で、この時、すでにトランジス
タＴ４′，Ｔ６′はインバータ１３′の出力０１３
により決定されており、14段目のインバータ１
４′の出力０１４がハイレベルによりローレベル
になるとトランジスタＴ５′がオフになり負荷ト
ランジスタＴ７′により出力A′の負荷容量Ｃ１′
に充電が始まるが負荷トランジスタＴ７′のゲー
トが第２クロツク信号φBのため従来の大きさと
同程度の負荷トランジスタでも数倍速く充電でき
る長所がある。又出力A′がハイレベルよりロー
レベルに変化するタイミングはインバータ１６′
の出力Ｏ１６がローレベルよりハイレベルに変化
する時でＯ１６がハイレベルになるとトランジス
タＴ３がオン状態になる。（トランジスタＴ４は
すでにインバータ１３′の出力によりオン状態に
決定されている）このため出力A′の負荷容量Ｃ
１′に充電されている電荷を放電し始めるがこの
時負荷トランジスタＴ７′のゲートに第２クロツ
ク信号φBが入つている為、出力A′は負荷トラン
ジスタＴ７′とトランジスタＴ３，Ｔ４の引つぱ
り合いで第２クロツク信号φBが入つている間は
完全にローレベルにならないが第２クロツク信号
φBが切れると負荷トランジスタＴ７′がほぼオフ
状態に近くなり負荷トランジスタＴ７′に比べて
数倍大きく設計したドライバー側トランジスタＴ
３，Ｔ４が低抵抗となつているので負荷容量Ｃ
１′の電荷はすみやかに放電される。
以上説明した如く本発明によれば従来技術では
負荷トランジスタを大きくしなければ実現出来ぬ
性能を容易に得る事ができる。従つて極めて小面
積にして低消費電力で高速度の分周回路を得る事
ができる。
負荷トランジスタを大きくしなければ実現出来ぬ
性能を容易に得る事ができる。従つて極めて小面
積にして低消費電力で高速度の分周回路を得る事
ができる。
なお、本実施例では1/15分周回路をうるため
に、13段目、14段目および16段目のインバータの
出力を駆動トランジスタT′３〜T′６に印加する
例を示したが、他のインバータの出力を他の段か
らとれば他の分周比をもつ分周回路が得られるこ
とは明らかである。
に、13段目、14段目および16段目のインバータの
出力を駆動トランジスタT′３〜T′６に印加する
例を示したが、他のインバータの出力を他の段か
らとれば他の分周比をもつ分周回路が得られるこ
とは明らかである。
第１図は、従来技術による絶縁ゲート電界効果
トランジスタを用いたリングカウンタ型奇数分周
回路を示す図、第２図は第１図及び第３図のタイ
ミングチヤートを示したものである。第３図は本
発明による実施例の分周回路を示す図である。 図中、１，２，３，１３，１４，１５，１６，
１７及び１′，２′，１３′，１４′，１５′，１
６′，１７′はインバータ、Ｔ１，Ｔ２，Ｔ８及び
Ｔ１′，Ｔ２′はトランスフアゲート、φAは第１
クロツク信号及びφBは第２クロツク信号、Ｔ
３，Ｔ４，Ｔ５，Ｔ６，Ｔ３′，Ｔ４′，Ｔ５′，
Ｔ６′はエンハンスメント型IGFET、Ｔ７，Ｔ
７′はデイプレツシヨン型IGFET、Ａは従来回路
の帰還回路の出力、又A′は本発明の一実施例の
帰還回路の出力である。
トランジスタを用いたリングカウンタ型奇数分周
回路を示す図、第２図は第１図及び第３図のタイ
ミングチヤートを示したものである。第３図は本
発明による実施例の分周回路を示す図である。 図中、１，２，３，１３，１４，１５，１６，
１７及び１′，２′，１３′，１４′，１５′，１
６′，１７′はインバータ、Ｔ１，Ｔ２，Ｔ８及び
Ｔ１′，Ｔ２′はトランスフアゲート、φAは第１
クロツク信号及びφBは第２クロツク信号、Ｔ
３，Ｔ４，Ｔ５，Ｔ６，Ｔ３′，Ｔ４′，Ｔ５′，
Ｔ６′はエンハンスメント型IGFET、Ｔ７，Ｔ
７′はデイプレツシヨン型IGFET、Ａは従来回路
の帰還回路の出力、又A′は本発明の一実施例の
帰還回路の出力である。
Claims (1)
- １ 位相の異なる第１および第２のクロツクを交
互にうけるトランスフアーゲートをインバータを
介して直列に接続してなるシフトレジスタと帰還
回路とでリングカウンタを構成する分周回路にお
いて、前記帰還回路は所望の分周比を得るために
選ばれた複数のインバータの出力をうける複数の
駆動トランジスタと負荷トランジスタとを直列接
続することによつて形成し、その直列接続点をシ
フトレジスタの入力端に接続し、前記帰還回路を
構成する前記負荷トランジスタのゲートは初段の
トランスフアーゲートに印加されるクロツクとは
位相の異なる他方のクロツクが印加されることを
特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5739480A JPS56153846A (en) | 1980-04-30 | 1980-04-30 | Frequency dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5739480A JPS56153846A (en) | 1980-04-30 | 1980-04-30 | Frequency dividing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56153846A JPS56153846A (en) | 1981-11-28 |
| JPS6242415B2 true JPS6242415B2 (ja) | 1987-09-08 |
Family
ID=13054399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5739480A Granted JPS56153846A (en) | 1980-04-30 | 1980-04-30 | Frequency dividing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56153846A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424975Y2 (ja) * | 1987-04-02 | 1992-06-15 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012497A (en) * | 1990-01-25 | 1991-04-30 | David Sarnoff Research Center, Inc. | High speed frequency divider circuit |
-
1980
- 1980-04-30 JP JP5739480A patent/JPS56153846A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424975Y2 (ja) * | 1987-04-02 | 1992-06-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56153846A (en) | 1981-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5532633A (en) | Clock generating circuit generating a plurality of non-overlapping clock signals | |
| US3740660A (en) | Multiple phase clock generator circuit with control circuit | |
| JP2001339280A (ja) | タイミング差分割回路と信号制御方法及び装置 | |
| JPH04503135A (ja) | 高速プリスケーラ | |
| JP3220052B2 (ja) | クロック制御装置 | |
| JPS5845214B2 (ja) | ブンシユウカイロ | |
| US3523284A (en) | Information control system | |
| JPH05276016A (ja) | ランダム論理適用のための動的レイショレス・サーキットリー | |
| JPS6216478B2 (ja) | ||
| US4542301A (en) | Clock pulse generating circuit | |
| JPH0795013A (ja) | エッジトリガ型フリップフロップ | |
| US5381455A (en) | Interleaved shift register | |
| JPS6242415B2 (ja) | ||
| JPH0683065B2 (ja) | 分周回路 | |
| JPS5931894B2 (ja) | 多相ｍｏｓ回路 | |
| US6208179B1 (en) | Dividing circuit and transistor stage therefor | |
| JP2581463B2 (ja) | 差動ｘｏｒ回路とそれを用いた周波数逓倍回路 | |
| US6307416B1 (en) | Integrated circuit for producing two output clock signals at levels which do not overlap in time | |
| JP2858497B2 (ja) | 半導体集積回路 | |
| US4063113A (en) | Logic transfer circuit employing MOS transistors | |
| JPS6333737B2 (ja) | ||
| JP2690516B2 (ja) | リングカウンタ | |
| JP2754005B2 (ja) | 多相パルス発生回路 | |
| SU1525881A1 (ru) | Управл ема лини задержки | |
| JPS6145629A (ja) | 論理回路 |