SU1525881A1 - Управл ема лини задержки - Google Patents

Abstract

Изобретение относитс  к импульсной технике, электронике и вычислительной технике и может быть использовано в различных радиотехнических системах при построении управл емых формирователей и генераторов импульсов, электрически перестраиваемых линий задержки, устройств управлени  и св зи между цифровыми объектами, при разработке схем системы синхронизации БИС/СБИС на КМПД-структурах и в синтезаторах частот. Целью изобретени   вл етс  расширение частотного диапазона при обеспечении независимой регулировки задержки фронтов сигнала. Управл ема  лини  задержки содержит МДП-транзисторы 1-6, в каждом из К - каскадов задержки 7 - 1...7 - К, входную 8 и выходную 9 шины, шину 10 питани , общую шину 11, вход 12 и выход 13 каскада, шины 14 и 15 управлени , блок 16 управлени . В предложенном устройстве существенно уменьшены узловые емкости входной шины и выходного каскада, что увеличивает быстродействие устройства. 2 ил.

Description

ел to ел

00 00

Изобретение относитс  к импульсной технике, электронике и цифровой вычислительной технике и может быть использовано в различных радиотехнических схемах при построении управл емых формирователей и генераторов импульсов, электрически перестраиваемых линий задержки, в специальных элементах ЗУ, устройств управлени  и св зи между цифровыми объек- TaNM, при разработке схем системы синхронизации БИС/СБИС на КОДП-струк- турах и в синтезаторах частот.

Цель изобретени  - расширение частотного диапазона при обеспечении независимой регулировки задержки фронтов сигнала.

На фиг.1 приведена принципиальна  схема управл емой линии задержки на КВДП-структурах; на фиг.2 - временные диаграммы, иллюстрирующие работу линии.

Управл ема  лини  задержки (фиг.1) содержит первый 1, второй 2, третий 3, четвертый 4, п тьй 5, шестой 6 МДП-транзисторы соответственно р- и п-типа, в каждом из К каскадов задержки 7-1 - 7-К, включенных последовательно между входной 8 и выходной 9 шинами. Стоки транзисторов 1 и 5, 3 и 6 (2 и 4, см. каскад 7-К) соединены соответственно с шинами питани  10 и общей 11, а между стоками этих транзисторов включены последовательно транзисторы 2   ft (параллельно включенные группы транзисто- {ров одинакового типа: 1 и 5, 3 и 6 j(cM. каскад 7-К), чьи затворы обра- Ьуют вход 12 каскада, а стоки подключены к выходу 13 каскада (дл  другого варианта вклкгчени  транзисторов в каскаде, например, дл  каскада 7-К, затворы транзисторов 2 и 4 также образуют вход каскада 7-К). Затворы транзисторов 5 и 6 соответственно соединены с шинами 11 и 10, а затворы транзисторов 1 и 3 подключены соответственно к шинам 14 и 15 управлени . В качестве схемы 16 управлени  линии задержки может быть использован , например обычный инвертор (фиг.1) или более сложна  комбинационна  схема (например дешифратор, регистр и т,п.),в зависимости от необходимой функции управлени , диапазона и дискрета регулировки. Шины 14 и 15 управлени  каскада 7-1 - 7-К могут также объедин тьс  или на них

могут быть поданы непрерывные управл ющие сигналы, что позвол ет использовать предлагаемую схему в широ- ком спектре цифровых и аналоговых применений.

Схема управл емой линии задержки работает следующим образом.

Пусть шина 10 питани  имеет выO сокий потенциал (1), а обща  шина 11 - низкий (0), тогда транзисторы 5 и 6 каждого каскада 7 всегда остаютс  открытыми, а проводимость транзисторов 1 и 3 зависит от уп5 равл ющих потенциалов Ирк и Unn. шин 14 и 15 соответственно. В любом случае лини  задержки представл ет собой последовательно включенную це- , почку инверторов, в стоковые цепи

0 транзисторов которых (2 и 4) включены управл емые резисторы, образованные транзисторами 1 и 5, 3 и 6 соответственно .

Пусть, например, затворы транзис5 торов 1 и 3 соединены с управл ющими шинами С/С в четных/нечетных каскадах , т.е. в 7-2, 7-4, 7-К (7-1, 7-3, 7-(К-1) дл  К-четное. Тогда при в четных/нечетных каскадах транзисторы 1 и 3 оказываютс , соответственно , открытыми/закрытыми и закрытыми/открытыми . Таким образом, в четных/нечетных каскадах проводимость р-канальньк формирующих ветвей оказьшаетс  вьш1е/ниже (больше/меньше ) проводимости п-канальных формирующих ветвей. Поэтому схема осуществл ет задержку входного сигнала, поступающего, на шину 8. Причем за„ держка переднего фронта сигнала

U . (О

t дц, оказываетс  больше задержки заднего фронта сигнала , (фиг.2б). Аналогично при (фиг.2в) осуществл етс  задержка сигнала с большей с величиной по переднему фронту , чем по заднему t „ц,

Следовательно, дл  данного конкретного применени  схемы (фиг. 1), когда управл юща  схема 16 - инвертор, 0 причем

0

пк

Гс,вч С в не

четных каскадах нечетных каскадах.

дискретный управл ющий сигнал позвол ет осуществл ть независимую регулировку задержки входного сигнала по заднему или переднему фронту. При этом С О/С 1 соответствуют ком|0

3 мв1сс

)/

бинации задержек (t , t ,,01м ,

-л Moirc -

Таким образом, схема управл емой линии задержки осуществл ет задержку входного сигнала без инверсии при К - четном и с инверсией при К - нечетном . Максимальное значение задерки схемы не ограничено.

Claims (1)

1. Сигналы задержки могут также сни- матьс  с К-выходов каскадов задержки , что расшир ет возможности применени  схемы, например, в качестве прецизионного формировател  сетки сдвинутых синхросигналов, дл  ком- пенсации задержек в межсоединени х СБИС или в измерительных системах. В данном устройстве существенно уменшены узловые емкости входной шины и выходного каскада, что увеличивает быстродействие. Формула изобретени 

   Управл ема  лини  задержки, содержаща  первую и вторую шины питани , входную, выходную и управл ющие шины , группу каскадов задержки, состо щих из двух НЛП-транзисторов первого типа и двух транзисторов второго типа в каждом каскаде, причем тран-

   /

   152588

   мой ржпри неадержсни- JQ ржитве и м- J5 х х. уменьы и ает 20 и 

   одери , 25 шистовоого н- зо

   1

   зисторы первого типа включены последовательно между первой шиной питани  и выходом каскада, транзисторы второго типа включены последовательно между второй шиной питани  и выходом каскада, затворы двух транзисторов разного типа образуют вход каскада , а затворы других его транзисторов соединены с соответствующими шинами управлени , отличающа с  тем, что, с целью расширени  частотного диапазона при обеспечении независимой регулировки задержки фронтов сигнала, в каждом каскаде задержки введены два МДП транзистора разного типа, каждый из которых подключен соответственно параллельно транзистору того же типа проводимости и затвор которого соединен с управл ющей шиной, причем затворы введенных ЦП-тpaнзиcтopoв подключены соответственно к второй и первой шинам питани , каскады задержки соединены между собой так, что вход последующего каскада задержки подключен к выходу предьщущего, а входна  и выходна  шины соединены соответственно с входом первого и последнего каскадов задержки.