JPS60123129A - クロック作成回路 - Google Patents
クロック作成回路Info
- Publication number
- JPS60123129A JPS60123129A JP58230284A JP23028483A JPS60123129A JP S60123129 A JPS60123129 A JP S60123129A JP 58230284 A JP58230284 A JP 58230284A JP 23028483 A JP23028483 A JP 23028483A JP S60123129 A JPS60123129 A JP S60123129A
- Authority
- JP
- Japan
- Prior art keywords
- output
- inverter
- phase clock
- positive
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体集積回路、特に相補型ＭＩＳ集積回路に
用いられる互に逆相のクロックを作成するクロック作成
回路に関する。
用いられる互に逆相のクロックを作成するクロック作成
回路に関する。
Ｃ彷答Ｖセｉ社）
第１図は従来のクロック作成回路の第１の例を示す回路
図である。入力クロックを入力クロック端子１に受け、
インバータ段数を偶数個（この例ではインバータ６ 、
８’ 、 ９’ 、 １０’の４個）縦続接続した正相
クロック作成回路４と、インバータ段数を奇数個（仁の
例ではインバータ６．７．８ 。
図である。入力クロックを入力クロック端子１に受け、
インバータ段数を偶数個（この例ではインバータ６ 、
８’ 、 ９’ 、 １０’の４個）縦続接続した正相
クロック作成回路４と、インバータ段数を奇数個（仁の
例ではインバータ６．７．８ 。
９＋１０の５個）縦続接続した逆相クロック作成回路５
とより形成され、正相クロック出力を正相クロック出力
端子２に、逆相クロック出力を逆相クロック出力端子３
に逆出している。ここで、インバータを多段に縦続接続
しているのは、太きい出力負荷を駆動するため、徐々に
駆動能力を太きくしたインバータを順次駆動するためで
ある。
とより形成され、正相クロック出力を正相クロック出力
端子２に、逆相クロック出力を逆相クロック出力端子３
に逆出している。ここで、インバータを多段に縦続接続
しているのは、太きい出力負荷を駆動するため、徐々に
駆動能力を太きくしたインバータを順次駆動するためで
ある。
（図でインバータの大きさを順次大きくしであるのはこ
のことを表わしている。） しかし、この方法では、第２図の動作タイミングチャー
トに示すように正相クロック作成回路４と逆相クロック
作成回路５のインバータ段数の相違により、正相クロッ
ク出力と逆相クロック出力にどうしてもインバータの段
数差（この例ではｌ部分）による時間差Ｔを生じてしま
うという欠点があった。
のことを表わしている。） しかし、この方法では、第２図の動作タイミングチャー
トに示すように正相クロック作成回路４と逆相クロック
作成回路５のインバータ段数の相違により、正相クロッ
ク出力と逆相クロック出力にどうしてもインバータの段
数差（この例ではｌ部分）による時間差Ｔを生じてしま
うという欠点があった。
第３図は従来のクロック作成回路の第２の例を示す回路
図で、上記の第１の例の欠点を改良したものである。す
なわち、インバータ段数の少ない正相クロック作成回路
４′側に、遅延要素として、ｐチャネルＭＩＤ）ランジ
スタとｎチャネルＭＩＳトランジスタの並列接続からな
るトランスファーゲート１１を挿入し、正相クロック出
力と逆相クロック出力の時間差Ｔを小さくなるようにし
である。しかし、なおこの方法においても、正相クロッ
ク作成回路４′と逆相クロック作成回路５の特性の製造
偏差、！正特性偏差及び温度特性偏差等により、時間差
Ｔはなお可成り大きなものになるという欠点があった。
図で、上記の第１の例の欠点を改良したものである。す
なわち、インバータ段数の少ない正相クロック作成回路
４′側に、遅延要素として、ｐチャネルＭＩＤ）ランジ
スタとｎチャネルＭＩＳトランジスタの並列接続からな
るトランスファーゲート１１を挿入し、正相クロック出
力と逆相クロック出力の時間差Ｔを小さくなるようにし
である。しかし、なおこの方法においても、正相クロッ
ク作成回路４′と逆相クロック作成回路５の特性の製造
偏差、！正特性偏差及び温度特性偏差等により、時間差
Ｔはなお可成り大きなものになるという欠点があった。
（発明の目的）
本発明の目的は、従来技術における上記欠点を除去する
ことにより、正相クロック出力と逆相クロック出力の時
間差をより小さくしたクロ、り作成回路を提供すること
にある。
ことにより、正相クロック出力と逆相クロック出力の時
間差をより小さくしたクロ、り作成回路を提供すること
にある。
（発明の構成）
本発明のクロック作成回路は、一つ以上の入力クロック
を受け正相クロックを発生する正相クロック作成回路と
逆相クロックを発生する逆相クロック発生回路とを含む
クロック作成回路において、前記正相クロック作成回路
内の複数ｎ個の節点と前記逆相クロック作成回路内の複
数ｎ個の節点間に容量を接続したことから構成される。
を受け正相クロックを発生する正相クロック作成回路と
逆相クロックを発生する逆相クロック発生回路とを含む
クロック作成回路において、前記正相クロック作成回路
内の複数ｎ個の節点と前記逆相クロック作成回路内の複
数ｎ個の節点間に容量を接続したことから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第４図は本発明の第１の実施例を示す回路図である。
入力クロックを受ける入力クロック端子１から順次縦接
続されているインバータ６ 、８’ 、 ９’ 、 １
０’で構成され出力を正相クロック出力端子２に出力す
る正相クロック作成回路４と、同様に順次、縦続接続さ
れているインバータ６．７ｔ８＋９ｔｌＯで構成され出
力を逆相クロック出力端子に出力する逆相クロック作成
回路５とを含むクロック作成ｎ％において、インバータ
８の出力とインノ（−タ９の入力からなる節点Ｒ１とイ
ンバータ９′の出力とインバータ１０′の入力から力る
節点Ｎ２′との間に容量Ｃ１を、インバータ８′の出力
とインノ（−夕９′の入力からなる節点Ｎ、／とインバ
ータ９の出力とインバータ１０の入力からなる節点Ｎ２
との間に容量Ｃ２を、節点Ｎ２とインバータ１０′の出
力からなる節点Ｎ３′との間に容量０３を、節点Ｎ２′
とインバータ１０の出力からなる節点Ｎ３との間に容量
Ｃ４とをそれぞれ接続したことから構成される。
続されているインバータ６ 、８’ 、 ９’ 、 １
０’で構成され出力を正相クロック出力端子２に出力す
る正相クロック作成回路４と、同様に順次、縦続接続さ
れているインバータ６．７ｔ８＋９ｔｌＯで構成され出
力を逆相クロック出力端子に出力する逆相クロック作成
回路５とを含むクロック作成ｎ％において、インバータ
８の出力とインノ（−タ９の入力からなる節点Ｒ１とイ
ンバータ９′の出力とインバータ１０′の入力から力る
節点Ｎ２′との間に容量Ｃ１を、インバータ８′の出力
とインノ（−夕９′の入力からなる節点Ｎ、／とインバ
ータ９の出力とインバータ１０の入力からなる節点Ｎ２
との間に容量Ｃ２を、節点Ｎ２とインバータ１０′の出
力からなる節点Ｎ３′との間に容量０３を、節点Ｎ２′
とインバータ１０の出力からなる節点Ｎ３との間に容量
Ｃ４とをそれぞれ接続したことから構成される。
次に、第４図の回路動作の説明を簡単化するため、第４
図のインバータ８．８’、９．９’と容量へ０２の部分
のみを切り出した第５図と、その動作タイミングチャー
トを示す第６図を用いて１本実施例の動作を説明する。
図のインバータ８．８’、９．９’と容量へ０２の部分
のみを切り出した第５図と、その動作タイミングチャー
トを示す第６図を用いて１本実施例の動作を説明する。
まず、インバータ８′の入力はインバータ８の入力より
も早く変化すると、インバータ８′の出力が高電位（以
下、Ｈ”という。）から低電位（以下、Ｌ“という。）
に変化しようと−）７−哄勿１ ＋ 、 Ｉｆｆ−ｋ＞
ｌへイ インバータ８１の出力とインバータ９の出力は
それぞれゝゝＨ“になっている。
も早く変化すると、インバータ８′の出力が高電位（以
下、Ｈ”という。）から低電位（以下、Ｌ“という。）
に変化しようと−）７−哄勿１ ＋ 、 Ｉｆｆ−ｋ＞
ｌへイ インバータ８１の出力とインバータ９の出力は
それぞれゝゝＨ“になっている。
従って、インバータ８′の出力は容ｔＣ２が負荷に見え
て、ゞＬ”になるときに若干の遅延が生じるト同時に、
インバータ９の出力も容量結合によるブートストラップ
効果により若干ゝＬ ／／になる。
て、ゞＬ”になるときに若干の遅延が生じるト同時に、
インバータ９の出力も容量結合によるブートストラップ
効果により若干ゝＬ ／／になる。
次に、イン・ミータ８がゝＬ″からゝＨ”に変化しよう
とする時刻ｔ２において、インノ（−夕８の出力とイン
バータ９′の出力は共にゝＬ ／／であるが、インバー
タ８の出力がゞＬ”からゝゝＨ″になるときには、イン
バータ９′の出力もゝゝＩ、 ／７からＸＨ“になろう
とするため、インバータ８の出力は容量Ｃ１の容量結合
によるブートストラップ効果のために急激にゝＨ”に遷
移し、従って、インノ（−タ８からインバータ９への遅
延時間が小さくなり、インバータ９はより早くゞＨ“か
らゝゝＬ″へ遷移する。従って、早く入力信号を受けた
インバータ８′からインバータ９′のバスの遅延時間は
若干大きくなり、逆に、遅く入力信号を受けたインバー
タ８かもインバータ９の〕くスの遅延時間は小さくなり
、互に同じ遅延時間になろうとし、結果的に時間差の非
常に小さい、それぞれ互に逆相のクロックを作成するこ
とができる。
とする時刻ｔ２において、インノ（−夕８の出力とイン
バータ９′の出力は共にゝＬ ／／であるが、インバー
タ８の出力がゞＬ”からゝゝＨ″になるときには、イン
バータ９′の出力もゝゝＩ、 ／７からＸＨ“になろう
とするため、インバータ８の出力は容量Ｃ１の容量結合
によるブートストラップ効果のために急激にゝＨ”に遷
移し、従って、インノ（−タ８からインバータ９への遅
延時間が小さくなり、インバータ９はより早くゞＨ“か
らゝゝＬ″へ遷移する。従って、早く入力信号を受けた
インバータ８′からインバータ９′のバスの遅延時間は
若干大きくなり、逆に、遅く入力信号を受けたインバー
タ８かもインバータ９の〕くスの遅延時間は小さくなり
、互に同じ遅延時間になろうとし、結果的に時間差の非
常に小さい、それぞれ互に逆相のクロックを作成するこ
とができる。
第６図には容量なしのときの波形を参考゛までに点線で
示してあり、その場合の時間差Ｔ′は本実施例の時間差
Ｔｌに比して非常に大きく、本実施例の効果が良く分る
。これを各段に（第４図は２段の例）接続したときには
、以上説明した動作を繰返し、より一層時間差は小さく
なる。
示してあり、その場合の時間差Ｔ′は本実施例の時間差
Ｔｌに比して非常に大きく、本実施例の効果が良く分る
。これを各段に（第４図は２段の例）接続したときには
、以上説明した動作を繰返し、より一層時間差は小さく
なる。
第７図は本発明の第２の実施例の回路図である。
本実施例は、第３図に示した従来例の回路において、イ
ンバータ８の代りにＮ Ａ、 Ｎ Ｄゲート１２が、イ
ンバータ８′の代りにＮＯＲゲート１３が挿入され、Ｎ
ＯＲゲート１３の一方の入力は入力クロッして構成され
るクロック作成回路に、本発明を適用した場合を示して
いる。本実施例においても、挿入された容量０１〜Ｃ４
の効果は第４図に示す第１の実施例の場合と同様である
。
ンバータ８の代りにＮ Ａ、 Ｎ Ｄゲート１２が、イ
ンバータ８′の代りにＮＯＲゲート１３が挿入され、Ｎ
ＯＲゲート１３の一方の入力は入力クロッして構成され
るクロック作成回路に、本発明を適用した場合を示して
いる。本実施例においても、挿入された容量０１〜Ｃ４
の効果は第４図に示す第１の実施例の場合と同様である
。
なお図においてＮ、“はＮＯＲゲート１３の出力とイン
バータ９′の入力とからなる節点 Ｎ 、ｔｐはＮＡＮ
Ｄゲート１２の出力とインバータ９の入力とからなる節
点である。
バータ９′の入力とからなる節点 Ｎ 、ｔｐはＮＡＮ
Ｄゲート１２の出力とインバータ９の入力とからなる節
点である。
すなわち、本実施例においては、トランスファゲート１
１ 、ＮＡＮＤゲート１２及びＮＯＲゲート１３の緒特
性の相違が補正できる。
１ 、ＮＡＮＤゲート１２及びＮＯＲゲート１３の緒特
性の相違が補正できる。
第８図は本発明の第３の実施例を示す回路図である。本
実施例は、第５図に示した第１の実施例の部分回路にお
いて、逆相クロック作成回路５″には逆相クロック入力
が入力クロック端子１″に、正相クロック作成回路４“
′には正相クロック入力が入力クロック端子１“′に入
力されるようにしたものである。
実施例は、第５図に示した第１の実施例の部分回路にお
いて、逆相クロック作成回路５″には逆相クロック入力
が入力クロック端子１″に、正相クロック作成回路４“
′には正相クロック入力が入力クロック端子１“′に入
力されるようにしたものである。
本実施例においては、これまでの説明から明らかなよう
に、互に逆相の２つのクロック入力の時間差を補正でき
る。
に、互に逆相の２つのクロック入力の時間差を補正でき
る。
以上３つの実施例について説明したが、これまでの説明
から明らかなように、本発明の適用により、正相クロッ
ク作成回路と逆相クロック作成回路の途中で生じる、製
造偏差、電圧特性偏差、温度特性偏差等による遅延時間
の差も同様にして小さくできることは明らかである。
から明らかなように、本発明の適用により、正相クロッ
ク作成回路と逆相クロック作成回路の途中で生じる、製
造偏差、電圧特性偏差、温度特性偏差等による遅延時間
の差も同様にして小さくできることは明らかである。
（発明の効果）
以上、説明したとおり、本発明のクロック作成回路は、
正相クロック作成回路内の節点と逆相クロック作成回路
内の節点間に容量を接続した構成
正相クロック作成回路内の節点と逆相クロック作成回路
内の節点間に容量を接続した構成
第１図は従来のクロック作成回路の第１の例を示す回路
図、第２図はその動作タイミングチャート、第３図は従
来のクロック作成回路の第２の例を示す回路図、第４図
は本発明の第１の実施例を示す回路図、第５図はその部
分回路図、第６図は第５図の動作タイミングチャート、
第７図及び第８図はそれぞれ本発明の第２及び第３の実
施例を示す回路図である。 １．１’ｌｌ“、１“′・・・・・・入力クロック端子
、２・・・・・・正相クロック出力端子、３・・・・・
・逆相クロック出力ｉ子 ４ 、４／ 、 ４／／ 、
４ｍ・・・・・・正相クロック作成回路、５ 、５ｂ
、 ５／／・・・・・・逆相クロック作成回路、６．
７゜８．８’、９．９’、１０．１０’ ・・・・・・
インバータ、１１゛°゛゛トランスフアーゲート、１２
・・・・・・ＮＡＮＤゲート、１３・・・・・・Ｎ０ｆ
ｔゲート、ｃ、、ｃ２．ｃ３．−ｃ４・・・・・・容量
、Ｎ Ｉ ＋ Ｎ Ｌ／／＋ Ｎ １”＋ Ｎ ２ ＋
Ｎ ｔ ＋ Ｎ ８ ＋ Ｎ ３’・・・・・・節点
％ Ｔ ＋ ’ｌ’ ＋ ’ｒ、・・・・・・時間差１
ｊｌ＋Ｆ・・・・・・時刻。
図、第２図はその動作タイミングチャート、第３図は従
来のクロック作成回路の第２の例を示す回路図、第４図
は本発明の第１の実施例を示す回路図、第５図はその部
分回路図、第６図は第５図の動作タイミングチャート、
第７図及び第８図はそれぞれ本発明の第２及び第３の実
施例を示す回路図である。 １．１’ｌｌ“、１“′・・・・・・入力クロック端子
、２・・・・・・正相クロック出力端子、３・・・・・
・逆相クロック出力ｉ子 ４ 、４／ 、 ４／／ 、
４ｍ・・・・・・正相クロック作成回路、５ 、５ｂ
、 ５／／・・・・・・逆相クロック作成回路、６．
７゜８．８’、９．９’、１０．１０’ ・・・・・・
インバータ、１１゛°゛゛トランスフアーゲート、１２
・・・・・・ＮＡＮＤゲート、１３・・・・・・Ｎ０ｆ
ｔゲート、ｃ、、ｃ２．ｃ３．−ｃ４・・・・・・容量
、Ｎ Ｉ ＋ Ｎ Ｌ／／＋ Ｎ １”＋ Ｎ ２ ＋
Ｎ ｔ ＋ Ｎ ８ ＋ Ｎ ３’・・・・・・節点
％ Ｔ ＋ ’ｌ’ ＋ ’ｒ、・・・・・・時間差１
ｊｌ＋Ｆ・・・・・・時刻。
Claims (1)
- 一つ以上の入力クロックを受け正相クロックを発生する
正相クロック作成回路と逆相クロックを発生する逆相ク
ロック作成回路とを含むクロック作成回路において、前
記正相クロック作成回路内の複数ｎ個の節点と前記逆相
クロック作成回路内の複数ｎ個の節点間に容量を接続し
たことを特徴とするクロック作成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58230284A JPS60123129A (ja) | 1983-12-06 | 1983-12-06 | クロック作成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58230284A JPS60123129A (ja) | 1983-12-06 | 1983-12-06 | クロック作成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60123129A true JPS60123129A (ja) | 1985-07-01 |
Family
ID=16905396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58230284A Pending JPS60123129A (ja) | 1983-12-06 | 1983-12-06 | クロック作成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123129A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0920132A1 (en) * | 1997-11-10 | 1999-06-02 | Nippon Precision Circuits Inc. | Tristate output circuit |
| WO2002017490A3 (en) * | 2000-08-24 | 2003-02-27 | Honeywell Int Inc | Synchronizing circuit for complementary signals |
-
1983
- 1983-12-06 JP JP58230284A patent/JPS60123129A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0920132A1 (en) * | 1997-11-10 | 1999-06-02 | Nippon Precision Circuits Inc. | Tristate output circuit |
| WO2002017490A3 (en) * | 2000-08-24 | 2003-02-27 | Honeywell Int Inc | Synchronizing circuit for complementary signals |
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