JP2001507887A - 最初と最後のステージにクロックを有し、最後のステージにラッチを有する単相ドミノ時間借用論理回路 - Google Patents

Abstract

(57)【要約】 自己タイミング・リセット（７５２）と、第１のステージにおけるパルス・クロック入力端子（７１２）と、パルス・クロック入力端子を有する第２のステージにおける自己終了パルス・クロック・プリチャージ回路（７３０）と、第２のステージにおけるフル・キーパ（７３４、７３６）とを含むドミノ論理回路構成が、時間借用機能を備え、高周波設計におけるクロック・ジッタの影響の受け易さを低減する。一実施形態では、ブロックの最初のドミノステージ（７１８）の評価とブロックの最後のドミノステージ（７４６）の自己終了プリチャージの両方が、パルス・クロック（７０２）の立ち上がりエッジによって開始される。本発明による回路構成では、後続ドミノ論理ステージへの入力をオフにするための３インバータ遅延にほぼ等しい期間が設けられ、したがって各ブロック内の最初のドミノ論理ステージを評価するのに十分な時間が得られる。

Description

【発明の詳細な説明】 最初と最後のステージにクロックを有し、最後のステ ージにラッチを有する単相ドミノ時間借用論理回路 発明の背景発明の分野 本発明は、集積回路の高周波回路設計に関する。より詳細には、本発明はドミ ノＣＭＯＳ論理回路に関する。背景 半導体製造技術の進歩により、回路設計者は単一のダイに膨大な数のトランジ スタを集積することが可能になっている。たとえば、最新の集積回路（ＩＣ）は 通例、単一の小さな基板上に相互接続された数百万個のトランジスタを含む。一 般には、これらのトランジスタは、電界効果トランジスタ（ＦＥＴ）である。そ れと同時に、コンピュータ・アーキテクチャ、および具体的にはプロセッサ・ア ーキテクチャは、サイクル時間の短縮に重点を置く方向に向かっている。半導体 製造とプロセッサ・アーキテクチャにおけるこれらの進歩により、設計者は基本 回路機能を実装する新しい方法を考えるようになっている。 サイクル時間がより短いＩＣを製作するには、それらのデバイスの動作クロッ ク周波数を高くする必要がある。クロック周波数の上昇は、各クロック・サイク ル内で許される論理ゲート遅延が少なくなることを意味する。以下に述べるよう に、高速動作を達成するためにいくつかの論理設計方式が開発されている。 スタティック・フルＣＭＯＳ論理回路は、各ｎチャネル電界効果トランジスタ （ＮＦＥＴ）につき１つのｐチャネル電界効果トランジスタ（ＰＦＥＴ）を必要 とする。複合論理ゲートの場合、これはＰＦＥＴ ＯＲ構造を有するＮＦＥＴス タック、またはＰＦＥＴスタックを有するＮＦＥＴ ＯＲ構造を意味する。第１ （ａ）図に、スタティック・フルＣＭＯＳ複合論理ゲートのトランジスタ・レベ ルの構成を示す。第１（ｂ）図に、第１（ａ）図の回路によって実施される論理 関数を表す論理記号を示す。これらの複合論理ゲート構造の物理レイアウトは、 かなりの量の接合面積を生じさせ、したがって、出力ノードに付随する寄生キャ パシタンスを多量に生じさせる。 ドミノ論理回路の使用により、電力の低減、チップ面積の縮小、および出力キ ャパシタンスの低減が得られる。ドミノ論理回路は、スタティック・フルＣＭＯ Ｓ複合論理ゲートに付随するレイアウトと寄生キャパシタンスの問題を少なくす る。当業者ならわかるように、寄生キャパシタンスの低減により、より高速でよ り低電力の動作が可能になる。スタティック回路と比較すると、ドミノ回路は一 般に、クロック負荷が多いので電力密度がより高く、１ノード当たりの活動率が 高い。さらにスタティック回路とドミノ回路を比較すると、ドミノ論理回路の方 が一般にノイズの影響を受けやすい。 ドミノ論理回路とは、プリチャージされた出力ノードを有するいくつかの直列 結合論理ステージがある回路構成を指す。いくつかの直列結合ドミノ論理ステー ジの集合をドミノ・ブロックと呼ぶ。また、このドミノ・ブロックは、高速ＣＭ ＯＳ論理集積回路においてパイプライン・アーキテクチャを実施するために使用 されることが多いため、パイプステージとも呼ばれる。個々の論理ゲートの出力 ノードは、第１の論理レベルにプリチャージされ、次に、実施される論理関数お よび様々な入力信号の状態に応じて、出力ノードを第２の論理レベルに切り換え ることができるように論理信号が加えられる。連鎖内の各ドミノステージが評価 を行うと、次のステージの出力をスイッチさせることができる。プリチャージさ れたノードは次々に「倒れる」ため、この動作は倒れるドミノになぞらえられ、 このタイプの回路構成にこの名前が付けられた。 ドミノ論理回路の一般的範疇内で、多くの回路構成が可能である。設計技術者 は、超高速動作という要件を満たす独自の回路構成を追求している。 動作速度を向上させるために様々な先進的形態のドミノ論理回路が開発されて いる。単相パルス・ドミノは、高速動作のための有用なドミノ論理回路の一形態 である。単相パルス・ドミノ論理回路は、自己リセット形態とグローバル・リセ ット形態の両方で実施することができる。この形式の論理設計は、競合条件のた めに機能誤りを起こしやすく、したがって設計プロセス中に競合条件の綿密な管 理を必要とする。 超高速設計に対しては、二相ドミノ論理回路の代わりに単相パルス・クロック ・ドミノ論理回路を使用することができる。このタイプの設計の問題の１つは、 しばしば二相ドミノに依存していた条件の多くが自己タイミング競合条件になり 、機能を保証するために追加の余裕をもって設計しなければならないことである 。 これらの回路の設計を容易にすると同時に、動作信頼性を向上させるために、 クロック・ジッタに耐え、時間借用を可能にし、本質的な競合余裕が得られる高 速ドミノ論理回路構成が必要である。 発明の概要 本発明は、クロック・ジッタがあるときに時間借用を可能にするように十分な セットアップ時間と保持時間を備える高速単相ドミノ論理ブロックとして動作可 能な回路構成を提供することである。 要約すると、一実施態様では、直列結合ドミノステージは自己タイミング・リ セットと、第１のステージにおけるパルス・クロック入力端子と、パルス・クロ ック入力端子を有する第２のステージにおける自己タイミング・パルス・クロッ ク・プリチャージ回路と、ブロックの最後のドミノステージにおけるフル・キー パとを含む。 本発明の他の態様では、上記の第１および第２ステージはそれぞれ、ドミノ論 理ブロックの最初のドミノステージおよび最後のドミノステージである。あるい は、上記の第１のステージおよび第２ステージはそれぞれ、ドミノ・ブロックの 最初のドミノステージおよび中間ドミノステージである。 図面の簡単な説明 第１（ａ）図は、スタティック・フルＣＭＯＳ複合論理ゲートのトランジスタ ・レベルの構成を示す図である。 第１（ｂ）図は、第１（ａ）図の回路によって実施される論理関数を表す論理 記号を示す図である。 第２図は、基本ドミノ論理ステージの回路構成を示す図である。 第３図は、ハーフ・キーパを有するドミノ論理ステージの回路構成を示す図で ある。 第４図は、フル・キーパを有するドミノ論理ステージの回路構成を示す図であ る。 第５図は、２相ドミノ論理連鎖を示す図である。 第６図は、ドミノ対応入力端子とハーフ・キーパとリセット装置とを有するド ミノ論理ステージの回路構成を示す図である。 第７（ａ）図は、本発明の最初のステージおよび最後のステージへのパルス・ クロック入力と、最後の制御機構におけるラッチとを実施するドミノ・パイプス テージを示す回路図である。 第７（ｂ）図は、第７（ａ）図の回路における様々なノード間のタイミング関 係を示すタイミング図である。 第７（ｃ）図は、パルス拡張インバータの回路図である。 発明の詳細な説明 本発明の例示の実施形態の詳細な回路構成については、「回路構成」という項 で後述する。本発明の例示の実施形態の動作については、「回路動作」という項 で後述する。用語 本明細書では、遅延単位とは１インバータ遅延にほぼ等しい期間を指す。この 期間を単位遅延と呼ぶこともある。 ｎ型ドミノ、ｎスタック・ドミノ、およびｎチャネル評価経路という用語はす べて、そのドミノステージへの論理入力によって、ドミノ出力ノードから接地ま での経路を作るＮＦＥＴが制御されるドミノステージを指す。ｐ型ドミノ、ｐス タック・ドミノ、およびｐチャネル評価経路という用語はすべて、そのドミノス テージへの論理入力によって、出力ノードから正電圧源までの経路を作るＰＦＥ Ｔが制御されるドミノステージを指す。当業者なら、ドミノ回路ステージは、電 界効果トランジスタだけでなく、任意の適合する構成要素で実施可能であること がわかるであろう。 本明細書でドミノステージに対して使用する「評価する」とは、ドミノ出力ノ ードがアクティブ状態になることを指す。このアクティブ状態はプリチャージ状 態とは異なるレベルである。 キーパとは、そのノードをほぼ所定の電圧レベルに維持するためにダイナミッ ク・ノードに付加された回路を指す。典型的には、キーパは、動作中に高レベル にプリチャージされるノードに付加される。キーパは、様々な漏れ経路による電 荷の損失と、ノードと他の信号経路との容量結合による電荷の損失を補償するの に必要な電荷を供給する。ハーフ・キーパとは、ダイナミック・ノードと１つの 電圧源、たとえば正電圧源との間にスイッチ可能な直接の導電経路を設け、した がって、ダイナミック・ノードを１つのレベル、たとえば高レベルに維持するよ うにのみ動作可能な回路である。ハーフ・キーパ回路は第３図に図示されている 。フル・キーパとは、ダイナミック・ノードと２つの電圧源、たとえば正電圧と 接地との間にスイッチ可能な直接の導電経路を設け、したがってダイナミック・ ノードを高レベルまたは低レベルに維持するように動作可能な回路である。フル ・キーパ回路は第４図に図示されている。 「ゲート」という用語は、文脈に応じて変わり、集積回路を説明するときに２ つの意味で使用されることがある。本明細書で論理ゲートの文脈で使用する場合 、ゲートとは任意の論理関数を実現する回路を指す。トランジスタ回路構成の文 脈で使用する場合、ゲートとは、３端子ＦＥＴの絶縁ゲート端子を指す。半導体 基板を考慮した場合、ＦＥＴは４端子デバイスと見ることができるが、本発明の 例示の実施形態の説明では、ＦＥＴについて従来のゲート−ドレイン−ソースの 三端子モデルを使用して説明する。 ジャム・ラッチとは、一対の交差結合インバータの２つのノードの一方が論理 ゲートの出力端子に電気的に結合されている回路を指す。ジャム・ラッチをフル ・キーパとも呼ぶ。 競合条件とは、その結果が、信号が回路を伝播するときに受けるクロックエッ ジなどの共通のトリガ事象から測定された遅延の長さに依存する回路の動作を指 す。 リセットとは、ディジタル回路技術の分野一般では、出力ノードを論理低、ま たはゼロにすることを指す。しかし、ドミノ論理ステージに関しては、リセット とは出力ノードを「非評価」状態にすることを指す。すなわち、ｎチャネル評価 経路を有するドミノステージは高レベルにリセットされるが、ｐチャネル評価経 路を有するドミノステージは低レベルにリセットされる。 自己リセット・ドミノステージとは、アトミック・リセット回路を有するもの を指す場合がある。あるいは、自己リセット・ドミノとは、自己終了を指す場合 がある。これらの用語はすべて、出力ノードが評価すると、ドミノステージ出力 ノードのプリチャージを開始する回路を有するドミノステージを指す。 単相とは、ドミノ出力ノードをプリチャージするのに専用のクロック・サイク ルの時間が割り当てられていないドミノ論理回路ブロックの動作を指す。言い換 えると、評価がドミノ・ブロックを連続的に伝わるとき、次のステージに出力を 渡したステージがリセットされる。これは、クロック・サイクルの一部が、すべ てのドミノステージをほぼ同時にリセットするために割り当てられている二相ド ミノ論理回路ブロックの動作とは異なる。 時間借用とは、直列接続ドミノ論理パイプステージの文脈では、到着データが ラッチ境界を通過して伝播することができるようにするプロセスを指す。 ジッパ・ドミノとは、直列接続された複数のドミノステージを有し、ドミノス テージがｎチャネル評価経路ステージとｐチャネル評価経路ステージとが交互に なっている回路構成を指す。 ドミノ論理方式では、単相と二相とを問わず、クロック・サイクル内のドミノ ・ゲートの動作を４つのモードに分けることができる。これらのモードを、評価 、ギャップ１、リセット、およびギャップ２と呼ぶ。評価モードとは、評価スタ ックがオンになっている期間を指す。ギャップ１モードとは、評価スタックがオ フになる時点とリセット装置がオンになる時点の間の期間を指す。リセット・モ ードとは、リセット装置がオンになる期間を指す。ギャップ２モードとは、リセ ット装置がオフになる時点と評価スタックがオンになる時点の間の期間を指す。基本ドミノ回路 第２図から第４図に基本ドミノ論理ステージを示し、第５図にドミノ論理連鎖 を示す。 第２図には、ドミノ論理回路における２入力ＮＡＮＤゲート２１０の従来の例 が示されている。ＮＡＮＤゲート２１０は、出力ノード２１８と接地との間に直 列に結合されたＮＦＥＴ２１１〜２１３（すなわちｎスタック）と、電圧源と出 力ノード２１８との間に結合されたＰＦＥＴ２１４とを含む。ＰＦＥＴ２１４の ゲートはＮＦＥＴ２１１のゲートに結合され、両方のゲートは入力クロック信号 ＣＬＫを受け取る。ＮＦＥＴ２１２および２１３のゲートにそれぞれデータ入力 ＢおよびＡが結合されている様子が図示されている。動作中、プリチャージ・フ ェーズと評価フェーズの２つのフェーズがある。この２つのフェーズのもう一つ の用語は、それぞれプリチャージ期間および評価期間である。プリチャージ・フ ェーズでは、ＣＬＫが低のとき、ＮＦＥＴ２１１がオフであり、したがって出力 ノード２１８から接地までの導電経路がなく、同時に、ＰＦＥＴ２１４がオンで あり、それによって電圧源Ｖｃｃから出力ノード２１８までの導電経路ができる ため、出力ノード２１８が高レベルにチャージする。正しい動作の場合、信号Ａ とＢはＣＬＫが高になる前に安定すると期待される。評価フェーズでは、ＣＬＫ が高になり、それによってＰＦＥＴ２１４がオフになり、ＮＦＥＴ２１１がオン になる。ＮＦＥＴ２１１がオンの状態で、信号ＡとＢが両方とも高の場合、出力 ノード２１８から接地までの導電経路ができる。すなわち、評価フェーズ中、両 方のＮＡＮＤ入力信号が高の場合、出力は低になるが、そうでない場合は、出力 は高のままとなる。評価フェーズ中に出力ノード２１８がｎスタックを介してデ ィスチャージされない場合、出力ノード２１８は「浮遊」高であり、その電圧は 、漏れ電流および他の信号との容量結合による電荷の損失または獲得のため変化 しやすい。 第３図に、ハーフ・キーパを含むドミノ論理回路における２入力ＮＡＮＤゲー ト３１０の一実施形態を示す。ハーフ・キーパは、出力ノードが浮遊している間 に電荷の損失／獲得を受ける、第２図のＮＡＮＤゲート２１０に関して前述した 問題を克服する。これによって、ドミノ論理ステージの出力ノードで高レベルを 維持しながら、クロック周波数を下げることができ、クロックを停止させること さえできる。ＮＡＮＤゲート３１０は、出力ノード３１８と接地との間に直列結 合されたＮＦＥＴ３１１〜３１３と、電圧源Ｖｃｃと出力ノード３１８との間に 並列結合された一対のＰＦＥＴ３１４〜３１５とを含む。ＰＦＥＴ３１４のゲー トはＮＦＥＴ３１１のゲートに結合され、両方とも入力クロック信号ＣＬＫを受 け取る。ＮＦＥＴ３１２および３１３のゲートにそれぞれ結合されたデータ入力 端子ＢおよびＡが図示されている。インバータ３１７がＰＦＥＴ３１５と共にハ ーフ・キーパ機能を実施する。インバータ３１７の入力は出力ノード３１８に結 合され、出力はＰＦＥＴ３１５のゲートに結合されている。動作中、クロック信 号ＣＬＫが高くなるとＰＦＥＴ３１４がオフになるが、入力ＡまたはＢのいずれ かが低レベルを維持する場合、出力ノード３１８は高レベルのままであり、ＰＦ ＥＴ３１５は漏れや容量結合雑音を克服するのに必要な電流を供給する。 第４図に、フル・キーパを含むドミノ論理回路における２入力ＮＡＮＤゲート ４１０の一実施態様を示す。第３図のＮＡＮＤゲート３１０のハーフ・キーパは ドミノ論理ステージの出力ノードで高レベルを維持するのに対し、フル・キーパ は高レベルまたは低レベルを維持または強化するように動作する。ＮＡＮＤゲー ト４１０は、出力ノード４２７と接地との間に直列に結合されたＮＦＥＴ４２１ 〜４２３と、電圧源Ｖｃｃと出力ノード４２７との間に結合されたＰＦＥＴ４２ ４とを含む。ＰＦＥＴ４２４のゲートはＮＦＥＴ４２１のゲートに結合され、両 方とも入力クロック信号ＣＬＫを受け取る。ＮＦＥＴ４２２および４２３のゲー トにそれぞれデータ入力ＢおよびＡが結合されているのが図示されている。交差 結合された一対のインバータ４２５および４２６がフル・キーパを形成する。イ ンバータ４２６の出力端子はインバータ４２５の入力端子に結合され、インバー タ４２６の入力端子は出力ノード４２７に結合されている。インバータ４２５の 出力端子は出力ノード４２７に結合されている。 第５図でわかるように、二相クロックと共に使用される従来のドミノ回路は、 １つのクロック・フェーズでプリチャージし、後続クロック・フェーズで評価す るように構成された、クロックＡＮＤ式ＮＦＥＴブロックを有する。プリチャー ジ中、次のステージへの入力信号が強制的に低にされるように、典型的にはイン バータによってドミノステージが分離される。評価フェーズ中、プリチャージさ れたノードは低レベルに移行することができ、論理回路を通ってドミノが倒れる ように信号が連続的に伝わる。これによって、各ブロックへの入力信号がラッチ またはドミノ論理の中の前ステージから送られてくることができる。典型的には 、ドミノ論理ステージのプリチャージされた出力ノードで高レベルを保持するた めにハーフ・キーパが使用される。 第５図を参照すると、評価フェーズが開始されるとドミノへの入力はラッチさ れ、プリチャージ・フェーズ中に開く。データは、次のクロックエッジの前のプ リチャージ・フェーズの終わりまでにセットアップされる。回路構成 第６図に、本発明の例示の実施形態においてパイプステージを形成するために 使用されるドミノ論理ステージ６００を示す。当業者ならわかるように、ドミノ 出力６１８と接地との間に結合されたＮＦＥＴを様々に構成することによって様 々な論理関数を実施することができる。第６図に示す例では、２つの並列した２ つの高ＡＮＤスタックが使用される。第１のＡＮＤスタックは、第６図に示すよ うにドミノ出力６１８と接地との間にＮＦＥＴ６０２、６０４を直列に結合する ことによって形成される。第２のＡＮＤスタックは、第６図に示すようにドミノ 出力６１８と接地との間にＮＦＥＴ６０６、６０８を直列に結合することによっ て形成される。２つのＰＦＥＴ６１４、６１６は、電源とドミノ出力６１８の間 に並列に結合される。ＰＦＥＴ６１６はリセット装置であり、ドミノ出力６１８ を低レベルから高レベルに戻すために必要な電荷を供給する。ＰＦＥＴ６１６は 、リセット信号線に結合されたゲート６１２を有する。本発明の実施形態では、 ドミノステージのうちの少なくとも１つのステージが自己リセット回路を実装し 、少なくとも１つのドミノステージが自己調整クロック式リセットを実装する。 ドミノ論理ステージ６００のハーフ・キーパ機能にはインバータ６１０が含まれ る。インバータ６１０の入力端子はドミノ出力６１８に結合されている。インバ ータ６１０の出力端子はＰＦＥＴ６１４のゲートに結合されている。インバータ ６１０はＰＦＥＴ６１４と共にハーフ・キーパ機能を実行する。 ドミノ出力６１８が高のとき、インバータ６１０の出力が低になり、ＰＦＥＴ ６１４のゲート上の低レベルによってＰＦＥＴ６１４がオンになり、その結果、 電源とドミノ出力６１８との間に導電経路が存在する。このようにして、ハーフ ・キーパによってドミノ出力６１８で高レベルが維持される。ドミノ出力６１８ が低を評価すると、インバータ６１０の出力は高になり、その結果、ＰＦＥＴ６ １４がオフになる。 ＰＦＥＴ６１６のゲート６１２が高レベルのとき、ＰＦＥＴ６１６がオフにな り、電源とドミノ出力６１８との間に導電経路は存在しない。ＰＦＥＴ６１６の ゲート６１２が低レベルのとき、ＰＦＥＴ６１６はオンになり、電源とドミノ出 力６１８との間に導電経路が存在する。このようにして、ドミノ出力６１８は高 レベルにリセットされる。ドミノ出力６１８が高レベルに戻ると、インバータ６ １０の出力が低になり、その結果、ＰＦＥＴ６１４がオンになる。典型的には、 ＰＦＥＴ６１４、６１６は、ＰＦＥＴ６１４がＰＦＥＴ６１６よりもオン抵抗が 大きくなるようなサイズに形成される。 第７（ａ）図の例を参照しながら、本発明を実施しているパイプステージ７０ ０について説明する。第７（ａ）図のドミノステージおよびスタティック論理ス テージについて示す論理関数は例示のためのものであり、当業者なら各ステージ について任意の論理関数を選定することができることがわかるであろう。 第７（ａ）図でわかるように、パイプステージ（ドミノ・ブロックとも呼ぶ） ７００は、各ドミノステージがスタティック反転論理ゲートを介して直列に結合 された３つのドミノステージを有する。ノード７０２が非反転バッファ７０４の 入力と、ＡＮＤゲート７１０の一方の入力とに結合されている。ＡＮＤゲート７ １０は、パイプステージの第１のドミノステージの論理関数入力端子に結合され た出力端子７１２を有する。この場合、論理関数入力端子はＮＦＥＴ７１４のゲ ートである。 第１および第２のドミノステージはそれぞれ自己リセット回路を含む。パイプ ステージ７００の第１のドミノステージでは、自己リセット機能はインバータ７ ２０、インバータ７２２、ＰＦＥＴ７２４、およびＰＦＥＴ７２６によって実行 される。インバータ７２０は第１のドミノステージの出力端子７１８に結合され た入力端子と、インバータ７２２の入力端子とＰＦＥＴ７２４のゲートとに結合 された出力端子とを有する。ＰＦＥＴ７２４は、Ｖｃｃと出力ノード７１８の間 に結合され、それによって両者の間にスイッチ可能導電経路が形成されている。 インバータ７２２は、ＰＦＥＴ７２６のゲートに結合された出力端子を有する。 ＰＦＥＴ７２６はＶｃｃと出力ノード７１８の間に結合され、それによって両者 の間にスイッチ可能導電経路が形成されている。同様に、パイプステージ７００ の第２のドミノステージでは、自己リセット機能はインバータ７３４、インバー タ７３６、ＰＦＥＴ７３８、およびＰＦＥＴ７４０によって実行される。インバ ータ７３４は、第２のドミノステージ出力端子７３２に結合された入力端子と、 インバータ７３６の入力端子とＰＦＥＴ７３８のゲートとに結合された出力端子 とを有する。ＰＦＥＴ７３８は、Ｖｃｃと出力ノード７３２の間に結合され、そ れによって両者の間にスイッチ可能導電経路が形成されている。インバータ７３ ６は、ＰＦＥＴ７４０のゲートに結合された出力端子を有する。ＰＦＥＴ７４０ はＶｃｃと出力ノード７３２の間に結合され、それによって両者の間にスイッチ 可能導電経路が形成される。 パイプステージ７００の最後のドミノステージは、ジャム・ラッチと、データ 依存クロック・リセット回路を含む。具体的には、一対の交差結合インバータ７ ４８、７５０がジャム・ラッチを形成し、交差結合インバータ７４８、７５０の 一方の側が最後のドミノステージの出力ノード７４６に接続され、交差結合イン バータ７４８、７５０の他方の側がＮＡＮＤゲート７５２の入力端子に接続され ている。ＮＡＮＤゲート７５２の出力端子は、ＰＦＥＴ７５４のゲートに接続さ れている。ＰＦＥＴ７５４はＶｃｃと出力ノード７４６の間に結合され、両者の 間に出力ノード７４６をプリチャージするためのスイッチ可能導電経路が形成さ れる。 第７（ａ）図に示す本発明の例示の実施形態では、第１のドミノステージ出力 ノード７１８は出力端子を有するＡＮＤゲート７２８に結合されている。ＡＮＤ ゲート７２８の出力端子は、ノード７３０を形成するように、第２の直列結合ド ミノステージの論理関数入力端子、すなわちＮＦＥＴ７３１のゲートに結合され ている。第２のドミノステージの出力ノード７３２は、出力端子を有するＡＮＤ ゲート７４２に結合されている。ＡＮＤゲート７４２の出力端子は、ノード７４ ４を形成するように、第３の直列結合ドミノステージの論理関数入力端子、すな わちＮＦＥＴ７４５のゲートに結合されている。第３のドミノステージの出力ノ ード７４６はインバータ７５６の入力端子に結合されている。 好ましい実施形態では、インバータ７５６はパルス拡張インバータとして実施 される。パルス拡張インバータの回路図を第７（ｃ）図に示す。回路の動作 本発明の例示の実施形態の動作について、第７（ａ）図および第７（ｂ）図を 参照しながら説明する。この例示の説明では、パイプステージ７００に供給され る初期パルス、すなわち第７（ａ）図のノード７０２に加えられるパルス・クロ ック信号のパルス幅は、３遅延単位にほぼ等しく、様々なドミノ対応論理入力は 評価するドミノ連鎖のための適切な状態にあるものとする。一般に、本発明を実 施する回路構成の動作は、パイプステージ内の１つのドミノステージが評価され ている間に、同じパイプステージ内の別のドミノステージがリセットされ、その 際、評価とリセットの両方が共通のタイミング信号のアサートに基づいて開始さ れ、同じパイプステージ内の最後の直列結合ドミノステージがその出力値の送信 と並列して出力値をラッチする。 第７（ａ）図に示すドミノ論理関数ブロックによって実施される論理関数の評 価は、ノード７０２にクロック・パルスを加えることから始まる。この共通点か ら、バッファ７０４によってクロック・パルスがバッファリングされる。それと 同時に、クロック・パルスはＡＮＤゲート７１０の入力端子に加えられる。バッ ファ７０４の出力値は、ＮＡＮＤゲート７５２の入力端子を含むノード７０６に 加えられる。ＡＮＤゲート７１０の出力は、ドミノ論理ブロックの第１のドミノ ステージの論理関数入力端子に結合される。説明のために、評価するドミノ・ブ ロック全体に必要なすべての論理信号は適切な状態であるものとする。たとえば 、ドミノ評価シーケンスを開始するために、ＡＮＤゲート７１０とＮＦＥＴ７１ ６の両方に結合される入力信号はアクティブ（すなわち高）である必要があるこ とは容易にわかるであろう。実際に、プリチャージされた出力ノード７１８を引 き下げるためにＮＦＥＴ７１４および７１６のゲートに十分なパルスの重なりが あ るように、入力信号７０８とＮＦＥＴ７１６への入力信号はアクティブである必 要がある。この重なりを、パルス・インタセクションまたはパルス合体と呼ぶこ ともある。出力ノード７１８が高になると、このドミノステージの自己タイミン グ・リセット回路が出力をプリチャージして高レベルに戻すプロセスを開始する 。 第７（ｂ）図に示すように、出力ノード７１８が低になると、ＮＡＮＤゲート ７２８の出力が高になる。この高になった信号は、ＮＦＥＴ７３１のゲートを含 むノード７３０に加えられる。ＮＦＥＴ７３１を導通状態にする（すなわち「オ ンにする」）ことによって、出力ノード７３２が接地に結合され、したがって低 になる。ノード７３２が低になることによって、ノード７４４が高になる。前述 の他のドミノステージと同様に、ＮＦＥＴ７４５のゲートが高になることによっ て、このドミノステージの出力ノード７４６が低になる。すなわち「評価する」 。 この例示の実施形態では、直列に結合されたドミノステージの最後は、このド ミノ・ブロック内の他のドミノステージとは異なり、自己タイミング・リセット を使用しない。この最後のドミノステージをリセットするには、一方の側が出力 ノード７４６に結合され、他方の側が２入力ＮＡＮＤ７５２の第１の入力端子に 結合されたジャム・ラッチが必要である。ＮＡＮＤ７５２の第２の入力端子は、 バッファ７０４の出力端子に結合されている。動作中、ジャム・ラッチの内容は 、出力ノード７４６の状態に従う。最後のステージが評価し、出力ノードが低に なった後、バッファリングされたクロック・パルスがＮＡＮＤ７５２に到着する まで、出力ノードのリセットは開始されない。その後、ＮＡＮＤ７５２の出力が 低になり、それによってｐチャネル・プリチャージ装置７５４がオンになる。ｐ チャネル装置７５４は、出力ノード７４６を高レベルにするように電流を通す。 出力ノード７４６が高のとき、インバータ７４８の出力が低になり、さらにそれ によってＮＡＮＤ７５２の出力が高になり、その結果、ｐチャネル装置７５４が オフになる。結論 本発明は、クロック・ジッタがある場合に時間借用を可能にするために必要な セットアップ時間と保持時間を設ける高速単相ドミノ論理ブロックとして動作可 能な回路構成を提供する。本発明を実施するドミノ論理回路構成は、時間借用機 能を備え、高周波設計におけるクロック・ジッタの影響の受け易さを低減する。 これらの実施形態は、典型的には自己タイミング・リセットと、第１のステージ におけるパルス・クロック入力と、第１のステージと同じパルス・クロックを受 け取る第２のステージにおける自己終了パルス・クロック・プリチャージ回路と 、ブロックの最後のドミノステージにおけるフル・キーパとを含む。 本発明による実施形態は、典型的には、ブロックの第１のドミノステージの評 価と、ブロックの第２のドミノステージの自己終了プリチャージとが、パルス・ クロックの立ち上がりエッジによって開始されるように動作する。後続のドミノ 論理ステージへの入力をオフにするために３インバータ遅延とほぼ等しい期間が 設けられ、したがって、各ブロック内の最初のドミノ論理ステージを評価するの に十分な時間が得られる。クロックエッジから、評価とプリチャージの両方のオ フが各ブロック内の最後のドミノ論理ステージに達するための４インバータ遅延 に等しい期間が得られる。ブロックの最後のドミノステージのフル・キーパは、 パルス・クロックが停止した場合に備えてデータを保持する機能を果たす。 第１のステージと自己タイミング・リセット回路が受ける共通のタイミング信 号を、類似したタイミング特性を有する２つの別々の信号に置き換えたり、ドミ ノステージによって実施される論理関数を変更するなどの変更は、開示する本発 明から逸脱しないことが当業者ならわかるであろう。 本発明の性質を説明するために上述し、図示した各部およびステップの詳細、 材料、および構成には、添付の請求の範囲に記載されている本発明の原理および 範囲から逸脱することなく、当業者による他の様々な変更を加えることができる ことがわかるであろう。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＣＺ，ＤＥ，Ｄ Ｅ，ＤＫ，ＤＫ，ＥＥ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ ，ＧＥ，ＧＨ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ， ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ， ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，Ｔ Ｔ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．直列に結合された複数のドミノステージを含み、 前記複数のドミノステージの各ドミノステージが少なくとも１つの論理関数入 力端子を有し、 前記複数のドミノステージのうちの少なくとも１つのドミノステージがリセッ ト関数入力端子を有し、 第１のドミノステージの少なくとも１つのリセット関数入力端子が第２のドミ ノステージの少なくとも１つの論理関数入力端子に結合されたドミノ回路。 ２．前記複数のドミノステージのうちの少なくとも１つのドミノステージが自己 リセットである請求項１に記載の回路。 ３．前記複数のドミノステージがスタティック論理ゲートを介して結合された請 求項１に記載の回路。 ４．前記複数のドミノステージがｎ型ドミノステージを含む請求項１に記載の回 路。 ５．前記ｎ型ドミノステージがｐ型ドミノステージを介して結合されている請求 項４に記載の回路。 ６．前記複数のドミノステージの第２のドミノステージが前記直列結合の最後の ドミノステージである請求項１に記載の回路。 ７．前記複数のドミノステージの前記第２のドミノステージが前記直列結合の前 記第１のドミノステージと最後のドミノステージの中間にある請求項１に記載の 回路。 ８．出力端子を有する第１の信号源と、 出力端子を有する第２の信号源と、 直列に結合された複数のドミノステージとを含み、 前記複数のドミノステージの各ドミノステージが少なくとも１つの論理関数入 力端子を有し、 前記複数のドミノステージの少なくとも１つのドミノステージがリセット関数 入力端子を有し、 前記第１の信号源出力端子が前記複数のドミノ回路ステージの第１のドミノ回 路ステージの論理関数入力端子に結合され、前記第２の信号源が前記複数のドミ ノ回路ステージの第２のドミノ回路ステージのリセット入力端子に結合されたド ミノ回路。 ９．前記複数のドミノステージのうちの少なくとも１つのドミノステージが自己 リセットである請求項８に記載の回路 １０．前記複数のドミノステージがスタティック論理ゲートを介して結合された 請求項８に記載の回路。 １１．前記複数のドミノステージがｎ型ドミノステージを含む請求項１０に記載 の回路。 １２．前記ｎ型ドミノステージがｐ型ドミノステージを介して結合された請求項 １１に記載の回路。 １３．前記複数のドミノステージの第２のドミノステージが前記直列結合の最後 のドミノステージである請求項８に記載の回路。 １４．前記複数のドミノステージの第２のドミノステージが前記直列結合の前記 第１のドミノステージと最後のドミノステージの中間にある請求項８に記載の回 路。 １５．前記第１の信号源と前記第２の信号源がそれぞれ、それぞれの出力端子で ほぼ同時にアクティブ化エッジを有する信号を発生するように動作可能である請 求項８に記載の回路。 １６．複数のドミノステージの各ドミノステージが少なくとも１つの論理関数入 力端子を有し、複数のドミノステージのうちの少なくとも１つのドミノステージ がリセット関数入力端子を有する、直列に結合された複数のドミノステージを有 するドミノ回路を動作させる方法であって、 ａ）第１の信号と第２の信号を発生するステップと、 ｂ）少なくとも１つのドミノステージの前記関数入力端子に前記第１の信号を 加えるステップと、 ｃ）前記第２のドミノステージの前記リセット入力端子に第２の信号を加える ステップとを含む方法。 １７．前記第１の信号と前記第２の信号が、ほぼ同時に発生するパルスであり、 ステップ（ｂ）の前記関数入力端子が直列に結合された前記複数のドミノステー ジの最初のドミノステージにあり、ステップ（ｃ）の前記リセット入力端子が直 列に結合された前記複数のドミノステージの最後のドミノステージである請求項 １６に記載の方法。 １８．ドミノ論理ブロックを動作させる方法であって、 ａ）パイプステージ内の第１のドミノステージをリセットするステップと、 ｂ）ほぼ同時に、前記ドミノ・ブロック内の第２のドミノステージを評価する ステップとを含む方法。 １９．前記第１のドミノステージが前記ドミノ・ブロック内の最初のドミノステ ージであり、前記第２のドミノステージが前記ドミノ・ブロック内の最後のドミ ノステージである請求項１８に記載の方法。 ２０．前記第２のドミノステージを自己リセットするステップをさらに含む請求 項１８に記載の方法。