JPH01120124A - 動的論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、荷電論理回路の荷電ノード（ブレ・チャーシ
ト・ノード）をバイアスさせるための手段に関し、そし
てさらに具体的には、評価サイクル中、正確なレベルの
バイアス電流をそのノードに提供するための手段に関す
る。

従来の技術及び発明が解決しようとする問題点荷電論理
は、集積回路において高密度論理を実現するための一般
的な技術として現れた。荷電論理は、２つの基本形式、
ドミノ論理と無競合論理（ＮＯＲＡ）、を有する。ドミ
ノ論理は、Ｒ，Ｈ。

ＫｒａｍｂｅｃｋＳＣ，Ｍ、　　ＬｅｅとＨ，Ｓ、Ｌａ
ｗにより、半導体回路の１．Ｅ、Ｅ、Ｅ、雑誌の１９８
２年６月版、第ＳＣ−１７巻、ｐｐ、６１４−６１９に
おけるｒｃＭＯ５を有する高速小形回路」において記載
され、クロック・サイクル（前充電部分）の一部分中、
荷電ノードを供給電圧の一方の端子におけるポテンシャ
ルに前充電し、そしてサイクル（評価部分）の別の部分
中、荷電ノードと供給電圧の他の端子の間に位置付けら
れた論理網を評価するために、単一クロックの信号を使
用する。

相補型金属酸化膜半導体（ＣＭＯ５）技術が、しばしば
荷電論理のために使用される。ＣＭＯＳプロセスにおい
てｎチャネル・トランジスターは、一般に、与えられた
領域に対し、ｎチャネル・トランジスターよりずっと高
速であるために、ドミノ論理のための論理網は、ｎチャ
ネル・トランジスターの直列及び／又は並列配置から構
成される。

ｎチャネル・トランジスタは、荷電ノードの充電を制御
するために使用される。クロックが低レベルにある時、
ｎチャネル・トランジスタは、完全にオンであり、そし
て荷電ノードを高状態に前充電する。論理網と直列であ
るｎチャネル・トランジスタはまた、クロックに結合さ
れ、そしてそのトランジスターは、ｎチャネル・トラン
ジスタが完全にオンである時、完全にオフである。この
ため、競合は、荷電ノードにおいて存在しない。それは
、高又は低のいづれかである。クロックが高レベルにあ
る時、ｎチャネル・トランジスタは、オフにされ、モし
てｎチャネル・トランジスタはオンＩこされる。電流の
ためのバスが、ｎトランジスタの論理網により形成され
る時のみ、電荷は、荷電７Ｉ−ドから消失する。例えば
、２つの入力ＡとＢが、論理網を形成し、かつ直列に結
合され、即ち、プール関数（Ａ　　ＡＮＤ　　Ｂ）を表
現するならば、ＡとＢの両方がゲートにおいて高電圧を
有するのでなければ、荷電ノードにおける電荷は、評価
サイクル中放電されない。ドミノ論理回路の出力は、荷
電ノードの状態を反転させることにより獲得される。イ
ンバータはまた、出力信号をバッファするために作用す
る。

無競合論理について議論する前に、本文の理解を助ける
ために、図面が参照される。

第１図のドミノ論理回路を参照すると、ｎチャネル論理
網１５は、前述のプール関数を規定するｎチャネル・ト
ランジスターを収容する。第１図に示された他の要素は
、ｎチャネル荷電トランジスタ１６、荷電ノード１７、
ｎチャネル放電トランジスタ１ｇ、及び出力インバータ
ー１９である。

示された如く、荷電論理の他の形式は、題字語Ｎ０ＲＡ
を所持する。Ｎ０ＲＡは、第２図に示されるが、Ｎ　、
　Ｆ　、　ＧｏｎｃａｌｖｅｓとＨ，Ｊ、ｄａＭａｎに
より、半導体回路の１．Ｅ、Ｅ、Ｅ、雑誌、＃５Ｃ−１
°８巻、ｗＩ３号、ｐｐ、２６１−２８６．１９８３年
６月、においてｒＮＯＲＡ：パイプライン論理構造のた
めの無競合動的ＣＭＯＳ技術」と題する論文において記
載される。Ｎ０ＲＡは、ドミノ論理の基本概念を使用し
、単一クロックを含むが、各荷電ノードの出力において
インバーターの必要性を除去することにより、改良を行
う。

これは、１つの荷電ノードが、次への入力の１つになる
如き方法により、ドミノ回路を一緒に結合することによ
って達成される。ｎチャネル論理網２５と２６を含む第
２図の回路の部分は、ドミノ論理に関して以前に記載さ
れたものに類似した方式において動作する。しかし、ｐ
チャネル論理網２７と２８を含む第２図の回路の部分は
、ｎチャネル論理網部分に相補的方式により動作し、後
者の荷電ノードが前充電される間、電流が前者の論理網
により放電され、そしてまた逆も行われる。

ドミノ論理と無競合論理の両技術は、完全相補的論理実
現より少数のトランジスターを使用し、そしてこうして
小領域を使用するという利点を提供する。各入力は、唯
一のトランジスターに行くために、入力静電容量は小さ
くなり、そうでない場合よりも、より高速とパワー消費
の低下となる。

しかし、両回路の一つの不都合は、荷電ノードにおける
電圧ポテンシャルの低下と、信号伝搬における結果の効
果である。電圧低下は、幾つかの源から生じる。第１及
び最も重要な源は、論理網トランジスタの幾つかが、評
価サイクル中オンになる時生ずる荷電ノードの部分的放
電であり、この場合論理網機能は実現されない。これは
、例えば、関数（Ａ　　ＡＮＤ　　Ｂ）の入力Ａのみが
正である評価サイクル中発生する。入力Ａを表現するト
ランジスターのオンは、部分的に荷電ノードを放電させ
る。別の源は、論理網の非関連信号の状態変化に対す、
る荷電ノードの容量結合であり、これらの変化は「容量
性キック」を提供する。第３の小さな源は荷電ノードか
らの接合漏れである。

部分的放電問題を回避する試行において、４つの方法が
使用された。第１の方法は、前記の参照においてＧ　ｏ
ｎｃａ　１ｖａｓとｄｅ　　Ｍａｎによって提案された
ものであり、そして第３図において図示される。

ｐチャネル・トランジスタ３０により前充電された回路
を参照すると、回路は、荷電ノードへのバイアス電流源
として、そのゲートがＶ。に結合された弱い１２のｐチ
ャネル・トランジスタ３１を使用する。トランジスター
は、典を的に、弱いトランジスタが長い通電チャネルを
必要とするために、領域が極めて大きい。第２のトラン
ジスターを流れる電流は、ＶＤ、）−ｖｏに正比例し、
かつｐチャネル・トランジスタのしきい電圧に依存する
。

ｐチャネル論理網を含む第２図の各回路において、弱い
ｎチャネル・トランジスタが、類似の小パイテス電流を
生成するために使用される。いずれの状況においても、
「弱」　トランジスターは、出力状態が電流を流させる
時、パワーが過度にならないほど十分に弱くなければな
らない。そうでなければ、相補的ｐチャネル、ｎチャネ
ル技術を使用することから生ずるパワーの節約が失われ
る。

部分的放電問題を避けるための第２の方法は、第１の方
法における如く、弱い第２トランジスターの使用に関与
するが、そのトランジスタを、ＶＳＳではなく、荷電ノ
ードの反転出力に結合することに関与する。ドミノ論理
に最も適するこの配置は、第４図において図示される。

第２トランジスター３４は、インバーター３５の出力が
低である時、即ち、荷電ノード３６が高である時、オン
にされる。荷電ノード３６が高である時、電流は第２ト
ランジスター３４に流れず、そしてまた、この場合のイ
ンバーター出力は低であるために、それが低である時も
電流は流れない。荷電ノードが、放電を開始し、そして
高と低の間の値を取り始める時のみ、電流は、第２トラ
ンジスター３４を流れる。この回路は、各荷電ノードの
出力においてインバーターを必要とし、そしてこのため
、この機構を使用するＮｏＲＡ回路は、かなり多くの領
域を必要とする。第１の方法に関して、弱い第２のトラ
ンジスターは、長い通電チャネルを有し、そして第１の
方法におけるほど大きな領域ではないが、かなりの領域
を使用する。この方法は、Ｖ　、　　Ｇ　、　　Ｏｋｌ
ｏｂｄｚｉｊａとＲ、Ｋ　、　ＭｏｎｄａｙｓのｒｃＭ
Ｏｓドミノ論理における設計性能トレードオフ」、カス
タム集積回路会議の要録、１．Ｅ。

Ｅ、Ｅ、ｐｐ、３３４−３３７．１９８５年５月、にお
いてさらに十分に議論される。

第３の方法は、論理網の総てのノードが、固有の電圧に
十分に前充電されることを保証するために、特別の荷電
トランジスターの使用に関与する。

特別の荷電トランジスターの効果は、評価サイクル中、
論理網においてｒオンにされた」トランジスターの電圧
放電を回避することである。この概念は、（Ａ　　ＡＮ
Ｄ　　Ｂ　　ＡＮＤ　　Ｃ）を表現する論理網に対して
第５図に図示される。３つの荷電トランジスター４０．
４１．と４２が使用される。この技術の欠点は、特別の
荷電トランジスターに対する要求事項であり、そして領
域の結果的な増大と放電される大静電容量による回路の
低速性である。これは、Ｃ，Ｍ、ＬｅｅとＥ、Ｗ、５ｚ
ｅｔｏの「ジッパ−ＣＭＯＳＪ　、１．Ｅ、Ｅ、Ｅ、回
路と装置、第２巻、ｐｐ、１０−１７．１９８６年、５
月、においてさらに十分に議論される。

第４の方法は、「ジッパ−論理」と呼ばれ、荷電トラン
ジスタを決して完全にはオフにしないという原理に基づ
く。それは、非常に小さい電流がまだ流れる点において
のみ、オフにされる。第６図において図示された回路構
成を使用するこの方法は、弱いバイアス電流トランジス
タのための必要性を除去するが、代わりに、単に高から
低に行かないストローブ（ＳＴ）信号と相補的ストロー
ブ信号を生成する特殊なドライバー回路４５を必要とす
る。クロック信号は、中間電圧に行かなければならない
ために、その信号は、ｖＤＤにハードに駆動され、そし
てそれからｖ、、にハードに駆動される信号よりも低速
である。これは、有効に、中間電圧基準値が生成されな
ければならず、その基準値は、必ず、全論理網に対する
電圧供給よりも高位インピーダンスであるためである。

さらに、クロック電圧が中間値に接近する時、ｎチャネ
ル及びｐチャネル網の両方はオンになり、電流の増大と
なる。前述の論文「ジッパ−ＣＭＯＳＪは、部分的放電
問題をさらに十分に防止する方法を記載する。

問題点を解決するための手段 発明は、１つ以上のセルの評価サイクル中、１つ以上の
動的論理セルの荷電ノードにおいて一般に一定電圧を維
持するための電流調整手段である。

一般に、調整手段は、各動的論理セルのための電界効果
第１トランジスターを具備し、第１トランジスターは、
論理セルの向電トランジスタに並列に伸び、そして電界
効果第２トランジスターによって規定されたバイアス回
路は、論理セルの電圧供給端子の間に抵抗要素と直列に
伸びる。１つ以上の第１トランジスターのゲートは、第
２トランジスターのゲートに結合され、かつ第２トラン
ジスターと抵抗要素の間に位置付けられた中間ノードに
結合される。１つ以上の第１トランジスターとバイアス
回路は、動的論理セルを具現する集積論理回路の統合部
分として形成される。この配置において、各第１トラン
ジスターの次元は、各第１トランジスターが、第２トラ
ンジスターに関して選択電流比を有する如く、選択され
る。第２トランジスターを流れる電流量は、バイアス回
路のために選択された抵抗要素のサイズによって決定さ
れる。

一つの配置において、第１及び第２トランジスターは、
ｐチャネル・トランジスターであり、各々は、その第２
入力がより正の電圧供給端子に結合される。別の配置に
おいて、第１及び第２トランジスターは、ｎチャネル・
トランジスターであり、各々は、その第２入力がより負
の電圧供給端子に結合される。抵抗要素は、抵抗器又は
ダイオードである。それはまた、直列に結合された電界
効果第３及び第４トランジスターを含み、第３トランジ
スターは、中間ノードと中央ノードの間に伸び、そして
第４トランジスターは、中央ノードと電圧供給端子の間
に伸びる。第３及び第４トランジスターのゲートは、両
方共、中央ノードに結合される。そのような配置におい
て、第１及び第２トランジスターがｐチャネル・トラン
ジスターである時、第３トランジスターはｐチャネル・
トランジスタであり、そして第４トランジスターはｎチ
ャネル・トランジスタである。これに反して、第１及び
第２トランジスターがｎチャネル・トランジスターであ
るならば、第３トランジスターはｎチャネル・トランジ
スタであり、そして第４トランジスターはｐチャネル・
トランジスタである。

発明の一層の形式は、動的論理セル・アセンブリであり
、各論理セルからの論理出力が、ストリングにおける次
の論理セルへの論理入力である如く、結合された動的論
理セルのストリングを含む。

ストリングに沿った論理セルの各第２セルは、ｐチャネ
ル・トランジスターを使用するバイアス電流調整手段を
使用することにより、論理セル・アセンブリの電圧供給
のより正の端子から前充電される。ストリングに沿った
他の論理セルの各々は、ｎチャネル・トランジスターを
使用するバイアス電流調整手段を利用することにより、
論理セル・アセンブリの電圧供給のより負の端子から前
充電される。この配置において、ｐチャネル・トランジ
スタとｎチャネル・トランジスタの間に位置付けられた
抵抗要素によって形成された単一バイアス回路が、供給
電圧の端子間に結合される。バイアス回路ｐチャネル・
トランジスタのゲートは、ｐチャネル第１トランジスタ
ーの各々のゲートに結合され、そしてバイアス回路ｎチ
ャネル・トランジスタのゲートは、ｎチャネル第１トラ
ンジスターの各々のゲートに結合される。発明のこの一
層の形式において、抵抗要素は、前述の形式の任意のも
のを取る。発明は、さらに添付の図面を使用して、幾つ
かの好ましい実施態様により、さらに十分に記載される
。

実施例 第７図を参照すると、小さいｐチャネル・トランジスタ
５０は、先行技術において記載されたものに類似した方
法により、ｐチャネル荷電トランジスタ５１と並列に伸
びる。トランジスター５０に対応する物理的構造を有す
るトランジスター５２は、一般に５３で指定されたバイ
アス回路に位置する。ＣＭＯＳ集積回路において、トラ
ンジスター５０と５２は、同−九理により生産され、そ
して２つのトランジスターを流れる電流の比は、それら
のチャネル次元に対して選ばれた値によって固定される
。トランジスター５２は、抵抗要素５４に直列に結合さ
れ、第７図において基準電流（■□、）源として示され
る。トランジスター・　　５０のゲートにおける電圧は
、トランジスター５２のゲートにおける電圧と同一であ
り、この電圧は、それ自身は、トランジスター５２と抵
抗要素５４の間に位置する中間ノード５５における電圧
と同一である。抵抗要素５４は、バイアス回路５３に所
望電流を生成するように選択される。その電流とトラン
ジスター５０と５２の間のチャネル次元の比は、トラン
ジスター５０のドレインとソースの間に荷電ノード５６
に流れる電流を決定する。

第８図と第９図は、抵抗要素の実現のための２つの手段
を示す。第８図において、抵抗器６０が使用される。第
９図において、ｐチャネル・トランジスタ６１とｎチャ
ネル・トランジスタ６２は、抵抗要素を形成するＩ；め
に、直列に結合される。

抵抗要素としてダイオードを使用することも、また可能
である。

第７図におけるバイアス・トランジスタ５０のゲートに
おけるバイアス電圧（ＶｉｓｔＡｓ）はまた、直列の類
似なバイアス・トランジスタを制御するために使用され
る。言い替えれば、同一バイアス回路は、直列の論理回
路にＶＩＩＡＩを提供するために使用される。ＶＩＩＩ
ＡＳにおける静電容量が多ければ多いほど、それは安定
になるために、ファンアウトにおいて制限はない。「ジ
ッパ−論理」によって必要とされた如く、特殊なりａツ
ク信号は、必要とされない。

ｐチャネル荷電トランジスタは、１つの電圧バイアス回
路のｖｉｓＡｓに結合され、そしてｎチ〜ヤネル荷電ト
ランジスターは、第２電圧バイアス回路のＶＩＩＩＡＳ
に結合されるために、この技術は、容易に無競合論理に
適合される。単一バイアス回路から両バイアス電圧を獲
得することが、可能である。

第１０図と第１１図に示されたバイアス回路は、各々、
２つのバイアス電圧を提供する。第１Ｏ図における回路
は、ｐチャネル・トランジスタ６６とｎチャネル・トラ
ンジスタ６７の間に位置する抵抗器６５を使用するが、
第１１図における回路は、抵抗要素として直列結合され
たｐチャネル・トランジスタ６８とｎチャネル・トラン
ジスタ６９を使用する。

バイアス・トランジスタ（第７図におけるトランジスタ
ー５０の如く）は、最小サイズであるために、それは、
あったとしても非常に小さな余分の静電容量を結合され
た荷電ノードに追加する。

バイアス・トランジスタの設計は、前述の電圧低下問題
に対処するために十分な電流を提供するために容易に修
正される。必要とされるバイアス・トランジスタ電流は
、関連論理網の論理による。

発明の詳細な説明において、技術は主にＣＭＯ５回路構
成を参照したが、それは同様にＮＭＯＳ（デプレション
形トランジスター）技術に対し適用可能であり、そして
また多分ガリウムひ素技術にも適用可能である。

バイアス電圧（Ｖ　Ｂ　＋□）は、種々のモードの動作
に容易に適合される。例えば、低電流が、待機モードに
おいてバイアス・トランジスターに流される。バイアス
・トランジスターの存在はまた、論理回路をクロック信
号の不在において動作可能にする。そのような配置は、
Ｄ　ａｖｉｄ　　Ｔ　ａｙｌｏｒによって、プログラマ
ブル性能論理、セミカスタム代案、ＶＬＳＩ設計、ｐｐ
、４６−５２．１９８５年１月、において開示されたも
のに類似する。

そのような配置において、ｎチャネル論理網がなお使用
され、クロック入力は、ｐチャネル荷電トランジスター
がオフにされる如く、連続高レベルに置かれる。また、
ｐチャネル論理網がなお使用され、クロック入力は、ｎ
チャネル荷電トランジスタがオフにされる如く、連続低
レベルに置かれる。両方の場合において、電流は、それ
ぞれのバイアス・トランジスターを流れる。しかし、そ
のような静的な動作は、より多くのパワーを消費し、そ
して動的動作よりも低速である。

記載された電流ミラー・バイアス荷電論理は、プログラ
マブル論理アレイ回路に対して特に都合が良いと考えら
れる。

本発明の主なる特徴及び態様は以下のとおりである。

１．１つ以上のセルの評価サイクル中、１つ以上の動的
論理セルの荷電ノードにおいて一般に一定電圧を維持す
るための電流調整手段において、（ａ）各動的論理セル
のだめの電界効果第１トランジスタ（５０）であり、各
第１トランジスタは、第１及び第２入力の間に結合され
たチャネルと、ゲート入力とを有し、ゲート入力におけ
る電圧レベルは、それぞれの第１トランジスタ（５０）
の第１及び第２入力の間に流れる電流量を決定し、各第
１トランジスタ（５０）の第１入力は、それぞれの動的
論理セルの荷電ノード（５６）に結合され、各第１トラ
ンジスタの第２入力は、論理セルの電圧供給の端子の一
方に結合される電界効果第１トランジスタ（５０）と、 （ｂ）中間ノード（５５）により抵抗要素（５４）と直
列に結合された電界効果第２トランジスタ（５２）を含
むバイアス回路（５３）であり、第２トランジスタは、
第１及び第２入力の間に結合されたチャネルと、ゲート
入力とを有し、ゲート入力における電圧レベルは、第２
トランジスタ（５２）の第１及び第２入力の間に流れる
電流量を決定し、第２トランジスタ（５２）の第１入力
は、バイアス回路（５３）の中間ノード（５５）に結合
され、第２トランジスタ（５２）の第２入力は、電圧供
給の端子の一方に結合され、抵抗要素（５４）は、第１
及び第２入力を有し、抵抗要素（５４）の第１入力は、
中間ノード（５５）に結合され、抵抗要素（５４）のＭ
２入力は、電圧供給の端子の他方に結合され、各第１ト
ランジスタ（５０）のゲート入力は、第２トランジスタ
（５２）のゲート入力と、バイアス回路（５３）の中間
ノード（５５）とに結合され、１つ以上の第１トランジ
スタ（５０）とバイアス回路（５３）は、動的論理セル
を具現する集積論理回路の統合部分として形成されるバ
イアス回路（５３）とを具備し、これにより各第１トラ
ンジスタ（５０）の次元は、各第１トランジスタ（５０
）が、第２トランジスタ（５２）に関して選択電流比を
有する如く、選択され、そして第２トランジスタ（５２
）を流れる電流量は、バイアス回路（５３）に対して選
択された抵抗要素（５４）のサイズによって決定される
電流調整手段。

２．１つ以上の第１トランジスタ（５０）と第２トラン
ジスタ（５２）が、ｐチャネル・トランジスタ（５０）
であり、この場合電圧供給は、供給の端子の一方が、供
給の端子の他方よりもより正である如く、電流調整手段
に結合される上記ｌに記載の電流調整手段。

３．１つ以上の第１トランジスタ（５０）と第２トラン
ジスタ（５２）が、ｎチャネル・トランジスタ（５０）
であり、この場合電圧供給は、供給の端子の一方が、供
給の端子の他方よりもより負である如く、電流調整手段
に結合される上記ｌに記載の電流調整手段。

４、抵抗要素（５４）が、抵抗器（６０）である上記１
．２又は３に記載の電流調整手段。

５、抵抗要素が、ダイオードである上記１，２又は３に
記載の電流調整手段。

６、抵抗要素が、電界効果第３トランジスタ（６１）と
電界効果第４トランジスタ（６２）の直列結合から形成
され、各々、第１及び第２入力の間に結合されたチャネ
ルと、ゲート入力とを有し、各ゲート入力における電圧
レベルは、それぞれのトランジスタの第１及び第２入力
の間に流れる電流量を決定し、第３トランジスタ（６１
）は、中間ノードに結合された第１入力と、中央ノード
に結合された第２入力とを有し、第４トランジスタ（６
２）は、中央ノードに結合された第１入力と、電圧供給
の端子の他方に結合された第２入力とを有し、この場合
第３（６１）及び第４（６２）トランジスタの両方のゲ
ート入力は、中央ノードに結合される上記ｌに記載の電
流調整手段。

７．１つ以上の第１トランジスタと第２及び第３トラン
ジスタが、ｐチャネル・トランジスタであり、この場合
第４トランジスタが、ｎチャネル・トランジスタであり
、そして電圧供給が、供給の端子の一方が、供給の端子
の他方よりもより正である如く、電流調整手段に結合さ
れる上記６に記載の電流調整手段。

８．１つ以上の第１トランジスタと第２及び第３トラン
ジスタが、ｎチャネル・トランジスタであり、この場合
第４トランジスタが、ｐチャネル・トランジスタであり
、そして電圧供給が、供給の端子の一方が、供給の端子
の他方よりもより負である如く、電流調整手段に結合さ
れる上記６に記載の電流調整手段。

９、各論理セルからの論理出力が、ストリングにおける
次の論理セルへの論理入力である如く、結合された動的
論理セルのストリングを含む動的論理セル・アセンブリ
において、ストリングに沿った論理セルの各第２セルが
、論理セル・アセンブリの電圧供給のより正の端子から
前充電され、そして論理セルは、上記２における如く、
第１バイアス電流調整手段に関連し、この場合ストリン
グに沿った他の論理セルの各々は、電圧供給のより負の
端子から前充電され、そして論理セルは、上記３におけ
る如く、第２゛バイアス電流調整手段に関連し、そして
この場合第１及び第２バイアス電流調整手段のバイアス
回路は、２つの第２トランジスタ（６６，６７）と、２
つの第２トランジスタ（６６，６７）の間に位置する共
通抵抗要素（６５）とを通って電流が直列に流れる単一
電流バスを形成するために、直列に結合される動的論理
セル・アセンブリ。

１０、少なくとも１つの動的論理セルとバイアス回路と
を含む動的論理回路において、各動的論理セルは、第１
供給電圧とそれぞれの論理網の荷電ノードとの間に伸び
るチャネルを有する第１電界効果トランジスタ（５１）
と、第２供給電圧とそれぞれの論理網の間に伸びるチャ
ネルを有する第２電界効果トランジスタとを含み、第１
及び第２トランジスタの各々のゲートは、クロック動作
入力信号に結合され、バイアス回路は、各動的論環セル
のための第３電界効果トランジスタ（５０）と、第４電
界効果トランジスタ（５２）と、抵抗要素（５４）とを
含み、各動的論理セルにおける第３トランジスタ（５０
）のチャネルは、第１供給電圧とそれぞれの論理網の荷
電ノードの間に伸び、第３トランジスタ（５０）の各々
のゲートは、第４トランジスタ（５２）のゲートに結合
され、第４トランジスタ（５２）のチャネルは、第１供
給電圧と中間ノード（５５）の間に伸び、抵抗要素（５
４）は、中間ノード（５５）と第２供給電圧の間に伸び
、第４トランジスタ（５２）のゲートは、中間ノード（
５５）に結合され、これによりトランジスタの総てと抵
抗要素（５４）は、集積論理回路の統合部分として形成
され、そして電流が、第３トランジスタ（５０）と第４
トランジスタ（５２）の各々に対して選択された相対次
元と、抵抗要素（５４）に対して選択された抵抗値とに
よって決定された定常率において、第１供給電圧から論
理網の荷電ノードに流れる動的論理回路。

１１、第１及び第３トランジスタの各々と、第４トラン
ジスタが、ｐチャネル・トランジスタであり、この場合
第２トランジスタの各々が、ｎチャネル・トランジスタ
であり、そして第１供給電圧が、第２供給電圧よりもよ
り正である上記ｌＯに記載の動的論理回路。

１２、第１及び第３トランジスタの各々と、第４トラン
ジスタが、ｎチャネル・トランジスタであり、この場合
第２トランジスタの各々が、ｐチャネル・トランジスタ
であり、そして第１供給電圧が、第２供給電圧よりもよ
り負である上記ｌＯに記載の動的論理回路。

１３、抵抗要素が、抵抗器（６０）を含む上記ｌＯに記
載の動的論理回路。

１４、抵抗要素が、ダイオードを含む上記ｌＯに記載の
動的論理回路。

１５、抵抗要素が、直列に結合されたチャネルを有する
第５（６１）及び第６（６２）電界効果トランジスタを
含み、第５（６１）及び第６（６２））ランジスタの各
々のゲートは、−緒に、かつトランジスタのチャネルの
間の結合点に結合され、第５トランジスタ（６１）は、
ｐチャーネル・トランジスタであり、そして第６トラン
ジスタ（６２）は、ｎチャネル・トランジスタである上
記１１に記載の動的論理回路。

１６、抵抗要素が、直列に結合されンこチャネルを存す
る第５及び第６電界効果トランジスタを含み、第５及び
第６トランジスタの各々のゲートは、−緒に、かつトラ
ンジスタのチャネルの間の結合点に結合され、第５トラ
ンジスタは、ｎチャネル・トランジスタであり、そして
第６トランジスタは、ｐチャネル・トランジスタである
上記１２に記載の動的論理回路。

１７、動的論理セルの第１形式の少なくとも１つと、動
的論理セルの第２形式の少なくとも１つを含み、そして
またバイアス回路を含む動的論理回路において、動的論
理セルの第１形式の各々は、　・第１供給電圧とそれぞ
れの論理網の荷電ノード（５６）の間に伸びるチャネル
を有する第１電界効果トランジスタ（５１）と、第２供
給電圧とそれぞれの論理網の間に伸びるチャネルを有す
る第２電界効果トランジスタとを含み、第１及び第２ト
ランジスタの各々のゲートは、第１クロック動作入力信
号に結合され、動的論理セルの第２形式の各々は、第２
供給電圧とそれぞれの論理網の荷電ノードの間に伸びる
チャネルを有する電界効果第３トランジスタと、第１供
給電圧とそれぞれの論理網の間の伸びるチャネルを有す
る第４電界効果トランジスタとを含み、第３及び第４ト
ランジスタの各々のゲートは、第２クロック動作入力信
号に結合され、バイアス回路は、動的論理セルの第１形
式の各々のための第５電界効果トランジスタ（５０）と
、動的論理セルの第２形式の各々のための第６電界効果
トランジスタとを含み、動的論理セルの各第１形式にお
ける第５トランジスタのチャネルは、第１供給電圧とそ
れぞれの論理網の荷電ノードの間に伸び、動的論理セル
の各第２形式における第６トランジスタのチャネルは、
第２供給電圧とそれぞれの論理網の荷電ノードの間に伸
び、バイアス回路はまた、第７（６６）及び第８（６７
）電界効果トランジスタと、抵抗要素（６５）とを含み
、第７トランジスタ（６６）のチャネルは、第１供給電
圧と第１中間ノードの間に結合され、第８トランジスタ
（６７）のチャネルは、第２供給電圧と第２中間ノード
の間に結合され、抵抗要素（６５）は、第！及び第２中
間ノードの間に伸び、第５トランジスタ（５０）の各々
のゲートは、第７トランジスタ（６６）のゲートと第１
中間ノードに結合され、第６トランジスタの各々のゲー
トは、第８トランジスタ（６７）と第２巾間ノードに結
合され、これによりトランジスタの総てと抵抗要素（６
５）は、集積論理回路の統合部分として形成され、そし
て電流が、抵抗要素（６５）に対して選択された抵抗値
と、第５トランジスタ（５０）と第７トランジスタ（６
６）の各々に対して選択された相対次元とによって決定
された定常率において、第１供給電圧から第１形式の論
理セルの論理網の荷電ノードに流れ、そして電流は、抵
抗要素（６５）に対して選択された抵抗値と、第６トラ
ンジスタと第８トランジスタ（６７）の各々に対して選
択された相対次元とによって決定された定常率において
、第２供給電圧から論理セルの第２形式の論理セルの論
理網の荷電ノードに流れる動的論理回路。

【図面の簡単な説明】

８１図は、ドミノ論理回路の図。 第２図は、無競合論理回路の図。 第３図は、パワー・レールによって制御されるバイアス
電流供給源を有するドミノ論理回路の図。 第４図は、荷電ノードの論理出力によって制御されるバ
イアス電流供給源を有するドミノ論理回路の図。 第５図は、論理網の各ノードがそれ自身結合された荷電
トランジスタを有するドミノ論理回路の図。 第６図は、荷電トランジスターが完全にオフにならない
ジッパ−論理回路構成の図。 第７図は、電流ミラーによって制御されたバイアス電流
供給源を有する回路の図。 第８図は、ｐチャネル荷電トランジスタを有する論理回
路の荷電ノードへのバイアス電流を制御するために、電
流ミラーとして使用される第１形式のバアイス回路の図
。 第９図は、ｎチャネル荷電トランジスタを有する論理回
路の荷電ノードへのバイアス電流を制御するために、電
流ミラーとして使用される第２形式のバアイス回路の図
。 第１Ｏ図は、ｎチャネル又はｐチャネルのいづれかの荷
電トランジスタを有する論理回路の荷電ノードへのバイ
アス電流を制御するために、電流ミラーとして使用され
る第３形式のバアイス回路の図。 第１１図は、ｎチャネル又はｐチャネルのいづれかの荷
電トランジスタを有する論理回路の荷電ノードへのバイ
アス電流を制御するために、電流ミラーとして使用され
る第４形式のバアイス回路の図。 ５０・・・・・電界効果第１トランジスタ５２・・・・
・電界効果第２トランジスタ５３・・・・・バイアス回
路 ５４・・・・・抵抗要素 ５５・・・・・中間ノード ５６・・・・・荷電ノ〒ド ロ５・・・・・抵抗要素

Claims (1)

1. 【特許請求の範囲】 １、１つ以上のセルの評価サイクル中、１つ以上の動的
   論理セルの荷電ノードにおいて略一定電圧を維持するた
   めの電流調整手段において、（ａ）各動的論理セルのた
   めの電界効果第１トランジスタであり、各第１トランジ
   スタは、第１及び第２入力の間に結合されたチャネルと
   、ゲート入力とを有し、ゲート入力における電圧レベル
   は、それぞれの第１トランジスタの第１及び第２入力の
   間に流れる電流量を決定し、各第１トランジスタの第１
   入力は、それぞれの動的論理セルの荷電ノードに結合さ
   れ、各第１トランジスタの第２入力は、論理セルの電圧
   供給の端子の一方に結合される電界効果第１トランジス
   タと、 （ｂ）中間ノードにより抵抗要素と直列に結合された電
   界効果第２トランジスタを含むバイアス回路であり、第
   ２トランジスタは、第１及び第２入力の間に結合された
   チャネルと、ゲート入力とを有し、ゲート入力における
   電圧レベルは、第２トランジスタの第１及び第２入力の
   間に流れる電流量を決定し、第２トランジスタの第１入
   力は、バイアス回路の中間ノードに結合され、第２トラ
   ンジスタの第２入力は、電圧供給の端子の一方に結合さ
   れ、抵抗要素は、第１及び第２入力を有し、抵抗要素の
   第１入力は、中間ノードに結合され、抵抗要素の第２入
   力は、電圧供給の端子の他方に結合され、各第１トラン
   ジスタのゲート入力は、第２トランジスタのゲート入力
   と、バイアス回路の中間ノードとに結合され、１つ以上
   の第１トランジスタとバイアス回路は、動的論理セルを
   具現する集積論理回路の統合部分として形成されるバイ
   アス回路とを具備し、これにより各第１トランジスタの
   次元は、各第１トランジスタが、第２トランジスタに関
   して選択電流比を有する如く、選択され、そして第２ト
   ランジスタを流れる電流量は、バイアス回路に対して選
   択された抵抗要素のサイズによって決定されることを特
   徴とする電流調整手段。 ２、各論理セルからの論理出力が、ストリングにおける
   次の論理セルへの論理入力である如く、結合された動的
   論理セルのストリングを含む動的論理セル・アセンブリ
   であって、ストリングに沿った論理セルの各第２セルが
   、論理セル・アセンブリの電圧供給のより正の端子から
   前充電され、そして論理セルは、１つ以上の第１トラン
   ジスタと第２トランジスタが、ｐチャネル・トランジス
   タであり、この場合電圧供給は、供給の端子の一方が、
   供給の端子の他方よりもより正である如く、電流調整手
   段に結合される請求項１に記載の電流調整手段である第
   １バイアス電流調整手段に関連し、ストリングに沿った
   他の論理セルの各々は、電圧供給のより負の端子から前
   充電され、そして論理セルは、１つ以上の第１トランジ
   スタと第２トランジスタが、ｎチャネル・トランジスタ
   であり、この場合電圧供給は、供給の端子の一方が、供
   給の端子の他方よりもより負である如く、電流調整手段
   に結合される請求項上記１に記載の電流調整手段である
   第２バイアス電流調整手段に関連し、そしてこの場合第
   １及び第２バイアス電流調整手段のバイアス回路は、２
   つの第２トランジスタと、２つの第２トランジスタの間
   に位置する共通抵抗要素とを通って電流が直列に流れる
   単一電流パスを形成するように、直列に結合されること
   を特徴とする動的論理セル・アセンブリ。 ３、少なくとも１つの動的論理セルとバイアス回路とを
   含む動的論理回路において、各動的論理セルは、第１供
   給電圧とそれぞれの論理網の荷電ノードとの間に伸びる
   チャネルを有する第１電界効果トランジスタと、第２供
   給電圧とそれぞれの論理網の間に伸びるチャネルを有す
   る第２電界効果トランジスタとを含み、第１及び第２ト
   ランジスタの各々のゲートは、クロック動作入力信号に
   結合され、バイアス回路は、各動的論理セルのための第
   ３電界効果トランジスタと、第４電界効果トランジスタ
   と、抵抗要素とを含み、各動的論理セルにおける第３ト
   ランジスタのチャネルは、第１供給電圧とそれぞれの論
   理網の荷電ノードの間に伸び、第３トランジスタの各々
   のゲートは、第４トランジスタのゲートに結合され、第
   ４トランジスタのチャネルは、第１供給電圧と中間ノー
   ドの間に伸び、抵抗要素は、中間ノードと第２供給電圧
   の間に伸び、第４トランジスタのゲートは、中間ノード
   に結合され、これによりトランジスタの総てと抵抗要素
   は、集積論理回路の統合部分として形成され、そして電
   流が、第３トランジスタと第４トランジスタの各々に対
   して選択された相対次元と、抵抗要素に対して選択され
   た抵抗値とによって決定された定常率において、第１供
   給電圧から論理網の荷電ノードに流れることを特徴とす
   る動的論理回路。 ４、動的論理セルの第１形式の少なくとも１つと、動的
   論理セルの第２形式の少なくとも１つを含み、そしてま
   たバイアス回路を含む動的論理回路において、動的論理
   セルの第１形式の各々は、第１供給電圧とそれぞれの論
   理網の荷電ノードの間に伸びるチャネルを有する第１電
   界効果トランジスタと、第２供給電圧とそれぞれの論理
   網の間に伸びるチャネルを有する第２電界効果トランジ
   スタとを含み、第１及び第２トランジスタの各々のゲー
   トは、第１クロック動作入力信号に結合され、動的論理
   セルの第２形式の各々は、第２供給電圧とそれぞれの論
   理網の荷電ノードの間に伸びるチャネルを有する電界効
   果第３トランジスタと、第１供給電圧とそれぞれの論理
   網の間の伸びるチャネルを有する第４電界効果トランジ
   スタとを含み、第３及び第４トランジスタの各々のゲー
   トは、第２クロック動作入力信号に結合され、バイアス
   回路は、動的論理セルの第１形式の各々のための第５電
   界効果トランジスタと、動的論理セルの第２形式の各々
   のための第６電界効果トランジスタとを含み、動的論理
   セルの各第１形式における第５トランジスタのチャネル
   は、第１供給電圧とそれぞれの論理網の荷電ノードの間
   に伸び、動的論理セルの各第２形式における第６トラン
   ジスタのチャネルは、第２供給電圧とそれぞれの論理網
   の荷電ノードの間に伸び、バイアス回路はまた、第７及
   び第８電界効果トランジスタと、抵抗要素とを含み、第
   ７トランジスタのチャネルは、第１供給電圧と第１中間
   ノードの間に結合され、第８トランジスタのチャネルは
   、第２供給電圧と第２中間ノードの間に結合され、抵抗
   要素は、第１及び第２中間ノードの間に伸び、第５トラ
   ンジスタの各々のゲートは、第７トランジスタのゲート
   と第１中間ノードに結合され、第６トランジスタの各々
   のゲートは、第８トランジスタと第２中間ノードに結合
   され、これによりトランジスタの総てと抵抗要素は、集
   積論理回路の統合部分として形成され、そして電流が、
   抵抗要素に対して選択された抵抗値と、第５トランジス
   タと第７トランジスタの各々に対して選択された相対次
   元とによって決定された定常率において、第１供給電圧
   から第１形式の論理セルの論理網の荷電ノードに流れ、
   そして電流は、抵抗要素に対して選択された抵抗値と、
   第６トランジスタと第８トランジスタの各々に対して選
   択された相対次元とによって決定された定常率において
   、第２供給電圧から論理セルの第２形式の論理セルの論
   理網の荷電ノードに流れることを特徴とする動的論理回
   路。