JPS63175521A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するものであり、
例えば、複数段のプリチャージ式論理回路により構成さ
れるドミノ回路を含む半導体集積回路装置に利用して有
効な技術に関するものである。

〔従来の技術〕

１相のクロック信号により動作するプリチャージ式論理
回路については、例えば特開昭５４−８９５５８号公報
に記載されている。

本願発明者等は、上記に記載されるプリチャージ式論理
回路の論理ブロックと回路の接地電位との間に設けられ
るスイッチＭＯＳ　Ｆ　ＥＴを省略することで、第４図
に示すようなドミノ回路を開発した。

第４図において、各プリチャージ式論理回路は、例えば
記憶ノードｎ１の負荷容量とされる出力インバータ回路
Ｎ１の入力容量Ｃｇｌをクロック信号φのロウレベルに
おいてチャージするＰチャンネル型のプリチャージＭＯ
Ｓ　Ｆ　ＥＴＱ　１と、記憶ノードｎ１と回路の接地電
位との間に設けられ論理ブロック回路ＬＢＩを構成する
直並列接続された複数のＮチャンネルＭＯＳＦＥＴＱ３
〜Ｑ７及び記憶ノードの電位を後段のプリチャージ式論
理回路に伝達する出力インバータ回路Ｎ１により構成さ
れる。上記同様な回路は多段接続され、いわゆるドミノ
回路を形成する。

これらのプリチャージ式論理回路では、クロック信号φ
がロウレベルであるときに、記憶ノードｎ１の負荷容量
のプリチャージ動作が行われる。

すなわち、クロック信号φがロウレベルになることでプ
リチャージＭＯＳ　Ｆ　ＥＴＱ　１がオン状態となり、
記憶ノードｎ１の負荷容量Ｃｇｌが電源電圧Ｖｃｃのよ
うなハイレベルにプリチャージされる。

クロック信号φがハイレベルになると、プリチャージＭ
ＯＳＦＥＴＱＩはオフ状態となる。このとき、論理ブロ
ック回路ＬＢＩの論理条件が成立し、例えば前段から送
られる論理入力信号ａ　−ｅの組み合わせによってＭＯ
ＳＦＥＴＱ３又はＱ４がオン状態とされ同時にＭＯＳＦ
ＥＴＱ５ないしＱ７のいずれか１つがオン状態にされた
場合にディスチャージ経路が形成され、記憶ノードｎ１
の負荷容量のハイレベルが回路の接地電位のようなロウ
レベルにディスチャージされる。

このように、クロック信号φΦロウレベルにおいてプリ
チャージＭＯＳＦＥＴＱＩがオン状態とされ、クロック
信号のハイレベルにおいて論理入力信号の組み合わせに
従ワてディスチャージ経路が選択的に形成されることで
、記憶ノードｎ１のプリチャージ動作とディスチャージ
動作が交互に繰り返され、それぞれの論理入力信号に従
った論理演算が各段のプリチャージ式論理回路で行われ
る。また、このようなプリチャージ式論理回路を複数段
接続することで、高速論理演算可能なドミノ回路が構成
される。

〔発明が解決しようとする問題点〕

ところが、このようなドミノ回路には次に示す問題点が
残されていることが、本願発明者等によって明らかにな
った。すなわち、記憶ノードｎ１のプリチャージ動作や
ディスチャージ動作において、論理ブロックＬＢＩを構
成するＭＯＳＦＥＴやインバータ回路Ｎ１を構成するＭ
ＯＳＦＥＴなどのコンダクタンス等の特性に従って伝達
遅延が生じる。このため、次段の論理ブロックＬＢ２に
入力される論理入力信号ｆ−ｈは、第５図のタイミング
図に示されるように、クロック信号φに対して時間ｔ１
又はｔ２だけ遅れて変化する。したがって、クロック信
号φを前段及び後段のプリチャージＭＯＳＦＥＴにその
まま入力した場合、プリチャージ開始時点において貫通
電流Ｉｐが流れてしまう。つまり、論理入力信号の論理
条件が成立し論理ブロックＬＢ２によるディスチャージ
経路が形成された後、クロック信号φがロウレベルとな
ると、プリチャージＭＯ５ＦＥＴＱ２がオン状態になる
。このとき、論理入力信号が遅延することによって論理
ブロックＬＢ２によるディスチャージ経路が遅延時間ｔ
２の間開時に形成され、貫通電流１ｐが流れるものであ
る。

これに対処するため、前段のプリチャージ式論理回路と
後段のプリチャージ式論理回路の間に遅延回路を設け、
第５図に点線で示されるように、その設定時間Ｔｄだけ
クロック信号φを遅延させることで、論理入力信号の遅
延をカバーすることが考えられる。ところが、この方法
を採った場合、プロセスバラツキによる遅延時間ｔ２の
変化を充分カバーする必要があり、遅延回路による遅延
時間Ｔｄを比較的大きくしなくてはならない。このため
、逆にプリチャージの終了時点において貫通電流１ｐが
流れてしまう。すなわち、後段のプリチャージ式論理回
路に供給される遅延クロック信号がまだロウレベルであ
りプリチャージＭＯ５ＦＥＴＱ２がオン状態である時に
、論理入力信号が先に変化する。このとき、論理入力信
号の論理条件が成立していると、論理ブロックＬＢ２に
よるディスチャージ経路が同時に形成され、貫通電流ｒ
ｐが流れてしまうものである。このため、各プリチャー
ジ式論理回路において不所望な電力消費を生しるととも
に、パルス状の貫通電流が流れることによって電源雑音
が発生し、場合によってはＣＭＯ３（相補型ＭＯＳＦＥ
Ｔ）回路のラフチアツブを招くおそれがある。また、プ
リチャージ式論理回路の動作速度が律則されるクロック
信号φの立ち上がりすなわちプリチャージが終了し論理
演算が開始されるタイミングが時間Ｔｄだけ遅延される
ため、プリチャージ式論理回路としての高速化が妨げら
れるものである。

この発明の目的は、貫通電流を防止し、低消費電力化を
図った高速のドミノ回路を含む半導体集積回路装置を提
供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ドミノ回路を構成する複数段のプリチャージ
式論理回路の各段のクロック入力端子の間に、直列形態
の偶数個のＣＭＯＳインバータ回路からなる遅延回路を
設け、それぞれのＣＭＯＳインバータ回路を構成するＰ
チャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴ
の一方が他方に比較して順に交互に大きなコンダクタン
スを持つようにすることで、クロック信号のプリチャー
ジが行われるレベルへの変化だけを選択的に遅延させる
ものである。

（作　　用） 上記した手段によれば、論理ブロック回路又は出力イン
バータ回路を構成するＭＯＳＦＥＴの特性に従って後段
の論理入力信号に遅延が生じても、後段のプリチャージ
式論理回路において論理ブロック回路によるディスチャ
ージ経路とプリチャージＭＯ５ＦＥＴによるプリチャー
ジ経路が同時に形成されることがない。また、クロック
信号の他方のレベルへの変化は遅延時間が少ないため、
論理演算動作の開始タイミングが遅延される時間は少な
い。したがって、出力インバータ回路の貫通電流を防止
し、低消費電力化を図った高速のドミノ回路を実現でき
る。

〔実施例〕

第１図には、この発明が通用されたドミノ回路の一実施
例を示す回路図が示されている。同図の各回路素子は、
公知のＣＭ　ＯＳ集積回路の製造技術によって、特に制
限されないが、単結晶Ｎ型シリコンのような１ｌｌｌａ
の半導体基板上において形成される。以下の図において
、チャンネル（バックゲート）部に矢印が付加されたＭ
ＯＳ　Ｆ　ＥＴはＰチャンネル型であり、矢印のないＮ
チャンネルＭＯＳＦＥＴと区別される。

ＰチャンネルＭＯＳＦＥＴは、このような半導体基板表
面に形成されたソース領域、ドレイン領域及びソース領
域とドレイン領域との間の半導体基板表面に薄い厚さの
ゲート絶縁膜を介して形成されたポリシリコンからなる
ようなゲート電極から構成される。ＮチャンネルＭＯＳ
ＦＥＴは、上記半導体基板表面に形成されたＰ型ウェル
領域に形成される。

この実施例のドミノ回路は、複数段のダイナミック型論
理回路によって構成され、第１図にはそのうちの２段分
のプリチャージ式論理回路ＰＬＩ及びＰＬ２が例示的に
示されている。各段のプリチャージ式論理回路のクロッ
ク入力端子の間には、ＣＭＯＳインバータ回路Ｎ３及び
Ｎ４に代表されるような偶数個のＣＭＯＳインバータ回
路により構成される遅延回路ＤＬがそれぞれ設けられる
。

後述するように、ＣＭＯＳインバータ回ＦＩＩｒＮ３を
構成するＮチャンネルＭＯＳ　Ｆ　ＥＴはＰチャンネル
ＭＯＳＦＥＴに比較して大きなコンダクタンスを持つよ
うに設計され、またＣＭＯＳインバータ回路Ｎ４を構成
するＰチャンネルＭＯＳＦＥＴはＮチャンネルＭＯＳＦ
ＥＴに比較して大きなコンダクタンスを持つように設計
される。これにより、遅延回路ＤＬから出力される遅延
クロック信号φｄは、ハイレベルからロウレベルへの立
ち下がりとができる。

第１図において、前段のプリチャージ式論理回路Ｐ　Ｌ
　１は、出力インバータ回路Ｎ１の入力容量Ｃｇｌをそ
の記憶ノードｎ１の負荷容量とする。

記憶ノードｎ１と回路の電源電圧Ｖｃｃとの間には、そ
のゲートにクロック信号φを受けるＰチャンネル型のプ
リチャージＭＯＳＦＥＴＱＩが設けられる。また、記憶
ノードｎ１と回路の接地電位との間には、Ｎチャンネル
ＭＯ５ＦＥＴＱ３〜Ｑ７からなる論理ブロック回路ＬＢ
Ｉが設けられる。この論理ブロック回路ＬＢＩを構成す
るＭＯ５ＦＥＴＱ３〜Ｑ７のゲートには、論理入力信号
ａ　”−ｅがそれぞれ入力される。これらの論理入力信
号は、それぞれ前段のプリチャージ式論理回路の同様な
論理ブロック回路によって形成され、あるいは一連のド
ミノ回路に対する入力信号として外部からクロック信号
φのハイレベルに同期して入力されるものである。ＭＯ
５ＦＥＴＱ３〜Ｑ７は、それぞれの論理入力信号がハイ
レベルの時オン状態となり、例えばＭＯ５ＦＥＴＱ３あ
るいはＱ４の一方、及びＭＯ５ＦＥＴＱ５〜Ｑ７のいず
れか一つが同時にオン状態となることでディスチャージ
経路を形成する。論理ブロック回路ＬＢＩのディスチャ
ージ経路が形成されることにより、上述のプリチャージ
動作によってハイレベルとされた記憶ノードｎ１の電位
は、回路の接地電位にディスチャージされ、ロウレベル
となる。

第１図のプリチャージ式論理回路ＰＬＩは、クロック信
号φ及び論理入力信号ａ　−ｅにより、次のような論理
演算動作を行う。すなわち、クロック信号φの電圧レベ
ルは所定の周期をもって、ロウレベル及びハイレベルに
変化する。クロック信号φがロウレベルであるとき、プ
リチャージＭＯＳＦＥＴＱＩがオン状態となり、記憶ノ
ードｎ１の負荷容量はプリチャージＭＯ５ＦＥＴＱＩを
介して供給される電源電圧Ｖｃｃによってハイレベルに
プリチャージされる。記憶ノードｎ１のハイレベルの電
位をその入力端子に受けるインバータ回路Ｎｌの出力信
号ｆは、回路の接地電位のようなロウレベルとなる。

次に、クロック信号φがハイレベルになると、プリチャ
ージＭＯ５ＦＥＴＱＩはオフ状態となり、上記プリチャ
ージ動作が停止される。このとき、論理ブロック回路Ｌ
ＢＩに入力される論理入力信号ａ　”−ｅが前述のよう
な所定の論理条件を満足すると、論理ブロック回路ＬＢ
Ｉによるディスチャージ経路が形成されるため、記憶ノ
ードｎ１の負荷容量のハイレベルはディスチャージされ
る。すなわち、論理入力信号ａあるいはｂのいずれか一
つ、及び論理入力信号ｃ　−”−ｅのいずれか一つが同
時にハイレベルであると、ＭＯＳＦＥＴＱ３あるいはＱ
４の一方、及びＭＯＳＦＥＴＱ５〜Ｑ７のいずれか一つ
が同時にオン状態となり、論理ブロックＬＢＩによるデ
ィスチャージ経路が形成される。したがって、記憶ノー
ドｎｌの負荷容量のハイレベルは回路の接地電位にディ
スチャージされる。

これにより、記憶ノードｎ１の電位はロウレベルとなり
、インバータ回路Ｎ１の出力信号ｆはハイレベルとなる
。以上のことから、上記のプリチャージ式論理回路ＰＬ
Ｉの論理出力信号ｆは、論理入力信号ａ　”−ｅに対し
、 ｆ＝　（ａ十ｂ）　　・　（ｃ＋ｄ→−ｅ）の論理式を
満足するものとなる。

このプリチャージ式論理回路Ｐ　Ｌ　ｌの論理出力信号
ｆは、次段のプリチャージ式論理回路ＰＬ２の論理ブロ
ンク回路ＬＢ２に対する論理入力信号の一つとして入力
される。

後段のプリチャージ式論理回路ＰＬ２は、出力インバー
タ回路Ｎ２の入力容量Ｃｇ２をその記憶ノードｎ２の負
荷容量とする。記憶ノードｎ２と回路の電源電圧Ｖｃｃ
との間には、そのゲートに遅延クロック信号φｄを受け
るＰチャンネル型のプリチャージＭＯ５ＦＥＴＱ２が設
けられる。また、記憶ノードｎ２と回路の接地電位との
間には、ＮチャンネルＭＯ５ＦＥＴＱ８〜ＱＩＯからな
る論理ブロックＬＢ２が設けられる。論理ブロックＬＢ
２のＭＯ５ＦＥＴＱ８のゲートには、前述のプリチャー
ジ式論理回路ＰＬＩの論理出力信号ｆが入力される。論
理ブロックＬＢ２の他のＭＯＳＦＥＴＱ９及びＱＬＯの
ゲートには、プリチャージ式論理回路Ｐ　Ｌ　１と同様
な前段のプリチャージ式論理回路によって形成される論
理入力信号ｇ及びｈがそれぞれ入力される。

このプリチャージ式論理回路ＰＬ２は、前述のプリチャ
ージ式論理回路ＰＬＩと同様な動作によっζ、記１．α
ノードｎ２の負荷容量Ｃｇ２のプリチャージ及びディス
チャージを行う。つまり、プリチャージ式論理回路２の
論理出力信号ｊはその論理入力信号ｆ−ｈに対し、 ｊ＝ｆ−ｇ＋ｈ となるような論理回路として作用する。

ところで、プリチャージ式論理回路ＰＬＩのプリチャー
ジＭ　ＯＳ　Ｆ　Ｉ”、　Ｔ　Ｑ　１のゲートとプリチ
ャージ式論理回路ＰＬ２のプリチャージＭＯＳＦＥＴＱ
２のゲートとの間には、遅延回路ＤＬが設けられる。こ
の遅延回路ＤＬは、特に制限されないが、直列接続され
た２＋１１ｉ１のＣＭＯＳインバータ回路Ｎ３及びＮ４
によって構成される。

第２図には、第１図のドミノ回路の遅延回路ＤＬの一実
施例の回路図が示されている。

第２図において、遅延回路ＤＬを構成するＣＭＯＳイン
バータ回路Ｎ３は、ＰチャンネルＭＯ５ＦＥＴＱＩＩ及
びＮチャンネルＭＯＳＦＥＴＱＩ３により構成される。

これらのＭＯ５ＦＥＴＱＩｌ及びＱ１３のゲートは共通
接続され、インバータ回路Ｎ３の入力端子とされる。ま
た、ＭＯＳＦＥＴＱＩＩ及びＱ１３のドレインも同様に
共通接続され、インバータ回路Ｎ３の出力端子とされる
。

ＭＯＳＦＥＴＱＩＩのソースは、回路の電源電圧Ｖｃｃ
に結合され、ＭＯＳＦＥＴＱ１３のソースは、回路の接
地電位に結合される。

特に制限されないが、インバータ回路Ｎ３を構成するＰ
チャンネルＭＯＳＦＥＴＱＩ　１は、例えばそのサイズ
が小さくされることによってそのコンダクタンスが小さ
くされ、ＮチャンネルＭＯＳＦＥＴＱ１３に比較して小
さな駆動力を持つようにされる。このため、インバータ
回路Ｎ３の出力信号として得られる反転クロック信号Ｔ
τのクロック信号φに対する遅延時間は、その立ち上が
りにおいて選択的に大きなものとなる。

インバータ回路Ｎ３の出力信号すなわち反転クロック信
号７下は、インバータ回路Ｎ４の入力端子に供給される
。

遅延回路ＤＬを構成するもう一つのＣＭＯＳインバータ
回路Ｎ４は、インバータ回路Ｎ３と同様に、Ｐチャンネ
ルＭＯＳＦＥＴＱＩ　２及びＮチャンネルＭＯ５ＦＥＴ
ＱＩ　４により構成される。これらのＭＯ５ＦＥＴＱＩ
　２及びＱ１４のゲートは共通接続され、インバータ回
路Ｎ４の入力端子とされる。また、ＭＯＳＦＥＴＱ１２
及びＱ１４のドレインも同様に共通接続され、インバー
タ回路Ｎ４の出力端子とされる。ＭＯＳＦＥＴＱ１２の
ソースは、回路の電源電圧Ｖｃｃに結合され、ＭＯＳＦ
ＥＴＱＩ　４のソースは、回路の接地電位に結合される
。

特に制限されないが、インバータ回路Ｎ４を構成するＮ
チャンネルＭＯＳＦＥＴＱＩ　４は、例えばそのサイズ
が小さくされることによってそのコンダクタンスが小さ
くされ、ＰチャンネルＭＯＳＦＥＴＱ１２に比較して小
さな駆動力を持つようにされる。このため、インバータ
回路Ｎ４の出力信号すなわち遅延クロック信号φｄの反
転クロック信号Ｔ丁に対する遅延時間は、その立ち下が
りにおいて選択的に大きなものとなる。

第３図には、第１図のドミノ回路及び第２図の遅延回路
ＤＬの動作を説明するためのタイミング図が示されてい
る。

第３図において、クロック信号φは、回路の電源電圧Ｖ
ｃｃのようなハイレベルと回路の接地電位のようなロウ
レベルの間を周期的に変化する。

遅延回路ＤＬでは、まずインバータ回路Ｎ３によって反
転クロック信号（Ｉｔｏが形成される。前述のように、
インバータ回路Ｎ３は、反転クロック信号７τの立ち上
がり変化のみを選択的に遅延させるように設計される。

このため、第３図に示されるように、反転クロック信号
Ｔτのハイレベルからロウレベルへの変化は、クロック
信号φの口ウレベルからハイレベルへの変化に対して、
ＮチャンネルＭＯＳＦＥＴＱＩ　３の駆動力によって決
まる比較的小さい遅延時間ｔｎａだけ遅延される。

また、反転クロック信号丁子のロウレベルからハイレベ
ルへの変化は、クロック信号φのハイレベルからロウレ
ベルへの変化に対して、ＰチャンネルＭＯＳＦＥＴＱＩ
　１の駆動力によって決まる比較的大きな遅延時間ｔｎ
ｂだけ遅延される。

次に、インバータ回路Ｎ３の出力信号すなわち反転クロ
ック信号下τはインバータ回路Ｎ４によってさらに反転
され、遅延クロック信号φｄが形成される。前述のよう
に、インバータ回路Ｎ４は、遅延クロック信号φｄの立
ち下がり変化のみを選択的に遅延させるように設計され
る。このため、第３図に示されるように、遅延クロック
信号φｄのロウレベルからハイレベルへの変化は、反転
クロック信号＄τのハイレベルからロウレベルヘノ変化
に対して、ＰチャンネルＭＯＳＦＥＴＱＩ　２の駆動力
によって決まる比較的小さい遅延時間ｔｎｃだけ遅延さ
れる。また、遅延クロック信号φｄのハイレベルからロ
ウレベルへの変化は、反転クロック信号ｐｏのロウレベ
ルからハイレベルへの変化に対して、ＮチャンネルＭＯ
ＳＦＥＴＱＩ４の駆動力によって決まる比較的大きな遅
延時間ｔｎｄだけ遅延される。

これらのことから、クロック信号φの立ち上がり変化に
対する遅延クロック信号φｄの立ち上がり変化の遅延時
間Ｔｄｌは、 Ｔｄｌ−ｔｎａ＋ｔｎｃ となり、比較的小さな遅延時間となる。一方、クロック
信号φの立ち下がり変化に対する遅延クロック信号φｄ
の立ち下がり変化の遅延時間Ｔｄ２は、 Ｔ　ｄ　２　＝　ｔ　ｎ　ｂ　＋　ｔ　ｎ　ｄとなり、
比較的大きな遅延時間となる。

とごろで、第３図に示されるように、クロックイ８号φ
がハイレベルに立ち上かっ“Ｃからプリチャージ式論理
回路ＰＬ２の論理入力信号ｆ〜ｈがすべてハイレベルと
なるまでには、遅延時間ｔ１が必要となる。また、クロ
ック信号φがロウレベルに変化してからプリチャージ式
論理回路ＰＬ２の論理入力信号ｆ−ｈのいずれかがロウ
レベルとなるまでには、遅延時間ｔ２が必要となる。

前述のように、遅延クロック信号φｄのロウレベルへの
立ち下がり変化のみが、遅延回路ＤＬによって選択的に
太き（遅延される。ここで、それぞれの遅延時間は、 Ｔｄｌ＜ｔｌ Ｔａ２〉ｔ２ となるように設定される。したがって、論理ブロックＬ
Ｂ２によるディスチャージ経路がプリチャージＭＯＳＦ
ＥＴＣ１２によるプリチャージ経路と同時に形成される
ことはない。すなわち、前述のように、記憶ノードｎ２
のＭＯＳＦＥＴＱ２によるプリチャージ経路は、遅延ク
ロック信号φｄのロウレベルにおいて形成され、また論
理ブロックＬＢ２によるディスチャージ経路は、論理入
力信号ｆ−ｈのハイレベルによって形成される。第３図
に示されるように、遅延クロック信号φｄのハイレベル
からロウレベルへの変化は、遅延回路ＤＬによってこれ
らの論理入力信号の遅延を充分カバーする時間だけ遅延
され、そのロウレベルからハイレベルへの変化は、はぼ
クロック信号φに同期している。したがって、ディスチ
ャージ経路とプリチャージ経路が同時に形成されること
はなくなり、ブリナヤージ式論理回路ＰＬ２における貫
通電流１ｐを防止できる。また、プリチャージ式論理回
路の動作速度は、論理入出力信号が形成されるクロック
信号の立ち上がり変化によって律則される。前述のよう
に、クロック信号φの立ち上がり変化に対する遅延クロ
ック信号φｄの立ち上がり変化の遅れは非譜に小さいた
め、遅延クロック信号を受ける後段のプリチャージ式論
理回路ＰＬ２の動作速度は、クロック信号が遅延される
ことによる影響を受けない。

以上のことから、遅延クロック信号φｄの立ち下がり変
化のみを選択的に大きく遅延させることによって、ブリ
ナヤージ式論理回路の高速化を妨げることなく貫通電流
を防止し、その低消費電力化を図ることができるととも
に、パルス性の貫通電流によるノイズを抑制することが
できるものである。

以上の本実施例に示されるように、この発明をプリチャ
ージ式論理回路により構成されるドミノ回路に通用した
場合、次のような効果が得られる。

すなわち、 （１）ドミノ回路を構成する複数段のプリチャージ式論
理回路の各段のクロック入力端子の間に、直列形態の偶
数個のＣＭＯＳインバータ回路からなる遅延回路を設け
、それぞれのＣＭＯＳインバータ回路を構成するＰチャ
ンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴの一
方が他方に比較して順番こ交互に大きなコンダクタンス
を持つようにすることで、クロック信号のプリチャージ
が行われるレベルへの変化だけを選択的に遅延させるこ
とができる。このため、論理ブロック回路又は出力イン
バータ回路を構成するＭＯＳ　Ｆ　ＥＴの特性に従って
後段の論理入力信号に遅延が生しる場合でも、後段のプ
リチャージ式論理回路において論理ブロック回路による
ディスチャージ経路とプリチャージＭＯ５ＦＥＴによる
プリチャージ経路が同時に形成されることがなく、貫通
電流を防止できるという効果が得られる。

（２）上記ｆ１１項により、パルス状の貫通電流による
電源線の雑音や、ＣＭＯ３のランチアンプを防止するこ
とができるという効果が得られる。

（３）上記４１．１項において、遅延クロック信号の他
方のレベルへの変化はほぼ前段のクロック信号の変化と
同期しており、プリチャージ式論理回路の論理演算動作
は遅延されることなく開始されるため、プリチャージ式
論理回路は高速動作を行うことができるという効果が得
られる。

（４）上記（１１項〜（３）項により、低消費電力化と
動作の安定化を図った高速のドミノ回路を実現できると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の遅延
回路ＤＬを構成するＣＭＯＳインバータ回路は、４（！
１以上設けられるものであってもよい。また、各プリチ
ャージ式論理回路は、その論理ブロック回路と回路の接
地電位との間に、クロック信号φのハイレベルによって
オン状態とされるディスチャージ用のスイッチＭＯ５Ｆ
ＥＴを設けてもよい。さらに、プリチャージ式論理回路
路のプリチャージＭＯＳ　Ｆ　ＥＴをＮチャンネルＭＯ
Ｓ　Ｆ　ＥＴで構成したり、これらのプリチャージＭＯ
ＳＦＥＴと記憶ノードを二重化する等、その具体的な回
路構成は種々の実施形態を採りうるものである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型論理
回路を用いたドミノ回路に適用した場合について説明し
たが、それに限定されるものではなく、例えば、各種の
マイクロコンピュータあるいはメモリ装置等における同
様な論理回路にも通用できる。本発明は、少なくとも複
数段のダイナミック型論理回路を用いたドミノ回路及び
このようなドミノ回路を含む半導体築積回路装置には適
用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ドミノ回路を構成する複数段のプリナヤ
ーシ式品理回路の各段のクロック入力端子の間に、直列
形態の偶数個のＣＭＯＳインバータ回路からなる遅延回
路を設り、それぞれのＣＭ　ＯＳインハーク回路を構成
するＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳ
ＦＥＴの一方が他方に比較して順に交互に大きなコンダ
クタンスを持つようにすることで、クロック信号のプリ
チャージが行われるレベルへの変化だけを選択的に遅延
させることができるため、ブリナヤージ式論理回路の高
速動作を妨げることなくその貫通電流を防止し、低消費
電力化と動作の安定化を図った高速のドミノ回路を実現
できるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたドミノ回路の一実施例
を示す回路図、 第２図は、第１図のドミノ回路の遅延回路の一実施例を
示す回路図、 第３図は、第１図のドミノ回路の一実施例を示すタイミ
ング図、 第４図は、従来のドミノ回路の一例を示す回路図、 第５図は、第４図のドミノ回路の一例を示すタイミング
図である。 ＰＬＩ、ＰＬ２・・・プリチャージ式論理回路、ＬＢＩ
、ＬＢ２・・・論理ブロック回路、Ｎ１〜Ｎ４　・−・
ＣＭＯＳインバータ回路、ｎ、ｌ、ｎ２・　・　・記憶
ノード、Ｃｇｌ〜Ｃｇ２　・　・　・ＣＭＯＳインバー
タ回路入力容量、ＤＬ・・・遅延回路、Ｑ１〜Ｑ２．Ｑ
ｌｌ〜Ｑ１２・・・ＰチャンネルＭＯＳＦＥＴ、Ｑ３〜
ＱＩＯ，Ｑ１３〜Ｑ１４・・・ＮチャンネルＭＯＳＦＥ
Ｔ。 代理人弁理士　小川　勝馬　、！・飄 （２、′・ Ｋ９〉７ 第１図 ｌ 第２図 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、クロック信号の一方のレベルにおいて記憶ノードの
   負荷容量をチャージするプリチャージＭＯＳＦＥＴと、
   クロック信号の他方のレベルにおいて上記負荷容量を入
   力信号の所定の組み合わせにおいてディスチャージする
   論理ブロック回路と、上記負荷容量の電位を受け後段の
   回路に伝達する出力インバータ回路とからなる複数のプ
   リチャージ式論理回路が多段接続されてなり、前段のプ
   リチャージ式論理回路と後段のプリチャージ式論理回路
   のクロック入力端子の間に、直列形態の偶数個のＣＭＯ
   Ｓインバータ回路により構成され上記クロック信号の他
   方のレベルから一方のレベルへの変化を遅延させるため
   の遅延回路が設けられるドミノ回路を具備することを特
   徴とする半導体集積回路装置。 ２、上記遅延回路を構成する直列形態の偶数個のＣＭＯ
   Ｓインバータ回路は、それぞれを構成するＰチャンネル
   型及びＮチャンネル型の二つのＭＯＳＦＥＴのうちの一
   方が他方に比較して順に交互に大きなコンダクタンスを
   持つようにされることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。