JPH07105713B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07105713B2 JPH07105713B2 JP61065655A JP6565586A JPH07105713B2 JP H07105713 B2 JPH07105713 B2 JP H07105713B2 JP 61065655 A JP61065655 A JP 61065655A JP 6565586 A JP6565586 A JP 6565586A JP H07105713 B2 JPH07105713 B2 JP H07105713B2
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- circuit
- logic
- mosfet
- discharge
- precharge
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、たと
えば、ドミノ方式のダイナミック型論理回路を含む半導
体集積回路装置に利用して有効な技術に関するものであ
る。
えば、ドミノ方式のダイナミック型論理回路を含む半導
体集積回路装置に利用して有効な技術に関するものであ
る。
１相のクロック信号により動作するダイナミック型論理
回路については、たとえば特開昭54−89558号公報によ
り公知である。第４図には、この公報で提案されている
ダイナミック型多段論理回路が示されている。この回路
は、記憶ノードN1の容量性負荷Cs5をプリチャージする
Ｐチャンネル型のプリチャージMOSFET Q9と、そのディ
スチャージ動作を制御するＮチャンネル型のディスチャ
ージMOSFET Q28と、上記両MOSFET Q9とQ28の間に設けら
れ、論理ブロック回路LB1を構成する直並列接続された
複数のＮチャンネルMOSFET Q13ないしQ17と、出力イン
バータ回路IV1から構成される。上記同様な回路は多段
接続され、いわゆるドミノ回路を構成する。
回路については、たとえば特開昭54−89558号公報によ
り公知である。第４図には、この公報で提案されている
ダイナミック型多段論理回路が示されている。この回路
は、記憶ノードN1の容量性負荷Cs5をプリチャージする
Ｐチャンネル型のプリチャージMOSFET Q9と、そのディ
スチャージ動作を制御するＮチャンネル型のディスチャ
ージMOSFET Q28と、上記両MOSFET Q9とQ28の間に設けら
れ、論理ブロック回路LB1を構成する直並列接続された
複数のＮチャンネルMOSFET Q13ないしQ17と、出力イン
バータ回路IV1から構成される。上記同様な回路は多段
接続され、いわゆるドミノ回路を構成する。
この回路では、クロック信号φがロウレベルの間におい
て、出力ノードN1の容量性負荷Cs5のプリチャージ動作
が行われる。すなわち、クロック信号のローレベルによ
ってプリチャージMOSFET Q9がオン状態となり、またデ
ィスチャージMOSFET Q28がオフ状態にとなることで、出
力ノードN1の容量性負荷Cs5がハイレベルにプリチャー
ジされる。クロック信号φがハイレベルとなると、プリ
チャージMOSFET Q9がオフ状態に、またディスチャージM
OSFET Q28がオン状態となる。ここで、論理ブロック回
路LB1の論理条件が成立し、たとえば前段からの論理入
力信号ａ〜ｅによって、MOSFET Q13またはQ14がオン状
態とされ、同時にMOSFET Q15ないしQ17のいずれか１つ
がオン状態にされるとディスチャージ経路が形成され、
記憶ノードN1の容量性負荷Cs5がロウレベルにディスチ
ャージされる。
て、出力ノードN1の容量性負荷Cs5のプリチャージ動作
が行われる。すなわち、クロック信号のローレベルによ
ってプリチャージMOSFET Q9がオン状態となり、またデ
ィスチャージMOSFET Q28がオフ状態にとなることで、出
力ノードN1の容量性負荷Cs5がハイレベルにプリチャー
ジされる。クロック信号φがハイレベルとなると、プリ
チャージMOSFET Q9がオフ状態に、またディスチャージM
OSFET Q28がオン状態となる。ここで、論理ブロック回
路LB1の論理条件が成立し、たとえば前段からの論理入
力信号ａ〜ｅによって、MOSFET Q13またはQ14がオン状
態とされ、同時にMOSFET Q15ないしQ17のいずれか１つ
がオン状態にされるとディスチャージ経路が形成され、
記憶ノードN1の容量性負荷Cs5がロウレベルにディスチ
ャージされる。
このように、上記プリチャージMOSFET Q9とディスチャ
ージMOSFET Q28とをクロック信号φによって相補的にオ
ン状態とすることにより、プリチャージ動作とディスチ
ャージ動作を交互に繰り返して、その論理入力信号に従
った論理演算を行うものである。
ージMOSFET Q28とをクロック信号φによって相補的にオ
ン状態とすることにより、プリチャージ動作とディスチ
ャージ動作を交互に繰り返して、その論理入力信号に従
った論理演算を行うものである。
このようなドミノ方式のダイナミック型論理回路におい
ては、その容量性負荷にプリチャージされた電荷が入力
信号に応じてディスチャージされるか否かによって出力
信号が形成されるものである。したがって、半導体技術
の進展に伴い素子の微細化が図られると、上記負荷容量
の容量値が極めて小さくされ結果、上記プリチャージさ
れる電荷量も微小なものとなる。したがって、本願発明
者等の検討によれば、α線等の放射線により上記プリチ
ャージ電荷の引き抜きが行われ、誤動作する虞れが生じ
る。そこで、このような誤動作を防止するために、ダミ
ーMOSFET等を設けて負荷容量の容量値を大きくすること
が考えられるが、微細化されたMOSFETにより構成される
論理ブロックでのディスチャージ動作が遅くなってしま
い、ドミノ回路の持つ高速動作が損なわれてしまう。
ては、その容量性負荷にプリチャージされた電荷が入力
信号に応じてディスチャージされるか否かによって出力
信号が形成されるものである。したがって、半導体技術
の進展に伴い素子の微細化が図られると、上記負荷容量
の容量値が極めて小さくされ結果、上記プリチャージさ
れる電荷量も微小なものとなる。したがって、本願発明
者等の検討によれば、α線等の放射線により上記プリチ
ャージ電荷の引き抜きが行われ、誤動作する虞れが生じ
る。そこで、このような誤動作を防止するために、ダミ
ーMOSFET等を設けて負荷容量の容量値を大きくすること
が考えられるが、微細化されたMOSFETにより構成される
論理ブロックでのディスチャージ動作が遅くなってしま
い、ドミノ回路の持つ高速動作が損なわれてしまう。
この発明の目的は、回路の高集積化と誤動作を防止した
ダイナミック型論理回路を含む半導体集積回路装置を提
供することにある。
ダイナミック型論理回路を含む半導体集積回路装置を提
供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、記
憶ノードの容量性負荷とこれに対応するプリチャージMO
SFETおよびディスチャージMOSFETを二重化し、両方の記
憶ノードがディスチャージされた時に、論理回路として
の論理条件が成立したものとして、後段に伝達するもの
である。
を簡単に説明すれば、下記の通りである。すなわち、記
憶ノードの容量性負荷とこれに対応するプリチャージMO
SFETおよびディスチャージMOSFETを二重化し、両方の記
憶ノードがディスチャージされた時に、論理回路として
の論理条件が成立したものとして、後段に伝達するもの
である。
上記した手段によれば、α線等により記憶ノードの誤放
電が行われる確率は、記憶ノードを一つにする場合の誤
動作確率のべき乗となるため、ほとんど無視できる程度
のものとなり、回路の集積度を低下させることなくα線
等による誤動作を防止したダイナミック型論理回路を含
む半導体集積回路装置を実現できる。
電が行われる確率は、記憶ノードを一つにする場合の誤
動作確率のべき乗となるため、ほとんど無視できる程度
のものとなり、回路の集積度を低下させることなくα線
等による誤動作を防止したダイナミック型論理回路を含
む半導体集積回路装置を実現できる。
第１図には、この発明が適用されたドミノ方式のダイナ
ミック型論理回路の一実施例を示す回路図が示されてい
る。同図の各回路素子は、公知のCMOS（相補型MOS）集
積回路の製造技術によって、１個の単結晶シリコンのよ
うな半導体基板上において形成される。第１図におい
て、チャンネル（バックゲート）部分に矢印が付加され
たMOSFETはＰチャンネル型であり、矢印のないＮチャン
ネルMOSFETと区別される。
ミック型論理回路の一実施例を示す回路図が示されてい
る。同図の各回路素子は、公知のCMOS（相補型MOS）集
積回路の製造技術によって、１個の単結晶シリコンのよ
うな半導体基板上において形成される。第１図におい
て、チャンネル（バックゲート）部分に矢印が付加され
たMOSFETはＰチャンネル型であり、矢印のないＮチャン
ネルMOSFETと区別される。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板上に形成される。ＰチャンネルMOSF
ETは、このような半導体基板表面に形成されたソース領
域、ドレイン領域およびソース領域とドレイン領域との
間の半導体基板表面に薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。ＮチャンネルMOSFETは、上記半導体基板表
面に形成されたＰ型ウェル領域に形成される。これによ
って、半導体基板は、その上に形成された複数のＰチャ
ンネルMOSFETの共通の基板ゲートを構成する。Ｐ型ウェ
ル領域は、その上に形成されたＮチャンネルMOSFETの基
板ゲートを構成する。ＰチャンネルMOSFETの基板ゲー
ト、すなわちＮ型半導体基板は、第１図の電源端子Vcc
に接続され、またＮチャンネルMOSFETの基板ゲート、す
なわちＰ型ウェル領域は、第１図の回路の接地電位点に
接続される。
からなる半導体基板上に形成される。ＰチャンネルMOSF
ETは、このような半導体基板表面に形成されたソース領
域、ドレイン領域およびソース領域とドレイン領域との
間の半導体基板表面に薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。ＮチャンネルMOSFETは、上記半導体基板表
面に形成されたＰ型ウェル領域に形成される。これによ
って、半導体基板は、その上に形成された複数のＰチャ
ンネルMOSFETの共通の基板ゲートを構成する。Ｐ型ウェ
ル領域は、その上に形成されたＮチャンネルMOSFETの基
板ゲートを構成する。ＰチャンネルMOSFETの基板ゲー
ト、すなわちＮ型半導体基板は、第１図の電源端子Vcc
に接続され、またＮチャンネルMOSFETの基板ゲート、す
なわちＰ型ウェル領域は、第１図の回路の接地電位点に
接続される。
第１図には、この発明が適用されたドミノ方式のダイナ
ミック型多段論理回路を構成する単位回路の一実施例を
示す回路図が示されている。
ミック型多段論理回路を構成する単位回路の一実施例を
示す回路図が示されている。
同図において、ダイナミック型論理回路の単位回路の出
力ノードは二重化され、それぞれに対応する容量性負荷
Cs1およびCs2に対し、それぞれプリチャージMOSFET Q1
およびQ2とディスチャージMOSFET Q11およびQ12が設け
られる。また、本実施例において、ディスチャージMOSF
ET Q11,Q12は、論理ブロックLB1とプリチャージMOSFET
Q1,Q2との間に設けられる。上記二つの出力ノードに
は、それぞれの電圧をその二つの入力端子に受けるNOR
（ノア）ゲート回路NOR1が設けられる。容量性負荷Cs1
およびCs2は、これらのNORゲート回路NOR1を構成するMO
SFETのゲート容量等により形成されるものである。NOR
ゲート回路NOR1の出力信号は、この単位論理回路の出力
信号として後段の論理回路に供給される。
力ノードは二重化され、それぞれに対応する容量性負荷
Cs1およびCs2に対し、それぞれプリチャージMOSFET Q1
およびQ2とディスチャージMOSFET Q11およびQ12が設け
られる。また、本実施例において、ディスチャージMOSF
ET Q11,Q12は、論理ブロックLB1とプリチャージMOSFET
Q1,Q2との間に設けられる。上記二つの出力ノードに
は、それぞれの電圧をその二つの入力端子に受けるNOR
（ノア）ゲート回路NOR1が設けられる。容量性負荷Cs1
およびCs2は、これらのNORゲート回路NOR1を構成するMO
SFETのゲート容量等により形成されるものである。NOR
ゲート回路NOR1の出力信号は、この単位論理回路の出力
信号として後段の論理回路に供給される。
ディスチャージMOSFET Q11およびQ12の共通接続された
ソースと回路の接地電位との間には、ＮチャンネルMOSF
ET Q13〜Q17から成る論理ブロック回路LB1が設けられ
る。この論理ブロック回路LB1を構成するMOSFET Q13〜Q
17のゲートには、論理入力信号ａ〜ｅがそれぞれ入力さ
れる。これらの論理入力信号は、それぞれ前段の同様な
論理ブロック回路によって形成され、あるいは一連のド
ミノ回路に対する入力信号として外部から供給されたも
のである。MOSFET Q13〜Q17は、それぞれの論理入力信
号がハイレベルの時オン状態となり、MOSFET Q13あるい
はQ14の一方、およびMOSFET Q15〜Q17のいずれか一つが
オン状態となることで論理ブロック回路LB1による放電
経路が形成される。この論理ブロック回路LB1における
上記放電経路により、クロック信号φがハイレベルとな
り、ディスチャージMOSFET Q11およびQ12がオン状態と
なった時に、容量性負荷Cs1およびCs2のディスチャージ
が行われる。
ソースと回路の接地電位との間には、ＮチャンネルMOSF
ET Q13〜Q17から成る論理ブロック回路LB1が設けられ
る。この論理ブロック回路LB1を構成するMOSFET Q13〜Q
17のゲートには、論理入力信号ａ〜ｅがそれぞれ入力さ
れる。これらの論理入力信号は、それぞれ前段の同様な
論理ブロック回路によって形成され、あるいは一連のド
ミノ回路に対する入力信号として外部から供給されたも
のである。MOSFET Q13〜Q17は、それぞれの論理入力信
号がハイレベルの時オン状態となり、MOSFET Q13あるい
はQ14の一方、およびMOSFET Q15〜Q17のいずれか一つが
オン状態となることで論理ブロック回路LB1による放電
経路が形成される。この論理ブロック回路LB1における
上記放電経路により、クロック信号φがハイレベルとな
り、ディスチャージMOSFET Q11およびQ12がオン状態と
なった時に、容量性負荷Cs1およびCs2のディスチャージ
が行われる。
第１図のダイナミック型論理回路の単位回路は、クロッ
ク信号φおよび論理入力信号ａ〜ｅにより、次のような
論理演算動作を行う。すなわち、クロック信号φの電圧
レベルは所定の周期をもって、ローレベルとハイレベル
の間を変化する。クロック信号がローレベルの時、プリ
チャージMOSFET Q1およびQ2はオン状態とされ、またデ
ィスチャージMOSFET Q11およびQ12はオフ状態とされ
る。これにより、容量性負荷Cs1およびCs2は、それぞれ
プリチャージMOSFET Q1およびQ2を介して電源電圧Vccに
プリチャージされる。これらの容量性負荷の電圧を二つ
の入力端子に受けるNORゲート回路NOR1の出力は、各容
量性負荷が電源電圧Vccのようなハイレベルにプリチャ
ージされることで、ローレベルとなる。
ク信号φおよび論理入力信号ａ〜ｅにより、次のような
論理演算動作を行う。すなわち、クロック信号φの電圧
レベルは所定の周期をもって、ローレベルとハイレベル
の間を変化する。クロック信号がローレベルの時、プリ
チャージMOSFET Q1およびQ2はオン状態とされ、またデ
ィスチャージMOSFET Q11およびQ12はオフ状態とされ
る。これにより、容量性負荷Cs1およびCs2は、それぞれ
プリチャージMOSFET Q1およびQ2を介して電源電圧Vccに
プリチャージされる。これらの容量性負荷の電圧を二つ
の入力端子に受けるNORゲート回路NOR1の出力は、各容
量性負荷が電源電圧Vccのようなハイレベルにプリチャ
ージされることで、ローレベルとなる。
次に、クロック信号がハイレベルとなると、プリチャー
ジMOSFET Q1およびQ2はオフ状態とされ、ディスチャー
ジMOSFET Q11およびQ12がオン状態とされる。この時、
論理ブロック回路LB1に入力される論理入力信号ａ〜ｅ
が、前述のような所定の条件になっていると、論理ブロ
ック回路LB1により放電経路が形成されるため、容量性
負荷Cs1およびCs2のディスチャージが行われる。すなわ
ち、論理入力信号ａあるいはｂの一方、および論理入力
信号ｃ〜ｅのいずれか一つがハイレベルであると、MOSF
ET Q13あるいはQ14の一方、およびMOSFET Q15〜Q17のい
ずれか一つがオン状態とされるため、容量性負荷のディ
スチャージが行われる。
ジMOSFET Q1およびQ2はオフ状態とされ、ディスチャー
ジMOSFET Q11およびQ12がオン状態とされる。この時、
論理ブロック回路LB1に入力される論理入力信号ａ〜ｅ
が、前述のような所定の条件になっていると、論理ブロ
ック回路LB1により放電経路が形成されるため、容量性
負荷Cs1およびCs2のディスチャージが行われる。すなわ
ち、論理入力信号ａあるいはｂの一方、および論理入力
信号ｃ〜ｅのいずれか一つがハイレベルであると、MOSF
ET Q13あるいはQ14の一方、およびMOSFET Q15〜Q17のい
ずれか一つがオン状態とされるため、容量性負荷のディ
スチャージが行われる。
これにより、容量性負荷Cs1およびCs2による記憶ノード
の電位はローレベルとなり、NORゲート回路NOR1の二つ
の入力はともにローレベルとなって、その出力信号ｆは
ハイレベルとなる。したがって、上記の単位論理回路の
出力信号ｆは、論理入力信号ａ〜ｅに対し、 ｆ＝（ａ＋ｂ）・（ｃ＋ｄ＋ｅ） の論理式を満足するものとなる。
の電位はローレベルとなり、NORゲート回路NOR1の二つ
の入力はともにローレベルとなって、その出力信号ｆは
ハイレベルとなる。したがって、上記の単位論理回路の
出力信号ｆは、論理入力信号ａ〜ｅに対し、 ｆ＝（ａ＋ｂ）・（ｃ＋ｄ＋ｅ） の論理式を満足するものとなる。
論理ブロック回路LB1を構成するMOSFETおよびそれぞれ
のゲートに入力される論理入力信号を適当に組み合わせ
ることによって、任意の論理演算機能を持つダイナミッ
ク型論理回路を形成することができる。
のゲートに入力される論理入力信号を適当に組み合わせ
ることによって、任意の論理演算機能を持つダイナミッ
ク型論理回路を形成することができる。
この単位ダイナミック型論理回路の出力信号ｆは、次の
段の単位ダイナミック型論理回路の論理ブロック回路LB
2に対する一つの論理入力信号として入力され、同様な
論理演算が行われる。なお、次段の単位回路も、前段と
同様な構成とされ、Ｐチャンネル型のプリチャージMOSF
ET Q3,Q4とＮチャンネル型のディスチャージMOSFET Q1
8,Q19とによってその出力ノードを二重化し、これをNOR
ゲート回路NOR2で受ける一方、論理ブロックLB1と類似
の構成の論理ブロックLB2が、MOSFET Q18,Q19と回路の
接地電位との間に設けられる。
段の単位ダイナミック型論理回路の論理ブロック回路LB
2に対する一つの論理入力信号として入力され、同様な
論理演算が行われる。なお、次段の単位回路も、前段と
同様な構成とされ、Ｐチャンネル型のプリチャージMOSF
ET Q3,Q4とＮチャンネル型のディスチャージMOSFET Q1
8,Q19とによってその出力ノードを二重化し、これをNOR
ゲート回路NOR2で受ける一方、論理ブロックLB1と類似
の構成の論理ブロックLB2が、MOSFET Q18,Q19と回路の
接地電位との間に設けられる。
前述のように、この実施例のダイナミック型論理回路で
は、記憶ノードを構成する容量性負荷は二重化されてお
り、それぞれの容量性負荷の電位は出力用NORゲート回
路の入力信号として供給される。NORゲート回路は、二
つの容量性負荷の電位が共にローレベルとされた時に、
その出力信号をハイレベルとする。したがって、これら
のダイナミック型論理回路が形成される半導体集積回路
が高集積化され、微細化されることで、容量性負荷の静
電容量が非常に小さいものとなった時に、α線等による
チャージの引き抜きが一方の容量性負荷で発生しても、
他方の容量性負荷のハイレベルによってNORゲート回路
の出力信号はローレベルに維持される。一つの容量性負
荷に対するα線による誤放電が発生する確率を、たとえ
ば10-5とすると、二つの容量性負荷で同時に誤放電が発
生する確率は10-10、すなわち、一つの容量性負荷に誤
放電が発生する確率のべき乗となり、無視しうるものと
なる。
は、記憶ノードを構成する容量性負荷は二重化されてお
り、それぞれの容量性負荷の電位は出力用NORゲート回
路の入力信号として供給される。NORゲート回路は、二
つの容量性負荷の電位が共にローレベルとされた時に、
その出力信号をハイレベルとする。したがって、これら
のダイナミック型論理回路が形成される半導体集積回路
が高集積化され、微細化されることで、容量性負荷の静
電容量が非常に小さいものとなった時に、α線等による
チャージの引き抜きが一方の容量性負荷で発生しても、
他方の容量性負荷のハイレベルによってNORゲート回路
の出力信号はローレベルに維持される。一つの容量性負
荷に対するα線による誤放電が発生する確率を、たとえ
ば10-5とすると、二つの容量性負荷で同時に誤放電が発
生する確率は10-10、すなわち、一つの容量性負荷に誤
放電が発生する確率のべき乗となり、無視しうるものと
なる。
以上の本実施例に示されるように、この発明をドミノ方
式のダイナミック型論理回路に適用した場合、次のよう
な効果が得られる。すなわち、 （１）記憶ノードの容量性負荷とこれに対応するプリチ
ャージMOSFETおよびディスチャージMOSFETを二重化し、
それぞれの記憶ノードの電位を受けるNORゲート回路を
設け、二つの記憶ノードがともにディスチャージされた
時にハイレベルの出力信号を後段に出力することで、α
線等により記憶ノードの誤放電が行われる確率は、記憶
ノードを一つにする場合の誤動作確率のべき乗となるた
め、ほとんど無視しうる程度のものにできるという効果
が得られる。
式のダイナミック型論理回路に適用した場合、次のよう
な効果が得られる。すなわち、 （１）記憶ノードの容量性負荷とこれに対応するプリチ
ャージMOSFETおよびディスチャージMOSFETを二重化し、
それぞれの記憶ノードの電位を受けるNORゲート回路を
設け、二つの記憶ノードがともにディスチャージされた
時にハイレベルの出力信号を後段に出力することで、α
線等により記憶ノードの誤放電が行われる確率は、記憶
ノードを一つにする場合の誤動作確率のべき乗となるた
め、ほとんど無視しうる程度のものにできるという効果
が得られる。
（２）上記（１）項における記憶ノードの容量性負荷と
これに対応するプリチャージMOSFETおよびディスチャー
ジMOSFETの二重化は、回路の微細化を犠牲にすることな
く可能であるため、回路全体の集積度を抑えることなく
α線等による誤放電にともなう誤動作を防止したダイナ
ミック型論理回路を含む半導体集積回路装置が実現でき
るという効果が得られる。
これに対応するプリチャージMOSFETおよびディスチャー
ジMOSFETの二重化は、回路の微細化を犠牲にすることな
く可能であるため、回路全体の集積度を抑えることなく
α線等による誤放電にともなう誤動作を防止したダイナ
ミック型論理回路を含む半導体集積回路装置が実現でき
るという効果が得られる。
（３）上記（１）項により記憶ノードの容量性負荷等を
二重化しても、ダイナミック型論理回路の動作速度は影
響を受けないので、ドミノ方式の高速性を生かしつつ、
α線等による誤動作を防止したダイナミック型論理回路
を含む半導体集積回路装置が実現できるという効果が得
られる。
二重化しても、ダイナミック型論理回路の動作速度は影
響を受けないので、ドミノ方式の高速性を生かしつつ、
α線等による誤動作を防止したダイナミック型論理回路
を含む半導体集積回路装置が実現できるという効果が得
られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図の単
位論理回路は、さらに高い集積回路の信頼性を必要とす
る場合、その記憶ノードとそれに対応するプリチャージ
MOSFETおよびディスチャージMOSFETを三重化以上のもの
としてもよい。また、第１図の実施例では、二重化され
た容量性負荷に対応して二重化して設けられるディスチ
ャージMOSFETのゲートにクロック信号φを供給している
が、これに代わって、前段の論理ブロック回路の出力信
号あるいはクロック信号のハイレベルに同期して変化す
る論理入力信号を供給するものとしてもよい。すなわ
ち、一連のドミノ回路を構成する論理ブロック回路の出
力信号は、この回路と同様に、もともとクロック信号の
ハイレベルに同期して変化するものである。また外部の
回路から直接この単位論理回路に入力される論理入力信
号の場合、クロック信号φのハイレベルに同期化した後
ディスチャージMOSFETのゲートに供給する。これによ
り、ディスチャージMOSFETに対するクロック信号の入力
は不必要なものとなり、論理入力信号の一部を入力する
ことで、回路素子の削減を図ることができる。第１図に
おいて、プリチャージMOSFETはＰチャンネルMOSFETで構
成したが、特に制限されるものでなく、全体のMOSFET
を、たとえばＮチャンネルMOSFET等同一の導電型のMOSF
ETで構成するものであってもよい。さらに、本発明は２
相式のクロックを用いた２相ダイナミック型論理回路に
も適用できる。その一例を、第２図または第３図に示
す。第２図の回路では、第１図のNORゲート回路に相当
するゲート回路は特別に設けられず、次段の単位回路LB
4を構成する一部のＮチャンネル型のディスチャージMOS
FET Q21,Q22のゲート容量を記憶ノードの容量性負荷と
して用いている。言い換えれば、NORゲート回路NOR1と
同等の機能を次段の単位回路LB4において得ている。単
位回路LB4は、所望の論理を構成するための多数のMOSFE
Tを形成する領域を有するので、余分なMOSFET Q21,Q22
を形成しても、その面積はあまり増えずにすむ。第３図
の回路でも、第１図のNORゲート回路に相当するゲート
回路は設けられない。つまり、次段回路との間に設けら
れたトランスファゲートMOSFET Q36,Q37を介して、次段
回路のＮチャンネル型のディスチャージMOSFET Q40,Q41
のゲート容量を記憶ノードの容量性負荷として用いてい
る。MOSFET Q40,Q41は、単位回路LB6に属さないものと
見なしてもよい。なお、クロック信号φ，φは互いに逆
相とされ、またクロック信号φ1,φ２はノンオーバーラ
ップとされる。MOSFET Q30〜Q41はＮチャンネル型とさ
れる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図の単
位論理回路は、さらに高い集積回路の信頼性を必要とす
る場合、その記憶ノードとそれに対応するプリチャージ
MOSFETおよびディスチャージMOSFETを三重化以上のもの
としてもよい。また、第１図の実施例では、二重化され
た容量性負荷に対応して二重化して設けられるディスチ
ャージMOSFETのゲートにクロック信号φを供給している
が、これに代わって、前段の論理ブロック回路の出力信
号あるいはクロック信号のハイレベルに同期して変化す
る論理入力信号を供給するものとしてもよい。すなわ
ち、一連のドミノ回路を構成する論理ブロック回路の出
力信号は、この回路と同様に、もともとクロック信号の
ハイレベルに同期して変化するものである。また外部の
回路から直接この単位論理回路に入力される論理入力信
号の場合、クロック信号φのハイレベルに同期化した後
ディスチャージMOSFETのゲートに供給する。これによ
り、ディスチャージMOSFETに対するクロック信号の入力
は不必要なものとなり、論理入力信号の一部を入力する
ことで、回路素子の削減を図ることができる。第１図に
おいて、プリチャージMOSFETはＰチャンネルMOSFETで構
成したが、特に制限されるものでなく、全体のMOSFET
を、たとえばＮチャンネルMOSFET等同一の導電型のMOSF
ETで構成するものであってもよい。さらに、本発明は２
相式のクロックを用いた２相ダイナミック型論理回路に
も適用できる。その一例を、第２図または第３図に示
す。第２図の回路では、第１図のNORゲート回路に相当
するゲート回路は特別に設けられず、次段の単位回路LB
4を構成する一部のＮチャンネル型のディスチャージMOS
FET Q21,Q22のゲート容量を記憶ノードの容量性負荷と
して用いている。言い換えれば、NORゲート回路NOR1と
同等の機能を次段の単位回路LB4において得ている。単
位回路LB4は、所望の論理を構成するための多数のMOSFE
Tを形成する領域を有するので、余分なMOSFET Q21,Q22
を形成しても、その面積はあまり増えずにすむ。第３図
の回路でも、第１図のNORゲート回路に相当するゲート
回路は設けられない。つまり、次段回路との間に設けら
れたトランスファゲートMOSFET Q36,Q37を介して、次段
回路のＮチャンネル型のディスチャージMOSFET Q40,Q41
のゲート容量を記憶ノードの容量性負荷として用いてい
る。MOSFET Q40,Q41は、単位回路LB6に属さないものと
見なしてもよい。なお、クロック信号φ，φは互いに逆
相とされ、またクロック信号φ1,φ２はノンオーバーラ
ップとされる。MOSFET Q30〜Q41はＮチャンネル型とさ
れる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるドミノ方式のダイナ
ミック型論理回路に適用した場合について説明したが、
それに限定されるものではなく、たとえば、各種のマイ
クロコンピュータあるいはメモリ装置等における論理回
路などに適用できる。本発明は、少なくとも容量性負荷
を記憶ノードとして用いたダイナミック型論理回路には
適用できる。
をその背景となった利用分野であるドミノ方式のダイナ
ミック型論理回路に適用した場合について説明したが、
それに限定されるものではなく、たとえば、各種のマイ
クロコンピュータあるいはメモリ装置等における論理回
路などに適用できる。本発明は、少なくとも容量性負荷
を記憶ノードとして用いたダイナミック型論理回路には
適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、記憶ノードの容量性負荷とこれに対応す
るプリチャージMOSFETおよびディスチャージMOSFETを複
数個設け、それぞれの記憶ノードの電位を受けるNORゲ
ート回路を設け、複数の記憶ノードがともにディスチャ
ージされた時にハイレベルの出力信号を後段に出力する
ことで、回路の微細化または回路全体の集積度を抑える
ことなくα線等による誤放電にともなう誤動作を防止し
た高速のダイナミック型論理回路を含む半導体集積回路
装置が実現できるものである。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、記憶ノードの容量性負荷とこれに対応す
るプリチャージMOSFETおよびディスチャージMOSFETを複
数個設け、それぞれの記憶ノードの電位を受けるNORゲ
ート回路を設け、複数の記憶ノードがともにディスチャ
ージされた時にハイレベルの出力信号を後段に出力する
ことで、回路の微細化または回路全体の集積度を抑える
ことなくα線等による誤放電にともなう誤動作を防止し
た高速のダイナミック型論理回路を含む半導体集積回路
装置が実現できるものである。
第１図は、この発明が適用されたダイナミック型論理回
路の一実施例を示す回路図、 第２図は、この発明が適用されたダイナミック型論理回
路のもう一つの実施例を示す回路図、 第３図は、この発明が適用されたダイナミック型論理回
路のさらにもう一つの実施例を示す回路図、 第４図は、従来のダイナミック型論理回路の一例を示す
回路図である。 N1……記憶ノード、Cs1〜Cs6……容量性負荷、NOR1・NO
R2……NORゲート回路、IV1・IV2……インバータ回路、L
B1〜LB6……論理ブロック回路。 Q1〜Q10……ＰチャンネルMOSFET、Q11〜Q41……Ｎチャ
ンネルMOSFET。
路の一実施例を示す回路図、 第２図は、この発明が適用されたダイナミック型論理回
路のもう一つの実施例を示す回路図、 第３図は、この発明が適用されたダイナミック型論理回
路のさらにもう一つの実施例を示す回路図、 第４図は、従来のダイナミック型論理回路の一例を示す
回路図である。 N1……記憶ノード、Cs1〜Cs6……容量性負荷、NOR1・NO
R2……NORゲート回路、IV1・IV2……インバータ回路、L
B1〜LB6……論理ブロック回路。 Q1〜Q10……ＰチャンネルMOSFET、Q11〜Q41……Ｎチャ
ンネルMOSFET。
Claims (1)
- 【請求項１】複数個の単位回路が縦列形態に接続され、
前段単位回路の出力が次段単位回路の一部の論理入力と
され、それぞれの単位回路に与えられる複数の論理入力
に応じた論理動作を全体として行う多段論理回路を有
し、 上記それぞれの単位回路は、クロック信号に同期して相
補的にスイッチ動作されるプリチャージMOSFETとディス
チャージMOSFETとの直列回路を一対並列接続して備え、
プリチャージMOSFETとディスチャージMOSFETとのそれぞ
れの直列接続点には負荷容量が接続され、上記プリチャ
ージMOSFET側の並列接続点が電源端子に接続され、上記
ディスチャージMOSFET側の並列接続点と接地電位点との
間には上記論理入力に応じてその間に電流経路を形成す
るか否かを決定する論理ブロック回路が設けられ、 更に、前段単位回路の上記プリチャージMOSFETとディス
チャージMOSFETとの一対の直列接続点に対しNOR論理を
採ってその結果を次段単位回路における上記論理ブロッ
ク回路の一部の論理入力とする回路を備えて成るもので
あることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065655A JPH07105713B2 (ja) | 1986-03-26 | 1986-03-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065655A JPH07105713B2 (ja) | 1986-03-26 | 1986-03-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62224118A JPS62224118A (ja) | 1987-10-02 |
| JPH07105713B2 true JPH07105713B2 (ja) | 1995-11-13 |
Family
ID=13293236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065655A Expired - Lifetime JPH07105713B2 (ja) | 1986-03-26 | 1986-03-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105713B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000025425A1 (en) * | 1998-10-27 | 2000-05-04 | Evsx, Inc. | Method and apparatus for logic synchronization |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650401A (en) * | 1979-09-29 | 1981-05-07 | Toyo Electric Mfg Co Ltd | Logical operation circuit for vehicle |
| JPS5945712A (ja) * | 1982-09-09 | 1984-03-14 | Pioneer Electronic Corp | 自動周波数制御信号発生回路 |
-
1986
- 1986-03-26 JP JP61065655A patent/JPH07105713B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62224118A (ja) | 1987-10-02 |
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