JPS62224118A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、たと
えば、ドミノ方式のグイナミソク型論理回路を含む半導
体集積回路装置に利用して有効な技術に関するものであ
る。

〔従来の技術〕

■相のクロック信号により動作するグイナミソク型論理
回路については、たとえば特開昭５４−８９５、５８号
公報により公知である。第４図には、この公報で提案さ
れているグイナミソク型多段論理回路が示されている。

この回路は、記憶ノートＮ１の容量性負荷Ｃｓ　５をプ
リチャージするＰチャンネル型のプリチャージＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　９と、そのディスチャージ動作を制
御するＮチ・τ・ンネル型のディスチャージＭＯＳＦＥ
ＴＱ２Ｂと、上記両Ｍ　ＯＳ　Ｆ　Ｅ　’ｒＱ　９とＱ
２８の間に設けられ、論理ブロック回路ＬＢＩを構成す
る直並列接続された複数のＮチャンネルＭＯ３ＦＥ”ｌ
”Ｑ１３ないしＱ１７と、出力インバータ回路ＩＶＩか
ら構成される。

上記同様な回路は多段接続され、いわゆるドミノ回路を
構成する。

この回路では、クロック信号φがロウレベルの間におい
て、出力ノードＮｌの容量性負荷Ｃｓ５のプリチャージ
動作が行われる。すなわち、クロック信号のローレベル
によってプリチャージＭＯ５ＦＥＴＱ９がオン状態とな
り、またディスチャージＭＯ５ＦＥＴ０２Ｂがオフ状態
にとなることで、出カッ−１”Ｎｌの容量性負荷Ｃｓ５
がハイレベルにプリチャージされる。クロック信号φが
ハイレベルとなると、プリチャージＭＯＳＦＥＴＱ９が
オフ状態に、またディスチャージＭＯＳＦＥＴＱ２８が
オン状態となる。ここで、論理ブロック回路ＬＢＩの論
理条件が成立し、たとえば前段からの論理人力信号ａ　
”−ｅによって、ＭＯ５ＦＩＥＴＱ１３またはＱ１４が
オン状態とされ、同時にＭＯＳＦＥＴ　Ｑ　１５ないし
Ｑ１７のいずれか１つがオン状態にされるとディスチャ
ージ経路が形成され、記憶ノードＮｌの容量性負荷Ｃｓ
５がロウレベルにディスチャージされる。

このように、上記プリチャージＭＯＳＦＥＴＱ９とディ
スチャージＭＯＳＦＥＴＱ２８とをクロック信号φによ
って相補的にオン状態とすることにより、プリチャージ
動作とディスチャージ動作を交互に繰り返して、その論
理入力信号に従った論理演算を行うものである。

〔発明が解決しようとする問題点〕

このようなドミノ方式のダイナミック型論理回路におい
ては、その容量性負荷にプリチャージされた電荷が入力
信号に応じてディスチャージされるか否かによって出力
信号が形成されるものである。したがって、半導体技術
の進展に伴い素子の微細化が図られると、上記負荷容量
の容量値が極めて小さくされ結果、上記プリチャージさ
れる電荷量も微小なものとなる。したがって、本願発明
者等の検討によれば、α線等の放射線により上記プリチ
ャージ電荷の引き抜きが行われ、誤動作する虞れが生じ
る。そこで、このような誤動作を防止するために、ダｔ
−％０５ＦＥＴ等を設けて負荷容量の容量値を大きくす
ることが考えられるが、微細化された。ＭＯＳＦＥＴに
より構成される論理ブロックでのディスチャージ動作が
遅くなってしまい、ドミノ回路の持つ高速動作が損なわ
れてしまう。

この発明の目的は、回路の高集積化と誤動作を防止した
ダイナミック型論理回路を含む半導体集積回路装置を提
供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明８１１書の記述および添付図面から明らかになる
であろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、記憶ノードの容量性負荷とこれに対応するプ
リチャージＭＯ５ＦＥＴおよびディスチャージＭＯＳＦ
ＥＴを二重化し、両方の記憶ノードがディスチャージさ
れた時に、論理回路としての論理条件が成立したものと
して、後段に伝達するものである。

〔作　　用〕

上記した手段によれば、α線等により記憶ノードの誤放
電が行われる確率は、記憶ノードを一つにする場合の誤
動作確率のべき乗となるため、はとんど無視できる程度
のものとなり、回路の集積度を低下させることな（α線
等による誤動作を防止したダイナミック型論理回路を含
む半導体集積回路装置を実現できる。

〔実施例〕

第１図には、この発明が適用されたドミノ方式のダイナ
ミック型論理回路の一実施例を示す回路図が示されてい
る。同図の各回路素子は、公知の０ＭＯ３（相補型Ｍ　
ＯＳ　）集積回路の製造技術によって、１個の単結晶シ
リコンのような半導体基板上において形成される。第１
図において、チャンネル（バンクゲート）部分に矢印が
付加されたＭＯＳ　Ｆ　ＥＴはＰチャンネル型であり、
矢印のないＮチャンネルＭＯＳ　Ｆ　ＥＴと区別される
。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板上に形成される。ＰチャンネルＭＯ
５ＦＥＴは、このような半導体基板表面に形成されたソ
ース領域、ドレイン領域およびソース領域とドレイン領
域との間の半導体基板表面に薄い厚さのゲート絶縁膜を
介して形成されたポリシリコンからなるようなゲート電
極から構成される。ＮチャンネルＭＯ５ＦＥＴは、上記
半導体基板表面に形成されたＰ型つニル領域に形成され
る。これによって、半導体基板は、その上に形成された
複数のＰチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲー
トを構成する。Ｐ型ウェル領域は、その上に形成された
ＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　’ｒの基板ゲートを構
成する。ＰチャンネルＭＯ５ＦＥ′ｒの基板ゲート、す
なわちＮ型半導体基板は、第１図の電源端子Ｖｃｃに接
続され、またＮチャンネルＭＯＳ　Ｆ　ＥＴの基板ゲー
ト、すなわちＰ型ウェル領域は、第１νｊの回路の接地
電位点に接続される。

第１図には、この発明が適用されたドミノ方式のグイナ
ミソク型多ＦＪｔ論理回路を構成する単位回路の一実施
例を示す回路図が示されている。

同図において、ダイナミック型論理回路の単位回路の出
力ノードは二重化され、それぞれに対応する容量性負荷
ＣｓｌおよびＣｓ２に対し、それぞれプリチャージＭＯ
ＳＦＥＴＱＩおよびＱ２とディスチャージＭＯＳＦＥＴ
ＱＩＩおよびＱｌ２が設けられる。また１本実施例にお
いて、ディスチャージＭＯＳＦＥＴＱＩ　１．Ｑｌ　２
は、論理ブロックＬＢＩとプリチャージＭＯＳ　Ｆ　Ｅ
ＴＱ　１　、　Ｑ　２との間に設けられる。上記二つの
出力ノードには、それぞれの電圧をその二つの入力端子
に受けるＮＯＲ（ノア）ゲート回路Ｎ０Ｒ１が設けられ
る。

容量性負荷ＣｓｌおよびＣｓ２は、これらのＮ。

Ｒゲート回路ＮＯＲｌを構成するＭＯＳＦＥＴ（７）ゲ
ート容量等により形成されるものである。Ｎ。

Ｒゲート回路Ｎ０ＲＬの出力信号は、この単位論理回路
の出力信号として後段の論理回路に供給される。

ディスチャージＭＯ５ＦＥＴＱＩＩおよびＱｌ２の共通
接続されたソースと回路の接地電位との間には、Ｎチャ
ンネルＭＯＳＦＥＴＱ１３〜Ｑ１７から成る論理ブロッ
ク回路ＬＢＩが設けられる。この論理ブロック回路ＬＢ
Ｉを構成するＭＯＳＦＥＴＱ１３〜ＱＩ７のゲートには
、論理入力信号ａ　”−ｅがそれぞれ入力される。これ
らの論理入力信号は、それぞれ前段の同様な論理ブロッ
ク回路によって形成され、あるいは一連のドミノ回路に
対する入力信号として外部から供給されたものである。

ＭＯ５ＦＥＴＱＩ３〜Ｑ１７は、それぞれの論理人力／
ｉ号がハイレベルの時オン状態となり１Ｍ０８Ｆ′Ｅ′
ｒＱ１３あるいはＱｌ４の一方、およびＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ１５〜Ｑｌ’／のいずれか一つがオン状態と
なることで論理ブロック回路ＬＢＩによる放電経路が形
成される。この論理ブロック回路ＬＢＩにおける上記放
電経路により、クロック信号φがハイレベルとなり、デ
ィスチャージＭＯ５ＦＥＴＱＩＩおよびＱｌ２がオン状
態となった時に、容量性負荷ＣｓｌおよびＣｓ２のディ
スチ中−ジが行われる。

第１図のダイナミック型論理回路の単位回路は、クロッ
ク（４号ψおよび論理入力信号ａ　”　ｅにより、次の
ような論理演算動作を行う。すなわち、クロック信号φ
の電圧レベルは所定の周期をもって、ローレベルとハイ
レベルの間ＩＩ化す６゜クロック信号がローレベルの時
、プリチャージＭＯＳＦＥＴＱＩおよびＱ２はオン状態
とされ、またディスチャージＭＯ５ＦＥＴＱＩＩおよび
Ｑｌ２はオフ状態とされる。これにより、容量性負荷Ｃ
ｓｌおよびＣｓ２は、それぞれプリチャージＭ　ＯＳ　
Ｆ　Ｅ　′ｒＱ１およびＱ２を介して電源電圧Ｖｃｃに
プリチャージされる。これらの容量性負荷の電圧を二つ
の入力端子に受けるＮＯＲゲート回路Ｎ０ＲＩの出力は
、各容量性負荷が電源電圧Ｖｃｃのようなハ・イレ・＼
ルにプリチャージされることで、ローレベルとなる。

次に、クロック信号がハイレベルとなると、プリチャー
ジＭＯＳＦＥＴＱＩおよびＱ２はオフ状態とされ、ディ
スチャージＭＯＳＦＥ’ｌ’Ｑ１１およびＱｌ２がオン
状態とされる。この時、論理ブロック回路ＬＢＩに入力
される論理入力信号ａ　−ｅが、前述のような所定の条
件になっていると、論理ブロック回路ＬＢＩにより放電
経路が形成されるため、容量性負荷ＣｓｌおよびＣｓ２
のディスチャージが行われる。すなわち、論理入力信号
ａあるいはｂの一方、および論理入力信号ｃ　−ｅのい
ずれか一つがハイレベルであると、ＭＯ５ＦＥＴＱ１３
あるいはＣ１４の一方、およびＭＯＳＦＥＴＱ１５〜Ｑ
Ｉ７のいずれか一つがオン状態とされるため、容量性負
荷のディスチャージが行われる。

これにより、容量性負荷ＣｓｌおよびＣ３２による記憶
ノードの電位はローレベルとなり、Ｎ。

Ｒデー１−回路Ｎ０ＲＩの二つの入力はともにローレベ
ルとなって、その出力信号ｆはハイレベルとなる。した
がって、上記の単位論理回路の出力信号ｆは、論理入力
信号ａ　”−ｅに対し、ｆ＝　（ａ＋ｂ）　　・　（ｃ
＋ｄ＋ｅ）の論理式を満足するものとなる。

論理ブロック回路ＬＢＩをｌｉｔ　）１２す、？）ＭＯ
Ｓ　Ｆ　ＥＴおよびそれぞれのゲートに入力される論理
入力信号を適当に組み合わせることによって、任意の論
理演算機能を持つダイナミック型論理回路を形成するこ
とができる。

この単位ダイナミック型論理回路の出力信号ｆは、次の
段の単位ダイナミック型論理回路の論理ブロック回路Ｌ
Ｂ２に対する一つの論理入力信号として入力され、同様
な論理演算が行われる。なお、次段の単位回路も、前段
と同様な構成とされ、Ｐチ中ンネル型のプリチャージＭ
ＯＳＦＥＴＱ３゜Ｑ４とＮチャンネル型のディスチャー
ジＭＯＳＦＥＴＱ１８．Ｃ１９とによってその出カッ−
ドを二重化し、これをＮＯＲゲー；・回路Ｎ０Ｒ２で受
ける一方、論理ブロックＬＢＩと類似の構成の論理ブロ
ックＬＢ２が、ＭＱＳＦＥＴＱＩ＆、Ｃ１９と回路の接
地電位との間に設Ｃ）られる。

前述のように、この実施例のダ・イナミソク型論理回路
では、記憶ノードを構成する容量性負荷は二重化されて
おり、それぞれの容量性負荷の電位は出力用ＮＯＲゲー
ト回路の入力信号とし゛ζ供給される。ＮＯＲゲート回
路は、二つの容量性負荷の電位が共にローレベルとされ
た時に、その出力信号をハイレベルとする。したがって
、これらのダイナミック型論理回路が形成される半導体
集積回路が高集積化され、微細化されることで、容量性
負荷の静電容量が非常に小さいものとなった時に、α線
等によるチャージの引き抜きが一方の容量性負荷で発生
しても、他方の容量性負荷のハイレベルによってＮＯＲ
ゲート回路の出力信号はローレベルに維持される。一つ
の容量性負荷に対するα線による誤放電が発生する確率
を、たとえば１０　”とすると、二つの容量性負荷で同
時に誤放電が発生する確率は１Ｏ−ＩＱ、すなわち、一
つの容量性負荷に誤放電が発生する確率のべき乗となり
、無視しうるちのとなる。

以上の本実施例に示されるように、この発明をドミノ方
式のダイナミック型論理回路に通用した場合、次のよう
な効果が得られる。すなわち、ｆｉｌ記憶ノードの容量
性負荷とこれに対応するプリチャージＭ　ＯＳ　Ｆ　Ｅ
　ｉ’およびディスチャージＭＯＳＦＥＴを二重化し、
それぞれの記憶ノードの電位を受けるＮＯＲゲート回路
を設け、二つの記憶ノードがともにディスチャージされ
た時にハイレベルの出力信号を後段に出力することで、
α線等により記憶ノードの誤放電が行われる確率は、記
憶ノードを一つにする場合の誤動作確率のべき乗となる
ため、はとんど無視しうる程度のものにできるという効
果が得られる。

（２）上記（１）項における記憶ノードの容量性負荷と
これに対応するプリチャージＭ　ＯＳ　Ｉｉ′ＥＴおよ
びディスチャージＭＯＳ　Ｆ　ＥＴの二重化は、回路の
微細化を犠牲にすることなく可能であるため、回路全体
の集積度を抑えることな（α線等による誤放電にともな
う誤動作を防止したダイナミック型論理回路を含む半導
体集積回路装置が実現できるという効果が得られる。

（３）上記（１）項により記憶ノーどの容量性負荷等を
二ｍ化しても、ダイナミック型論理回路の動作速度は影
響を受けないので、ドミノ方式の高速性を生かしつつ、
α線等による誤動作を防止したダイナミック型論理回路
を含む半導体集積回路装置が実現できるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図の単
位論理回路は、さらに高い集積回路の信頼性を必要とす
る場合、その記憶ノードとそれに対応するプリチャージ
ＭＯＳＦＥＴおよびディスチャージＭＯＳＦＥＴを三重
化以上のものとしてもよい。また、第１図の実施例では
、二重化された容量性負荷に対応して二重化して設けら
れるディスチャージＭＯ５ＦＥＴのゲートにクロック信
号φを供給しているが、これに代わって、前段の論理ブ
ロック回路の出力信号あるいはクロック信号のハイレベ
ルに同期して変化する論理入力信号を供給するものとし
てもよい。

すなわち、一連のドミノ回路を構成する論理ブロック回
路の出力信号は、この回路と同様に、もともとクロック
信号のハイレベルに同期して変化するものである。また
外部の回路から直接この単位論理回路に入力される論理
入力信号の場合、クロック信号φのハイレベルに同期化
した後ディスチャージＭＯＳ　Ｆ　ＥＴのゲートに供給
する。これにより、ディスチャージＭＯＳ　Ｆ　ＥＴに
対するクロック信号の入力は不必要なものとなり、論理
入力信号の一部を入力することで、回路素子の削減を図
ることができる。第１図において、プリチャージＭＯＳ
　Ｆ　ＥＴはＰチャンネルＭＯ５ＦＥＴで構成したが、
特に制限されるものでなく、全体のＭＯＳ　Ｆ　Ｅ　’
Ｉ’を、たとえばＮチャンネルＭＯＳＦＥＴ等同−の導
電型のＭ　ＯＳ　ＦＥ　Ｔで構成するものであってもよ
い。さらに、本発明は２和式のクロックを用いた２相ダ
イナミ７り型論理回路にも通用できる。その−例を、第
２図または第３図に示す、第２図の回路では、第１図の
ＮＯＲゲート回路に相当するゲート回路は特別に設けら
れず、次段の単位回路ＬＢ４を構成する一部のＮチャン
ネル型のディスチャージＭＯ５ＦＥＴＱ２１．Ｑ２２の
ゲート容量を記憶ノードの容量性負荷として用いている
。言い換えれば、Ｎ　ＯＲゲート回路Ｎ０Ｒ１と同等の
機能を次段の単位回路ＬＢ４において得ている。単位回
路ＬＢ４は、所望の論理を構成するための多数のＭＯＳ
　Ｆ　ＥＴを形成する領域を有するので、余分なＭＯＳ
ＦＥＴＱ２１．Ｑ２２を形成しても、その面積はあまり
増えずにすむ。第３図の回路でも、第１図のＮＯＲゲー
ト回路に相当するゲート回路は設けられない。つまり、
次段回路との間に設けられたトランスファゲートＭＯＳ
ＦＥＴＱ３６．Ｑ３７を介して、次段回路のＮチャンネ
ル型のディスチャージＭＯＳＦＥＴＱ４０．Ｑ４１のゲ
ート容量を記憶ノードの容量性負荷として用いている。

ＭＯ５ＦＥ’ｒＱ４０゜Ｑ４１は、単位回路ＬＢ６に属
さないものと見なしてもよい。なお、クロック信号φ、
φは互いに逆相とされ、またクロック信号φ１．φ２は
ノンオーバーラツプとされる。ＭＯＳＦＥＴＱ３０〜Ｑ
、１１はＮチャンネル型とされる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるドミノ方式のダイナ
ミック型論理回路に適用した場合について説明したが、
それに限定されるものではなく−１たとえば、各種のマ
イクロコンピユータあるいはメモリ装置等における論理
回路などに通用できる。本発明は、少なくとも容量性負
荷を記憶ノードとして用いたダイナミック型論理回路に
は通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られろ効果を簡単に説明すれば、下記のとおりであ
る。すなわち、記憶ノードの容量性負荷とこれに対応す
るプリチャージＭＯ５ＦＥＴおよびディスチャージＭＯ
ＳＦＥＴを複数個設け、それぞれの記憶ノードの電位を
受けるＮ　ＯＲゲート回路を設け、複数の記１．αノー
ドがともにディスチャージされた時にハイレベルの出力
信号を後段に出力することで、回路の微細化または回路
全体の＋Ｊ積度を抑えることなくα線等による誤放電に
ともなう誤動作を防止した高速のダ・イナミック型論理
回路を含む半導体集積回路装置が実現できるものである
。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型論理回
路の一実施例を示す囲路図、 第２図は、この発明が適用されたダイナミック型論理回
路のもう一つの実施例を示す回路図、第３図は、この発
明が適用されたダイナミック型論理回路のさらにもう一
つの実施例を示す回路図、 第４図は、従来のダイナミック型論理回路の一例を示す
回路図である。 Ｎ１　・　・　・記憶ノード、Ｃｓ１＝Ｃｓ６　・　・
　・８最性負荷、Ｎ０ＲＩ・Ｎ０Ｒ２・・・ＮＯＲゲー
ト回路、ＩＶＩ・ＩＶ２・・・インパーク回路、ＬＢＩ
−ＬＢ６・・・論理ブロック回路。 Ｑ１〜ＱｌＯ・・・ＰナヤンネルＭＯＳ　Ｆ　ＥＴ。 Ｑｌｌ−Ｑ４１−　・・ＮチャンネルＭ　ＯＳ　Ｆ　Ｅ
　Ｔ　。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、複数のプリチャージＭＯＳＦＥＴと、これら複数の
   プリチャージＭＯＳＦＥＴに対応された負荷容量と、上
   記負荷容量をそれぞれその入力信号に応じてディスチャ
   ージさせる論理ブロック回路と、上記複数の負荷容量に
   得られる出力信号の実質的な論理和信号を出力として次
   段回路に伝えるドミノ回路を具備することを特徴とする
   半導体集積回路装置。 ２、上記実質的な論理和信号は、次段の論理ブロックに
   おける並列形態の複数のＭＯＳＦＥＴにより構成される
   ものであることを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置。 ３、プリチャージＭＯＳＦＥＴはＰチャンネルＭＯＳＦ
   ＥＴにより構成され、上記論理ブロック回路はＮチャン
   ネルＭＯＳＦＥＴにより構成されるものであることを特
   徴とする特許請求の範囲第１または第２項記載の半導体
   集積回路装置。