JPH0697741B2 - 同期式相補型論理集積回路装置 - Google Patents
同期式相補型論理集積回路装置Info
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- JPH0697741B2 JPH0697741B2 JP59123750A JP12375084A JPH0697741B2 JP H0697741 B2 JPH0697741 B2 JP H0697741B2 JP 59123750 A JP59123750 A JP 59123750A JP 12375084 A JP12375084 A JP 12375084A JP H0697741 B2 JPH0697741 B2 JP H0697741B2
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- channel mos
- channel
- drain
- integrated circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、相補型論理集積回路における基本論理ゲート
の占有面積および遅延時間の低減を図ると共に、相補型
論理集積回路の特徴である低消費電力性を維持すること
のできる同期式相補型論理集積回路装置に関する。
の占有面積および遅延時間の低減を図ると共に、相補型
論理集積回路の特徴である低消費電力性を維持すること
のできる同期式相補型論理集積回路装置に関する。
（従来の技術） 従来、相補型論理集積回路の基本論理ゲートは完全相補
型の場合は第４図に示すように、また同期式不完全相補
型の場合は第５図に示すように構成されていた。
型の場合は第４図に示すように、また同期式不完全相補
型の場合は第５図に示すように構成されていた。
第４図および第５図においてQ1〜Q6,Q21はｐチャネルエ
ンハンスメント型MOSトランジスタ、Q11〜Q16,Q31はｎ
チャネルエンハンスメント型MOSトランジスタ、11〜16
は入力端子、40は出力端子、51はクロック信号端子、10
0は電源端子である。なお、信号端子の符号はその端子
に印加される信号を指す場合にも用いることにする。ま
た、第４図，第５図ともに３ワイド2,2,2入力AND−NOR
複合ゲートの例であり、タイミング等を考慮しない静的
な論理は第６図のようになる。
ンハンスメント型MOSトランジスタ、Q11〜Q16,Q31はｎ
チャネルエンハンスメント型MOSトランジスタ、11〜16
は入力端子、40は出力端子、51はクロック信号端子、10
0は電源端子である。なお、信号端子の符号はその端子
に印加される信号を指す場合にも用いることにする。ま
た、第４図，第５図ともに３ワイド2,2,2入力AND−NOR
複合ゲートの例であり、タイミング等を考慮しない静的
な論理は第６図のようになる。
しかして、第４図に示す完全相補型ゲートの場合、ｐチ
ャネルMOSトランジスタQ1〜Q6は負荷部を、ｎチャネルM
OSトランジスタQ11〜Q16は駆動部を夫々構成し、負荷部
がオンで駆動部がオフの際に出力端子40は“1"（ハイレ
ベル）に、負荷部がオフで駆動部がオンの際に出力端子
40は“0"（ローレベル）になる。また、ｐチャネルMOS
トランジスタとｎチャネルMOSトランジスタはオン・オ
フを相補的に行うため、入力信号11〜16が“0"あるいは
“1"に固定されている時は電源100とアースの間の電流
経路は遮断され、貫通電流は流れず、出力端子40の負荷
容量の充放電に必要な電力のみしか消費されない。その
ため、低消費電力という特徴を有している。
ャネルMOSトランジスタQ1〜Q6は負荷部を、ｎチャネルM
OSトランジスタQ11〜Q16は駆動部を夫々構成し、負荷部
がオンで駆動部がオフの際に出力端子40は“1"（ハイレ
ベル）に、負荷部がオフで駆動部がオンの際に出力端子
40は“0"（ローレベル）になる。また、ｐチャネルMOS
トランジスタとｎチャネルMOSトランジスタはオン・オ
フを相補的に行うため、入力信号11〜16が“0"あるいは
“1"に固定されている時は電源100とアースの間の電流
経路は遮断され、貫通電流は流れず、出力端子40の負荷
容量の充放電に必要な電力のみしか消費されない。その
ため、低消費電力という特徴を有している。
一方、第５図に示す同期式不完全相補型ゲートの場合に
あっては、クロック信号51が“0"のプリチャージ期間に
おいてｐチャネルMOSトランジスタQ21がオンとなって出
力端子40をハイレベルにプリチャージし、クロック信号
51が“1"に変化する際にｎチャネルMOSトランジスタQ11
〜Q16により構成される駆動部がオフとなっているかオ
ンとなっているかにより、出力端子40の電荷を保持もし
くは放電し、論理の結果を出力端子40から出力するもの
である。
あっては、クロック信号51が“0"のプリチャージ期間に
おいてｐチャネルMOSトランジスタQ21がオンとなって出
力端子40をハイレベルにプリチャージし、クロック信号
51が“1"に変化する際にｎチャネルMOSトランジスタQ11
〜Q16により構成される駆動部がオフとなっているかオ
ンとなっているかにより、出力端子40の電荷を保持もし
くは放電し、論理の結果を出力端子40から出力するもの
である。
しかして、この場合、プリチャージ期間中はｎチャネル
MOSトランジスタQ31がオフし、動作期間中はｐチャネル
MOSトランジスタQ21がオフとなるため貫通電流はなく、
低消費電力という性質を維持していると共に、必要とさ
れるトランジスタの数が 入力信号数＋２ と少ないため、占有面積が小さいという特徴を有してい
る。また、入力端子にはｎチャネルMOSトランジスタの
ゲートが１つしか接続されていないため、入力容量も小
さいという利点がある。
MOSトランジスタQ31がオフし、動作期間中はｐチャネル
MOSトランジスタQ21がオフとなるため貫通電流はなく、
低消費電力という性質を維持していると共に、必要とさ
れるトランジスタの数が 入力信号数＋２ と少ないため、占有面積が小さいという特徴を有してい
る。また、入力端子にはｎチャネルMOSトランジスタの
ゲートが１つしか接続されていないため、入力容量も小
さいという利点がある。
（発明が解決しようとしている問題点） ところで、第４図に示した完全相補型ゲートの場合、前
述したように消費電力が少ないという長所があるが、必
要とするトランジスタの個数が入力信号の２倍となるた
め素子数が多く、そのため集積回路における占有面積が
大きくなるという欠点がある。また、夫々の入力端子に
はｐチャネルMOSトランジスタとｎチャネルMOSトランジ
スタの２つのゲートが接続されるため、入力容量も大き
く、遅延時間のファンアウトに対する依存性が大きいと
いう欠点があった。
述したように消費電力が少ないという長所があるが、必
要とするトランジスタの個数が入力信号の２倍となるた
め素子数が多く、そのため集積回路における占有面積が
大きくなるという欠点がある。また、夫々の入力端子に
はｐチャネルMOSトランジスタとｎチャネルMOSトランジ
スタの２つのゲートが接続されるため、入力容量も大き
く、遅延時間のファンアウトに対する依存性が大きいと
いう欠点があった。
一方、第５図に示した同期式不完全相補型ゲートの場合
は消費電力が少ないと共に素子数が少なく、また、入力
容量が小さいため遅延時間のファンアウト依存性も小さ
いという特徴を有しているが、動作原理から言って、遅
れて確定する入力信号があると誤動作を起こす欠点があ
る。すなわち、第５図において入力端子11〜16にはこの
基本論理ゲートと同様な回路の出力端子が接続されるた
め、プリチャージ期間中は各入力端子は“1"であり（こ
の期間はｎチャネルMOSトランジスタQ31がオフであるの
で、ｎチャネルMOSトランジスタQ11〜Q16がオンでも出
力端子40はｐチャネルMOSトランジスタQ21を介してプリ
チャージされる）、クロック信号51が“0"から“1"に変
わるとｎチャネルMOSトランジスタQ11〜Q16により構成
される駆動部がオフとなるかオンとなるかにより出力端
子40の電荷を保持もしくは放電して論理結果を出力する
ものであるため、プリチャージ期間が終わるのと同時に
各入力端子の信号が確定しなければならないからであ
る。例えば、入力信号11の確定値は“1"、入力信号12〜
16の確定値は“0"であるとし、クロック信号51が“1"に
変わったと同時に入力信号11,13,14,15,16に確定し、入
力信号12が遅れて確定したとすると、入力端子12は信号
が確定するまでは前段の出力端子における直前のプリチ
ャージにより“1"に保たれているため、本来、出力確定
値は“1"であるべきものが“0"となってしまい誤動作す
ることになる。
は消費電力が少ないと共に素子数が少なく、また、入力
容量が小さいため遅延時間のファンアウト依存性も小さ
いという特徴を有しているが、動作原理から言って、遅
れて確定する入力信号があると誤動作を起こす欠点があ
る。すなわち、第５図において入力端子11〜16にはこの
基本論理ゲートと同様な回路の出力端子が接続されるた
め、プリチャージ期間中は各入力端子は“1"であり（こ
の期間はｎチャネルMOSトランジスタQ31がオフであるの
で、ｎチャネルMOSトランジスタQ11〜Q16がオンでも出
力端子40はｐチャネルMOSトランジスタQ21を介してプリ
チャージされる）、クロック信号51が“0"から“1"に変
わるとｎチャネルMOSトランジスタQ11〜Q16により構成
される駆動部がオフとなるかオンとなるかにより出力端
子40の電荷を保持もしくは放電して論理結果を出力する
ものであるため、プリチャージ期間が終わるのと同時に
各入力端子の信号が確定しなければならないからであ
る。例えば、入力信号11の確定値は“1"、入力信号12〜
16の確定値は“0"であるとし、クロック信号51が“1"に
変わったと同時に入力信号11,13,14,15,16に確定し、入
力信号12が遅れて確定したとすると、入力端子12は信号
が確定するまでは前段の出力端子における直前のプリチ
ャージにより“1"に保たれているため、本来、出力確定
値は“1"であるべきものが“0"となってしまい誤動作す
ることになる。
そして、この誤動作を避けるためには多相のクロックを
使用する方法、もしくは各信号の伝播遅延を考慮し、最
悪の遅延時間を有する信号にタイミングを調整する方法
等がとられていたが、タイミング設計が難かしく、高速
動作に望ましい設計が行えないという欠点があった。
使用する方法、もしくは各信号の伝播遅延を考慮し、最
悪の遅延時間を有する信号にタイミングを調整する方法
等がとられていたが、タイミング設計が難かしく、高速
動作に望ましい設計が行えないという欠点があった。
（問題点を解決するための手段） 本発明は上記の点に鑑み提案されたものであり、プリチ
ャージ期間中に全出力ノードを“0"にして正常動作を保
証するためのタイミング設計を容易にすると共に、論理
を決定するための駆動部（スイッチング部）をｎチャネ
ルエンハンスメント型MOSトランジスタのみで構成し、
更に負荷部にクロック信号により動作するｐチャネルエ
ンハンスメント型MOSトランジスタを設けて相補型とす
ることにより、低占有面積化、遅延時間の短縮化および
低消費電力化を図った同期式相補型論理集積回路装置を
提供することを目的とするものである。
ャージ期間中に全出力ノードを“0"にして正常動作を保
証するためのタイミング設計を容易にすると共に、論理
を決定するための駆動部（スイッチング部）をｎチャネ
ルエンハンスメント型MOSトランジスタのみで構成し、
更に負荷部にクロック信号により動作するｐチャネルエ
ンハンスメント型MOSトランジスタを設けて相補型とす
ることにより、低占有面積化、遅延時間の短縮化および
低消費電力化を図った同期式相補型論理集積回路装置を
提供することを目的とするものである。
上記の目的を達成するため、本発明は、同一半導体基板
上に複数個のｎチャネルエンハンスメント型MOSトラン
ジスタと複数個のｐチャネルエンハンスメント型MOSト
ランジスタを搭載してなる集積回路において、各基本論
理ゲートは、ソース電極を電源線に接続し、かつゲート
電極を互いのドレイン電極に接続してなる第１および第
２のｐチャネルMOSトランジスタで負荷部を構成し、入
力端子が個々のゲート電極に接続され、かつドレイン電
極およびソース電極が論理構成に応じて互いに直列もし
くは並列に接続された複数のｎチャネルMOSトランジス
タからなる駆動部を前記第１のｐチャネルMOSトランジ
スタのドレイン電極とアース線間に接続し、前記第２の
ｐチャネルMOSトランジスタのドレイン電極を基本論理
ゲートの出力端子とすると共に、この出力端子をクロッ
ク信号によりオン・オフするｎチャネルMOSトランジス
タのドレイン・ソースを介してアース線に接続すること
を特徴とした同期式相補型論理集積回路装置を発明の要
旨とするものである。
上に複数個のｎチャネルエンハンスメント型MOSトラン
ジスタと複数個のｐチャネルエンハンスメント型MOSト
ランジスタを搭載してなる集積回路において、各基本論
理ゲートは、ソース電極を電源線に接続し、かつゲート
電極を互いのドレイン電極に接続してなる第１および第
２のｐチャネルMOSトランジスタで負荷部を構成し、入
力端子が個々のゲート電極に接続され、かつドレイン電
極およびソース電極が論理構成に応じて互いに直列もし
くは並列に接続された複数のｎチャネルMOSトランジス
タからなる駆動部を前記第１のｐチャネルMOSトランジ
スタのドレイン電極とアース線間に接続し、前記第２の
ｐチャネルMOSトランジスタのドレイン電極を基本論理
ゲートの出力端子とすると共に、この出力端子をクロッ
ク信号によりオン・オフするｎチャネルMOSトランジス
タのドレイン・ソースを介してアース線に接続すること
を特徴とした同期式相補型論理集積回路装置を発明の要
旨とするものである。
以下、実施例を示す図面に沿って、本発明を詳述する。
なお、実施例は一つの例示であって、本発明の精神を逸
脱しない範囲で種々の変更または改良を行いうることは
云うまでもない。
なお、実施例は一つの例示であって、本発明の精神を逸
脱しない範囲で種々の変更または改良を行いうることは
云うまでもない。
第１図は本発明の一実施例を示したものであり、論理構
成としては第４図および第５図と同様に３ワイド2,2,2
入力AND−NOR複合ゲートに適用した例である。第１図に
おいてQ11〜Q16,Q31はｎチャネルエンハンスメント型MO
Sトランジスタ、Q21,Q22はｐチャネルエンハンスメント
型MOSトランジスタ、11〜16は入力端子、50はクロック
信号（同期信号）端子、100は電源端子である。なお、
信号端子の符号はその端子に印加される信号を指す場合
にも用いることにする。
成としては第４図および第５図と同様に３ワイド2,2,2
入力AND−NOR複合ゲートに適用した例である。第１図に
おいてQ11〜Q16,Q31はｎチャネルエンハンスメント型MO
Sトランジスタ、Q21,Q22はｐチャネルエンハンスメント
型MOSトランジスタ、11〜16は入力端子、50はクロック
信号（同期信号）端子、100は電源端子である。なお、
信号端子の符号はその端子に印加される信号を指す場合
にも用いることにする。
構成を詳述すると、負荷部を構成する２つのＰチャネル
MOSトランジスタQ21,Q22はソース電極が電源端子100に
接続され、ゲート電極は互いのドレイン電極に接続さ
れ、ｐチャネルMOSトランジスタQ22のドレイン電極を基
本論理ゲートの出力端子40として取り出すと共に、この
出力端子40をクロック信号50によりオン・オフするｎチ
ャネルMOSトランジスタQ31のドレイン・ソースを介して
アース線に接続している。また、駆動部を構成するｎチ
ャネルMOSトランジスタQ11〜Q16のゲート電極には入力
端子12〜16が夫々接続され、各ｎチャネルMOSトランジ
スタはドレイン電極およびソース電極が論理構成に応じ
て互いに直列もしくは並列に接続され、このように構成
された駆動部は前記のｐチャネルMOSトランジスタQ21の
ドレイン電極とアース線間に接続されている。なお、ク
ロック信号50はプリチャージ期間中に“1"、論理回路動
作時に“0"となるものである。
MOSトランジスタQ21,Q22はソース電極が電源端子100に
接続され、ゲート電極は互いのドレイン電極に接続さ
れ、ｐチャネルMOSトランジスタQ22のドレイン電極を基
本論理ゲートの出力端子40として取り出すと共に、この
出力端子40をクロック信号50によりオン・オフするｎチ
ャネルMOSトランジスタQ31のドレイン・ソースを介して
アース線に接続している。また、駆動部を構成するｎチ
ャネルMOSトランジスタQ11〜Q16のゲート電極には入力
端子12〜16が夫々接続され、各ｎチャネルMOSトランジ
スタはドレイン電極およびソース電極が論理構成に応じ
て互いに直列もしくは並列に接続され、このように構成
された駆動部は前記のｐチャネルMOSトランジスタQ21の
ドレイン電極とアース線間に接続されている。なお、ク
ロック信号50はプリチャージ期間中に“1"、論理回路動
作時に“0"となるものである。
しかして、プリチャージ期間中においてクロック信号50
は“1"の状態にあり、ｎチャネルMOSトランジスタQ31が
オンして出力端子40は“0"となる。また、相互に接続さ
れたこれらの基本論理ゲートのすべてに対しても同様の
動作が行われ、出力端子はプリチャージ期間中“0"に保
たれる。一方、ｐチャネルMOSトランジスタQ21はゲート
電極が出力端子40に接続されているためこの期間中オン
し、また、ｐチャネルMOSトランジスタQ22はｐチャネル
MOSトランジスタQ21のドレイン電極からハイレベルの信
号を受けるのでオフする。なお、入力端子11〜16にはこ
の基本論理ゲートと同様な回路の出力端子が接続される
ため、プリチャージ期間中は各入力端子は“0"であり、
駆動部のｎチャネルMOSトランジスタQ11〜Q16はオフし
ている。そのため、電源100とアースの間の電流経路は
全て遮断されており、貫通電流による直流電力消費はな
い。
は“1"の状態にあり、ｎチャネルMOSトランジスタQ31が
オンして出力端子40は“0"となる。また、相互に接続さ
れたこれらの基本論理ゲートのすべてに対しても同様の
動作が行われ、出力端子はプリチャージ期間中“0"に保
たれる。一方、ｐチャネルMOSトランジスタQ21はゲート
電極が出力端子40に接続されているためこの期間中オン
し、また、ｐチャネルMOSトランジスタQ22はｐチャネル
MOSトランジスタQ21のドレイン電極からハイレベルの信
号を受けるのでオフする。なお、入力端子11〜16にはこ
の基本論理ゲートと同様な回路の出力端子が接続される
ため、プリチャージ期間中は各入力端子は“0"であり、
駆動部のｎチャネルMOSトランジスタQ11〜Q16はオフし
ている。そのため、電源100とアースの間の電流経路は
全て遮断されており、貫通電流による直流電力消費はな
い。
次いで、初段ゲート（図示せず）の入力信号が確定し、
クロック信号50が“1"の状態から“0"の状態に遷移する
と、初段ゲートより順次各ゲートの論理出力が確定し、
所望の論理演算が行われる。
クロック信号50が“1"の状態から“0"の状態に遷移する
と、初段ゲートより順次各ゲートの論理出力が確定し、
所望の論理演算が行われる。
ここで、回路を伝播してくる信号の遅延にバラツキ等が
生じ、例えば入力信号11の確定値は“1"、入力信号12〜
16の確定値は“0"であるとし、入力信号12が他の入力信
号11,13,14,15,16より遅れて確定したとしても、各入力
端子は直前のプリチャージ期間において“0"に保持され
ていたので、誤ってオンするものはなく、誤動作を起こ
すことはない。すなわち、各入力信号の遅延時間のバラ
ツキによる誤動作は、単相のクロック信号を用いている
にも拘わらず回避することができる。また、次段負荷の
駆動能力は主としてｐチャネルMOSトランジスタQ22のチ
ャネル寸法W/Lで決まり、駆動部のｎチャネルMOSトラン
ジスタQ11〜Q16には大きな電流容量は要求されないの
で、駆動部のｎチャネルMOSトランジスタQ11〜Q16は小
型に設計することが可能であり、一層の占有面積の減少
を図ることができる。なお、前段に接続される回路から
見た場合、駆動負荷を小さくする理由からも駆動部のｎ
チャネルMOSトランジスタは小型であることが望まし
く、そのため本発明では両者の要求を満たすことができ
る。更に、出力端子40が“1"状態，“0"状態のいずれの
場合にあっても電源100とアース間の電流経路はすべて
遮断されているため直流電力消費はなく、低消費電力で
ある。
生じ、例えば入力信号11の確定値は“1"、入力信号12〜
16の確定値は“0"であるとし、入力信号12が他の入力信
号11,13,14,15,16より遅れて確定したとしても、各入力
端子は直前のプリチャージ期間において“0"に保持され
ていたので、誤ってオンするものはなく、誤動作を起こ
すことはない。すなわち、各入力信号の遅延時間のバラ
ツキによる誤動作は、単相のクロック信号を用いている
にも拘わらず回避することができる。また、次段負荷の
駆動能力は主としてｐチャネルMOSトランジスタQ22のチ
ャネル寸法W/Lで決まり、駆動部のｎチャネルMOSトラン
ジスタQ11〜Q16には大きな電流容量は要求されないの
で、駆動部のｎチャネルMOSトランジスタQ11〜Q16は小
型に設計することが可能であり、一層の占有面積の減少
を図ることができる。なお、前段に接続される回路から
見た場合、駆動負荷を小さくする理由からも駆動部のｎ
チャネルMOSトランジスタは小型であることが望まし
く、そのため本発明では両者の要求を満たすことができ
る。更に、出力端子40が“1"状態，“0"状態のいずれの
場合にあっても電源100とアース間の電流経路はすべて
遮断されているため直流電力消費はなく、低消費電力で
ある。
次に、第２図は本発明の他の実施例を示したもので、ク
ロック信号50と反対位相を有する他のクロック信号51に
よって動作するｎチャネルエンハンスメント型MOSトラ
ンジスタQ32をｐチャネルMOSトランジスタQ21のドレイ
ン電極と駆動部の間に挿入し、プリチャージ期間中に負
荷部と駆動部とを分離するようにしたものである。
ロック信号50と反対位相を有する他のクロック信号51に
よって動作するｎチャネルエンハンスメント型MOSトラ
ンジスタQ32をｐチャネルMOSトランジスタQ21のドレイ
ン電極と駆動部の間に挿入し、プリチャージ期間中に負
荷部と駆動部とを分離するようにしたものである。
すなわち、第１図に示した回路では入力端子11〜16には
同様な回路が接続されることを前提とし、プリチャージ
期間には各入力端子が“0"に保たれることを条件として
その後の遅延する信号に対して正常な動作を保証する機
能は有しているが、初段の入力ゲートに用いられる場合
等において、非同期の入力信号が与えられると誤動作を
起こす可能性が残されている。例えば、第１図におい
て、プリチャージ期間に入力信号11,12が“1"となり、
他の入力端子が“0"であるとすると、ノード60にチャー
ジされつつある電荷あるいはチャージされた電荷は駆動
部のｎチャネルMOSトランジスタQ12,Q11を介して放電し
てしまい、プリチャージ期間が終わって動作状態に入っ
た際に既にノード60は“0"であるため、入力信号が確定
しても正確な論理を示さなくなる不都合がある。
同様な回路が接続されることを前提とし、プリチャージ
期間には各入力端子が“0"に保たれることを条件として
その後の遅延する信号に対して正常な動作を保証する機
能は有しているが、初段の入力ゲートに用いられる場合
等において、非同期の入力信号が与えられると誤動作を
起こす可能性が残されている。例えば、第１図におい
て、プリチャージ期間に入力信号11,12が“1"となり、
他の入力端子が“0"であるとすると、ノード60にチャー
ジされつつある電荷あるいはチャージされた電荷は駆動
部のｎチャネルMOSトランジスタQ12,Q11を介して放電し
てしまい、プリチャージ期間が終わって動作状態に入っ
た際に既にノード60は“0"であるため、入力信号が確定
しても正確な論理を示さなくなる不都合がある。
しかして、第２図に示した実施例においてはクロック信
号50と反対位相を有する他のクロック信号51によって動
作するｎチャネルエンハンスメント型MOSトランジスタQ
32によりプリチャージ期間中に負荷部と駆動部とを分離
するようにしているので、仮にプリチャージ期間中に駆
動部がオンになることがあってもノード60の電荷が誤っ
て放電されてしまうことはない。
号50と反対位相を有する他のクロック信号51によって動
作するｎチャネルエンハンスメント型MOSトランジスタQ
32によりプリチャージ期間中に負荷部と駆動部とを分離
するようにしているので、仮にプリチャージ期間中に駆
動部がオンになることがあってもノード60の電荷が誤っ
て放電されてしまうことはない。
第３図は更に他の実施例を示したものであり、バイポー
ラトランジスタを出力段に設けることにより負荷の駆動
能力を高め、駆動部のｎチャネルMOSトランジスタの電
流容量を低減して一層の小型化により高密度な構成を得
ることを可能としたものである。構成としては、コレク
タ電極を電源端子100に接続したnpn型バイポーラトラン
ジスタQ101のベース電極をｐチャネルMOSトランジスタQ
22のドレイン電極41に接続すると共に、エミッタ電極を
クロック信号50によりオン・オフするｎチャネルMOSト
ランジスタQ33のドレイン・ソースを介してアース線に
接続し、バイポーラトランジスタQ101のエミッタから出
力を得るようにしている。
ラトランジスタを出力段に設けることにより負荷の駆動
能力を高め、駆動部のｎチャネルMOSトランジスタの電
流容量を低減して一層の小型化により高密度な構成を得
ることを可能としたものである。構成としては、コレク
タ電極を電源端子100に接続したnpn型バイポーラトラン
ジスタQ101のベース電極をｐチャネルMOSトランジスタQ
22のドレイン電極41に接続すると共に、エミッタ電極を
クロック信号50によりオン・オフするｎチャネルMOSト
ランジスタQ33のドレイン・ソースを介してアース線に
接続し、バイポーラトランジスタQ101のエミッタから出
力を得るようにしている。
しかして、クロック信号50が“1"であるプリチャージ期
間中はｎチャネルMOSトランジスタQ31,Q33がオンとな
り、出力端子40およびノード41は“0"状態となるため、
バイポーラトランジスタQ101はオフで、この期間の直流
電力消費はない。次いで、クロック信号50が“1"から
“0"に遷移すると、ｐチャネルMOSトランジスタQ32がオ
ンしてｎチャネルMOSトランジスタQ11〜Q16からなる駆
動部が負荷部のｐチャネルMOSトランジスタQ21のドレイ
ン電極に接続され、駆動部がオンであればノード60にチ
ャージされた電荷が放電してｐチャネルMOSトランジス
タQ22がオンし、バイポーラトランジスタQ101にベース
電流を供給してオンせしめる。なお、この状態において
も定常状態では電源100からアースに至る電流経路はす
べて遮断されているため、直流電力消費はない。また、
駆動部がオフのままであればバイポーラトランジスタQ
101はオフとなっている。
間中はｎチャネルMOSトランジスタQ31,Q33がオンとな
り、出力端子40およびノード41は“0"状態となるため、
バイポーラトランジスタQ101はオフで、この期間の直流
電力消費はない。次いで、クロック信号50が“1"から
“0"に遷移すると、ｐチャネルMOSトランジスタQ32がオ
ンしてｎチャネルMOSトランジスタQ11〜Q16からなる駆
動部が負荷部のｐチャネルMOSトランジスタQ21のドレイ
ン電極に接続され、駆動部がオンであればノード60にチ
ャージされた電荷が放電してｐチャネルMOSトランジス
タQ22がオンし、バイポーラトランジスタQ101にベース
電流を供給してオンせしめる。なお、この状態において
も定常状態では電源100からアースに至る電流経路はす
べて遮断されているため、直流電力消費はない。また、
駆動部がオフのままであればバイポーラトランジスタQ
101はオフとなっている。
更に、バイポーラトランジスタの使用により“1"の状態
における出力電圧レベルは電源電圧よりもベース・エミ
ッタ間電圧だけ下がったものとなり、よって後続の回路
が完全相補型のゲートの如くｐチャネルMOSトランジス
タとｎチャネルMOSトランジスタの両者に信号が印加さ
れる構成にあっては出力電圧レベルの低下により同時に
オンし、貫通電流が流れる恐れがあるが、本発明の回路
にあっては、出力端子40には同種の基本論理ゲートが接
続され、その入力段はｎチャネルMOSトランジスタのみ
から構成されるので不都合はなく、貫通電流が流れるこ
とがないので直流電力消費はない。加えて、バイポーラ
トランジスタの動作は順方向動作であるので、バッファ
部のスイッチング速度も高速にすることができる。
における出力電圧レベルは電源電圧よりもベース・エミ
ッタ間電圧だけ下がったものとなり、よって後続の回路
が完全相補型のゲートの如くｐチャネルMOSトランジス
タとｎチャネルMOSトランジスタの両者に信号が印加さ
れる構成にあっては出力電圧レベルの低下により同時に
オンし、貫通電流が流れる恐れがあるが、本発明の回路
にあっては、出力端子40には同種の基本論理ゲートが接
続され、その入力段はｎチャネルMOSトランジスタのみ
から構成されるので不都合はなく、貫通電流が流れるこ
とがないので直流電力消費はない。加えて、バイポーラ
トランジスタの動作は順方向動作であるので、バッファ
部のスイッチング速度も高速にすることができる。
（発明の効果） 以上のように、本発明の同期式相補型論理集積回路装置
にあっては、プリチャージ期間中に全出力ノードを“0"
にすると共に、論理を決定するための駆動部（スイッチ
ング部）をｎチャネルエンハンスメント型MOSトランジ
スタのみで構成し、更に負荷部にクロック信号により動
作するｐチャネルエンハンスメント型MOSトランジスタ
を設けて相補型としたので、正常動作を保証するための
タイミング設計を容易にできると共に、半導体基板にお
ける占有面積の減少、遅延時間の短縮および消費電力の
低下を図ることができる効果がある。また、本発明の回
路構成にあっては負荷部にｐチャネルエンハンスメント
型MOSトランジスタのラッチ構造を有しているため、負
荷部を固定の共通回路としておけば各種組合せ回路基本
ゲートのみならず、フリップフロップ回路等の実現も容
易である。
にあっては、プリチャージ期間中に全出力ノードを“0"
にすると共に、論理を決定するための駆動部（スイッチ
ング部）をｎチャネルエンハンスメント型MOSトランジ
スタのみで構成し、更に負荷部にクロック信号により動
作するｐチャネルエンハンスメント型MOSトランジスタ
を設けて相補型としたので、正常動作を保証するための
タイミング設計を容易にできると共に、半導体基板にお
ける占有面積の減少、遅延時間の短縮および消費電力の
低下を図ることができる効果がある。また、本発明の回
路構成にあっては負荷部にｐチャネルエンハンスメント
型MOSトランジスタのラッチ構造を有しているため、負
荷部を固定の共通回路としておけば各種組合せ回路基本
ゲートのみならず、フリップフロップ回路等の実現も容
易である。
第１図ないし第３図は本発明の実施例を示す構成図、第
４図および第５図は従来の基本論理ゲートの構成図、第
６図は同上の論理を示す図である。 Q11〜Q16,Q31,Q32,Q33……ｎチャネルエンハンスメント
型MOSトランジスタ、Q21,Q22……ｐチャネルエンハンス
メント型MOSトランジスタ、Q101……npn型バイポーラト
ランジスタ、11〜16……入力端子、40,41……出力端
子、50……クロック信号（同期信号）端子、100……電
源端子
４図および第５図は従来の基本論理ゲートの構成図、第
６図は同上の論理を示す図である。 Q11〜Q16,Q31,Q32,Q33……ｎチャネルエンハンスメント
型MOSトランジスタ、Q21,Q22……ｐチャネルエンハンス
メント型MOSトランジスタ、Q101……npn型バイポーラト
ランジスタ、11〜16……入力端子、40,41……出力端
子、50……クロック信号（同期信号）端子、100……電
源端子
Claims (3)
- 【請求項１】同一半導体基板上に複数個のｎチャネルエ
ンハンスメント型MOSトランジスタと複数個のｐチャネ
ルエンハンスメント型MOSトランジスタを搭載してなる
集積回路において、各基本論理ゲートは、ソース電極を
電源線に接続し、かつゲート電極を互いのドレイン電極
に接続してなる第１および第２のｐチャネルMOSトラン
ジスタで負荷部を構成し、入力端子が個々のゲート電極
に接続され、かつドレイン電極およびソース電極が論理
構成に応じて互いに直列もしくは並列に接続された複数
のｎチャネルMOSトランジスタからなる駆動部を前記第
１のｐチャネルMOSトランジスタのドレイン電極とアー
ス線間に接続し、前記第２のｐチャネルMOSトランジス
タのドレイン電極を基本論理ゲートの出力端子とすると
共に、この出力端子をクロック信号によりオン・オフす
るｎチャネルMOSトランジスタのドレイン・ソースを介
してアース線に接続することを特徴とした同期式相補型
論理集積回路装置。 - 【請求項２】第１のｐチャネルMOSトランジスタのドレ
イン電極と駆動部の間にクロック信号と反対位相を有す
る他のクロック信号によりオン・オフするｎチャネルMO
Sトランジスタのドレイン・ソースを挿入し、プリチャ
ージ期間に負荷部と駆動部とを分離してなる特許請求の
範囲第１項記載の同期式相補型論理集積回路装置。 - 【請求項３】コレクタ電極を電源線に接続したnpn型バ
イポーラトランジスタのベース電極を第２のｐチャネル
MOSトランジスタのドレイン電極に接続すると共に、エ
ミッタ電極をクロック信号によりオン・オフする他のｎ
チャネルMOSトランジスタのドレイン・ソースを介して
アース線に接続し、前記バイポーラトランジスタのエミ
ッタから出力を得てなる特許請求の範囲第１項または第
２項記載の同期式相補型論理集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123750A JPH0697741B2 (ja) | 1984-06-18 | 1984-06-18 | 同期式相補型論理集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123750A JPH0697741B2 (ja) | 1984-06-18 | 1984-06-18 | 同期式相補型論理集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613525A JPS613525A (ja) | 1986-01-09 |
| JPH0697741B2 true JPH0697741B2 (ja) | 1994-11-30 |
Family
ID=14868385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123750A Expired - Lifetime JPH0697741B2 (ja) | 1984-06-18 | 1984-06-18 | 同期式相補型論理集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697741B2 (ja) |
-
1984
- 1984-06-18 JP JP59123750A patent/JPH0697741B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS613525A (ja) | 1986-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |