JPS58191530A - 論理回路 - Google Patents
論理回路Info
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- JPS58191530A JPS58191530A JP57074757A JP7475782A JPS58191530A JP S58191530 A JPS58191530 A JP S58191530A JP 57074757 A JP57074757 A JP 57074757A JP 7475782 A JP7475782 A JP 7475782A JP S58191530 A JPS58191530 A JP S58191530A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体り、ＳＩ （大規模集積回路）特に論理
ＬＳＩ、メモリーＬＳＩに使用して好適する論理回路に
関する。
ＬＳＩ、メモリーＬＳＩに使用して好適する論理回路に
関する。
従来、クロ、り入力をもつｎ入力論理ダートでは、ベル
研のＭｕｒｐｈｙ郷によってドミノＣＭＯ８なるものが
公知である（ ｌ５ＳＣＣ８１、Ｔ＠ｃｈｎｉｃａｌＤ
１ｇｖａｔ Ｐ ２３０ ）。これ祉、例えば第１図の
如きナンド回路１，２、オア回路３よシなる論理図を構
成するのに、第２図のようなトランジスタＴＩ””Ｔｌ
ｍを用いた回路を使用する。第２図のグリチャージ信号
φＰは、第３図で示したような波形をもつ信号で、φＰ
が低電位側電源Ｖｍｓ （接地）の時期（区間１．３）
をプリチャージ時と呼び、φＰが高電位側電源ｖｃｃの
時期（区間２）を動作時と呼ぶ。上記プリチャージ時、
トランジスタＴｌ 、 Ｔ＠ ｅ Ｔ１３はオン（
導通）するため、節点３１．３１．２０はＹｅ＠にグリ
チャージされる。それはトランジスタＴ４＃Ｔ、ＩＴ１
・がオフ（遮断）のため、節点３１．３１！、２０は、
直流的にはＶｌｌから切り離されているためである。上
記プリチャージ時が終了して動作時に入る前に、入力１
１〜１４は確定しているものとする。上記動作時に移行
すると、トランジスタＴｌ ＋ Ｔｓ ａ Ｔｌｍ
はオフになυ、トランジスタＴ ４ ｅ Ｔ ｓ
＊ Ｔｘ＠ｕオンになる。もし入力１１．１２が共に″
”Ｈ’（高）レベルならばトランジスタＴ ＠ ＋
Ｔ Ｈはオンし、節点３１は放電されて低電位側電源レ
ベルＶＳＳに落ちる。従ってトランジスタＴ・ 、 Ｔ
ｌ・で構成されるインバータの出力は″”Ｈ’になシ、
トランジスタ１Ｔ１４をオンにする。そのため節点２ｏ
は放電されてＶｓｉに落ちる。これでトランジスタＴｌ
γ。
研のＭｕｒｐｈｙ郷によってドミノＣＭＯ８なるものが
公知である（ ｌ５ＳＣＣ８１、Ｔ＠ｃｈｎｉｃａｌＤ
１ｇｖａｔ Ｐ ２３０ ）。これ祉、例えば第１図の
如きナンド回路１，２、オア回路３よシなる論理図を構
成するのに、第２図のようなトランジスタＴＩ””Ｔｌ
ｍを用いた回路を使用する。第２図のグリチャージ信号
φＰは、第３図で示したような波形をもつ信号で、φＰ
が低電位側電源Ｖｍｓ （接地）の時期（区間１．３）
をプリチャージ時と呼び、φＰが高電位側電源ｖｃｃの
時期（区間２）を動作時と呼ぶ。上記プリチャージ時、
トランジスタＴｌ 、 Ｔ＠ ｅ Ｔ１３はオン（
導通）するため、節点３１．３１．２０はＹｅ＠にグリ
チャージされる。それはトランジスタＴ４＃Ｔ、ＩＴ１
・がオフ（遮断）のため、節点３１．３１！、２０は、
直流的にはＶｌｌから切り離されているためである。上
記プリチャージ時が終了して動作時に入る前に、入力１
１〜１４は確定しているものとする。上記動作時に移行
すると、トランジスタＴｌ ＋ Ｔｓ ａ Ｔｌｍ
はオフになυ、トランジスタＴ ４ ｅ Ｔ ｓ
＊ Ｔｘ＠ｕオンになる。もし入力１１．１２が共に″
”Ｈ’（高）レベルならばトランジスタＴ ＠ ＋
Ｔ Ｈはオンし、節点３１は放電されて低電位側電源レ
ベルＶＳＳに落ちる。従ってトランジスタＴ・ 、 Ｔ
ｌ・で構成されるインバータの出力は″”Ｈ’になシ、
トランジスタ１Ｔ１４をオンにする。そのため節点２ｏ
は放電されてＶｓｉに落ちる。これでトランジスタＴｌ
γ。
Ｔｌ−で構成されるインバータの出力は“Ｈ”となり、
所望の論理が組めることになる。論理入力の組み合わせ
が異なる場合も同様である。
所望の論理が組めることになる。論理入力の組み合わせ
が異なる場合も同様である。
このようにドミノＣＭＯ８論理回路では、高電位側電源
ｖｅｃと低電位側電源Ｖｓｍの間（直流／４’スがない
ため、低消費電力である。また従来のＣＭＯ８回路と異
なシ、論理を構成する部分のトランジスタ数も半減して
いる。
ｖｅｃと低電位側電源Ｖｓｍの間（直流／４’スがない
ため、低消費電力である。また従来のＣＭＯ８回路と異
なシ、論理を構成する部分のトランジスタ数も半減して
いる。
しかしながら上記ドミノＣＭＯ８論理回路にあっては、
トランジスタＴ’ｘｓは必須構成である。
トランジスタＴ’ｘｓは必須構成である。
なぜならもしこれがないと、動作時にトランジスタＴ１
４がオンしていた場合、ひき続いてノリチャージを開始
したら、トランジスタＴ１３゜Ｔｌ４を通って電流が流
れ、消費電力を増大させるからである。しかし上記トラ
ンジスタＴｌ・は、論理ブロックを構成するトランジス
タＴ１４１ ’ｒｔｉと直列に入っているので、この通
路のコンダクタンスが減少し、従ってとのｒ−）の出力
の吸い込み能力を確保するためには、トランジスタＴ１
４ ＋ ＴｌｌのＷ／Ｌ （Ｗはダート幅、Ｌはｒ−ト
長）を大きくとる必要があった。この例の場合ではＷ／
Ｌは、トランジスタＴ１・がない時に比し約２倍にとる
必要があシ、従って集積回路の高密度化に難があった。
４がオンしていた場合、ひき続いてノリチャージを開始
したら、トランジスタＴ１３゜Ｔｌ４を通って電流が流
れ、消費電力を増大させるからである。しかし上記トラ
ンジスタＴｌ・は、論理ブロックを構成するトランジス
タＴ１４１ ’ｒｔｉと直列に入っているので、この通
路のコンダクタンスが減少し、従ってとのｒ−）の出力
の吸い込み能力を確保するためには、トランジスタＴ１
４ ＋ ＴｌｌのＷ／Ｌ （Ｗはダート幅、Ｌはｒ−ト
長）を大きくとる必要があった。この例の場合ではＷ／
Ｌは、トランジスタＴ１・がない時に比し約２倍にとる
必要があシ、従って集積回路の高密度化に難があった。
またトランジスタＴ１４ ＊Ｔ’ｔｉのＷ／Ｌが大きく
なるということは、只、−ト容量を増加させるので、こ
の部分で動作速度も約１／２になってしまい、高速化に
も難があった。
なるということは、只、−ト容量を増加させるので、こ
の部分で動作速度も約１／２になってしまい、高速化に
も難があった。
また全てのｒ−）を同時にプリチャージするドミノＣＭ
Ｏ８回路ではピーク電流が大きくなる問題があった。
Ｏ８回路ではピーク電流が大きくなる問題があった。
本発明は上記実情に鑑みてなされたもので、回路の消費
電力を増大させない構成であシながら、従来よシ高密度
集積化、高速化、低消費４力化等を可能とする論理回路
を提供しようとするものである。
電力を増大させない構成であシながら、従来よシ高密度
集積化、高速化、低消費４力化等を可能とする論理回路
を提供しようとするものである。
本発明に係わる論理回路では、プリチャージ信号に適切
な遅延を与えることにより、従来ドミノＣＭＯ８論理回
路で必須であった直流パスを切断するトランジスタを不
要化したものである。
な遅延を与えることにより、従来ドミノＣＭＯ８論理回
路で必須であった直流パスを切断するトランジスタを不
要化したものである。
以下図面を参照して本発明の一実施例を貌明する。第４
図において１００〜１０４は論理ダート（この場合論理
プロ、り）で、このうち論理ダート１００，１０１！、
１０４の個所は出力負論理ｆ−ト、Ｐ−’Ｆ１０１．１
０Ｂは出力正論理ｆ−）となる部分である。これらダー
トのプリチャージ信号φＰの遅延は、インバータ列１０
５〜１０９で発生させている。このインバータとしては
例えばＣＭＯＳインバータが用いられる。トランジスタ
Ｔ １０１− Ｔ １・Ｓはｒ−）のプリチャージ用ト
ランジスタで、これらトランジスタと対応する上記論理
ダート間の節点２１１〜２１５は、それぞれ次段入力信
号の出力端となっている。トランジスタＴ１ｏ・は論理
ゲート１００の直流ノヤスを切るために必要なものであ
って、これは初段のｆ−）のみに必要とされるものであ
る。配線３０１〜３１０は他のｆ−）のプリチャージ信
号を供給する部分である。
図において１００〜１０４は論理ダート（この場合論理
プロ、り）で、このうち論理ダート１００，１０１！、
１０４の個所は出力負論理ｆ−ト、Ｐ−’Ｆ１０１．１
０Ｂは出力正論理ｆ−）となる部分である。これらダー
トのプリチャージ信号φＰの遅延は、インバータ列１０
５〜１０９で発生させている。このインバータとしては
例えばＣＭＯＳインバータが用いられる。トランジスタ
Ｔ １０１− Ｔ １・Ｓはｒ−）のプリチャージ用ト
ランジスタで、これらトランジスタと対応する上記論理
ダート間の節点２１１〜２１５は、それぞれ次段入力信
号の出力端となっている。トランジスタＴ１ｏ・は論理
ゲート１００の直流ノヤスを切るために必要なものであ
って、これは初段のｆ−）のみに必要とされるものであ
る。配線３０１〜３１０は他のｆ−）のプリチャージ信
号を供給する部分である。
第４図中のプリチャージ信号φＰは第３図の如き波形を
もつとし、ｆ−トｘｏｘが動作中、このダートの出力２
１２が低電位側電源ｖ■のレベルであったとする。即ち
ｙ−トｘｏｘがオン状態であったとする。次にプリチャ
ージ動作に移行すると、プリチャージ用トランジスタＴ
ｌ０Ｉがオンになる。この時ゲート１０２がオンである
と（グリチャージ信号に遅延をもたせないとオンである
）、トランジスタＴ’ｔｏ意とゲート１０２を通して高
電位側電源Ｖｏｃから接地へ電流が流れ、消費電力が増
してしまう。しかるに第４図の回路では、プリチャージ
信号φＰをインバータ列で遅延させることにより、ゲー
ト１０２の入力２０２，２０３，２１４が論理プロ、り
１０２に含まれる論理スイッチをオフするレベルになシ
、ダート１０２がオフになってからプリチャージを開始
することを特徴としている。このためプリチャージ用ト
ランジスタＴ ＋０１がオンになる時は、ゲート１０２
はオフにカっており、従って直流ノ９スは生じない。
もつとし、ｆ−トｘｏｘが動作中、このダートの出力２
１２が低電位側電源ｖ■のレベルであったとする。即ち
ｙ−トｘｏｘがオン状態であったとする。次にプリチャ
ージ動作に移行すると、プリチャージ用トランジスタＴ
ｌ０Ｉがオンになる。この時ゲート１０２がオンである
と（グリチャージ信号に遅延をもたせないとオンである
）、トランジスタＴ’ｔｏ意とゲート１０２を通して高
電位側電源Ｖｏｃから接地へ電流が流れ、消費電力が増
してしまう。しかるに第４図の回路では、プリチャージ
信号φＰをインバータ列で遅延させることにより、ゲー
ト１０２の入力２０２，２０３，２１４が論理プロ、り
１０２に含まれる論理スイッチをオフするレベルになシ
、ダート１０２がオフになってからプリチャージを開始
することを特徴としている。このためプリチャージ用ト
ランジスタＴ ＋０１がオンになる時は、ゲート１０２
はオフにカっており、従って直流ノ９スは生じない。
上記ゲート１０２の具体例を第５図（ａ） 、 （ｂ）
に示す。第５図（ａ）は、本発明に係わるプリチャージ
信号遅延手段をもつ場合に使用され、第５図（ｂ）は従
来例、即ちプリチャージ信号に遅延がない場合に使用さ
れるべきものである。第５図（ｂ）では前述の直流パス
をなくすために、ケ゛−トを構成するトランジスタＴ’
２ｏｔ〜Ｔ’雪ｏｓ と直列にトランジスタＴ １＠
＠を設け、そのトランジスタのコントロールゲートはシ
リチャージ用トランシス１’ Ｔ’＋ｏ＊のコントロー
ルダートに入っている信号と同位相の信号で駆動されて
いる。ここで出力節点２１２の電流吸い込み能力をある
一定の値にしたいとする。その場合本発明に係わる回路
では、第５図（１）のトランジスタＴ’ｔｏ重〜Ｔ ２
Ｇ！１のＷ／１． （Ｗはダート幅、Ｌはｒ−）長）は
「１」でよかったとする。同じ吸い込み能力を第５図（
ｂ）の従来回路で実現させようとすると、トランジ・ス
タＴ２・１〜Ｔ’鵞ｏｓのＷ／Ｌ、は「１」以上にする
必要がある。これは、トランジスタＴ、・６が直列に入
るためコンダクタンスが減少するので、この減少分を補
なわなければならないからである。
に示す。第５図（ａ）は、本発明に係わるプリチャージ
信号遅延手段をもつ場合に使用され、第５図（ｂ）は従
来例、即ちプリチャージ信号に遅延がない場合に使用さ
れるべきものである。第５図（ｂ）では前述の直流パス
をなくすために、ケ゛−トを構成するトランジスタＴ’
２ｏｔ〜Ｔ’雪ｏｓ と直列にトランジスタＴ １＠
＠を設け、そのトランジスタのコントロールゲートはシ
リチャージ用トランシス１’ Ｔ’＋ｏ＊のコントロー
ルダートに入っている信号と同位相の信号で駆動されて
いる。ここで出力節点２１２の電流吸い込み能力をある
一定の値にしたいとする。その場合本発明に係わる回路
では、第５図（１）のトランジスタＴ’ｔｏ重〜Ｔ ２
Ｇ！１のＷ／１． （Ｗはダート幅、Ｌはｒ−）長）は
「１」でよかったとする。同じ吸い込み能力を第５図（
ｂ）の従来回路で実現させようとすると、トランジ・ス
タＴ２・１〜Ｔ’鵞ｏｓのＷ／Ｌ、は「１」以上にする
必要がある。これは、トランジスタＴ、・６が直列に入
るためコンダクタンスが減少するので、この減少分を補
なわなければならないからである。
第５図（ｂ）は３人力のノア回路になっているが、これ
をｎ入力のノア回路とした場合、トランジスタＴ１６１
〜Ｔｕｓ Ｋ相当した部分のトランジスタ群の％４．は
どれ位になるかを見積ってみる。
をｎ入力のノア回路とした場合、トランジスタＴ１６１
〜Ｔｕｓ Ｋ相当した部分のトランジスタ群の％４．は
どれ位になるかを見積ってみる。
壕ずトランジスタＴ ！６１１のＷＡをＢ、）ランジス
タＴ、。１〜Ｔ、・３の＆九をＡとおくと、この部分の
面積Ｓは ５＝ｎＡ＋Ｂ ・・・（１）となる、また出
力節点２１２から接地までのコンダクタンスを「１」に
するという要請から１ − ＋ −＝ １ ・・・（２）Ｂ を満たす必要がある。この（２）式の条件の下Ｋ（１）
式の面積を最小化すると、 Ａ＝１＋− Ｂ＝１＋− １− ということになる、ここでｎ ＝ １即ちインバータの
場合を考えると、Ａ−２と々る。この場合入力トランジ
スタＴ鵞・ｌのＷ４、従ってダート面積が本発明に係わ
る回路に比し２倍となっている。ｔたそのため従来の回
路では入力の容量が２倍となっておシ、その入力を駆動
するのに２倍の時間がかかってしまう、これにより、第
５図（１）の回路が第５図（ｂ）の回路に比し、集積回
路面積、高速化共に優れていることが分かる。
タＴ、。１〜Ｔ、・３の＆九をＡとおくと、この部分の
面積Ｓは ５＝ｎＡ＋Ｂ ・・・（１）となる、また出
力節点２１２から接地までのコンダクタンスを「１」に
するという要請から１ − ＋ −＝ １ ・・・（２）Ｂ を満たす必要がある。この（２）式の条件の下Ｋ（１）
式の面積を最小化すると、 Ａ＝１＋− Ｂ＝１＋− １− ということになる、ここでｎ ＝ １即ちインバータの
場合を考えると、Ａ−２と々る。この場合入力トランジ
スタＴ鵞・ｌのＷ４、従ってダート面積が本発明に係わ
る回路に比し２倍となっている。ｔたそのため従来の回
路では入力の容量が２倍となっておシ、その入力を駆動
するのに２倍の時間がかかってしまう、これにより、第
５図（１）の回路が第５図（ｂ）の回路に比し、集積回
路面積、高速化共に優れていることが分かる。
給６図、第７図に本発明の他の実施例を示す。
第６図の場合は、プリチャージ信号φＰの遅延をトラン
スファグー） Ｔｌｌ・〜Ｔｌ１１１で発生させ、第７
図の場合は、信号遅延を抵抗１１０〜１１３゛と、各抵
抗が接続されているトランジスタのコントロールゲート
容量で発生させている。
スファグー） Ｔｌｌ・〜Ｔｌ１１１で発生させ、第７
図の場合は、信号遅延を抵抗１１０〜１１３゛と、各抵
抗が接続されているトランジスタのコントロールゲート
容量で発生させている。
抵抗で信号遅延を発生させる場合は、シリチャー−）信
号の波形がなめらかになってしまうのを嫌って、数段お
きに波形整形用のインバータ１１５．１１６を挿入する
必要がある場合もある。
号の波形がなめらかになってしまうのを嫌って、数段お
きに波形整形用のインバータ１１５．１１６を挿入する
必要がある場合もある。
本発明においては、ＰチャネルとＮチャネルのＭＯＳ
）う／ジスタを使用した場合が、論理振幅が電源電圧に
等しくとれて都合が良いが、これだけに限るわけではな
く、もっと一般的なものである。即ちＰチャネル、Ｎチ
ャネルＭＯ８）ランノスタを、それぞれ第８図（ａ）
、 （ｂ）という記号で表わされるような負論理スイッ
チ、正論理スイッチで置き換えても成立する。負論理ス
イ、チトハ、コントロールｆ −ト４０ Ｊが低電位に
なった時のみ端子４０２，４０３間が導通するというも
ので、正論理スイッチとは、その逆にコントロールゲー
ト４０４が高電位になった時のみ端子４０５，４０６間
が導通するというものである。これらの記号を用いて論
理ダート１段分を書くと第９図（ａ） 、 （ｂ）のよ
うになる。第９図（ａ）は、プリチャージ時に出力０１
が、ノリチャージ用トラン・ゾスタ５１を介して高電位
になる出力負論理ｒ−）であり、第９図（ｂ）は、その
逆でグリチャージ時に出力０１′が、プリチャージ用ト
ランジスタ５２を介して低電位になる出力正論理ｒ−ト
である。ここで入力Ｉｌ 。
）う／ジスタを使用した場合が、論理振幅が電源電圧に
等しくとれて都合が良いが、これだけに限るわけではな
く、もっと一般的なものである。即ちＰチャネル、Ｎチ
ャネルＭＯ８）ランノスタを、それぞれ第８図（ａ）
、 （ｂ）という記号で表わされるような負論理スイッ
チ、正論理スイッチで置き換えても成立する。負論理ス
イ、チトハ、コントロールｆ −ト４０ Ｊが低電位に
なった時のみ端子４０２，４０３間が導通するというも
ので、正論理スイッチとは、その逆にコントロールゲー
ト４０４が高電位になった時のみ端子４０５，４０６間
が導通するというものである。これらの記号を用いて論
理ダート１段分を書くと第９図（ａ） 、 （ｂ）のよ
うになる。第９図（ａ）は、プリチャージ時に出力０１
が、ノリチャージ用トラン・ゾスタ５１を介して高電位
になる出力負論理ｒ−）であり、第９図（ｂ）は、その
逆でグリチャージ時に出力０１′が、プリチャージ用ト
ランジスタ５２を介して低電位になる出力正論理ｒ−ト
である。ここで入力Ｉｌ 。
１．１には、グリチャージ時”Ｈ”（高）レベルとなる
ような信号が供給され、入力Ｉｎ ＋ Ｉ ｎ’には、
プリチャージ時″′Ｌ＃（低）レベルとなるような信号
が供給され、直流ノ平スが生じないように配慮される。
ような信号が供給され、入力Ｉｎ ＋ Ｉ ｎ’には、
プリチャージ時″′Ｌ＃（低）レベルとなるような信号
が供給され、直流ノ平スが生じないように配慮される。
即ち論理ブロックの負論理スイッチのコントロールゲー
トは前段の出力負論理ダートの出力に接続し、論理ブロ
ックの正論理スイッチのコントロールゲートは前段の出
力正論理ｒ−トの出力に接続される。Ｌ１ｅＬ１’は論
理スイッチが１個ないし複数個組み合わせて構成された
論理ブロックであり、ブロックＬｌが第４図ＯＣ−ト１
００，１０２，１０４に相当し、プロ、りＬ１／が第４
図のダート１０１゜１０３に和尚する。５３．５４はリ
ーク補充用高抵抗（低コンダクタンス）で、これら抵抗
５３．５４は、これらがなくてもプリチャージを位を充
分長い間保持できる場合は省略してもよい。
トは前段の出力負論理ダートの出力に接続し、論理ブロ
ックの正論理スイッチのコントロールゲートは前段の出
力正論理ｒ−トの出力に接続される。Ｌ１ｅＬ１’は論
理スイッチが１個ないし複数個組み合わせて構成された
論理ブロックであり、ブロックＬｌが第４図ＯＣ−ト１
００，１０２，１０４に相当し、プロ、りＬ１／が第４
図のダート１０１゜１０３に和尚する。５３．５４はリ
ーク補充用高抵抗（低コンダクタンス）で、これら抵抗
５３．５４は、これらがなくてもプリチャージを位を充
分長い間保持できる場合は省略してもよい。
なお本発明は実施例のみに限定されることなく、種々の
応用が可能である。例えば第９図（ａ）において出力０
１とＶｃｅ間を、リーク補充用抵抗５３のみで、トラン
ジスタ５１を省略した形にしてもよいし、また第９図（
ｂ）において出力０１′と７１間を、抵抗５４のみで、
トランジスタ、す２を省略した形にしてもよい。また本
発明では、第１の論理り°−トと第２の論理ゲートのノ
リグヤージ開始の時間差は、第１の論理り°−トのプリ
チャージを開始してから第２の論理ダートの論理プロ、
り内の論理スイッチがオフするまでの時間をＴとしたと
き、Ｔ程度ならば、第２の論理ダートの消費電力は許容
できる範囲内におさめられる。また第２図の如く、出力
負論理ダートの出力にインバータを付加し、そのインバ
ータの出力を次段の出力負論理ダートの入力に結合する
結線を有するか、これとは逆に出力正論理ダートの出力
にインバータを付加し、そのインバータの出力を次段の
出力正論理ダートの入力に結合する結線を有する論理回
路においても、第１の論理ダートに対する第２の論理ダ
ートのプリチャージ開始タイミングを遅らせてやれば、
第２図のトランジスタＴ、・相当部分を省略でき、前記
実施例と同様の利点が得られる。
応用が可能である。例えば第９図（ａ）において出力０
１とＶｃｅ間を、リーク補充用抵抗５３のみで、トラン
ジスタ５１を省略した形にしてもよいし、また第９図（
ｂ）において出力０１′と７１間を、抵抗５４のみで、
トランジスタ、す２を省略した形にしてもよい。また本
発明では、第１の論理り°−トと第２の論理ゲートのノ
リグヤージ開始の時間差は、第１の論理り°−トのプリ
チャージを開始してから第２の論理ダートの論理プロ、
り内の論理スイッチがオフするまでの時間をＴとしたと
き、Ｔ程度ならば、第２の論理ダートの消費電力は許容
できる範囲内におさめられる。また第２図の如く、出力
負論理ダートの出力にインバータを付加し、そのインバ
ータの出力を次段の出力負論理ダートの入力に結合する
結線を有するか、これとは逆に出力正論理ダートの出力
にインバータを付加し、そのインバータの出力を次段の
出力正論理ダートの入力に結合する結線を有する論理回
路においても、第１の論理ダートに対する第２の論理ダ
ートのプリチャージ開始タイミングを遅らせてやれば、
第２図のトランジスタＴ、・相当部分を省略でき、前記
実施例と同様の利点が得られる。
本発明に係わる論理回路では、従来のドミノＣＭＯ８回
路で必要だった直流路を切るトランジスタが不要となる
。このため論理プロ、りを構成するトランジスタ群のＷ
／Ｌは最小限で済み、面積が減少し、そのため最も効率
的な場合速度も倍増する。勿論ノリチャージに遅延を与
える回路を付加するために面積を要するが、おの分は、
速度或いは以下に述べる点を鑑みれは充分補なわれる。
路で必要だった直流路を切るトランジスタが不要となる
。このため論理プロ、りを構成するトランジスタ群のＷ
／Ｌは最小限で済み、面積が減少し、そのため最も効率
的な場合速度も倍増する。勿論ノリチャージに遅延を与
える回路を付加するために面積を要するが、おの分は、
速度或いは以下に述べる点を鑑みれは充分補なわれる。
また遅延回路は多くの論理ダートに対して１つあればよ
いので、システムとして見ると面積も余シ気に々らなく
なる。またプリチャージ遅延回路を設けると、全部の段
が一度にシリチャージされることはない。そのためピー
ク電流が減少する。この減少によシ、電、流線の配線を
細くすることができ、面積的に得をすると共に信頼性も
向上する。そして電源に対する要求も少なく表ってくる
ので、システム構成が容易となる。また本発明に係わる
回路ではプリチャージを、動作時に移行する直前に終ら
せることも可能である。従来のドミノＣＭＯ８回路では
、最終段においては、プリチャージが終了し動作時に移
行してから信号が来るまで長い時間を待つ必要があシ、
その間に出力節点に蓄わ見られていた電荷がリークして
しまうことがあった。これを嫌って、出力節点をコンダ
クタンスの低いトランジスタを介してＶｅｅに結合させ
ていた。本発明に係わる回路では、そのような配慮は必
要がない。また本発明に係わる回路では、プリチャージ
を一斉に行なう必要がない。
いので、システムとして見ると面積も余シ気に々らなく
なる。またプリチャージ遅延回路を設けると、全部の段
が一度にシリチャージされることはない。そのためピー
ク電流が減少する。この減少によシ、電、流線の配線を
細くすることができ、面積的に得をすると共に信頼性も
向上する。そして電源に対する要求も少なく表ってくる
ので、システム構成が容易となる。また本発明に係わる
回路ではプリチャージを、動作時に移行する直前に終ら
せることも可能である。従来のドミノＣＭＯ８回路では
、最終段においては、プリチャージが終了し動作時に移
行してから信号が来るまで長い時間を待つ必要があシ、
その間に出力節点に蓄わ見られていた電荷がリークして
しまうことがあった。これを嫌って、出力節点をコンダ
クタンスの低いトランジスタを介してＶｅｅに結合させ
ていた。本発明に係わる回路では、そのような配慮は必
要がない。また本発明に係わる回路では、プリチャージ
を一斉に行なう必要がない。
これは他のダートが動作していても、あるｙ −トの動
作が終了していれば、プリチャージを開始してもよいこ
とを意味している。最終段がまだ動作している時に初段
のダートのプリチャージを行なえば、最終段が動作し終
ってからプリチャージするのに比し、速度的に得をする
。いわゆるパイプライン型の制御が可能である。
作が終了していれば、プリチャージを開始してもよいこ
とを意味している。最終段がまだ動作している時に初段
のダートのプリチャージを行なえば、最終段が動作し終
ってからプリチャージするのに比し、速度的に得をする
。いわゆるパイプライン型の制御が可能である。
第１図は論理回路図、第２図は同回路をドミノＣＭＯＳ
構成で実現した回路図、第３図は同回路の動作を示す信
号波形図、第４図、第５図は本発明の一実施例を示す回
路説明図、第６図、第７図は本発明の他の実施例の回路
図、第８図は論理スイッチの記号図、第９図は本発明の
異なる実施例の説明に用いる回路図である。 １００〜１０４・・・論理ダート、１０５〜１′０９・
・・インバータ、２１１〜２１５・・・出力端％ Ｔ、
〜’ｒｔ・ ＊ Ｔｌ０Ｉ 〜 Ｔｔｏｓ
＋ Ｔｌｌ０−Ｔ１１６ １ Ｔｚｏｔ 〜
Ｔ１６＄・・・トランジスタ、５３．６４・・・抵抗。 第１図 第２図 第３図 第４図
構成で実現した回路図、第３図は同回路の動作を示す信
号波形図、第４図、第５図は本発明の一実施例を示す回
路説明図、第６図、第７図は本発明の他の実施例の回路
図、第８図は論理スイッチの記号図、第９図は本発明の
異なる実施例の説明に用いる回路図である。 １００〜１０４・・・論理ダート、１０５〜１′０９・
・・インバータ、２１１〜２１５・・・出力端％ Ｔ、
〜’ｒｔ・ ＊ Ｔｌ０Ｉ 〜 Ｔｔｏｓ
＋ Ｔｌｌ０−Ｔ１１６ １ Ｔｚｏｔ 〜
Ｔ１６＄・・・トランジスタ、５３．６４・・・抵抗。 第１図 第２図 第３図 第４図
Claims (9)
- （１） コントロールｒ−）Ｉｃ高電位をかけると両
端間が導通状態になる正論理スイッチと、コントロール
ｆ−）に低電位をかけると両端間が導通状態になる負論
理スイッチとを総称して論理スイッチと呼び、また第１
の節点を、！リチャージ時高電位側電源と電気的に接続
すると共に動作時、入力によらず前記高電位側電源から
は直流的に切シ離すか、もしくは第１の論理プロ、りが
導通した時のコンダクタンスよシ小すいコンダクタンス
で高電位側電源と連結する第１のプリチャージ手段と、
第２の節点を動作時低電位儒電源に接続する第１の手段
と、前記第１の節点と第２の節点との間に論理スイッチ
が設けられた前記第１の論理プロ、りとを有し、前記第
１の節点を出力端子とする論理ダートを出力負論理ｒ−
）と呼び、第３の節点を、グリチャージ時低電位側電源
と電気的に接続すると共に動作時、入力によらず低電位
側電源からは直流的に切り離すか、もしくは第２の論理
プロ、りが導通した時のコンダクタンスよ！ｌ） 小サ
イコンダクタンスで低電位側電源と連結する第２のグリ
チャージ手段と、第４の節点を動作特高電位側電源に電
気的に接続する第２の手段と、−前記第３の節点と第４
の節点との間に論理スイ、チが設けられた前記第２の論
理プロ、りとを有し、前記第３の節点を出力端子とする
論理ダートを出力正論理ダートと呼ぶとき、出力負論理
ｒ−）と出力正論理ダートを共に有し、出力負論理ダー
トの出力を次段の論理ダートの論理ｆ−）に含まれる負
論理スイッチのコントロールグー）Ｋ接続する結線を有
するか、もしくは出力正論理ｒ−）の出力を次段の論理
ｆ−トの論理プロ、りに含まれる正論理スイッチのコン
トロールゲートに接続する結線を有し、前記出力正論理
ｆ−）または出力負論理ｆ−）よりなる第１の論理ダー
トから同第２の論理ダートへ論理信号がＭ伝播し、前記
第１の論理ダートのプリチャージを開始してから第２の
論理ダートの論理プロ、り内の論理スイッチがオフする
までの時間をＴとするとき、第２の論理ｆ−）のグリチ
ャージ開始時刻を第１の論理ｆ−）のプリチャージ開始
時刻よシＴ程度以上遅延させる手段を有することを特徴
とする論理回路。 - （２）前記正論理スイッチＫＮチャネルＭＯ８）ランジ
スタを、負論理スイッチにＰチャネルＭＯ８）ランジス
タを使用し、前記第１のプリチャージ手段をＰチャネル
ＭＯ８）ランジスタで、第２のプリチャージ手段をＮチ
ャネルＭＯ８）ランジスタで構成することを特徴とする
特許請求の範囲第１項に記載の論理回路。 - （３）前記プリチャージ遅延手段を、相補ＭＯ８型イン
バータとしたことを特徴とする特許請求の範囲第１項に
記載の論理回路。 - （４） 前記プリチャージ遅延手段を、トランスファ
ダートとしたことを特徴とする特許請求の範囲第１項に
記載の論理回路。 - （５）前記プリチャージ遅延手段を、抵抗としたことを
特徴とする特許請求の範囲第１項に記載の論理回路。 - （６）前記論理ダートを複数段連結し、彼段側のいずれ
かの論理ゲートが動作時にある時、初段の論理ゲートが
プリチャージしていることを特徴とする特許請求の範囲
第１項に記載の論理回路。 - （７） コントロールゲートに高電位をかけると両端
間が導通状態になる正論理スイッチと、コントロールｒ
−ＮＣ低電位をかけると両端間が導通状態になる負論理
スイッチとを総称して論理スイッチと呼び、また第１の
節点を、プリチャージ時高電位側電源と電気的に接続す
ると共に動作時、入力によらず前記高電位側電源からｔ
よＩａ流的に切り離すか、もしくは第１の論理プロ、り
が導通した時のコンダクタンスよシ小すいコンダクタン
スで高電位側電源と連結する第１のノリチャージ手段と
、第２の節点を動作特低電位側電源に接続する第１の手
段と、前記第１の節点と第２の節点との間に論理スイッ
チが設けられた前記第１の論理プロ、りとを有し、前記
第１の節点を出力端子とする論理ダートを出力負論理ｆ
−）と呼び、第３の節点を、プリチャージ時低電位側電
源と電気的に接続すると共に動作時、入力によらず低電
位側電源からは直流的に切シ離すか、もしくは第２の論
理ブロックが導通した時のコンダクタンスより小さいコ
ンダクタンスで低電位側電源と連結する第２のプリチャ
ージ手段と、第４の節点を動作特高電位側電源に電気的
に接続する第２の手段と、前記第３の節点と第４の節点
との間に論理スイッチが設けられた前記第２の論理ブロ
ックとを有し、前記第３の節点を出力端子とする論理り
−トを出力正論理ダートと呼ぶとして、前記出力正論理
ｒ−トの出力にインバータを付加し、そのインバータの
出力を次段の出力正論理ダートの入力に結合する結線を
有するか、もしくは出力負論理ダートの出力にインバー
タを付加し、そのインバータの出力を次段の出力負論理
ゲートの入力に結合する結線を有する論理回路において
、前記出力正論理ｆ−）または出力負論理ダートよシな
る第１の論理ダートから同第２の論理Ｐ−）へ論理信号
が伝播し、前記第１の論理ダートのプリチャージを開始
してから第２の論理ダートの論理プロ、り内の論理スイ
ッチがオフするまでの時間をＴとするとき、第２の論理
ｒ−）のプリチャージ開始時刻を第１の論理ｒ−）のプ
リチャージ開始時刻よシＴ程度以上遅延させる手段を有
することを特徴とする論理回路。 - （８）前記正論理スイッチＫＮチャネルＭＯ８）ランジ
スタを、負論理スイッチＫＰチャネルＭＯ８）ランジス
タを使用し、前記第１のプリチャージ手段をＰチャネル
ＭＯＳトランジスタで、第２のプリチャージ手段をＮチ
ャネルＭＯ８）ランジスタで構成することを特徴とする
特許請求の範囲第７項に記載の一理回路。 - （９） ｌ！ｆＪ記！リチャージ遅延手段を、相補Ｍ
Ｏ８型インバータとしたことを特徴とする特許請求の範
囲第７項に記載の論理回路。 （１０前記プリチャージ遅延手段を、トランス７７ｒ−
）としたことを特徴とする特許請求の範囲第７項に記載
の論理回路。 ａυ 前記プリチャージ遅延手段を、抵抗としたことを
特徴とする特許請求の範囲第７項に記載の論理回路。 ａ’ａ ＩＩＩ記論理ダートを複数段連結し、稜段側
のいずれかの論理ｒ−）が動作時にある時、初段の論理
ダートがプリチャージしていることを特徴とする特許請
求の範囲第７項に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074757A JPS58191530A (ja) | 1982-05-04 | 1982-05-04 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074757A JPS58191530A (ja) | 1982-05-04 | 1982-05-04 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58191530A true JPS58191530A (ja) | 1983-11-08 |
| JPH0514450B2 JPH0514450B2 (ja) | 1993-02-25 |
Family
ID=13556458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57074757A Granted JPS58191530A (ja) | 1982-05-04 | 1982-05-04 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191530A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425625A (en) * | 1987-07-22 | 1989-01-27 | Hitachi Ltd | Multistage logic circuit |
| US4841174A (en) * | 1985-10-21 | 1989-06-20 | Western Digital Corporation | CMOS circuit with racefree single clock dynamic logic |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5698777B2 (ja) * | 2013-03-13 | 2015-04-08 | ファナック株式会社 | モータの加速度に応じたプリロードトルク値を生成するモータ制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917147A (ja) * | 1972-05-29 | 1974-02-15 |
-
1982
- 1982-05-04 JP JP57074757A patent/JPS58191530A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917147A (ja) * | 1972-05-29 | 1974-02-15 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4841174A (en) * | 1985-10-21 | 1989-06-20 | Western Digital Corporation | CMOS circuit with racefree single clock dynamic logic |
| JPS6425625A (en) * | 1987-07-22 | 1989-01-27 | Hitachi Ltd | Multistage logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514450B2 (ja) | 1993-02-25 |
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