JPS58191530A - 論理回路 - Google Patents
論理回路Info
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- JPS58191530A JPS58191530A JP57074757A JP7475782A JPS58191530A JP S58191530 A JPS58191530 A JP S58191530A JP 57074757 A JP57074757 A JP 57074757A JP 7475782 A JP7475782 A JP 7475782A JP S58191530 A JPS58191530 A JP S58191530A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体り、SI (大規模集積回路)特に論理
LSI、メモリーLSIに使用して好適する論理回路に
関する。
LSI、メモリーLSIに使用して好適する論理回路に
関する。
従来、クロ、り入力をもつn入力論理ダートでは、ベル
研のMurphy郷によってドミノCMO8なるものが
公知である( l5SCC81、T@chnicalD
1gvat P 230 )。これ祉、例えば第1図の
如きナンド回路1,2、オア回路3よシなる論理図を構
成するのに、第2図のようなトランジスタTI””Tl
mを用いた回路を使用する。第2図のグリチャージ信号
φPは、第3図で示したような波形をもつ信号で、φP
が低電位側電源Vms (接地)の時期(区間1.3)
をプリチャージ時と呼び、φPが高電位側電源vccの
時期(区間2)を動作時と呼ぶ。上記プリチャージ時、
トランジスタTl 、 T@ e T13はオン(
導通)するため、節点31.31.20はYe@にグリ
チャージされる。それはトランジスタT4#T、IT1
・がオフ(遮断)のため、節点31.31!、20は、
直流的にはVllから切り離されているためである。上
記プリチャージ時が終了して動作時に入る前に、入力1
1〜14は確定しているものとする。上記動作時に移行
すると、トランジスタTl + Ts a Tlm
はオフになυ、トランジスタT 4 e T s
* Tx@uオンになる。もし入力11.12が共に″
”H’(高)レベルならばトランジスタT @ +
T Hはオンし、節点31は放電されて低電位側電源レ
ベルVSSに落ちる。従ってトランジスタT・ 、 T
l・で構成されるインバータの出力は″”H’になシ、
トランジスタ1T14をオンにする。そのため節点2o
は放電されてVsiに落ちる。これでトランジスタTl
γ。
研のMurphy郷によってドミノCMO8なるものが
公知である( l5SCC81、T@chnicalD
1gvat P 230 )。これ祉、例えば第1図の
如きナンド回路1,2、オア回路3よシなる論理図を構
成するのに、第2図のようなトランジスタTI””Tl
mを用いた回路を使用する。第2図のグリチャージ信号
φPは、第3図で示したような波形をもつ信号で、φP
が低電位側電源Vms (接地)の時期(区間1.3)
をプリチャージ時と呼び、φPが高電位側電源vccの
時期(区間2)を動作時と呼ぶ。上記プリチャージ時、
トランジスタTl 、 T@ e T13はオン(
導通)するため、節点31.31.20はYe@にグリ
チャージされる。それはトランジスタT4#T、IT1
・がオフ(遮断)のため、節点31.31!、20は、
直流的にはVllから切り離されているためである。上
記プリチャージ時が終了して動作時に入る前に、入力1
1〜14は確定しているものとする。上記動作時に移行
すると、トランジスタTl + Ts a Tlm
はオフになυ、トランジスタT 4 e T s
* Tx@uオンになる。もし入力11.12が共に″
”H’(高)レベルならばトランジスタT @ +
T Hはオンし、節点31は放電されて低電位側電源レ
ベルVSSに落ちる。従ってトランジスタT・ 、 T
l・で構成されるインバータの出力は″”H’になシ、
トランジスタ1T14をオンにする。そのため節点2o
は放電されてVsiに落ちる。これでトランジスタTl
γ。
Tl−で構成されるインバータの出力は“H”となり、
所望の論理が組めることになる。論理入力の組み合わせ
が異なる場合も同様である。
所望の論理が組めることになる。論理入力の組み合わせ
が異なる場合も同様である。
このようにドミノCMO8論理回路では、高電位側電源
vecと低電位側電源Vsmの間(直流/4’スがない
ため、低消費電力である。また従来のCMO8回路と異
なシ、論理を構成する部分のトランジスタ数も半減して
いる。
vecと低電位側電源Vsmの間(直流/4’スがない
ため、低消費電力である。また従来のCMO8回路と異
なシ、論理を構成する部分のトランジスタ数も半減して
いる。
しかしながら上記ドミノCMO8論理回路にあっては、
トランジスタT’xsは必須構成である。
トランジスタT’xsは必須構成である。
なぜならもしこれがないと、動作時にトランジスタT1
4がオンしていた場合、ひき続いてノリチャージを開始
したら、トランジスタT13゜Tl4を通って電流が流
れ、消費電力を増大させるからである。しかし上記トラ
ンジスタTl・は、論理ブロックを構成するトランジス
タT141 ’rtiと直列に入っているので、この通
路のコンダクタンスが減少し、従ってとのr−)の出力
の吸い込み能力を確保するためには、トランジスタT1
4 + TllのW/L (Wはダート幅、Lはr−ト
長)を大きくとる必要があった。この例の場合ではW/
Lは、トランジスタT1・がない時に比し約2倍にとる
必要があシ、従って集積回路の高密度化に難があった。
4がオンしていた場合、ひき続いてノリチャージを開始
したら、トランジスタT13゜Tl4を通って電流が流
れ、消費電力を増大させるからである。しかし上記トラ
ンジスタTl・は、論理ブロックを構成するトランジス
タT141 ’rtiと直列に入っているので、この通
路のコンダクタンスが減少し、従ってとのr−)の出力
の吸い込み能力を確保するためには、トランジスタT1
4 + TllのW/L (Wはダート幅、Lはr−ト
長)を大きくとる必要があった。この例の場合ではW/
Lは、トランジスタT1・がない時に比し約2倍にとる
必要があシ、従って集積回路の高密度化に難があった。
またトランジスタT14 *T’tiのW/Lが大きく
なるということは、只、−ト容量を増加させるので、こ
の部分で動作速度も約1/2になってしまい、高速化に
も難があった。
なるということは、只、−ト容量を増加させるので、こ
の部分で動作速度も約1/2になってしまい、高速化に
も難があった。
また全てのr−)を同時にプリチャージするドミノCM
O8回路ではピーク電流が大きくなる問題があった。
O8回路ではピーク電流が大きくなる問題があった。
本発明は上記実情に鑑みてなされたもので、回路の消費
電力を増大させない構成であシながら、従来よシ高密度
集積化、高速化、低消費4力化等を可能とする論理回路
を提供しようとするものである。
電力を増大させない構成であシながら、従来よシ高密度
集積化、高速化、低消費4力化等を可能とする論理回路
を提供しようとするものである。
本発明に係わる論理回路では、プリチャージ信号に適切
な遅延を与えることにより、従来ドミノCMO8論理回
路で必須であった直流パスを切断するトランジスタを不
要化したものである。
な遅延を与えることにより、従来ドミノCMO8論理回
路で必須であった直流パスを切断するトランジスタを不
要化したものである。
以下図面を参照して本発明の一実施例を貌明する。第4
図において100〜104は論理ダート(この場合論理
プロ、り)で、このうち論理ダート100,101!、
104の個所は出力負論理f−ト、P−’F101.1
0Bは出力正論理f−)となる部分である。これらダー
トのプリチャージ信号φPの遅延は、インバータ列10
5〜109で発生させている。このインバータとしては
例えばCMOSインバータが用いられる。トランジスタ
T 101− T 1・Sはr−)のプリチャージ用ト
ランジスタで、これらトランジスタと対応する上記論理
ダート間の節点211〜215は、それぞれ次段入力信
号の出力端となっている。トランジスタT1o・は論理
ゲート100の直流ノヤスを切るために必要なものであ
って、これは初段のf−)のみに必要とされるものであ
る。配線301〜310は他のf−)のプリチャージ信
号を供給する部分である。
図において100〜104は論理ダート(この場合論理
プロ、り)で、このうち論理ダート100,101!、
104の個所は出力負論理f−ト、P−’F101.1
0Bは出力正論理f−)となる部分である。これらダー
トのプリチャージ信号φPの遅延は、インバータ列10
5〜109で発生させている。このインバータとしては
例えばCMOSインバータが用いられる。トランジスタ
T 101− T 1・Sはr−)のプリチャージ用ト
ランジスタで、これらトランジスタと対応する上記論理
ダート間の節点211〜215は、それぞれ次段入力信
号の出力端となっている。トランジスタT1o・は論理
ゲート100の直流ノヤスを切るために必要なものであ
って、これは初段のf−)のみに必要とされるものであ
る。配線301〜310は他のf−)のプリチャージ信
号を供給する部分である。
第4図中のプリチャージ信号φPは第3図の如き波形を
もつとし、f−トxoxが動作中、このダートの出力2
12が低電位側電源v■のレベルであったとする。即ち
y−トxoxがオン状態であったとする。次にプリチャ
ージ動作に移行すると、プリチャージ用トランジスタT
l0Iがオンになる。この時ゲート102がオンである
と(グリチャージ信号に遅延をもたせないとオンである
)、トランジスタT’to意とゲート102を通して高
電位側電源Vocから接地へ電流が流れ、消費電力が増
してしまう。しかるに第4図の回路では、プリチャージ
信号φPをインバータ列で遅延させることにより、ゲー
ト102の入力202,203,214が論理プロ、り
102に含まれる論理スイッチをオフするレベルになシ
、ダート102がオフになってからプリチャージを開始
することを特徴としている。このためプリチャージ用ト
ランジスタT +01がオンになる時は、ゲート102
はオフにカっており、従って直流ノ9スは生じない。
もつとし、f−トxoxが動作中、このダートの出力2
12が低電位側電源v■のレベルであったとする。即ち
y−トxoxがオン状態であったとする。次にプリチャ
ージ動作に移行すると、プリチャージ用トランジスタT
l0Iがオンになる。この時ゲート102がオンである
と(グリチャージ信号に遅延をもたせないとオンである
)、トランジスタT’to意とゲート102を通して高
電位側電源Vocから接地へ電流が流れ、消費電力が増
してしまう。しかるに第4図の回路では、プリチャージ
信号φPをインバータ列で遅延させることにより、ゲー
ト102の入力202,203,214が論理プロ、り
102に含まれる論理スイッチをオフするレベルになシ
、ダート102がオフになってからプリチャージを開始
することを特徴としている。このためプリチャージ用ト
ランジスタT +01がオンになる時は、ゲート102
はオフにカっており、従って直流ノ9スは生じない。
上記ゲート102の具体例を第5図(a) 、 (b)
に示す。第5図(a)は、本発明に係わるプリチャージ
信号遅延手段をもつ場合に使用され、第5図(b)は従
来例、即ちプリチャージ信号に遅延がない場合に使用さ
れるべきものである。第5図(b)では前述の直流パス
をなくすために、ケ゛−トを構成するトランジスタT’
2ot〜T’雪os と直列にトランジスタT 1@
@を設け、そのトランジスタのコントロールゲートはシ
リチャージ用トランシス1’ T’+o*のコントロー
ルダートに入っている信号と同位相の信号で駆動されて
いる。ここで出力節点212の電流吸い込み能力をある
一定の値にしたいとする。その場合本発明に係わる回路
では、第5図(1)のトランジスタT’to重〜T 2
G!1のW/1. (Wはダート幅、Lはr−)長)は
「1」でよかったとする。同じ吸い込み能力を第5図(
b)の従来回路で実現させようとすると、トランジ・ス
タT2・1〜T’鵞osのW/L、は「1」以上にする
必要がある。これは、トランジスタT、・6が直列に入
るためコンダクタンスが減少するので、この減少分を補
なわなければならないからである。
に示す。第5図(a)は、本発明に係わるプリチャージ
信号遅延手段をもつ場合に使用され、第5図(b)は従
来例、即ちプリチャージ信号に遅延がない場合に使用さ
れるべきものである。第5図(b)では前述の直流パス
をなくすために、ケ゛−トを構成するトランジスタT’
2ot〜T’雪os と直列にトランジスタT 1@
@を設け、そのトランジスタのコントロールゲートはシ
リチャージ用トランシス1’ T’+o*のコントロー
ルダートに入っている信号と同位相の信号で駆動されて
いる。ここで出力節点212の電流吸い込み能力をある
一定の値にしたいとする。その場合本発明に係わる回路
では、第5図(1)のトランジスタT’to重〜T 2
G!1のW/1. (Wはダート幅、Lはr−)長)は
「1」でよかったとする。同じ吸い込み能力を第5図(
b)の従来回路で実現させようとすると、トランジ・ス
タT2・1〜T’鵞osのW/L、は「1」以上にする
必要がある。これは、トランジスタT、・6が直列に入
るためコンダクタンスが減少するので、この減少分を補
なわなければならないからである。
第5図(b)は3人力のノア回路になっているが、これ
をn入力のノア回路とした場合、トランジスタT161
〜Tus K相当した部分のトランジスタ群の%4.は
どれ位になるかを見積ってみる。
をn入力のノア回路とした場合、トランジスタT161
〜Tus K相当した部分のトランジスタ群の%4.は
どれ位になるかを見積ってみる。
壕ずトランジスタT !611のWAをB、)ランジス
タT、。1〜T、・3の&九をAとおくと、この部分の
面積Sは 5=nA+B ・・・(1)となる、また出
力節点212から接地までのコンダクタンスを「1」に
するという要請から1 − + −= 1 ・・・(2)B を満たす必要がある。この(2)式の条件の下K(1)
式の面積を最小化すると、 A=1+− B=1+− 1− ということになる、ここでn = 1即ちインバータの
場合を考えると、A−2と々る。この場合入力トランジ
スタT鵞・lのW4、従ってダート面積が本発明に係わ
る回路に比し2倍となっている。tたそのため従来の回
路では入力の容量が2倍となっておシ、その入力を駆動
するのに2倍の時間がかかってしまう、これにより、第
5図(1)の回路が第5図(b)の回路に比し、集積回
路面積、高速化共に優れていることが分かる。
タT、。1〜T、・3の&九をAとおくと、この部分の
面積Sは 5=nA+B ・・・(1)となる、また出
力節点212から接地までのコンダクタンスを「1」に
するという要請から1 − + −= 1 ・・・(2)B を満たす必要がある。この(2)式の条件の下K(1)
式の面積を最小化すると、 A=1+− B=1+− 1− ということになる、ここでn = 1即ちインバータの
場合を考えると、A−2と々る。この場合入力トランジ
スタT鵞・lのW4、従ってダート面積が本発明に係わ
る回路に比し2倍となっている。tたそのため従来の回
路では入力の容量が2倍となっておシ、その入力を駆動
するのに2倍の時間がかかってしまう、これにより、第
5図(1)の回路が第5図(b)の回路に比し、集積回
路面積、高速化共に優れていることが分かる。
給6図、第7図に本発明の他の実施例を示す。
第6図の場合は、プリチャージ信号φPの遅延をトラン
スファグー) Tll・〜Tl111で発生させ、第7
図の場合は、信号遅延を抵抗110〜113゛と、各抵
抗が接続されているトランジスタのコントロールゲート
容量で発生させている。
スファグー) Tll・〜Tl111で発生させ、第7
図の場合は、信号遅延を抵抗110〜113゛と、各抵
抗が接続されているトランジスタのコントロールゲート
容量で発生させている。
抵抗で信号遅延を発生させる場合は、シリチャー−)信
号の波形がなめらかになってしまうのを嫌って、数段お
きに波形整形用のインバータ115.116を挿入する
必要がある場合もある。
号の波形がなめらかになってしまうのを嫌って、数段お
きに波形整形用のインバータ115.116を挿入する
必要がある場合もある。
本発明においては、PチャネルとNチャネルのMOS
)う/ジスタを使用した場合が、論理振幅が電源電圧に
等しくとれて都合が良いが、これだけに限るわけではな
く、もっと一般的なものである。即ちPチャネル、Nチ
ャネルMO8)ランノスタを、それぞれ第8図(a)
、 (b)という記号で表わされるような負論理スイッ
チ、正論理スイッチで置き換えても成立する。負論理ス
イ、チトハ、コントロールf −ト40 Jが低電位に
なった時のみ端子402,403間が導通するというも
ので、正論理スイッチとは、その逆にコントロールゲー
ト404が高電位になった時のみ端子405,406間
が導通するというものである。これらの記号を用いて論
理ダート1段分を書くと第9図(a) 、 (b)のよ
うになる。第9図(a)は、プリチャージ時に出力01
が、ノリチャージ用トラン・ゾスタ51を介して高電位
になる出力負論理r−)であり、第9図(b)は、その
逆でグリチャージ時に出力01′が、プリチャージ用ト
ランジスタ52を介して低電位になる出力正論理r−ト
である。ここで入力Il 。
)う/ジスタを使用した場合が、論理振幅が電源電圧に
等しくとれて都合が良いが、これだけに限るわけではな
く、もっと一般的なものである。即ちPチャネル、Nチ
ャネルMO8)ランノスタを、それぞれ第8図(a)
、 (b)という記号で表わされるような負論理スイッ
チ、正論理スイッチで置き換えても成立する。負論理ス
イ、チトハ、コントロールf −ト40 Jが低電位に
なった時のみ端子402,403間が導通するというも
ので、正論理スイッチとは、その逆にコントロールゲー
ト404が高電位になった時のみ端子405,406間
が導通するというものである。これらの記号を用いて論
理ダート1段分を書くと第9図(a) 、 (b)のよ
うになる。第9図(a)は、プリチャージ時に出力01
が、ノリチャージ用トラン・ゾスタ51を介して高電位
になる出力負論理r−)であり、第9図(b)は、その
逆でグリチャージ時に出力01′が、プリチャージ用ト
ランジスタ52を介して低電位になる出力正論理r−ト
である。ここで入力Il 。
1.1には、グリチャージ時”H”(高)レベルとなる
ような信号が供給され、入力In + I n’には、
プリチャージ時″′L#(低)レベルとなるような信号
が供給され、直流ノ平スが生じないように配慮される。
ような信号が供給され、入力In + I n’には、
プリチャージ時″′L#(低)レベルとなるような信号
が供給され、直流ノ平スが生じないように配慮される。
即ち論理ブロックの負論理スイッチのコントロールゲー
トは前段の出力負論理ダートの出力に接続し、論理ブロ
ックの正論理スイッチのコントロールゲートは前段の出
力正論理r−トの出力に接続される。L1eL1’は論
理スイッチが1個ないし複数個組み合わせて構成された
論理ブロックであり、ブロックLlが第4図OC−ト1
00,102,104に相当し、プロ、りL1/が第4
図のダート101゜103に和尚する。53.54はリ
ーク補充用高抵抗(低コンダクタンス)で、これら抵抗
53.54は、これらがなくてもプリチャージを位を充
分長い間保持できる場合は省略してもよい。
トは前段の出力負論理ダートの出力に接続し、論理ブロ
ックの正論理スイッチのコントロールゲートは前段の出
力正論理r−トの出力に接続される。L1eL1’は論
理スイッチが1個ないし複数個組み合わせて構成された
論理ブロックであり、ブロックLlが第4図OC−ト1
00,102,104に相当し、プロ、りL1/が第4
図のダート101゜103に和尚する。53.54はリ
ーク補充用高抵抗(低コンダクタンス)で、これら抵抗
53.54は、これらがなくてもプリチャージを位を充
分長い間保持できる場合は省略してもよい。
なお本発明は実施例のみに限定されることなく、種々の
応用が可能である。例えば第9図(a)において出力0
1とVce間を、リーク補充用抵抗53のみで、トラン
ジスタ51を省略した形にしてもよいし、また第9図(
b)において出力01′と71間を、抵抗54のみで、
トランジスタ、す2を省略した形にしてもよい。また本
発明では、第1の論理り°−トと第2の論理ゲートのノ
リグヤージ開始の時間差は、第1の論理り°−トのプリ
チャージを開始してから第2の論理ダートの論理プロ、
り内の論理スイッチがオフするまでの時間をTとしたと
き、T程度ならば、第2の論理ダートの消費電力は許容
できる範囲内におさめられる。また第2図の如く、出力
負論理ダートの出力にインバータを付加し、そのインバ
ータの出力を次段の出力負論理ダートの入力に結合する
結線を有するか、これとは逆に出力正論理ダートの出力
にインバータを付加し、そのインバータの出力を次段の
出力正論理ダートの入力に結合する結線を有する論理回
路においても、第1の論理ダートに対する第2の論理ダ
ートのプリチャージ開始タイミングを遅らせてやれば、
第2図のトランジスタT、・相当部分を省略でき、前記
実施例と同様の利点が得られる。
応用が可能である。例えば第9図(a)において出力0
1とVce間を、リーク補充用抵抗53のみで、トラン
ジスタ51を省略した形にしてもよいし、また第9図(
b)において出力01′と71間を、抵抗54のみで、
トランジスタ、す2を省略した形にしてもよい。また本
発明では、第1の論理り°−トと第2の論理ゲートのノ
リグヤージ開始の時間差は、第1の論理り°−トのプリ
チャージを開始してから第2の論理ダートの論理プロ、
り内の論理スイッチがオフするまでの時間をTとしたと
き、T程度ならば、第2の論理ダートの消費電力は許容
できる範囲内におさめられる。また第2図の如く、出力
負論理ダートの出力にインバータを付加し、そのインバ
ータの出力を次段の出力負論理ダートの入力に結合する
結線を有するか、これとは逆に出力正論理ダートの出力
にインバータを付加し、そのインバータの出力を次段の
出力正論理ダートの入力に結合する結線を有する論理回
路においても、第1の論理ダートに対する第2の論理ダ
ートのプリチャージ開始タイミングを遅らせてやれば、
第2図のトランジスタT、・相当部分を省略でき、前記
実施例と同様の利点が得られる。
本発明に係わる論理回路では、従来のドミノCMO8回
路で必要だった直流路を切るトランジスタが不要となる
。このため論理プロ、りを構成するトランジスタ群のW
/Lは最小限で済み、面積が減少し、そのため最も効率
的な場合速度も倍増する。勿論ノリチャージに遅延を与
える回路を付加するために面積を要するが、おの分は、
速度或いは以下に述べる点を鑑みれは充分補なわれる。
路で必要だった直流路を切るトランジスタが不要となる
。このため論理プロ、りを構成するトランジスタ群のW
/Lは最小限で済み、面積が減少し、そのため最も効率
的な場合速度も倍増する。勿論ノリチャージに遅延を与
える回路を付加するために面積を要するが、おの分は、
速度或いは以下に述べる点を鑑みれは充分補なわれる。
また遅延回路は多くの論理ダートに対して1つあればよ
いので、システムとして見ると面積も余シ気に々らなく
なる。またプリチャージ遅延回路を設けると、全部の段
が一度にシリチャージされることはない。そのためピー
ク電流が減少する。この減少によシ、電、流線の配線を
細くすることができ、面積的に得をすると共に信頼性も
向上する。そして電源に対する要求も少なく表ってくる
ので、システム構成が容易となる。また本発明に係わる
回路ではプリチャージを、動作時に移行する直前に終ら
せることも可能である。従来のドミノCMO8回路では
、最終段においては、プリチャージが終了し動作時に移
行してから信号が来るまで長い時間を待つ必要があシ、
その間に出力節点に蓄わ見られていた電荷がリークして
しまうことがあった。これを嫌って、出力節点をコンダ
クタンスの低いトランジスタを介してVeeに結合させ
ていた。本発明に係わる回路では、そのような配慮は必
要がない。また本発明に係わる回路では、プリチャージ
を一斉に行なう必要がない。
いので、システムとして見ると面積も余シ気に々らなく
なる。またプリチャージ遅延回路を設けると、全部の段
が一度にシリチャージされることはない。そのためピー
ク電流が減少する。この減少によシ、電、流線の配線を
細くすることができ、面積的に得をすると共に信頼性も
向上する。そして電源に対する要求も少なく表ってくる
ので、システム構成が容易となる。また本発明に係わる
回路ではプリチャージを、動作時に移行する直前に終ら
せることも可能である。従来のドミノCMO8回路では
、最終段においては、プリチャージが終了し動作時に移
行してから信号が来るまで長い時間を待つ必要があシ、
その間に出力節点に蓄わ見られていた電荷がリークして
しまうことがあった。これを嫌って、出力節点をコンダ
クタンスの低いトランジスタを介してVeeに結合させ
ていた。本発明に係わる回路では、そのような配慮は必
要がない。また本発明に係わる回路では、プリチャージ
を一斉に行なう必要がない。
これは他のダートが動作していても、あるy −トの動
作が終了していれば、プリチャージを開始してもよいこ
とを意味している。最終段がまだ動作している時に初段
のダートのプリチャージを行なえば、最終段が動作し終
ってからプリチャージするのに比し、速度的に得をする
。いわゆるパイプライン型の制御が可能である。
作が終了していれば、プリチャージを開始してもよいこ
とを意味している。最終段がまだ動作している時に初段
のダートのプリチャージを行なえば、最終段が動作し終
ってからプリチャージするのに比し、速度的に得をする
。いわゆるパイプライン型の制御が可能である。
第1図は論理回路図、第2図は同回路をドミノCMOS
構成で実現した回路図、第3図は同回路の動作を示す信
号波形図、第4図、第5図は本発明の一実施例を示す回
路説明図、第6図、第7図は本発明の他の実施例の回路
図、第8図は論理スイッチの記号図、第9図は本発明の
異なる実施例の説明に用いる回路図である。 100〜104・・・論理ダート、105〜1′09・
・・インバータ、211〜215・・・出力端% T、
〜’rt・ * Tl0I 〜 Ttos
+ Tll0−T116 1 Tzot 〜
T16$・・・トランジスタ、53.64・・・抵抗。 第1図 第2図 第3図 第4図
構成で実現した回路図、第3図は同回路の動作を示す信
号波形図、第4図、第5図は本発明の一実施例を示す回
路説明図、第6図、第7図は本発明の他の実施例の回路
図、第8図は論理スイッチの記号図、第9図は本発明の
異なる実施例の説明に用いる回路図である。 100〜104・・・論理ダート、105〜1′09・
・・インバータ、211〜215・・・出力端% T、
〜’rt・ * Tl0I 〜 Ttos
+ Tll0−T116 1 Tzot 〜
T16$・・・トランジスタ、53.64・・・抵抗。 第1図 第2図 第3図 第4図
Claims (9)
- (1) コントロールr−)Ic高電位をかけると両
端間が導通状態になる正論理スイッチと、コントロール
f−)に低電位をかけると両端間が導通状態になる負論
理スイッチとを総称して論理スイッチと呼び、また第1
の節点を、!リチャージ時高電位側電源と電気的に接続
すると共に動作時、入力によらず前記高電位側電源から
は直流的に切シ離すか、もしくは第1の論理プロ、りが
導通した時のコンダクタンスよシ小すいコンダクタンス
で高電位側電源と連結する第1のプリチャージ手段と、
第2の節点を動作時低電位儒電源に接続する第1の手段
と、前記第1の節点と第2の節点との間に論理スイッチ
が設けられた前記第1の論理プロ、りとを有し、前記第
1の節点を出力端子とする論理ダートを出力負論理r−
)と呼び、第3の節点を、グリチャージ時低電位側電源
と電気的に接続すると共に動作時、入力によらず低電位
側電源からは直流的に切り離すか、もしくは第2の論理
プロ、りが導通した時のコンダクタンスよ!l) 小サ
イコンダクタンスで低電位側電源と連結する第2のグリ
チャージ手段と、第4の節点を動作特高電位側電源に電
気的に接続する第2の手段と、−前記第3の節点と第4
の節点との間に論理スイ、チが設けられた前記第2の論
理プロ、りとを有し、前記第3の節点を出力端子とする
論理ダートを出力正論理ダートと呼ぶとき、出力負論理
r−)と出力正論理ダートを共に有し、出力負論理ダー
トの出力を次段の論理ダートの論理f−)に含まれる負
論理スイッチのコントロールグー)K接続する結線を有
するか、もしくは出力正論理r−)の出力を次段の論理
f−トの論理プロ、りに含まれる正論理スイッチのコン
トロールゲートに接続する結線を有し、前記出力正論理
f−)または出力負論理f−)よりなる第1の論理ダー
トから同第2の論理ダートへ論理信号がM伝播し、前記
第1の論理ダートのプリチャージを開始してから第2の
論理ダートの論理プロ、り内の論理スイッチがオフする
までの時間をTとするとき、第2の論理f−)のグリチ
ャージ開始時刻を第1の論理f−)のプリチャージ開始
時刻よシT程度以上遅延させる手段を有することを特徴
とする論理回路。 - (2)前記正論理スイッチKNチャネルMO8)ランジ
スタを、負論理スイッチにPチャネルMO8)ランジス
タを使用し、前記第1のプリチャージ手段をPチャネル
MO8)ランジスタで、第2のプリチャージ手段をNチ
ャネルMO8)ランジスタで構成することを特徴とする
特許請求の範囲第1項に記載の論理回路。 - (3)前記プリチャージ遅延手段を、相補MO8型イン
バータとしたことを特徴とする特許請求の範囲第1項に
記載の論理回路。 - (4) 前記プリチャージ遅延手段を、トランスファ
ダートとしたことを特徴とする特許請求の範囲第1項に
記載の論理回路。 - (5)前記プリチャージ遅延手段を、抵抗としたことを
特徴とする特許請求の範囲第1項に記載の論理回路。 - (6)前記論理ダートを複数段連結し、彼段側のいずれ
かの論理ゲートが動作時にある時、初段の論理ゲートが
プリチャージしていることを特徴とする特許請求の範囲
第1項に記載の論理回路。 - (7) コントロールゲートに高電位をかけると両端
間が導通状態になる正論理スイッチと、コントロールr
−NC低電位をかけると両端間が導通状態になる負論理
スイッチとを総称して論理スイッチと呼び、また第1の
節点を、プリチャージ時高電位側電源と電気的に接続す
ると共に動作時、入力によらず前記高電位側電源からt
よIa流的に切り離すか、もしくは第1の論理プロ、り
が導通した時のコンダクタンスよシ小すいコンダクタン
スで高電位側電源と連結する第1のノリチャージ手段と
、第2の節点を動作特低電位側電源に接続する第1の手
段と、前記第1の節点と第2の節点との間に論理スイッ
チが設けられた前記第1の論理プロ、りとを有し、前記
第1の節点を出力端子とする論理ダートを出力負論理f
−)と呼び、第3の節点を、プリチャージ時低電位側電
源と電気的に接続すると共に動作時、入力によらず低電
位側電源からは直流的に切シ離すか、もしくは第2の論
理ブロックが導通した時のコンダクタンスより小さいコ
ンダクタンスで低電位側電源と連結する第2のプリチャ
ージ手段と、第4の節点を動作特高電位側電源に電気的
に接続する第2の手段と、前記第3の節点と第4の節点
との間に論理スイッチが設けられた前記第2の論理ブロ
ックとを有し、前記第3の節点を出力端子とする論理り
−トを出力正論理ダートと呼ぶとして、前記出力正論理
r−トの出力にインバータを付加し、そのインバータの
出力を次段の出力正論理ダートの入力に結合する結線を
有するか、もしくは出力負論理ダートの出力にインバー
タを付加し、そのインバータの出力を次段の出力負論理
ゲートの入力に結合する結線を有する論理回路において
、前記出力正論理f−)または出力負論理ダートよシな
る第1の論理ダートから同第2の論理P−)へ論理信号
が伝播し、前記第1の論理ダートのプリチャージを開始
してから第2の論理ダートの論理プロ、り内の論理スイ
ッチがオフするまでの時間をTとするとき、第2の論理
r−)のプリチャージ開始時刻を第1の論理r−)のプ
リチャージ開始時刻よシT程度以上遅延させる手段を有
することを特徴とする論理回路。 - (8)前記正論理スイッチKNチャネルMO8)ランジ
スタを、負論理スイッチKPチャネルMO8)ランジス
タを使用し、前記第1のプリチャージ手段をPチャネル
MOSトランジスタで、第2のプリチャージ手段をNチ
ャネルMO8)ランジスタで構成することを特徴とする
特許請求の範囲第7項に記載の一理回路。 - (9) l!fJ記!リチャージ遅延手段を、相補M
O8型インバータとしたことを特徴とする特許請求の範
囲第7項に記載の論理回路。 (10前記プリチャージ遅延手段を、トランス77r−
)としたことを特徴とする特許請求の範囲第7項に記載
の論理回路。 aυ 前記プリチャージ遅延手段を、抵抗としたことを
特徴とする特許請求の範囲第7項に記載の論理回路。 a’a III記論理ダートを複数段連結し、稜段側
のいずれかの論理r−)が動作時にある時、初段の論理
ダートがプリチャージしていることを特徴とする特許請
求の範囲第7項に記載の論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57074757A JPS58191530A (ja) | 1982-05-04 | 1982-05-04 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57074757A JPS58191530A (ja) | 1982-05-04 | 1982-05-04 | 論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58191530A true JPS58191530A (ja) | 1983-11-08 |
JPH0514450B2 JPH0514450B2 (ja) | 1993-02-25 |
Family
ID=13556458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57074757A Granted JPS58191530A (ja) | 1982-05-04 | 1982-05-04 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58191530A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6425625A (en) * | 1987-07-22 | 1989-01-27 | Hitachi Ltd | Multistage logic circuit |
US4841174A (en) * | 1985-10-21 | 1989-06-20 | Western Digital Corporation | CMOS circuit with racefree single clock dynamic logic |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5698777B2 (ja) * | 2013-03-13 | 2015-04-08 | ファナック株式会社 | モータの加速度に応じたプリロードトルク値を生成するモータ制御装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4917147A (ja) * | 1972-05-29 | 1974-02-15 |
-
1982
- 1982-05-04 JP JP57074757A patent/JPS58191530A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4917147A (ja) * | 1972-05-29 | 1974-02-15 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4841174A (en) * | 1985-10-21 | 1989-06-20 | Western Digital Corporation | CMOS circuit with racefree single clock dynamic logic |
JPS6425625A (en) * | 1987-07-22 | 1989-01-27 | Hitachi Ltd | Multistage logic circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH0514450B2 (ja) | 1993-02-25 |
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