FR2855902A1 - Amplificateur de lecture desequilibre dynamiquement - Google Patents

Abstract

L'invention concerne un amplificateur de lecture relié à des première (BL0) et deuxième (BL1) lignes de bit, comprenant des moyens de précharge à un potentiel haut desdites lignes de bit (BL0, BL1), des moyens de connexion (SW0, SW1) de l'une ou l'autre des lignes de bit (BL0, BL1) à une cellule mémoire (M0, M1), ladite connexion entraînant selon l'état de la cellule mémoire un maintien de la ligne de bit au potentiel haut (Vdd) ou une réduction du potentiel, des premier (T0) et deuxième (T1) transistors respectivement commandés par les première (BL0) et deuxième (BL1) lignes de bit et, en série avec les premier et deuxième transistors, un moyen commandable pour que le courant traversant le transistor commandé par la ligne de bit reliée à la cellule mémoire soit supérieur au courant traversant l'autre transistor lorsque les potentiels des deux lignes de bit sont au potentiel haut.

Description

AMPLIFICATEUR DE LECTURE DESEQUILIBRE DYNAMIQUEMENT

La présente invention concerne le domaine de la lecture de circuits mémoire, et en particulier le domaine des amplificateurs de lecture.

Dans une matrice d'un circuit mémoire tel qu'une 5 mémoire DRAM, chaque cellule mémoire comprend un condensateur isolable électriquement par un commutateur. Le condensateur de chaque cellule est à un potentiel d'alimentation haut Vdd ou à un potentiel bas, par exemple nul, selon que la cellule mémoire stocke un "1" ou un "O". Pour lire l'information stockée dans 10 une cellule mémoire, le condensateur de la cellule est relié à une ligne de bit desservant une colonne de cellules mémoire, et un amplificateur de lecture est utilisé pour détecter le potentiel de la ligne de bit.

La figure 1 représente de manière schématique un 15 amplificateur de lecture relié à une ligne de bit BL susceptible d'être reliée par un commutateur SW à une cellule mémoire M symbolisée par un condensateur C. Une seule cellule mémoire M est représentée bien qu'en pratique plusieurs cellules mémoire soient susceptibles d'être reliées à la ligne de bit BL. 20 L'amplificateur de lecture comprend un transistor TO à canal N dont la grille est reliée à la ligne de bit BL et dont le drain est relié à une ligne de bit de référence BLref ayant les mêmes caractéristiques électriques que la ligne de bit BL. Un transistor Tl à canal N a sa grille reliée à la ligne BLref et son drain relié à la ligne BL. Un transistor T2 à canal P a sa grille reliée au drain du transistor Tl, son drain relié au 5 drain du transistor TO et sa source reliée à un potentiel d'alimentation Vdd. Un transistor T3 à canal P a sa grille reliée au drain du transistor TO, son drain relié au drain du transistor Tl et sa source reliée au potentiel Vdd. Les sources des transistors TO et Tl sont reliées au drain d'un transistor 10 T4 de type N. La source du transistor T4 est reliée à la masse et sa grille reçoit un signal Sense d'actionnement de l'amplificateur de lecture. Des blocs de précharge Pr, activables par des signaux non représentés, sont reliés aux lignes BL et BLref.

Les lignes BL et BLref sont de manière classique 15 préchargées à un potentiel de référence par les blocs Pr avant la lecture de l'information stockée dans la cellule mémoire. On s'intéresse ici au cas particulièrement simple o ce potentiel de référence est le potentiel haut d'alimentation du circuit (Vdd). Une fois la précharge terminée, les lignes BL et BLref 20 sont isolées. Pour lire le contenu d'une cellule, le commutateur SW est fermé. Si la cellule M stocke le potentiel Vdd (état "1"), le potentiel de la ligne BL n'est pas modifié. Par contre, si la cellule M stocke le potentiel nul (état "0"), la ligne BL se décharge dans le condensateur C jusqu'à atteindre un 25 potentiel Vdd-6V d'équilibre compris entre Vdd et 0V. Une durée prédéterminée après la fermeture du commutateur SW, le signal Sense est activé pour fermer le transistor T4.

Si la ligne de bit BL est au potentiel Vdd-ÈV lorsque le transistor T4 est fermé, le transistor TO est commandé par un 30 potentiel Vdd-5V et le transistor Tl par le potentiel Vdd. La ligne de bit BL se décharge alors à la masse au travers du transistor Tl plus vite que la ligne de bit BLref ne se décharge à la masse au travers du transistor TO. Le potentiel de la ligne BL décroît plus rapidement que le potentiel de la ligne BLref, 35 ce qui entraîne la mise en conduction du transistor T2 avant celle du transistor T3. Cela force la ligne BLref au potentiel Vdd, force les transistors T1 et T3 respectivement dans les états fermé et ouvert, et force la ligne BL à la masse. L'état de la ligne BL peut alors être lu par un moyen numérique non 5 représenté, et la lecture de l'état "0" de la cellule M est terminée. Les lignes de bit peuvent de nouveau être préchargées pour lire l'information stockée dans une autre cellule mémoire, non représentée.

Si la ligne de bit BL est au potentiel Vdd lorsque le 10 transistor T4 est fermé (le point mémoire stocke un 1), les transistors TO et Tl sont commandés par le même potentiel Vdd.

Les dimensions des transistors TO et T1 doivent être différentes pour que le transistor TO soit traversé par un courant plus important que le courant traversant le transistor T1. Le poten15 tiel de la ligne BLref décroît ainsi plus rapidement que le potentiel de la ligne BL, ce qui entraîne la mise en conduction du transistor T3 avant celle du transistor T2. La mise en conduction du transistor T3 force la ligne BL au potentiel Vdd, ce qui fournit une valeur de "1" numérique à un moyen de lecture 20 non représenté, et force les transistors TO et T2 respectivement dans les états fermé et ouvert. L'opération de lecture de l'état "1" de la cellule M est alors terminée. On notera que si les transistors TO et Tl étaient identiques, l'une ou l'autre des lignes BL ou BLref passerait à la masse à la fin de la lecture 25 d'un "1", de façon indéterminée. La lecture d'un "1" ne pourrait pas alors être différentiée de façon certaine de la lecture d'un "I0o.

L'utilisation de la ligne de bit de référence, à laquelle ne peuvent pas être reliées des cellules mémoire utili30 sables, réduit la densité d'intégration d'un circuit mémoire comprenant des amplificateurs de lecture tels qu'en figure 1.

On connaît des structures d'amplificateurs de lecture symétriques reliés à deux lignes de bit fonctionnelles, permettant de lire indifféremment une cellule mémoire reliée à 35 l'une ou l'autre des lignes de bits. De tels amplificateurs permettent de lire deux fois plus de cellules mémoire que l'amplificateur de la figure 1, mais ils ne fonctionnent que si les lignes de bit sont préchargées à une tension intermédiaire (par exemple Vdd/2) entre la tension d'alimentation Vdd et la 5 masse. La génération de la tension Vdd/2 pose de nombreux problèmes, notamment de consommation et de stabilité.

Un objet de la présente invention est de prévoir un amplificateur de lecture relié à deux lignes de bits fonctionnelles sans nécessiter l'utilisation d'une tension inter10 médiaire de précharge.

Pour atteindre cet objet, ainsi que d'autres, la présente invention prévoit un amplificateur de lecture relié à des première et deuxième lignes de bit, comprenant des moyens de précharge à un potentiel haut desdites lignes de bit, des moyens 15 de connexion de l'une ou l'autre des lignes de bit à une cellule mémoire, ladite connexion entraînant selon l'état de la cellule mémoire un maintien de la ligne de bit au potentiel haut ou une réduction du potentiel, et des premier et deuxième transistors respectivement commandés par les première et deuxième lignes de 20 bit, et comprenant en outre en série avec les premier et deuxième transistors un moyen commandable pour que le courant traversant le transistor commandé par la ligne de bit reliée à la cellule mémoire soit supérieur au courant traversant l'autre transistor lorsque les potentiels des deux lignes de bit sont au 25 potentiel haut.

Selon un mode de réalisation de la présente invention, les premier et deuxième transistors sont des transistors MOS identiques d'un premier type de conductivité et le moyen commandable comprend des troisième et quatrième transistors dont les bornes 30 de drain sont reliées à la borne de source du premier transistor, et des cinquième et sixième transistors dont les bornes de drain sont reliées à la borne de source du deuxième transistor, les troisième et cinquième transistors étant de mêmes dimensions et recevant sur leur borne de grille un signal 35 d'activation de l'amplificateur de lecture, les quatrième et sixième transistors étant de mêmes dimensions et recevant respectivement sur leur borne de grille des signaux de commande de lecture des première et deuxième lignes de bit.

La présente invention vise également un circuit mémoire 5 comportant une pluralité de cellules mémoires connectables à une pluralité de tels amplificateurs de lecture.

Selon un mode de réalisation de la présente invention, les premier et deuxième transistors sont des transistors MOS identiques d'un premier type de conductivité et le moyen 10 commandable comprend des septième et huitième transistors dont les bornes de drain sont reliées à la borne de source du premier transistor, et des neuvième et dixième transistors dont les bornes de drain sont reliées à la borne de source du deuxième transistor, les huitième et dixième transistors étant de mêmes 15 dimensions, les septième et neuvième transistors étant de mêmes dimensions et choisis pour être, lorsqu'ils sont fermés, plus conducteurs que les huitième et dixième transistors, les septième et dixième transistors recevant sur leur borne de grille un signal de commande de lecture de la première ligne de bit et les 20 huitième et neuvième transistors recevant sur leur borne de grille un signal de commande de lecture de la deuxième ligne de bit.

Selon un mode de réalisation de la présente invention, l'amplificateur de lecture comprend en outre un onzième tran25 sistor disposé entre la borne de source du premier transistor et les bornes de drain des septième et huitième transistors, et un douzième transistor disposé entre la borne de source du deuxième transistor et les bornes de drain des neuvième et dixième transistors, les onzième et douzième transistors recevant sur 30 leur borne de grille un signal d'activation de l'amplificateur de lecture.

La présente invention vise également un circuit mémoire comportant une pluralité de cellules mémoire connectables à une pluralité de tels amplificateurs de lecture, dans lequel les 35 premier et deuxième transistors de chaque amplificateur de lecture sont reliés à des septième, huitième, neuvième et dixième transistors uniques.

Selon un mode de réalisation de la présente invention, les bornes de drain des premier et deuxième transistors sont 5 respectivement reliées aux deuxième et première lignes et les bornes de grille des premier et deuxième transistor sont respectivement reliées aux première et deuxième lignes de bit, et l'amplificateur comporte des treizième et quatorzième transistors MOS d'un deuxième type de conductivité dont les bornes 10 de source sont reliées à un potentiel d'alimentation, dont les bornes de drain sont respectivement reliées aux bornes de drain des premier et deuxième transistors et dont les bornes de grille sont respectivement reliées aux drains des deuxième et premier transistors.

Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1, précédemment décrite, représente un amplificateur de lecture classique; la figure 2 représente un premier mode de réalisation d'un amplificateur de lecture selon l'invention; et la figure 3 représente un deuxième mode de réalisation 25 d'un amplificateur de lecture selon l'invention.

Seul les éléments nécessaires à la compréhension de l'invention ont été représentés.

La figure 2 représente de manière schématique un amplificateur de lecture selon un mode de réalisation de 30 l'invention, relié à deux lignes de bit de mêmes dimensions, BL0 et BL1, dont chacune est susceptible d'être reliée par un commutateur SW0, SW1 au condensateur C d'une cellule mémoire, M0, M1, parmi les cellules mémoire, non représentées, reliées aux lignes de bit BL0, BL1. Un bloc de précharge Pr est relié à 35 chaque ligne de bit. Un transistor T10 à canal N a sa grille reliée à la ligne BL0 et son drain à la ligne BL1. Un transistor Tll à canal N a sa grille reliée à la ligne BLi et son drain à la ligne BL0. Un transistor T12 à canal P a sa grille reliée au drain du transistor Tll, son drain relié au drain du transistor 5 T10 et sa source à un potentiel d'alimentation Vdd. Un transistor T13 à canal P a sa grille reliée au drain du transistor T10, son drain relié au drain du transistor Tll et sa source au potentiel Vdd. Deux transistors T140, T150 à canal N ont leur drain relié à la source du transistor T10 et leur source à la 10 masse, et deux transistors T141, T151 à canal N ont leur drain relié à la source du transistor Tll et leur source à la masse.

Les transistors T140, T141, de mêmes dimensions, reçoivent sur leur grille un signal Sense tel qu'en figure 1. Selon l'invention, les transistors T150, T151, de mêmes dimensions, reçoivent 15 respectivement sur leurs grilles des signaux SO, S1 activés respectivement quand on veut lire la ligne BLO ou BL1.

La lecture d'une information stockée dans une cellule mémoire est précédée d'une précharge des lignes BL0 et BL1 au potentiel Vdd par les blocs Pr. Le commutateur SW0 ou SW1 est 20 fermé selon que l'on veut lire l'information stockée dans la cellule mémoire M0 ou Mi. On considère par la suite à titre d'exemple que la cellule mémoire M0 est lue. Le potentiel de la ligne BL0 reste à Vdd ou chute à un potentiel Vdd-âV selon que la cellule M0 est dans un état "1" ou "0" lorsque le commutateur 25 SW0 est fermé. Les signaux Sense et SO sont ensuite activés de manière à fermer les transistors T140, T141 et T150. Lors de la lecture de la ligne BL0, aucun point mémoire n'est activé sur la ligne BL1 qui reste donc à la tension de précharge (Vdd dans cet

exemple).

Dans le cas o la ligne de bit BL0 est au potentiel Vdd-ÈV lorsque les transistors T140, T141 et T150 sont fermés, le transistor T10 est commandé par un potentiel Vdd-ÈV inférieur au potentiel Vdd commandant le transistor Tll. Le potentiel de la ligne BL0 décroît plus rapidement que le potentiel de la 35 ligne BL1, ce qui entraîne la mise en conduction du transistor T12 avant celle du transistor T13 et force la ligne BL1 au potentiel Vdd et la ligne BL0 à la masse.

Dans le cas o la ligne de bit BL0 est au potentiel Vdd lorsque les transistors T140, T141 et T150 sont fermés, les 5 transistors T10 et Tll sont commandés par le même potentiel Vdd.

Selon la présente invention cependant, le courant s'écoulant au travers du transistor T10 en série avec les transistors T140 et T150 est plus fort que le courant s'écoulant au travers du transistor Tll en série avec le seul transistor T141. Le poten10 tiel de la ligne BLi décroît ainsi plus rapidement que le potentiel de la ligne BL0, ce qui entraîne la mise en conduction du transistor T13 avant celle du transistor T12 et force la ligne BL0 au potentiel Vdd.

L'amplificateur de lecture selon l'invention fonc15 tionne de manière symétrique pour la lecture de la cellule mémoire Ml. L'activation de l'amplificateur de lecture se fera alors par les signaux Sense et S1, et non Sense et SO, de manière à fermer les transistors T140, T141 et T151. Les dimensions respectives des transistors T140, T141 et T150, T151 sont 20 choisies en fonction des caractéristiques de l'amplificateur de lecture. En pratique, les transistors T140, T141, T150 et T151 peuvent être de mêmes dimensions.

Un amplificateur de lecture selon l'invention permet ainsi de lire une cellule mémoire indifféremment reliée à l'une 25 ou l'autre de deux lignes de bit préchargées à la tension d'alimentation, et permet de lire deux fois plus de cellules mémoire que l'amplificateur de la figure 1 sans devoir utiliser une tension de précharge intermédiaire.

La figure 3 représente de manière schématique un 30 amplificateur de lecture (SA) selon un autre mode de réalisation de l'invention. De mêmes références représentent de mêmes éléments aux figures 2 et 3. L'amplificateur de lecture est relié à deux lignes de bit BL0, BL1, dont chacune est susceptible d'être reliée par un commutateur SW0, SW1 au condensateur C 35 d'une cellule mémoire, M0, Ml. Des blocs de précharge Pr sont reliés aux lignes BL0 et BL1. La structure de l'amplificateur de lecture est la même qu'en figure 2 en ce qui concerne les transistors T10, Tll, T12 et T13. Les grilles et les drains des transistors T140 et T141 sont reliées comme en figure 2.

Deux transistors T250, T260 à canal N ont leur drain relié à la source du transistor T140 et leur source à la masse, et deux transistors T251, T261 à canal N ont leur drain relié à la source du transistor T141 et leur source à la masse. Les transistors T260, T261 sont égaux. Les transistors T250 et T251 10 sont égaux et choisis pour être, lorsqu'ils sont fermés, plus conducteurs que les transistors T260, T261 fermés. A titre d'exemple, les transistors T250 et T251 peuvent avoir une grille de même longueur et de largeur deux fois moins importante que celle des transistors T260 et T261. Les transistors T251, T260 15 sont commandés par le signal Si et les transistors T250, T261 sont commandés par le signal SO.

De manière avantageuse, les transistors T250, T251, T260 et T261 peuvent être reliés aux sources des transistors T140, T141 de plusieurs amplificateurs de lecture, comme cela 20 est représenté par les tracés en pointillés. Selon un tel mode de réalisation, chaque amplificateur de lecture peut recevoir un signal Sense particulier activable pour sélectionner le couple de lignes de bits reliées à l'amplificateur, et les signaux SO et Sl sont activés pour commander la lecture soit des premières 25 soit des deuxièmes lignes de bit appartenant aux couples de lignes de bits sélectionnés. Un tel mode de réalisation permet notamment d'utiliser un nombre réduit de transistors, et par là d'occuper une surface de puce réduite.

Le fonctionnement de l'amplificateur de lecture est 30 sensiblement le même que celui de la figure 2. Si l'on considère une lecture de la cellule mémoire M0, le potentiel de la ligne BL0 est, après fermeture du commutateur SW0, à Vdd ou à Vdd-8V selon que la cellule M0 était dans un état "1" ou "0". Les signaux Sense et SO sont ensuite activés de manière à fermer les 35 transistors T140, T141, T250 et T261 (de préférence SO sera activé avant le signal Sense qui déclenchera la lecture, puis restera inchangé jusqu'à la précharge suivante).

Dans le cas o la ligne de bit BLO est au potentiel Vdd-6V lorsque les transistors T140, T141, T250 et T261 sont 5 fermés, l'amplificateur de lecture force la ligne BL1 au potentiel Vdd et la ligne BLO à la masse de la même manière que l'amplificateur de lecture de la figure 2.

Dans le cas o la ligne de bit BL est au potentiel Vdd lorsque les transistors T140, T141, T250 et T261 sont fermés, le 10 courant traversant les transistors Tll, T141 et T261 est inférieur au courant traversant les transistors T10, T140 et T250, du fait du choix des transistors T261 et T250, ce qui entraîne la mise en conduction du transistor T13 avant celle du transistor T12 et force la ligne BLO au potentiel Vdd.

Le fonctionnement de l'amplificateur de lecture est symétrique pour la lecture de la cellule mémoire Mi.

Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, les transistors T140 et T141 de 20 l'amplificateur de lecture de la figure 3 peuvent être supprimés.

Une telle variante, occupant une faible surface, est appropriée pour un circuit mémoire dans lequel on souhaite lire simultanément une cellule mémoire de toutes les première ou toutes les deuxièmes lignes de bit reliées aux amplificateurs de lecture 25 connectés aux mêmes transistors T250, T251, T260, T261.

Selon une variante également, chacun des transistors T250, T251 peut être remplacé par deux transistors ayant les dimensions des transistors T260, T261. Ainsi, le déséquilibre sera créé par la mise en conduction d'un côté de deux tran30 sistors identiques et de l'autre d'un seul transistor identique aux deux autres.

La présente invention a été décrite en relation avec une structure particulière d'amplificateur de lecture, mais elle s'appliquera sans difficulté à d'autres structures. Notamment, 35 les drains des transistors T10 et Tll pourront ne pas être reliés aux lignes de bit mais à des moyens numériques de lecture.

En outre, une structure particulière de cellule mémoire DRAM a été décrite, mais l'invention est susceptible 5 d'être adaptée à la lecture de toute cellule mémoire, de type DRAM ou d'un autre type. En particulier, la présente invention pourra être utilisée pour lire des cellules mémoire de type ROM, ou SRAM.

La présente invention a été décrite en relation avec 10 un potentiel d'alimentation Vdd positif et des transistors MOS ayant des types de conductivité particuliers, mais l'homme du métier adaptera sans difficulté l'invention à un potentiel d'alimentation négatif, en utilisant des transistors de types de conductivité appropriés.

Claims (7)

REVENDICATIONS

1. Amplificateur de lecture relié à des première (BLO) et deuxième (BL1) lignes de bit, comprenant: des moyens de précharge à un potentiel haut desdites lignes de bit (BLO, BL1) ; des moyens de connexion (SW0, SW1) de l'une ou l'autre des lignes de bit (BLO, BLi) à une cellule mémoire (M0, Mi), ladite connexion entraînant selon l'état de la cellule mémoire un maintien de la ligne de bit au potentiel haut (Vdd) ou une réduction du potentiel; et des premier (TO) et deuxième (T1) transistors respectivement commandés par les première (BLO) et deuxième (BL1) lignes de bit; caractérisé en ce qu'il comprend en outre en série avec les premier et deuxième transistors un moyen commandable 15 pour que le courant traversant le transistor commandé par la ligne de bit reliée à la cellule mémoire soit supérieur au courant traversant l'autre transistor lorsque les potentiels des deux lignes de bit sont au potentiel haut.

2. Amplificateur de lecture selon la revendication 1, 20 dans lequel les premier (T10) et deuxième (Tll) transistors sont des transistors MOS identiques d'un premier type de conductivité et dans lequel le moyen commandable comprend des troisième et quatrième transistors (T140, T150) dont les bornes de drain sont reliées à la borne de source du premier transistor (T10) et des 25 cinquième et sixième transistors (T141, T151) dont les bornes de drain sont reliées à la borne de source du deuxième transistor (T11), les troisième (T140) et cinquième (T141) transistors étant de mêmes dimensions et recevant sur leur borne de grille un signal d'activation de l'amplificateur de lecture (Sense), 30 les quatrième (T150) et sixième (T151) transistors étant de mêmes dimensions et recevant respectivement sur leur borne de grille des signaux (SO, Sl) de commande de lecture des première (BLO) et deuxième (BL1) lignes de bit.

3. Amplificateur de lecture selon la revendication 1, dans lequel les premier (T10) et deuxième (T11) transistors sont des transistors MOS identiques d'un premier type de conductivité et dans lequel le moyen commandable comprend des septième (T250) 5 et huitième (T260) transistors dont les bornes de drain sont reliées à la borne de source du premier transistor (T10) et des neuvième (T251) et dixième (T261) transistors dont les bornes de drain sont reliées à la borne de source du deuxième transistor (T11), les huitième (T260) et dixième (T261) transistors étant 10 de mêmes dimensions, les septième (T250) et neuvième (T251) transistors étant de mêmes dimensions et choisis pour être, lorsqu'ils sont fermés, plus conducteurs que les huitième (T260) et dixième (T261) transistors, les septième (T250) et dixième (T261) transistors recevant sur leur borne de grille un signal 15 (SO) de commande de lecture de la première ligne de bit (BL0) et les huitième (T260) et neuvième (T251) transistors recevant sur leur borne de grille un signal (Si) de commande de lecture de la deuxième ligne de bit (BL1).

4. Amplificateur de lecture selon la revendication 3, 20 comprenant en outre un onzième transistor (T140) disposé entre la borne de source du premier transistor (TO10) et les bornes de drain des septième (T250) et huitième (T260) transistors, et un douzième transistor (T141) disposé entre la borne de source du deuxième (T11) transistor et les bornes de drain des neuvième 25 (T251) et dixième (T261) transistors, les onzième (T140) et douzième (T141) transistors recevant sur leur borne de grille un signal d'activation de l'amplificateur de lecture (Sense).

5. Amplificateur de lecture selon l'une quelconque des revendications 2 à 4, dans lequel les bornes de drain des 30 premier (T10) et deuxième transistors (T11) sont respectivement reliées aux deuxième (BL1) et première (BL0) lignes, dans lequel les bornes de grille des premier (T10) et deuxième transistors (T11) sont respectivement reliées aux première (BL0) et deuxième (BL1) lignes de bit, et comportant des treizième (T12) et 35 quatorzième (T13) transistors MOS d'un deuxième type de conductivité dont les bornes de source sont reliées à un potentiel d'alimentation, dont les bornes de drain sont respectivement reliées aux bornes de drain des premier (T10) et deuxième (Tll) transistors et dont les bornes de grille sont 5 respectivement reliées aux drains des deuxième (Tll) et premier (TO10) transistors.

6. Circuit mémoire comportant une pluralité de cellules mémoires connectables à une pluralité d'amplificateurs de lecture (SA) selon la revendication 2.

7. Circuit mémoire comportant une pluralité de cellules mémoires connectables à une pluralité d'amplificateurs de lecture (SA) selon la revendication 3 ou 4, dans lequel les premier (T10) et deuxième (Tll) transistors de chaque amplificateur de lecture sont reliés à des septième (T250), huitième 15 (T260), neuvième (T251) et dixième (T261) transistors uniques.