WO2011098743A1 - Cellule de memoire vive sram a dix transistors - Google Patents

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WO2011098743A1
WO2011098743A1 PCT/FR2011/050306 FR2011050306W WO2011098743A1 WO 2011098743 A1 WO2011098743 A1 WO 2011098743A1 FR 2011050306 W FR2011050306 W FR 2011050306W WO 2011098743 A1 WO2011098743 A1 WO 2011098743A1
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WO
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switches
transistors
switch
closed
transistor
Prior art date
Application number
PCT/FR2011/050306
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English (en)
Inventor
Fady Abouzeid
Sylvain Clerc
Original Assignee
Stmicroelectronics Sa
Stmicroelectronics (Crolles 2) Sas
Centre National De La Recherche Scientifique
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Definitions

  • the present invention relates generally to SRAM (Static Random Access Memory) type integrated circuit memories.
  • the invention relates to such memories that they are autonomous or embedded in an electronic circuit comprising other functions such as, for example, a microcontroller.
  • an SRAM RAM cell is based on the use of CMOS technology binary circuits.
  • CMOS technology binary circuits Several cells are arranged in a matrix network by being connected to bit lines and word lines.
  • the bistable circuit is generally composed of four transistors and two access transistors connect this bistable circuit to the bit lines by being controlled by a word line.
  • This cell comprises ten transistors and a switching stage between the bistable and each bit line access transistor, each of the switching stages comprising a first additional access transistor between the bistable and each access transistor. and a second additional transistor between the access transistor and a variable potential depending on the read or write operation.
  • the additional access transistor is controlled by an additional signal.
  • the variable potential is provided by a circuit in a transistor technology which leads to restrict the finely ⁇ cell function solely low voltages.
  • a disadvantage of the various known SRAMs is that in reading, the content of the bistable is altered.
  • US-A-2010/0142258 discloses another SRAM cell with ten transistors.
  • Figure 1 shows a cell with ten transistors as shown in Figure 3 of this document.
  • a bistable is based on the principle of two cross-coupled inverters.
  • a first inverter is composed of two transistors in series 2 (M2) and 1 (M1) between VDD and VSS potentials.
  • a second inverter is composed of two transistors in series 3 (M3) and 4 (M4) between the potentials VDD and VSS.
  • the control gates of the transistors 1 and 2 are connected to the intercon nection ⁇ (item V2) of the transistors 3 and 4.
  • the control gates of the transistors 3 and 4 are connected to the inter ⁇ connection (Section VI) of the transistors 1 and 2.
  • the points VI and V2 are connected to bit lines BL and BLB by series associations of two transistors, respectively 5 (M5) and 8 (ML2), and 6 and 10 (MR2).
  • the contacts common to transistors 5 and 8 are connected to a GNDX line by a transistor 7 (ML1).
  • the contacts common to the transistors 6 and 10 are connected to the GNDX line by a transistor 9 (MR1).
  • the GNDX line is grounded by a MSLEEP transistor.
  • the gates of transistors 5 and 6 are connected to a word writing line WWL and the gates of transistors 8 and 10 are connected to a word read line RWWL.
  • the substrates (body) of transistors 5, 6, 8 and 10 are connected directly to ground.
  • An object of an embodiment of the present invention is to propose a ten-transistor random access memory cell that overcomes all or part of the disadvantages of the known circuits.
  • Another object of an embodiment of the present invention is to provide a solution reducing cell leakage during a read operation.
  • Another object of an embodiment of the present invention is to propose a cell particularly adapted to a low supply voltage.
  • an SRAM memory device comprising:
  • each switching circuit comprising:
  • a third switch between the midpoint of said series association and an application terminal of a reference potential, a control terminal of the third switch being connected to the other of said access terminals.
  • control terminal of the first switch in series is connected to a word line in a second direction.
  • the bistable circuit is composed of a first inverter formed of a first MOS transistor of a first type of channel and of a first MOS transistor of a second type of channel, and a second inverter formed of a second MOS transistor of a first type of channel and a second MOS transistor of a second type of channel.
  • the substrates of the transistors are connected to potentials (VP, V) different from the supply potentials of the bistable
  • the transistors and switches are of the CMOS type.
  • said reference potential is fixed.
  • said reference potential is a variable potential.
  • a random access memory comprising a matrix network of devices.
  • a method for controlling a memory device in which, whatever the operating phase, one of the third switches is closed and the other one is open.
  • the first switches are closed, the second switches are open, one of the third switches being closed and the other one open;
  • the first and second switches are open, one of the third switches being closed and the other open.
  • FIG. 1 previously described represents the diagram of a known ten-transistor cell
  • FIG. 2 very schematically shows in the form of blocks an exemplary SRAM random access memory cell based on the use of bistable circuits in CMOS technology
  • FIG. 3 shows a detailed electrical diagram of a SRAM RAM cell
  • FIGS. 4A to 4E show, in the form of switches, the state of the transistors of a RAM cell in write, hold and read operations according to an implementation mode of FIG. present invention
  • FIG. 5 very schematically illustrates an exemplary architecture using memory cells of FIG. 3.
  • the invention will be described in relation to transistors in CMOS technology.
  • the invention is however applicable to any other transistor technology or a combination of different technologies.
  • FIG. 2 represents in block form an SRAM random access memory cell 50 comprising:
  • bistable circuit 12 (CROSS COUPLED MEMORY CELL) for storing a binary information and comprising first 20Q and second 20p complementary access terminals for reading and writing;
  • the circuits 15 allow selective access to the bistable according to the write or read operation to be performed.
  • the cells 50 described in FIG. 2 are arranged in a matrix network with additional functions such as address decoding or amplification for realizing SRAM.
  • the lines of the bits are in a first direction (arbitrarily vertical in the orientation of the figures)
  • the word line WL is in a second direction (arbitrarily horizontal in the orientation of the figures) preferably perpendicular to the first
  • the word line WCL is in the first direction.
  • FIG. 3 is a more detailed representation of an embodiment of an SRAM 50 random access memory cell.
  • the bistable 12 is based on the principle of two cross-coupled inverters.
  • An arbitrary left-handed inverter is composed of two transistors: a PMOS transistor 30 and an NMOS transistor 31, the control gates of these two transistors being common, and connected to the access terminal 20p.
  • An arbitrary right-side inverter is composed of a PMOS transistor 32 and an NMOS transistor 33, the control gates of these two transistors being common, and connected to the access terminal 20g.
  • the substrates (body) of the N-channel transistors are preferably connected to a potential VN between 0 and 50% of the voltage Vdd.
  • the substrates (body) of P-channel transistors are connected to a potential VP between 50% of the voltage Vdd and this voltage Vdd. Choosing different potentials of respectively 0 and Vdd makes it possible to adjust the threshold voltage VT of the MOS transistors to lower values, thus improving the operation under low supply voltage.
  • Data formed of two complementary logical values 1, 0 or 0, 1 is stored on the two output nodes 20g and 20p of the inverters.
  • each switching block 15 (15g, 15 ⁇ ) comprises three switches, preferably three transistors:
  • a first access transistor 40 (40g, 40p) connected between one of the lines of the pair of bit lines BLT, BLF and an intermediate node 42 (42g, 42p), the control gate of the transistor 40 being connected to the word line WL;
  • a second access transistor 44 (44g, 44c) connected between the node 42 (42g, 42c) and one of the terminals 20 (20g, 20p) of the bistable, the control gate of the transistor 44 being connected to the line words in WCL column;
  • a transistor 46 (46g, 46p) pulling the value of the node 42, connected between the node 42 and an application terminal of a reference potential, the gate, or control terminal of the transistor 46 being connected to the common gate of the opposite inverter of the bistable (node 20 ⁇ for 46g and node 20g for 46p).
  • the reference potential is fixed and is the mass.
  • FIGS 4A and 4B describe write operations in cell 50.
  • the two bit lines BLT and BLF are first precharged to a high potential (Vdd).
  • the four transistors 40g, 40p, 44g, 44p are then closed (turned on), while keeping the line of words and the line of writing words not visible in FIGS. 4A and 4B at the potential Vdd.
  • FIG. 4A illustrates the writing of a state 1 in the node 20g and a state 0 in the node 20p.
  • the bit line BLF is grounded and the bit line BLT is held at potential Vdd. Since the transistors 40p and 44p are closed, the low potential of the line BLF is transferred to the control gate of the transistor 46g, and opens it (blocks). The potential Vdd of the line BLT is then transferred to the node 20g, setting it high. The high potential of the line BLT is transferred to the control gate of the transistor 46p and closes it, pulling the node 42p to ground. The node 20p is then positioned in the low state.
  • FIG. 4A illustrates the writing of a state 1 in the node 20g and a state 0 in the node 20p.
  • 4B illustrates the writing of a state 0 in the node 20g and a state 1 in the node 20p.
  • the bit line BLF is held at potential Vdd and the bit line BLT is grounded. Since transistors 40g and 44g are closed, the low potential of BLT is transferred to the control gate of transistor 46, and opens it. The high potential of BLF is then transferred to node 20p, setting it high. The high potential of BLF is transferred to the control gate of transistor 46 Q and closes it, pulling node 42 Q to ground . The node 20g is then positioned in the low state.
  • FIG. 4C describes the polarities applied to an SRAM random access memory cell according to an implementation mode for keeping (Hold mode) the data written in the cell 50.
  • the two bit lines BLT and BLF are drawn at Vdd.
  • the four transistors 40g, 40p, 44g, 44n are then opened, keeping the word line and the line of write words not visible in FIG. 3C to ground. This configuration avoids current leakage from the bistable to the bit lines through the four access transistors.
  • FIG. 4C illustrates the maintenance of a state 0 in the node 20g and a state 1 in the node 20p.
  • the state 0 of the node 20g is transferred to the control gate of the transistor 46p, and opens it, the state 1 of the node 20p is transferred to the control gate of the transistor 46g, and closes it, with no effect on the polarity output nodes.
  • FIGS. 4D and 4E describe a mode of implementation of the reading operations in the cell 50.
  • FIG. 4D illustrates the reading of a state 0 in the node 20Q and a state 1 in the node 20p.
  • the bit lines are disconnected from Vdd to stop the precharging.
  • the logic value 0 propagates from the output node 20Q to the control gate of the transistor 46p and opens this transistor.
  • the voltage value of the BLF line is therefore not changed.
  • State 1 propagates from the output node 20p to the control gate of the transistor 46Q and closes this transistor, pulling the node 42Q and the voltage value of the bit line BLT.
  • the complementary state of the two transistors 46 causes a current difference between the two bit lines, without a direct connection with the output nodes. This current difference between the two bit lines is amplified in a conventional manner in an amplifier, either current or voltage, located at the bottom of the memory plane column and containing the cell, and the data thus read.
  • FIG. 4E illustrates the reading of a state 1 in the node 20Q and a state 0 in the node 20p.
  • the bit lines are disconnected from the potential Vdd to stop the precharging.
  • State 1 propagates from the output node 20Q to the control gate of transistor 46p and closes this transistor.
  • the voltage of the line BLF is thus drawn to the ground.
  • State 0 propagates from the output node 20p to the control gate of the transistor 46Q and opens this transistor without changing the voltage of the bit line BLT.
  • the difference in current between two lines of bits are amplified to then read the data, without direct connection with the output nodes.
  • the reading is performed through the pull transistors 46 (46g, 46 ⁇ ), without discharge of the bistable, thus protecting the stored data.
  • the operation with a low voltage ALIMEN ⁇ tion is more particularly obtained by connecting the substrate (body) of the transistors at different potentials Vdd and ground. This decreases the threshold voltage VT of the transistors and, at a given supply voltage, allows a larger current Ion.
  • FIG. 5 represents, in a simplified manner, an example of memory cell matrix connection 50 as described above.
  • the cells 50 are arranged in rows and columns. Each line has a word line WL common to the cells of the line. Each column has two bit lines BL and BLT and a word line WCL common to the cells of the column. By group of columns (for example of four columns), a multiplexer 35 of the column conductors is provided. This multiplexer allows the sharing of the same amplifier (not shown). Providing the WCL line in column rather than in line avoids that, when writing a cell, the other three of the line undergo a parasitic reading. This avoids altering the contents of these cells.
  • Another advantage of the embodiment described is that it is compatible with a variation of the potential of reference, at the cost of an increase in the area of the memory to generate the intermediate potential between the Vdd and ground potentials.
  • control gates of the pull transistors are connected to the common gates of the opposite inverters. In particular, it makes it possible to perform an indirect reading without intervening on the bistable output nodes.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

L'invention concerne un dispositif et un procédé de commande d'un dispositif mémoire de type SRAM, comprenant : un circuit bistable et deux circuits de commutation reliant respectivement deux bornes d'accès du circuit bistable à deux lignes de bits complémentaires dans une première direction, chaque circuit de commutation comportant : un premier interrupteur (40G, 40D), un deuxième interrupteur (44G, 44D) en série entre une des lignes de bits et une desdites bornes d'accès, la borne de commande du deuxième interrupteur étant reliée à une ligne de commande de mots dans la première direction; et un troisième interrupteur (46G, 46D) entre le point milieu de ladite association en série et une borne d'application d'un potentiel de référence, une borne de commande du troisième interrupteur étant reliée à l'autre desdites bornes d' accès.

Description

CELLULE DE MÉMOIRE VIVE SRAM A DIX TRANSISTORS
Domaine de 1 ' invention
La présente invention concerne de façon générale les mémoires vives en circuit intégré de type SRAM (Static Random Access Memory) .
L' invention concerne de telles mémoires que celles-ci soient autonomes ou embarquées dans un circuit électronique comportant d'autres fonctions tel que, par exemple, un microcontrôleur .
Exposé de 1 ' art antérieur
Généralement, une cellule de mémoire vive SRAM est basée sur l'utilisation de circuits bistables en technologie CMOS. Plusieurs cellules sont agencées dans un réseau matriciel en étant reliées à des lignes de bits et des lignes de mots.
La plupart du temps ces cellules comportent six transistors. Le circuit bistable est généralement composé de quatre transistors et deux transistors d'accès relient ce circuit bistable aux lignes de bits en étant commandés par une ligne de mot.
Plus récemment, on a cherché à baisser la tension d'alimentation en proposant une cellule fonctionnant sous une tension d'alimentation plus faible par rapport aux niveaux communément utilisés pour la technologie dans laquelle les cellules sont fabriquées.
Un exemple d'une telle cellule est décrit dans l'article "A 32kb 10T Subthreshold SRAM Array with Bit- Interleaving and Differential Read Scheme in 90nm CMOS", de ROY K. et al., paru dans Solid-State Circuits Conférence, Digest of Technical Papers . IEEE International , vol., no., pp.388-622, 3- 7 Feb. 2008. Cette cellule comporte dix transistors et un étage de commutation entre le bistable et chaque transistor d'accès à la ligne de bits, chacun des étages de commutation comportant un premier transistor additionnel d'accès entre le bistable et chaque transistor d'accès, et un second transistor additionnel entre le transistor d'accès et un potentiel variable en fonction de l'opération de lecture ou d'écriture. Le transistor additionnel d'accès est commandé par un signal supplémentaire. Le potentiel variable est fourni par un circuit dans une technologie de transistor qui conduit à limiter le fonction¬ nement de la cellule aux seules faibles tensions.
Un inconvénient des différentes SRAM connues est qu'en lecture, le contenu du bistable est altéré.
Le document US-A-2010/0142258 décrit une autre cellule SRAM à dix transistors.
La figure 1 représente une cellule à dix transistors telle que présentée en figure 3 de ce document. Un bistable est basé sur le principe de deux inverseurs couplés de façon croisée. Un premier inverseur est composé de deux transistors en série 2 (M2) et 1 (Ml) entre des potentiels VDD et VSS. Un second inverseur est composé de deux transistors en série 3 (M3) et 4 (M4) entre les potentiels VDD et VSS. Les grilles de commande des transistors 1 et 2 sont connectées à l'intercon¬ nexion (point V2) des transistors 3 et 4. Les grilles de commande des transistors 3 et 4 sont connectées à l'inter¬ connexion (point VI) des transistors 1 et 2. Les points VI et V2 sont reliés à des lignes de bit BL et BLB par des associations en série de deux transistors, respectivement 5 (M5) et 8 (ML2), et 6 et 10 (MR2) . Les contacts communs aux transistors 5 et 8 sont reliés à une ligne GNDX par un transistor 7 (ML1) . Les contacts communs aux transistors 6 et 10 sont reliés à la ligne GNDX par un transistor 9 (MR1) . La ligne GNDX est reliée à la masse par un transistor MSLEEP. Les grilles des transistors 5 et 6 sont reliées à une ligne d'écriture de mot WWL et les grilles des transistors 8 et 10 sont reliées à une ligne de lecture de mot RWWL. Les substrats (body) des transistors 5, 6, 8 et 10 sont reliés directement à la masse. Une fois agencées en matrice, les lignes de bit BL et BLB sont dans la direction verticale et les lignes WWL et RWWL sont dans la direction horizontale .
Au niveau de la cellule, cette structure semble résoudre le problème de la cellule précédente. Toutefois, dans une architecture matricielle, des cellules non adressées subissent une perturbation lorsque la ligne de lecture de mot et la ligne d'écriture de mot sont activées en même temps, ce qui limite les possibilités de multiplexage. Cette limitation sera développée plus loin. En outre, il serait souhaitable d'amé- liorer le fonctionnement sous faible tension d'alimentation. Résumé
Un objet d'un mode de réalisation de la présente invention est de proposer une cellule de mémoire vive à dix transistors palliant tout ou partie des inconvénients des circuits connus.
Un autre objet d'un mode de réalisation de la présente invention est de proposer une solution réduisant les fuites de la cellule pendant une opération de lecture.
Un autre objet d'un mode de réalisation de la présente invention est de proposer une cellule particulièrement adaptée à une faible tension d'alimentation.
Pour atteindre tout ou partie de ces objets ainsi que d'autres, un mode de réalisation de la présente invention prévoit un dispositif mémoire de type SRAM, comprenant :
un circuit bistable ; et deux circuits de commutation reliant respectivement deux bornes d'accès du circuit bistable à deux lignes de bits complémentaires dans une première direction, chaque circuit de commutation comportant :
- un premier interrupteur et un deuxième interrupteur en série entre une des lignes de bits et une desdites bornes d'accès, la borne de commande du deuxième interrupteur étant reliée à une ligne de commande de mots dans la première direction ; et
- un troisième interrupteur entre le point milieu de ladite association en série et une borne d'application d'un potentiel de référence, une borne de commande du troisième interrupteur étant reliée à l'autre desdites bornes d'accès.
Selon un mode de réalisation de la présente invention, la borne de commande du premier interrupteur en série est reliée à une ligne de mots dans une seconde direction.
Selon un mode de réalisation de la présente invention, le circuit bistable est composé d'un premier inverseur formé d'un premier transistor MOS d'un premier type de canal et d'un premier transistor MOS d'un second type de canal, et d'un second inverseur formé d'un second transistor MOS d'un premier type de canal et d'un second transistor MOS d'un second type de canal.
Selon un mode de réalisation de la présente invention, les substrats des transistors sont connectés à des potentiels (VP, V ) différents des potentiels d'alimentation du bistable
(12) .
Selon un mode de réalisation de la présente invention, les transistors et interrupteurs sont de type CMOS.
Selon un mode de réalisation de la présente invention, ledit potentiel de référence est fixe.
Selon un mode de réalisation de la présente invention, ledit potentiel de référence est un potentiel variable.
On prévoit également une mémoire vive comportant un réseau matriciel de dispositifs. On prévoit également un procédé de commande d'un dispositif mémoire dans lequel, quelle que soit la phase de fonctionnement, l'un des troisièmes interrupteurs est fermé et l'autre ouvert.
On prévoit également un procédé selon lequel : pour une opération d'écriture : les premiers et deuxièmes interrupteurs sont fermés, l'un des troisièmes interrupteurs étant fermé et l'autre ouvert ;
pour une opération de lecture : les premiers interrupteurs sont fermés, les deuxièmes interrupteurs sont ouverts, l'un des troisièmes interrupteurs étant fermé et l'autre ouvert ; et
dans une phase de maintien d'état, les premiers et deuxièmes interrupteurs sont ouverts, l'un des troisièmes interrupteurs étant fermé et l'autre ouvert.
Brève description des dessins
Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 décrite précédemment représente le schéma d'une cellule à dix transistors connue ;
la figure 2 représente, de façon très schématique et sous forme de blocs, un exemple de cellule de mémoire vive SRAM basée sur l'utilisation de circuits bistables en technologie CMOS ;
la figure 3 représente un schéma électrique détaillé d'une cellule de mémoire vive SRAM ;
les figures 4A à 4E représentent, sous formes d' inter- rupteurs, l'état des transistors d'une cellule de mémoire vive dans des opérations d'écriture, de maintien des données et de lecture selon un mode de mise en oeuvre de la présente invention ; et la figure 5 illustre de façon très schématique un exemple d'architecture utilisant des cellules mémoire de la figure 3.
Description détaillée
De mêmes éléments ont été désignés par des mêmes références aux différentes figures qui ont été tracées sans respect d'échelle. Pour des raisons de clarté, seuls les étapes et les éléments utiles à la compréhension de l'invention ont été représentés et seront décrits.
L'invention sera décrite en relation avec des transistors en technologie CMOS. L'invention est toutefois applicable à toute autre technologie de transistor ou à une combinaison de différentes technologies.
La figure 2 représente sous forme de blocs une cellule de mémoire vive SRAM 50 comprenant :
- une paire de ligne de bits complémentaires BLT et BLF ;
- une ligne de mots WL ;
- une ligne de commande de mots en colonne WCL ;
- un circuit bistable 12 (CROSS COUPLED MEMORY CELL) destiné à stocker une information binaire et comprenant des première 20Q et deuxième 20p bornes d'accès complémentaires de lecture et d'écriture ; et
- deux circuits de commutation 15Q, 15Q (SWITCH) reliant respectivement les deux bornes d' accès du circuit bistable 20Q, 20Q aux deux lignes de bits complémentaires. Les circuits 15 permettent l'accès sélectif au bistable selon l'opération d'écriture ou de lecture à effectuer.
Les cellules 50 décrites dans la figure 2 sont agencées dans un réseau matriciel avec des fonctions additionnelles telles que de décodage d'adresse ou d'amplification pour réaliser une mémoire vive SRAM. Comme cela ressortira mieux ultérieurement de la description de la figure 5, les lignes des bits sont dans une première direction (arbitrairement verticale dans l'orientation des figures), la ligne de mots WL est dans une seconde direction (arbitrairement horizontale dans l'orientation des figures) de préférence perpendiculaire à la première, et la ligne de mots WCL est dans la première direction.
La figure 3 est une représentation plus détaillée d'un mode de réalisation d'une cellule de mémoire vive SRAM 50. De façon usuelle, le bistable 12 est basé sur le principe de deux inverseurs couplés de façon croisée. Un inverseur dit arbitrairement de gauche est composé de deux transistors : Un transistor PMOS 30 et un transistor NMOS 31, les grilles de commande de ces deux transistors étant communes, et connectées à la borne d'accès 20p. Un inverseur dit arbitrairement de droite est composé d'un transistor PMOS 32 et d'un transistor NMOS 33, les grilles de commande de ces deux transistors étant communes, et connectées à la borne d'accès 20g.
Les substrats (body) des transistors à canal N sont de préférence reliés à un potentiel VN compris entre 0 et 50 % de la tension Vdd. Les substrats (body) des transistors à canal P sont reliés à un potentiel VP compris entre 50 % de la tension Vdd et cette tension Vdd. Choisir des potentiels différents de respectivement 0 et Vdd permet de régler la tension seuil VT des transistors MOS à des valeurs inférieures, donc améliore le fonctionnement sous faible tension d'alimentation.
Une donnée, formée de deux valeurs logiques complémentaires 1, 0 ou 0, 1 est stockée sur les deux noeuds de sortie 20g et 20p des inverseurs.
Selon le mode de réalisation décrit, chaque bloc de commutation 15 (15g, 15^) comporte trois interrupteurs, de préférence trois transistors :
- un premier transistor d'accès 40 (40g, 40p) connecté entre l'une des lignes de la paire de lignes de bits BLT, BLF et un noeud intermédiaire 42 (42g, 42p) , la grille de commande du transistor 40 étant connectée à la ligne de mots WL ;
- un second transistor d'accès 44 (44g, 44^) connecté entre le noeud 42 (42g, 42^) et une des bornes 20 (20g, 20p) du bistable, la grille de commande du transistor 44 étant connectée à la ligne de mots en colonne WCL ; et
- un transistor 46 (46g, 46p) de tirage (pull-down) de la valeur du noeud 42, connecté entre le noeud 42 et une borne d'application d'un potentiel de référence, la grille, ou borne de commande du transistor 46 étant connectée à la grille commune de l'inverseur opposé du bistable (noeud 20^ pour 46g et noeud 20g pour 46p) . Dans le mode de réalisation de la figure 2, le potentiel de référence est fixe et est la masse .
Les figures 4A et 4B décrivent des opérations d'écriture dans la cellule 50.
Pour écrire une donnée dans le bistable 12, on précharge tout d' abord les deux lignes de bits BLT et BLF à un potentiel haut (Vdd) . On ferme (rend passant) ensuite les quatre transistors 40g, 40p, 44g, 44p, en maintenant au potentiel Vdd la ligne de mots et la ligne de mots d'écriture non visibles aux figures 4A et 4B.
La figure 4A illustre l'écriture d'un état 1 dans le noeud 20g et d'un état 0 dans le noeud 20p. La ligne de bits BLF est tirée à la masse et la ligne de bits BLT est maintenue au potentiel Vdd. Comme les transistors 40p et 44p sont fermés, le potentiel bas de la ligne BLF est transféré sur la grille de commande du transistor 46g, et l'ouvre (rend bloqué). Le potentiel Vdd de la ligne BLT est alors transféré sur le noeud 20g, le positionnant à l'état haut. Le potentiel haut de la ligne BLT est transféré sur la grille de commande du transistor 46p et le ferme, tirant à la masse le noeud 42p. Le noeud 20p est alors positionné à l'état bas. La figure 4B illustre l'écriture d'un état 0 dans le noeud 20g et d'un état 1 dans le noeud 20p. La ligne de bits BLF est maintenue au potentiel Vdd et la ligne de bits BLT est tirée à la masse. Comme les transistors 40g et 44g sont fermés, le potentiel bas de BLT est transféré sur la grille de commande du transistor 46^, et l'ouvre. Le potentiel haut de BLF est alors transféré sur le noeud 20p, le positionnant à l'état haut. Le potentiel haut de BLF est transféré sur la grille de commande du transistor 46Q et le ferme, tirant à la masse le noeud 42Q. Le noeud 20g est alors positionné à l'état bas.
La figure 4C décrit les polarités appliquées à une cellule de mémoire vive SRAM selon un mode de mise en oeuvre pour conserver (mode Hold) les données écrites dans la cellule 50.
Pour conserver une donnée dans le bistable 12, les deux lignes de bits BLT et BLF sont tirées à Vdd. On ouvre ensuite les quatre transistors 40g, 40p, 44g, 44^, en maintenant à la masse la ligne de mots et la ligne de mots d'écriture non visibles à la figure 3C. Cette configuration permet d'éviter les fuites de courant du bistable vers les lignes de bits à travers les quatre transistors d'accès.
La figure 4C illustre le maintien d'un état 0 dans le noeud 20g et d'un état 1 dans le noeud 20p. L'état 0 du noeud 20g est transféré sur la grille de commande du transistor 46p, et l'ouvre, l'état 1 du noeud 20p est transféré sur la grille de commande du transistor 46g, et le ferme, sans effet sur la polarité des noeuds de sortie.
De manière symétrique, si on conserve un état 1 dans le noeud 20g et un état 0 dans le noeud 20p, l'état 1 ferme le transistor 46p et l'état 0 ouvre le transistor 46g, sans changer la polarité des noeuds de sortie.
Les figures 4D et 4E décrivent un mode de mise en œuvre des opérations de lecture dans la cellule 50.
Pour lire une donnée dans le bistable 12, on précharge tout d'abord les deux lignes de bits BLT et BLF au potentiel Vdd. On ferme ensuite les deux transistors 40Q et 40p en maintenant au potentiel Vdd la ligne de mots, non visible aux figures 4D et 4E. Les deux transistors 44Q, 44p sont ouverts en tirant à la masse la ligne de mots d'écriture, non visible aux figures 4D et 4E. Cette configuration permet d'isoler le bistable, de réduire les fuites de courant au travers des transistors d'accès, et de réduire la perturbation de lecture induite par les lignes de bit BLT/BLF sur le noeud du bistable stockant l'état 0 (noeud 20Q figure 4D, noeud 20p figure 4E) .
La figure 4D illustre la lecture d'un état 0 dans le noeud 20Q et d'un état 1 dans le noeud 20p. Les lignes de bits sont déconnectées de Vdd pour arrêter la précharge. La valeur logique 0 se propage du noeud de sortie 20Q vers la grille de commande du transistor 46p et ouvre ce transistor. La valeur de tension de la ligne BLF n'est donc pas modifiée. L'état 1 se propage du noeud de sortie 20p vers la grille de commande du transistor 46Q et ferme ce transistor, tirant à la masse le noeud 42Q et la valeur de tension de la ligne de bits BLT. L'état complémentaire des deux transistors 46 provoque une différence de courant entre les deux lignes de bits, sans connexion directe avec les noeuds de sortie. Cette différence de courant entre les deux lignes de bits est amplifiée de façon classique dans un amplificateur, soit en courant soit en tension, situé au bas de la colonne du plan-mémoire et contenant la cellule, et la donnée ainsi lue.
La figure 4E illustre la lecture d'un état 1 dans le noeud 20Q et d'un état 0 dans le noeud 20p. Les lignes de bits sont déconnectées du potentiel Vdd pour arrêter la précharge. L'état 1 se propage du noeud de sortie 20Q vers la grille de commande du transistor 46p et ferme ce transistor. La tension de la ligne BLF est donc tirée à la masse. L'état 0 se propage du noeud de sortie 20p vers la grille de commande du transistor 46Q et ouvre ce transistor, sans modifier la tension de la ligne de bits BLT. Comme précédemment, la différence de courant entre les deux lignes de bits est amplifiée pour ensuite lire la donnée, sans connexion directe avec les noeuds de sortie.
La cellule mémoire décrite dans le mode de réalisation ci-dessus présente les avantages suivants :
- elle fonctionne avec une faible tension d'ali¬ mentation par rapport aux niveaux communément utilisés pour la technologie dans laquelle les cellules sont fabriquées ;
- les transistors d'accès 40 et 44 connectés en série limitent les fuites de courant ; et
- la lecture est réalisée à travers les transistors de tirage 46 (46g, 46^), sans décharge du bistable, protégeant ainsi les données stockées.
Le fonctionnement avec une faible tension d'alimen¬ tation est plus particulièrement obtenu en connectant les substrats (body) des transistors à des potentiels différents de Vdd et de la masse. Cela diminue la tension seuil VT des transistors et, à tension d'alimentation donnée, permet un courant Ion plus important.
La figure 5 représente, de façon simplifiée, un exemple de connexion matricielle de cellules mémoire 50 telle que décrites ci-dessus.
Les cellules 50 sont agencées en lignes et en colonnes. Chaque ligne comporte une ligne de mots WL commune aux cellules de la ligne. Chaque colonne comporte deux lignes de bits BL et BLT et une ligne de mots WCL commune aux cellules de la colonne. Par groupe de colonnes (par exemple de quatre colonnes) , on prévoit un multiplexeur 35 des conducteurs de colonnes. Ce multiplexeur permet le partage d'un même amplificateur (non représenté) . Le fait de prévoir la ligne WCL en colonne plutôt qu'en ligne évite que, lors de l'écriture d'une cellule, les trois autres de la ligne subissent une lecture parasite. On évite ainsi d'altérer le contenu de ces cellules .
Un autre avantage du mode de réalisation décrit est qu'il est compatible avec une variation du potentiel de référence, au prix d'une augmentation de la surface de la mémoire pour générer le potentiel intermédiaire entre les potentiels Vdd et de masse.
Un autre avantage du mode de réalisation décrit est que les grilles de commande des transistors de tirage sont connectées aux grilles communes des inverseurs opposés. En particulier cela permet d' effectuer une lecture indirecte sans intervenir sur les noeuds de sortie du bistable.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modification apparaîtront à l'homme de l'art. En particulier, bien que l'invention ait été décrite en relation avec un exemple de cellule où les transistors reliés au potentiel haut sont à canal P, ceux reliés au potentiel bas sont à canal N et les interrupteurs des circuits de commutation sont à canal N, le type de canal de tout ou partie des transistors pourra être inversé pourvu d'adapter les signaux de commande.

Claims

REVENDICATIONS
1. Dispositif mémoire de type SRAM (50), comprenant : un circuit bistable (12) ; et
deux circuits de commutation (15Q, reliant respectivement deux bornes d'accès (20Q, 20Q) du circuit bistable à deux lignes de bits complémentaires (BLT, BLF) dans une première direction, chaque circuit de commutation comportant :
- des premier ( 0Q, 40^) et deuxième interrupteurs (44Q, 44Q) en série entre une des lignes de bits et une desdites bornes d'accès, la borne de commande du deuxième interrupteur étant reliée à une ligne de commande de mots dans la première direction ;
- un troisième interrupteur (46Q, 46Q) entre le point milieu de ladite association en série et une borne d'application d'un potentiel de référence, une borne de commande du troisième interrupteur étant reliée à l'autre desdites bornes d'accès.
2. Dispositif selon la revendication 1, dans lequel la borne de commande du premier interrupteur en série est reliée à une ligne de mots (WL) dans une seconde direction.
3. Dispositif selon la revendication 1 ou 2, dans lequel le circuit bistable est composé d'un premier inverseur formé d'un premier transistor MOS d'un premier type de canal
(30) et d'un premier transistor MOS d'un second type de canal
(31) , et d'un second inverseur formé d'un second transistor MOS d'un premier type de canal (32) et d'un second transistor MOS d'un second type de canal (33) .
4. Dispositif selon la revendication 3, dans lequel les substrats des transistors sont connectés à des potentiels (VP, V ) différents des potentiels d'alimentation du bistable (12) .
5. Dispositif selon l'une quelconque des revendications précédentes, dans lequel les transistors et interrupteurs sont de type CMOS .
6. Dispositif selon l'une quelconque des revendi¬ cations précédentes, dans lequel ledit potentiel de référence est fixe.
7. Dispositif selon l'une quelconque des revendi¬ cations 1 à 5, dans lequel ledit potentiel de référence est un potentiel variable.
8. Mémoire vive comportant un réseau matriciel de dispositifs conforme à l'une quelconque des revendications précédentes .
9. Procédé de commande d'un dispositif mémoire conforme à l'une quelconque des revendications 1 à 7, dans lequel, quelle que soit la phase de fonctionnement, l'un des troisièmes interrupteurs (46g, 46p) est fermé et l'autre ouvert.
10. Procédé selon la revendication 9, dans lequel : pour une opération d'écriture : les premiers (40Q,
40Q) et deuxièmes (44g, 44^) interrupteurs sont fermés, l'un des troisièmes interrupteurs (46Q, 46Q) étant fermé et l'autre ouvert ;
pour une opération de lecture : les premiers interrupteurs (40g, 40Q) sont fermés, les deuxièmes interrupteurs (44Q, 44p) sont ouverts, l'un des troisièmes interrupteurs (46g, 46p) étant fermé et l'autre ouvert ; et
dans une phase de maintien d'état, les premiers (40Q, 40Q) et deuxièmes (44g, 44^) interrupteurs sont ouverts, l'un des troisièmes interrupteurs (46g, 46p) étant fermé et l'autre ouvert .
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