EP1342241A2 - Amplificateur de lecture de cellules memoire a fonction logique de type ou-exclusif - Google Patents

Amplificateur de lecture de cellules memoire a fonction logique de type ou-exclusif

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EP1342241A2
EP1342241A2 EP01994877A EP01994877A EP1342241A2 EP 1342241 A2 EP1342241 A2 EP 1342241A2 EP 01994877 A EP01994877 A EP 01994877A EP 01994877 A EP01994877 A EP 01994877A EP 1342241 A2 EP1342241 A2 EP 1342241A2
Authority
EP
European Patent Office
Prior art keywords
transistor
transistors
channel
amplifier
terminal
Prior art date
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Withdrawn
Application number
EP01994877A
Other languages
German (de)
English (en)
Inventor
Richard Ferrant
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
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Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Publication of EP1342241A2 publication Critical patent/EP1342241A2/fr
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Definitions

  • the present invention relates to memories produced in the form of a matrix array of memory cells in integrated circuit.
  • the invention applies more particularly to dynamic memories (DRAM), that is to say in which the reading of the content of a memory cell is carried out by comparison with respect to a preload level.
  • DRAM dynamic random access memory
  • FIG. 1 represents, partially and schematically, a conventional example of the structure of a DRAM memory.
  • Memory elements or memory cells C (j, i) are organized in a matrix network. Each storage element is associated with a pair of bit lines BLdi and BLri in column BLi (of rank i) represented vertically and with a word line (WLj) represented horizontally. Bit lines are common to storage element columns and word lines are common to storage element rows. Each storage element C (j, i) of column i and of row j comprises, between a bit line (for example, BLdi) and the ground, the series connection of a MOS transistor T and of a capacitive element C. The gate of transistor T is connected to the word line BLj. The bit line to which the storage element is not connected constitutes, for this cell, a reference or preload line.
  • each bit line alternately constitutes the precharge line of a storage element every other row.
  • Each column BLi of the memory plane is associated with a read amplifier SAi whose role is to compare the analog levels present on the bit lines during a read cycle of a storage element, to convert them into logic levels.
  • the bit lines are preloaded and a difference of a few hundred millivolts at most is measured, using the comparator constituting the read amplifier of the column, to differentiate a low state (0) from a high state ( 1).
  • the logic signals delivered by the sense amplifiers of a DRAM cell are combined by a state machine in wired logic to provide a particular result.
  • An example of such an application is the location of image contours in graphics applications.
  • Combinations of the OU-Exclusive (XOR) or NON-OR-Exclusive (XNOR) type are generally used in order to locate the contours of a digital image stored in a matrix array of memory cells while respecting the organization of the pixels with respect to 1 display.
  • the present invention aims to propose a new amplifier for reading DRAM cells which allows a logical combination of the OU-Exclusive type which is faster.
  • the invention also aims to propose a solution which does not increase the size of the input / output circuits of such a memory.
  • the present invention provides an amplifier, controllable by an activation signal, for reading memory cells from a matrix network comprising, for each column, a direct bit line and a reference bit line. , the amplifier being common to two columns and realizing an OR-Exclusive type combination of the states of cells read in these two columns.
  • the amplifier comprises: a first branch constituted by a first transistor in series with a second transistor and a third transistor between a terminal for applying a high potential and a reference point , the respective gates of the second and third transistors, preferably with N channel, being connected to a first bit line of a first column and to a first bit line of a second column, and the terminal of the first transistor, of preferably P channel, opposite the high potential application terminal defining a first output terminal; a second branch consisting of a fourth transistor, a fifth transistor and a sixth transistor connected between the high potential application terminal and the reference point, the respective gates of the fifth and sixth transistors, preferably channel N, being connected to the first bit line of the first column and to a second bit line of the second column, and the terminal of the fourth transistor, preferably with P channel, opposite to the terminal of application of the high potential defining a second complementary output terminal; and a seventh and eighth transistors connecting, respectively, the first output terminal to a first common point between the fifth and
  • the amplifier comprises a ninth and a tenth transistor, preferably with P channel, connecting respectively the gate of the first transistor and that of the fourth transistor, to the terminal for applying the high potential. power.
  • the gates of the ninth and tenth transistors receive said activation signal, an eleventh transistor, preferably with P channel, the gate of which receives said activation signal preferably connecting the gates. first and fourth transistors.
  • said first and second common points are respectively connected, by twelfth and thirteenth transistors, preferably with P channel, to the terminal for applying the high supply potential.
  • the gates of the twelfth and thirteenth transistors receive said activation signal.
  • the reference point is connected, by a fourteenth transistor, preferably with N channel, to a reference potential.
  • the gate of the fourteenth transistor receives said activation signal. According to an embodiment of the present invention,
  • the amplifier further comprises: a fifteenth transistor, preferably with an N channel, between the first and second transistors of the first branch, the gate of the fifteenth transistor being connected to the second output terminal; and a sixteenth transistor, preferably with an N channel, between the fourth and fifth transistors of the second branch, the gate of the sixteenth transistor being connected to the first output terminal.
  • the amplifier is applied to determining the contour of a digital image.
  • FIG. 1 described previously represents a classic example of dynamic memory architecture of the type to which the present invention applies;
  • FIG. 2 partially represents the architecture of a memory equipped with amplifier-operators according to the invention;
  • FIG. 3 represents a first embodiment of a read amplifier with OR-Exclusive type operation according to the invention;
  • FIG. 4 represents a second embodiment of a read amplifier with OR-Exclusive type operation according to the invention.
  • a characteristic of the invention is to combine, within the read amplifier, the comparison element allowing the detection of the state stored in a cell of the matrix network and a combination of the OU-Exclusive type.
  • an amplifier of the invention performs an OR-Exclusive type comparison between the two analog type inputs of the read amplifier.
  • FIG. 2 represents, by a schematic view, the architecture of the inputs / outputs of a matrix array of memory cells according to the invention at the level of the sense amplifiers.
  • each sense amplifier 1 is associated with two columns of the matrix array of memory cells, that is to say with four bit lines.
  • a first amplifier-operator 1 (SAOP (i, i + 1)) receives the direct bit and reference lines of the columns i and i + 1.
  • a second SAOP amplifier-operator (i + 2, i + 3) receives the direct bit and reference lines of the columns i + 2 and i + 3.
  • Each amplifier-operator of the invention delivers the logical result of the comparison of the OU-Exclusive type (XOR) between the two bit lines as well as its complement (XNOR). Consequently, the amplifiers of FIG. 2 respectively deliver the signals XOR (i, i + 1), XNOR (i, i + 1) and XOR (i + 2, i + 3), XNOR (i + 2, i + 3).
  • FIG. 3 represents a first embodiment of an amplifier-operator 1 of the invention.
  • the bit lines which will be referred to later are those of columns i and i + 1.
  • An amplifier-operator of the invention comprises two branches, respectively direct and complementary, each delivering, on an OUT and OR terminal, the result of the OR-Exclusive comparison and its complementary.
  • the OUT and OUT terminals are each connected, by a P-channel MOS transistor, respectively PI and P2, to a high potential Vdd.
  • the grid of transistor PI is connected to voltage Vdd by a P-channel MOS transistor P3, the gate of which is controlled by a selection signal SEL.
  • the gate of transistor P2 is connected to voltage Vdd by a P-channel MOS transistor P4, the gate of which is controlled by the signal SEL.
  • a P-channel MOS transistor P5, controlled by this same signal SEL, furthermore connects the gates of the transistors PI and P2.
  • the gate of the transistor PI is connected to the terminal OUT and, by an N-channel MOS transistor NI, to a point 10 of interconnection between two N-channel MOS transistors N3 and N5 connecting the terminal OUT to a point 15 reference.
  • Point 15 is connected by an N-channel MOS transistor N6 controlled by the signal SEL to ground.
  • the gate of transistor P2 is connected to the OUT terminal and, by an N channel MOS transistor N2, to a point 20 of interconnection between two N channel MOS transistors N4 and N6 connecting the OUT terminal to point 15.
  • Points 10 and 20 are also each connected, by a P-channel MOS transistor, respectively P6 and P7, to the high voltage Vdd.
  • the gates of the transistors NI and N2 are connected to the direct bit line of rank i, BLdi.
  • the gates of the transistors N3 and N4 are connected to the reference bit line of rank i, BLri.
  • the gate of transistor N5 is connected to the reference line of rank i + 1, BLri + 1.
  • the gate of transistor N6 is connected to the direct bit line of rank i + 1, BLdi + 1.
  • the gates of the transistors P6, P7 and N7 receive the selection signal SEL.
  • the reading is carried out by comparing the voltage level of a bit line of each column with respect to the reference line of this column.
  • the logic operation is performed on so-called analog signals, that is to say on a small amplitude of variation with respect to a precharge level, in the manner of a conventional sense amplifier.
  • the signal SEL is inactive (in the low state)
  • the two outputs OUT and OUT are preloaded at the high voltage level (Vdd).
  • Vdd high voltage level
  • a signal SEL in the low state turns on the transistors P3, P4 and P5.
  • the voltage level Vdd is therefore reported on the basis of the transistors PI and P2 as well as on the OUT and OUT terminals.
  • the transistors P6 and P7 are also on. It follows that the transistors NI, N2, N3 and N4 are insensitive to the signals present on the lines BLdi and BLri, their respective drains and sources being at the same potential Vdd (neglecting the voltage drops in the transistors in the on state ). In addition, as the transistor N7 is blocked by the signal SEL in the low state, the level of the points 10 and 20 is maintained whatever the state of the transistors N5 and N6. This state of the amplifier-operator 1 corresponds to a state of rest where no reading is carried out.
  • Preloading consists in introducing the level Vdd / 2 into a reference cell associated with the reference bit line and controlled by a particular word line (not shown).
  • the preload therefore consists in polarizing at Vdd / 2 a reference line of each pair of bit lines, this reference line corresponding to a line which, for the row to be read, is not connected to any memory cell transistor.
  • Performing a reading consists of authorizing the transfer of the levels present on the direct and reference bit lines to the amplifier-operator.
  • transistors are used conventionally and not shown of separation or isolation inserted between the matrix array of memory cells and the amplifier-read operators on each bit line. Consequently, what has been illustrated in FIG. 2 as being the bit lines BLri, BLdi, BLdi + 1 and BLri + 1 corresponds in fact to the analog inputs of the amplifier-operator which are connected to the columns of the matrix network by 1 'through the isolation transistors.
  • the levels present on the direct and reference bit lines are transferred to the respective gates of the NI transistors, N2, N3, N4, N5 and N6.
  • the operator-amplifier is then selected by switching the signal SEL to the high state. This results in a blocking of the transistors P3, P4, P5, P6 and P7 and a switching on of the transistor N7.
  • the blocking of transistors P3 to P5 frees the gates of the transistors PI and P2 mounted as an inverter to allow reading.
  • the blocking of the transistors P6 and P7 frees the nodes 10 and 20 to allow the comparison.
  • the conduction of transistor N7 brings point 15 to ground to fix the low state.
  • the content of the cell read (for example of row j) of column i contains a "1". This means that, when it is selected for reading, after addressing by the word row WLj, the bit line BLdi is brought to a potential greater than the precharging potential (for example, Vdd / 2). The BLri reference line remains at the Vdd / 2 level. This results in a stronger conduction of the transistors NI and N2 than that of the transistors N3 and N4. According to the invention, the output state is conditioned by the states taken by the transistors N5 and N6, themselves conditioned by the reading of the cell of the column i + 1.
  • this column i + 1 also contains, in the cell read, a high state.
  • the BLri line is then at a level higher than the precharge level of the BLri + 1 line.
  • the transistor N5 therefore conducts more than transistor N6.
  • This conduction imbalance causes point 10 to be at a potential lower than that of point 20. Consequently, the transistor NI lowers the potential of the terminal OUT faster than the transistor N2 lowers the potential of the terminal OUT.
  • the transistor PI becomes conductive, which forces the potential of the terminal OUT to the high state. This confirms the blocking of transistor P2.
  • the content of the cell of column i + 1 is in the low state, its selection results in a reduction of the potential compared to the precharge level. It follows that the transistor N5 conducts less than the transistor N6 which has remained at the precharge level. The conduction imbalance leads to a faster lowering of the potential of point 20 and, consequently, a stronger conduction of transistor N2. The consequence is that the potential of the terminal OUT decreases and that the transistor P2 is turned on. This passing state of the transistor P2 confirms a high state on the terminal OUT and confirms the blocking of the transistor PI, therefore the low state on the terminal OUT. This state is consistent with the OU-Exclusive function when the two inputs have different states.
  • the cell in column i contains a low state. Its selection then results in faster conduction of the transistors N3 and N4 preloaded at level Vdd / 2 compared to the transistors NI and N2 whose gates receive a signal of lower level. If the cell of rank i + 1 contains a state 1, the transistor N5 conducts more strongly. The point 10 drops faster than the point 20 and the transistor N3 causes the transistor P2 to turn on and the output point OUT to drop. As before, the conduction of transistor P2 confirms the blocking of transistor PI and the high level at output OUT. This state is consistent with the OU-Exclusive function, the two inputs of which are in the low state.
  • the preload level can be greater than Vdd / 2 (between Vdd / 2 and Vdd).
  • an amplifier-operator of the invention delivers both the result of an OR-Exclusive operation and its complementary (NON-OR-Exclusive).
  • An advantage of the present invention is that the output level is obtained very quickly compared to a conventional circuit. Indeed, by combining the reading and the logic function, it is no longer necessary to wait for the output states of the sense amplifiers to stabilize, the comparison being carried out directly on the analog states.
  • Another advantage of the present invention is that it reduces the number of transistors necessary to carry out the amplification and the logical comparison compared to conventional circuits. Indeed, in a conventional reading amplifier, at least a dozen transistors are used.
  • FIG. 4 represents a second embodiment of an amplifier-operator the according to the invention. Compared to the circuit of FIG. 3, the difference lies in the addition of two N-channel MOS transistors N9 and N10 mounted as an inverter between the transistors PI and N3 and between the transistors P2 and N4.
  • the gate of transistor N9 is connected to terminal OUT and the gate of transistor N10 is connected to terminal OUT.
  • the input signals BLdi, BLri, BLdi + 1 and BLri + 1 have been designated by A, A, B and B.
  • transistors N9 and N10 The role of transistors N9 and N10 is to block the state read in the cell in order to freeze the output states.
  • An advantage of the circuit of FIG. 4 is that the consumption of the circuit is eliminated as soon as the output signal is completely established.
  • each bit line (each pair of bit lines) with two neighboring amplifiers to compare the state of the column with respect to the two neighboring columns.
  • XOR type comparisons are thus carried out successively between two neighboring cells.
  • Each column (except the first and the last) is therefore examined (read and combined) twice.
  • the number of circuits 1 or 1 ′ of the invention is therefore n-1, where n represents the number of columns of the memory plane to be examined.
  • the dividing lines of an image for example black and white, whose black corresponds to state 1 and whose white corresponds to state 0, are determined for a given row.
  • the present invention is susceptible of various variants and modifications which will appear to those skilled in the art.
  • the connections of the different bit lines to the amplifier-operators and the exploitation of the output signals of these amplifier-operators will depend on the application.
  • the voltage levels in particular, the preload levels used
  • the invention applies to any reading mode conventionally used for dynamic memories.
  • the invention also applies to the case where the reference bit line of each column is dedicated to the reference function, as well as to the case where the reference line of a column is in fact the direct line from a neighboring column.
  • the dimensions of the various transistors are within the reach of one skilled in the art from the functional indications given above and from the envisaged application.

Landscapes

  • Engineering & Computer Science (AREA)
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Abstract

L'invention concerne un amplificateur (1), commandable par un signal d'activation, de lecture de cellules mémoire d'un réseau matriciel comprenant, pour chaque colonne, une ligne de bit directe (BLdi) et une ligne de bit de référence (BLri), l'amplificateur étant commun à deux colonnes et réalisant une combinaison de type OU-Exclusif des états de cellules lus dans ces deux colonnes.

Description

AMPLIFICATEUR DE LECTURE DE CELLULES MEMOIRE A FONCTION LOGIQUE
DE TYPE OU-EXCLUSIF
La présente invention concerne les mémoires réalisées sous la forme d'un réseau matriciel de cellules mémoire en circuit intégré. L'invention s'applique plus particulièrement aux mémoires dynamiques (DRAM), c'est-à-dire dans lesquelles la lecture du contenu d'une cellule mémoire s'effectue par comparaison par rapport à un niveau de précharge.
La figure 1 représente, de façon partielle et schématique, un exemple classique de structure d'une mémoire DRAM.
Des éléments de mémorisation ou cellules mémoire C(j, i) sont organisés en réseau matriciel. Chaque élément de mémorisation est associé à une paire de lignes de bit BLdi et BLri en colonne BLi (de rang i) représentées verticalement et à une ligne de mot (WLj ) représentée horizontalement . Les lignes de bit sont communes à des colonnes d'élément de mémorisation et les lignes de mot sont communes à des rangées d'élément de mémorisation. Chaque élément de mémorisation C(j, i) de colonne i et de rangée j comprend, entre une ligne de bit (par exemple, BLdi) et la masse, la connexion en série d'un transistor MOS T et d'un élément capacitif C. La grille du transistor T est reliée à la ligne de mot BLj. La ligne de bit à laquelle n'est pas relié l'élément de mémorisation constitue, pour cette cellule, une ligne de référence ou de précharge. Le plus souvent, chaque ligne de bit constitue alternativement la ligne de précharge d'un élément de mémorisation une rangée sur deux. Chaque colonne BLi du plan mémoire est associée à un amplificateur de lecture SAi dont le rôle est de comparer les niveaux analogiques présents sur les lignes de bit lors d'un cycle de lecture d'un élément de mémorisation, pour les convertir en niveaux logiques . Généralement, on précharge les lignes de bit et on mesure, au moyen du comparateur constitutif de l'amplificateur de lecture de la colonne, un écart de quelques centaines de millivolts au plus pour différentier un état bas (0) d'un état haut (1) .
La structure et le fonctionnement d'un amplificateur classique de lecture de cellules DRAM ainsi que les éléments de sélection et de précharge qui y sont associés sont parfaitement connus et ne seront pas détaillés.
Dans certaines applications, les signaux logiques délivrés par les amplificateurs de lecture d'une cellule DRAM sont combinés par une machine d'état en logique câblée pour fournir un résultat particulier. Un exemple d'une telle application est le repérage de contours d'images dans des applications graphiques. On utilise généralement des combinaisons de type OU-Exclusif (XOR) ou NON-OU-Exclusif (XNOR) afin de repérer les contours d'une image numérique stockée dans un réseau matriciel de cellules mémoire en respectant l'organisation des pixels par rapport à 1 ' affichage .
Dans de telles applications, la réalisation des combinaisons logiques au moyen de machines d'état en logique câblée requiert, pour une même rangée, plusieurs combinaisons succes- sives en raison de la lecture individuelle des cellules mémoire du réseau. La comparaison effectuée est généralement séquentielle, ce qui prend du temps.
La présente invention vise à proposer un nouvel amplificateur de lecture pour cellules DRAM qui permette une combinaison logique de type OU-Exclusif qui soit plus rapide. L ' invention vise également à proposer une solution qui n'accroisse pas l'encombrement des circuits d'entrée/sortie d'une telle mémoire.
Pour atteindre ces objets, la présente invention pré- voit un amplificateur, commandable par un signal d' activation, de lecture de cellules mémoire d'un réseau matriciel comprenant, pour chaque colonne, une ligne de bit directe et une ligne de bit de référence, l'amplificateur étant commun à deux colonnes et réalisant une combinaison de type OU-Exclusif des états de cellules lus dans ces deux colonnes.
Selon un mode de réalisation de la présente invention, 1 ' amplificateur comporte : une première branche constituée d'un premier transistor en série avec un deuxième transistor et un troisième transistor entre une borne d'application d'un potentiel haut et un point de référence, les grilles respectives des deuxième et troisième transistors, de préférence à canal N, étant reliées à une première ligne de bit d'une première colonne et à une première ligne de bit d'une deuxième colonne, et la borne du premier transistor, de préférence à canal P, opposée à la borne d'application du potentiel haut définissant une première borne de sortie ; une deuxième branche constituée d'un quatrième transistor, d'un cinquième transistor et d'un sixième transistor connectés entre la borne d'application du potentiel haut et le point de référence, les grilles respectives des cinquième et sixième transistors, de préférence à canal N, étant reliées à la première ligne de bit de la première colonne et à une deuxième ligne de bit de la deuxième colonne, et la borne du quatrième transistor, de préférence à canal P, opposée à la borne d'application du potentiel haut définissant une deuxième borne de sortie complémentaire ; et un septième et un huitième transistors reliant, respectivement, la première borne de sortie à un premier point commun entre les cinquième et sixième transistors et la deuxième borne de sortie à un deuxième point commun entre les deuxième et troisième transistors, les grilles des septième et huitième transistors, de préférence à canal N, étant reliées à une deuxième ligne de bit de la première colonne. Selon un mode de réalisation de la présente invention, l'amplificateur comporte un neuvième et un dixième transistor, de préférence à canal P, reliant respectivement, la grille du premier transistor et celle du quatrième transistor, à la borne d'application du potentiel haut d'alimentation. Selon un mode de réalisation de la présente invention, les grilles des neuvième et dixième transistors reçoivent ledit signal d' activation, un onzième transistor, de préférence à canal P, dont la grille reçoit ledit signal d' activation reliant, de préférence, les grilles des premier et quatrième transistors.
Selon un mode de réalisation de la présente invention, lesdits premier et deuxième points communs sont respectivement reliés, par des douzième et treizième transistors, de préférence à canal P, à la borne d'application du potentiel haut d' alimentation.
Selon un mode de réalisation de la présente invention, les grilles des douzième et treizième transistors reçoivent ledit signal d' activation.
Selon un mode de réalisation de la présente invention, le point de référence est relié, par un quatorzième transistor, de préférence à canal N, à un potentiel de référence.
Selon un mode de réalisation de la présente invention, la grille du quatorzième transistor reçoit ledit signal d' activation. Selon un mode de réalisation de la présente invention,
1 ' amplificateur comporte en outre : un quinzième transistor, de préférence à canal N, entre les premier et deuxième transistors de la première branche, la grille du quinzième transistor étant reliée à la deuxième borne de sortie ; et un seizième transistor, de préférence à canal N, entre les quatrième et cinquième transistors de la deuxième branche, la grille du seizième transistor étant reliée à la première borne de sortie. Selon un mode de réalisation de la présente invention, l'amplificateur est appliqué à la détermination de contour d'une image numérique.
La présente invention prévoit également une mémoire dynamique en circuit intégré. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 décrite précédemment représente un exemple classique d'architecture de mémoire dynamique du type auquel s ' applique la présente invention ; la figure 2 représente partiellement 1 ' architecture d'une mémoire équipée d'amplificateurs-opérateurs selon l'inven- tion ; la figure 3 représente un premier mode de réalisation d'un amplificateur de lecture à opération de type OU-Exclusif selon 1 ' invention ; et la figure 4 représente un deuxième mode de réalisation d'un amplificateur de lecture à opération de type OU-Exclusif selon l'invention.
Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, seuls les constituants d'une mémoire en circuit intégré et de ses circuits d'entrée/sortie qui sont nécessaires à la compréhension de 1 ' invention ont été représentés aux figures et seront décrits par la suite. En particulier, les constitutions respectives des dispositifs de sélection de colonne et de rangée n' ont pas été détaillées et ne font pas 1 'objet de la présente invention. Une caractéristique de l'invention est de combiner, au sein de l'amplificateur de lecture, l'élément de comparaison permettant la détection de l'état stocké dans une cellule du réseau matriciel et une combinaison de type OU-Exclusif. En d'autres termes, un amplificateur de l'invention réalise une comparaison de type OU-Exclusif entre les deux entrées de type analogique de 1 'amplificateur de lecture .
La figure 2 représente, par une vue schématique, l'architecture des entrées/sorties d'un réseau matriciel de cellules mémoire selon l'invention au niveau des amplificateurs de lecture.
Une caractéristique de 1 ' invention est que chaque amplificateur de lecture 1 est associé à deux colonnes du réseau matriciel de cellules mémoire, c'est-à-dire à quatre lignes de bit. Dans l'exemple de la figure 2, un premier amplificateur- opérateur 1 (SAOP(i, i+1) ) reçoit les lignes de bit directes et de référence des colonnes i et i+1. Un deuxième amplificateur- opérateur SAOP(i+2, i+3) reçoit les lignes de bit directes et de référence des colonnes i+2 et i+3. Chaque amplificateur-opérateur de l'invention délivre le résultat logique de la comparaison de type OU-Exclusif (XOR) entre les deux lignes de bit ainsi que son complémentaire (XNOR) . Par conséquent, les amplificateurs de la figure 2 délivrent respectivement les signaux XOR(i, i+1) , XNOR(i, i+1) et XOR (i+2, i+3), XNOR(i+2, i+3).
La figure 3 représente un premier mode de réalisation d'un amplificateur-opérateur 1 de l'invention. Par convention arbitraire, les lignes de bit auxquelles on fera référence par la suite sont celles des colonnes i et i+1. Un amplificateur-opérateur de l'invention comprend deux branches respectivement directe et complémentaire délivrant chacune, sur une borne OUT et OU , le résultat de la comparaison OU-Exclusif et son complémentaire. Les bornes OUT et OUT sont chacune reliées, par un transistor MOS à canal P, respectivement PI et P2, à un potentiel haut Vdd. La grille du transistor PI est reliée à la tension Vdd par un transistor MOS à canal P P3 dont la grille est commandée par un signal de sélection SEL. La grille du transistor P2 est reliée à la tension Vdd par un transistor MOS à canal P P4 dont la grille est commandée par le signal SEL. Un transistor MOS à canal P P5, commandé par ce même signal SEL, relie en outre les grilles des transistors PI et P2. Par ailleurs, la grille du transistor PI est reliée à la borne OUT et, par un transistor MOS à canal N NI, à un point 10 d'interconnexion entre deux transistors MOS à canal N N3 et N5 reliant la borne OUT à un point 15 de référence. Le point 15 est relié, par un transistor MOS à canal N N6 commandé par le signal SEL, à la masse. La grille du transistor P2 est reliée à la borne OUT et, par un transistor MOS à canal N N2, à un point 20 d'interconnexion entre deux transistors MOS à canal N N4 et N6 reliant la borne OUT au point 15. Les points 10 et 20 sont en outre chacun reliés, par un transistor MOS à canal P, respectivement P6 et P7, à la tension haute Vdd.
Les grilles des transistors NI et N2 sont reliées à la ligne de bit directe de rang i, BLdi. Les grilles des transistors N3 et N4 sont reliées à la ligne de bit de référence de rang i, BLri. La grille du transistor N5 est reliée à la ligne de référence de rang i+1, BLri+1. La grille du transistor N6 est reliée à la ligne de bit directe de rang i+1, BLdi+1. Les grilles des transistors P6, P7 et N7 reçoivent le signal de sélection SEL.
S 'agissant d'un amplificateur-opérateur de lecture de cellules dynamiques, la lecture s'effectue en comparant le niveau de tension d'une ligne de bit de chaque colonne par rapport à la ligne de référence de cette colonne. L'opération logique est réalisée sur les signaux dits analogiques, c'est-à- dire sur une faible amplitude de variation par rapport à un niveau de précharge, à la manière d'un amplificateur de lecture classique . Lorsque le signal SEL est inactif (à l'état bas), les deux sorties OUT et OUT sont préchargées au niveau de tension haut (Vdd) . En effet, un signal SEL à l'état bas rend passant les transistors P3, P4 et P5. Le niveau de tension Vdd se trouve donc reporté sur la base des transistors PI et P2 ainsi que sur les bornes OUT et OUT . Les transistors PI et P2 sont par conséquent bloqués et les sorties OUT et OUT sont tirées au niveau haut. Sous l'effet de la commande SEL au niveau bas, les transistors P6 et P7 sont également passants. Il en découle que les transistors NI, N2, N3 et N4 sont insensibles aux signaux présents sur les lignes BLdi et BLri, leurs drains et sources respectives étant au même potentiel Vdd (en négligeant les chutes de tension dans les transistors à l'état passant) . En outre, comme le transistor N7 est bloqué par le signal SEL à l'état bas, le niveau des points 10 et 20 est maintenu quel que soit l'état des transistors N5 et N6. Cet état de l'amplificateur-opérateur 1 correspond à un état de repos où l'on n'effectue pas de lecture.
Pour effectuer une lecture dans un réseau matriciel dynamique, on commence, de façon classique, par précharger au niveau Vdd/2 l'une des lignes de bit de chaque paire associée à chaque colonne. Cette précharge s'effectue généralement au moyen de transistors MOS reliant les lignes de bit directe et de référence au niveau haut. La précharge consiste à introduire le niveau Vdd/2 dans une cellule de référence associée à la ligne de bit de référence et commandée par une ligne de mot particulière (non représentée) . La précharge consiste donc à polariser à Vdd/2 une ligne de référence de chaque paire de lignes de bit, cette ligne de référence correspondant à une ligne qui, pour la rangée devant être lue, n'est connectée à aucun transistor de cellule mémoire.
Effectuer une lecture consiste à autoriser le transfert des niveaux présents sur les lignes de bit directe et de référence jusqu'à l'amplificateur-opérateur. Pour cela, on utilise de façon classique et non représentée, des transistors de séparation ou d' isolement intercalés entre le réseau matriciel de cellules mémoire et les amplificateurs-opérateurs de lecture sur chaque ligne de bit. Par conséquent, ce qui a été illustré en figure 2 comme étant les lignes de bit BLri, BLdi, BLdi+1 et BLri+1 correspond en fait aux entrées analogiques de l'amplificateur-opérateur qui sont reliées aux colonnes du réseau matriciel par 1 ' intermédiaire des transistors d' isolement .
Pour lire et comparer le contenu de deux cellules mémoire d'une même rangée au moyen d'un amplificateur-opérateur de 1 ' invention, on transfère les niveaux présents sur les lignes de bit directe et de référence sur les grilles respectives des transistors NI, N2, N3, N4, N5 et N6. On sélectionne alors 1 'amplificateur-opérateur en commutant le signal SEL à l'état haut. Il en découle un blocage des transistors P3, P4, P5, P6 et P7 et une mise en conduction du transistor N7. Le blocage des transistors P3 à P5 libère les grilles des transistors PI et P2 montés en inverseur pour permettre la lecture. Le blocage des transistors P6 et P7 libère les noeuds 10 et 20 pour permettre la comparaison. La mise en conduction du transistor N7 porte le point 15 à la masse pour fixer l'état bas.
On suppose que le contenu de la cellule lue (par exemple de rangée j ) de la colonne i contient un "1" . Cela signifie que, lors de sa sélection en lecture, après adressage par la rangée de mot WLj , la ligne de bit BLdi est portée à un potentiel supérieur au potentiel de précharge (par exemple, Vdd/2) . La ligne de référence BLri reste quant à elle au niveau Vdd/2. Il en découle une mise en conduction des transistors NI et N2 plus forte que celle des transistors N3 et N4. L'état de sortie est, selon l'invention, conditionné par les états pris par les transistors N5 et N6, eux-mêmes conditionnés par la lecture de la cellule de la colonne i+1.
On suppose que cette colonne i+1 contient également, dans la cellule lue, un état haut. La ligne BLri est alors à un niveau supérieur au niveau de précharge de la ligne BLri+1. Le transistor N5 conduit donc plus que le transistor N6. Ce déséquilibre de conduction fait que le point 10 est à un potentiel inférieur à celui du point 20. Par conséquent, le transistor NI abaisse le potentiel de la borne OUT plus vite que le transistor N2 n'abaisse le potentiel de la borne OUT. Le transistor PI en devient conducteur, ce qui force le potentiel de la borne OUT à 1 ' état haut . Cela confirme le blocage du transistor P2. On obtient donc une sortie directe (OUT) à 1 ' état haut et une sortie inverse (OUT ) à 1 ' état bas . Cela est conforme au résultat d'une fonction OU-Exclusif dont les deux entrées sont à 1 ' état haut .
Si le contenu de la cellule de la colonne i+1 est à 1 ' état bas, sa sélection entraîne une diminution du potentiel par rapport au niveau de précharge . Il en découle que le transistor N5 conduit moins que le transistor N6 qui est resté au niveau de précharge. Le déséquilibre de conduction entraîne un abaissement plus rapide du potentiel du point 20 et, par voie de conséquence, une conduction plus forte du transistor N2. La conséquence est que le potentiel de la borne OUT diminue et que le transistor P2 est rendu passant. Cet état passant du transistor P2 confirme un état haut sur la borne OUT et confirme le blocage du transistor PI, donc l'état bas sur la borne OUT. Cet état est cohérent avec la fonction OU-Exclusif quand les deux entrées ont des états différents. Supposons maintenant que la cellule de la colonne i contient un état bas. Sa sélection entraîne alors une conduction plus rapide des transistors N3 et N4 préchargés au niveau Vdd/2 par rapport aux transistors NI et N2 dont les grilles reçoivent un signal de niveau inférieur. Si la cellule de rang i+1 contient un état 1, le transistor N5 conduit plus fortement. Le point 10 s'abaisse plus vite que le point 20 et le transistor N3 provoque la mise en conduction du transistor P2 et l'abaissement du point de sortie OUT. Comme précédemment, la conduction du transistor P2 confirme le blocage du transistor PI et le niveau haut en sortie OUT. Cet état est cohérent avec la fonction OU-Exclusif dont les deux entrées sont à 1 ' état bas .
Enfin, si la cellule de rang i+1 contient un 1, le transistor N6 abaisse plus vite le potentiel du point 20 et, par voix de conséquence, la borne OUT descend plus rapidement ce qui rend conducteur le transistor PI et confirme le blocage du transistor P2. On atteint là un état correspondant à la fonction OU-Exclusif de deux entrées de niveaux différents.
En variante et comme cela est connu dans des amplificateurs de lecture classiques, le niveau de précharge peut être supérieur à Vdd/2 (compris entre Vdd/2 et Vdd) .
On remarque qu'un amplificateur-opérateur de l'invention délivre à la fois le résultat d'une opération OU-Exclusif et de son complémentaire (NON-OU-Exclusif) . Un avantage de la présente invention est que le niveau de sortie est obtenu très rapidement par rapport à un circuit classique. En effet, en combinant la lecture et la fonction logique, il n'est plus nécessaire d'attendre que les états de sortie des amplificateurs de lecture se stabilisent, la comparaison s' effectuant directement sur les états analogiques.
On remarquera cependant que les états de sortie fournis correspondent bien à des états logiques. Les inventeurs ont, par essai, pu constater que le résultat était disponible quelques centaines de picosecondes après la commutation du signal de sélection de l'amplificateur-opérateur.
Un autre avantage de la présente invention est qu'elle réduit le nombre de transistors nécessaires pour effectuer l'amplification et la comparaison logique par rapport aux circuits classiques. En effet, dans un amplificateur de lecture classique, on utilise au minimum une douzaine de transistors.
Pour une porte logique de type OU-Exclusif, le nombre minimal de transistors est six. Comme l'invention traite deux colonnes à la fois, le nombre de transistors de l'amplificateur-opérateur qui est de 14 dans l'exemple de la figure 2 est à comparer avec une quarantaine de transistors nécessaires dans le cas classique. Un autre avantage de la présente invention est que la rapidité avec lesquels les états de sortie sont obtenus participe à minimiser le bruit en entrée et en sortie de 1 ' amplificateur-opérateur. La figure 4 représente un deuxième mode de réalisation d'un amplificateur-opérateur l' selon l'invention. Par rapport au circuit de la figure 3, la différence réside dans l'adjonction de deux transistors MOS à canal N N9 et N10 montés en inverseur entre les transistors PI et N3 et entre les transistors P2 et N4. La grille du transistor N9 est reliée à la borne OUT et la grille du transistor N10 est reliée à la borne OUT. En figure 4, les signaux d'entrées BLdi, BLri, BLdi+1 et BLri+1 ont été désignés par A, A , B et B .
Le rôle des transistors N9 et N10 est de bloquer l'état lu dans la cellule afin de figer les états de sortie.
Le fonctionnement du circuit de la figure 4 se déduit de celui exposé ci-dessus en relation avec la figure 3.
Un avantage du circuit de la figure 4 est que la consommation du circuit est supprimée dès que le signal de sortie est complètement établi.
Pour effectuer une détection de contour d'image, on peut par exemple associer chaque ligne de bit (chaque paire de lignes de bit) à deux amplificateurs voisins pour comparer l'état de la colonne par rapport aux deux colonnes voisines. On réalise ainsi successivement des comparaisons de type XOR entre deux cellules voisines. Chaque colonne (à l'exception de la première et de la dernière) est donc examinée (lue et combinée) deux fois . Le nombre de circuits 1 ou 1 ' de 1 ' invention est donc de n-1, où n représente le nombre de colonnes du plan mémoire à examiner. En un seul cycle de lecture, on détermine, pour une rangée donnée, les lignes séparatrices d'une image par exemple noir et blanc dont le noir correspond à 1 ' état 1 et dont le blanc correspond à l'état 0.
L'exposé ci-dessus est schématique pour illustrer une application de l'invention. Cet exemple simplifié fait apparaître les avantages de 1 ' invention par rapport à une utilisation séparée d'amplificateurs et de portes de type OU- Exclusif utilisés séquentiellement.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, les connexions des différentes lignes de bit aux amplificateurs-opérateurs et l'exploitation des signaux de sortie de ces amplificateurs-opérateurs dépendra de l'application. De plus, les niveaux de tension (en particulier, les niveaux de précharge utilisés) pourront être modifiés. Par ailleurs, l'invention s'applique à tout mode de lecture utilisé classiquement pour les mémoires dynamiques. Par exemple, 1 ' invention s ' applique également au cas où la ligne de bit de référence de chaque colonne est dédiée à la fonction de référence, ainsi qu'au cas où la ligne de référence d'une colonne est en fait la ligne directe d'une colonne voisine. En outre, les dimensions des différents transistors sont à la portée de 1 ' homme du métier à partir des indications fonctionnelles données ci-dessus et de l'application envisagée.

Claims

REVENDICATIONS
1. Amplificateur (1, l'), commandable par un signal d' activation (SEL), de lecture de cellules mémoire (C(j, i) ) d'un réseau matriciel comprenant, pour chaque colonne (BLi) , une ligne de bit directe (BLdi) et une ligne de bit de référence (BLri), caractérisé en ce qu'il est commun à deux colonnes et en ce qu'il réalise une combinaison de type OU-Exclusif des états de cellules lus dans ces deux colonnes.
2. Amplificateur selon la revendication 1, caractérisé en ce qu ' il comporte : une première branche constituée d'un premier transistor (PI) en série avec un deuxième transistor (N3) et un troisième transistor (N5) entre une borne d'application d'un potentiel haut (Vdd) et un point (15) de référence, les grilles respectives des deuxième et troisième transistors, de préférence à canal N, étant reliées à une première ligne de bit (BLri) d'une première colonne et à une première ligne de bit (BLri+1) d'une deuxième colonne, et la borne du premier transistor, de préférence à canal P, opposée à la borne d'application du potentiel haut définissant une première borne de sortie (OUT) ; une deuxième branche constituée d'un quatrième transistor (P2) , d'un cinquième transistor (N4) et d'un sixième transistor (N6) connectés entre la borne d'application du potentiel haut et le point de référence, les grilles respectives des cinquième et sixième transistors, de préférence à canal N, étant reliées à la première ligne de bit (BLri) de la première colonne et à une deuxième ligne de bit (BLdi+1) de la deuxième colonne, et la borne du quatrième transistor, de préférence à canal P, opposée à la borne d'application du potentiel haut définissant une deuxième borne de sortie ( OUT ) complémentaire ; et un septième (N2) et un huitième (NI) transistors reliant, respectivement, la première borne de sortie à un premier point commun (20) entre les cinquième et sixième transistors et la deuxième borne de sortie à un deuxième point commun (10) entre les deuxième et troisième transistors, les grilles des septième et huitième transistors, de préférence à canal N, étant reliées à une deuxième ligne de bit (BLdi) de la première colonne.
3. Amplificateur selon la revendication 2 , caractérisé en ce qu'il comporte un neuvième (P3) et un dixième transistor
(P4) , de préférence à canal P, reliant respectivement, la grille du premier transistor (PI) et celle du quatrième transistor, à la borne d'application du potentiel haut d'alimentation (Vdd) .
4. Amplificateur selon la revendication 3, caractérisé en ce que les grilles des neuvième (P3) et dixième (P4) transistors reçoivent ledit signal d' ctivation (SEL), un onzième transistor, de préférence à canal P, dont la grille reçoit ledit signal d' ctivation reliant, de préférence, les grilles des premier et quatrième transistors.
5. Amplificateur selon l'une quelconque des revendications 2 à 4, caractérisé en ce que lesdits premier et deuxième points communs (20, 10) sont respectivement reliés, par des douzième et treizième transistors (P7, P6) , de préférence à canal P, à la borne d'application du potentiel haut d ' alimentatio .
6. Amplificateur selon la revendication 5, caractérisé en ce que les grilles des douzième (P7) et treizième (P6) transistors reçoivent ledit signal d' activation (SEL) .
7. Amplificateur selon l'une quelconque des revendica- tions 3 à 6, caractérisé en ce que le point de référence (15) est relié, par un quatorzième transistor (N7) , de préférence à canal N, à un potentiel de référence.
8. Amplificateur selon la revendication 7, caractérisé en ce que la grille du quatorzième transistor reçoit ledit signal d' activation (SEL) .
9. Amplificateur selon l'une quelconque des revendications 2 à 8, caractérisé en ce qu'il comporte en outre : un quinzième transistor (N9) , de préférence à canal N, entre les premier (PI) et deuxième (N3) transistors de la pre- mière branche, la grille du quinzième transistor étant reliée à la deuxième borne (OUT) de sortie ; et un seizième transistor (N10) , de préférence à canal N, entre les quatrième (P2) et cinquième (N4) transistors de la deuxième branche, la grille du seizième transistor étant reliée à la première borne (OUT) de sortie.
10. Amplificateur (1, l') selon l'une quelconque des revendications 1 à 10, caractérisé en ce qu'il est appliqué à la détermination de contour d'une image numérique.
11. Mémoire dynamique en circuit intégré, caractérisée en ce qu'elle comporte des amplificateurs conformes à l'une quelconque des revendications 1 à 10.
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