FR2826772A1

FR2826772A1 - Procede et circuit de rafaichissement de cellules de memoire dynamique

Info

Publication number: FR2826772A1
Application number: FR0108455A
Authority: FR
Inventors: Richard Ferrant; Florent Vautrin
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2001-06-27
Filing date: 2001-06-27
Publication date: 2003-01-03
Anticipated expiration: 2021-06-27
Also published as: US6801467B2; FR2826772B1; US20030022427A1

Abstract

L'invention concerne un procédé de rafraîchissement du potentiel d'une ligne (BL) de circuit susceptible d'être amenée à un potentiel de masse (GND) ou à un premier potentiel, comprenant les étapes successives consistant à : a/ stocker le potentiel de la ligne dans un condensateur (C); etb/ commander, au moyen du potentiel stocké, un commutateur (T4) reliant la ligne (BL) à un second potentiel (Vcc) de valeur absolue supérieure au premier potentiel, d'où il résulte que la ligne (BL) est mise au second potentiel si, lors de l'étape a/ elle était au premier potentiel.

Description

PROCÉDÉ ET CIRCUIT DE RAFRAÎCHISSEMENT DE CELLULES DE MÉMOIRE DYNAMIQUE
La présente invention concerne les mémoires dynamiques à accès aléatoire (DRAM) et plus particulièrement un procédé et un dispositif permettant d'élever la tension de rafraîchissement des cellules d'une mémoire DRAM.

Une mémoire dynamique comprend des cellules mémoire dans lesquelles une information logique "1" ou "0" peut être mémorisée. Chaque cellule mémoire comprend un condensateur dans lequel un potentiel prédéterminé choisi parmi deux valeurs est stocké selon qu'un 1 ou un 0 est mémorisé dans la cellule. Le condensateur d'une cellule mémoire ne peut jamais être isolé parfaitement, et la tension sur le condensateur n'est pas stable et se dégrade avec le temps. Après une durée prédéterminée, appelée période de rétention, le potentiel stocké dans le condensateur d'une cellule mémoire peut ainsi être trop faible pour être lisible. Pour éviter la perte de l'information stockée dans chaque condensateur, on procède périodiquement à un rafraîchissement du potentiel stocké dans chaque condensateur.

Pour cela, un dispositif de lecture compare périodiquement le potentiel stocké dans chaque condensateur à un potentiel de référence, puis il recharge chaque condensateur à l'un ou l'autre

des potentiels prédéterminés selon que le potentiel comparé était supérieur ou inférieur au potentiel de référence.

La figure 1 représente schématiquement une structure de mémoire DRAM classique organisée en rangées et en colonnes. Une seule cellule mémoire Mi de la mémoire est représentée. La cellule mémoire Mi comporte un condensateur Ci dont une première borne est reliée à un potentiel de référence Vp. Une seconde borne du condensateur Ci est reliée à une ligne de bit BL par l'intermédiaire d'un commutateur Si. La seconde borne du condensateur Ci constitue une borne d'entrée/sortie de la cellule mémoire Mi . La borne de commande du commutateur Si constitue une borne de sélection de la cellule mémoire Mi, et reçoit un signal de sélection WLi. La ligne de bit BL est reliée à une borne d'entrée d'un dispositif de lecture 2 par l'intermédiaire d'un commutateur 4. Le dispositif 2 comporte deux inverseurs 6 et 8 identiques montés en anti-parallèle. L'entrée 16 de l'inverseur 6, reliée à la sortie de l'inverseur 8, constitue la borne d'entrée du dispositif 2. La sortie de l'inverseur 6 est reliée à l'entrée 18 de l'inverseur 8. Une borne d'alimentation haute des inverseurs 6 et 8 est reliée à un potentiel positif d'alimentation Vdd par l'intermédiaire d'un commutateur 10. Le commutateur 10 reçoit un signal de commande RESTORE. Une borne d'alimentation basse des inverseurs 6 et 8 est reliée à un potentiel de masse GND par l'intermédiaire d'un commutateur 12.

Le commutateur 12 reçoit un signal de commande SENSE. L'entrée de l'inverseur 8 est reliée à une ligne de bit de référence BLref par l'intermédiaire d'un commutateur 14. Les commutateurs 4 et 14 reçoivent un même signal de commande PASS. La ligne de bit de référence BLref est prévue pour présenter une capacité parasite identique à celle de la ligne de bit BL. Une cellule mémoire de référence Mref, de structure identique à la cellule mémoire M est reliée à la ligne de bit de référence BLref. La cellule Mref comporte un condensateur Cref relié à la ligne de bit BLref par l'intermédiaire d'un commutateur Sref. Le condensateur Cref est identique au condensateur Ci. La borne de sélection de la cellule

mémoire Mref reçoit un signal de commande WLref. Un circuit de précharge 16, commandé par un signal PRA, est relié aux bornes 16 et 18. Des circuits de précharge non-représentés, commandés par le signal PRA, sont reliés aux lignes BL et BLref et à la borne d'entrée/sortie de la cellule mémoire Mref. Les signaux de commande WLI, WLref, PASS, RESTORE et PRA sont produits par des moyens de commande non-représentés.

Les lignes de bit BL et BLref sont reliées à un dispositif de rafraîchissement 18. Le dispositif 18 comprend des transistors MOS 20 et 22, à canal P, dont les drains respectifs sont reliés aux lignes BL et BLref. Les sources des transistors 20 et 22 sont reliées l'une à l'autre. La grille du transistor 20 est reliée au drain du transistor 22 et la grille du transistor 22 est reliée au drain du transistor 20. Un transistor 24, à canal P, a sa source reliée à un potentiel d'alimentation Vcc supérieur au potentiel Vdd et son drain relié aux sources des transistors 20 et 22. La grille du transistor 24 reçoit un signal de commande noBOOST.

La figure 2 illustre l'évolution en fonction du temps des tensions des lignes de bit BL et BLref, et des signaux WLi, WLref, SENSE, RESTORE, PASS, noBOOST et PRA lors d'une étape de rafraîchissement de la cellule mémoire Mi. A un instant initial tO, les signaux WLi et WLref sont à 0 et les condensateurs Ci et Cref des cellules mémoire Mi et Mref sont isolés des lignes BL et BLref . Le signal PASS est à 0 et les bornes 6 et 8 sont isolées des lignes BL et BLref. Les signaux SENSE et RESTORE sont à 0 et les inverseurs 6 et 8 sont inactivés. Le signal PRA est à 1 et le bloc 16 force les potentiels des bornes 16 et 18 à un potentiel Vdd/2. De même, des circuits de précharge non représentés forcent les lignes de bit BL et BLref au potentiel Vdd/2, et la borne d'entrée/sortie de la cellule Mref à un potentiel de référence que l'on considère par simplification égal à Vdd/2.

A un instant t1, le signal PRA est amené à 0. Les circuits de précharge sont alors inactivés.

A un instant t2, les signaux WLi, WLref et PASS sont amenés à 1. Les condensateurs Ci et Cref sont alors respectivement reliés aux bornes 16 et 18. La ligne de bit BL et la borne 110 présentent chacune une impédance prédéterminée, principalement capacitive. A partir de l'instant t2, les charges stockées dans le condensateur Ci se répartissent entre le condensateur Ci et les capacités parasites de la ligne BL, de la borne 110 et de la grille du transistor 22. La figure 2 illustre un exemple dans lequel un potentiel Vdd/2+#V était stocké dans le condensateur Ci à un instant t2. Après l'instant t2, les charges qui étaient stockées dans le condensateur Ci se répartissent entre le condensateur Ci et les capacités parasites de la ligne de bit BL, de la borne 110 et de la grille du transistor 22. La borne 110 est ainsi amenée à un potentiel Vdd/2+#V inférieur au potentiel Vdd/2+V. La borne 18, reliée à la ligne BLref et au condensateur Cref, reste au potentiel Vdd/2.

A un instant t3, le signal SENSE est amené à 1 de manière à fermer le commutateur 12. Les bornes d'alimentation basse des inverseurs 6 et 8 sont alors reliées au potentiel GND.

En réponse au potentiel Vdd/2+#V de la borne 16, l'inverseur 6 force la borne 18 et la ligne BLref au potentiel GND.

A un instant t4, le signal RESTORE est amené à 1 de manière à fermer le commutateur 6. Les inverseurs 6 et 8 sont alors alimentés par la tension Vdd, et l'inverseur 8 force la borne 16 et la ligne BL au potentiel Vdd. La cellule mémoire Mi est alors rechargée au potentiel Vdd. L'évolution technologique et l'accroissement de l'intégration des circuits mémoire entraînent notamment une réduction de la taille des transistors (non représentés) constituant les inverseurs 6 et 8, et une réduction du potentiel Vdd d'alimentation de ces transistors. Or, une cellule mémoire rafraîchie avec un potentiel Vdd trop faible est rapidement déchargée, c'est-à-dire qu'elle devient rapidement incapable de fournir un potentiel Vdd/2+Av suffisant pour commander l'inverseur 6 à l'instant t3. Le dispositif 18 est

prévu pour élever le potentiel de rafraîchissement de la cellule mémoire Mi.

A un instant t5, le signal noBOOST est amené à 0 de manière à fermer le commutateur 24. Les transistors 20 et 22 doivent être appariés de manière que leurs caractéristiques soient identiques et le restent, par exemple en cas de variation de la température de fonctionnement. Dans l'exemple représenté, la tension grille-source du transistor 20 est plus négative que la tension grille-source du transistor 22 et le transistor 20 devient plus conducteur que le transistor 22. Il en résulte qu'à partir de l'instant t6, la ligne BL est amenée rapidement au potentiel Vcc, ce qui a pour effet de bloquer le transistor 22.

La ligne BLref reste ainsi au potentiel GND. La cellule mémoire Mi est alors rechargée au potentiel Vcc, et l'opération de rafraîchissement est terminée.

A un instant t6, le signal noBOOST est amené à 1 de manière à rendre le transistor 24 non-conducteur et à inactiver le dispositif 18. A l'instant t6, le signal PASS est amené à 0, de manière à ouvrir les commutateurs 4 et 14 et à isoler les bornes 16 et 18 des lignes BL et BLref respectivement. A l'instant t6, les signaux SENSE et RESTORE sont amenés à 0 de manière à ouvrir les commutateurs 10 et 12 et à inactiver les inverseurs 6 et 8. A l'instant t6, les signaux WLi et WLref sont amenés à 0 de manière à isoler les condensateurs Ci et Cref des lignes BL et BLref.

A un instant t7, le signal de précharge PRA est amené à 1 de manière à commander la précharge des bornes 16 et 18, des lignes BL et BLref et du condensateur Cref, pour préparer une opération de rafraîchissement suivante.

Dans l'exemple illustré, la cellule mémoire Mi stocke avant l'instant t2 un potentiel Vdd/2+AV ("1" logique) supérieur au potentiel Vdd/2 stocké dans la cellule mémoire de référence Mref. Dans le cas où la cellule mémoire Mi stocke un potentiel ("0" logique) inférieur au potentiel stocké dans la cellule Mref, le dispositif 2 amène la ligne BL au potentiel GND à l'instant t3

et la ligne BLref au potentiel Vdd à l'instant t4. A l'instant t5, le dispositif 18 amène alors la ligne de bit BLref au potentiel Vcc et maintient la ligne BL au potentiel GND.

Une opération de lecture de cellules mémoire Mi inclut l'opération de rafraîchissement qui vient d'être décrite. Le résultat de l'opération de lecture est par exemple indiqué par l'état de la borne 16 à l'instant t5. Pour une opération d'écriture de la cellule Mi, un moyen non-représenté force l'état de la borne 16 avant d'activer le dispositif 18, quel que soit le potentiel stocké dans le condensateur Ci.

Les transistors appariés 20 et 22 doivent avoir une grande longueur de grille pour pouvoir être soumis à des tensions élevées, et une grande largeur de grille afin de pouvoir commuter rapidement lorsqu'ils sont mis en commutation, à l'instant t6.

Les connexions des grilles des transistors 20 et 22 doivent en outre avoir des mêmes longueurs pour que les transistors 20 et 22 commutent dans de mêmes conditions. En pratique, l'implantation des transistors appariés 20 et 22 est particulièrement délicate et une surface importante est réservée dans le prolongement de chaque couple de colonnes de cellules mémoire pour disposer ces transistors d'une manière adéquate. Un défaut d'appariement est susceptible de provoquer un défaut de commutation et une erreur de lecture.

En outre, le potentiel Vdd/2+#V fourni à l'inverseur 6 à partir du potentiel Vdd/2+AV stocké dans la cellule mémoire est d'autant plus faible que la capacité de grille du transistor 22 est forte.

Un objet de la présente invention est de prévoir un dispositif de rafraîchissement des lignes de bits d'une mémoire dynamique, qui permette un rafraîchissement sans erreur, sans exiger la présence de deux transistors parfaitement appariés.

Pour atteindre ces objets, la présente invention prévoit un procédé de rafraîchissement du potentiel d'une ligne de circuit susceptible d'être amenée à un potentiel de masse ou à

un premier potentiel, comprenant les étapes successives consistant à : a/ stocker le potentiel de la ligne dans un condensateur ; et b/ commander, au moyen du potentiel stocké, un commutateur reliant la ligne à un second potentiel de valeur absolue supérieure au premier potentiel, d'où il résulte que la ligne est mise au second potentiel si, lors de l'étape a/ elle était au premier potentiel.

Selon un mode de réalisation de la présente invention, le circuit est une mémoire dynamique, la ligne étant reliée à au moins une cellule mémoire de la mémoire dynamique, et étant susceptible d'être amenée au potentiel de masse ou au premier potentiel par un dispositif de lecture de la cellule mémoire.

La présente invention vise également un circuit de rafraîchissement du potentiel d'une ligne de circuit initialement amenée à un potentiel de masse ou à un premier potentiel, comportant : un premier commutateur reliant la ligne à un second potentiel de valeur absolue supérieure au premier potentiel ; un condensateur dont une première borne est reliée à la borne de commande du premier commutateur un deuxième commutateur reliant la ligne à la première borne du condensateur ; un troisième commutateur reliant une seconde borne du condensateur à la ligne ; un quatrième commutateur reliant la seconde borne du condensateur au potentiel de masse ; et un moyen de commande pour, dans un premier temps fermer les deuxième et quatrième commutateurs et ouvrir le troisième commutateur et, dans un deuxième temps, fermer le troisième commutateur et ouvrir les deuxième et quatrième commutateurs.

Selon un mode de réalisation de la présente invention, le premier commutateur est un premier transistor MOS, à canal N, dont le drain et la source sont respectivement reliés au second

potentiel et à la ligne, et dont la grille est reliée à la première borne du condensateur ; le deuxième commutateur est un deuxième transistor MOS, à canal N, dont le drain est relié à la première borne du condensateur et dont la source est reliée à la ligne ; le troisième commutateur est un troisième transistor MOS, à canal N, dont le drain est relié à la seconde borne du condensateur et dont la source est reliée à la ligne.

Selon un mode de réalisation de la présente invention, le quatrième commutateur comprend un quatrième transistor MOS, à canal N, dont le drain est relié à la seconde borne du condensateur et dont la source est reliée au potentiel de masse.

Selon un mode de réalisation de la présente invention, la ligne est reliée à une pluralité de cellules mémoire de la mémoire dynamique, et est susceptible d'être amenée au potentiel de masse ou au premier potentiel par un dispositif de lecture de la cellule mémoire.

Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, représente schématiquement un dispositif de lecture d'une mémoire dynamique, muni d'un dispositif de rafraîchissement classique ; la figure 2, précédemment décrite, illustre le fonctionnement du dispositif de la figure 1 ; la figure 3 représente schématiquement un dispositif de lecture d'une mémoire dynamique muni d'un dispositif de rafraîchissement selon la présente invention ;et la figure 4 illustre le fonctionnement du dispositif de la figure 3.

La présente invention prévoit un dispositif de rafraîchissement comportant deux circuits de rafraîchissement distincts respectivement reliés à la ligne de bit et à la ligne

de bit de référence. Les circuits de rafraîchissement fonctionnent indépendamment l'un de l'autre et ils peuvent être implantés en des endroits quelconques du circuit. De mêmes références désignent de mêmes éléments aux figures 1 et 3. Seuls les éléments nécessaires à la compréhension de la présente invention ont été représentés.

La figure 3 représente schématiquement un dispositif de lecture 2 relié à une cellule mémoire Mi d'une mémoire dynamique par un commutateur 4 et par une ligne de bit BL. Un circuit de rafraîchissement 26 selon la présente invention est relié à la ligne de bit BL par une borne 27. Le dispositif 2 est également relié à une cellule mémoire de référence Mref par un commutateur 14 et une ligne de bit BLref, un circuit de rafraîchissement 26' identique au circuit 26 étant relié à la ligne BLref par une borne 27' . Dans l' exemple représenté, les commutateurs 4 et 14 sont des transistors MOS à canal N dont les grilles sont maintenues à un potentiel VPASS prédéterminé qui sera décrit par la suite. Le dispositif 26 comprend un condensateur C dont une première borne A est reliée au drain d'un transistor Tl, à canal N. La source du transistor Tl est reliée à la borne 27. Une seconde borne B du condensateur C est reliée au drain d'un deuxième transistor T2, à canal N. La source du transistor T2 est reliée à la borne 27. La borne B est également reliée au drain d'un transistor T3, à canal N. La source du transistor T3 est reliée au potentiel de masse GND. Un transistor T4, à canal N, a sa source reliée à la borne 27 et son drain relié au potentiel Vcc. La grille du transistor T4 est reliée à la borne A. Les grilles des transistors Tl, T2 et T3 reçoivent respectivement des signaux de commande COM1, COM2 et COM3 produits par un moyen de commande 28. La structure du moyen 28, à la portée de l'homme de l'art, n'est pas détaillée.

La figure 4 illustre l'évolution en fonction du temps des potentiels des lignes de bit BL et BLref, des bornes A et B et des signaux de commande COM1, COM2, COM3, PRA, WLi et WLref lors du rafraîchissement de la cellule mémoire Mi par le

dispositif de lecture 2 et le circuit de rafraîchissement 26. Les signaux SENSE et RESTORE de commande du dispositif de lecture 2 n' ont pas été représentés . L' échelle des temps n' est donnée qu'à titre indicatif. En pratique, les signaux illustrés peuvent présenter un aspect différent des courbes de la figure 4.

A un instant t0, avant le début du rafraîchissement, le signal COM2 est à 0 et le transistor T2 est non conducteur. Les signaux COM1 et COM3 sont à 1 et les transistors Tl et T3 sont conducteurs. La borne A est reliée à la ligne de bit BL et la borne B est reliée au potentiel GND. La grille et la source du transistor T4 sont court-circuitées. Le signal PRA est à 1 de telle manière que le circuit de précharge 16 ainsi que des circuits de précharge non représentés forcent les bornes 16 et 18, les lignes de bit BL et BLref et le condensateur Cref de la cellule mémoire de référence Mref au potentiel Vdd/2. Les signaux WLi et WLref sont à 0, de telle manière que les commutateurs Si et Sref sont ouverts et que les condensateurs Ci et Cref sont isolés des lignes de bit BL et BLref. Le potentiel VPASS est choisi de manière que les transistors 4 et 14 soient conducteurs tant que leur potentiel de drain ne dépasse pas un seuil prédéterminé, de manière à éviter une réjection de tension depuis les bornes 27, 27' vers le dispositif de lecture 2. Dans l'exemple illustré, Vpgg peut être sensiblement égal à Vdd augmenté de la tension de seuil des transistors 4 ou 14. Des moyens, non représentés, sont prévus pour précharger à Vdd/2 les lignes BL et BLref et le condensateur Cref.

En des instants successifs tl, t2, t3 et t4, les signaux PRA, WLi et WLref, ainsi que les signaux SENSE et RESTORE (non représentés) de commande du dispositif 2 sont commandés de manière à faire cesser la précharge, comparer le potentiel stocké dans la cellule Mi au potentiel stocké dans la cellule Mref, puis amener la ligne BL au potentiel Vdd ou au potentiel GND selon que la cellule Mi contenait un potentiel supérieur ou inférieur au potentiel stocké dans la cellule Mref. Dans l'exemple illustré, la ligne BL est amenée au potentiel Vdd.

A un instant t5' , les signaux COMl et COM3 sont amenés à 0 de manière à rendre les transistor Tl et T3 non conducteurs.

Le condensateur C reste chargé et mémorise le potentiel de la ligne BL, (Vdd dans l'exemple illustré).

A un instant t6', le signal COM2 est amené à 1 de manière à rendre le transistor T2 conducteur. La tension aux bornes du condensateur C est donc appliquée entre la grille et la source du transistor T4. Si la tension aux bornes du condensateur C est égale à 0, le transistor T4 reste non conducteur et la ligne BL reste au potentiel GND. Si la tension aux bornes du condensateur C est sensiblement égale à Vdd (comme dans l'exemple illustré), les potentiels des bornes A et B croissent respectivement vers les potentiels Vdd et 2Vdd. Le transistor T4 est rendu conducteur à un instant t7', lorsque la tension grille/source du transistor T4 dépasse sa tension de seuil VT4.

La ligne de bit BL et la borne B sont alors amenés au potentiel Vcc. La cellule mémoire est alors rechargée au potentiel Vcc, et l'opération de rafraîchissement est terminée.

A un instant t8', les signaux WLi et WLref sont commandés de manière à isoler les condensateurs Ci et Cref.

A un instant t9', le signal COM2 est amené à 0 de manière à rendre le transistor T2 non conducteur.

A un instant tlO ', le signal PRA est commandé de manière à activer la précharge et les signaux COM1 et COM3 sont amenés à 1 de manière à rendre Tl et T3 conducteurs.

Une opération de lecture de la cellule mémoire est identique à l'opération de rafraîchissement qui vient d'être décrite. Une opération d'écriture de la cellule Mi est réalisée de manière classique en forçant le potentiel de la borne 16 de manière à amener la ligne de bit au potentiel Vdd, puis en activant le dispositif de rafraîchissement 26.

Un avantage de la présente invention est que les circuits 26 et 26' fonctionnent indépendamment l'un de l'autre, et qu'ils peuvent par conséquent être implantés indépendamment dans le circuit mémoire. Notamment, les circuits 26 et 26'

peuvent être disposés dans des espaces laissés libres par l'implantation d'autres éléments du circuit mémoire. Ceci permet de réaliser un circuit mémoire sensiblement plus petit qu'un circuit mémoire utilisant des dispositifs de rafraîchissement classiques tels que le circuit 18, bien que la somme des tailles des circuits 26 et 26' soit de même ordre que la taille du circuit 18.

En outre, le circuit 26 n'introduit sensiblement aucune capacité parasite sur la ligne BL, ce qui facilite la lecture du potentiel stocké dans la cellule mémoire Mi et constitue un avantage supplémentaire de la présente invention.

On a jusqu'à présent considéré que la ligne de bit BL est reliée à une colonne de cellules mémoires Mi et que la ligne de bit de référence BLref est reliée à une cellule mémoire de référence Mref . En pratique, les lignes de bit BL et BLref sont identiques. La ligne de bit BL est reliée à une cellule mémoire de référence Mref' et la ligne de bit BLref est reliée à une colonne de cellules mémoire Mi'. Lors du rafraîchissement ou de la lecture d'une cellule mémoire Mi reliée à la ligne de bit BL, la cellule mémoire Mref reliée à la ligne de bit BLref est activée, comme cela a été décrit précédemment, et le circuit 26 rafraîchit la cellule Mi. Lors du rafraîchissement ou de la lecture d'une cellule mémoire Mi' reliée à la ligne de bit BLref, la cellule mémoire de référence Mref' reliée à la ligne de bit BL est activée, et le circuit 26' rafraîchit la cellule Mi'.

La présente invention a été décrite avec un seul couple de lignes de bit BL, BLref et un seul couple de circuits de rafraîchissement 26, 26'. Cependant, en pratique, un circuit mémoire comportera un grand nombre de couples de lignes de bit et de couples de circuits de rafraîchissement.

La présente invention a été décrite dans un cas où un seul couple de lignes de bit BL, BLref est relié à un dispositif de lecture 2. Cependant, en pratique, plusieurs couples de lignes de bits pourront être reliés de manière sélective à un même

dispositif de lecture 2 par une commande appropriée des commutateurs 4 et 14 associés à chaque couple de lignes de bits.

Pour des raisons de simplicité, la présente invention a été décrite sans tenir compte des chutes de tension introduites par les transistors Tl et T2 et le commutateur 4 lorsqu'ils sont conducteurs. En pratique, les transistors Tl et T2 et le commutateur 4 introduisent des chutes de tension sensiblement égales à leurs tensions de seuil.

Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme du métier. Par exemple, la présente invention a été décrite en relation avec des potentiels Vdd et Vcc positifs, mais l'homme du métier adaptera sans difficulté la présente invention à des potentiels négatifs, notamment en remplaçant les transistors MOS à canal N décrits par des transistors MOS à canal P. Dans un tel cas, il est possible de précharger les lignes de bit BL et Blref au potentiel GND entre deux opérations de rafraîchissement. Le circuit 26 peut alors ne pas comporter de transistor T3 chargé d'amener la borne B au potentiel GND, si le transistor T2 est rendu conducteur lors de cette précharge.

La présente invention a été décrite en relation avec, avant chaque opération de rafraîchissement ou de lecture, une précharge de la borne d'entrée/sortie de la cellule mémoire de référence Mref à un potentiel Vdd/2. En pratique, la borne d'entrée/sortie de la cellule mémoire de référence sera préchargée à un potentiel prédéterminé dépendant du circuit mémoire. Par exemple, ce potentiel prédéterminé peut être sensiblement égal à la moitié du potentiel Vdd/2+AV stocké dans les cellules mémoires mémorisant un "1" lors de leur lecture avant rafraîchissement.

Le fonctionnement du circuit de rafraîchissement selon la présente invention a été décrit en relation avec un séquencement particulier des signaux de commande représentés en figure 4, mais l'homme du métier adaptera sans difficulté la présente invention à tout autre séquencement des signaux de

commande permettant un fonctionnement semblable du circuit de rafraîchissement.

La présente invention a été décrite dans le cadre d'une utilisation dans un circuit de mémoire dynamique, mais l'homme du métier adaptera sans difficulté la présente invention à une utilisation dans tout circuit nécessitant des dispositifs pour élever un potentiel faible à un potentiel plus élevé, notamment les circuits de conversion analogique/numérique et numérique/analogique.

Claims

REVENDICATIONS

1. Procédé de rafraîchissement du potentiel d'une ligne (BL) de circuit susceptible d'être amenée à un potentiel de masse (GND) ou à un premier potentiel (Vdd), comprenant les étapes successives consistant à : a/ stocker le potentiel de la ligne dans un condensateur (C) ; et b/ commander, au moyen du potentiel stocké, un commutateur (T4) reliant la ligne (BL) à un second potentiel (Vcc) de valeur absolue supérieure au premier potentiel (Vdd) , d'où il résulte que la ligne (BL) est mise au second potentiel si, lors de l'étape a/ elle était au premier potentiel (Vdd).

2. Procédé selon la revendication 1, dans lequel le circuit est une mémoire dynamique, la ligne (BL) étant reliée à au moins une cellule mémoire (Mi) de la mémoire dynamique, et étant susceptible d'être amenée au potentiel de masse (GND) ou au premier potentiel (Vdd) par un dispositif de lecture (2) de la cellule mémoire (Mi).

3. Circuit (26) de rafraîchissement du potentiel d'une ligne (BL) de circuit initialement amenée à un potentiel de masse (GND) ou à un premier potentiel (Vdd), comportant : un premier commutateur (T4) reliant la ligne (BL) à un second potentiel (Vcc) de valeur absolue supérieure au premier potentiel (Vdd) ; un condensateur (C) dont une première borne (A) est reliée à la borne de commande du premier commutateur (T4) ; un deuxième commutateur (Tl) reliant la ligne (BL) à la première borne (A) du condensateur (C) ; un troisième commutateur (T2) reliant une seconde borne (B) du condensateur (C) à la ligne ; un quatrième commutateur (T3) reliant la seconde borne (B) du condensateur (C) au potentiel de masse (GND) ; et un moyen de commande (28) pour, dans un premier temps fermer les deuxième (Tl) et quatrième (T3) commutateurs et ouvrir le troisième commutateur (T2) et, dans un deuxième temps, fermer

le troisième commutateur (T2) et ouvrir les deuxième (Tl) et quatrième (T3) commutateurs.

4. Circuit de rafraîchissement selon la revendication 3, dans lequel : le premier commutateur (T4) est un premier transistor MOS, à canal N, dont le drain et la source sont respectivement reliés au second potentiel (Vcc) et à la ligne (BL), et dont la grille est reliée à la première borne (A) du condensateur (C) ; le deuxième commutateur (Tl) est un deuxième transistor MOS, à canal N, dont le drain est relié à la première borne (A) du condensateur (C) et dont la source est reliée à la ligne (BL) ; le troisième commutateur (T2) est un troisième transistor MOS, à canal N, dont le drain est relié à la seconde borne (B) du condensateur (C) et dont la source est reliée à la ligne (BL) .

5. Circuit de rafraîchissement selon la revendication 4, dans lequel le quatrième commutateur (T3) comprend un quatrième transistor MOS, à canal N, dont le drain est relié à la seconde borne (B) du condensateur (C) et dont la source est reliée au potentiel de masse.

6. Circuit de mémoire dynamique comprenant un circuit de rafraîchissement selon l'une quelconque des revendications 3 à 5 dans lequel la ligne (BL) est reliée à une pluralité de cellules mémoire (Mi) de la mémoire dynamique, et est susceptible d'être amenée au potentiel de masse (GND) ou au premier potentiel (Vdd) par un dispositif de lecture (2) de la cellule mémoire (Mi) .